KR100965260B1 - 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 Download PDF

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Abstract

본 발명은 게터링 사이트로써, 소스/드레인 전극 물질층을 이용하여 반도체층에 잔존하는 결정화를 위한 금속 촉매의 양을 감소시켜 누설 전류 특성 및 박막트랜지스터의 전기적 특성을 향상시킬 수 있는 바텀 방식의 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하고, 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 소스/드레인 전극 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 박막트랜지스터를 제공한다.
Figure R1020080008159
박막트랜지스터, 게터링, 바텀 게이트, 소스/드레인 전극

Description

박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치 {Thin film transistor, fabricating method for the same, and organic light emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것으로, 보다 자세하게는 금속 촉매를 이용하여 결정화된 반도체층의 채널 영역에 잔존하는 상기 금속 촉매를 게터링함에 있어서, 소스/드레인 전극 물질층을 게터링 사이트로 사용함으로써, 공정이 단순하면서, 상기 반도체층에 잔존하는 금속 촉매의 양을 감소시켜 전기적 특성이 우수한 바텀 게이트 방식의 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화 법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등이 있다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
따라서 금속 촉매를 이용하여 비정질 실리콘층을 결정화하고 난 후에는 상기 금속 촉매를 제거하기 위한 게터링(gettering) 공정이 행해진다. 일반적인 게터링 공정은 인 또는 희가스(noble gas) 등의 불순물을 이용하거나, 다결정 실리콘층 상에 비정질 실리콘층을 형성하는 방법 등을 이용하여 행하여진다. 그러나 상기 방법들을 이용하는 경우에도 다결정 실리콘층 내부의 금속 촉매의 제거 효과가 크게 개선되지 아니하여 여전히 누설 전류가 큰 문제점이 있다.
또한, 탑 게이트 방식의 박막 트랜지스터 공정의 경우, 게터링을 위한 사이트가 반도체층의 채널 영역과 멀리 떨어져서 설계되는 경우가 많아, 게터링의 효과가 떨어지는 문제점이 존재하였다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속 촉매 를 이용하여 결정화된 반도체층의 채널 영역 내에 잔존하는 금속 촉매를 게터링함에 있어서, 소스/드레인 전극 물질층을 게터링을 위한 사이트로 사용함으로써, 상기 반도체층의 채널 영역에 잔존하는 금속 촉매의 양을 감소시켜 전기적 특성이 우수한 바텀 게이트 방식의 박막트랜지스터, 그의 제조방법, 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
본 발명은 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하고, 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 소스/드레인 전극 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 본 발명은 기판을 제공하고, 상기 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고, 상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고, 상기 반도체층 상에 소스/드레인 전극 물질층을 형성하고, 상기 기판을 열처리하여 상기 반도체층의 채널 영역에 존재하는 상기 금속 촉매를 상기 소스/드레인 전극 물질층과 접하는 영역으로 게터링하는 것을 포함하는 것을 특징으로 하는 박 막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하며, 상기 반도체층의 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 전극; 상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 소스/드레인 전극 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 다른 금속 또는 상기 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
상기한 바와 같이, 본 발명에 따르면, 소스/드레인 전극 물질층을 게터링 사이트로 사용함으로써, 공정을 단순화하면서, 반도체층의 채널 영역에 잔류하는 금속 촉매를 제거하여 누설 전류 등의 전기적 특성이 우수한 바텀 게이트 방식의 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 얻을 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여, 후속하여 형성될 반도체층의 채널 영역와 대응되는 부분에 게이트 전극(120)을 형성한다.
상기 게이트 전극(120) 상에 게이트 절연막(130)을 형성한다. 여기서 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
도 1b를 참조하면, 기판 상에 비정질 실리콘층(140)을 형성하고, 상기 비정질 실리콘층(140) 상에 캡핑층(150)과 금속 촉매층(160)을 형성하는 공정의 단면도이다.
상기 게이트 절연막(130) 상에 비정질 실리콘층(140)을 형성한다. 이때 상기 비정질 실리콘층(140)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(140)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 비정질 실리콘층(140)을 다결정 실리콘층으로 결정화한다. 본 발명에서는MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법, 또는 SGS(Super Grain Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한다.
상기 MIC법은 니켈(Ni), 팔라듐(Pd), 알루미늄(Al) 등의 금속 촉매를 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 상기 MILC 법은 금속 촉매와 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차적으로 실리콘의 결정화를 유도하는 방법을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 방법이다.
상기 SGS법은 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛까지 조절할 수 있는 결정화 방법이다. 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킬 수 있으며, 공정에 따 라서는 캡핑층을 형성하지 않고 금속 촉매층을 저농도로 형성하는 것 등에 의해 확산되는 금속 촉매의 농도를 저농도로 조절할 수도 있다.
본 발명의 실시예에서는 캡핑층(150)을 형성하는 것에 의하여, MIC법이나 MILC 법에 비하여 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 제어할 수 있는 SGS법에 의해 결정화되는 것이 바람직하다. 이하, 일실시예로 SGS법에 대해 설명한다.
상기 비정질 실리콘층(140) 상에 캡핑층(150)을 형성한다. 이때, 상기 캡핑층(150)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(150)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(150)의 두께는 1 내지 2000Å으로 형성한다. 상기 캡핑층(150)의 두께가 1Å 미만이 되는 경우에는 상기 캡핑층(150)이 확산하는 금속 촉매의 양을 저지하기가 어려우며, 2000Å 초과하는 경우에는 상기 비정질 실리콘층(140)으로 확산되는 금속 촉매의 양이 적어 다결정 실리콘층으로 결정화하기 어렵다.
이어서, 상기 캡핑층(150) 상에 금속 촉매를 증착하여 금속 촉매층(160)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(160)은 상기 캡핑층(150) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층(160)으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.
도 1c는 상기 기판을 열처리하여 금속 촉매를 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(110), 게이트 전극(120), 비정질 실리콘층(140), 캡핑층(150) 및 금속 촉매층(160)이 형성된 상기 기판(100)을 열처리(170)하여 상기 금속 촉매층(160)의 금속 촉매 중 일부를 상기 비정질 실리콘층(140)의 표면으로 이동시킨다. 즉, 상기 열처리(170)에 의해 상기 캡핑층(150)을 통과하여 확산하는 금속 촉매들(160a, 160b) 중 미량의 금속 촉매(160b)들만이 상기 비정질 실리콘층(140)의 표면으로 확산하게 되고, 대부분의 금속 촉매(160a)들은 상기 비정질 실리콘층(160)에 도달하지도 못하거나 상기 캡핑층(150)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(150)의 확산 저지 능력에 의해 상기 비정질 실리콘층(140)의 표면에 도달하는 금속 촉매의 양이 결정될 수 있는데, 상기 캡핑층(150) 의 확산 저지 능력은 상기 캡핑층(150)의 두께와 밀접한 관계가 있다. 즉, 상기 캡핑층(150)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 열처리(170) 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리(170) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(150)을 통과하여 상기 비정질 실리콘층(140)의 표면에 확산한 금속 촉매(160b)들에 의해 상기 비정질 실리콘층(140)이 다결정 실리콘층(180)으로 결정화된다. 즉, 상기 확산한 금속 촉매(160b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
한편, 도 1d에서는 상기 캡핑층(150)과 금속 촉매층(160)을 제거하지 않고 상기 열처리 공정을 진행하였으나, 금속 촉매를 상기 비정질 실리콘층(140) 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(150)과 금속 촉매층(160)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 바텀 게이트 방식의 박막트랜지스터를 제조하는 공정의 단면도이다.
도 2a를 참조하면, 버퍼층(110), 게이트 전극(120) 및 게이트 절연막(130)이 차례로 적층된 기판(100) 상에 도 1a 내지 도 1d의 SGS 결정화법으로 결정화되는 공정을 통하여 제조된 다결정 실리콘층(180)을 패터닝하여 반도체층(185)을 형성한다.
상기 반도체층(185)의 채널 영역으로 정의될 영역에 대응되게 포토레지스트 패턴(190)을 형성한다. 이어, 상기 포토레지스트 패턴(190)을 마스크로 사용하여 도전형의 불순물 이온(200)을 일정량 주입하여 소스 영역(181), 드레인 영역(183) 및 채널 영역(182)을 형성한다(도 2b에 도시). 이때, 상기 불순물 이온(200)으로는 p형 불순물 또는 n형 불순물을 이용하여 박막트랜지스터를 형성할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
도 2b를 참조하면, 상기 반도체층이 형성된 기판 상에 소스/드레인 전극 물질층 및 열산화방지막이 형성된 공정을 나타내는 도면이다.
상기 금속 촉매로 인하여 결정화된 반도체층(185)을 형성한 후, 이어서, 상기 반도체층(185)을 포함하는 기판 전면에 소스/드레인 전극을 형성할 수 있는 소 스/드레인 전극 물질층(210)을 형성한다. 상기 소스/드레인 전극 물질층(210)은 Ti, Cr, Mo 및 W으로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어지거나, Ti/Al/Ti 또는Mo/Al/Mo의 삼중층으로 이루어질 수 있다.
본 발명에서는 상기 소스/드레인 전극 물질층(210)을 증착한 후 후속하는 열처리 공정을 실시하여 형성되는 상기 반도체층(185) 내의 영역을 이용하여 게터링 공정을 실시한다.
게터링을 위한 상기 소스/드레인 전극 물질층(210)은 상기 반도체층(185) 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 금속 또는 이들 금속의 합금을 포함하는 금속을 포함하는 것이 바람직하다.
상기 반도체층(185) 내에서 상기 소스/드레인 전극 물질층(210)의 금속의 확산계수는 상기 결정화를 위한 금속 촉매의 확산 계수의 1/100 이하인 것이 바람직하다. 상기 금속의 확산 계수가 상기 금속 촉매의 1/100 이하일 때, 상기 게터링용 금속이 상기 반도체층(185) 내에서 상기 소스/드레인 전극 물질층(210)과 접하는 영역에서 벗어나서 상기 반도체층(210) 내의 다른 영역으로 확산되는 것을 방지하여, 상기 반도체층(185) 내의 다른 영역에 상기 금속 또는 금속실리사이드가 위치하는 것을 방지할 수 있다.
반도체층(185)의 결정화에 이용되는 금속 촉매로는 니켈이 널리 사용되는데, 니켈의 경우 반도체층(185) 내에서의 확산계수는 약 10-5 ㎠/s 이하이므로, 니켈을 금속 촉매로 사용하는 경우에는, 상기 게터링용으로 사용되는 소스/드레인 전극 물질층(210) 금속의 상기 반도체층(185) 내에서의 확산계수는 니켈의 1/100배 이하의 값, 즉 0 초과 내지 10-7㎠/s 이하의 값을 가지는 것이 바람직하다. 이때, 상기 소스/드레인 전극 물질층(210)은 Ti, Cr, Mo 및 W으로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어지거나, Ti/Al/Ti 또는 Mo/Al/Mo의 삼중층으로 될 수 있다.
이어서, 상기 소스/드레인 전극 물질층(210) 상에 열산화방지막(220)을 형성할 수 있다. 상기 열산화방지막(220)은 게터링을 위한 후속하는 열처리시 열처리 조건에 따라 상기 소스/드레인 전극 물질층(210)이 산화되거나 질소 등의 가스와 반응하여 표면이 변성될 수 있는 것을 방지하기 위한 것이며, 실리콘산화막 또는 실리콘질화막 등으로 형성할 수 있다. 이때, 후속하는 열처리 공정을 불활성 분위기에서 실시할 경우에는 상기 열산화방지막(220)을 형성하지 않을 수도 있다.
계속해서, 상기 반도체층(185)에 잔류하고 있는, 특히 상기 반도체층(185)의 채널 영역(182)에 잔류하고 있는 결정화를 위한 금속 촉매를 제거하기 위하여 열처리 공정을 수행한다. 상기 열처리 공정을 수행하면, 상기 소스/드레인 전극 물질층(210)과 접하는 상기 반도체층(185)의 표면에서부터 상기 소스/드레인 전극 물질층(210)의 금속이 상기 반도체층(185)의 실리콘과 결합하여 금속실리사이드를 형성한다. 따라서, 상기 소스/드레인 전극 물질층(210)과 접하는 영역에서는 상기 반도체층(185)의 표면으로부터 일정 깊이까지 결정화를 위한 금속촉매와는 다른 금속의 금속실리사이드가 존재하는 영역이 형성된다. 또한 이 때 상기 반도체층(185)과 접하는 금속층의 일부가 금속실리사이드층으로 변할 수 있다.
상기 열처리 공정에 의해 상기 반도체층(185)의 채널 영역(182)에 잔류하는 결정화를 위한 상기 금속 촉매가 상기 소스/드레인 전극 물질층(210)과 접하는 상기 반도체층(185) 내의 영역으로 확산될 경우, 상기 금속 촉매는 상기 영역에 침전되어 더 이상 확산되지 않는다. 이것은 결정화를 위한 상기 금속 촉매는 실리콘 내부에 있는 것보다 다른 금속실리사이드가 존재하는 상기 영역에 있는 것이 열역학적으로 안정하기 때문이다. 따라서, 이러한 원리로 상기 반도체층(185)의 채널 영역(182)에 잔류하는 결정화를 위한 상기 금속 촉매를 제거할 수 있다.
이때, 상기 열처리는 500 내지 993℃의 온도 범위에서 실시하고, 10초 이상 10시간 이하의 시간 동안 가열한다. 상기 열처리 온도를 500℃ 미만으로 하는 경우에는 상기 반도체층(185)에서 결정화를 위한 상기 금속 촉매의 확산이 일어나지 않아 상기 금속 촉매가 상기 반도체층(185) 내의 상기 영역으로 이동하기가 어렵고, 상기 열처리 온도를 993℃ 초과하는 경우에는 금속 촉매로 사용되는 니켈의 공융점(eutectic point)이 993℃이므로 993℃를 초과하는 온도에서는 니켈이 고체 상태로 존재할 수 있기 때문이고, 또한 고온으로 인해 기판의 변형이 발생할 수 있다.
또한, 상기 열처리 시간을 10초 미만으로 하는 경우에는 상기 반도체층(185)의 채널 영역(182)에 잔류하는 금속 촉매가 충분히 제거되기 어려울 수 있으며, 상기 열처리 시간이 10시간을 초과하는 경우에는 장시간의 열처리에 따른 기판의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다. 한편, 보다 고온에서 실시하는 경우에는 단시간 가열하더라도 금속 촉매를 제거하는 것이 가능하다.
한편, 게터링 효과를 증대시키기 위하여 상기 반도체층(185)의 소스/드레인 영역(181, 183) 내에 n형 불순물이나 p형 불순물을 더욱 주입할 수 있다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다. 또는 상기 소스/드레인 전극 물질층(210)과 접하면서, 상기 반도체층(185)의 소스/드레인 영역(181, 183) 내에 이온이나 플라즈마를 이용하여 데미지(damage)영역을 형성하여 게터링 효과를 더욱 증대시킬 수도 있다.
도 2c를 참조하면, 상기 소스/드레인 전극 물질을 패터닝한 후, 소스/드레인 전극이 형성된 공정을 나타내는 도면이다.
상기 소스/드레인 전극 물질층(210)이 형성된 기판을 열처리한 후, 상기 소스/드레인 전극과 접하는 반도체층(185)의 일정 깊이까지 금속층 또는 금속실리사이드층을 형성한 후, 상기 반도체층(185)의 채널 영역(182)이 노출될 수 있도록, 상기 소스/드레인 전극 물질층(210)을 식각하여 소스/드레인 전극(230a, 230b)을 형성한다.
상기 소스/드레인 전극(230a, 230b)으로 패터닝시, 상기 반도체층(185)의 채널 영역(182) 상부에 형성된 게터링된 금속층 또는 금속실리사이드층은 식각되어 제거된다.
소스/드레인 전극(230a, 230b)을 형성한 후라도, 소스/드레인 전극(230a, 230b)이 형성된 기판 상에 상기 열처리를 반복하여, 상기 소스/드레인 전극(230a, 230b)과 접하는 반도체층(185) 내 영역으로 상기 금속 촉매를 게터링하는 공정을 실시할 수 있다.
이어서, 도 3은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유 기전계발광표시장치의 단면도이다.
도 3을 참조하면, 상기 본 발명의 실시예에 따른 도 2e의 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(240)을 형성한다. 상기 절연막(240)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스(silicate on glass) 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또는 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(240)을 식각하여 상기 소스 또는 드레인 전극(230a, 230b)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소스 또는 드레인 전극(230a, 230b) 중 어느 하나와 연결되는 제 1전극(250)을 형성한다. 상기 제 1 전극(250)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(250)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(250) 상에 상기 제 1 전극(250)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(260)을 형성하고, 상기 노출된 제 1 전극(250) 상에 발광층을 포함하는 유기막층(270)을 형성한다. 상기 유기막층(270)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(640) 상에 제 2 전극(650)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
상기와 같이, 금속 촉매를 이용하여 결정화된 다결정 실리콘층으로 형성된 반도체층(185)에 있어서, 상기 반도체층(185)의 영역 내에 결정화를 위한 상기 금속 촉매보다 확산계수가 작은 금속 또는 이들의 합금을 포함하는금속으로 소스/드레인 전극 물질층(210)을 형성하고 열처리함으로써, 상기 반도체층(185)의 채널 영역(182)에 남아있는 금속 촉매를 제거할 있게 되어, 박막트랜지스터의 오프 전류를 현저히 감소할 수 있다. 상기 공정으로 인하여, 상기 소스/드레인 전극 물질층(210)이 게터링을 위한 사이트로 사용될 수 있을 뿐만 아니고, 패터닝 후, 소스/드레인 전극(230a, 230b)으로 이용됨으로써, 공정을 단순화시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 결정화 공정의 단면도이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 바텀 게이트 방식의 박막트랜지스터를 제조하는 공정의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면의 주요 부위에 대한 부호의 설명>
100 : 기판 110 : 버퍼층
120 : 게이트 전극 130 : 게이트 절연막
140 : 비정질 실리콘층 150 : 캡핑층
160 : 금속 촉매층 170 : 열처리
180 : 다결정 실리콘층 181, 183 ; 소스, 드레인 영역
182 : 채널 영역 190 : 포토 레지스트 패턴
200 : 불순물 이온 210 : 소스/드레인 물질층
220 : 열산화 방지막 230a, 230b : 소스/드레인 전극
240 : 절연막 250 : 제 1전극
260 : 화소 정의막 270 : 발광층
280 : 제 2전극

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층상에 위치하고, 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 전극을 포함하며,
    상기 소스/드레인 전극 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드는 상기 반도체층 내에서 확산 계수가 결정화를 위한 상기 금속 촉매보다 작은 것을 특징으로 하는 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드의 확산 계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터.
  4. 제 3 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 박막트랜지스터.
  5. 제 2 항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드는 Ti, Cr, Mo 및 W로 이루어진 군에서 선택된 하나 또는 이들의 합금의 실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 반도체층은 SGS 결정화법에 의해서 결정화된 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 소스/드레인 전극은 Ti, Cr, Mo 및 W으로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어지거나, Ti/Al/Ti 또는 Mo/Al/Mo의 삼중층으로 구성되는 것을 특징으로 하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드가 존재하는 상기 반도체층 내의 영역에 n형 불순물 또는 p형 불순물이 더욱 포함되거나, 또는 이온 또는 플라즈마 처리에 의한 데미지(damage)영역을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  9. 기판을 제공하고,
    상기 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고,
    상기 반도체층 상에 소스/드레인 전극 물질층을 형성하고,
    상기 기판을 열처리하여 상기 반도체층의 채널 영역에 존재하는 상기 금속 촉매를 상기 소스/드레인 전극 물질층과 접하는 영역으로 게터링하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 소스/드레인 전극 물질층과 접하는 영역에는 상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드가 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드는 상기 반도체층 내에서 확산계수가 상기 금속 촉매보다 작은 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드의 확산계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  14. 제 10 항에 있어서,
    상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드는 Ti, Cr, Mo 및 W로 이루어진 군에서 선택된 하나 또는 이들의 합금의 실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  15. 제 9 항에 있어서,
    상기 열처리는 500℃ 내지 993℃의 온도 범위에서 10초 내지 10시간 동안 가열하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  16. 제 9 항에 있어서,
    상기 결정화는 SGS 결정화법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  17. 제 9 항에 있어서,
    상기 소스/드레인 전극 물질층을 형성하고, 상기 기판을 열처리하기 전에 상기 소스/드레인 전극 물질층 상에 열산화방지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  18. 제 9 항에 있어서,
    상기 소스/드레인 전극 물질층과 접하는 상기 반도체층의 소정 영역에 n형 불순물 또는 p형 불순물을 주입하거나, 또는 이온 또는 플라즈마를 이용하여 데미지영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층 상에 위치하며, 상기 반도체층의 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 전극;
    상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 소스/드레인 전극 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 금속 촉매와 다른 금속 또는 상기 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  20. 제 19 항에 있어서,
    상기 소스/드레인 전극은 Ti, Cr, Mo 및 W으로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어지거나, Ti/Al/Ti 또는 Mo/Al/Mo의 삼중층으로 구성되는 것을 특징으로 하는 유기전계발광표시장치.
KR1020080008159A 2008-01-25 2008-01-25 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 KR100965260B1 (ko)

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