KR101002666B1 - 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 - Google Patents

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Abstract

본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하며, 결정화 유도 금속을 이용하여 결정화되고, 소오스/드레인 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층은 상기 반도체층의 양측 에지부에 위치하는 제 1 게터링 사이트 및 상기 제 1 게터링 사이트와 이격되어 위치하는 제 2 게터링 사이트를 포함하는 것을 특징으로 하는 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치를 제공한다.
게터링, 박막트랜지스터

Description

박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치{Thin film transistor, fabricating methode of the same, and organic lighting emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 더욱 상세하게는 결정화 유도 금속을 이용하여 결정화된 다결정 실리콘층을 이용하여 형성된 반도체층을 포함하는 박막트랜지스터에 있어서, 채널 영역에 잔존하는 상기 결정화 유도 금속을 효과적으로 제거하여 누설 전류가 현저히 감소된 박막트랜지스터, 그의 제조방법 및 이를 이용하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화 법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화 방법(Super Grain Silicon Crystallization) 등이 있다. 그러나, 결정화 유도 금속을이용한 상기 방법의 경우는 결정화 유도 금속에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다. 따라서 결정화 유도 금속을 이용하여 비정질 실리콘층을 결정화하고 난 후에는 상기 결정화 유도 금속을 제거하기 위한 게터링(gettering) 공정이 행해진다.
상기 게터링 공정을 위하여 반도체층 내에 게터링 사이트를 형성하는데, 통상 반도체층의 소오스/드레인 영역과 소오스/드레인 전극을 연결하기 위한 콘택홀을 이용하여 상기 반도체층 영역에 게터링을 위한 물질을 주입하는 방법 등을 이용하여 상기 게터링 사이트를 형성한다. 그러나 채널 영역과 상기 콘택홀과의 거리가 멀어지면, 상기 콘택홀을 이용하여 형성된 게터링 사이트만을 이용하여 게터링 공정을 실시하는 경우에는 게터링 효율이 떨어지는 문제점이 있다.
본 발명은 결정화 유도 금속을 이용하여 결정화된 반도체층을 포함하는 박막트랜지스터에 있어서, 상기 반도체층의 채널 영역에 존재하는 상기 결정화 유도 금속을 효과적으로 게터링할 수 있으며, 그로 인하여 상기 결정화 유도 금속이 현저히 제거되어 누설전류 등의 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법, 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 기판; 상기 기판 상에 위치하며, 결정화 유도 금속을 이용하여 결정화되고, 소오스/드레인 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층은 상기 반도체층의 양측 에지부에 위치하는 제 1 게터링 사이트 및 상기 제 1 게터링 사이트와 이격되어 위치하는 제 2 게터링 사이트를 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 결정화 유도 금속을 이용하여 결정화된 다결정 실리콘층을 패터닝하여 소오스/드레인 영역 및 다수개의 채널 영역을 포함하는 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형 성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 및 상기 게이트 절연막을 패터닝하여 상기 반도체층의 일정 영역을 노출시키는 제 1 홀 및 상기 제 1 홀과 이격되어 위치하는 제 2 홀을 형성하고, 상기 제 1 홀 및 상기 제 2 홀에 의해 노출된 상기 반도체층의 일정 영역에 게터링 사이트를 형성하고, 상기 게터링 사이트를 이용하여 상기 반도체층의 채널 영역들에 존재하는 상기 결정화 유도 금속을 게터링하고,상기 제 1 홀을 통하여 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 결정화 유도 금속을 이용하여 결정화되고, 소오스/드레인 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극; 상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하며, 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 반도체층은 상기 반도체층의 양측 에지부에 위치하는 제 1 게터링 사이트 및 상기 제 1 게터링 사이트와 이격되어 위치하는 제 2 게터링 사이트를 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
결정화 유도 금속을 이용하여 결정화된 다결정 실리콘층을 이용하여 형성된 반도체층을 포함하는 박막트랜지스터에 있어서, 상기 반도체층의 채널 영역에 존재하는 결정화 유도 금속을 효과적으로 게터링할 수 있으며, 그로 인하여 상기 결정화 유도 금속이 현저히 제거되어 누설 전류 등의 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법 및 이를 구비한 유기전계발광표시장치를 제공할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 비정질 실리콘층(120)을 형성한다. 이때 상기 비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비 정질 실리콘층(120)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 비정질 실리콘층(120)을 다결정 실리콘층으로 결정화한다. 본 발명에서는 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법, 또는 SGS(Super Grain Silicon)법 등과 같은 결정화 유도 금속을 이용한 결정화 방법을 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한다.
상기 SGS법은 비정질 실리콘층으로 확산되는 결정화 유도 금속의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛ 까지 조절할 수 있는 결정화방법이다. 상기 비정질 실리콘층으로 확산되는 결정화 유도 금속의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 결정화 유도 금속층을 형성한 후 열처리하여 결정화 유도 금속을 확산시킬 수 있으며, 공정에 따라서는 캡핑층을 형성하지 않고 결정화 유도 금속층을 저농도로 형성하는 것 등에 의해 확산되는 결정화 유도 금속의 농도를 저농도로 조절할 수도 있다.
본 발명의 실시예에서는 캡핑층을 형성하는 것에 의하여 MIC법이나 MILC 법에 비하여 비정질 실리콘층으로 확산되는 결정화 유도 금속의 농도를 저농도로 제어할 수 있는 SGS법에 의해 결정화되는 것이 바람직한바, 하기에서는 이를 설명한다.
도 1b는 상기 비정질 실리콘층 상에 캡핑층과 결정화 유도 금속층을 형성하 는 공정의 단면도이다.
도 1b를 참조하면, 상기 비정질 실리콘(120) 상에 캡핑층(130)을 형성한다. 이때, 상기 캡핑층(130)은 추후의 공정에서 형성되는 결정화 유도 금속이 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(130)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(130)의 두께는 1 내지 2000Å으로 형성한다. 상기 캡핑층(130)의 두께가 1Å 미만이 되는 경우에는 상기 캡핑층(130)이 확산하는 결정화 유도 금속의 양을 저지하기가 어려울 수 있으며, 2000Å 초과하는 경우에는 상기 비정질 실리콘층(120)으로 확산되는 결정화 유도 금속의 양이 적어 다결정 실리콘층으로 결정화하기 어렵울 수 있다.
이어서, 상기 캡핑층(130) 상에 결정화 유도 금속을 증착하여 결정화 유도 금속층(40)을 형성한다. 이때, 결정화 유도 금속은 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 결정화 유도 금속층(140)은 상기 캡핑층(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는 것이 바람직한데, 상기 결정화 유도 금속이 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어려울 수 있으며, 상기 결정화 유도 금속이 1015atoms/㎠의 면밀도 보 다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 결정화 유도 금속의 양이 많아 다결정 실리콘층의 결정립이 작아질 수 있으며, 또한 반도체층 내에 잔류하는 결정화 유도 금속의 양이 많게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하될 수도 있다.
도 1c는 상기 기판을 열처리하여 결정화 유도 금속을 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(110), 비정질 실리콘층(120), 캡핑층(130) 및 결정화 유도 금속층(140)이 형성된 상기 기판(100)을 열처리하여 상기 결정화 유도 금속층(140)의 결정화 유도 금속 중 일부를 상기 비정질 실리콘층(120)의 표면으로 이동시킨다. 즉, 상기 열처리에 의해 상기 캡핑층(130)을 통과하여 확산하는 결정화 유도 금속들(140a, 140b) 중 미량의 결정화 유도 금속(140b)들만이 상기 비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 결정화 유도 금속(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 상기 캡핑층(130)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(130)의 확산 저지 능력에 의해 상기 비정질 실리콘층(120)의 표면에 도달하는 결정화 유도 금속의 양이 결정되는데, 상기 캡핑층(130)의 확산 저지 능력은 상기 캡핑층(130)의 두께 또는 밀도와 밀접한 관계가 있다. 즉, 상기 캡핑층(130)의 두께 또는 밀도가 클수록 확산되는 양은 적게 되어 결정립의 크기는 크게 되고, 두께 또는 밀도가 작을수록 확산되는 양은 많게 되어 결정립의 크기는 작게 된다.
이때, 상기 열처리 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 결정화 유도 금속을 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 결정화 유도 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(130)을 통과하여 상기 비정질 실리콘층(120)의 표면에 확산한 결정화 유도 금속(140b)들에 의해 상기 비정질 실리콘층(120)이 다결정 실리콘층(150)으로 결정화된다. 즉, 상기 확산된 결정화 유도 금속(140b)이 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
한편, 도 1d에서는 상기 캡핑층(130)과 결정화 유도 금속층(140)을 제거하지 않고 상기 열처리 공정을 진행하였으나, 결정화 유도 금속을 상기 비정질 실리콘층(120) 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(130)과 결정화 유도 금속층(140)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
도 2a 내지 도 2b 및 도 2d 내지 도 2e는 본 발명의 제 1 실시예에 따른 박 막트랜지스터를 제조하는 공정의 단면도이다. 도 2c는 도 2b의 평면도이다.
도 2a를 참조하면, 상기 캡핑층(130) 및 상기 결정화 유도 금속층(140)을 제거하고, 상기 버퍼층(110)이 형성된 상기 기판(100) 상에 도 1의 실시예에서와 같이 SGS 결정화법으로 결정화된 다결정 실리콘층(도 1d의 150)을 패터닝하여 반도체층(210)을 형성한다. 상기 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
이어서, 상기 반도체층(210)이 형성된 기판(100) 상에 게이트 절연막(220)을 형성한다. 여기서 상기 게이트 절연막(220)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
계속해서, 상기 게이트 절연막(220) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 게이트 전극(230)을 형성한다.
이어서 상기 게이트 전극(230)을 마스크로 사용하여 도전형의 이온(240)을 일정량 주입하여 소오스/드레인 영역(211, 213) 및 채널 영역(212)을 형성한다. 이때, 상기 도전형의 이온으로는 p형 이온 또는 n형 이온을 이용할 수 있는데, 상기 p형 이온으로는 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 이온으로는 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다. 한편, 상기 도전형의 이온을 주입하는 것은 상기 게이트 전극(230)을 형성하기 전에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 반도체층(210)에 주입할 수도 있다.
이어서, 도 2b 및 도 2c를 참조하면, 상기 게이트 전극(230)을 포함하는 상기 기판(100) 전면에 걸쳐 층간 절연막(250)을 형성한다. 여기서, 상기 층간 절연막(250)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간 절연막(250) 및 상기 게이트 절연막(220)의 일정 영역을 식각하여 상기 반도체층(210)의 소오스/드레인 영역(211, 213)의 일정 영역을 노출시키는 제 1 홀(261) 및 상기 제 1 홀과 이격되어 위치하는 제 2 홀(262)을 형성한다. 상기 제 1 홀(261)은 상기 소오스/드레인 영역(211, 213)과 후속하는 소오스/드레인 전극을 전기적으로 연결하기 위한 콘택홀이다. 그래서 상기 제 1 홀(261)은 상기 반도체층(210)의 에지부, 즉 상기 소오스/드레인 영역(211, 213)의 에지부에 위치하도록 형성한다. 상기 제 2 홀(262)은 게터링 효율을 향상시키기 위하여 추가적으로 형성하는 홀이다.
이어서 상기 제 1 홀(261) 및 상기 제 2 홀(262)을 이용하여 상기 제 1 홀(261) 및 상기 제 2 홀(262)에 의해 노출된 상기 반도체층(210)의 일정 영역에 상기 채널 영역(212)에 잔존하는 결정화 유도 금속을 게터링하기 위한 게터링 사이트(271, 272)를 형성한다. 상기 제 1 홀(261)에 의해 형성되는 것은 제 1 게터링 사이트(271)이며, 상기 제 2 홀(262)에 의해 형성되는 것은 제 2 게터링 사이트(272)이다. 상기 제 1 게터링 사이트(271) 및 상기 제 2 게터링 사이트(272)로 상기 채널 영역(212)에 잔존하는 결정화 유도 금속이 게터링되므로, 상기 제 1 게 터링 사이트(271) 및 상기 제 2 게터링 사이트(272) 내의 상기 결정화 유도 금속의 농도는 상기 채널 영역(212) 내의 상기 결정화 유도 금속의 농도보다 높다.
상기 제 2 게터링 사이트(272)는 상기 드레인 영역(213)에 위치하는 것이 바람직하다. 상기 소오스 영역(211)에 상기 제 2 게터링 사이트(272)를 형성하는 경우, 상기 소오스 영역(211)과 상기 채널 영역(212)의 계면에서부터 상기 제 2 게터링 사이트(272)의 거리가 증가되더라도 누설 전류에 큰 유의차가 발생하지는 않는다. 그러나 상기 드레인 영역(213)에 상기 제 2 게터링 사이트(272)를 형성하는 경우, 상기 드레인 영역(213)과 상기 채널 영역(212)의 계면에서부터 상기 제 2 게터링 사이트(272)의 거리가 증가되면 누설 전류는 점점 증가한다. 따라서 누설 전류는 상기 드레인 영역(213)에 위치하는 게터링 사이트에 의해 영향을 더 많이 받으므로, 상기 제 2 게터링 사이트(272)는 상기 드레인 영역(213)에 위치하는 것이 바람직하다.
또한 상기 제 2 게터링 사이트(272)는 상기 채널 영역(212)의 계면으로부터 0.5 내지 10㎛ 이내에 위치하는 것이 바람직하다. 상기 제 2 게터링 사이트(272)가 상기 채널 영역(212)의 계면으로부터 0.5㎛ 이상 떨어진 거리에 위치하면, 상기 제 2 게터링 사이트(272)를 형성하기 위한 상기 제 2 홀(262) 형성시 상기 게이트 전극(230)이 손상되는 것을 방지할 수 있으며, 상기 제 2 게터링 사이트(272)가 상기 채널 영역(212)의 계면으로부터 10㎛ 이하로 떨어진 거리에 위치하면, 게터링 효율을 더욱 향상시킬 수 있어 바람직하다.
상기 제 2 게터링 사이트(272)는 2개 이상 형성하는 것이 바람직하다. 2개 이상인 경우 효과가 현저할 수 있다.
상기 게터링 사이트(271, 272)를 형성하는 것은 상기 제 1 홀(261) 및 상기 제 2 홀(262)을 이용하여 상기 반도체층(210)에 게터링을 위한 불순물을 주입하거나, 플라즈마를 이용하여 격자 손상 영역을 형성하거나, 또는 상기 결정화 유도 금속과는 다른 금속 또는 이들 금속의 금속실리사이드를 포함하는 영역을 형성하는 등의 방법을 이용하여 형성할 수 있다.
상기 결정화 유도 금속과는 다른 금속 또는 이들 금속의 금속실리사이드를 포함하는 영역을 형성하는 방법이 게터링 효율이 우수하므로, 본 실시예에서는 이를 설명한다.
도 2d를 참조하면, 상기 제 1 홀(261) 및 상기 제 2 홀(262)이 형성된 상기 층간 절연막(250) 상에 게터링을 위한 금속층, 금속실리사이드층, 또는 이들의 이중층(280)을 형성한다. 상기 게터링을 위한 금속층, 금속실리사이드층, 또는 이들의 이중층(280)은 상기 반도체층(210) 내에서 확산계수가 상기 결정화 유도 금속보다 작은 금속 또는 이들 금속의 합금을 포함하는 금속층, 이들 금속 또는 합금의 금속실리사이드층, 또는 상기 금속층과 상기 금속실리사이드층의 이중층인 것이 바람직하다. 상기 반도체층(210) 내에서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)의 금속 또는 금속실리사이드의 확산계수는 상기 결정화 유도 금속의 확산 계수의 1/100 이하인 것이 더욱 바람직하다. 상기 금속 또는 금속실리사이드의 확산 계수가 상기 결정화 유도 금속의 1/100 이하일 때, 상기 게터링용 금속 또는 금속실리사이드가 상기 반도체층(210) 내에서 상기 금속층, 금속실리사이드 층, 또는 이들의 이중층(280)과 접하는 영역인 상기 게터링 사이트(271, 272)에서 벗어나서 상기 반도체층(210) 내의 다른 영역으로 확산되는 것을 방지할 수 있으며, 상기 반도체층(210) 내의 다른 영역에 상기 금속 또는 금속 실리사이드가 위치하는 것을 방지할 수 있다.
반도체층의 결정화에 이용되는 결정화 유도 금속으로는 니켈이 널리 사용되는데, 니켈의 경우 반도체층 내에서의 확산계수는 약 10-5 ㎠/s 이하이므로, 니켈을 결정화 유도 금속으로 사용하는 경우에는, 상기 게터링용으로 사용되는 금속층, 금속실리사이드층, 또는 이들의 이중층(280)의 금속 또는 금속 실리사이드의 상기 반도체층(220) 내에서의 확산계수는 니켈의 1/100배 이하의 값, 즉 0 초과 내지 10-7㎠/s 이하의 값을 가지는 것이 바람직하다. 이때, 상기 금속 또는 금속 실리사이드는 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN로 이루어진 군에서 선택되는 하나, 이들의 합금, 또는 이들 금속의 실리사이드일 수 있다.
또한 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)은 30Å 내지 2000Å 두께로 형성하는 것이 바람직하다. 30Å 미만의 두께로 형성하는 경우에는 상기 게터링 사이트(271, 272)로 상기 결정화 유도 금속이 게터링되는 효율이 저하될 수 있으며, 2000Å를 초과한 두께로 형성하는 경우에는 후속하는 게터링을 위한 열처리시, 전면에 형성된 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)의 열팽창으로 인하여 상기 기판(200)의 변형을 가져올 수 있다.
이어서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280) 상에 열산화 방지막(290)을 형성할 수 있다. 상기 열산화 방지막(290)은 게터링을 위한 후속하는 열처리시 열처리 조건에 따라 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)이 산화되거나 질소 등의 가스와 반응하여 표면이 변성될 수 있는 것을 방지하기 위한 것이며, 실리콘산화막 또는 실리콘질화막 등으로 형성할 수 있다. 이때, 후속하는 열처리 공정을 불활성 분위기에서 실시할 경우에는 상기 열산화방지막(290)을 형성하지 않을 수도 있다.
계속해서, 상기 반도체층(210)에 잔류하고 있는, 특히 상기 반도체층(210)의 채널 영역(212)에 잔류하고 있는 상기 결정화 유도 금속을 제거하기 위하여 열처리 공정을 수행한다. 상기 열처리 공정을 수행하면, 상기 금속층,금속실리사이드층, 또는 이들의 이중층(280)과 접하는 상기 반도체층(210)의 표면에서부터 상기 금속층의 금속이 상기 반도체층(210) 내의 영역으로 확산하거나, 상기 반도체층(210)의 실리콘과 결합하여 금속실리사이드를 형성하거나, 또는 상기 금속실리사이드층의 금속실리사이드가 상기 반도체층(210) 내의 영역으로 확산한다. 그래서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 영역(271, 272)에서는 상기 반도체층(210)의 표면으로부터 일정 깊이까지 상기 결정화 유도 금속과는 다른 금속 또는 상기 금속의 금속실리사이드가 존재하는 영역이 형성되며, 상기 영역(271, 272)들이 게터링 사이트가 된다. 상기 결정화 유도 금속과는 다른 금속 또는 상기 금속의 금속실리사이드가 존재하는 영역은 열처리 온도 및 시간에 따라 다르기는 하지만, 상기 반도체층(210)의 표면에서부터 2 내지 400Å 깊이까지 형성될 수 있다.
상기 열처리 공정에 의해 상기 반도체층(210) 채널 영역(212)에 잔류하는 상기 결정화 유도 금속이 상기 게터링 사이트(271, 272)로 확산될 경우, 상기 결정화 유도 금속은 상기 게터링 사이트(271, 272)에 침전되어 더 이상 확산되지 않는다. 이것은 상기 결정화 유도 금속이 실리콘 내부에 있는 것보다 다른 금속 또는 금속실리사이드가 존재하는 상기 게터링 사이트(271, 272)에 있는 것이 열역학적으로 안정하기 때문이다. 따라서, 이러한 원리로 상기 반도체층(210)의 상기 채널 영역(212)에 잔류하는 상기 결정화 유도 금속을 제거할 수 있다.
이때, 상기 열처리는 500 내지 993℃의 온도 범위에서 실시하고, 10초 이상 10시간 이하의 시간 동안 가열하는 것이 바람직하다. 상기 열처리 온도를 500℃ 미만으로 하는 경우에는 상기 반도체층(210)에서 상기 결정화 유도 금속의 확산이 일어나지 않아 상기 결정화 유도 금속이 상기 게터링 사이트(271, 272)로 이동하기가 어려울 수 있으며, 또한 니켈의 공융점(eutectic point)이 993℃이므로, 상기 열처리 온도는 993℃ 이하로 하는 것이 바람직하다.
또한, 상기 열처리 시간을 10초 미만으로 하는 경우에는 상기 반도체층(210)의 채널 영역(212)에 잔류하는 상기 결정화 유도 금속이 충분히 제거되기 어려울 수 있으며, 상기 열처리 시간이 10시간을 초과하는 경우에는 장시간의 열처리에 따른 기판의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다. 한편, 보다 고온에서 실시하는 경우에는 단시간 가열하더라도 결정화 유도 금속을 제거하는 것이 가능하다.
이어서, 도 2e를 참조하면, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280) 및 상기 열산화 방지막(290)을 제거한다. 이때 상기 열산화 방지막(290)을 제거하고, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)을 패터닝하여 상기 제 2 홀(262)에 위치하는 도전성 패턴(291)을 형성할 수 있다. 상기 도전성 패턴(291)은 저항감소용이다. 또는 상기 도전성 패턴(291)은 형성하지 않을 수도 있다.
이어서, 상기 제 1 홀(261)을 통하여 상기 소오스/드레인 영역(211, 213)과 연결되는 소오스/드레인 전극(292,293)을 형성한다. 여기서, 상기 소오스/드레인 전극(292,293)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다.
한편, 상기 열산화 방지막(290)을 제거하고, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)을 패터닝하여 상기 소오스/드레인 전극(292, 293) 및 상기 도전성 패턴(291)을 형성할 수도 있다. 이로써 본 발명의 제 1 실시예에 따른 박막트랜지스터를 완성한다.
표 1은 본 발명의 제 1 실시예에 따라 제 2 게터링 사이트가 하나 형성된 박막트랜지스터와 제 2 게터링 사이트가 형성되지 않은 종래의 박막트랜지스터의 누설전류를 나타낸 표이다. 상기 박막트랜지스터에서 반도체층의 채널 영역의 폭/길이는 25㎛/20㎛이며, 상기 채널 영역의 계면에서부터 제 1 게터링 사이트까지의 거 리는 50㎛이고, 제 2 게터링 사이트까지의 거리는 4㎛이다.
<표 1>
누설전류(A/㎛)
실시예 1 3.15*10-12
비교예 1 8.92*10-13
상기 표 1을 참조하면, 본 발명의 제 1 실시예에 따라 제 2 게터링 사이트를 형성하면, 종래와 비교하여 누설전류를 현저히 감소시킬 수 있음을 확인할 수 있다.
표 2는 본 발명의 제 1 실시예에 따라 제 2 게터링 사이트를 형성하는 경우에 있어서, 상기 제 2 게터링 사이트의 개수에 따른 박막트랜지스터의 누설전류를 나타낸 표이다. 상기 박막트랜지스터에서 반도체층의 채널 영역의 폭/길이는 25㎛/20㎛이며, 상기 채널 영역의 계면에서부터 제 1 게터링 사이트까지의 거리는 50㎛이고, 제 2 게터링 사이트까지의 거리는 4㎛이다.
<표 2>
누설전류(A/㎛)
비교예 1(제 2 게터링 사이트가 없음) 3.15*10-12
실시예 1(제 2 게터링 사이트가 1개) 8.92*10-13
실시예 2(제 2 게터링 사이트가 2개) 5.44*10-12
실시예 3(제 2 게터링 사이트가 3개) 5.07*10-13
상기 표 2를 참조하면, 상기 제 2 게터링 사이트가 2개 이상 형성되면 상기 제 2 게터링 사이트가 1개 형성되는 경우에 비하여 누설전류를 더욱 감소시킬 수 있음을 확인할 수 있다.
표 3은 채널 영역의 폭/길이는 25㎛/20㎛이고, 채널 영역의 계면에서 소오스 영역에 형성된 게터링 사이트까지의 거리는 4㎛로 고정하고, 채널 영역의 계면 에서 드레인 영역에 형성된 게터링 사이트까지의 거리는 4㎛, 10㎛, 30㎛, 및 50㎛로 변경하여 측정한 누설전류를 나타낸 표이다. 한편, 표 4는 채널 영역의 폭/길이는 25㎛/20㎛이고, 채널 영역의 계면에서 드레인 영역에 형성된 게터링 사이트까지의 거리는 4㎛로 고정하고, 채널 영역의 계면에서 소오스 영역에 형성된 게터링 사이트까지의 거리는 4㎛, 10㎛, 30㎛, 및 50㎛로 변경하여 측정한 누설전류를 나타낸 표이다.
<표 3>
누설전류(A/㎛)
드레인 영역에 형성된 게터링 사이트까지의 거리가 4㎛ 5.47*10-13
드레인 영역에 형성된 게터링 사이트까지의 거리가 10㎛ 7.60*10-13
드레인 영역에 형성된 게터링 사이트까지의 거리가 30㎛ 2.33*10-12
드레인 영역에 형성된 게터링 사이트까지의 거리가 50㎛ 3.06*10-12
<표 4>
누설전류(A/㎛)
소오스 영역에 형성된 게터링 사이트까지의 거리가 4㎛ 5.47*10-13
소오스 영역에 형성된 게터링 사이트까지의 거리가 10㎛ 5.33*10-13
소오스 영역에 형성된 게터링 사이트까지의 거리가 30㎛ 5.80*10-13
소오스 영역에 형성된 게터링 사이트까지의 거리가 50㎛ 6.20*10-13
상기 표 3 및 표 4를 참조하면, 채널 영역의 계면에서 소오스 영역 쪽에 형성된 제 1 게터링 사이트까지의 거리가 증가하더라도 누설전류에는 큰 유의차가 없는 반면에, 채널 영역의 게면에서 드레인 영역 쪽에 형성된 게터링 사이트까지의 거리가 증가하는 경우에는 누설전류가 증가함을 알 수 있다. 따라서 누설전류는 상기 드레인 영역에 위치하는 게터링 사이트에 의해 영향을 더 많이 받으므로, 추가적으로 형성되는 제 2 게터링 사이트는 상기 드레인 영역에 형성하는 것이 바람직하다.
표 5는 채널 영역의 폭/길이는 25㎛/20㎛이고, 채널 영역의 계면에서 소오스 및 드레인 영역에 형성된 게터링 사이트까지의 거리를 각각 4㎛, 10㎛, 30㎛, 및 50㎛로 변경하여 측정한 누설전류를 나타낸 표이다.
<표 5>
누설전류
(A/㎛)
소오스 및 드레인 영역에 형성된 게터링 사이트까지의 거리가 4㎛ 5.47*10-13
소오스 및 드레인 영역에 형성된 게터링 사이트까지의 거리가 10㎛ 8.91*10-13
소오스 및 드레인 영역에 형성된 게터링 사이트까지의 거리가 30㎛ 3.19*10-12
소오스 및 드레인 영역에 형성된 게터링 사이트까지의 거리가 50㎛ 3.15*10-12
상기 표 5를 참조하면, 채널 영역의 계면에서 게터링 사이트까지의 거리가 10㎛를 초과하는 경우에는 10-12A/㎛ 이상의 누설 전류값을 가지게 되어 바람직하지 않다. 따라서 채널 영역의 계면에서부터 10㎛ 이내의 거리에 추가적으로 형성되는 제 2 게터링 사이트가 위치하는 것이 바람직하다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 듀얼 게이트 박막트랜지스터를 제조하는 공정을 나타낸 평면도이며, 도 4a 내지 도 4d는 도 3a 내지 도 3e의 1A-1A'선에 따른 단면구조를 도시한 단면도이다. 하기 실시예에서 특별히 언급된 것을 제외하고는, 상기 실시예를 참조한다.
도 3a 및 도 4a를 참조하면, 버퍼층(310)이 형성된 기판(300) 상에 도 1의 실시예에서와 같이 SGS 결정화법으로 결정화된 다결정 실리콘층(도 1d의 150)을 패터닝하여 바디부(320a, 320c)와 상기 바디부(320a, 320c)를 연결하기 위한 연결부(320b)를 구비한 "ㄷ" 자 구조를 갖도록 반도체층(320)을 형성한다. 도면에서는 "ㄷ"자 구조에 대하여 도시하였으나, 이에 국한되는 것이 아니라 "ㅌ" 자 또는 "ㄹ"자의 구조 및 이들의 조합으로 이루어진 바디부를 구비할 수도 있다.
이어서, 도 3b 및 도 4b를 참조하면, 상기 반도체층(320) 상에 게이트 절연막(330)을 형성한다. 계속해서, 상기 게이트 절연막(330) 상에 게이트 전극(340)을 형성한다. 이때, 상기 게이트 전극(340)은 상기 반도체층(320)의 바디부(320a, 320c)와 교차하도록 형성되는데, 상기 게이트 전극(340)이 제 1 바디부(320a)와 오버랩된 부분(321)이 제 1 게이트로 작용하며, 제 2 바디부(320c)와 오버랩된 부분(322)이 제 2 게이트로 작용하여 듀얼 게이트가 얻어진다.
한편, 상기 반도체층(320)이 "ㄷ"자형이 아닌 다수의 바디부를 구비한 지그재그 형태를 갖는 경우에는, 각각의 바디부와 오버랩된 부분이 게이트로 작용하므로, 멀티 게이트 박막트랜지스터를 형성할 수 있다.
이어서, 상기 게이트 전극(340)을 마스크로 사용하여 도전형의 이온을 일정량 주입한다. 상기 게이트 전극과 오버랩되는 부분(321, 322)이 다수개의 채널 영역이 되며, 상기 바디부(320a, 320c) 중에서 외곽 영역, 즉 연결부(320b)와 연결되지 않은 영역이 소오스/드레인 영역(323, 324)이 된다.
이어서, 상기 게이트 전극(340)을 포함하는 상기 기판(300) 전면에 걸쳐 층간 절연막(350)을 형성한다.
이어서, 도 3c 및 도 4c를 참조하면, 상기 층간 절연막(350) 및 상기 게이트 절연막(330)을 식각하여 상기 반도체층(320)의 소오스/드레인 영역(323, 324)의 일부를 노출시키는 제 1 홀(361) 및 상기 제 1 홀(361)과 이격되어 위치하며, 상기 채널 영역들(321, 322) 사이의 영역의 일부를 노출시키는 제 2 홀(362)을 형성한다. 상기 제 1 홀(361)은 상기 소오스/드레인 영역(323, 324)과 후속하는 소오스/드레인 전극을 전기적으로 연결하기 위한 콘택홀이며, 상기 제 2 홀(362)은 게터링 효율을 향상시키기 위하여 추가적으로 형성하는 홀이다.
이어서 상기 제 1 홀(361) 및 상기 제 2 홀(362)을 이용하여 상기 제 1 홀 (361)및 상기 제 2 홀(362)에 의해 노출된 상기 반도체층(320)의 일정 영역에 상기 채널 영역들(321, 322)에 잔존하는 결정화 유도 금속을 게터링하기 위한 게터링 사이트(371, 372)를 형성한다. 상기 제 1 홀(361)에 의해 형성되는 것은 제 1 게터링 사이트(371)이며, 상기 제 2 홀(362)에 의해 형성되는 것은 제 2 게터링 사이트(372)이다.
상기 제 2 게터링 사이트(372)는 상기 소오스 영역(323)보다 상기 드레인 영역(324)과 더 가까운 곳에 위치하는 것이 바람직하다. 상기 소오스 영역(323)과 가까운 곳에 상기 제 2 게터링 사이트(372)를 형성하는 경우, 상기 채널 영역들(321, 322)의 계면에서부터 상기 제 2 게터링 사이트(372)의 거리가 증가되더라도 누설 전류에 큰 유의차가 발생하지는 않는다. 그러나 상기 드레인 영역(324)에 가까운 곳에 상기 제 2 게터링 사이트(372)를 형성하는 경우, 상기 채널 영역들(321, 322)의 계면에서부터 상기 제 2 게터링 사이트(372)의 거리가 증가되면 누설 전류는 점점 증가한다. 따라서 누설 전류는 상기 드레인 영역(324)과 가까이 위치하는 게터링 사이트에 의해 영향을 더 많이 받으므로, 상기 제 2 게터링 사이트(372)는 상기 소오스 영역(323)보다 상기 드레인 영역(324)과 더 가까운 곳에 위치하는 것이 바 람직하다.
또한 상기 제 2 게터링 사이트(372)는 상기 채널 영역들(321, 322)의 계면으로부터 0.5 내지 10㎛ 이내에 위치하는 것이 바람직하다. 상기 제 2 게터링 사이트(372)가 상기 채널 영역들(321, 322)의 계면으로부터 0.5㎛ 이상 떨어진 거리에 위치하면, 상기 제 2 게터링 사이트(321, 322)를 형성하기 위한 상기 제 2 홀(362) 형성시 상기 게이트 전극(340)이 손상되는 것을 방지할 수 있으며, 상기 제 2 게터링 사이트(372)가 상기 채널 영역들(321, 322)의 계면으로부터 10㎛ 이하로 떨어진 거리에 위치하면, 게터링 효율을 더욱 향상시킬 수 있어 바람직하다.
상기 제 2 게터링 사이트는(321, 322) 2개 이상 형성하는 것이 바람직하다. 2개 이상인 경우 효과가 현저할 수 있다.
상기 게터링 사이트(271, 272)를 형성하는 것은 상기 제 1 홀(361) 및 상기 제 2 홀(362)을 이용하여 상기 반도체층(320)에 불순물을 주입하거나, 플라즈마를 이용하여 격자 손상 영역을 형성하거나, 또는 상기 결정화 유도 금속과는 다른 금속 또는 이들 금속의 금속실리사이드를 포함하는 영역을 형성하는 등의 방법을 이용하여 형성할 수 있다.
이어서 열처리 공정을 수행하여 상기 채널 영역들(321, 322)에 잔류하고 있는 상기 결정화 유도 금속을 상기 제 1 게터링 사이트(371) 및 상기 제 2 게터링 사이트(372)로 게터링한다.
이어서, 도 3d 및 도 4d를 참조하면, 상기 제 1 홀(361)을 통하여 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극(381,382)을 형성한다. 이때 상기 소오스/드레인 전극(381, 382) 형성시 상기 제 2 홀(362)을 통하여 상기 반도체층(320)과 연결되는 도전성 패턴(383)을 형성할 수 있다. 상기 도전성 패턴(383)은 저항감소용이다.
표 6은 본 발명의 제 2 실시예에 따라 제 2 게터링 사이트가 하나 형성된 듀얼 게이트 박막트랜지스터와 제 2 게터링 사이트가 형성되지 않은 종래의 듀얼 게이트 박막트랜지스터의 누설전류를 나타낸 표이다. 상기 박막트랜지스터에서 반도체층의 채널 영역의 폭/길이는 7㎛/14㎛이며, 상기 채널 영역의 계면에서부터 제 2 게터링 사이트까지의 거리는 4㎛이다.
<표 6>
누설전류(A/㎛)
비교예 2(제 2 게터링 사이트 없음) 4.00*10-13
실시예 4(제 2 게터링 사이트가 하나 있음) 2.89*10-13
상기 표 6을 참조하면, 듀얼 게이트 박막트랜지스터에 있어서도, 제 2 게터링 사이트가 추가되는 경우 누설전류가 감소함을 확인할 수 있다.
도 5는 본 발명의 1 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 5를 참조하면, 상기 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(510)을 형성한다. 상기 절연막(510)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리콘 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(510)을 식각하여 상기 소오스 또는 드레인 전극(292, 293)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(292, 293) 중 어느 하나와 연결되는 제 1 전극(520)을 형성한다. 상기 제 1 전극(520)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(520)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(520) 상에 상기 제 1 전극(520)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(530)을 형성하고, 상기 노출된 제 1 전극(520) 상에 발광층을 포함하는 유기막층(540)을 형성한다. 상기 유기막층(540)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(540) 상에 제 2 전극(550)을 형성한다. 이로써 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치를 완성한다.
따라서 본 발명에서는 상기 소오스/드레인 전극과 반도체층의 소오스/드레인 영역을 연결하기 위한 제 1 홀을 이용하여 형성되는 제 1 게터링 사이트 이외에, 상기 제 1 게터링 사이트와 이격되어 위치하는 제 2 게터링 사이트를 추가로 형성하고, 상기 제 1 게터링 사이트 및 상기 제 2 게터링 사이트를 이용하여 반도체층 의 채널 영역에 잔존하는 결정화 유도 금속을 제거함으로써, 결정화 유도 금속이 게터링 되기 위하여 확산하여야 하는 거리도 단축시켜 게터링 효과를 증대시킬 수 있으며, 게터링시 열처리 시간을 단축시켜 고온 열처리로 인한 기판의 손상도 최소화할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 결정화 공정의 단면도이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 듀얼 게이트 박막트랜지스터를 제조하는 공정을 나타낸 평면도이다.
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 듀얼 게이트 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기전계발광표시장치를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
210, 320: 반도체층 220, 330: 게이트 절연막
230, 340: 게이트 전극 250, 350: 층간 절연막
261, 361: 제 1 홀 262, 362: 제 2 홀
271, 371: 제 1 게터링 사이트 272, 372: 제 2 게터링 사이트
292, 293, 381, 382: 소오스/드레인 전극
510: 절연막 520: 제 1 전극
530: 화소정의막 540: 유기막층
550: 제 2 전극

Claims (25)

  1. 기판;
    상기 기판 상에 위치하며, 결정화 유도 금속을 이용하여 결정화되고, 소오스/드레인 영역 및 채널 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 반도체층은 상기 반도체층의 양측 에지부에 위치하는 제 1 게터링 사이트 및 상기 제 1 게터링 사이트와 이격되어 위치하는 제 2 게터링 사이트를 포함하고,
    상기 게이트 절연막과 상기 층간 절연막 내에는 상기 제 1 게터링 사이트를 노출시키는 제 1 홀 및 상기 제 2 게터링 사이트를 노출시키는 제 2 홀이 위치하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 2 게터링 사이트는 상기 반도체층의 드레인 영역에 위치하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 2 게터링 사이트는 상기 채널 영역과 상기 드레인 영역의 계면으로 부터 0.5 내지 10㎛ 이내에 위치하는 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 2 게터링 사이트는 두 개 이상인 것을 특징으로 하는 박막트랜지스터.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 소오스/드레인 전극은 상기 제 1 홀을 통하여 상기 반도체층의 소오스/드레인 영역과 연결되는 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 제 1 게터링 사이트 및 상기 제 2 게터링 사이트는 게터링을 위한 불순물 또는 격자 손상 영역을 포함하는 것을 특징으로 하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 제 1 게터링 사이트 및 상기 제 2 게터링 사이트는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 반도체층 내에서 확산계수가 상기 결정화 유도 금속보다 작은 금속 또는 금속실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터.
  9. 제 8 항에 있어서,
    상기 금속 또는 상기 금속실리사이드는 상기 반도체층 내에서 확산계수가 상기 결정화 유도 금속의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터.
  10. 제 9 항에 있어서,
    상기 금속 또는 상기 금속실리사이드는 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, La, Ce, Pr, Nd, Dy 및 Ho로 이루어진 군에서 선택된 하나, 이들의 합금, 또는 이들의 금속실리사이드인 것을 특징으로 하는 박막트랜지스터.
  11. 제 1 항에 있어서,
    상기 채널 영역은 다수개이고, 상기 제 2 게터링 사이트는 상기 다수개의 채널 영역들 사이에 위치하는 것을 특징으로 하는 박막트랜지스터.
  12. 제 11 항에 있어서,
    상기 반도체층은 상기 게이트 전극과 교차하는 하나 또는 다수개의 바디부 및 서로 이웃하는 상기 바디부를 연결하기 위한 하나 또는 다수개의 연결부를 포함하며, 상기 제 1 게터링 사이트는 상기 바디부의 에지 부분 중에서 연결부에 의해 연결되지 않는 일측 에지 부분에 위치하는 것을 특징으로 하는 박막트랜지스터.
  13. 제 11 항에 있어서,
    상기 제 2 게터링 사이트는 상기 반도체층의 소오스 영역보다 상기 반도체층의 드레인 영역에 더 가까이 위치하는 것을 특징으로 하는 박막트랜지스터.
  14. 제 13 항에 있어서,
    상기 제 2 게터링 사이트는 상기 채널 영역의 계면에서부터 상기 드레인 영역 방향으로 0.5 내지 10㎛ 이내에 위치하는 것을 특징으로 하는 박막트랜지스터.
  15. 기판을 제공하고,
    상기 기판 상에 결정화 유도 금속을 이용하여 결정화된 다결정 실리콘층을 패터닝하여 소오스/드레인 영역 및 다수개의 채널 영역을 포함하는 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 및 상기 게이트 절연막을 패터닝하여 상기 반도체층의 일정 영역을 노출시키는 제 1 홀 및 상기 제 1 홀과 이격되어 위치하는 제 2 홀을 형성하고,
    상기 제 1 홀 및 상기 제 2 홀에 의해 노출된 상기 반도체층의 일정 영역에 게터링 사이트를 형성하고,
    상기 게터링 사이트를 이용하여 상기 반도체층의 채널 영역들에 존재하는 상기 결정화 유도 금속을 게터링하고,
    상기 제 1 홀을 통하여 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 2 홀은 상기 반도체층의 드레인 영역 상에 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 2 홀은 상기 채널 영역과 상기 드레인 영역의 계면으로부터 0.5 내지 10㎛ 이내에 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 15 항에 있어서,
    상기 제 1 홀 및 상기 제 2 홀에 의해 노출된 상기 반도체층의 일정 영역에 게터링 사이트를 형성하고, 상기 게터링 사이트를 이용하여 상기 반도체층의 채널 영역들에 존재하는 상기 결정화 유도 금속을 게터링하는 것은
    상기 제 1 홀 및 상기 제 2 홀에 의해 노출된 상기 반도체층의 일정 영역 내에 게터링을 위한 불순물을 주입하거나 플라즈마 처리를 하여 격자 손상 영역을 형성한 후 열처리하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  19. 제 15 항에 있어서,
    상기 제 1 홀 및 상기 제 2 홀에 의해 노출된 상기 반도체층의 일정 영역에 게터링 사이트를 형성하고, 상기 게터링 사이트를 이용하여 상기 반도체층의 채널 영역들에 존재하는 상기 결정화 유도 금속을 게터링하는 것은
    상기 제 1 홀 및 상기 제 2 홀이 형성된 상기 층간 절연막 상에 상기 반도체층 내에서 확산계수가 상기 결정화 유도 금속보다 작은 금속 또는 금속실리사이드를 포함하는 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성하고 열처리하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  20. 제 19 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층은 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, La, Ce, Pr, Nd, Dy 및 Ho로 이루어진 군에서 선택된 하나 또는 이들의 합금을 포함하는 금속층이거나, 또는 이들 금속의 금속실리사이드를 포함하는 금속실리사이드층인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  21. 제 19 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성한 후에, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층 상에 열산화방지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  22. 제 15 항에 있어서,
    상기 결정화는 SGS 결정화법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  23. 기판;
    상기 기판 상에 위치하며, 결정화 유도 금속을 이용하여 결정화되고, 소오스/드레인 영역 및 채널 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막;
    상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전 기적으로 연결되는 소오스/드레인 전극;
    상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하며, 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 반도체층은 상기 반도체층의 양측 에지부에 위치하는 제 1 게터링 사이트 및 상기 제 1 게터링 사이트와 이격되어 위치하는 제 2 게터링 사이트를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  24. 제 23 항에 있어서,
    상기 제 2 게터링 사이트는 상기 반도체층의 드레인 영역에 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  25. 제 24 항에 있어서,
    상기 제 2 게터링 사이트는 상기 채널 영역과 상기 드레인 영역의 계면으로부터 0.5 내지 10㎛ 이내에 위치하는 것을 특징으로 하는 유기전계발광표시장치.
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JP2009166023A JP5399152B2 (ja) 2008-07-14 2009-07-14 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置
US12/502,413 US8253141B2 (en) 2008-07-14 2009-07-14 Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor
JP2012227929A JP5587376B2 (ja) 2008-07-14 2012-10-15 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置

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Publications (2)

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US (1) US8253141B2 (ko)
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JP (2) JP5399152B2 (ko)
KR (1) KR101002666B1 (ko)
CN (1) CN101630693B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403649B2 (en) 2017-06-16 2019-09-03 Samsung Display Co., Ltd. Display device and method of manufacturing the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2128898A1 (en) * 2007-03-16 2009-12-02 Sharp Kabushiki Kaisha Active matrix substrate
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
WO2011089846A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102097459B (zh) * 2010-10-28 2012-10-31 广东中显科技有限公司 一种用于可调控地制备多晶硅薄膜的多层膜结构
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR102022051B1 (ko) 2012-11-14 2019-09-18 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 유기발광 화소
US9324579B2 (en) * 2013-03-14 2016-04-26 The Aerospace Corporation Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates
KR20150044327A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 전계 완화 박막트랜지스터, 이의 제조 방법 및 이를 포함하는 표시장치
KR102556027B1 (ko) * 2015-09-10 2023-07-17 삼성디스플레이 주식회사 디스플레이장치 및 이의 제조방법
US10007269B1 (en) 2017-06-23 2018-06-26 Uber Technologies, Inc. Collision-avoidance system for autonomous-capable vehicle
JP2022087756A (ja) * 2020-12-01 2022-06-13 株式会社ジャパンディスプレイ 表示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303831A (ja) * 2002-04-08 2003-10-24 Sharp Corp 半導体装置およびその製造方法
JP2005197526A (ja) * 2004-01-08 2005-07-21 Sharp Corp 半導体装置とその製造方法

Family Cites Families (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3465209A (en) 1966-07-07 1969-09-02 Rca Corp Semiconductor devices and methods of manufacture thereof
JPS62104173A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP2564935B2 (ja) * 1989-04-20 1996-12-18 三菱電機株式会社 半導体装置
JP3122177B2 (ja) 1991-08-09 2001-01-09 旭硝子株式会社 薄膜トランジスタとその製造方法
TW232751B (en) 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JPH07176753A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
JP3403807B2 (ja) 1994-06-02 2003-05-06 松下電器産業株式会社 薄膜トランジスタおよび液晶表示装置
JP2738315B2 (ja) 1994-11-22 1998-04-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
US5771110A (en) 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP3744980B2 (ja) 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
US6746905B1 (en) 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
JPH1012882A (ja) 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JP4044176B2 (ja) * 1996-07-11 2008-02-06 株式会社半導体エネルギー研究所 半導体装置
JPH10150204A (ja) 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
JPH10135475A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW386238B (en) 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3942683B2 (ja) 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11111992A (ja) 1997-09-30 1999-04-23 Toshiba Corp 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
KR19990075412A (ko) 1998-03-20 1999-10-15 윤종용 박막 트랜지스터 및 그 제조 방법
JPH11274502A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
US6331476B1 (en) 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
WO2000001016A1 (fr) 1998-06-30 2000-01-06 Matsushita Electric Industrial Co., Ltd. Transistor a film mince et son procede de fabrication
JP4030193B2 (ja) 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346437B1 (en) 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4376331B2 (ja) 1998-08-07 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100482462B1 (ko) 1998-12-23 2005-09-02 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법
US6380007B1 (en) 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4531177B2 (ja) 1998-12-28 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100303711B1 (ko) 1999-01-28 2001-09-26 장 진 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및
KR20010043359A (ko) 1999-03-10 2001-05-25 모리시타 요이찌 박막 트랜지스터와 패널 및 그들의 제조 방법
US6680487B1 (en) * 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4270719B2 (ja) 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
JP4437570B2 (ja) 1999-07-12 2010-03-24 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JP2001102169A (ja) 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
JP4076720B2 (ja) * 1999-12-28 2008-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4514867B2 (ja) * 1999-12-28 2010-07-28 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその作製方法、半導体装置
JP4785258B2 (ja) * 2000-03-10 2011-10-05 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US20020020840A1 (en) 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
TWI301907B (en) 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
JP3999923B2 (ja) * 2000-04-21 2007-10-31 シャープ株式会社 半導体装置およびその製造方法
JP4531923B2 (ja) * 2000-04-25 2010-08-25 株式会社半導体エネルギー研究所 半導体装置
JP2001319878A (ja) 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
JP2002093745A (ja) 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100439345B1 (ko) 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
TW546846B (en) 2001-05-30 2003-08-11 Matsushita Electric Ind Co Ltd Thin film transistor and method for manufacturing the same
US6743700B2 (en) 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
JP3961240B2 (ja) 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100662493B1 (ko) 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법
US6952023B2 (en) 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2003075870A (ja) 2001-09-06 2003-03-12 Toshiba Corp 平面表示装置およびその製造方法
JP2003100633A (ja) 2001-09-25 2003-04-04 Sharp Corp 半導体装置の製造方法および半導体装置
JP3600229B2 (ja) 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
JP2003188098A (ja) 2001-12-13 2003-07-04 Sharp Corp 半導体装置およびその製造方法
KR100452445B1 (ko) 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US20030155572A1 (en) 2002-02-19 2003-08-21 Min-Koo Han Thin film transistor and method for manufacturing thereof
KR100488958B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
KR100488959B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP2003298059A (ja) 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP2004022845A (ja) 2002-06-17 2004-01-22 Sharp Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP4115283B2 (ja) 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
KR100469624B1 (ko) 2003-03-18 2005-02-02 네오폴리((주)) 결정질 활성층을 포함하는 박막트랜지스터의 제조 방법 및반도체 장치
KR100928490B1 (ko) 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
JP2005057240A (ja) 2003-07-23 2005-03-03 Seiko Epson Corp 薄膜半導体素子、及び薄膜半導体素子の製造方法
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법
KR100501706B1 (ko) 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
US7202143B1 (en) * 2003-10-23 2007-04-10 The Board Of Trustees Of The University Of Arkansas Low temperature production of large-grain polycrystalline semiconductors
DE10351195B4 (de) 2003-10-30 2013-08-29 Samsung Display Co., Ltd. Substrat zum Tintenstrahldrucken und Verfahren zu dessen Herstellung
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611224B1 (ko) * 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR100611225B1 (ko) 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
KR100623247B1 (ko) 2003-12-22 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100595456B1 (ko) 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR100654022B1 (ko) 2004-05-04 2006-12-04 네오폴리((주)) 금속유도측면결정화법을 이용한 박막 트랜지스터 제조방법
KR200357656Y1 (ko) 2004-05-19 2004-07-31 한국해양연구원 오탁방지장치
JP2006049823A (ja) 2004-06-28 2006-02-16 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
TW200601566A (en) 2004-06-28 2006-01-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor apparatus and manufacturing method thereof
KR100656495B1 (ko) 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US20060040438A1 (en) 2004-08-17 2006-02-23 Jiong-Ping Lu Method for improving the thermal stability of silicide
KR200369779Y1 (ko) 2004-08-18 2004-12-16 서성탁 트랩을 이용한 하수관로의 악취역류차단 및 해충유입 방지장치
KR100611766B1 (ko) * 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR200373075Y1 (ko) 2004-10-12 2005-01-15 장한규 빨래판
KR200373076Y1 (ko) 2004-10-12 2005-01-15 황금수 톱밥제조기용 칼날고정장치 및 그 칼날
US7575959B2 (en) 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR200384738Y1 (ko) 2005-03-02 2005-05-17 박현우 주황색의 불꽃을 내는 양초
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
JP4884735B2 (ja) * 2005-09-16 2012-02-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5670005B2 (ja) 2006-03-06 2015-02-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
TWI429028B (zh) 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
KR100770268B1 (ko) * 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
US7750403B2 (en) * 2006-06-30 2010-07-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP5148932B2 (ja) * 2006-06-30 2013-02-20 株式会社半導体エネルギー研究所 半導体装置
JP4481284B2 (ja) 2006-09-20 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100878284B1 (ko) 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
KR100846985B1 (ko) 2007-04-06 2008-07-17 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100875432B1 (ko) * 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101383409B1 (ko) 2007-06-08 2014-04-18 엘지디스플레이 주식회사 표시장치
KR100848341B1 (ko) * 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303831A (ja) * 2002-04-08 2003-10-24 Sharp Corp 半導体装置およびその製造方法
JP2005197526A (ja) * 2004-01-08 2005-07-21 Sharp Corp 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403649B2 (en) 2017-06-16 2019-09-03 Samsung Display Co., Ltd. Display device and method of manufacturing the same

Also Published As

Publication number Publication date
US20100006855A1 (en) 2010-01-14
EP2146371A1 (en) 2010-01-20
US8253141B2 (en) 2012-08-28
CN101630693A (zh) 2010-01-20
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