KR100611224B1 - 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 - Google Patents
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Abstract
본 발명은 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 결정화 유도 패턴을 구비하는 층간 절연막과; 상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 결정화 유도 패턴은 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
박막 트랜지스터, MILC, 결정화 유도 패턴
Description
도 1은 박막 트랜지스터 평면 구조로써, 활성층과 게이트 전극에 한정하여 도시한 도면.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 제 2 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터를 설명하기 위한 단면도.
도 5a 내지 도 5e는 본 발명의 바람직한 실시예에 따른 결정화 유도 패턴이 형성된 박막 트랜지스터의 평면 구조를 활성층 및 게이트 전극에 한정하여 도시한 도면.
(도면의 주요 부위에 대한 부호의 설명)
300, 400; 절연 기판 310, 410; 버퍼층
320, 420; 활성층 330, 430; 게이트 절연막
340, 440; 게이트 전극 350, 450; 층간 절연막
351, 355, 451, 455; 콘택 홀 357, 457; 결정화 유도 패턴
360, 460; 결정화 유도 금속막 371, 471; 소오스 전극
375, 475; 드레인 전극 477; 보호 금속막
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 금속 유도 측면 결정화 방법(MILC, Metal Induced Lateral Crystallization)을 이용한 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터의 활성층으로 사용되는 다결정 실리콘막을 형성하는 방법은 절연 기판 상에 비정질 실리콘막을 증착한 다음, 소정의 온도에서 결정화하여 다결정 실리콘막을 형성하는 방법을 이용하였다.
상기 비정질 실리콘막을 결정화하는 방법으로는 열처리에 의한 SPC(Solid Phase Crystallization), 레이저 결정화에 의한 ELA(Eximer Laser Anealing), MILC 등이 있다.
그러나, SPC 방법은 높은 결정화 온도 및 장시간의 공정 시간이 소요되는 문제점이 있으며, ELA 방법은 고가의 장비 투자 및 레이저의 불안정성에 기인하는 시간적, 공간적 불균일성과 레이저에 따른 줄무늬 결함이 발생하는 문제점이 있다.
이에 비하여 MILC 방법은 통상의 열처리 설비를 이용하여 상대적으로 낮은 공정 온도 및 공정 시간이 짧은 장점이 있다.
이하 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1은 박막 트랜지스터의 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 1에 도시된 박막 트랜지스터는 소오스/드레인 영역(S, D)을 구비하며, MILC방법에 의하여 결정화된 활성층(110)과, 게이트 전극(120)과, 상기 활성층(110)의 소오스/드레인 영역(S, D)의 일부분을 노출시키는 콘택 홀(130)을 구비한다.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정단면도로서, 도 1의 I-I` 라인의 단면도이다.
도 2a를 참조하면, 버퍼층(210)을 구비하는 절연 기판(200) 상에 비정질 실리콘을 증착하고, 패터닝하여 버퍼층 상에 비정질 실리콘으로 이루어진 활성층(220)을 형성한다.
상기 활성층(220)을 형성한 후, 상기 절연 기판(200) 상에 게이트 절연막(230)과 게이트 전극 물질을 순차 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(240)을 형성한다.
상기 게이트 전극(240)을 형성한 후, 상기 게이트 전극(240)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(220)에 소오스/드레인 영역(221, 225)을 형성한다. 이때, 상기 소오스/드레인 영역(221, 225) 사이의 영역은 채널 영역(223)으로 작용한다.
도 2b를 참조하면, 상기 게이트 전극(240)을 구비하는 절연 기판(200) 상에 층간 절연막(250)을 증착하고, 상기 소오스/드레인 영역(221, 225)의 일부분을 노 출시키는 콘택 홀(251, 255)을 형성한다.
그런 다음, 상기 절연 기판(200) 상에 스퍼터링 등의 방법으로 Ni 등의 결정화 유도 금속막(260)을 증착한다.
도 2c를 참조하면, 로(furnace)에서 열처리하여 상기 활성층(220)의 비정질 실리콘막을 다결정 실리콘막으로 결정화한다.
이때, 상기 콘택 홀(251, 255) 내의 결정화 유도 금속막(260)의 하부 영역(221a, 225a)의 비정질 실리콘은 MIC 방법에 의해 결정화되고, 그 이외의 영역(221b, 225b)의 비정질 실리콘은 MILC 방법에 의해 결정화된다.
도 2d를 참조하면, 상기 결정화 유도 금속막(260)을 제거하고, 소오스/드레인 전극(271, 275)을 형성하여 박막 트랜지스터를 형성한다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 소오스/드레인 영역(221, 225)의 일부분을 노출시키는 콘택 홀(251, 255)을 형성하는 공정에서 일반적인 에천트(etchant)로 사용되는 HF에 의한 불균일 식각에 의하여 각 콘택 홀의 크기가 불균일해 진다. 또한, 상기 콘택 홀의 크기는 전체 활성층의 폭에 비하여 매우 작은 부분을 차지한다.
상기한 콘택 홀 크기의 불균일 및 콘택 홀의 작은 크기는 MILC 결정화 공정시에 결정화 속도의 불균일 및 결정 성장 속도 저하 등의 문제를 야기한다. 따라서, 박막 트랜지스터의 특성이 불균일한 문제를 야기한다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 MILC 결정화를 위한 결정화 유도 패턴을 별도로 형성한 박막 트랜지스터 및 그의 제조 방법을 제공하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과; 상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 결정화 유도 패턴은 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과; 상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극과; 상기 결정화 유도 패턴 내의 보호 금속막을 포함하며, 상기 결정화 유도 패턴 및 상기 보호 금속막은 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연 기판 상에 비정질 실리콘으로 이루어지는 활성층을 형성하는 단계와; 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 활성층 에 소정의 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막을 형성하는 단계와; 상기 절연 기판 전면에 결정화 유도 금속막을 증착하는 단계와; MILC 방법을 이용하여 상기 비정질 실리콘의 활성층을 다결정 실리콘의 활성층으로 결정화하는 단계와; 상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 단계를 포함하며, 상기 결정화 유도 패턴은 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하는 않는 박막 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
본 발명의 실시예에 있어서, 상기 결정화 유도 패턴은 상기 콘택 홀과 채널 영역 사이에 위치하는 것이 바람직하다.
또한, 상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 하나의 콘택 홀에 의하여 활성층이 노출되는 부분의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것이 바람직하다.
상기 결정화 유도 금속막은 50Å 이상의 두께를 갖는 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 금속막은 200Å 이상의 두께를 갖는 것이 바람직하다.
또한, 상기 결정화 유도 금속막은 Ni로 이루어지는 것이 바람직하다.
또한, 상기 보호 금속막은 상기 활성층 중 상기 결정화 유도 패턴에 의하여 노출되는 영역을 보호하기 위한 것이며, 상기 보호 금속막은 상기 소오소/드레인 전극과 동일한 물질로 이루어지는 것이 바람직하다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.
(실시예 1)
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제 1 실시예에 따른 박막 트랜지스터는 소오스/드레인 영역(321, 325) 및 채널 영역(323)을 구비하는 활성층(320)과, 게이트 절연막(330) 상에 형성된 게이트 전극(340)과, 상기 소오스/드레인 영역(321, 325) 각각의 일부분을 노출시키는 콘택 홀(351, 355) 및 적어도 하나의 결정화 유도 패턴(357)을 구비하는 층간 절연막(350)과, 상기 콘택 홀(351, 355)을 통하여 소오스/드레인 영역(321, 325)과 전기적으로 연결되는 소오스/드레인 전극(371, 375)을 구비하는 구조로 이루어진다. 이때, 상기 결정화 유도 패턴(357)은 상기 소오스/드레인 영역(321, 325)과 상기 소오스/드레인 전극(371, 375)이 전기적으로 연결되는 데에 기여하지 않는다.
도 3a를 참조하면, 절연 기판(300) 상에 상기 절연 기판(300)으로부터 금속 이온 등의 불순물이 확산되어 다결정 실리콘의 활성층에 침투되는 것을 방지하기 위한 버퍼층(310, buffer layer; diffusion barrier)을 형성한다.
그런 다음, 상기 버퍼층(310) 상에 비정질 실리콘을 증착하고, 패터닝하여 비정질 실리콘으로 이루어지는 활성층(320)을 형성한다.
도 3b를 참조하면, 상기 활성층(320)을 구비하는 절연 기판 전면에 게이트 절연막(330)과 게이트 전극 물질을 순차적으로 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(340)을 형성한다.
상기 게이트 전극(340)을 형성한 후, 상기 게이트 전극(340)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(320)에 소오스/드레인 영역(321, 325)을 형성한다. 이때, 상기 소오스/드레인 영역 사이의 영역은 채널 영역(323)으로 작용한다.
도 3c를 참조하면, 상기 게이트 전극(340)을 구비하는 절연 기판(300) 상에 층간 절연막(350)을 증착하고 패터닝하여, 상기 소오스/드레인 영역(321, 325)의 일부분을 노출시키는 콘택 홀(351, 355)을 형성한다.
이때, 상기 소오스/드레인 영역(321, 325)의 일부분을 노출시키는 콘택 홀(351, 355)을 형성함과 동시에 MILC 결정화 유도 금속을 증착하기 위한 패턴(657, 이하 "결정화 유도 패턴"이라 함)을 형성한다.
상기 결정화 유도 패턴(357)은 상기 콘택 홀(351, 355)과 채널 영역(323)의 사이에 위치하는 것이 바람직하다.
즉, 상기 결정화 유도 패턴(357)에서 MILC 결정이 성장하여 채널 영역(323)까지 성장하는 거리는, 상기 결정화 유도 패턴(357)이 없는 경우에 상기 콘택 홀(351, 355)에서 MILC 결정이 성장하여 채널 영역(323)까지 성장하는 거리보다 짧은 것이 바람직하다.
또한, 상기 결정화 유도 패턴(357)에 의하여 활성층(320)이 노출되는 부분의 폭은 상기 하나의 콘택 홀에 의하여 활성층(320)이 노출되는 부분의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 채널 영역(323)의 폭과 동일한 것이 바람직하다. 이는 상기 결정화 유도 패턴(357)에 의하여 활성층(320)이 노출되는 부분의 폭이 크기가 클수록 MILC 결정화의 균일성이 증가하기 때문이다.
도 3d를 참조하면, 상기 콘택 홀(351, 355) 및 결정화 유도 패턴(357)을 형성한 후, 상기 절연 기판(300) 상에 Ni 등의 결정화 유도 금속막(360)을 증착한다.
이때, 상기 결정화 유도 금속막(360)은 상기 비정질 실리콘으로 이루어지는 활성층(320)과 반응하여 실리사이드를 형성하게 되며, 상기 층간 절연막(350) 상에 형성된 결정화 유도 금속은 층간 절연막(350)과 반응하지 않는다.
또한, 상기 결정화 유도 금속막(360)은 상기 결정화 유도 패턴(357)에 균일한 도포를 위하여 50Å이상으로 증착하는 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 금속막(360)은 200Å이상으로 증착하는 것이 바람직하다. 이는 종래의 결정화 유도 금속막(360)을 원자층 단위로 형성하는 경우에, 상기 결정화 유도 금속막의 불균일한 도포로 인하여 MILC 결정화의 불균일이 발생하기 때문이다.
상기 결정화 유도 금속막(360)을 증착한 후, 로(furnace)에서 열처리하여 상기 활성층(320)의 비정질 실리콘을 다결정 실리콘으로 결정화한다.
이때, 상기 콘택 홀(351, 355) 및 결정화 유도 패턴(357)에 의하여 노출된 활성층 상에 증착된 상기 결정화 유도 금속막(360)의 하부 활성층 영역(321a, 325a)은 MIC 방법에 의하여 결정화되고, 그 이외의 활성층 영역(321b, 325b)은 MILC 방법에 의해 결정화된다.
도 3e를 참조하면, 잔류 결정화 유도 금속막(360)을 제거하고, 상기 절연 기판(300) 상에 소정의 도전물질을 증착하고 패터닝하여 소오스/드레인 전극(381, 385)을 형성하여 평판 표시 장치용 박막 트랜지스터를 형성한다.
이때, 상기 결정화 유도 패턴(357) 내에 증착되는 도전물질은 패터닝 시에 식각되어 제거된다.
즉, 상기 소오스/드레인 전극(381, 385)은 콘택 홀(351, 355)을 통하여 상기 활성층의 소오스/드레인 영역(321, 325)과 전기적으로 연결되며, 상기 결정화 유도 패턴(357)을 통하여는 전기적으로 연결되지 않는다.
이후에는, 도면상에는 도시하지 않았으나, 일반적인 평판 표시 장치의 제조 방법을 수행하여 평판 표시 장치를 형성할 수 있다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 결정화 유도 패턴(357)을 통하여 MILC 결정화 속도의 불균일 및 성장 속도 저하 등의 문제를 해결할 수 있다. 따라서, 활성층(320)의 채널 영역(323)을 효과적으로 결정화시키며, 또한 채널 영역(323)의 결정화의 균일성을 향상시킬 수 있다.
(실시예 2)
도 4는 본 발명의 제 2 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터를 설명하기 위한 단면도이다.
본 발명의 제 2 실시예에 따른 박막 트랜지스터는 제 1 실시예에 따른 박막 트랜지스터와 구조적으로 유사하다. 다만, 결정화 유도 패턴(457) 내에 소오스/드레인 전극(471, 475) 물질이 잔류하는 구조만이 다르다.
즉, 제 1 실시예와 마찬가지로, 소오스/드레인 영역(421, 425) 및 채널 영역(423)을 구비하는 활성층(420), 게이트 전극(440), 콘택 홀(451, 455) 및 결정화 유도 패턴(457)을 구비하는 층간 절연막(450)을 형성한 후, 상기 활성층(420)을 MILC 방법에 의하여 다결정 실리콘으로 결정화한 후, 소정의 도전 물질을 증착하고 패터닝하여 소오스/드레인 전극(471, 475)을 형성한다. 이때, 상기 결정화 유도 패턴(457) 내의 도전 물질을 일괄 식각하여 제거하지 않고, 일부분을 잔류시켜, 보호 금속막(477)을 형성한다.
상기 보호 금속막(477)을 형성하는 이유는, 제 1 실시예에 따른 박막 트랜지스터에 있어서, 소오스/드레인 전극(471, 475)의 형성을 위한 식각 시에 결정화 유도 패턴 내의 도전 물질을 일괄 식각하는 경우에, 상기 활성층 중 상기 결정화 유도 패턴(457)에 의하여 노출된 영역이 식각에 의한 손상을 입을 수 있기 때문이다. 즉, 일괄 식각에 따른 활성층의 손상을 방지하기 위하여 소정의 도전 물질을 잔류시켜 상기 보호 금속막(477)을 형성하는 것이다.
또한, 상기 보호 금속막(477)은 상기 결정화 유도 패턴(457)과 마찬가지로, 상기 소오스/드레인 영역(421, 425)과 상기 소오스/드레인 전극(471, 475)이 전기적으로 연결되는 데에 기여하지 않는 것이 바람직하다.
이후에는, 도면상에는 도시하지 않았으나, 일반적인 평판 표시 장치의 제조 방법을 수행하여 평판 표시 장치를 형성할 수 있다.
한편, 도 5a 내지 도 5e는 본 발명의 실시예에 따른 결정화 유도 패턴이 형성된 박막 트랜지스터의 평면 구조를 활성층 및 게이트 전극에 한정하여 도시한 것이다.
도 5a 내지 도 5e를 참조하면, 결정화 유도 패턴(520)은 활성층(500)의 소오스/드레인 영역(S/D)일부분을 노출시키는 콘택 홀(510)과 게이트 전극(530)의 하부에 형성되는 채널 영역(C) 사이에 위치하여 다양한 형상으로 형성된다.
즉, 상기 결정화 유도 패턴(520)에서 MILC 결정이 성장하여 채널 영역(C)까지 성장하는 거리는, 상기 결정화 유도 패턴(520)이 없는 경우에 상기 콘택 홀(510)에서 MILC 결정이 성장하여 채널 영역(C)까지 성장하는 거리보다 짧은 것이 바람직하다.
상기 결정화 유도 패턴(520)에 의하여 활성층(500)이 노출되는 부분의 폭은 상기 하나의 콘택 홀(510)에 의하여 활성층(400)이 노출되는 부분의 폭보다 큰 것이 바람직하다. 더욱 바람직하게는 상기 결정화 유도 패턴(520)에 의하여 노출되는 부분의 폭이 상기 채널 영역(C)의 폭과 동일한 것이 바람직하다.
또한, 상기 결정화 유도 패턴(520)은 소오스/드레인 영역(S/D) 각각에 적어도 하나 이상 형성되는 것이 바람직하다.
상기한 바와 같이 본 발명에 따르면, 결정화 유도 금속막이 증착되는 결정화 유도 패턴을 별도로 형성하여 MILC 결정화 공정을 수행함으로써, MILC 결정화 속도의 불균일 및 성장 속도 저하 등의 문제를 해결할 수 있다.
따라서, 균일한 특성을 지닌 박막 트랜지스터 및 그의 제조 방법을 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (19)
- 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과;게이트 절연막 상에 형성된 게이트 전극과;상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과;상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며,상기 결정화 유도 패턴은 상기 콘택 홀과 채널 영역 사이에 위치하고, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제 1항에 있어서,상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 하나의 콘택 홀에 의하여 활성층이 노출되는 부분의 폭보다 큰 것을 특징으로 하는 박막 트 랜지스터.
- 제 3항에 있어서,상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
- 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과;게이트 절연막 상에 형성된 게이트 전극과;상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과;상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극과;상기 결정화 유도 패턴 내의 보호 금속막을 포함하며,상기 결정화 유도 패턴 및 상기 보호 금속막은 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 것을 특징으로 하는 박막 트랜지스터.
- 제 5항에 있어서,상기 결정화 유도 패턴은 상기 콘택 홀과 채널 영역 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터.
- 제 5항에 있어서,상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 하나의 콘택 홀에 의하여 활성층이 노출되는 부분의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
- 제 7항에 있어서,상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
- 제 7항에 있어서,상기 보호 금속막은 상기 활성층 중 상기 결정화 유도 패턴에 의하여 노출되는 영역을 보호하는 것을 특징으로 하는 박막 트랜지스터.
- 제 7항에 있어서,상기 보호 금속막은 상기 소오스/드레인 전극과 동일한 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 절연 기판 상에 비정질 실리콘으로 이루어지는 활성층을 형성하는 단계와;게이트 절연막 상에 게이트 전극을 형성하는 단계와;상기 활성층에 소정의 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와;상기 소오스/드레인 영역 각각의 일부분을 노출시키는 콘택 홀 및 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막을 형성하는 단계와;상기 절연 기판 전면에 결정화 유도 금속막을 증착하는 단계와;MILC 방법을 이용하여 상기 비정질 실리콘의 활성층을 다결정 실리콘의 활성층으로 결정화하는 단계와;상기 콘택 홀을 통하여 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 단계를 포함하며,상기 결정화 유도 패턴은 상기 소오스/드레인 영역과 상기 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하는 않는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11항에 있어서,상기 결정화 유도 금속막은 50Å 이상의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 12항에 있어서,상기 결정화 유도 금속막은 200Å 이상의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11항에 있어서,상기 결정화 유도 금속막은 Ni로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11항에 있어서,상기 결정화 유도 패턴은 상기 콘택 홀과 채널 영역 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11항에 있어서,상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 하나의 콘택 홀에 의하여 활성층이 노출되는 부분의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16항에 있어서,상기 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11항에 있어서,상기 결정화 유도 패턴 내에 보호 금속막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 18항에 있어서,상기 보호 금속막은 상기 소오스/드레인 전극과 동일한 물질로 이루어지며,상기 소오스/드레인 전극 형성 시에 상기 활성층 중 상기 결정화 유도 패턴에 의하여 노출되는 영역을 보호하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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