KR100745031B1 - 탑 게이트 박막 트랜지스터와 그 제조 방법 - Google Patents
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Abstract
탑 게이트 박막 트랜지스터를 제조하는 방법은 절연 기판(2) 상에 도핑된 실리콘 소스 및 드레인 영역(6a,8a)을 형성시키는 단계와, 상기 소스 및 드레인 영역(6a,8a)이 형성되는 상기 기판(2)면에 도핑된 표면 층을 형성시키는 플라즈마 처리를 하는 단계를 포함한다. 비결정 실리콘 층(12)은 적어도 소스 및 드레인 영역(6a,8a) 사이의 간격 위의 도핑된 표면층 상에 형성되고, 절연된 게이트 구조물(14,16)은 비결정 실리콘 층(12) 상에서 형성된다. 게이트 전도체에 의해 차폐되지 않는 비결정 실리콘 층 구역에 대한 레이저 어닐링은 확산된 불순물을 갖는 폴리실리콘부(12a,12b)를 형성하기 위해 실행된다. 본 발명의 방법에서, 도핑된 실리콘 소스 및 드레인 영역은 레이저 어닐링 프로세스를 이용하여 결정화되는 실리콘 층과 겹치게 된다. 그 후에, 레이저 어닐링 프로세스를 통해 비결정 실리콘 층의 두께 전체가 결정화할 수 있음이 발견되었다. 이 사실은 트랜지스터의 주요 몸체를 한정하는 도핑된 소스 및 드레인 영역과 실리콘 층의 유사한 열적 특성으로부터 기인된다.
Description
본 발명은 탑 게이트 비결정(amorphous) 실리콘 박막 트랜지스터와 그것을 제조하는 방법에 관한 것이다. 더 상세하게는, 본 발명은 레이저 어닐링 프로세스(annealing process)를 이용하여 셀프 얼라인 게이트(self-aligned gate)를 제조하는 방법에 관한 것이다. 이 박막 트랜지스터는 예를 들어, 능동-매트릭스 액정 디스플레이인 플랫 패널 디스플레이 디바이스(flat panel display device)나 그 밖의 넓은 영역의 전자 디바이스에서 사용하는데 적절하다.
탑 게이트 박막 트랜지스터에 셀프 얼라인 게이트 구조물을 한정하기 위한 다양한 방법들이 제공되었다. 몇 개의 이러한 방법에서, 게이트 전도체의 폭은 하부에 있는 소스와 드레인 전극 사이의 간격보다 더 좁게 된다. 이는 트랜지스터의 실리콘 몸체에 절연된 게이트 구조물을 위치시키는데 얼마간의 여유를 제공한다. (게이트 바로 밑의)채널 영역과 소스 및 드레인 전극 사이의 그 구역에서 트랜지스터의 실리콘 몸체를 처리하기 위한 다양한 프로세스가 제안되었다. 이것은 트랜지스터의 채널 구역 이외의 구역에서 실리콘 층의 저항을 줄이기 위해 요구된다.
이 프로세스에서 게이트 전극을 사용함으로써 셀프 얼라인 구조물이 만들어진다. 이 저항을 줄이기 위해 제안된 한가지 방법은 채널 구역을 보호하기 위하여 절연된 게이트 구조물을 마스크로 사용해서, 트랜지스터의 채널 구역의 양측에서 실리콘 층을 도핑하고 레이저 어닐링하는 것이다. EP 0691688은 소스 및 드레인 전극에 대한 접촉 저항(contact resistance)을 줄이기 위하여 실리콘 층을 레이저 어닐링 및 도핑해서 탑 게이트 박막 트랜지스터를 제조하는 방법을 개시하고 있다.
EP 0691688에 개시된 방법은 도 1을 참조하여 설명될 것이다.
트랜지스터는 유리 기판(2) 상에 형성된다. 기판(2)의 표면보다 더 균일한 표면을 제공하기 위해 유리 기판 위에 절연막(4)을 놓는다. 금속 소스 및 드레인 전극(6,8)은 절연막(4) 위에 형성된다. 이 전극들은 예를 들어, ITO(indium tin oxide)(인듐 틴 산화물), 몰리브데늄(Molybdenum), 또는 몰리브데늄 합금으로 제조될 수 있다. 아래에서 설명되듯이, 소스 및 드레인 전극(6,8)은 간격을 두고 떨어져 있고, 트랜지스터의 실리콘 몸체가 이 간격을 채우고 있다.
기판의 전체면은 그 표면으로 불순물 원자(dopant atom)(10)가 확산되도록 플라즈마로 처리한다. 이 불순물 원자는 트랜지스터의 채널 구역 이외의 구역에서 트랜지스터의 실리콘 몸체의 저항을 감소시키기 위해 사용되며, 소스 및 드레인 전극(6,8)과 실리콘 몸체(12)사이의 양호한, 낮은 저항 접촉도 또한 제공한다.
도 1에 도시된 바와 같이, 비결정 실리콘 반도체 층(12)은 소스 및 드레인 전극(6,8) 사이의 간격을 커버하며, 부분적으로는 이들 전극 위에도 놓인다. 이어서, 도 1에 도시된 바와 같이 게이트 절연막(14)과 게이트 전도체 층(16)이 제공되며, 게이트 전도체 층(16)은 게이트 전극을 한정하도록 패턴화된다.
그 후, 레이저 방사(18)로 인해 불순물 원자(10)가 반도체 층(12)으로 확산된다. 게이트 전극(16)은 이 확산 프로세스가 트랜지스터의 채널 구역에서 억제되도록 하기 위한 차폐물로서 작용한다. 레이저 처리는 또한 비결정 실리콘(12)이 용융되게 하는데, 이어서 일어나는 냉각 프로세스 중에 실리콘이 결정화되어 도핑된 폴리실리콘 소스 및 드레인 영역(12a,12b)을 형성하고, 그에 의해 소스 및 드레인 전극(6,8)과 트랜지스터의 채널 구역(12c) 사이의 저항이 감소된다. 게이트(16)에 의해 또한 커버되지 않은 고저항이고 도핑되지 않은 반도체 물질이 없는 것이 바람직한데, 그 이유는 이것이 트랜지스터의 ON-저항을 증가시키기 때문이다. 그러므로 EP 0691688에 설명된 바와 같이 레이저 어닐링과 도핑은 ON-저항을 감소시키며, 이로써 트랜지스터의 응답 특성이 개선된다. 더욱이, 게이트(16)에 의해 레이저 방사가 차단됨으로 인해, 게이트(16)의 각 에지에 대한 소스 및 드레인 영역(12a,12b)의 에지의 거의 완벽한 정렬로부터 알 수 있듯이, 소스와 드레인 전극(6,8) 사이의 간격보다 더 작은 폭을 갖는 게이트 전도체(16)의 사용은 트랜지스터 구조물 내에서 기생 커패시턴스(parasitic capacitance)를 줄이는 것을 돕는다.
위에서 설명된 방법이 갖는 문제점은 폴리실리콘 소스 및 드레인 영역(12a,12b)을 형성할 반도체 층(12)의 레이저 어닐링이 반도체 층(12)의 두께 전체에 대해 결정화를 일으키는데 실패할 수도 있다는 것이다. 특히, 각 소스 및 드레인 영역(12a,12b)의 일부가 소스나 드레인 전극(6,8) 위에 놓이는 반면, 그 외 다른 영역은 절연막(4) 위에 놓인다. 하부에 있는 층의 열적 특성이 다르면 실리콘의 용융 및 재결정 프로세스에 영향을 미친게 된다. 용융된 경계면이 절연막(4)으로 진행하는 것과 비교했을 때 큰 열량(thermal mass)을 갖는 금속 소스 및 드레인 전극(6,8)은 그 영역에서 용융된 경계면이 진행하는 속도를 늦춘다는 사실이 발견되었다. 레이저 방사에 드는 시간처럼 짧은 시간 동안 전극(6,8)의 금속으로 흐르는 열 에너지는 대개 열 용량(thermal capacity)에 따라 달라진다. 열 용량은 비열과 밀도의 곱에 비례하고, Si에 대한 열 용량보다 Mo에 대한 열 용량이 2 내지 3 더 크다.
결과적으로, 레이저 어닐링 프로세스 후, 실리콘의 비결정 층이 소스 및 드레인 전극(6,8)의 표면상에 여전히 남아있을 수 있는데, 이는 채널(12c)에 대해 저항을 증가시키고 그로 인해 레이저 결정화 프로세스의 목적을 달성하지 못하게 한다. 이 문제점에 대한 한가지 해결책은 냉각이 발생하기 전에 반도체 층(12)의 두께 전체가 확실히 녹도록 레이저 어닐링 프로세스를 연장하는 것이다. 그러나, 이는 용융된 경계면이 가장 빠르게 진행하는 실리콘 층 구역에 대해 하부에 있는 층에 손상을 입힐 수 있다.
비결정 실리콘이 레이저 어닐링 프로세스 중에 소스 및 드레인 전극(6,8)에서 벗겨질 수 있다는 사실도 발견되었다. 이는 특히, ITO 소스 및 드레인 전극일 때 잘 발견된다.
본 발명에 따라, 탑 게이트 박막 트랜지스터를 제조하는 방법이 제공되는데, 이는
절연 기판상에 도핑된 실리콘 소스 및 드레인 영역을 형성시키는 단계와;
확산된 불순물 원자를 갖는 도핑된 표면 층을 형성시키기 위해 소스 및 드레인 영역이 형성되는 기판면에 플라즈마 처리를 하는 단계와;
적어도 소스와 드레인 영역 사이의 간격에 대해 도핑된 표면 층상에 비결정 실리콘 층을 형성시키는 단계와;
소스와 드레인 영역 사이의 간격보다 좁게 패턴화되는 상부 게이트 전도체와 게이트 절연체를 포함하는 비결정 실리콘 층에 절연된 게이트 구조물을 형성시키는 단계와;
확산된 불순물을 갖는 폴리실리콘부를 형성하기 위하여 게이트 전도체에 의해 차폐되지 않는 비결정 실리콘 층 구역을 레이저 어닐링하는 단계를 포함한다.
본 발명의 방법에서, 도핑된 실리콘 소스 및 드레인 영역은 레이저 어닐링 프로세스를 이용하여 결정화되도록 실리콘 층 아래에 놓인다. 이때 레이저 어닐링 프로세스가 비결정 실리콘 층의 전체 두께에 결정화를 초래할 수 있다는 것이 발견되었다. 이는 트랜지스터의 주요 몸체를 한정하는 도핑된 소스 및 드레인 영역 그리고 실리콘 층의 유사한 열적 특성으로부터 기인된다.
본 방법은 바람직하게는 소스 및 드레인 영역에 의해 접촉부가 만들어지는 소스 및 드레인 전극을 형성시키는 단계를 추가적으로 포함한다. 그리하여, 소스 및 드레인 영역은 바람직하게는 금속인 종래의 소스와 드레인 전극 사이에 매개 층(intermediate layer)을 제공하고 레이저 어닐링 프로세스에 의해 형성되는 다결정 층(polycrystalline layer)을 제공한다. 바람직하게, 소스 및 드레인 영역이 형성되기 전에 소스 및 드레인 전극이 절연 기판상에 형성되는데, 이 소스 및 드레인 영역은 적어도 부분적으로 소스 및 드레인 전극의 위에 놓인다.
본 발명은
절연 기판 상의 제 1 실리콘 층으로부터 한정되는 도핑된 실리콘 소스 및 드레인 영역과;
상기 제 1 실리콘 층 위에 놓이고 소스와 드레인 영역 사이로 확장되는 제 2 실리콘 층으로서, 상기 소스 및 드레인 영역과 접촉하는 상기 제 2 실리콘 층의 소스 및 드레인부는 도핑된 폴리실리콘을 포함하며 상기 소스와 드레인부 사이의 상기 제 2 실리콘 층의 채널부는 실질적으로 도핑되지 않은 비결정 실리콘을 포함하며 상기 소스와 드레인 영역 사이의 간격보다 좁은, 제 2 실리콘 층과;
상기 제 2 실리콘 층의 상기 채널부 상의 절연된 게이트 구조물을 포함하는, 탑 게이트 박막 트랜지스터도 또한 제공한다.
소스 및 드레인 영역은 도핑된 폴리실리콘을 포함할 수도 있다.
본 발명은 이제 첨부 도면을 참조하여 그리고 첨부 도면에 도시된 바와 같이 예로써 설명될 것이다.
도 1은 공지된 박막 트랜지스터의 구성도로서, 셀프 얼라인 게이트 구조물을 제공하는 폴리실리콘 영역을 한정하기 위한 제조 프로세스 중에 레이저 어닐링이 사용되는 것을 도시하는 도면.
도 2는 본 발명의 박막 트랜지스터를 도시하는 도면.
도 3a 내지 도 3c는 도 2의 박막 트랜지스터를 제조하는 여러 단계를 도시하는 도면.
도면은 개략적으로 도시되고 일정한 축척으로 도시되지 않는다. 도면의 명확함과 편의를 위해 도면의 일정 부분의 상대적인 치수와 비율은 크기에서 과장되거나 축소되었다.
도 2에 도시되는 박막 트랜지스터는 선택적인 절연막(4)이 위에 제공된 절연 기판(2)을 포함한다. 소스 및 드레인 전극(6,8)은 절연막(4) 상에 한정되고, 도핑된 실리콘 소스 및 드레인 영역(6a,8a)은 적어도 부분적으로 소스 및 드레인 전극(6,8) 상에 제공된다. 이 소스 및 드레인 영역(6a,8a)과 절연막(4)의 표면은 확산된 불순한 원자(10)를 내부에 갖는 도핑된 표면 층을 형성하기 위해 플라즈마로 처리된다. 비결정 실리콘 층(12)은 적어도 소스와 드레인 영역(6a,8a) 사이의 간격 위의 도핑된 표면 층상에 형성되고 적어도 부분적으로 이 영역의 위에 놓인다. 소스 및 드레인 영역(6a,8a)은 제 1 실리콘 층에서 형성되고, 트랜지스터의 채널부(12c)를 한정하는 실리콘 층(12)은 제 2 실리콘 층에서 형성된다. 채널부(12c)는 소스와 드레인 영역(6a,8a) 사이의 간격보다 더 좁고 실질적으로 도핑되지 않은 비결정 실리콘을 포함한다. 절연된 게이트 구조물(14,16)은 채널부(12c) 상에 한정된다.
채널부(12c)의 양측에서, 제 2 실리콘 층은 불순한 원자(10)에 의한 도핑과 폴리실리콘 영역을 형성하기 위한 결정화를 일으키는 레이저 방사를 사용하여 처리된 소스 및 드레인부(12a,12b)를 한정한다.
소스 및 드레인 영역(6a,8a)은 트랜지스터의 몸체를 한정하는 반도체 층(12)의 소스 및 드레인부(12a,12b)와 소스 및 드레인 전극(6,8) 사이의 매개 층으로 작용한다. 소스 및 드레인 영역(6a,8a)은 화살표(18)에 의해 나타난 레이저 어닐링 프로세스 중에 소스 및 드레인부(12a,12b)의 결정화를 개선시킨다.
특히, 소스 및 드레인 영역(6a,8a)은 실리콘 층(12)과 유사한 열적 특성을 가지므로, 실리콘 층(12)을 통해 진행하는 용융된 경계면이 레이저 어닐링 중에 소스 및 드레인부(12a,12b)의 전체 구역을 통해 균일하게 진행한다. 결과적으로, 레이저 어닐링이 끝날 때에는 층(12)의 두께 전체가 녹아, 다결정(polycrystalline) 영역이 소스 및 드레인 영역(6a,8a)과 소스 및 드레인부(12a,12b) 사이의 경계면 바로 거기까지 형성될 수 있다.
도 2에 도시된 바와 같이 박막 트랜지스터를 제조하는 방법은 도 3을 참조하면서 더욱 자세히 설명될 것이다.
도 3a에 도시된 바와 같이, SiO2 또는 SiNx 같은 절연막(4)이 유리 기판(2)의 일측 위에 형성된다. 소스 및 드레인 전극(6,8)은 ITO(인듐 틴 산화물), Mo(몰리브데늄) 또는 Mo 합금과 같은 금속 층의 습식 에칭(wet etching)에 의해 형성될 수 있는 소스 및 드레인 전극 패턴을 한정한다.
본 발명의 방법에 따라, 적어도 부분적으로 소스 및 드레인 전극(6,8)의 위에 놓이는 도핑된 실리콘 소스 및 드레인 영역(6a,8a)이 형성된다. 이 영역은 도핑된 비결정 실리콘이나 폴리실리콘을 포함할 수 있으며, 트랜지스터의 몸체를 한정하는 실리콘 층과 소스 및 드레인 전극(6,8) 사이의 매개물로서 작용할 수 있다. 소스 및 드레인 영역(6a,8a)은 종래의 프로세스에 의해 도핑된 패턴화된 비결정 실리콘 층으로 한정될 수 있다. 예를 들어, 상기 층은 도핑된 층을 만드는 가스체의 플라즈마 CVD 프로세스에 의해 제조될 수 있다. 이 가스체는 n-형 인(Phosphorus)(P) 도핑을 제조하기 위하여 실란 가스(silane gas)(SiH4)와 포스핀 가스(phosphine gas)(PH3)를 포함할 수 있다. 대안적으로, 도핑되지 않은 층은 증착되고 이 후에 도핑될 수 있다. 이 층은 폴리실리콘을 형성하기 위해 예를 들어, 도 3a에 도시된 구조물에 적용되는 레이저나 가열 프로세스(furnace process)에 의해 도록 처리될 수도 있다. 비결정 실리콘이 폴리실리콘으로 전환됨으로 인해 그 영역의 저항이 줄게 된다.
도 3b에 도시된 바와 같이 도 3a 구조물의 표면은 도핑된 표면 층을 형성하기 위하여 P원자(10)가 표면으로 확산되도록, 예를 들어, PH3 플라즈마 같은 플라즈마 처리(22)를 받게 된다.
그 후에, 제 2 실리콘 층이 제 1 실리콘 층 위에 증착되는데, 이 제 1 층은 소스 및 드레인부(6a,8a)를 한정한다. 제 2 실리콘 층(12)은 소스 및 드레인 영역(6a,8a)에 접촉하는 소스 및 드레인부(12a,12b)와 중앙 채널부(12c)를 포함한다. 채널부(12c)는 채널부(12c)의 정렬이 트랜지스터의 작동에 결정적이지 않도록 소스와 드레인 영역(6a,8a) 사이의 간격보다 더 좁다. 다음에서 인식될 수 있듯이, 채널부(12c)의 정확한 위치 결정은 셀프 얼라인 구조물이 되게 하는 게이트 전도체(16)의 위치 결정에 의해 지시된다.
절연된 게이트 구조물은 제 2 실리콘 층(12)위에 한정되고 게이트 절연체, 예를 들어, 질화 실리콘(silicon nitride)(14)과 게이트 전도체 층(16)을 포함한다. 게이트 전도체(16)는 게이트 전극을 한정짓도록 패턴화되며, 알루미늄 층을 포함할 수 있다. 하부에 있는 게이트 절연 층(14)은 게이트 전도체(16)에 대응되도록 패턴화되거나 패턴화 되지 않을 수 있다.
탑 게이트 트랜지스터 구조물의 한가지 장점은 고 전도성 알루미늄 게이트 전극 패턴이 한정될 수 있게 한다는 것이다.
도 3c에 도시된 최종 구성은 레이저 어닐링 프로세스를 거치게 되는데, 게이트 전극(16)은 마스크로서 작용하게 되어, 채널부(12c)는 영향을 받지 않는 반면, 실리콘 층(12)의 소스 및 드레인부(12a,12b)만이 레이저 어닐링 프로세스를 거치게 된다.
레이저 어닐링 프로세스는 실리콘 층(12)이 용융되도록 하며, 용융 경계면은 어닐링 프로세스가 계속될 때 이 층(12)을 통하여 진행하는 것으로 한정된다. 이 경계면은 고체와 용융된 물질 사이의 경계에 있게 된다. 더욱이, 레이저 처리는 불순한 인 원자(10)가 실리콘 층(12)의 표면에 확산되도록 하여 바람직한 도핑이 이루어지도록 한다.
이에 의하여, 최종 구조물은 도핑된 폴리실리콘 소스 및 드레인부(12a,12b)와, 실질적으로 도핑되지 않은 비결정 실리콘 채널부(12c)를 포함한다.
레이저 어닐링 프로세스는 도 2에서 화살표(18)에 의해 표시되었듯이, 기판 표면에 대하여 일반적으로 방사되는 엑시머 레이저 광선을 사용한 방사를 포함한다.
소스 및 드레인 영역(6a,8a)과 실리콘층(12)의 열적 특성이 유사하기 때문에 레이저 어닐링 중에 실리콘층(12)을 통한 용융 경계면이 균일하게 진행할 수 있다는 것이 발견되었다. 그러므로 레이저 어닐링 프로세스는 막의 두께 전체가 용융되나 실리콘 층(12)의 어떤 개개 영역도 과노출되지 않게 되는 것을 보장하도록 제어될 수 있다.
절연막(4)은 기판 표면상에 존재하는 어떠한 불규칙함도 고르게 함으로 TFT의 전기적 특성의 불균일함을 감소하는데 사용될 수 있기 때문에 바람직할 수 있다. 그러나, 이것은 필수적인 것은 아닐 수 있다. 플라즈마 처리는 n형 TFT를 제조하기 위해 P(인) 원자를 확산시키는 것으로 설명되었으나, 예를 들어, B(Boron) 원자를 확산시키기 위해 B2H6 플라즈마 처리에 의해 p형 TFT를 제조하는 것도 똑같이 가능할 수 있다. 이 경우에, 실리콘층(12)의 소스 및 드레인부(12a,12b)는 양(positive)의 도핑된 폴리실리콘을 포함할 것이다.
소스/드레인 저항에 대해 감소된 기생 커패시턴스와 감소된 채널이 본 발명의 박막 트랜지스터를 이용한 능동-매트릭스 액정 디스플레이의 화질을 개선시킨다.
본 명세서를 읽어봄으로써, 그 밖의 다른 변형이 당 업계의 기술자에게 명백할 것이다. 그러한 변형은 이미 여기에 기술된 특징 대신에 또는 특징에 추가하여 사용될 수 있는 박막 트랜지스터의 설계에서 이미 알려진 다른 특징들을 포함할 수 있다.
상술한 바와 같이 본 발명은 탑 게이트 비결정 실리콘 박막 트랜지스터, 더 상세하게는 플랫 패널 디스플레이 디바이스, 예를 들어, 능동-매트릭스 액정 디스플레이나 그 밖의 넓은 구역의 전자 디바이스에서 사용하는데 적절하다.
Claims (9)
- 탑 게이트 박막 트랜지스터(top gate thin-film transistor)를 제조하는 방법으로서,절연 기판 상에 도핑된 실리콘 소스 및 드레인 영역을 형성시키는 단계와;내부에 불순물 원자가 확산된 도핑된 표면 층을 형성시키기 위해 상기 소스 및 드레인 영역이 형성되는 상기 기판 면에 플라즈마 처리를 하는 단계와;적어도 상기 소스와 드레인 영역 사이의 간격 상의 상기 도핑된 표면 층상에 비결정(amorphous) 실리콘 층을 형성시키는 단계와;게이트 절연체와, 상기 소스 및 드레인 영역 사이의 상기 간격보다 더 좁게 패턴화되는 상부 게이트 전도체(upper gate conductor)를 포함하는 상기 비결정 실리콘 층상에 절연된 게이트 구조물을 형성시키는 단계와;내부에 상기 불순물이 확산된 폴리실리콘부를 형성하기 위하여 상기 게이트 전도체에 의해 차폐되지 않는 상기 비결정 실리콘 층 구역을 레이저 어닐링하는 단계를포함하는, 탑 게이트 박막 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 소스 및 드레인 영역에 의해 접촉부가 만들어지는 소스 및 드레인 전극을 형성시키는 단계를 부가하여 포함하는, 탑 게이트 박막 트랜 지스터 제조 방법.
- 제 2항에 있어서, 적어도 부분적으로 상기 소스 및 드레인 전극의 위에 놓이는 상기 소스 및 드레인 영역을 형성시키기 전에 상기 소스 및 드레인 전극을 상기 절연 기판 상에 형성시키는, 탑 게이트 박막 트랜지스터 제조 방법.
- 제 2항 또는 제 3항에 있어서, 상기 소스 및 드레인 전극은 ITO 또는 MoCr을 포함하는, 탑 게이트 박막 트랜지스터 제조 방법.
- 탑 게이트 박막 트랜지스터로서,절연 기판 상에 제 1 실리콘 층으로부터 한정되는 도핑된 실리콘 소스 및 드레인 영역과;상기 제 1 실리콘 층 위에 놓이고 소스와 드레인 영역 사이로 확장되는 제 2 실리콘 층으로서, 상기 소스 및 드레인 영역과 접촉하는 상기 제 2 실리콘 층의 소스 및 드레인부는 도핑된 폴리실리콘을 포함하며 상기 소스 및 드레인부 사이의 상기 제 2 실리콘 층의 채널부는, 도핑되지 않은 비결정 실리콘을 포함하며 상기 소스 및 드레인 영역 사이의 간격보다 좁은, 제 2 실리콘 층과;상기 제 2 실리콘 층의 상기 채널부 상의 절연된 게이트 구조물을포함하는, 탑 게이트 박막 트랜지스터.
- 제 5항에 있어서, 상기 소스 및 드레인 영역은 도핑된 폴리실리콘을 포함하는, 탑 게이트 박막 트랜지스터.
- 제 5항 또는 제 6항에 있어서, 상기 소스 및 드레인 영역과 접촉하는 금속 소스 및 드레인 전극을 더 포함하는, 탑 게이트 박막 트랜지스터.
- 제 7항에 있어서, 상기 소스 및 드레인 영역은 상기 소스 및 드레인 전극 위에 놓이는, 탑 게이트 박막 트랜지스터.
- 제 7항에 있어서, 상기 소스 및 드레인 전극은 ITO 또는 MoCr을 포함하는, 탑 게이트 박막 트랜지스터.
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