KR0138874B1 - 박막 트랜지스터의 제조방법 - Google Patents

박막 트랜지스터의 제조방법

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Abstract

본 발명은 고화질의 액티브 매트릭스 액정표시장치(active matrix LCD)에서 패널의 픽셀 스위치(pixel switch) 또는 주변 구동집적회로(drive IC)에 유용한 다결정 실리콘 박막 트랜지스터(polysilicon thin film transistor)를 제조하는 방법에 관한 것이다.
본 발명은 박막 트랜지스터의 채널영역인 다결정 실리콘박막의 형성을 위한 비정질 실리콘의 고상결정화 공정을 고압의 산소분위기에서 수행함으로써, 결정핵 생성 및 결정립 공정을 짧은 시간내에 유도하여 전체적인 고상결정화 열처리 시간을 단축함과 동시에 균일한 결정립을 가진 양질의 다결정 실리콘으로 이루어진 채녈영역을 형성한다.

Description

박막 트랜지스터의 제조방법
제1도는 일반적인 평면형(coplanar) 다결정 실리콘 박막 트랜지스터의 단면도.
제2도는 종래 오프세트(offset) 구조의 다결정 실리콘 박막트랜지스터의 단면도.
제3도는 종래의 LDD 영역을 구비한 다결정 실리콘 박막 트랜지스터의 단면도.
제4도는 종래의 다중 게이트를 구비한 다결정 실리콘 박막 트랜지스터의 단면도.
제5(a)도∼제5(f)도는 본 발명에서 제1실시예에 의한 다결정 실리콘 박막 트랜지스터를 제작하기 위한 방법을 각 단계별로 나타낸 공정단면도.
제6(a)도∼제6(f)도는 본 발명의 제2실시예에 의한 다결정 실리콘 박막 트랜지스터를 제작하기 위한 방법을 각 단계별로 나타낸 공정단면도.
제7(a)도는 종래의 방법에 의해 결정화된 실리콘 박막의 평면사진.
제7(b)도는 본 발명에 의해 결정화된 실리콘 박막의 평면사진.
제8도는 본 발명에 의해 제작된 다결정 실리콘 및 산화막의 투과형 전자 현미경(TEM) 단면사진.
제9(a)도는 종래의 방법에 의해 형성된 다결정 실리콘의 표면 요철산의 높이분포를 나타낸 히스토그램(histogram).
제9(b)도는 본 발명에 의해 형성된 다결정 실리콘의 표면 요철산의 높이분포를 나타낸 히스토그램(histogram)이다.
*도면의 주요부분에 대한 부호의 설명*
11, 21, 31, 41, 51, 61 : 투명성 절연기판
12, 22, ……, 62 : 진성다결정 실리콘13, 23, ……, 63 : 게이트산화막
14, 24, ……, 64 : 게이트전극15, 25, ……, 65 : 소오스/드레인
16, 26, ……, 66 : 보호산화막17, 27, ……, 67 : 금속전극
52*, 62* : 비정질 실리콘53+, 63+ : 측벽산화막
기술분야
본 발명은 고화질의 액티브 매트릭스 액정표시장치에 유용한 박막 트랜지스터의 제조방법에 관한 것으로서, 특히 개선된 다결정 실리콘 박막 트랜지스터(polysilicon thin film transistor)를 제조하는 방법에 관한 것이다.
종래기술의 문제점
일반적으로, 다결정 실리콘 박막 트랜지스터는 고화질의 액티브 매트릭스 액정표시장치(active matrix LCD : Liquid Crystal Display)에서 패널의 픽셀스위치(pixel switch) 또는 주변 구동집적회로(drive IC)에 이용되고 있다.
제1도는 종래의 제조방법에 의해 제작된 일반적인 평면형(coplanar) 다결정 실리콘 박막 트랜지스터의 단면구조를 나타낸다. 제1도를 참조하여, 제조방법을 간략히 설명하면 다음과 같다. 먼저, 유리 또는 석영 등의 투명성 절연기판(11) 위에 플라즈마 증가 화학 기상증착(PECVD : Plasma Enhanced Chemical Vapor Deposition)법 또는 저압 화학기상증착(LPCVD : Low Pressure CVD)법으로 SiH4이나 Si2H4가스를 사용하여 비정질 실리콘(a-Si)을 증착한 후, 고상(solid phase) 또는 액상(liquid phase) 결정화로 다결정 실리콘을 형성한다.
이어, 포토리소그래피(photolithography) 공정을 이용하여 상기 다결정 실리콘을 패터닝하여 채널영역(12)과 소오스/드레인 영역을 정의한다.
그 후, 일반적인 자기정렬(self-aligned) 기술을 이용하여 게이트산화막(13), 게이트 전극(14), 소오스/드레인(15), 보호산화막(16), 및 금속전극(17)을 형성하여 다결정 실리콘 박막 트랜지스터를 제작한다.
상술한 바와같이 제작된 평면형 구조의 박막 트랜지스터는 오프상태(off state) 시의 누설전류가 큰 문제점으로 대두되고 있다.
이러한 누설전류를 감소시키기 위한 방법으로 다음과 같은 기술들이 제안되고 있다.
제2도는 게이트 전극(24)와 소오스/드레인 영역(25)이 수직적으로 상호 중첩되지 않는 오프세트(offset) 구조의 다결정 실리콘 박막 트랜지스터를 나타낸다.
이 기술은 일본국 특허 소60-251667호에 개시되어 있다.
이 제조방법은 제1도와 유사하며, 오프세트 영역을 만들기 위한 공정이 추가된다.
상기 오프세트 구조의 박막 트랜지스터에서 소오스/드레인 영역 중에서 드레인영역만 오프세트 구조로 트랜지스터를 제조할 수 있다.
제3도는 고농도로 도핑된 소오스/드레인 영역(35)의 측면에 저농도로 도핑된 LDD(Lightly Doped Region) 영역(35-)을 구비한 다결정 실리콘 박막 트랜지스터를 나타낸다.
이 기술은 Nakazawa 등에 의한 “Lightly Doped Drain TFT Structure for Ploy-Si LCDs”, SID 90 Digest에 개시되어 있다.
이 제조방법 역시. 제1도와 유사하며, 상기 LDD영역(35-)을만들기 위한 공정이 추가된다.
제4도는 다중 게이트(multiple gates) 전극들(44)을 구비한 다결정 실리콘 박막 트랜지스터의 단면구조를 나타낸 것으로서, R.E.Proano 등에 의한 “Development and Electrical Properties of Undoped Poly-Si TEFs”, Proc. of SID Vol. 30/2에 개시되어 있다.
각각의 게이트는 전기적으로 서로 연결되어 있다.
이 제조방법은 제1도의 제조공정에서, 게이트 전극용 마스크만 바꾸면 제1도와 동일한 공정으로 제작할 수 있다.
이상 설명한 다수의 다결정 실리콘 박막 트랜지스터에 있어서, 전기적인 특성은 채녈영역인 다결정 실리콘(12, 22, 32, 또는 42)과 게이트산화막(13, 23, 33, 또는 43)과의 계면 상태에 의해 결정된다. 또한, 제조공정에서의 병목현상은 상기 다결정 실리콘 형성공정에서 주로 발생되고 있다.
전술한 바와같이, 박막 트랜지스터에 있어서 상기 다결정 실리콘 박막은 증착된 비정질 실리콘의 결정화공정으로 제작된다.
상기 비정질 실리콘은 LPCVD 또는 PECVD에 의해 580℃ 이하에서 증착하여 형성하거나, LPCVD로 600℃ 이상의 온도에서 증착된 다결정 실리콘을 실리콘 자기 이온주입(Si self ion implantation)에 의해 비정질화시켜 형성한다.
상기 결정화 공정에는 전기로 열처리(furnace annealing) 또는 급속 열처리(rapid thermal annealing)을 이용한 고상결정화 방법과 레이저 어닐링에 의한 액상결정화 방법이 있다.
이들 가운데, 박막의 균일성과 생산성에서 유리한 고상결정화 방법이 널리 이용되고 있다.
즉, 종래의 제조방법에 있어서, 상기 활성층인 다결정 실리콘은 비정질 실리콘을 상압 이하의 비활성 가스(inert gas) 분위기(ambient)에서 20시간 이상의 장시간 동안 열처리하는 고상결정화 방법에 의해 주로 형성된다.
이와같은 방법에 의해 형성된 다결정 실리콘은 큰 결정립을 갖는 반면, 결정립내의 결합(defect)이 많고 결정화 열처리 시간이 긴 단점이 있다.
또한, 결정화 시간이 길기 때문에 각 결정립의 결정핵 생성(nucleation) 시기 및 결정립 성장(grain growth) 시간이 제각기 달라 최종적으로 얻어지는 다결정 실리콘의 결정립 크기가 매우 불균일하다. 따라서, 다결정 실리콘과 게이트산화막 사이의 계면특성이 저하된다. 그 결과, 상술한 방법에 의해 형성된 다결정 실리콘을 이용하여 박막 트랜지스터를 제조하는 경우, 제조 생산성이 낮고, 트랜지스터의 전기적 특성이 저하되며, 박막 트랜지스터의 고집적화에 큰 걸림돌이 되고 있다.
발명의 요약
본 발명은 이러한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 비정질 실리콘의 고상결정화 공정시간을 단축시켜 제조생산성을 향상시킴과 아울러, 다결정 실리콘의 결정립 크기의 균일도를 향상시켜 TFT의 전기적 특성을 향상시킬 수 있는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공하는데 있다.
상기 목적에 부응하는 본 발명의 제1실시예는,
a) 투명성 절연기판 상에 진성 비정질 실리콘박막을 증착하는 공정;
b) 상기 비정질 실리콘박막을 고압(high pressure)-산소(O2) 분위기의 전기로에서 열처리하여 양질의 다결정 실리콘박막과 산화막을 형성하는 고상결정화 및 산화(oxidation) 공정;
c) 상기 다결정 실리콘박막과 산화막을 패터닝하여 트랜지스터의 활성영역 및 게이트산화막을 정의하는 공정;
d) 상기 정의된 활성영역의 다결정 실리콘박막과 게이트산화막의 측벽에 측벽산화막을 형성하는 공정;
e) 상기 게이트산화막의 소정부위에 게이트전극을 형성하는 공정, 및 이 게이트전극을 마스크로 이용한 이온주입공정을 통하여 상기 활성영역에 소오스/드레인 영역을 형성하는 공정; 및
f) 금속전극을 형성하기 위한 배선공정으로 이루어진다.
상기 목적에 부응하는 본 발명의 제2실시예는,
a) 투명성 절연기판 상에 진성 비정질 실리콘박막을 증착하는 공정;
b) 상기 비정질 실리콘박막을 고압(high pressure)-산화(O2) 분위기의 전기로에서 열처리하여 양질의 다결정 실리콘박막과 산화막을 형성하는 고상결정화 및 산화(oxidation) 공정;
c) 상기 다결정 실리콘박막과 산화막을 패터닝하여 트랜지스터의 활성영영을 정의한 후, 상기 산화막을 제거하는 공정;
d) 상기 활성영역이 정의된 기판의 전면에 게이트산화막을 증착하는 공정;
e) 상기 게이트산화막의 소정부위에 게이트전극을 형성하는 공정. 및 이 게이트전극을 마스크로 이용한 이온주입공정을 통하여 상기 활성영역에 소오스/드레인 영역을 형성하는 공정; 및
f) 금속전극을 형성하기 위한 배선공정으로 이루어진다.
본 발명에 의하면, 공정시간을 단축시켜 제조생산성을 향상시키며, 결정립 크기의 균일도가 높은 양질의 다결정 실리콘을 얻을 수 있다.
특히, 본 발명의 제1실시예의 따르면, 게이트절연막이 비정질상에서 열산화로 성장되기 때문에 절연특성 및 다결정 실리콘과의 계면특성이 우수하다.
본 발명의 제2실시예에 의하면, 게이트절연막의 두께 제한을 제거하여 고전압용의 게이트절연막으로 사용할 수 있다.
본 발명의 다른 특징은 첨부도면을 참조하여 상세히 설명되는 실시예에 의해 보다 명확해 질 것이다.
실시예
제5도는 본 발명의 제1실시예에 의한 Poly-Si TFT의 제조방법을 나타내며, 제6도는 본 발명의 제2실시예에 따른 Poly-Si TFT의 제조방법을 나타낸다.
용이한 설명을 위해, 소자를 구성하는 각 요소들은 끝자리수의 번호가 동일한 참조부호를 부여하였으며, 중복되는 부분에 대한 설명은 생략하기로 한다.
이하, 본 발명의 제1실시예를 제5(a)∼5(f)도를 참조하여 상세히 설명한다.
제5(a)도에 의거한 제1공정은 투명성 절연기판(51) 위에 진성 비정질 실리콘층(52*)을 증착하는 공정이다.
상기 투명성 절연기판(51)은 유리 또는 석영증의 어느 하나로 이루어진다.
상기 비정질 실리콘층(52*)은 SiH4, 또는 Si2H6가스를 사용한 LPCVD 또는 PECVD에 의해 약 200∼1,500Å 두께로 형성된다.
제2공정은 상기 비정질 실리콘박막(52*)을 고압 산소분위기의 전기로에서 열처리하여 다결정 실리콘(52) 및 산화막(53)을 형성하는 공정이다.
재5(b)도에 도시한 바와같이, 약 600℃이하의 온도와, 상압 이상에서 100atm이하의 고압(high pressure)의 O2분위기의 조건을 갖는 전기로에서 상기 비정질 실리콘의 고상결정화 및 산화(oxidation) 공정을 연속적으로 수행하여 다결정 실리콘(52)과 게이트산화막(53)을 형성한다.
본 공정과 같이, 열산화공정을 이용하여 형성된 게이트산화막(53)은 절연특성이 우수하며, 그 두께를 매우 얇게 제어하기가 용이한 반면, 500Å이상의 두께를 요하는 고전압용에는 사용이 제한된다.
제3공정은 제5(c)도에 도시한 바와같이, 포토리소그래피 공정을 이용하여 상기 다결정 실리콘(52)과 산화막(53)을 패터닝하여 TFT의 활성영역을 정의하는 공정이다.
제5(d)도에 의거한 제4공정은 상기 공정을 통하여 패터닝된 다결정 실리콘(52)가 게이트산화막(53)의 측벽(side wall)에 측벽산화막(53+)을 형성하는 공정이다.
상기 측벽산화막(53+)은 600℃이하의 고압산화(hige pressure oxidation) 공정을 이용하여 형성된다.
제5공정은 게이트 전극 및 소오스/드레인 영역을 형성하는 공정이다.
제5(e)도에 도시한 바와같이, 먼저, 상기 게이트산화막(53)과 측벽 산화막(53+) 위에 다결정 실리콘을 약1,000∼3,000Å 증착한 후, 포토리소그래피 공정을 이용하여 게이트전극(54)을 형성한다.
이어, 상기 게이트전극(54)을 마스크로 이용하여 도펀트 불순물(dopant impurity)을 이온주입하여 소오스/드레인 영역(55)을 형성한다. 상기 도펀트 불순물로는 n-채널 TFT인 경우 비소(As) 또는 인(P)이온을 약 5×1014/cm2이상 주입하고,, p-채널 TFT인 경우 붕소(B) 또는 RF2를 5×1014/cm2이상 주입한다.
이때, 게이트 및 소오스/드레인을 형성하는 상기 제5공정은 전술한 바와같이, 여러 구조로 제작될 수 있다.
먼저, 게이트전극(54)과 소오스/드레인 영역(55)이 서로 중첩(overlap)되지 않는 오프세트(offset) 구조(제2도 참조)의 TFT를 제작하기 위해서는, 상기 게이트전극(54)패턴을 마스크로 이용하지 않고, 이온주입시의 측면확산영역을 고려하여 제작된 별도의 마스크(게이트전극 패턴의 폭보다 큰)을 사용하여 이온주입 공정을 실시하면 된다.
제3도를 참조한 LDD 구조의 TFT 역시, LDD 영역에 대응하는 마스크를 사용한 이온주입공정을 추가하면 된다.
다중 게이트 전극을 형성하기 위해서는, 다중 게이트 패턴과 대응하는 마스크를 사용하면 된다.
최종적으로, 제5(f)도에 도시한 바와같이, 금속전극(57)의 배선공정을 수행하여 Poly-Si TFT의 제작을 완료한다.
먼저, 화학기상증착법을 이용하여 3,000∼7,000Å 두께의 보호막(56)을 증착한 후, 포토리소그래피 공정을 이용하여 접촉 홀(contact hole)을 형성한다.
이어, 상기 접촉 홀에 알루미늄과 같은 금속을 증착하여 금속전극(57)을 형성하여 TFT의 제작을 완료한다.
다음은 본 발명의 제2실시예를 제6(a)∼6(f)도를 참조하여 상세히 설명한 것이다.
본 발명의 제2실시예는 절연특성이 우수하고 두께를 매우 얇게(초박막으로) 제어할 수 있도록 열산화공정을 이용하여 게이트산화막을 형성하는 제1실시예와 달리, 고전압(high voltage)이 인가되는 고전압용의 TFT에 사용될 수 있도록 증착공정을 이용하여 게이트산화막이 제작된다.
또한, 측벽산화막(제 5d도의 53+)의 형성공정이 없는 것이 다르다.
제2실시예의 제1 및 제2공정(제6a 및 6b도)은 제1실시예의 제1 및 제2공정과 동일하다.
제6(c)도에 의거한 제3공정은 포토리소그레피 공정을 이용하여 다결정 실리콘(62)과 산화막(63+)을 패터닝하여 활성영역을 정의한 후, 상기 박형의 산화막(63+)을 습식식각공정으로 제거하는 공정이다.
상기 산화막(63+)을 제거하기 위한 바람직한 식각액으로 불산용액을 사용한다.
제4공정은 제6(d)도에 도시한 바와같이, 활성영역이 정의된 기판(61)의 전면에 게이트산화막(63)을 증착하는 공정이다. 게이트산화막(63)의 증착두께는 약 100∼1,000Å가 바람직하지만, 증착공정을 이용하기 때문에 두께에 제한이 없다.
게이트전극(64) 및 소오스/드레인 영역(65)의 형성공정과, 금속전극(67)의 배선공정은 제1실시예와 동일하다. 제1실시예와 마찬가지로, 상기 게이트전극(64)을 다중게이트 구조로 형성할 수 있으며, 오프세트 및 LDD 구조의 제작도 가능함은 물론이다.
이상 설명한 바와같이 본 발명에 의하면, 박막 트랜지스터의 채널영역인 다결정 실리콘박막의 형성을 위한 비정질실리콘의 고상결정화 공정을 고압의 산소분위기에서 수행함으로써, 결정핵 생성 및 결정립 공정을 짧은 시간내에 유도하여 전체적인 고상결정화 열처리 시간을 단축함과 동시에 균일한 결정립을 가진 양질의 다결정 실리콘으로 이루어진 채널영역을 형성할 수 있다.
본 발명의 효과는 제7도 내지 제9도에 의해 더욱 명확해진다.
제7(a) 및 7(b)도는 종래 및 본 발명에 의한 방법으로 고상결정화 공정을 수행한 후의 실리콘 박막의 평면사진을 각각 나타낸다.
제7(a)도는 비정질 실리콘을 590℃에서, 상압 이하의 질소(N2) 분위기에서 10시간 동안 열처리한 후 광학현미경에 의해 관측된 실리콘박막의 평면사진이다.
상기 비정질 실리콘 박막은 저압화학기상 증착법에 의해 Si2H6가스를 사용하여 470℃ 온도에서 증착하였으며, 두께는 800Å이다.
제7(a)도에서, 화살표가 지시하는 밝은 부분들의 비정질 영역을 나타내며, 그외의 짙은 부분은 다결정 영역이다.
이와같이, 종래의 방법에 의하면, 590℃에서 10시간 동안 열처리에도 박막의 많은 부분이 비정질 상태로 남아있다.
제7(b)도는 종래와 동일한 조건에서 증착된 비정질 실리콘을 동일한 전기로에서, 590℃, 10atm의 산소분위기에서 6시간 열처리를 수행한 후에 관측된 사진이다.
제7(b)도에서는 비정질 영역이 전혀 관찰되지 않고, 전체 박막이 균일하게 다결정화 되었음을 알 수 있다.
관측된 다결정실리콘의 결정립은 약 2㎛이다.
이것은 본 발명에 의한 방법으로 비정질 실리콘을 고상결정화하면, 600℃ 이하의 온도에서 짧은 시간내에 결정립이 큰 다결정 실리콘을 형성할 수 있음을 나타낸다.
이상의 결과로 부터, 본 발명에 의하면 고상결정화 시간의 단축으로 제조생산성을 대폭 향상시킬 수 있으며, 다결정 실리콘의 결정립 크기의 균일성을 높일 수 있다.
또한, 본 발명에 의한 다결정 실리콘의 형성방법은 600℃ 이하의 저온공정이기 때문에 값싼 유리를 기판으로 활용할 수 있게 되어 생산단가를 절감할 수 있다.
한편, 본 발명에 의한 고상결정화 공정은 고압의 산소 분위기에서 수행되기 때문에 비정질 실리콘의 결정화 뿐만아니라, 비정질 실리콘 표면에서의 산화도 동시에 진행된다.
제8도에 도시된 사진은 본 발명에 따른 열처리조건(예; 6hours in 10atm-O2)으로 고상결정화 및 산화공정을 수행하여 형성된 다결정 실리콘 및 산화막의 단면을 투과형 전자현미경(Transmission Electron Microscope)으로 관찰한 것이다.
관측된 산화막의 두께는 약 100Å이었으며, 다결정 실리콘과 산화막 사이의 계면거칠기(interface roughness)는 약 10Å이하로 매우 낮아 절연특성 및 계면특성이 우수함을 확인할 수 있다.
따라서, 상기 산화막을 게이트절연막으로 이용하여 TFT를 제작하는 경우, 전기적 특성이 우수한 Poly-Si TFT를 제작할 수 있다.
제9(a) 및 9(b)도는 종래 및 본 발명에 의한 방법으로 고상결정화된 다결정 실리콘의 표면을 AFM(Atomic Force Microscope)으로 측정하여 표면 요철산의 높이 분포를 각각 나타낸 히스토그램(histrogram)이다.
종래의 고상결정화를 위한 열처리 조건(30hours in latm-N2)에 의하면, 제9(a)도에 나타낸 바와같이, 표면 요철산의 평균 값이 20Å 이상으로 표면이 상당히 거칠음을 알 수 있다.
반면, 제8도에서의 산화막을 불산(HF) 용액으로 제거한 후 다결정 실리콘의 표면을 측정한 후 본 발명은 제9(b)도에 나타낸 바와같이, 표면 요철산의 평균값이 10Å이하이다.
따라서, 평탄도가 매우 우수한 다결정 실리콘 박막을 얻을수 있으며, 이 박막을 활성영역으로 이용하여 고성능의 TFT를 제작할 수 있다.

Claims (13)

  1. 박막 트랜지스터를 제조하는 방법에 있어서,
    a) 투명성 절연기판 상에 진성 비저질 실리콘박막을 증착하는 공정;
    b) 상기 비정질 실리콘박막을 고압(high pressure)-산소(O2) 분위기의 전기로에서 열처리하여 양질의 다결정 실리콘박막과 산화막을 형성하는 고상결정화 및 산화(oxidation) 공정;
    c) 상기 다결정 실리콘박막과 산화막을 패터닝하여 트랜지스터의 활성영역 및 게이트산화막을 정의하는 공정;
    d) 상기 정의된 활성영역의 다결정 실리콘박막과 게이트산화막의 측벽에 측벽산화막을 형성하는 공정;
    e) 상기 게이트산화막의 소정부위에 게이트전극을 형성하는 공정, 및 이 게이트전극을 마스크로 이용한 이온주입공정을 통하여 상기 활성영역에 소오스/드레인 영역을 형성하는 공정; 및
    f) 금속전극을 형성하기 위한 배선공정으로 이루어진 다결정 실리콘 박막 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 (a) 공정의 투명성 절연기판이 유리 및 석영중의 어느 하나로 이루어진 다결정 실리콘 박막 트랜지스터의 제조방법.
  3. 제1항에 있어서,
    상기 (b)공정의 고상결정화를 위한 열처리조건으로 산소분위기의 압력을 1atm∼100atm으로 제어하는 다결정 실리콘 박막트랜지스터의 제조방법.
  4. 제1항에 있어서,
    상기 (b)공정의 고상결정화를 위한 열처리조건으로 600℃ 이하의 온도에서 수행하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  5. 제1항에 있어서,
    상기 (d)공정의 측벽산화막을 600℃이하의 고압산화(high pressure oxidation)공정으로 형성하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  6. 제1항에 있어서,
    상기 (e)공정의 소오스/드레인 영역을 게이트전극의 패턴의 폭보다 넓은 마스크(도펀트들의 측면확산을 고려한)를 사용하여 오프세트(offset) 구조로 형성하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  7. 제1항에 있어서,
    상기 (e)공정에 별도의 마스크를 사용한 이온주입공정을 부가하여 상기 활성영역에 LDD(Lightly Doped Drain) 영역을 형성하는 공정을 더 포함하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  8. 제1항에 있어서,
    상기 (e)공정의 게이트전극을 다중 게이트전극으로 형성하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  9. 박막 트랜지스터를 제조하는 방법에 있어서,
    a) 투명성 절연기판 상에 진성 비정질 실리콘박막을 증착하는 공정;
    b) 상기 비정질 실리콘박막을 고압(high pressure)-산소(O2)분위기의 전기로에서 열처리하여 양질의 다결정 실리콘박막과 산화막을 형성하는 고상결정화 및 산화(oxidation) 공정;
    c) 상기 다결정 실리콘박막과 산화막을 패터닝하여 트랜지스터의 활성영역을 정의한 후, 상기 산화막을 제거하는 공정;
    d) 상기 활성영역이 정의된 기판의 전면에 게이트산화막을 증착하는 공정;
    e) 상기 게이트산화막의 소정부위에 게이트전극을 형성하는 공정, 및 이 게이트전극을 마스크로 이용한 이온주입공정을 통하여 상기 활성영역에 소오스/드레인 영역을 형성하는 공정; 및
    f) 금속전극을 형성하기 위한 배선공정으로 이루어진 다결정 실리콘 박막 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 (c)공정의 산화막이 불산용액을 사용한 습식식각에 의해 제거되는 다결정 실리콘 박막 트랜지스터의 제조방법.
  11. 제9항에 있어서,
    상기 (e)공정의 소오스/드레인 영역을 게이트전극의 패턴의 폭보다 넓은 마스크(토펀트들의 측면확산을 고려한)을 사용하여 게이트전극과 중첩되는 않는 오프세트(offset) 구조로 형성하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  12. 제9항에 있어서,
    상기 (e)공정에 별도의 마스크를 사용한 이온주입공정을 부가하여 상기 활성영역에 LDD(Lightly Doped Drain) 영역을 형성하는 공정을 더 포함하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  13. 제9항에 있어서,
    상기 (e)공정의 게이트전극을 다중 게이트전극으로 형성하는 다결정 실리콘 박막 트랜지스터의 제조방법.
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