KR0155304B1 - 다결정 박막 트랜지스터 및 그 제조방법 - Google Patents
다결정 박막 트랜지스터 및 그 제조방법Info
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Abstract
본 발명은 전기적 특성을 향상시킨 새로운 구조의 박막 트랜지스터 및 이를 구현하기 위한 제조방법에 관한 것으로서, 진성 다결정 실리콘(20)과 진성 다결정 실리콘 저마늄(21)은 화학기상증착법을 이용하여 비정질 실리콘 박막(201), 비정질 실리콘 저마늄 박막(211), 비정질 실리콘 박막(202)을 순차적으로 증착한 후 600℃ 이하의 온도에서 전기로 열처리에 의한 고상결정화나, 600℃이상의 온도에서 급속 열처리로 결정핵을 생성한 후 600℃이하의 전기로에서 결정립을 성장시키는 공정에 의해 제조된다.
Description
제1도는 종래의 다결정 박막 트랜지스터 구조를 나타내는 단면도.
제2도는 본 발명에 의한 다결정 박막 트랜지스터 구조를 나타내는 단면도.
제3도는 본 발명에 의한 다결정 박막 트랜지스터 제조공정을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 투명 절연기판(유리, 석영) 또는 절연막이 형성되어 있는 실리콘 웨이퍼
2,20 : 도필되지 않은 진성(intrinsci) 다결정 실리콘(Si)
21 : 도핑되지 않은 진성 다결정 실리콘 저마늄(Si1-xGex)
3,30 : 게이트 산화막(SiO2)
4,40 : 게이트 전극(n+형, p+형 다결정 실리콘 또는 금속막)
5,50 : 소오스, 드레인 영역(n+형, p+형 다결정 실리콘 또는 실리콘 저마늄)
6,60 : 보호 산화막(SiO2) 7,70 : 금속 전극(Al)
201,202 : 비정질 실리콘 211 : 비정질 실리콘 저마늄
본 발명은 다결정(polycrystalline) 박막 트랜지스터(Thin-Film Transistor : TFT) 및 그 제조방법에 관한 것으로, 구체적으로는 전기적 특성을 향상시킨 새로운 구조의 박막 트랜지스터 및 이를 구현하기 위한 제조방법에 관한 것이다.
일반적으로, 다결정 박막 트랜지스터는 고화질의 액티브 매트릭스(active matrix)액정 표시기(Liquid Crystal Display : LCD)의 패널 픽셀 스위칭 또는 주변 구동 집적회로나, 4메가비트(4 Mbit) 이상의 고집적, 저소비 전력 에스램(Static Random Acess Memory : SRAM)의 풀업(pull-up) 소자로 이용되고 있다.
제1도는 종래의 일반적인 평면형(coplanar) 다결정 박막 트랜지스터의 구조를 나타내는 단면도이다.
그 제조방법을 간략히 설명하면 다음과 같다.
먼저, 유리 또는 석영의 투명 절연기판, 또는 절연막이 형성되어 있는 실리콘 웨이퍼(1)위에 플라즈마 증강 화학기상증착(Plasma Enhanced Chemical Vapor Deposition : PECVD)법이나 저압 화학기상증착(Low Pressure Chemical Vapor Deposition : LPCVD)법으로 SiH4나 Si2H6가스를 사용하여 비정질 실리콘(amorphous silicon : a-Si)을 증착한 후 고상(solid phase) 또는 액상(liquid phase)결정화로 다결정 실리콘 박막을 형성한다.
이 다음 광리소그래피(photolithography)와 식각(etching)공정으로 상기 다결정 실리콘 박막을 패터닝하여 박막 트랜지스터의 채널(2)과 소오스/드레인이 될 영역을 정의한다.
그후, 일반적인 엘에스아이(LSI) 자기정렬(self-aligned) 기술을 이용하여 게이트(gate) 산화막(3), 게이트 전극(4), 소오스/드레인(source/drain)(5), 보호(passivation) 산화막(6), 그리고 금속전극(7)을 형성하여 다결정 박막 트랜지스터를 완성한다.
상기 제1도의 다결정 박막 트랜지스터의 전기적인 특성은 주로 활성층인 다결정 실리콘(2)에 의해서 결정된다.
일반적으로, 다결정 박막 트랜지스터의 활성층은 다결정 실리콘 박막을 이용하며, 단층(single layer)으로 형성한다.
또한, 다결정 실리콘은 화학기상증착법이나 SiH4나 Si2H6가스를 사용하여 600℃이하에서 비정질 실리콘을 증착한 후 전기로 열처리(furnace annealing)에 의한 고상결정화나 레이저 열처리(laser annealing)에 의한 액상결정화로 제작되는데, 박막의 균일성과 생산성에서 유리한 고상결정화 방법이 널리 이용되고 있다.
상기 고상결정화 방법을 이용한 다결정 실리콘 박막 제조공정에서 SiH4가스를 사용할 경우, 550∼580℃에서 저압 화학기상증착법으로 비정질 실리콘 박막을 증착한 후 600℃ 정도에서 전기로 열처리를 하면 10시간 이내의 짧은 시간내에 다결정 실리콘을 얻을 수 있다.
그러나, 상기 SiH4가스를 이용하여 형성한 다결정 실리콘의 결정립(grain) 크기는 0.3㎛이하로 작으며, 또한 상기 다결정 실리콘 박막을 활성층으로 이용하여 다결정 박막 트랜지스터를 제조하면 전계효과 이동도(fiedl effect mobility)가 40㎠/V.sec 이하로 낮아 HDTV와 같은 고화질의 액티브 매트릭스 액정표시기의 스위칭 소자로 이용하기에 부적합하다. 한편, Si2H6가스를 사용할 경우에는 420∼500℃의 낮은 온도에서 저압 화학기상증착법으로 비정질 실리콘 박막을 증착한 후 600℃이하의 열전기로에서 결정화하면 1∼5㎛ 크기의 큰 결정립을 가진 다결정 실리콘 박막을 얻을 수 있다.
상기 박막을 이용하여 다결정 박막 트랜지스터를 제작하면 50∼150㎠/V.sec의 높은 전계효과 이동도를 얻을 수 있으며, 상기 박막 트랜지스터를 액정 표시기의 스위칭 소자로 이용하면 패널과 구동 집적회로가 일체화된 고화질의 액티브 매트릭스 액정표시기를 제조할 수 있다.
그러나, 상기 Si2H6가스를 이용하여 증착한 비정질 실리콘을 600℃ 이하의 온도에서 결정화하는데 소요되는 공정시간이 통상 20시간 이상되기 때문에 제조 생산성이 매우 낮다.
또한 결정화 시간이 길기 때문에 각 결정립의 결정핵 생성(nucleation)시기 및 결정립 성장(grain growth) 시간이 제각기 달라 최종 얻어지는 다결정 실리콘의 결정립 크기가 매우 불균일하다.
이로 인해 상기 다결정 실리콘 박막을 이용하여 제조한 박막 트랜지스터의 전기적 특성의 분포가 나쁘고, 또한 작은 크기의 박막 트랜지스터 제조에 제한이 있게 된다.
상기의 문제점을 해결하기 위하여 본 발명에서는 새로운 구조의 다결정 박막 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 다결정 박막 트랜지스터는, 투명 절연기판 또는 절연막이 형성되어 있는 실리콘 웨이퍼(10)상에 진성 다결정 실리콘 박막(20) 사이에 진성 다결정 실리콘 저마늄(21)이 삽입된 형태의 3층 구조로 된 활성층과, 상기 진성 다결정 실리콘(20)과 진성 다결정 실리콘 저마늄(21)위에 형성한 게이트 산화막(30)과, 상기 게이트 전극(40) 위에 게이트 전극(40)을 형성한 후 도펀트 불순물을 이온 주입하여 만든 소오스 및 드레인(50)과, 상기 게이트 산화막(30)과 게이트 전극(40)위에 형성한 보호 산화막(60)과, 상기 보호산화막(60)을 패터닝하여 전극 접촉구멍을 형성한 후 상기 소오스 및 드레인(50)과 전기적으로 연결된 금속 전극(70)을 포함한다.
상기와 같은 구조에서 진성 다결정 실리콘(20)의 두께는 100∼1,000Å이고, 상기 진성 다결정 실리콘 저마늄(21)의 두께는 50∼500Å이며, 상기 진성 다결정 실리콘 저마늄(21)의 저마늄 몰비는 0.05∼0.5이다.
본 발명의 다른 특징인 다결정 박막 트랜지스터의 제조방법은, 다결정 실리콘(20)과 다결정 실리콘 저마늄(21)은 화학기상증착법을 이용하여 비절질 실리콘 박막(201), 비정질 실리콘 저마늄 박막(211), 비정질 실리콘 박막(202)을 순차적으로 증착한 후 600℃ 이하의 온도에서 진기로 열처리에 의한 고상결정화나, 600℃이상의 온도에서 급속 열처리로 결정핵을 생성한 후 600℃이하의 전기로에서 결정립을 성장하는 공정으로 포함한다.
이하, 첨부도면을 참고하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명의 다결정 박막 트랜지스터 구조를 나타내는 단면도이다.
본 발명의 핵심은 박막 트랜지스터의 활성층을 3층 구조로 형성하는 것이며, 이때 첫 번째 층은 다결정 실리콘 박막으로, 두 번째 층은 다결정 실리콘 저마늄으로 이루어진다.
제3도의 (a)∼(f)는 본 발명에 의한 다결정 박막 트랜지스터의 제조방법을 순차적으로 나타낸 도면이다.
그 제조방법을 상세히 설명하면 다음과 같다.
제3(a)도에서는 투명 절연기판 또는 절연막이 형성되어 있는 실리콘 웨이퍼(10) 위에 SiH4나 Si2H6가스를 사용하여 저압 화학기상증착법이나 플라즈마 증강 화학기상증착법 또는 급열 화학기상증착법(Rapid Thermal Chemical Vapor Deposition : RTCVD)으로 두께 100∼1,000Å의 진성 비정질 실리콘 박막(201)을 증착한다.
제3(b)도에서는 상기 비정질 실리콘 박막(201)위에 GeH4가스와 SiH4또는 Si2H6의 혼합가스를 사용하여 상기 제3(a)도의 비정질 실리콘 박막 증착방법과 동일한 방법으로 두께 50∼500Å, 저마늄 몰비(mole fraction) x가 0.05∼0.5인 진성 비정질 실리콘 저마늄(Si1-xGex)박막(211)을 증착한다.
제3(c)도에서는 상기 실리콘 저마늄 박막(211)위에 상기 제3(a)도에서와 동일한 방법으로 제2의 비정질 실리콘 박막(202)을 두께 100∼1,000Å으로 증착한다.
제3(d)도에서는 상기 비정질 실리콘 박막(201),(202)과 비정질 실리콘 저마늄 박막(211)을 600℃이하의 온도에서 전기로 열처리에 의한 고상결정화나, 600℃이상의 온도에서 급속 열처리(Repid Thermal Annealing : RTA)방법으로 결정핵을 생성한 후 600℃이하의 전기로에서 결정립을 성장시키는 방법으로 고상결정화하여 다결정 실리콘(20) 및 다결정 실리콘 저마늄(21)을 형성한다.
그 이후 광리소그래피와 식각공정을 이용하여 상기 다결정 박막(20)과 (21)을 패터닝(patterning)하여 박막 트랜지스터의 채널 및 소오스/드레인이 될 영역을 만든다.
제3(e)도에서는 상기 다결정 박막(20)과 (21)위에 두께 100∼1,000의 게이트 산화막(30)을 형성한다.
상기 게이트 산화막(30)위에 다결정 실리콘을 1,000∼3,000Å을 증착한 후 광리소그래피와 식각공정을 이용하여 게이트 전극(40)을 형성한다.
그 이후 도펀트 불순물(dopant impurity)을 이온주입하여 소오스와 드레인(50)을 형성한다.
상기 불순물 이온주입은 n-채널 트랜지스터인 경우 비소(As) 또는 인(P)을 5×1014/㎤ 이상 주입하고, p-채널 트랜지스터인 경우 붕소(B) 또는 BF2을 5×1014/㎤이상 주입한다.
제3(f)도에서는 상기 제3(e)도의 구조위에 화학기상증착법을 이용하여 두께, 3,000∼7,000Å정도의 보호산화막(60)을 증착한 후 광리소그래피와 식각으로 전극 접촉구멍(contact hole)을 만들고, 상기 보호산화막(60)위에 금속막을 증착한 후 광리소그래피와 식각공정을 이용하여 금속전극(70)을 형성하여 다결정 박막 트랜지스터를 완성한다.
본 발명에서는 다결정 박막 트랜지스터의 활성층을 다결정 실리콘 박막(20) 사이에 다결정 실리콘 저마늄(21)이 삽입된 형태의 3층 구조로 구성함으로써, 트랜지스터의 활성층을 결정립이 큰 다결정 박막으로 형성할 수 있고, 또한 활성층과 게이트 절연막 사이의 계면을 실리콘과 산화막으로 형성시켜 우수한 계면 특성을 가지도록 할 수 있다.
이에 따라 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
또한, 상기 세층의 다결정 박막 형성시 중간층인 실리콘 저마늄은 실리콘에 비하여 결정핵 생성과 성장이 빠르기 때문에, 먼저 결정화된 실리콘 저마늄을 비정질 실리콘 영역의 결정화 씨앗(seed)으로 이용할 수 있어 전체 결정화 공정시간을 대폭 줄일 수 있다.
이에 따라 다결정 박막 트랜지스터의 제조 생산성을 대폭 향상시킬 수 있다.
더불어, 전체 고상결정화 시간의 단축으로 다결정 박막의 결정립 크기 및 박막 트랜지스터의 균일성을 제고할 수 있다.
Claims (5)
- 다결정 박막 트랜지스터에 있어서, 투명 절연기판 또는 절연막이 형성되어 있는 실리콘 웨이퍼(10)상에 진성 다결정 실리콘 박막(20) 사이에 진성 다결정 실리콘 저마늄(21)이 삽입된 형태의 3층 구조로 된 활성층과, 상기 진성 다결정 실리콘(20)과 진성 다결정 실리콘 저마늄(21)위에 형성한 게이트 산화막(30)과, 상기 게이트 전극(40) 위에 게이트 전극(40)을 형성한 후 도펀트 불순물을 이온 주입하여 만든 소오스 및 드레인(50)과, 상기 게이트 산화막(30)과 게이트 전극(40)위에 형성한 보호 산화막(60)과, 상기 보호산화막(60)을 패터닝하여 전극 접촉구멍을 형성한 후 상기 소오스 및 드레인(50)과 전기적으로 연결된 금속 전극(70)을 포함하는 다결정 박막 트랜지스터.
- 제1항에 있어서, 상기 진성 다결정 실리콘(20)의 두께는 100∼1,000Å인 것을 특징으로 하는 다결정 박막 트랜지스터.
- 제1항에 있어서 상기 진성 다결정 실리콘 저마늄(21)의 두께는 50∼500Å인 것을 특징으로 하는 다결정 박막 트랜지스터.
- 제1항에 있어서, 상기 진성 다결정 실리콘 저마늄(21)의 저마늄 몰비는 0.05∼0.5인 것을 특징으로 하는 다결정 박막 트랜지스터.
- 진성 다결정 실리콘(20)과 진성 다결정 실리콘 저마늄(21)은 화학기상증착법을 이용하여 비정질 실리콘 박막(201), 비정질 실리콘 저마늄 박막(211), 비정질 실리콘 박막(202)을 순차적으로 증착한 후 600℃ 이하의 온도에서 전기로 열처리에 의한 고상결정화나, 600℃이상의 온도에서 급속 열처리로 결정핵을 생성한 후 600℃이하의 전기로에서 결정립을 성장시키는 공정을 포함하는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
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