KR0178489B1 - 반도체 장치 제작에서의 도펀트 활성화 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 제작에서의 도펀트 활성화 방법에 관한 것으로서, 모스 전계 효과 트랜지스터, 에스오아이 모스 전계 효과 트랜지스터 및 다결정 실리콘 박막 트랜지스터의 소스/드레인 형성을 위한 이온주입 후의 도펀트 활성화 공정을 질소(N2), 헬륨(He), 아르곤(Ar), 수소(H2), 산소(O2) 중 어느 한 기체, 또는 상기 기체 중에서 2종류 이상의 혼합기체로 이루어진 상압 이상의 고압(high pressure) 전기로에서 열처리하여 수행함으로써 도펀트 활성화에 필요한 전체적인 열처리 시간을 단축하고, 또한 열처리 온도를 저하시킬 수 있어 MOSFET와 SOI MOSFET에서 소스/드레인의 접합 깊이를 매우 얕게 할 수 있으며, 또한, 600℃ 이하의 저온 Poly-Si TFT 제작에서 도펀트의 활성화를 짧은 시간 내에 달성할 수 있어 Poly-Si TFT의 제조 생산성을 향상시킬 수 있다.
Description
제1도는 모스 전계 효과 트랜지스터(MOSFET)의 제작 공정 단면도.
제2도는 에스오아이(SOI) 모스 전계 효과 트랜지스터의 제작 공정 단면도.
제3도는 다결정 실리콘 박막 트랜지스터의 제작 공정 단면도.
제4도는 종래 및 본 발명에 의한 열처리 방법으로 실리콘내의 도펀트를 활성화시킬 때 열처리 시간에 따른 면저항의 변화 비교도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : p형 실리콘 웨이퍼 21* : p형 단결정 실리콘 박막
31 : 산화막이 형성되어 있는 실리콘 웨이퍼 또는 투명 절연기판
12,22 : 산화막 32 : 진성(undoped) 다결정 실리콘
32* : 진성 비정질 실리콘 13,23,33 : 게이트(gate) 산화막
14,24,34 : n+형 다결정 실리콘
15 : 저농도로 도핑된(이온주입 후 도펀트 활성화 공정이 완료된) n영역
15* : 저농도로 이온주입된 영역
25,35,17 : 소스/드레인(이온주입 후 도펀트 활성화 공정이 완료된) n+영역
25*,35*,17* : 고농도로 이온주입된 영역
16,26,36,18 : 산화막 27,37,19 : 금속전극(Al)
본 발명은 반도체 장치 제작에서의 도펀트(dopant) 활성화 방법에 관한 것으로서, 특히, 모스 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET), 에스오아이(Silicon-On-Insulator; SOI) MOSFET, 다결정 실리콘(Polycrystalline Silicon ; Poly-Si) 박막 트랜지스터(Thin-Film Transistor ; TFT) 제작에서 소스(source)/드레인(drain)의 형성을 위한 도펀트 활성화 방법에 있어서, 낮은 열처리 온도에서 또는 짧은 열처리 시간내에 도펀트를 활성화시켜 상기 MOSFET와 SOI MOSFET의 매우 얕은 소스/드레인의 접합 깊이(very shallow junction depth)를 구현하고, 또한 저온 Poly-Si TFT의 제작시 도펀트 활성화에 필요한 장시간의 열처리 조건을 개선하여 Poly-Si TFT의 제조 생산성을 향상시킬 수 있는 반도체 장치 제작에서의 도펀트 활성화 방법에 관한 것이다.
일반적으로, 상기 MOSFET와 SOI MOSFET는 반도체 회로의 기본 소자로 응용되며, 상기 Poly-Si TFT는 고화질의 액티브 매트릭스(active matrix) 액정 표시기(Liquid Crystal Display: LCD)의 패널 픽셀 스위치(pixel switch) 또는 주변 구동 집적회로(driver IC)에 이용되고 있다.
제1도는 n형 MOSFET의 일반적인 제조 방법을 나타내는 제작 단면도로, 제조 방법을 개략적으로 설명하면, 제1도 (a)에 도시된 바와 같이 먼저 p형 실리콘 웨이퍼(11) 위에 LOCOS(LOCal Oxidation of Silicon) 공정을 이용하여 필드(field) 산화막(12)을 형성한다.
상기 제1도의 (a)의 공정 후, 제1도의 (b)에 도시된 바와 같이 게이트(gate) 산화막(13)을 형성하고, 상기 필드 산화막(12)과 게이트 산화막(13) 위에 n+형 다결정 실리콘을 형성한 후 광 리소그래피와 식각 공정을 이용하여 게이트 전극(14)을 형성한다.
그 후 저농도의 n형 도펀트(As, P, 또는 Sb)를 이온주입(ion implantation)하여 (이온주입 시 도즈: 1×1015/㎠ 이하) 저농도로 이온주입된 영역(15*)을 형성한다.
제1도 (c)에 도시된 바와 같이, 상기 필드 산화막(12), 게이트 산화막(13), 게이트 전극(14) 위에 산화막을 증착한 후 광 리소그래피와 식각 공정을 이용하여 측벽(side wall) 산화막(16)을 형성한다.
그 후 고농도의 n형 도펀트(As, P, 또는 Sb)를 이온주입하여(이온주입 시 도즈 : 1×1015/㎠ 이상) 고농도로 이온주입된 영역(17*)을 형성한다.
상기 제1도 (c)의 공정 후, 제1도 (d)에 도시된 바와 같이, 질소 분위기의(1atm 이하의 압력) 전기로(furnace)에서 열처리로 도펀트를 활성화시켜 저농도로 도핑된(lightly doped) 영역(15)과 소스/드레인(17)을 형성한다.
이어서, 제1도 (e)에 도시된 바와 같이, 제1도 (d)의 구조 위에 층간 산화막(18)을 증착한 후 광 리소그래피와 식각 공정으로 전극 접촉구멍(contact hole)을 만들고, 그 후 상기 층간 산화막(18) 및 접촉구멍 위에 알루미늄(Al)과 같은 금속막을 증착한 후 광 리소그래피와 식각 공정을 이용하여 금속 전극(19)을 형성하여 n형 MOSFET를 완성한다.
P형 MOSFET도 상기 제1도와 같은 방법으로 제작할 수 있으며(n형 실리콘 위에 제작됨), 그 때의 도펀트는 주로 붕소(Boron)가 이용된다.
제2도는 n형 SOI MOSFET의 일반적인 제조 방법을 나타내는 제작 단면도로서, 그 제조 방법을 개략적으로 설명하면, 먼저 제2도 (a)와 같이 p형 실리콘 기판(21)위에 산화막(22) 및 상기 산화막(22) 위에 단결정 실리콘 박막(21*)이 형성되어 있는 SOI용 기판을 광 리소그래피와 식각 공정을 이용하여 제2도 (b)와 같은 구조의 활성영역(active region)을 만든다.
이어서, 제2도 (c)에 도시된 바와 같이, 상기 활성층(21*)의 일부를 열산화시켜 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23)과 산화막(22) 위에 n+형 다결정 실리콘을 형성한 후 광 리소그래피와 식각 공정을 이용하여 게이트 전극(24)을 형성한다.
그 후 고농도의 n형 도펀트(As, P, 또는 Sb)를 이온주입하여(이온주입 시 도즈: 1×1015/㎠ 이상) 고농도로 이온주입된 영역(25*)을 형성한다.
상기 제2도 (c)의 공정 후, 제2도 (d)에 도시된 바와 같이, 질소 분위기의(1atm 이하의 압력) 전기로(furnace)에서 열처리로 도펀트를 활성화시켜 소스/드레인(25)을 형성한다.
제2도 (e)에서는 상기 제2도 (d)의 구조 위에 층간 산화막(26)을 증착한 후 광 리소그래피와 식각 공정으로 전극 접촉구멍을 만들고, 그 후 상기 층간 산화막(26) 및 접촉구멍 위에 알루미늄과 같은 금속막을 증착한 후 광 리소그래피와 식각 공정을 이용하여 금속 전극(27)을 형성하여 n형 SOI MOSFET를 완성한다.
P형 SOI MOSFET도 상기 제2도와 같은 방법으로 제작할 수 있으며(n형 단결정 실리콘 박막 위에 제작됨), 그 때의 도펀트는 주로 붕소가 이용된다.
제3도는 n채널 Poly-Si TFT의 일반적인 제조 방법을 나타내는 제작 단면도로서, 그 제조 방법을 개략적으로 설명하면 다음과 같다.
제3도 (a)에 도시된 바와 같이, 산화막이 형성되어 있는 실리콘 웨이퍼 또는 투명 절연기판(유리 또는 석영)(31) 위에 진성 비정질 실리콘 박막(32*)을 증착한다.
상기 제3도 (a)의 공정 후, 제3도 (b)에 도시된 바와 같이, 전기로에 의한 열처리나 램프-급속 열처리를 이용하여 비정질 실리콘을 고상결정화하여 진성 다결정 실리콘 박막(32)을 형성한다.
그 후 광 리소그래피와 식각 공정을 이용하여 상기 다결정 실리콘(32)을 패터닝(patterning)하여 TFT의 활성영역을 만든다.
상기 제3도 (b)의 공정 후, 제3도 (c)에 도시된 바와 같이, 게이트 산화막(33)을 기판 전면에 형성하고, 상기 게이트 산화막(33) 위에 다결정 실리콘을 형성한 후 광 리소그래피와 식각 공정을 이용하여 게이트 전극(34)을 패터닝한다.
그 후 고농도의 n형 도펀트(As, P, 또는 Sb)를 이온주입하여(이온주입 시 도즈: 1×1015/㎠ 이상) 고농도로 이온주입된 영역(35*)을 형성한다.
상기 제3도 (c)의 공정 후, 제3도 (d)에 도시된 바와 같이, 질소 분위기의(1atm 이하의 압력) 전기로(furnace)에서 열처리로 도펀트를 활성화시켜 소스/드레인(35)을 형성한다.
이어, 제3도 (e)에 도시된 바와 같이, 상기 제3도 (d)의 구조 위에 층간 산화막(36)을 증착한 후 광 리소그래피와 식각 공정으로 전극 접촉구멍을 만들고, 그 후 상기 층간 산화막(36) 및 접촉구멍 위에 알루미늄과 같은 금속막을 증착한 후 광 리소그래피와 식각 공정을 이용하여 금속전극(37)을 형성하여 n채널 Poly-Si TFT를 완성한다.
P 채널 Poly-Si TFT도 상기 제3도와 같은 방법으로 제작할 수 있으며, 그 때의 도펀트는 주로 붕소가 이용된다.
상기 제1,2도의 MOSFET와 SOI MOSFET에서 소스/드레인(17, 25)의 접합 깊이는 주로 상기 제1도 (c)와 제2도 (c)의 도펀트 이온주입시의 에너지와 상기 제1도 (d)와 제2도 (d)의 도펀트 활성화시의 열처리 조건에 의해 결정된다.
최근 반도체 장치의 집적도가 메가비트(Mbit)를 넘어 기가(giga) 시대로 접어듦에 따라 MOSFET(SOI MOSFET) 소자의 스케일링(scaling)이 급격히 진행되고 있다.
따라서, 상기 MOSFET(SOI MOSFET) 소자가 축소됨에 따라 소자의 펀치스로우(punchthrough: 채널 아래 영역에서 소스/채널, 드레인/채널간의 접합이 서로 맞붙는 현상)를 억제하기 위해 소스와 드레인의 접합 깊이를 극도로 얕게 조절하여야 한다.
그러나, 이러한 얕은 접합 깊이의 달성에 가장 큰 문제점은 상기 제1도 (d)와 제2도 (d)의 소스/드레인의 도펀트 활성화를 위한 높은 열처리 공정(800℃ 이상)이다.
도펀트를 충분히 활성화시키기 위해 열처리 온도를 높이면 도펀트의 확산이 크게 일어나 얕은 접합을 형성하기가 어려우며, 반대로 얕은 접합을 얻기 위해서 도펀트 활성화의 열처리 온도를 낮추면 도펀트의 활성화가 어려워 소스/드레인의 저항이 급격히 상승하는 문제가 발생한다.
상기의 도펀트의 활성화를 충분히 유지하면서도 도펀트의 확산을 억제하기 위한 방법으로 적외선 램프를 이용한 급속 열처리 방법이 제안되어 있으나, 웨이퍼내의 균일도를 유지하기 어려운 단점이 있었으며, 더욱이 향후의 웨이퍼 크기가 8인치 이상의 대형으로 커짐에 따라 급속 열처리의 균일도를 유지하기는 더욱 어렵게 된다.
한편, Poly-Si TFT 제작 시 상기 제3도 (d)의 도펀트 활성화를 위한 열처리 공정을 600℃ 이하의 저온에서 수행할 경우 통상 20시간 이상이 소요되는 열처리 시간이 매우 긴 단점이 있다.
TFT-LCD의 기판으로 저가의 유리를 사용하려면 Poly-Si TFT 제작시의 공정 온도를 600℃ 이하로 낮추어야 하는데, 이 경우 도펀트 활성화 공정에 장시간이 소요되어 Poly-Si TFT의 제조 생산성이 매우 낮아지게 되는 문제점이 있다.
상기와 같은 문제점들을 해결하기 위한 본 발명의 목적은, 상기 MOSFET와 SOI MOSFET에서의 소스/드레인의 접합 깊이를 매우 얇도록 하고 저온에서의 도펀트 활성화가 이루어도록 하며, 상기 Poly-Si TFT 제조에 있어서 빠른 시간 내에 도펀트의 저온 활성화가 이루어질 수 있도록 하는 반도체 장치 제작에서의 도펀트 활성화 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 모스 전계 효과 트랜지스터, 에스오아이 모스 전계 효과 트랜지스터 및 다결정 실리콘 박막 트랜지스터 등의 반도체 장치의 소스/드레인 형성을 위한 이온주입 후의 도펀트 활성화 공정을 질소(N2), 헬륨(He), 아르곤(Ar), 수소(H2), 산소(O2) 중 어느 한 기체, 또는 상기 기체 중에서 2종류 이상의 혼합기체로 이루어진 상압 이상의 고압(high pressure) 전기로에서 열처리하여 수행하는 데에 있다.
이하, 본 발명의 새로운 도펀트 활성화 방법을 다음과 같이 제안한다.
즉, 상기 제1도 (d), 제2도 (d), 제3도 (d)의 도펀트 활성화 공정을 질소(N2), 헬륨(He), 아르곤(Ar), 수소(H2), 산소(O2) 중 어느 한 기체, 또는 상기 기체 중에서 2종류 이상의 혼합 기체로 이루어진 상압 이상의 고압(high pressure) 전기로에서 열처리하여 수행하도록 한다.
반도체 장치 제작에서 소스/드레인 형성을 위한 이온주입 공정은 도펀트 불순물의 실리콘 내로의 주입뿐만 아니라, 실리콘에 상당한 결정 손상을 일으켜 단결정 상태를 비정질 상태로 변환시킨다.
또한, 이온주입된 도펀트 원자는 3-배위(3-fold coordinated)의 상태로 존재하기 때문에 전자(electron)나 정공(hole)을 생성할 수 없다.
반도체 장치 제작에서 상기 이온주입에 따른 도펀트의 활성화 및 결정 손상의 회복은 고온의 열처리로 이루어진다.
상기 열처리에 의해 비정질 상태의 실리콘은 결정 상태로 전환되고, 동시에 3-배위의 도펀트도 4-배위의 도너(donor) 또는 주개(acceptor)로 바뀌어 전자 또는 정공을 생성하여 전기전도도를 높인다.
일반적으로 이온주입 후 도펀트 활성화 및 결정 손상 회복을 위한 열처리는 1atm 이하의 저압 질소 분위기에서 이루어지나, 본 발명에서는 1atm 이상의 고압 분위기에서 수행함으로써 전체적인 열처리 공정을 단축시킬 수 있다.
제4도는 다결정 실리콘 박막내의 도펀트 활성화 및 결정 손상 회복에 대한 고압 열처리 효과를 나타낸다.
상기 다결정 실리콘 박막은 산화막 위에 1200Å의 두께로 형성되어 있으며, 인(P)과 BF2를 이온주입한 후 600℃에서 열처리 시간에 따른 면저항을 측정하여 도펀트 활성화율을 평가하였다.
상기 제4도에서 알 수 있듯이 도펀트 활성화가 종래의 상압 이하의 열처리 분위기보다 고압 분위기에서 더 빨리 진행됨을 알 수 있다.
즉, 고압 분위기에서 보다 짧은 열처리 시간 내에 면저항이 낮아진다.
이것은 본 발명의 고압 열처리를 이용하면 도펀트 활성화에 필요한 열처리 공정을 단축시킬 수 있고, 동시에 열처리에 의한 도펀트의 확산을 억제시킬 수 있음을 의미한다.
이상과 같이, 본 발명은 도펀트 활성화(이온주입된)를 위한 열처리 공정을 고압의 전기로에서 수행함으로써, 도펀트 활성화에 필요한 전체적인 열처리 시간을 단축하고, 또한 열처리 온도를 저하시킬수 있어 MOSFET와 SOI MOSFET에서 소스/드레인의 접합 깊이를 매우 얕게 할 수 있으며, 또한, 600℃ 이하의 저온 Poly-Si TFT 제작에서 도펀트의 활성화를 짧은 시간 내에 달성할 수 있어 Poly-Si TFT의 제조 생산성을 향상시킬 수 있다.
Claims (3)
- 반도체 장치 제작에서 도펀트 활성화 방법에 있어서, 반도체 장치의 소스/드레인 형성을 위한 이온주입 후의 도펀트 활성화 공정을 질소(N2), 헬륨(He), 아르곤(Ar), 수소(H2), 산소(O2) 중 어느 한 기체로 이루어진 상압 이상의 고압(high pressure) 전기로에서 열처리하여 수행하는 것을 특징으로 하는 반도체 장치 제작에서의 도펀트 활성화 방법.
- 제1항에 있어서, 상기 기체 중에서 2종류 이상의 혼합기체로 이루어진 상압 이상의 고압(high pressure) 전기로에서 열처리하여 수행하는 것을 특징으로 하는 반도체 장치 제작에서의 도펀트 활성화 방법.
- 제1항 또는 제2항에 있어서, 상기 반도체 장치는 모스 전계 효과 트랜지스터, 에스오아이 모스 전계 효과 트랜지스터, 다결정 실리콘 박막 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치 제작에서의 도펀트 활성화 방법.
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| KR100870324B1 (ko) * | 2006-06-16 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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