KR20020091815A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명에서는, 박막 트랜지스터(TFT)를 제조할 때에 필요하게 되는 열처리를 상대적으로 저온으로 실시하는 방법을 제공한다. 이 방법에서는, 실리콘계 반도체층의 적어도 일부를 결정화하는 가열 공정에 있어서, 실리콘계 반도체층의 소스 영역 및 드레인 영역에서, 실리사이드를 생성시킨다. 본 발명의 TFT는, 채널 영역과, 이것을 끼우도록 배치된 소스 영역 및 드레인 영역을 포함하는 실리콘계 반도체층과, 소스 영역에 전기적으로 접속된 소스 전극과, 드레인 영역에 전기적으로 접속된 드레인 전극과, 소스 전극 및 드레인 전극과 절연된 게이트 전극을 포함하고, 소스 영역 및 드레인 영역이 실리사이드를 포함하고 있다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법, 및 그것을 이용한 어레이 기판, 화상 표시 장치, 예를 들면 액티브 매트릭스형 액정 표시 장치, 액티브 매트릭스형 유기 일렉트로 루미네센스(electroluminescence)(EL) 표시 장치에 관한 것이다.
종래로부터, 액정 표시 장치 등의 화소 스위칭 소자로서, 다결정 실리콘(폴리실리콘)을 반도체층에 이용한 박막 트랜지스터(TFT)가 널리 이용되고 있다.
폴리실리콘 TFT의 대표적인 구성을 도 14에 도시한다. 이 TFT에서는, 글라스 기판(81) 상에 언더 코트층(82)이 형성되고, 이 층의 표면의 소정의 위치에 폴리실리콘 반도체층(83)이 형성되어 있다. 이 반도체층(83)은, 채널 영역(84)과, 이 영역을 끼우도록 배치된 소스 영역(85) 및 드레인 영역(86)을 포함하고 있다. 채널 영역(84)과, 소스 영역(85) 및 드레인 영역(86)의 사이에는 각각 LDD(Lightly Doped Drain) 영역(87a, 87b)이 개재되어 있다. 폴리실리콘 반도체층(83)은 콘택트 홀을 제외하고 게이트 절연층(88)에 덮여져 있고, 게이트 절연층(88) 상의 채널 영역 위쪽에는 게이트 전극(89)이 배치되어 있다. 소스 영역(85) 및 드레인 영역(86)은 콘택트 홀을 통해서 양 영역에 각각 접속된 소스 전극(91a) 및 드레인전극(91b)에 접속되어 있다. 각 전극간 및 상부 구조와의 전기적 절연 등을 위해서, 층간 절연막(90) 및 패시베이션 막(93)이 형성되어 있다.
상기 구성의 박막 트랜지스터의 제조 방법에 대해서 도 15 및 도 16을 참조하여 설명한다.
(a) 먼저, 기판(81) 상의 언더 코트층(82)의 표면에 비정질 실리콘을 퇴적하고 비정질 실리콘층(a-Si층)(100)을 형성한다(도 16a).
(b) 다음에, 이 a-Si층(100)에 레이저 광을 조사하여 용융 결정화(레이저 어닐)하고, 포토리소그래피와 에칭에 의한 패터닝에 의해, 섬 형상의(고립화한) 폴리실리콘층(p-Si층)(101)을 형성한다(도 16b).
(c) 계속해서, 섬 형상의 p-Si층(101)을 덮도록 게이트 절연층(88)을 형성한다(도 16c).
(d) 또한, 게이트 절연층(88) 상에서 채널 영역이 되는 영역의 위쪽에 게이트 전극(89)을 형성한다(도 16d).
(e) 다음에, 게이트 전극(89)을 마스크로 하여, 기판의 상측 방향으로부터 낮은 도즈량의 불순물의 이온(예를 들면 인 이온)을 도핑함(1회째의 도핑)으로써, p-Si층(101)의 게이트 전극(89) 직하(直下)를 제외한 영역을 저불순물 농도 영역으로 한다. 이 저불순물 농도 영역이 n-영역(102a, 102b)이 되고, 게이트 전극(89) 직하의 영역이 채널 영역(84)이 된다(도 16e).
(f) 계속해서, 소스 영역 및 드레인 영역이 되는 영역을 개구로 하는 레지스트 마스크(30)를 형성하고, 상측 방향으로부터 높은 도즈량의 불순물 이온(예를 들면 인 이온)을 도핑한다(2회째의 도핑). 이것에 의해, p-Si층의 채널 영역(84) 양측에 저불순물 농도의 LDD 영역(87a, 87b)이 형성되고, 또한 그 양측에 고불순물 농도의 소스 영역(85) 및 드레인 영역(86)이 형성된다(도 16f).
(g) 또한, 레지스트 마스크를 제거하고, 예를 들면 600℃ 정도의 고온으로 1시간 정도 열처리를 행한다. 이것에 의해, 불순물 이온 주입에 의해서 생긴 소스 영역(85) 및 드레인 영역(86)의 결정 결함이 수복(修復)(결정화)되는 동시에, 불순물 이온이 활성화된다(도 16g).
(h) 다음에, 게이트 전극(89)을 덮도록 층간 절연층(90)을 형성한다(도 16h).
(i) 계속해서, 층간 절연층(90) 및 게이트 절연층(88)을 관통하는 콘택트 홀(103a, 103b)을 형성한다(도 16i).
(j) 또한, 콘택트 홀(103)의 내부에 금속을 충진하여 소스 전극(91a) 및 드레인 전극(91b)을 형성하고, 이들 전극을 덮도록 패시베이션 막(93)을 형성한다(도 16j).
이렇게 해서, 폴리실리콘을 이용한 박막 트랜지스터(TFT)를 얻을 수 있다. 이 TFT는 큰 직경의 결정립을 다수 포함하는 폴리실리콘을 반도체층에 사용하고 있기 때문에, 전자 이동도가 10∼수 100 ㎠/Vs로 높다.
이 TFT에서는 불순물 이온 주입 후에 반도체층을 결정화(활성화)하기 때문에, 600℃ 정도 이상의 고온의 열처리가 필요하게 된다. 이와 같은 고온의 열처리를 실시하면, 소스 영역, 드레인 영역 및 LDD 영역에 주입된 불순물 이온이 채널 영역에까지 확산하기 쉽게 되기 때문에, TFT 사이에서의 구동 특성의 편차가 커진다.
구동 특성의 편차는 TFT가 미세하게 되면 될수록 현저해진다. 이 때문에, 이 편차는 다수의 미세한 TFT를 1개의 기판 상에 배치한 화상 표시 장치에서는 큰 문제가 된다.
본 발명자는, 실리콘계 반도체층의 열처리 공정에 있어서, 이 층의 가운데에 실리사이드를 생성하도록 하면, 결정화의 온도를 낮게 할 수 있는 것을 발견하고, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 TFT는 채널 영역 및 이 채널 영역을 끼우도록 배치된 소스 영역 및 드레인 영역을 포함하는 실리콘계 반도체층과, 소스 영역에 전기적으로 접속된 소스 전극과, 드레인 영역에 전기적으로 접속된 드레인 전극과, 소스 전극 및 드레인 전극과 절연된 게이트 전극을 포함하고 있다. 그리고, 소스 영역 및 드레인 영역이 실리사이드를 포함하는 것을 특징으로 한다.
본 발명은 상기 TFT를 제조하는 방법도 제공한다. 이 제조 방법은, 실리콘계 반도체층을 형성하는 공정과, 이 실리콘계 반도체층의 적어도 소스 영역 및 드레인 영역이 되는 영역에, 불순물 이온을 주입하는 공정과, 실리콘계 반도체층을 가열함으로써, 실리콘계 반도체층의 적어도 일부를 결정화하는 가열 공정을 포함하고 있고, 가열 공정에서의 가열에 의해, 실리콘계 반도체층의 소스 영역 및 드레인영역에서 실리사이드를 생성시키는 것을 특징으로 한다.
가열 공정에서 층 가운데에 실리사이드를 생성시키면, 실리사이드가 결정핵이 되어 결정화가 진행되기 때문에, 종래보다도 낮은 온도로 실리콘계 반도체층의 결정화, 예를 들면 결정 결함의 수복을 실시할 수 있다. 이 때문에, 종래보다도 구동 특성의 편차가 작은 TFT를 제조할 수 있다.
또한, 본 명세서에 있어서, 실리콘계 반도체층이란, 실리콘을 포함하는 반도체층, 특히, 실리콘과, 실리콘과 동족의 원소인 게르마늄의 합계량이 50원자% 이상을 차지하는 반도체층을 말한다.
도 1은 본 발명의 박막 트랜지스터(TFT)의 제조 방법의 일례를 설명하기 위한 흐름도,
도 2a 내지 도 2l은 각각 도 1에 도시된 제조 방법을 더욱 상세하게 설명하기 위한 단면도,
도 3a 내지 도 3c는 각각 도 1 및 도 2에 도시된 제조 방법의 변경예를 설명하기 위한 단면도,
도 4a 내지 도 4h는 각각 도 1 및 도 2에 도시된 제조 방법의 다른 변경예를 설명하기 위한 단면도,
도 5는 도 1 및 도 2에 도시된 제조 방법의 또 다른 변경예를 설명하기 위한 흐름도,
도 6은 TFT의 열처리 온도와 온 전류의 관계를 도시하는 그래프,
도 7a 내지 도 7d는 각각 도 1 및 도 2에 도시된 제조 방법의 또 다른 변경예를 설명하기 위한 단면도,
도 8a 내지 도 8c는 각각 도 1 및 도 2에 도시된 제조 방법의 또 다른 변경예를 설명하기 위한 단면도,
도 9는 채널 영역의 두께와 TFT의 전류값의 관계를 도시하는 그래프,
도 10은 소스 영역 및 드레인 영역의 두께와 TFT의 전류값의 관계를 도시하는 그래프,
도 11은 본 발명의 TFT의 일례를 도시하는 단면도,
도 12는 본 발명의 TFT의 다른 일례를 도시하는 단면도,
도 13은 본 발명의 TFT의 또 다른 일례를 도시하는 단면도,
도 14는 종래의 TFT의 단면도,
도 15는 종래의 TFT의 제조 방법의 일례를 도시하는 흐름도,
도 16a 내지 도 16j는 각각 도 15에 도시된 종래의 방법을 더욱 상세하게 설명하기 위한 단면도,
도 17은 본 발명의 TFT를 이용한 액정 표시 장치의 일례에서의 배선을 도시하는 도면,
도 18은 본 발명의 TFT를 이용한 유기 EL 표시 장치의 일례에서의 배선을 도시하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 기판2 : 언더 코트층
5 : 게이트 절연층6 : 게이트 전극
7 : 채널 영역9a, 9b : LDD 영역
10 : 소스 영역11 : 드레인 영역
13a, 13b : 실리사이드부14 : 층간 절연층
17a : 소스 전극17b : 드레인 전극
18 : 패시베이션 막20 : 실리콘계 반도체층
이하, 본 발명의 TFT의 바람직한 실시 형태에 대해서 설명한다.
실리콘계 반도체층은 다결정 실리콘(폴리실리콘)이어도 좋고, 실리콘 및 게르마늄을 포함하고 있어도 좋다. 후자의 경우, 소스 영역 및 드레인 영역이 실리콘 및 게르마늄을 포함하고, 채널 영역이 실리콘층인 것이 바람직하다. 게르마늄의 주입에 의해, 소스 영역 및 드레인 영역에서의 밴드 갭이 작아진다.
소스 영역 및 드레인 영역에서의 게르마늄 농도(Ge)는 1원자% 이상 80원자% 이하가 적합하다. Ge 농도가 1원자%보다 작으면 Ge 첨가의 효과를 충분히 얻을 수 없고, Ge 농도가 80원자%를 넘으면 소스 영역 등의 결함이 급격하게 증대하기 때문에 TFT의 특성이 크게 열화할 우려가 있다. Ge 농도의 더욱 적합한 범위는 20원자% 이상 60원자% 이하이다.
실리콘 및 게르마늄을 포함하는 반도체층은, 실리콘 게르마늄층, 보다 구체적으로는 다결정 실리콘 게르마늄층으로 하면 좋다.
실리사이드는 적어도 소스 영역에서의 소스 전극과의 계면 및 드레인 영역에서의 드레인 전극과의 계면에 형성하면 된다. 각 전극과의 계면에 실리사이드를 형성하면, 소스 전극 및 드레인 전극과 반도체층과의 접촉 저항(콘택트 저항)이 저감한다. 접촉 저항의 저감은 온 전류의 증대에 효과가 있다. 이 경우, 실리사이드는 소스 영역에서의 소스 전극과의 계면 및 드레인 영역에서의 드레인 전극과의 계면을 제외한 계면에는 형성하지 않는 것이 바람직하다. 바꿔 말하면, 소스 영역 및 드레인 영역의 계면에서, 실리사이드는 소스 영역에서의 소스 전극과의 계면 및 드레인 영역에서의 드레인 전극과의 계면에만 형성하는 것이 바람직하다. 오프 전류의 증대를 방지하기 때문이다.
오프 전류를 억제하기 위해서는, 소스 영역 및 드레인 영역에서 채널 영역(경우에 따라서는 LDD 영역)과 접촉하는 부분에는 실리사이드를 형성하지 않는 것이 바람직하다. 특히, 소스 영역 및 드레인 영역이 각각 실리콘 및 게르마늄을 포함하는 경우에는, 실리콘층보다도 저항값이 작아지기 때문에, 실리사이드를 형성하는 부분에 배려를 할 필요가 높아진다.
채널 영역은 실리콘계 반도체층의 두께 방향을 따라서 관찰하였을 때에, 소스 영역 및 드레인 영역에서 실리사이드를 포함하는 부분의 어느 것 보다도 얇은 부분을 포함하는 것이 바람직하다. 이 바람직한 예에 의하면, 실리사이드의 형성에 의한 오프 전류의 증대를 억제할 수 있다. 또, 상기 두께 방향을 따라서 관찰하였을 때, 소스 영역 및 드레인 영역에서 실리사이드를 포함하는 부분의 두께가100㎚ 이상이고, 채널 영역이 두께 40㎚ 이상 70㎚ 이하의 부분을 포함하는 것이 바람직하다. 이 바람직한 예에 의하면, 충분히 높은 온 전류와 충분히 낮은 오프 전류를 구비한 TFT를 얻기 쉬워진다.
실리콘계 반도체층은 채널 영역과 소스 영역의 사이, 및 채널 영역과 드레인 영역의 사이에, 각각 불순물 농도가 채널 영역보다도 높고 소스 영역 및 드레인 영역보다도 낮은 영역, 예를 들면, LDD 영역을 더 포함하고 있어도 좋다.
게이트 전극의 측면에는 절연성의 측벽(사이드월)을 형성해도 좋다. 이 측벽은 적어도 게이트 전극의 서로 대향하는 한쌍의 측면에 접하도록 배치하는 것이 바람직하다. 이 측벽은 오프 전류를 저감하는데에 유효하다. 따라서, 소자가 미세화된 경우, 예를 들면, 사이드월이 접하는 한쌍의 측면 사이의 거리가 예를 들면 2㎛ 이하, 특히 1㎛ 이하인 경우에는, 상기와 같이 사이드월을 형성하면 좋다. 또한, 게이트 전극의 측면을 저면이라고 정했을 때의 사이드월의 두께(실리콘 반도체층의 면내 방향으로 측정한 두께)는 1㎛ 이하, 예를 들면 0.3∼0.5㎛가 적합하다.
가열 공정에서는 실리콘계 반도체층을 450℃ 이하로 가열하면 좋다. 가열 온도를 450℃ 이하로 하면, 기판으로서, 비(非)어닐 글라스나 왜곡점 온도가 낮은(예를 들면 500℃ 이하) 글라스 기판을 이용할 수 있기 때문에, 저렴한 제품의 제공이 용이해진다. 또한, 가열 온도의 하한은 특별히 제한되지 않지만, 결정화의 지향을 위해서는 350℃ 이상이 적합하다.
본 발명의 제조 방법에서는 상술한 이유에 의해, 실리콘계 반도체층을, 그 두께 방향을 따라서 관찰하였을 때에, 채널 영역에, 소스 영역 및 드레인 영역에서실리사이드를 포함하는 부분의 어느 것 보다도 얇은 부분을 포함하도록 형성하면 좋다. 또, 게이트 전극의 측면에 절연성의 측벽을 형성하는 공정을 더 포함하고 있어도 좋다.
본 발명의 제조방법에서는, 가열 공정의 전에, 실리콘계 반도체층에 접하도록 금속층을 형성하는 공정을 실시하고, 가열 공정에서, 금속층에 포함되는 금속과 실리콘계 반도체층에 포함되는 실리콘으로부터 실리사이드(금속 실리사이드)를 생성시켜도 좋다. 이 경우에는, 금속층을 형성하는 공정의 전에, 실리콘계 반도체층의 일부를 덮도록 절연층(마스크)을 형성하는 공정을 또한 실시하고, 금속층을 형성하는 공정에 있어서, 마스크에 의해 덮여져 있지 않은 실리콘계 반도체층의 표면에 접하도록 금속층을 형성하면 좋다. 실리사이드를 소정의 위치에 형성하기 때문이다. 그리고, 상기 마스크를 이용하여 금속층을 형성한 영역과 동일 영역과 접하도록, 소스(드레인) 전극을 형성하여도 좋다.
본 발명의 제조 방법에서는 가열 공정 전에 실리콘계 반도체층에 금속 이온을 주입하는 공정을 더 포함하고, 이 금속 이온과 실리콘계 반도체층에 포함되는 실리콘으로부터 실리사이드를 생성시켜도 좋다.
실리콘계 반도체층은 기판 상에 형성된다. 기판 상에 직접 형성하지 않고, 언더 코트층을 통해서 형성해도 좋다.
실리콘계 반도체층은 비정질층으로서 형성하고, 이 비정질층을 결정화시킨 층을 이용하면 좋다. 결정화는, 가열 공정 전, 예를 들면 불순물 이온을 주입하는 공정의 전에, 예를 들면 레이저 어닐에 의해 행하면 좋다. 결정화시킨 후에 불순물 이온을 주입하면, 실리콘계 반도체층의 적어도 일부에 결정 결함이 생성된다(비정질화한다). 이 경우에는, 소스 영역 및 드레인 영역에서의 결정 결함이 가열 공정에서 수복된다(결정화된다).
실리콘계 반도체층은 비정질층으로서 형성하고, 이 비정질층의 결정화를 상기 가열 공정에서 행하여도 좋다. 이 경우는, 비정질 전체의 결정화와 실리사이드의 생성이 동일한 가열 공정으로 진행한다. 비정질층 전체의 결정화와 실리사이드의 생성을 동시에 행하는 경우의 가열은 레이저 광의 조사에 의해 행하여도 좋다. 본 발명의 가열 공정에서의 가열 수단은 특별히 한정되지 않는다.
본 발명의 한 형태에서는, 기판 상에 실리콘계 반도체층을 형성하는 공정과, 이 층의 소스 영역 및 드레인 영역에 대응하는 영역에 불순물 이온을 주입하는 공정과, 이 층의 소스 영역 및 드레인 영역에 대응하는 영역의 표면의 적어도 일부에 금속층을 형성하는 공정과, 불순물 이온이 주입되고 또한 금속층과 접하는 실리콘계 반도체층을 가열함으로써, 이 반도체층을 결정화시키고, 또한 이 반도체층 중에서 실리콘과 금속층에 포함되는 금속을 반응시켜서 실리사이드를 생성시키는 공정이 실시된다.
이 방법에 의하면, 금속층으로부터 실리콘계 반도체로 금속이 확산하여 실리콘과 반응하고, 실리사이드가 생성된다. 그리고, 이 실리사이드가 결정핵이 되어 결정 성장한다. 이 때문에, 종래의 열처리보다 낮은 온도이어도 실리콘계 반도체층의 결정 결함을 수복할 수 있다. 또, 실리사이드가 소스 영역 및 드레인 영역의 표층 근방에서 생성되기 때문에, 접촉 저항이 낮아지기 쉽다.
또한, 상기의 방법에서는, 불순물 이온의 주입을 금속층의 형성에 앞서서 행하여도 좋고, 금속층을 형성한 후 행하여도 좋다.
본 발명의 다른 한 형태에서는, 기판 상에 실리콘계 반도체층을 형성하는 공정과, 이 층의 소스 영역 및 드레인 영역에 대응하는 영역에 불순물 이온을 주입하는 공정과, 이 층의 소스 영역 및 드레인 영역에 대응하는 영역에 금속 이온을 주입하는 공정과, 불순물 이온 및 금속 이온이 주입된 실리콘계 반도체층을 가열함으로써, 이 반도체층을 결정화시키고, 또한 이 반도체층 중에서 실리콘과 금속 이온을 반응시켜서 실리사이드를 생성하는 공정이 실시된다.
이 방법에 있어서도, 실리콘계 반도체층 중에서 실리사이드가 생성되고, 이 실리사이드가 결정핵으로서 작용하기 때문에, 종래보다도 낮은 온도로 결정화를 실시할 수 있다. 이 방법에서는, 금속 이온의 주입 에너지를 제어하면, 소스 영역 및 드레인 영역의 임의의 깊이에 임의의 농도로 금속 이온을 주입할 수 있다. 이 때문에, 결정화의 제어를 행하기 쉽다고 하는 이점이 있다.
이 방법에서도, 불순물 이온의 주입을 금속 이온의 주입에 앞서서 행하여도 좋고, 금속 이온을 주입한 후 행하여도 좋다. 또, 불순물 이온과 금속 이온을 동시에 주입하여도 상관없다.
본 발명의 또 다른 한 형태에서는, 기판 상의 소스 영역 및 드레인 영역에 대응하는 영역의 적어도 일부에 금속층을 형성하는 공정과, 이 금속층을 덮도록 실리콘계 반도체층을 형성하는 공정과, 이 층의 소스 영역 및 드레인 영역에 대응하는 영역에 불순물 이온을 주입하는 공정과, 불순물 이온이 주입된 실리콘계 반도체층을 가열함으로써, 이 반도체층을 결정화시키고, 또한 이 반도체층 중에서 실리콘과 금속층에 포함되는 금속을 반응시켜서 실리사이드를 생성시키는 공정이 실시된다.
이 방법에 있어서도, 층 중에서 실리사이드가 생성되고, 이 실리사이드를 결정핵으로서 결정 성장하기 때문에, 종래보다도 낮은 온도로 결정화할 수 있다. 이 방법에서는 면적이 작은 금속층을 먼저 형성하기 때문에, 미세한 TFT를 높은 정밀도로 제조하는 것이 용이해진다는 이점이 있다.
본 발명의 또 다른 한 형태에서는, 실리콘계 반도체층을 형성하는 공정에 있어서, 채널 영역이 되는 영역이, 소스 영역 및 드레인 영역이 되는 각 영역의 적어도 일부보다도 얇게 되도록 실리콘계 반도체층이 형성된다. 그리고, 실리사이드를 소스 영역 및 드레인 영역에서의 상기 적어도 일부에 형성한다. 이 방법에 의하면, 실리사이드에 기인하는 오프 전류를 억제하기 쉽게 된다.
이와 같이, 본 발명의 TFT에서는, 실리사이드를 채널 영역에 접하지 않도록 배치하면 된다. 따라서, 상기 각 형태에서, 금속층은 채널 영역에 접하지 않는 영역에 형성하는 것이 바람직하고, 금속 이온은 채널 영역에 접하지 않는 영역에 주입하면 된다.
또한, 막 두께에 차이가 있는 실리콘계 반도체층의 형성 방법은 특별히 제한되지 않지만, 예를 들면, 미리 얇은 막을 성막한 후, 이 층의 소스 영역 및 드레인 영역이 되는 영역에만 또한 막을 형성하면 된다. 또 예를 들면, 미리 두꺼운 층을 형성한 후, 이 층의 소스 영역 및 드레인 영역이 되는 영역을 제외한 영역에서 층의 일부를 제거하면 된다.
또한, 본 발명의 다른 형태에서는, 실리콘계 반도체층의 소스 영역 및 드레인 영역이 되는 영역에, 게르마늄 이온을 주입하는 공정을 더 포함하고 있어도 좋다. 이 방법에 의하면, 소스 영역 및 드레인 영역이 실리콘 게르마늄층이고, 채널 영역이 실리콘층인 TFT를 제조할 수 있다.
본 발명의 TFT는, 예를 들면, 이하에 도시하는 바와 같은 디바이스에 적용할 수 있다. 이하의 화상 표시 장치는 본 발명의 TFT가 기판 상에 배치된 어레이 기판을 포함하고 있다.
〔액정 표시 장치〕
도 17에 도시한 액티브 매트릭스형 액정 표시 장치(100)에서는, 매트릭스 형상으로 배치된 스위칭 트랜지스터(113)에 의해, 이 트랜지스터에 대응하는 액정(114)이 구동한다. 스위칭 트랜지스터(113)는 각각 게이트 선(111), 데이터 선(112) 및 그라운드 선(115)에 접속되어 있다. 각 게이트 선(111)은 게이트 선 구동 회로(101)에 접속되고, 각 데이터 선(112)은 데이터선 구동 회로(102)에 접속되어 있다. 스위칭 트랜지스터(113)를 본 발명의 TFT로 함으로써, 양호한 표시 특성을 실현할 수 있다.
〔유기 EL 표시 장치〕
도 18에 도시한 유기 EL 표시 장치(200)에서는, 매트릭스 형상으로 배치된 스위칭 트랜지스터(214) 및 유지 트랜지스터(215)에 의해, 이 트랜지스터에 대응하는 유기 EL 소자(217)가 구동한다. 스위칭 트랜지스터(214)는 각각 게이트선(211)및 데이터선(212)에 접속되고, 또한 유지 용량 소자(216)를 통해서 전원선(213)에 접속되어 있다. 유지 트랜지스터(215)는, 스위칭 트랜지스터(214), 전원선(213) 및 유기 EL 소자(217)에 접속되어 있다. 유기 EL 소자(217)는 그라운드선(218)에도 접속되어 있다. 각 게이트선(211)은 게이트선 구동 회로(201)에 접속되고, 각 데이터선(212)은 데이터선 구동 회로(202)에 접속되어 있다. 스위칭 트랜지스터(214) 및 유지 트랜지스터(215)를 본 발명의 TFT로 함으로써 양호한 표시 특성을 실현할 수 있다.
이하, 본 발명의 실시 형태에 대해서, LDD 영역을 갖는 톱 게이트형의 박막 트랜지스터(게이트 길이 1㎛)를 예로 하여 도면을 참조하면서 또한 설명한다.
〔실시 형태 1〕
(a1) 먼저, 플라즈마 CVD법 또는 감압 CVD법에 의해, 글라스 기판(1)의 SiO2층(언더 코트층)(2) 상에 두께가 50㎚인 비정질 실리콘층(a-Si층)(3)을 형성하고, 또한 질소 분위기에서 450℃의 온도로 탈수소화 처리를 행한다(도 2a).
(b1) 다음에, XeCl, KrF 등을 여기 가스로 하는 엑시머 레이저를 이용한 레이저 어닐에 의해 a-Si층(3)의 용융 결정화(폴리실리콘화)를 행하고, 또한, 포토리소그래피와 에칭을 행하여, 소정의 위치에 섬 형상의 폴리실리콘층(p-Si층)(4)을 형성한다(도 2b).
(c1) 계속해서, p-Si층(4)을 덮도록 게이트 절연층(5)으로서 두께 100㎚의 SiO2층을 형성한다(도 2c).
(d1) 또한, MoW 합금을 스퍼터링법 등에 의해 두께 약 400∼500㎚로 성막하고, 포토리소그래피와 에칭에 의해, 게이트 전극(6)으로서 MoW 합금층을 형성한다(도 2d). 또한, 게이트 전극으로서는, MoW 합금 대신에, 예를 들면, Ta와 MoW 합금의 적층 구조체를 이용하여도 좋다.
(e1) 다음에, 게이트 전극(6)을 마스크로 하여 1회째의 불순물 도핑을 행한다. 예를 들면, 도즈량 5 ×1012개/㎠으로 인 이온을 주입한다. 이것에 의해, 게이트 전극(6)의 직하는 불순물이 도핑되어 있지 않은 채널 영역(7)이 되고, 이 채널 영역(7)을 제외한 부분은, 불순물이 도핑된 n- 영역(8a, 8b)이 된다(도 2e).
(f1) 계속해서, 소스 영역 및 드레인 영역이 되는 영역의 표면을 개구로 한 레지스트 마스크(30)를 형성하고, 2회째의 불순물 도핑을 행한다. 예를 들면, 도즈량 1 ×1014개/㎠로 인 이온을 주입한다. 이것에 의해, 1회째에 불순물 이온이 도핑된 영역에서 2회째에는 불순물 이온이 도핑되지 않았던 영역은 불순물 농도가 낮은 영역(n-영역 ; LDD 영역(9a, 9b))이 되고, 2회 모두 불순물이 도핑된 영역은 불순물 농도가 높은 영역(n+영역 ; 소스 영역(10), 드레인 영역(11))이 된다(도 2f).
(g1) 또한, 레지스트 마스크를 제거한 후, 소스 영역(10) 및 드레인 영역(11) 상의 게이트 절연층(5)에 에칭을 실시하고, 소스 영역(10) 및 드레인 영역(11)의 표면의 일부를 노출시킨다(도 2g). 에칭을 실시하는 부분은, 후술하는콘택트 홀의 개구부, 즉 소스 전극 및 드레인 전극과의 접합부와 동일 부분이 바람직하다.
(h1) 다음에, 에칭에 의해 개구한 부분에, 금속층(12a, 12b)으로서, 스퍼터링법 등에 의해, 약 20㎚ 정도의 두께의 티탄막을 형성한다(도 2h). 또한, 티탄막 대신에, 코발트, 니켈 등의 금속층을 사용하여도 좋다.
(i1) 계속해서, 예를 들면, 450℃로 약 1시간의 열처리를 행한다. 이것에 의해, 티탄막 중의 티탄이 소스 영역 및 드레인 영역 내로 확산한다. 그리고, 확산한 티탄과 실리콘으로부터 금속 실리사이드(티탄 실리사이드)를 생성하는 동시에, 생성한 티탄 실리사이드가 결정핵이 되어, 불순물 이온의 주입에 의해서 비정질화한 반도체층이 결정화한다.
그 후, 미반응의 금속층(티탄막)을 120℃ 정도의 산(예를 들면 열 황산)으로 제거한다. 이렇게 해서, 소스 영역(10) 및 드레인 영역(11)의 표면 근방에, 금속 실리사이드를 포함하는 부분(실리사이드부)(13a, 13b)가 형성된다(도 2i).
또한, 도 2i에서는 실리사이드부(13a, 13b)를 명확한 경계선으로 구분하고 있지만, 금속(티탄)의 확산의 정도에 따라서는 실리사이드부의 경계선은 반드시 명확하게는 되지 않는다(이하 동일).
(j1) 또한, 게이트 전극(6)을 덮도록 층간 절연층(14)으로서 실리콘 산화막을 형성한다(도 2j).
(k1) 다음에, 층간 절연층(14)(두께 300㎚) 및 게이트 절연층(5)을 관통하는 콘택트 홀(16a, 16b)을 형성한다(도 2k).
(l1) 계속해서, 소스 전극(17a) 및 드레인 전극(17b)으로서, 티탄/알루미늄막(두께 80㎚/4000㎚)을 형성하고, 또한 패시베이션 막(18)으로서 실리콘 질화막(두께 500㎚)을 형성한다. 그 후, 수소 분위기 또는 질소 분위기 중에서 350℃ 정도로 1시간 정도의 열처리를 행한다. 이것에 의해, 폴리실리콘 및 폴리실리콘과 게이트 절연층의 계면에 수소를 도입한다. 이렇게 해서, 소스 영역 및 드레인 영역이 실리사이드를 포함하는 TFT를 얻을 수 있다.
상기 공정 (a1)∼(l1)을 도 1에 모아서 도시한다.
상기 각 공정으로부터 얻어진 TFT는 소스(드레인) 전극과 접촉하는 소스(드레인) 영역에 실리사이드를 포함하고 있기 때문에, 접촉 저항이 낮고, 온 전류가 높다. 또, 실리사이드를 생성시키면서 결정화를 행하기 때문에, 열처리의 온도를 낮게 할 수 있다. 또한, LDD 영역을 설치하고, 핫 캐리어의 발생을 억제하도록 하였기 때문에, 신뢰성을 높일 수도 있다.
또한, 각 공정의 순서는 반드시 상기에 한정되지 않는다. 예를 들면, 2회째의 불순물 도핑의 후에 금속층(티탄막)을 형성하였지만, 2회째의 도핑에 앞서서 금속층을 형성하여도 좋다. 이와 같이 금속층을 형성한 후에 도핑을 행하면, 금속층을 구성하는 금속(티탄)과 실리콘이 효율적으로 혼합하기 때문에, 티탄 실리사이드부의 균질성을 개선할 수 있다.
〔실시 형태 2〕
본 실시 형태에서는 먼저, 실시 형태 1과 동일하게, (a1)∼(e1)을 행한다(도 1, 도 2 참조).
(f2) 다음에, 소스 영역과 드레인 영역이 되는 영역의 표면을 개구로 한 레지스트 마스크(30)를 형성하고, 2회째의 불순물 도핑을 행한다. 레지스트(30)는 게이트 전극(6)을 덮도록 형성된다. 도핑은 예를 들면 도즈량 1 ×1014개/㎠로 인 이온을 주입함으로써 행하면 된다. 이렇게 해서, 채널 영역(7)과 함께, LDD 영역(9a, 9b), 소스 영역(10) 및 드레인 영역(11)이 형성된다(도 3a).
(g2) 계속해서, 레지스트 마스크(30)를 제거하지 않고, 금속 이온(티탄 이온)을 주입한다. 이와 같이 해서 티탄 이온을 주입하면, 2회째의 불순물 이온이 도입된 영역(소스 영역 및 드레인 영역이 되는 영역)과 동일 영역에 티탄 이온을 주입할 수 있다. 또한, 티탄 이온 대신에, 코발트, 니켈 등 다른 금속 이온을 이용하여도 좋다(도 3b).
(h2) 또한, 레지스트 마스크(30)를 제거하고, 예를 들면 450℃의 온도로 약 1시간의 열처리를 행한다. 이것에 의해, 소스 영역(10) 및 드레인 영역(11) 내에서 실리콘과 티탄 이온이 반응하여, 티탄 실리사이드부(13a, 13b)가 형성되며, 불순물 이온의 도핑에 의해서 비정질화된 반도체층이 결정화한다(도 3c).
그 후, 실시 형태 1에서의 (j1)∼(l1)을 행한다(도 1, 도 2 참조). 이렇게 해서, 소스 영역 및 드레인 영역에 실리사이드를 포함한 TFT를 얻어진다.
본 실시 형태에서는 금속층을 형성하기 위해서 소스(드레인) 영역의 노출을 행한다든지, 여분의 금속층을 제거한다든지 할 필요가 없기 때문에, 제조 프로세스를 간략화할 수 있다. 또, 금속 이온의 주입 에너지를 제어하면, 소스(드레인) 영역의 임의의 깊이에 임의의 농도로 금속 이온을 주입할 수 있기 때문에, 결정화의 제어를 행하기 쉽다.
여기에서도, 2회째의 불순물 이온의 주입에 앞서서 금속 이온의 주입을 행하여도 좋다. 또, 2회째의 불순물 이온의 주입과 금속 이온의 주입을 동시에 행하여도 상관없다. 동시에 주입하면, 제조 효율이 향상한다고 하는 이점이 얻어진다.
〔실시 형태 3〕
(a3) 먼저, 글라스 기판(1)의 SiO2층(언더 코트층)(2) 상에, 스퍼터링법에 의해, 두께가 20㎚인 섬 형상의 금속층(티탄층)(12a, 12b)을, 뒤의 공정에서 형성하는 소스 영역 및 드레인 영역에 대응하는 위치에 형성한다. 여기에서도, 티탄막 대신에, 코발트, 니켈 등 다른 금속층을 사용하여도 좋다(도 4a).
(b3) 다음에, 금속층(티탄막)(12) 상에 플라즈마 CVD법 또는 감압 CVD법에 의해, 두께가 50㎚이 되도록 비정질 실리콘층(a-Si층)(3)을 형성하고, 질소 분위기에서 450℃의 온도로 탈수소 처리를 행한다(도 4b).
(c3) 계속해서, XeCl, KrF 등을 여기 가스로 하는 엑시머 레이저를 이용한 레이저 어닐에 의해 a-Si층(3)의 용융 결정화(폴리실리콘화)를 행하고, 또한 포토리소그래피와 에칭에 의해 섬 형상의 p-Si층(4)을 형성한다(도 4c).
(d3) 또한, p-Si층(4)을 덮도록 하여, 게이트 절연층(5)으로서 두께 100㎚의 SiO2막을 형성한다(도 4d).
(e3) 다음에, 예를 들면, 스퍼터링법에 의해 두께 약 400∼500㎚의 MoW 합금막을 성막하고, 또한 포토리소그래피와 에칭을 행하여, 게이트 전극(6)을 형성한다(도 4e). 또한, 게이트 전극으로서는, MoW 합금 대신에, Ta와 MoW 합금의 적층 구조를 이용하여도 좋다.
(f3) 계속해서, 게이트 전극(6)을 마스크로 하여 1회째의 불순물 도핑을 행한다. 도핑은 예를 들면 도즈량 5 ×1012개/㎠로 인 이온을 주입하면 된다. 이것에 의해, 게이트 전극의 직하에 있는 채널 영역(7)은 불순물이 도핑되지 않은 영역이 되고, 채널 영역을 제외한 부분은, 불순물이 도핑된 n-영역(8a, 8b)이 된다(도 4f).
(g3) 또한, 소스 영역 및 드레인 영역이 되는 영역을 개구로 한 레지스트 마스크(30)를 형성하고, 2회째의 불순물 도핑을 행한다. 도핑은, 예를 들면, 도즈량 1 ×1014개/㎠로 인 이온을 주입하면 된다. 이것에 의해, 1회째에 불순물 도핑된 영역에서 2회째에는 불순물이 도핑되지 않은 영역은 불순물 농도가 낮은 영역(LDD 영역)(9a, 9b)이 된다. 또, 2회 모두 불순물이 도핑된 영역은 불순물 농도가 높은 영역(n+영역 ; 소스 영역(10), 드레인 영역(11))이 된다(도 4g).
(h3) 다음에, 레지스트 마스크를 제거한 후, 450℃의 온도로 약 1시간의 열처리를 행한다. 이것에 의해, 소스 영역(10) 및 드레인 영역(11) 내에서 실리콘과 티탄이 반응하여, 티탄 실리사이드부(13a, 13b)가 형성된다(도 4h).
그리고, 실시 형태 1에서의 (j1)∼(l1)을 행한다(도 1, 도 2 참조). 이렇게해서 소스 영역 및 드레인 영역에 실리사이드를 포함한 TFT를 얻어진다.
본 실시 형태에서는 미리 금속층을 패터닝하여 형성하기 때문에, 미세한 TFT에 적용하기 쉽다고 하는 이점이 있다.
〔실시 형태 4〕
본 실시 형태에서는 도 5에 도시한 바와 같이, 먼저, 실시 형태 1에서의 (a1)∼(e1)을 행한다(도 1, 도 2 참조).
(f4) 다음에, 소스 영역 및 드레인 영역이 되는 영역의 표면을 개구로 한 레지스트 마스크를 형성하고, 2회째의 불순물 도핑을 행한다. 도핑은, 예를 들면, 도즈량 1 ×1014개/㎠로 인 이온을 주입하면 된다. 이것에 의해, LDD 영역과 소스 영역과 드레인 영역이 되는 영역으로 구분된다.
(f4') 계속해서, 레지스트 마스크를 제거하지 않고, 2회째의 불순물 도핑을 행한 위치와 동일 위치에, 예를 들면, 도즈량 1 ×1015개/㎠로 게르마늄 이온의 주입을 행한다. 이렇게 해서, 소스 영역 및 드레인 영역이 되는 영역에 게르마늄 이온이 주입되고, 소스 영역 및 드레인 영역이 다결정 실리콘 게르마늄으로 구성되게 된다.
그 후, 실시 형태 1에서의 (g1)∼(l1)을 행한다(도 1, 도 2 참조). 이렇게 해서, 소스 영역 및 드레인 영역이 다결정 실리콘 게르마늄으로 구성되고, 또한 실리사이드를 포함한 TFT를 얻어진다.
본 실시 형태에서는, 소스 영역 및 드레인 영역이 폴리실리콘보다도 밴드 갭이 작은 다결정 실리콘 게르마늄으로 구성되어 있기 때문에, 채널 하부에 축적된 캐리어를 제거하기 쉽다. 따라서, 전자 이동도가 높은 TFT를 제공할 수 있다.
본 실시 형태에서는, 각 공정의 순서는 상기에 한정되지 않고, 예를 들면 2회째의 불순물 이온의 주입에 앞서서 게르마늄 이온을 주입해도 좋다. 또, 티탄 막을 형성한 후에 게르마늄 이온을 주입해도 상관없다. 티탄막을 형성한 후에 2회째의 불순물 이온의 주입이나 게르마늄 이온의 주입을 행하면, 티탄과 실리콘이 효율적으로 혼합하여, 균질한 티탄 실리사이드부를 얻기 쉽게 된다. 또, 예를 들면, 2회째의 불순물 이온의 주입과 동시에 게르마늄 이온을 주입해도 좋다.
또한, LDD 영역에 대응하는 영역에도 게르마늄 이온을 주입해도 좋다. 이 경우는, 예를 들면, 1회째의 불순물 이온의 주입 후에 게르마늄 이온을 주입하면 된다.
또, 상기 각 공정에서는, 금속층을 이용하여 실리사이드를 형성하였지만, 이것에 한정되지 않고, 예를 들면 실시 형태 2에서 설명한 바와 같이, 금속 이온의 주입을 채용해도 좋다.
도 6에, 상기 형태(실시 형태 4)에 의해 제작한 TFT의 열처리 온도와 온 전류의 관계를 나타낸다. 여기에서는, 열처리시에 실리사이드를 생성시킨 TFT와 실리사이드를 생성시키지 않고 열처리한 TFT를 비교하였다.
샘플 A는, 소스 영역 및 드레인 영역이 실리사이드를 포함하고, 또한 다결정 실리콘 게르마늄(Ge 농도 40원자%)으로 구성된 TFT이다. 샘플 B는, 소스 영역 및 드레인 영역이 실리사이드를 포함하고, 또한 다결정 실리콘으로 구성된 TFT이다.이에 반해서, 샘플 C는, 소스 영역 및 드레인 영역이 실리사이드를 포함하지 않고, 또한 다결정 실리콘 게르마늄(Ge 농도 40원자%)로 구성된 TFT이다. 샘플 D는, 소스 영역 및 드레인 영역이 실리사이드를 포함하지 않고, 또한 다결정 실리콘으로 구성된 TFT이다. 도 6에 있어서, 샘플 A와 샘플 C, 샘플 B와 샘플 D를 비교하면, 실리사이드를 형성함으로써, 소정의 온 전류를 얻기 위한 열처리 온도가 상대적으로 낮아지게 되는 것을 알았다.
〔실시 형태 5〕
(a5) 먼저, 플라즈마 CVD법 또는 감압 CVD법에 의해, 글라스 기판(1)의 SiO2층(언더 코트층)(2) 상에 두께 100㎚의 a-Si층(3)을 형성한다(도 7a).
(b5) 다음에, a-Si층(3)에 대해서 포토리소그래피와 에칭에 의해, 소스 영역 및 드레인 영역에 대응하는 영역(3a, 3b) 이외를 제거한다(도 7b).
(b5') 계속해서, a-Si층(3a, 3b)의 표면의 자연 산화막을 희불소산으로 에칭하여 제거한 후, 급속히 플라즈마 CVD법에 의해 두께 50㎚ 정도의 a-Si층(3c)을 형성한다. 또한, 이 층을 질소 분위기에서 450℃로 탈수소 처리를 행한다. a-Si층은, 소스 영역 및 드레인 영역에 대응하는 영역(3a, 3b)이 두껍고(두께 150㎚), 그 이외의 부분이 얇아(두께 50㎚)진다(도 7c).
(b5'') 또한, XeCl, KrF 등을 여기 가스로 하는 엑시머 레이저를 이용한 레이저 어닐에 의해 a-Si층(3)의 용융 결정화(p-Si화)를 행하고, 포토리소그래피와 에칭에 의해 섬 형상의 p-Si층(4)을 형성한다. 이 섬 형상의 p-Si층(4)은, 소스영역 및 드레인 영역이 되는 부분이 상대적으로 두껍고, 양 영역을 접속하는 영역이 상대적으로 얇아져 있다(도 7d).
그 후, 실시 형태 1에서의 (c1)∼(l1)을 행한다(도 1, 도 2 참조). 이렇게 해서, 막이 두꺼워진 소스 영역 및 드레인 영역에 실리사이드를 포함한 TFT가 얻어진다.
본 실시 형태에서는, 소스 영역 및 드레인 영역이 상대적으로 막이 두꺼워져 있기 때문에, 소스 영역 및 드레인 영역에 있어서, 실리사이드를, 양 영역의 사이에 개재하는 영역과의 접합부에 존재하지 않도록 형성하는 것이 용이해진다. 접합부로부터 실리사이드를 배제하면, 양호한 접합을 실현할 수 있다. 또, 실리사이드가 리크 전류의 발생원이 되는 것을 방지할 수 있기 때문에, 오프 전류의 증대를 억제할 수 있다.
〔실시 형태 6〕
(a6) 먼저, 플라즈마 CVD법 혹은 감압 CVD법에 의해, 글라스 기판(1)의 SiO2층(언더 코트층)(2) 상에 두께 150㎚의 a-Si층(3)을 형성한다(도 8a).
(b6) 다음에, 포토리소그래피와 에칭에 의해, 채널 영역 및 LDD 영역에 대응하는 영역(소스 영역과 드레인 영역을 접속하는 영역)을 50㎚ 정도의 두께가 되도록 박막화한 a-Si층(3d)을 형성한다(도 8b). 그 후, 이 층의 표면의 자연 산화막을 희불소산으로 제거하고, 또한 질소 분위기에서 450℃의 온도로 탈수소 처리를 행한다.
(b6') 계속해서, XeCl, KrF 등을 여기 가스로 하는 엑시머 레이저를 이용한 레이저 어닐에 의해 a-Si층(3)의 용융 결정화(폴리실리콘화)를 행하고, 포토리소그래피와 에칭에 의해, 섬 형상의 p-Si층(4)을 형성한다. 이 섬 형상의 p-Si층(4)은, 소스 영역 및 드레인 영역이 되는 부분이 상대적으로 두껍고, 양 영역을 접속하는 영역이 상대적으로 얇아져 있다(도 8c).
그 후, 실시 형태 1에서의 (c1)∼(l1)을 행한다(도 1, 도 2 참조). 본 실시 형태에 의하면, 실시 형태 5와 동일하게, 막이 두꺼워진 소스 영역 및 드레인 영역에 실리사이드를 포함하는 TFT가 얻어진다. 본 실시 형태에서는, a-Si의 성막이 1회로 끝난다. 이 TFT도 양호한 접합을 갖고, 오프 전류의 증대가 억제된 것이 된다.
또한, 실시 형태 5, 6에서는, 금속층을 이용하여 실리사이드를 형성하였지만, 금속 이온의 주입에 의해 실리사이드를 생성시킨 TFT에서도, 동일한 효과가 얻어진다.
본 형태(실시 형태 6)에 준하여 실리콘계 반도체층의 각 영역의 두께를 제어한 TFT의 온 전류 및 오프 전류를 측정하였다. 도 9에, 실리사이드를 포함하는 소스 영역 및 드레인 영역의 두께를 일정(100㎚)하게 한 경우에 있어서의 채널 영역의 두께와 온 전류 및 오프 전류의 관계를 나타낸다. 도 9에 도시한 바와 같이, 채널 영역의 두께를 40㎚ 이상 70㎚ 이하로 하였을 때에, 높은 온 전류와 낮은 오프 전류를 동시에 실현할 수 있었다.
도 10에, 채널 영역(정확하게는 채널 영역과 LDD 영역)의 두께를 일정(50㎚)하게 한 경우에 있어서의 실리사이드를 포함하는 소스 영역 및 드레인 영역의 두께와 온 전류 및 오프 전류의 관계를 도시한다. 도 10에 도시한 바와 같이, 소스 영역 및 드레인 영역의 두께를 100㎚ 이상으로 하면, 높은 온 전류와 낮은 오프 전류를 동시에 실현할 수 있었다.
도 9 및 도 10으로부터, 채널 영역의 두께가 40㎚ 이상 70㎚ 이하, 실리사이드를 포함하는 소스 영역 및 드레인 영역의 두께를 100㎚ 이상이면, 충분한 온 전류와 충분히 낮은 오프 전류가 얻어지고, 양호한 구동 특성을 구비한 박막 트랜지스터가 되는 것이 확인되었다.
〔실시 형태 7〕
본 실시 형태에서는, 실리사이드의 생성과 a-Si층의 결정화를 동시에 행하는 방법을, 막 두께에 차이를 발생시킨 a-Si층에 적용한 예를 설명한다.
먼저, 글라스 기판의 SiO2막(언더 코트막) 상에 플라즈마 CVD법 또는 감압 CVD법에 의해 두께 약 100㎚의 a-Si층을 형성하고, 질소 분위기 중에서 약 450℃로 어닐하여 탈수소화 처리를 행한다. 다음에, 스퍼터링법에 의해, 두께 약 20㎚의 금속층(티탄막)을 형성하고, 소스 영역 및 드레인 영역이 되는 위치에 막이 남도록 티탄막을 패터닝한다. 계속해서, 소스 영역 및 드레인 영역 이외의 a-Si층을 약 50㎚ 정도 드라이 에칭하여 이 층에 두께의 차이를 발생시킨다.
또한, 에칭에 이용한 레지스트막을 제거하고, XeCl, KrF 등을 여기 가스로 하는 엑시머 레이저를 이용하여 레이저 어닐한다. 이 레이저 어닐에 의해, a-Si층에 금속 실리사이드(티탄 실리사이드)를 생성시키면서 이 층을 용융 결정화한다.
이후에는, 예를 들면 상술한 실시 형태와 동일하게, 게이트 절연막 등을 순차 형성하면 된다(예를 들면, 실시 형태 3에서의 d3∼h3 및 실시 형태 1에서의 j1∼l1을 순차 행한다).
또한, 이후의 공정에서 불순물 이온을 주입하면, 이온을 주입한 실리콘계 반도체층은 비정질화하지만, 그 후의 가열 공정에 의해, 이 비정질 부분은 재차 결정화된다. 이 가열 공정에 있어서도, 실리사이드가 결정핵으로서 작용하기 때문에, 열처리의 온도는 낮아도 좋다.
본 실시 형태와 같이, 레이저 광을 금속층을 통해서 조사하면, 혹은 티탄 이온을 미리 반도체층의 표층에 주입한 후 레이저 광을 조사하면, 레이저 광의 조사에 의해 실리사이드가 생성된다. 금속층과 레이저 광의 조사에 의해서 용융한 반도체층이 접하고 있으면, 실리사이드가 형성되기 쉽게 된다.
〔TFT의 막 구조의 예시〕
도 11에 도시한 TFT는 실시 형태 1, 2에 의해 제조할 수 있다. 실시 형태 2에서는, 티탄 이온의 주입을 제어함으로써 실리사이드부의 깊이를 제어하면 된다.
이 TFT에서는, 글라스 기판(1) 상의 언더 코트층(2)의 표면 상에, 반도체층(20), 게이트 절연층(5), 게이트 전극(6), 층간 절연층(14), 패시베이션 막(18)이 이 순서대로 적층되어 있다. 반도체층(20)은, 게이트 전극(6)의 직하에 위치하는 채널 영역(7)과, 채널 영역(7)을 끼우도록 배치된 불순물 농도가 높은 소스 영역(n+영역)(10) 및 드레인 영역(n+영역)(11)과, 채널 영역(7)과 소스 영역(10) 및 드레인 영역(11)의 사이에 배치된 불순물 농도가 낮은 영역(LDD 영역, n-영역)(9a, 9b)으로 구성되어 있다.
소스 영역(10) 및 드레인 영역(11)의 표면에는 각각 실리사이드부(13a, 13b)가 존재하고 있다. 이 TFT에서는, 실리사이드부(13a, 13b)가 소스 전극(17a) 또는 드레인 전극(17b)과 접하도록 형성되어 있다. 소스 전극(17a) 및 드레인 전극(17b)은 각각 게이트 절연층(5) 및 층간 절연층(14)을 관통하는 콘택트 홀을 통해서 소스 영역(10) 및 드레인 영역(11)에 접속되어 있다.
도 12에 도시한 TFT는 실리콘 반도체층(20)에 있어서 소스 영역(10) 및 드레인 영역(11)이 그 외의 영역보다도 막이 두꺼워져 있는 것 이외에는, 도 11에 도시한 TFT와 동일하다. 이 TFT는 실시 형태 5, 6의 제조 방법에 의해 얻을 수 있다.
〔실시 형태 8〕
본 실시 형태에서는, 게이트 전극의 측면에 절연성의 측벽(사이드월)을 배치한 TFT에 대해서 설명한다. 도 13에 도시한 바와 같이, 사이드월(21a, 21b)을 배치하면, 절연성이 향상하여 오프 전류가 작은 TFT를 제공할 수 있다.
사이드월은, 예를 들면 1회째의 불순물 도핑 후, 플라즈마 CVD법에 의해 두께 약 500㎚의 실리콘 산화막을 형성하고, 계속해서 다결정 실리콘과의 에칭 선택비를 충분히 확보할 수 있는 조건으로, 실리콘 산화막을 드라이 에칭법에 의해 이방성 에칭하면, 게이트 전극의 측면에 자기 정합적으로 형성할 수 있다.
사이드월은, 실리콘 산화막에 한정되지 않고, 실리콘 산화막과 질화 실리콘막의 적층막이어도 좋다. 이 경우에는, 게이트 전극이나 게이트 절연막의 밀착성이 양호한 실리콘 산화막을 게이트 전극 등측에 위치시키면 된다.
또한, 도 13에 도시한 TFT는, 사이드월을 형성하는 것 이외에는, 실시 형태 1, 2에서 설명한 방법과 동일하게 하여 제조할 수 있다.
사이드월은 게이트 길이(도 13에서의 GL)가 2㎛ 이하인 경우의 절연성의 향상에 큰 효과가 있다.
본 발명은 이상에서 설명한 형태에 한정되지 않고, 예를 들면 이하와 같은 TFT로 해도 좋다.
(1) 톱 게이트형이 아닌, 보텀 게이트형의 TFT로 해도 좋다.
(2) n채널형 TFT에 한정되지 않고, 불순물로서 붕소 등을 이용한 p채널형 TFT로 하여도 좋다.
(3) 채널 영역과 소스 영역 및 드레인 영역의 사이에, 채널 영역의 불순물 농도과 동일한 농도인 영역을 배치해도 좋다(LDD 영역을 형성하지 않아도 좋다).
(4) 실리콘계 반도체층에, 다결정 실리콘이나 다결정 실리콘 게르마늄이 아닌, 다결정 실리콘 게르마늄 카본을 이용해도 좋다.
(5) 게이트 전극으로서, 다결정 실리콘 게르마늄을 이용해도 좋다. 이것을 게이트 전극으로서 이용하면, p형 TFT에는 p형 게이트 전극을, n형 TFT에는 n형 게이트 전극을 이용하는 것이 가능하게 된다. 이 때문에, 임계값 전압을 저감할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 실리콘계 반도체층의 열처리에 의해 실리사이드가 생성된다. 이 실리사이드는 결정핵으로서 작용하기 때문에, 종래보다도 낮은 온도로 실리콘계 반도체층을 결정화할 수 있다. 따라서, 미세한 TFT 이어도 구동 특성의 편차가 적어진다. 그리고, 이 TFT를 이용함으로써, 저렴한 값으로 소형 경량의 액정 표시 장치나 유기 EL 표시 장치의 제공이 가능해진다.
Claims (23)
- 채널 영역과, 상기 채널 영역을 끼우도록 배치된 소스 영역 및 드레인 영역을 포함하는 실리콘계 반도체층과,상기 소스 영역에 전기적으로 접속된 소스 전극과,상기 드레인 영역에 전기적으로 접속된 드레인 전극과,상기 소스 전극 및 상기 드레인 전극과 절연된 게이트 전극을 포함하는 박막 트랜지스터에 있어서,상기 소스 영역 및 상기 드레인 영역이 실리사이드를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 실리콘계 반도체층이 실리콘 및 게르마늄을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 소스 영역 및 드레인 영역이 실리콘 및 게르마늄을 포함하고, 채널 영역이 실리콘층인 것을 특징으로 하는 박막 트랜지스터.
- 제3항에 있어서, 소스 영역 및 드레인 영역에서의 게르마늄 농도가 1원자% 이상 80원자% 이하인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 실리사이드가 적어도 소스 영역에서의 소스 전극과의 계면 및 드레인 영역에서의 드레인 전극과의 계면에 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서, 실리사이드가 소스 영역에서의 소스 전극과의 계면 및 드레인 영역에서의 드레인 전극과의 계면을 제외한 계면에는 형성되어 있지 않은 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 실리콘계 반도체층의 두께 방향을 따라서 관찰하였을 때에, 채널 영역이 소스 영역 및 드레인 영역에서 실리사이드를 포함하는 부분의 어느 것보다도 얇은 부분을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 실리콘계 반도체층의 두께 방향을 따라서 관찰하였을 때에, 소스 영역 및 드레인 영역에서 실리사이드를 포함하는 부분의 두께가 100㎚ 이상이고, 채널 영역이 두께 40㎚ 이상 70㎚ 이하의 부분을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 실리콘계 반도체층이, 채널 영역과 소스 영역의 사이 및 상기 채널 영역과 드레인 영역의 사이에, 각각, 불순물 농도가 상기 채널 영역보다도 높고 상기 소스 영역 및 상기 드레인 영역보다도 낮은 영역을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 적어도 게이트 전극의 서로 대향하는 한쌍의 측면에 접하도록 배치된 절연성의 측벽을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제10항에 있어서, 측벽이 접하는 한쌍의 측면의 사이의 거리가 2㎛ 이하인 것을 특징으로 하는 박막 트랜지스터.
- 채널 영역과 상기 채널 영역을 끼우도록 배치된 소스 영역 및 드레인 영역을 포함하는 실리콘계 반도체층과,상기 소스 영역에 전기적으로 접속된 소스 전극과,상기 드레인 영역에 전기적으로 접속된 드레인 전극과,상기 소스 전극 및 상기 드레인 전극과 절연된 게이트 전극을 포함하는 박막 트랜지스터의 제조 방법에 있어서,실리콘계 반도체층을 형성하는 공정과,상기 실리콘계 반도체층의 적어도 상기 소스 영역 및 상기 드레인 영역이 되는 영역에 불순물 이온을 주입하는 공정과,상기 실리콘계 반도체층을 가열함으로써, 상기 실리콘계 반도체층의 적어도 일부를 결정화하는 가열 공정을 포함하고,상기 가열 공정에서의 가열에 의해, 상기 실리콘계 반도체층의 상기 소스 영역 및 상기 드레인 영역에서, 실리사이드를 생성시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 가열 공정에서, 실리콘계 반도체층을 450℃ 이하로 가열하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 실리콘계 반도체층이 실리콘 및 게르마늄을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 실리콘계 반도체층의 두께 방향을 따라서 관찰하였을 때에, 채널 영역이 소스 영역 및 드레인 영역에서 실리사이드를 포함하는 부분의 어느 것보다도 얇은 부분을 포함하도록 상기 실리콘계 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 게이트 전극의 측면에 절연성의 측벽을 형성하는 공정을 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제12항에 있어서, 가열 공정의 전에, 실리콘계 반도체층에 접하도록 금속층을 형성하는 공정을 더 포함하고, 상기 가열 공정에서, 상기 금속층에 포함되는 금속과 상기 실리콘계 반도체층에 포함되는 실리콘으로부터 실리사이드를 생성시키는것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제17항에 있어서, 금속층을 형성하는 공정의 전에, 실리콘계 반도체층의 일부를 덮도록 절연층을 형성하는 공정을 더 포함하고, 상기 금속층을 형성하는 공정에서, 상기 절연층에 의해 덮여져 있지 않은 상기 실리콘계 반도체층의 표면에 접하도록 상기 금속층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 가열 공정의 전에, 실리콘계 반도체층에 금속 이온을 주입하는 공정을 더 포함하고, 상기 가열 공정에서, 상기 금속 이온과 상기 실리콘계 반도체층에 포함되는 실리콘으로부터 실리사이드를 생성시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 불순물 이온을 주입하는 공정의 전에, 비정질층으로서 형성한 실리콘계 반도체층을 결정화하는 공정을 더 포함하고, 상기 불순물 이온의 주입에 의해, 소스 영역 및 드레인 영역에서, 결정화한 실리콘계 반도체층의 적어도 일부를 비정질화하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 가열 공정에서, 비정질층으로서 형성한 실리콘계 반도체층을 결정화시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 청구항 1에 기재된 박막 트랜지스터와, 기판을 포함하고, 상기 기판 상에 상기 박막 트랜지스터가 배치된 것을 특징으로 하는 어레이 기판.
- 청구항 1에 기재된 박막 트랜지스터를 화소 스위칭 소자로서 포함하는 것을 특징으로 하는 화상 표시 장치.
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Cited By (1)
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|---|---|---|---|---|
| KR100883350B1 (ko) * | 2006-12-04 | 2009-02-11 | 한국전자통신연구원 | 쇼트키 장벽 박막 트랜지스터 제조방법 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175147B1 (en) * | 1998-05-14 | 2001-01-16 | Micron Technology Inc. | Device isolation for semiconductor devices |
| JP4387355B2 (ja) * | 2003-02-19 | 2009-12-16 | パナソニック株式会社 | 不純物導入方法 |
| TW200520063A (en) * | 2003-10-09 | 2005-06-16 | Matsushita Electric Ind Co Ltd | Junction-forming method and object to be processed and formed by using the same |
| KR100611224B1 (ko) * | 2003-11-22 | 2006-08-09 | 삼성에스디아이 주식회사 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
| US7183187B2 (en) * | 2004-05-20 | 2007-02-27 | Texas Instruments Incorporated | Integration scheme for using silicided dual work function metal gates |
| WO2005119745A1 (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Industrial Co., Ltd. | 不純物導入方法 |
| US7575959B2 (en) | 2004-11-26 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US7381586B2 (en) | 2005-06-16 | 2008-06-03 | Industrial Technology Research Institute | Methods for manufacturing thin film transistors that include selectively forming an active channel layer from a solution |
| JP5352081B2 (ja) * | 2006-12-20 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9177811B2 (en) | 2007-03-23 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR100875432B1 (ko) * | 2007-05-31 | 2008-12-22 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 |
| KR100889626B1 (ko) * | 2007-08-22 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법 |
| KR100889627B1 (ko) * | 2007-08-23 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치 |
| KR100965260B1 (ko) * | 2008-01-25 | 2010-06-22 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 |
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| KR100989136B1 (ko) * | 2008-04-11 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR101002666B1 (ko) * | 2008-07-14 | 2010-12-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR102207028B1 (ko) * | 2012-12-03 | 2021-01-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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| CN105702687A (zh) * | 2016-04-13 | 2016-06-22 | 武汉华星光电技术有限公司 | Tft基板及其制作方法 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| JP3472231B2 (ja) * | 1992-10-09 | 2003-12-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3378280B2 (ja) * | 1992-11-27 | 2003-02-17 | 株式会社東芝 | 薄膜トランジスタおよびその製造方法 |
| JPH10154815A (ja) * | 1996-11-25 | 1998-06-09 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
| JPH11111992A (ja) * | 1997-09-30 | 1999-04-23 | Toshiba Corp | 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法 |
| JPH11261076A (ja) * | 1998-03-13 | 1999-09-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6331476B1 (en) * | 1998-05-26 | 2001-12-18 | Mausushita Electric Industrial Co., Ltd. | Thin film transistor and producing method thereof |
| JP4859266B2 (ja) * | 1999-01-05 | 2012-01-25 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタとその製造方法および液晶表示装置 |
| JP4034479B2 (ja) * | 1999-07-07 | 2008-01-16 | エルジー フィリップス エルシーディー カンパニー リミテッド | 薄膜トランジスタ基板および液晶表示装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100883350B1 (ko) * | 2006-12-04 | 2009-02-11 | 한국전자통신연구원 | 쇼트키 장벽 박막 트랜지스터 제조방법 |
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