JPH10154815A - 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 - Google Patents
薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置Info
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Abstract
(57)【要約】
【課題】 本発明は、ドレイン領域部およびソース領域
部と各電極との配線抵抗を少なくして良好なコンタクト
がとれるようにするとともに、ドレイン電極と画素電極
とのコンタクトも良好にすることができる薄膜トランジ
スタおよびその製造方法とそれを用いた液晶表示装置を
提供することを目的とする。 【解決手段】 本発明は、チャネル生成部６１の両側を
ソース領域部６３とドレイン領域部６２で挟んで構成さ
れる半導体部６０と、ＩＴＯからなる透明の画素電極５
４と、Ｃｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなるドレイ
ン電極５７およびソース電極５８と、チャネル生成部上
にゲート絶縁層５８を介して設けられたゲート電極６８
を具備してなり、前記ドレイン領域部およびソース領域
部の電極との接続部分に前記のいずれかの元素を拡散さ
せて形成したシリサイド層６４、６５が形成されてなる
ことを特徴とする。
部と各電極との配線抵抗を少なくして良好なコンタクト
がとれるようにするとともに、ドレイン電極と画素電極
とのコンタクトも良好にすることができる薄膜トランジ
スタおよびその製造方法とそれを用いた液晶表示装置を
提供することを目的とする。 【解決手段】 本発明は、チャネル生成部６１の両側を
ソース領域部６３とドレイン領域部６２で挟んで構成さ
れる半導体部６０と、ＩＴＯからなる透明の画素電極５
４と、Ｃｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなるドレイ
ン電極５７およびソース電極５８と、チャネル生成部上
にゲート絶縁層５８を介して設けられたゲート電極６８
を具備してなり、前記ドレイン領域部およびソース領域
部の電極との接続部分に前記のいずれかの元素を拡散さ
せて形成したシリサイド層６４、６５が形成されてなる
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびその製造方法と薄膜トランジスタを備えた液晶表
示装置に関する。
およびその製造方法と薄膜トランジスタを備えた液晶表
示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、軽量化、小型化、薄型
化が可能な表示装置として広く用いられており、中で
も、ツイステッドネマチックモード（ＴＮモード）のア
クティブマトリックス型液晶表示装置は、駆動電圧が低
く、消費電力が少ない上に、コントラストが高く、高画
質化が可能な表示装置として広く知られている。
化が可能な表示装置として広く用いられており、中で
も、ツイステッドネマチックモード（ＴＮモード）のア
クティブマトリックス型液晶表示装置は、駆動電圧が低
く、消費電力が少ない上に、コントラストが高く、高画
質化が可能な表示装置として広く知られている。
【０００３】図７は、この種の液晶表示装置に設けられ
ているトップゲート構造の薄膜トランジスタの一従来例
を示すもので、この例の薄膜トランジスタＡは、透明の
基板１上にアイランド状の半導体部２が設けられ、基板
１上に前記半導体部２を覆って絶縁層３が設けられ、こ
の絶縁層３を介して半導体部２に接続されたソース電極
４およびドレイン電極５が設けられ、これらを覆って絶
縁層６が設けられ、更に絶縁層６上に画素電極７が設け
られて構成されている。
ているトップゲート構造の薄膜トランジスタの一従来例
を示すもので、この例の薄膜トランジスタＡは、透明の
基板１上にアイランド状の半導体部２が設けられ、基板
１上に前記半導体部２を覆って絶縁層３が設けられ、こ
の絶縁層３を介して半導体部２に接続されたソース電極
４およびドレイン電極５が設けられ、これらを覆って絶
縁層６が設けられ、更に絶縁層６上に画素電極７が設け
られて構成されている。
【０００４】前記半導体部２は、中央部のチャネル生成
部８とこのチャネル生成部８を両側から挟んだ状態で形
成されたソース領域部９およびドレイン領域部１０とか
ら構成され、ソース領域部９にソース電極４が接続さ
れ、ドレイン領域部１０にドレイン電極５が接続される
とともに、このドレイン電極５に画素電極７が接続され
ている。また、チャネル生成部８上の絶縁層３内にゲー
ト絶縁層１１を介してゲート電極１２が設けられてい
る。
部８とこのチャネル生成部８を両側から挟んだ状態で形
成されたソース領域部９およびドレイン領域部１０とか
ら構成され、ソース領域部９にソース電極４が接続さ
れ、ドレイン領域部１０にドレイン電極５が接続される
とともに、このドレイン電極５に画素電極７が接続され
ている。また、チャネル生成部８上の絶縁層３内にゲー
ト絶縁層１１を介してゲート電極１２が設けられてい
る。
【０００５】図７に示す構造において、一般的に半導体
部２はａ-Ｓｉあるいは多結晶Ｓｉから構成され、ソー
ス電極４とドレイン電極５は導電性金属材料から構成さ
れ、画素電極７はＩＴＯ（インジウム錫酸化物）等の透
明導電膜から構成されている。 この例の薄膜トランジ
スタＡは、ゲート電極１２が発生させた電界の作用によ
りチャネル生成部８中の電荷を制御することでスイッチ
としての動作を得る構造とされている。
部２はａ-Ｓｉあるいは多結晶Ｓｉから構成され、ソー
ス電極４とドレイン電極５は導電性金属材料から構成さ
れ、画素電極７はＩＴＯ（インジウム錫酸化物）等の透
明導電膜から構成されている。 この例の薄膜トランジ
スタＡは、ゲート電極１２が発生させた電界の作用によ
りチャネル生成部８中の電荷を制御することでスイッチ
としての動作を得る構造とされている。
【０００６】
【発明が解決しようとする課題】図７に示す構造におい
ては、ドレイン領域部１０に画素電極７を接続するため
にドレイン電極５を介して間接的に接続する構造とされ
ているので、ドレイン電極５を形成後に新たに絶縁層６
を設け、この絶縁層６に更にコンタクトホールを形成し
てから画素電極７を設けなければならず、製造工程が複
雑になる問題があった。特に絶縁層６にコンタクトホー
ルを形成するためにフォトリソ工程において新たにマス
クを要する問題がある。なお、図８に示す構造を採用し
てドレイン領域部１０に直接画素電極７の接続端部７Ａ
を接続してコンタクトを取る構造も考えられるが、図８
に示す構造にあっては以下に説明する理由により、良好
なコンタクトが取れない問題がある。
ては、ドレイン領域部１０に画素電極７を接続するため
にドレイン電極５を介して間接的に接続する構造とされ
ているので、ドレイン電極５を形成後に新たに絶縁層６
を設け、この絶縁層６に更にコンタクトホールを形成し
てから画素電極７を設けなければならず、製造工程が複
雑になる問題があった。特に絶縁層６にコンタクトホー
ルを形成するためにフォトリソ工程において新たにマス
クを要する問題がある。なお、図８に示す構造を採用し
てドレイン領域部１０に直接画素電極７の接続端部７Ａ
を接続してコンタクトを取る構造も考えられるが、図８
に示す構造にあっては以下に説明する理由により、良好
なコンタクトが取れない問題がある。
【０００７】まず、半導体部２は、ａ-Ｓｉ膜あるいは
多結晶Ｓｉ膜から構成され、これらの膜にイオンドーピ
ングを行ってｎ+層を形成することでソース領域部９と
ドレイン領域部１０が形成されるが、これらのソース領
域部９とドレイン領域部１０の比抵抗は比較的大きく、
１０-2〜１０-3Ω・ｃｍ程度もあるので、その上に直に
ＩＴＯの画素電極７を成膜しても接続部分の電気抵抗は
大きくなってしまう問題がある。
多結晶Ｓｉ膜から構成され、これらの膜にイオンドーピ
ングを行ってｎ+層を形成することでソース領域部９と
ドレイン領域部１０が形成されるが、これらのソース領
域部９とドレイン領域部１０の比抵抗は比較的大きく、
１０-2〜１０-3Ω・ｃｍ程度もあるので、その上に直に
ＩＴＯの画素電極７を成膜しても接続部分の電気抵抗は
大きくなってしまう問題がある。
【０００８】そこで従来、ソース領域部９とドレイン領
域部１０の上部に、Ｃｒ、Ｔａ、Ｗ等のシリサイド元素
を拡散させて比抵抗の低い薄いシリサイド層（比抵抗１
０-4Ω・ｃｍ程度）を形成し、このシリサイド層を介し
て接続しているが、接続端部７Ａを形成するためのコン
タクトホールを絶縁層３に形成する場合、オーバーエッ
チングがなされるとコンタクトホール下のシリサイド層
がエッチングされて無くなってしまう問題があり、低抵
抗接続の良好なコンタクトを取ることが難しい問題があ
った。更に、比抵抗が小さく、信号遅延も生じにくい配
線材料としてＡｌが知られているが、このＡｌはＩＴＯ
の画素電極７とは良好なコンタクトを取りにくい元素と
して知られているので、図８に示す構造には採用できな
い問題がある。
域部１０の上部に、Ｃｒ、Ｔａ、Ｗ等のシリサイド元素
を拡散させて比抵抗の低い薄いシリサイド層（比抵抗１
０-4Ω・ｃｍ程度）を形成し、このシリサイド層を介し
て接続しているが、接続端部７Ａを形成するためのコン
タクトホールを絶縁層３に形成する場合、オーバーエッ
チングがなされるとコンタクトホール下のシリサイド層
がエッチングされて無くなってしまう問題があり、低抵
抗接続の良好なコンタクトを取ることが難しい問題があ
った。更に、比抵抗が小さく、信号遅延も生じにくい配
線材料としてＡｌが知られているが、このＡｌはＩＴＯ
の画素電極７とは良好なコンタクトを取りにくい元素と
して知られているので、図８に示す構造には採用できな
い問題がある。
【０００９】本発明は前記事情に鑑みてなされたもの
で、ドレイン領域部とドレイン電極との配線抵抗および
ソース領域部とソース電極との配線抵抗を少なくして良
好なコンタクトがとれるようにするとともに、ドレイン
電極と画素電極とのコンタクトも良好にすることがで
き、しかも、ソース配線とソース電極とのコンタクトも
良好にすることができ、従来よりも工程を少なくして必
要マスク枚数を削減できる薄膜トランジスタおよびその
製造方法とそれを用いた液晶表示装置を提供することを
目的とする。
で、ドレイン領域部とドレイン電極との配線抵抗および
ソース領域部とソース電極との配線抵抗を少なくして良
好なコンタクトがとれるようにするとともに、ドレイン
電極と画素電極とのコンタクトも良好にすることがで
き、しかも、ソース配線とソース電極とのコンタクトも
良好にすることができ、従来よりも工程を少なくして必
要マスク枚数を削減できる薄膜トランジスタおよびその
製造方法とそれを用いた液晶表示装置を提供することを
目的とする。
【００１０】また本発明は、薄膜トランジスタとしての
オフ時のリーク電流を少なくすることができて信頼性を
向上できるとともに、リーク電流の少ない薄膜トランジ
スタを製造時の条件を従来と大きく変えることなく容易
に製造できる構造と方法を提供することを目的とする。
オフ時のリーク電流を少なくすることができて信頼性を
向上できるとともに、リーク電流の少ない薄膜トランジ
スタを製造時の条件を従来と大きく変えることなく容易
に製造できる構造と方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は前記課題を解決
するために、基板上に形成され、チャネル生成部の両側
をソース領域部とドレイン領域部で挟んで構成されるシ
リコン半導体部と、前記チャネル生成部上にゲート絶縁
層を介して設けられたゲート電極と、前記基板上に前記
半導体部と離間して形成されたＩＴＯからなる画素電極
と、前記画素電極と前記ドレイン領域部とを電気的に接
続するドレイン電極と、前記ソース領域部と離間して形
成されたソース配線と、該ソース配線と前記ソース領域
部とを電気的に接続するソース電極とを具備し、該ソー
ス電極及び前記ドレイン電極をスズより酸化されにくく
かつシリコンと合金化可能な金属により形成し、前記ド
レイン電極と前記ドレイン領域部との接続部および前記
ソース電極と前記ソース領域部との接続部を、前記金属
とシリコンとのシリサイドで形成したことを特徴とす
る。
するために、基板上に形成され、チャネル生成部の両側
をソース領域部とドレイン領域部で挟んで構成されるシ
リコン半導体部と、前記チャネル生成部上にゲート絶縁
層を介して設けられたゲート電極と、前記基板上に前記
半導体部と離間して形成されたＩＴＯからなる画素電極
と、前記画素電極と前記ドレイン領域部とを電気的に接
続するドレイン電極と、前記ソース領域部と離間して形
成されたソース配線と、該ソース配線と前記ソース領域
部とを電気的に接続するソース電極とを具備し、該ソー
ス電極及び前記ドレイン電極をスズより酸化されにくく
かつシリコンと合金化可能な金属により形成し、前記ド
レイン電極と前記ドレイン領域部との接続部および前記
ソース電極と前記ソース領域部との接続部を、前記金属
とシリコンとのシリサイドで形成したことを特徴とす
る。
【００１２】本発明においてＣｒ、Ｍｏ、Ｔａ、Ｗのい
ずれかからなるドレイン電極あるいはソース電極である
ならば、ＩＴＯからなる透明の画素電極との低抵抗接続
を実現することができ、良好なコンタクトがとれる。
ずれかからなるドレイン電極あるいはソース電極である
ならば、ＩＴＯからなる透明の画素電極との低抵抗接続
を実現することができ、良好なコンタクトがとれる。
【００１３】また、本発明においてＡｌからなるソース
配線であるならば、ソース電極を構成するＣｒ、Ｍｏ、
Ｔａ、Ｗのいずれかの元素とのコンタクトを良好にでき
るので、ソース電極との間で抵抗の少ない良好な接続が
得られ、更に、ソース配線に入力される信号の遅延を生
じることもない。
配線であるならば、ソース電極を構成するＣｒ、Ｍｏ、
Ｔａ、Ｗのいずれかの元素とのコンタクトを良好にでき
るので、ソース電極との間で抵抗の少ない良好な接続が
得られ、更に、ソース配線に入力される信号の遅延を生
じることもない。
【００１４】次に本発明方法は、基板上に半導体層とＩ
ＴＯからなる透明の画素電極を離間させて形成し、前記
半導体層中央部上にゲート絶縁層とゲート電極を積層
し、前記半導体層の両側にイオンドーピングを行ってソ
ース領域部とドレイン領域部を形成し、この後に基板上
に前記半導体膜と画素電極を覆ってＣｒ、Ｍｏ、Ｔａ、
Ｗのいずれかからなる電極層を形成し、電極層の形成後
に熱処理を行って電極層の構成元素をソース領域部とド
レイン領域部に拡散させてソース領域部表面側とドレイ
ン領域部表面側にそれぞれシリサイド層を形成し、この
後に前記電極層の一部を除去して画素電極とドレイン領
域部を接続するドレイン電極を形成するとともに、ソー
ス領域部に接続するソース電極を形成し、この後にソー
ス電極に接続するソース配線を形成することを特徴とす
る。このような方法を実施することにより、シリサイド
層を介するドレイン領域部とドレイン電極との低抵抗接
合構造、および、シリサイド層を介するソース領域部と
ソース電極との低抵抗接合構造を得ることができる。ま
た、ＩＴＯからなる画素電極に対し、Ｃｒ、Ｍｏ、Ｔ
ａ、Ｗのいずれかからなるドレイン電極は小さな抵抗で
良好なコンタクトでもって接合可能となる。
ＴＯからなる透明の画素電極を離間させて形成し、前記
半導体層中央部上にゲート絶縁層とゲート電極を積層
し、前記半導体層の両側にイオンドーピングを行ってソ
ース領域部とドレイン領域部を形成し、この後に基板上
に前記半導体膜と画素電極を覆ってＣｒ、Ｍｏ、Ｔａ、
Ｗのいずれかからなる電極層を形成し、電極層の形成後
に熱処理を行って電極層の構成元素をソース領域部とド
レイン領域部に拡散させてソース領域部表面側とドレイ
ン領域部表面側にそれぞれシリサイド層を形成し、この
後に前記電極層の一部を除去して画素電極とドレイン領
域部を接続するドレイン電極を形成するとともに、ソー
ス領域部に接続するソース電極を形成し、この後にソー
ス電極に接続するソース配線を形成することを特徴とす
る。このような方法を実施することにより、シリサイド
層を介するドレイン領域部とドレイン電極との低抵抗接
合構造、および、シリサイド層を介するソース領域部と
ソース電極との低抵抗接合構造を得ることができる。ま
た、ＩＴＯからなる画素電極に対し、Ｃｒ、Ｍｏ、Ｔ
ａ、Ｗのいずれかからなるドレイン電極は小さな抵抗で
良好なコンタクトでもって接合可能となる。
【００１５】次に本発明の液晶表示装置は、本発明の薄
膜トランジスタが設けられた基板に対向する他の基板に
共通電極が形成されるとともに、これら一対の基板間に
液晶が封入されてなることを特徴とする。前記構成にあ
っては、前記の優れた特徴を発揮する薄膜トランジスタ
を有する液晶表示装置を得ることができる。
膜トランジスタが設けられた基板に対向する他の基板に
共通電極が形成されるとともに、これら一対の基板間に
液晶が封入されてなることを特徴とする。前記構成にあ
っては、前記の優れた特徴を発揮する薄膜トランジスタ
を有する液晶表示装置を得ることができる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１と図２は本発明に係る
液晶表示装置の要部を示すもので、図１の図面上で上の
基板４０と下の基板４１が互いの間に所定の間隔（セル
ギャップ）をあけて平行に対向配置され、基板４０、４
１の間に液晶層４２が設けられるとともに、基板４０、
４１の外面側に偏光板４３、４４が配置されている。こ
れらの基板４０、４１はガラス等の透明基板からなる
が、実際の構成においては基板４０、４１の周縁部を図
示略の封止材で取り囲み、基板４０、４１と封止材によ
り囲まれた空間に液晶を収納して液晶層４２が形成され
ていて、基板４０、４１と液晶層４２と偏光板４３、４
４とを組み合わせることによって液晶セル４５が構成さ
れている。
実施形態について説明する。図１と図２は本発明に係る
液晶表示装置の要部を示すもので、図１の図面上で上の
基板４０と下の基板４１が互いの間に所定の間隔（セル
ギャップ）をあけて平行に対向配置され、基板４０、４
１の間に液晶層４２が設けられるとともに、基板４０、
４１の外面側に偏光板４３、４４が配置されている。こ
れらの基板４０、４１はガラス等の透明基板からなる
が、実際の構成においては基板４０、４１の周縁部を図
示略の封止材で取り囲み、基板４０、４１と封止材によ
り囲まれた空間に液晶を収納して液晶層４２が形成され
ていて、基板４０、４１と液晶層４２と偏光板４３、４
４とを組み合わせることによって液晶セル４５が構成さ
れている。
【００１７】この例の構造にあっては、透明基板４１上
に図２に示すようにマトリックス状に複数のゲート配線
５０と信号配線５１が形成され、ゲート配線５０と信号
配線５１によって囲まれた領域に画素電極５４が配置さ
れ、この領域が１つの画素領域とされるとともに、ゲー
ト配線５０と信号配線５１との交差部分の近傍に薄膜ト
ランジスタＴが設けられている。更に詳細には、図１に
示すように基板４１上にＭｏなどからなる遮光性のブラ
ックマスク５５が形成され、ブラックマスク５５を覆っ
て基板４１上にＳｉＮxなどからなる絶縁層５６が形成
されている。前記ブラックマスク５５は、図２にも示す
ようにゲート配線５０と信号配線５１の部分、および、
薄膜トランジスタＴの部分を覆い隠すように設けられ、
ゲート配線５０と信号配線５１とによって囲まれた領域
の内側にブラックマスク５５の無い部分が設けられ、こ
のブラックマスク５５の無い部分を覆うように前記絶縁
層５６上にＩＴＯなどの透明導電膜からなる画素電極５
４が設けられている。
に図２に示すようにマトリックス状に複数のゲート配線
５０と信号配線５１が形成され、ゲート配線５０と信号
配線５１によって囲まれた領域に画素電極５４が配置さ
れ、この領域が１つの画素領域とされるとともに、ゲー
ト配線５０と信号配線５１との交差部分の近傍に薄膜ト
ランジスタＴが設けられている。更に詳細には、図１に
示すように基板４１上にＭｏなどからなる遮光性のブラ
ックマスク５５が形成され、ブラックマスク５５を覆っ
て基板４１上にＳｉＮxなどからなる絶縁層５６が形成
されている。前記ブラックマスク５５は、図２にも示す
ようにゲート配線５０と信号配線５１の部分、および、
薄膜トランジスタＴの部分を覆い隠すように設けられ、
ゲート配線５０と信号配線５１とによって囲まれた領域
の内側にブラックマスク５５の無い部分が設けられ、こ
のブラックマスク５５の無い部分を覆うように前記絶縁
層５６上にＩＴＯなどの透明導電膜からなる画素電極５
４が設けられている。
【００１８】また、１つの画素領域においてゲート配線
５０と信号配線５１との交差部分の近傍には、画素電極
５４の端部に接続したドレイン電極５７が設けられ、こ
のドレイン電極５７に隣接する他の画素領域においてド
レイン電極５７に近い部分にソース電極５８が設けら
れ、これらのドレイン電極５７とソース電極５８との間
にこれら２つの画素領域にわたって半導体部６０が形成
されている。この半導体部６０は、その中央部のチャネ
ル生成部６１とこのチャネル生成部６１を両側から挟ん
で設けられたそれぞれｎ+層からなるドレイン領域部６
２とソース領域部６３とから構成されていて、ドレイン
領域部６２の上面にはシリサイド層６４がソース領域部
６３の上面にはシリサイド層６５がそれぞれ形成されて
いる。
５０と信号配線５１との交差部分の近傍には、画素電極
５４の端部に接続したドレイン電極５７が設けられ、こ
のドレイン電極５７に隣接する他の画素領域においてド
レイン電極５７に近い部分にソース電極５８が設けら
れ、これらのドレイン電極５７とソース電極５８との間
にこれら２つの画素領域にわたって半導体部６０が形成
されている。この半導体部６０は、その中央部のチャネ
ル生成部６１とこのチャネル生成部６１を両側から挟ん
で設けられたそれぞれｎ+層からなるドレイン領域部６
２とソース領域部６３とから構成されていて、ドレイン
領域部６２の上面にはシリサイド層６４がソース領域部
６３の上面にはシリサイド層６５がそれぞれ形成されて
いる。
【００１９】そして、これらの半導体部６０とドレイン
電極５７とソース電極５８などを覆って基板上に絶縁層
６６が形成されていて、半導体部６０のチャネル生成部
６１上にゲート絶縁層５９を介してゲート電極６８が配
置され、このゲート電極６８は図２に示すようにゲート
配線５０の一部から構成されている。また、ソース電極
５８上の絶縁層６１にコンタクトホール６９が形成さ
れ、このコンタクトホール６９に形成された引出端子部
７０を介してソース電極５８がソース配線５１に接続さ
れている。前記ドレイン電極５７とソース電極５８は、
それぞれ、スズよりも酸化されにくく、しかも、シリコ
ンと合金化する金属により形成されている。より具体的
には、Ｃｒ、Ｔａ、Ｍｏ、Ｗのいずれかのシリサイド形
成元素からなり、前記シリサイド層６４、６５はこれら
のシリサイド形成元素がａ-Ｓｉのドレイン領域６２と
ソース領域６３に拡散されて形成されたものである。
電極５７とソース電極５８などを覆って基板上に絶縁層
６６が形成されていて、半導体部６０のチャネル生成部
６１上にゲート絶縁層５９を介してゲート電極６８が配
置され、このゲート電極６８は図２に示すようにゲート
配線５０の一部から構成されている。また、ソース電極
５８上の絶縁層６１にコンタクトホール６９が形成さ
れ、このコンタクトホール６９に形成された引出端子部
７０を介してソース電極５８がソース配線５１に接続さ
れている。前記ドレイン電極５７とソース電極５８は、
それぞれ、スズよりも酸化されにくく、しかも、シリコ
ンと合金化する金属により形成されている。より具体的
には、Ｃｒ、Ｔａ、Ｍｏ、Ｗのいずれかのシリサイド形
成元素からなり、前記シリサイド層６４、６５はこれら
のシリサイド形成元素がａ-Ｓｉのドレイン領域６２と
ソース領域６３に拡散されて形成されたものである。
【００２０】また、図３に示すように前記ゲート絶縁層
５９の周縁下方には、ドレイン領域部６２をゲート絶縁
層５９の下方側まで延出させた延出部６２ａが形成され
ている。更に、この延出部６２ａの部分の拡大構造にお
いて、シリサイド層６４とドレイン領域部６２との間の
部分には不純物（ドーパント）が添加されたハイドーズ
層６４Ａが形成され、このハイドーズ層６４Ａの下側に
は非ハイドーズ層６４Ｂが形成され、シリサイド層６４
の端部の延出部６４ａはゲート絶縁層５９の底部周縁ま
で延出形成され、ハイドーズ層６４Ａの端部の延出部６
４Ａａもゲート絶縁層５９の周縁下方まで延出形成され
ている。なお、この形態においてハイドーズ層６４Ａと
は半導体層に不純物（ドーパント）が１０17原子／ｃｍ
2以上１０19以下添加されたものであり、不純物（ドー
パント濃度）が１０17未満である部分を非ハイドーズ層
６４Ｂとしている。なおまた、図面には開示していない
が、ソース領域部６３側の構造も図３に示す構造と全く
同様の構造となる。
５９の周縁下方には、ドレイン領域部６２をゲート絶縁
層５９の下方側まで延出させた延出部６２ａが形成され
ている。更に、この延出部６２ａの部分の拡大構造にお
いて、シリサイド層６４とドレイン領域部６２との間の
部分には不純物（ドーパント）が添加されたハイドーズ
層６４Ａが形成され、このハイドーズ層６４Ａの下側に
は非ハイドーズ層６４Ｂが形成され、シリサイド層６４
の端部の延出部６４ａはゲート絶縁層５９の底部周縁ま
で延出形成され、ハイドーズ層６４Ａの端部の延出部６
４Ａａもゲート絶縁層５９の周縁下方まで延出形成され
ている。なお、この形態においてハイドーズ層６４Ａと
は半導体層に不純物（ドーパント）が１０17原子／ｃｍ
2以上１０19以下添加されたものであり、不純物（ドー
パント濃度）が１０17未満である部分を非ハイドーズ層
６４Ｂとしている。なおまた、図面には開示していない
が、ソース領域部６３側の構造も図３に示す構造と全く
同様の構造となる。
【００２１】ところで、図１において符号７２は、絶縁
層５６、６６に形成したコンタクトホールを介してブラ
ックマスク５５に接続された端子部、符号７３は、絶縁
層６６に埋設されたゲート配線の端子７４に接続された
パッドを示す。
層５６、６６に形成したコンタクトホールを介してブラ
ックマスク５５に接続された端子部、符号７３は、絶縁
層６６に埋設されたゲート配線の端子７４に接続された
パッドを示す。
【００２２】図１に示す構造においては、スイッチング
素子である薄膜トランジスタＴの作動によって画素電極
５４に電圧を印加するか否かを切り換えることで液晶の
配向制御を行うことができる。また、液晶の配向制御を
行うことで、基板４１の下側に設けたバックライトから
の光線を導入することにより、このバックライトの光線
を液晶分子の配向制御状態により暗状態と明状態に切り
換えることができる。
素子である薄膜トランジスタＴの作動によって画素電極
５４に電圧を印加するか否かを切り換えることで液晶の
配向制御を行うことができる。また、液晶の配向制御を
行うことで、基板４１の下側に設けたバックライトから
の光線を導入することにより、このバックライトの光線
を液晶分子の配向制御状態により暗状態と明状態に切り
換えることができる。
【００２３】図１に示す構造においては、ＩＴＯからな
る画素電極５４に対し、Ａｌよりも良好なコンタクトが
とれるＣｒ、Ｔａ、Ｍｏ、Ｗのいずれかからなるドレイ
ン電極５７が、これらの元素をドレイン領域部６２に拡
散させたシリサイド層６４を介して接続されているの
で、画素電極５４とドレイン領域６４は低抵抗接続が実
現でき、良好なコンタクトでもって接続される。なお、
ＩＴＯからなる画素電極５４にそれぞれＡｌ、Ｃｒ、Ｍ
ｏ、Ｔａからなる電極を接続した場合の抵抗値を以下に
示す。ＩＴＯの画素電極５４をボトムとし、その上に形
成される各金属製の電極をトップとし、ボトム／トップ
の関係とするとＩＴＯ／Ａｌ＝１×１０1Ω・ｃｍ2、Ｉ
ＴＯ／Ｃｒ＝１×１０-4Ω・ｃｍ2、ＩＴＯ／Ｍｏ＝１
×１０-7Ω・ｃｍ2、ＩＴＯ／Ｔａ＝１×１０-1〜１×
１０-2であり、ＩＴＯの上にＡｌ電極を設けるよりも、
Ｃｒ、Ｍｏ、Ｔａからなる電極を設けた方がはるかに接
続抵抗が小さいことがわかる。次に、ソース領域６３に
比抵抗が低いシリサイド層６５を介してＣｒ、Ｔａ、Ｍ
ｏ、Ｗのいずれかからなるソース電極５８が接続され、
このソース電極５８に、Ｃｒ、Ｔａ、Ｍｏ、Ｗのいずれ
かに良好にコンタクト可能なＡｌからなるソース配線５
１が接続されているので、ソース電極５８とソース配線
５１との接続も良好なコンタクトがとれる。よってソー
ス配線５１からの信号遅延を生じることなく信号を薄膜
トランジスタＴに供給することができるとともに、薄膜
トランジスタＴが低損失で画素電極５４に確実に駆動電
圧を印加することができる。
る画素電極５４に対し、Ａｌよりも良好なコンタクトが
とれるＣｒ、Ｔａ、Ｍｏ、Ｗのいずれかからなるドレイ
ン電極５７が、これらの元素をドレイン領域部６２に拡
散させたシリサイド層６４を介して接続されているの
で、画素電極５４とドレイン領域６４は低抵抗接続が実
現でき、良好なコンタクトでもって接続される。なお、
ＩＴＯからなる画素電極５４にそれぞれＡｌ、Ｃｒ、Ｍ
ｏ、Ｔａからなる電極を接続した場合の抵抗値を以下に
示す。ＩＴＯの画素電極５４をボトムとし、その上に形
成される各金属製の電極をトップとし、ボトム／トップ
の関係とするとＩＴＯ／Ａｌ＝１×１０1Ω・ｃｍ2、Ｉ
ＴＯ／Ｃｒ＝１×１０-4Ω・ｃｍ2、ＩＴＯ／Ｍｏ＝１
×１０-7Ω・ｃｍ2、ＩＴＯ／Ｔａ＝１×１０-1〜１×
１０-2であり、ＩＴＯの上にＡｌ電極を設けるよりも、
Ｃｒ、Ｍｏ、Ｔａからなる電極を設けた方がはるかに接
続抵抗が小さいことがわかる。次に、ソース領域６３に
比抵抗が低いシリサイド層６５を介してＣｒ、Ｔａ、Ｍ
ｏ、Ｗのいずれかからなるソース電極５８が接続され、
このソース電極５８に、Ｃｒ、Ｔａ、Ｍｏ、Ｗのいずれ
かに良好にコンタクト可能なＡｌからなるソース配線５
１が接続されているので、ソース電極５８とソース配線
５１との接続も良好なコンタクトがとれる。よってソー
ス配線５１からの信号遅延を生じることなく信号を薄膜
トランジスタＴに供給することができるとともに、薄膜
トランジスタＴが低損失で画素電極５４に確実に駆動電
圧を印加することができる。
【００２４】更に、前記構造の薄膜トランジスタＴにあ
っては図３に拡大して示すように、シリサイド層６４と
チャネル生成部６１との間にｎ+層からなる延出部６２
ａが形成されているので、この部分が正孔をブロックす
る領域となり、電子がシリサイド層６４から延出部６２
ａを通過してチャネル生成部側に容易に移動することが
でき、正孔の存在による電子の流れに影響が出にくく、
これによりリーク電流を阻止して薄膜トランジスタのオ
フ電流（ＩOFF）を少なくし、オフ電流の上昇を抑える
ことができ、これにより液晶駆動時の信頼性を向上でき
る特徴がある。
っては図３に拡大して示すように、シリサイド層６４と
チャネル生成部６１との間にｎ+層からなる延出部６２
ａが形成されているので、この部分が正孔をブロックす
る領域となり、電子がシリサイド層６４から延出部６２
ａを通過してチャネル生成部側に容易に移動することが
でき、正孔の存在による電子の流れに影響が出にくく、
これによりリーク電流を阻止して薄膜トランジスタのオ
フ電流（ＩOFF）を少なくし、オフ電流の上昇を抑える
ことができ、これにより液晶駆動時の信頼性を向上でき
る特徴がある。
【００２５】次に、図１と図２に示す構造の薄膜トラン
ジスタＴを製造する方法について図４〜図６を基に以下
に説明する。まず、図４（Ａ）に示すように透明のガラ
ス等の基板８１を用意したならばこの基板８１上にＭｏ
等の遮光性の金属材料からなるブラックマスク８２をフ
ォトリソ工程において１枚目のマスクを用いてパターニ
ングして所望のパターン形状になるように形成する。次
に、ブラックマスク８２上に図４（Ｂ）に示すようにＳ
ｉＮxからなる厚さ２０００Å程度の絶縁層８３を積層
し、次いでａ-Ｓｉの厚さ５００Å程度の半導体層８４
を積層し、更に厚さ３００Å程度のゲート絶縁層８５を
積層する。
ジスタＴを製造する方法について図４〜図６を基に以下
に説明する。まず、図４（Ａ）に示すように透明のガラ
ス等の基板８１を用意したならばこの基板８１上にＭｏ
等の遮光性の金属材料からなるブラックマスク８２をフ
ォトリソ工程において１枚目のマスクを用いてパターニ
ングして所望のパターン形状になるように形成する。次
に、ブラックマスク８２上に図４（Ｂ）に示すようにＳ
ｉＮxからなる厚さ２０００Å程度の絶縁層８３を積層
し、次いでａ-Ｓｉの厚さ５００Å程度の半導体層８４
を積層し、更に厚さ３００Å程度のゲート絶縁層８５を
積層する。
【００２６】次に、図４（Ｃ）に示すように、フォトリ
ソ工程により２枚目のマスクを用いるパターニング処理
を行ってアイランド状の半導体層８６とその上のゲート
絶縁層８７を形成する。ここで図４（Ｃ）においては１
つの画素領域のみを表現しているので半導体層８６とそ
の上のゲート絶縁層８７を１つずつのみ記載している
が、実際には基板８１上に画素数に応じた多数の半導体
層８６を形成することになる。
ソ工程により２枚目のマスクを用いるパターニング処理
を行ってアイランド状の半導体層８６とその上のゲート
絶縁層８７を形成する。ここで図４（Ｃ）においては１
つの画素領域のみを表現しているので半導体層８６とそ
の上のゲート絶縁層８７を１つずつのみ記載している
が、実際には基板８１上に画素数に応じた多数の半導体
層８６を形成することになる。
【００２７】次に、図５（Ａ）に示すように各々の画素
領域にＩＴＯの画素電極８８を形成し、その上に、図５
（Ｂ）に示すように厚さ２０００Å程度の絶縁層８９を
形成し、更にＡｌからなる厚さ１０００Å程度の導電層
９０を形成する。
領域にＩＴＯの画素電極８８を形成し、その上に、図５
（Ｂ）に示すように厚さ２０００Å程度の絶縁層８９を
形成し、更にＡｌからなる厚さ１０００Å程度の導電層
９０を形成する。
【００２８】次いでフォトリソ工程により３枚目のマス
クを使用してパターニングを施し、図５（Ｃ）に示すよ
うに半導体層８６の中央部上方にゲート絶縁層９１を介
してゲート電極９２を形成する。また、半導体層８６と
離間した位置に絶縁層９３を介して導体層９４を形成す
る。なおここで、ゲート電極９２はゲート配線の一部で
あるので、図５（Ｃ）の紙面垂直方向に必要配線長さに
形成される。
クを使用してパターニングを施し、図５（Ｃ）に示すよ
うに半導体層８６の中央部上方にゲート絶縁層９１を介
してゲート電極９２を形成する。また、半導体層８６と
離間した位置に絶縁層９３を介して導体層９４を形成す
る。なおここで、ゲート電極９２はゲート配線の一部で
あるので、図５（Ｃ）の紙面垂直方向に必要配線長さに
形成される。
【００２９】次に図５（Ｃ）に示す状態においてゲート
電極９２の上方から斜め下方に向けてイオンドーピング
を行い、不純物であるＰ+、Ｂ+、Ａｓ+、ＰＨ+、ＢＨ+
等などのイオン注入を行うとともに、基板８１を図に示
す法線Ｈを中心として回転させることでゲート絶縁層９
１まわりの半導体層８６をｎ+層として半導体層８６の
一側にドレイン領域部９５を他側にソース領域部９６を
形成し、ゲート絶縁層９１の下方にチャネル生成部９７
を形成し、その後にソース領域部９６上とドレイン領域
部９７上の絶縁層８７を除去して図６（Ａ）に示す状態
とする。続いてこれらの上に図６（Ｂ）に示すようにＣ
ｒ、Ｍｏ、Ｔａ、Ｗのうちのいずれかのシリサイド層生
成元素層８０を被覆し、２００〜４００℃の温度範囲に
おいて例えば２００℃に数時間程度加熱する熱処理を施
し、シリサイド生成元素層８０のシリサイド層構成元素
をドレイン領域部９５およびソース領域部９６に拡散さ
せてこれらの部分の表面部に薄いシリサイド層を形成
し、その後にフォトリソ工程により５枚目のマスクを使
用してシリサイド生成元素層８０にパターニングを施
し、図６（Ｂ）に示すようにドレイン電極９８とソース
電極９９を形成する。
電極９２の上方から斜め下方に向けてイオンドーピング
を行い、不純物であるＰ+、Ｂ+、Ａｓ+、ＰＨ+、ＢＨ+
等などのイオン注入を行うとともに、基板８１を図に示
す法線Ｈを中心として回転させることでゲート絶縁層９
１まわりの半導体層８６をｎ+層として半導体層８６の
一側にドレイン領域部９５を他側にソース領域部９６を
形成し、ゲート絶縁層９１の下方にチャネル生成部９７
を形成し、その後にソース領域部９６上とドレイン領域
部９７上の絶縁層８７を除去して図６（Ａ）に示す状態
とする。続いてこれらの上に図６（Ｂ）に示すようにＣ
ｒ、Ｍｏ、Ｔａ、Ｗのうちのいずれかのシリサイド層生
成元素層８０を被覆し、２００〜４００℃の温度範囲に
おいて例えば２００℃に数時間程度加熱する熱処理を施
し、シリサイド生成元素層８０のシリサイド層構成元素
をドレイン領域部９５およびソース領域部９６に拡散さ
せてこれらの部分の表面部に薄いシリサイド層を形成
し、その後にフォトリソ工程により５枚目のマスクを使
用してシリサイド生成元素層８０にパターニングを施
し、図６（Ｂ）に示すようにドレイン電極９８とソース
電極９９を形成する。
【００３０】ここでイオンドーピングを行う場合のイオ
ンの照射角度θは、基板８１の法線Ｈに対して１０゜〜
３０゜の範囲、特に３０゜前後の角度が好ましい。な
お、前述のようにイオンの照射を行う場合にイオンガン
を斜め方向に向けて固定して基板８１を回転させること
が好ましいが、基板８１を固定してイオンガン自体を傾
斜させたまま回転移動できるように構成し、イオンを斜
め方向から基板８１に照射したままでイオンガンを回転
させつつ基板８１の全周にわたりイオン照射しても良い
のは勿論である。前記イオンは、ゲート絶縁層９１に覆
われていないａ-Ｓｉからなる半導体層８６の両側部分
に対して十分に注入される結果、半導体層８６の両端部
分はほとんどｎ+層となり、ドレイン領域部９５とソー
ス領域部９６が形成される。これに対してゲート絶縁層
５９で覆われた半導体層中央部にはイオンの注入はなさ
れないが、イオンの照射角度を傾斜させて基板８１を回
転させているので、ゲート絶縁層９１の底部周縁の薄い
部分に関してはイオンがゲート絶縁層９１を透過する結
果、ゲート絶縁層９１の周縁部の下方にもｎ+層が形成
されてこの部分にｎ+層からなる延出部が形成される。
ンの照射角度θは、基板８１の法線Ｈに対して１０゜〜
３０゜の範囲、特に３０゜前後の角度が好ましい。な
お、前述のようにイオンの照射を行う場合にイオンガン
を斜め方向に向けて固定して基板８１を回転させること
が好ましいが、基板８１を固定してイオンガン自体を傾
斜させたまま回転移動できるように構成し、イオンを斜
め方向から基板８１に照射したままでイオンガンを回転
させつつ基板８１の全周にわたりイオン照射しても良い
のは勿論である。前記イオンは、ゲート絶縁層９１に覆
われていないａ-Ｓｉからなる半導体層８６の両側部分
に対して十分に注入される結果、半導体層８６の両端部
分はほとんどｎ+層となり、ドレイン領域部９５とソー
ス領域部９６が形成される。これに対してゲート絶縁層
５９で覆われた半導体層中央部にはイオンの注入はなさ
れないが、イオンの照射角度を傾斜させて基板８１を回
転させているので、ゲート絶縁層９１の底部周縁の薄い
部分に関してはイオンがゲート絶縁層９１を透過する結
果、ゲート絶縁層９１の周縁部の下方にもｎ+層が形成
されてこの部分にｎ+層からなる延出部が形成される。
【００３１】その後に図６（Ｃ）に示すように絶縁層１
００を形成し、ソース電極９９上の絶縁層１００にコン
タクトホール１０１を形成し、導電層９４上の絶縁層１
００にコンタクトホール１０２を形成し、ブラックマス
ク８２上の絶縁層８８と１００にコンタクトホール１０
３を形成し、画素電極８８上の絶縁層も除去して画素電
極を露出させる。そして、これらのコンタクトホールに
必要な端子を形成するならば、図１に示す構造と同じ構
造の薄膜トランジスタを得ることができる。
００を形成し、ソース電極９９上の絶縁層１００にコン
タクトホール１０１を形成し、導電層９４上の絶縁層１
００にコンタクトホール１０２を形成し、ブラックマス
ク８２上の絶縁層８８と１００にコンタクトホール１０
３を形成し、画素電極８８上の絶縁層も除去して画素電
極を露出させる。そして、これらのコンタクトホールに
必要な端子を形成するならば、図１に示す構造と同じ構
造の薄膜トランジスタを得ることができる。
【００３２】以上のように薄膜トランジスタを製造する
ならば、ドレイン領域部９５とソース領域部９６に対す
るシリサイド層の生成をそれらの上に形成するシリサイ
ド層生成元素層８０の生成と熱処理により同時に行うこ
とができ、シリサイド層生成元素層８０の一部を残して
そのままドレイン電極９８とソース電極９９とするので
確実にこれらを形成できる。更に、以上のような製造方
法であるならば、図７に示す従来構造とは異なり、画素
電極を基板上に形成できるとともに、画素電極とドレイ
ン電極を接続するために絶縁層にコンタクトホールを形
成する必要もなく、画素電極とドレイン電極の境界部分
に絶縁層を設ける必要もないので、フォトリソ工程で必
要とするマスク枚数を増加させることがない。また、必
要マスク枚数を少なくした上で前述した如く接続抵抗の
少ない良好なコンタクトでもって画素電極とドレイン電
極、ドレイン電極とドレイン領域部、ソース電極とソー
ス領域部、ソース電極とソース配線を接続形成できる。
ならば、ドレイン領域部９５とソース領域部９６に対す
るシリサイド層の生成をそれらの上に形成するシリサイ
ド層生成元素層８０の生成と熱処理により同時に行うこ
とができ、シリサイド層生成元素層８０の一部を残して
そのままドレイン電極９８とソース電極９９とするので
確実にこれらを形成できる。更に、以上のような製造方
法であるならば、図７に示す従来構造とは異なり、画素
電極を基板上に形成できるとともに、画素電極とドレイ
ン電極を接続するために絶縁層にコンタクトホールを形
成する必要もなく、画素電極とドレイン電極の境界部分
に絶縁層を設ける必要もないので、フォトリソ工程で必
要とするマスク枚数を増加させることがない。また、必
要マスク枚数を少なくした上で前述した如く接続抵抗の
少ない良好なコンタクトでもって画素電極とドレイン電
極、ドレイン電極とドレイン領域部、ソース電極とソー
ス領域部、ソース電極とソース配線を接続形成できる。
【００３３】
【発明の効果】以上説明したように本発明によれば、基
板上にそれぞれ設けた半導体部のドレイン領域部とＩＴ
Ｏの画素電極との接続をスズよりも酸化されにくく、か
つ、シリコンと合金化可能な金属からなるドレイン電極
で行い、ドレイン電極を構成する元素をドレイン領域部
に拡散させて形成したシリサイド層を介してドレイン領
域部にドレイン電極を接続してなるので、シリサイド層
を介するドレイン電極との接続によりＩＴＯからなる透
明の画素電極と低抵抗接続した構造を得ることができ
る。また、スズよりも酸化されにくく、かつ、シリコン
と合金化可能な金属からなるソース電極を用い、ソース
電極を構成する元素をソース領域部に拡散させて形成し
たシリサイド層を介してソース領域部にソース電極を接
続してなるので、ソース電極と半導体部のソース領域部
とを低抵抗接続した構造を提供できる。
板上にそれぞれ設けた半導体部のドレイン領域部とＩＴ
Ｏの画素電極との接続をスズよりも酸化されにくく、か
つ、シリコンと合金化可能な金属からなるドレイン電極
で行い、ドレイン電極を構成する元素をドレイン領域部
に拡散させて形成したシリサイド層を介してドレイン領
域部にドレイン電極を接続してなるので、シリサイド層
を介するドレイン電極との接続によりＩＴＯからなる透
明の画素電極と低抵抗接続した構造を得ることができ
る。また、スズよりも酸化されにくく、かつ、シリコン
と合金化可能な金属からなるソース電極を用い、ソース
電極を構成する元素をソース領域部に拡散させて形成し
たシリサイド層を介してソース領域部にソース電極を接
続してなるので、ソース電極と半導体部のソース領域部
とを低抵抗接続した構造を提供できる。
【００３４】更に本発明において、前記金属としてＣ
ｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなるソース電極を用
い、Ａｌからなるソース配線を接続すると、ソース電極
を構成するＣｒ、Ｍｏ、Ｔａ、Ｗのいずれかの元素とＡ
ｌとの低抵抗接続も実現できるので、ソース電極とソー
ス配線との間で抵抗の少ない良好な接続状態が得られ、
ソース配線において信号の遅延も生じにくい。
ｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなるソース電極を用
い、Ａｌからなるソース配線を接続すると、ソース電極
を構成するＣｒ、Ｍｏ、Ｔａ、Ｗのいずれかの元素とＡ
ｌとの低抵抗接続も実現できるので、ソース電極とソー
ス配線との間で抵抗の少ない良好な接続状態が得られ、
ソース配線において信号の遅延も生じにくい。
【００３５】本発明の液晶表示装置であるならば、ドレ
イン電極によりＩＴＯからなる透明の画素電極と低抵抗
接続した構造と、シリサイド層を介してソース領域部に
ソース電極を接続してなるので、ソース電極と半導体部
のソース領域部とを低抵抗接続した構造を有する優れた
特徴の薄膜トランジスタを有する液晶表示装置を得るこ
とができる。
イン電極によりＩＴＯからなる透明の画素電極と低抵抗
接続した構造と、シリサイド層を介してソース領域部に
ソース電極を接続してなるので、ソース電極と半導体部
のソース領域部とを低抵抗接続した構造を有する優れた
特徴の薄膜トランジスタを有する液晶表示装置を得るこ
とができる。
【００３６】次に本発明方法によれば、基板上に、半導
体部と、ＩＴＯからなる画素電極とを形成した後、これ
らの上に、Ｃｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなる電
極層を形成し、熱処理を行って電極層の構成元素をソー
ス領域部とドレイン領域部に拡散させてシリサイド層を
形成し、この後ドレイン電極とソース電極を形成し、こ
の後にソース電極に接続するソース配線を形成するの
で、シリサイド層を介するドレイン領域部とドレイン電
極との低抵抗接合構造、および、シリサイド層を介する
ソース領域部とソース電極との低抵抗接合構造を得るこ
とができる。また、ＩＴＯからなる画素電極に対し、Ｃ
ｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなるドレイン電極は
小さな接続抵抗で良好なコンタクトでもって接合でき
る。
体部と、ＩＴＯからなる画素電極とを形成した後、これ
らの上に、Ｃｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなる電
極層を形成し、熱処理を行って電極層の構成元素をソー
ス領域部とドレイン領域部に拡散させてシリサイド層を
形成し、この後ドレイン電極とソース電極を形成し、こ
の後にソース電極に接続するソース配線を形成するの
で、シリサイド層を介するドレイン領域部とドレイン電
極との低抵抗接合構造、および、シリサイド層を介する
ソース領域部とソース電極との低抵抗接合構造を得るこ
とができる。また、ＩＴＯからなる画素電極に対し、Ｃ
ｒ、Ｍｏ、Ｔａ、Ｗのいずれかからなるドレイン電極は
小さな接続抵抗で良好なコンタクトでもって接合でき
る。
【図１】 図１は本発明に係る液晶表示装置の第１の形
態の構造を示す断面図。
態の構造を示す断面図。
【図２】 図２は同第１の例の配線状態を示す平面図。
【図３】 図３は同第１の例の半導体部とドレイン領域
を示す拡大断面図。
を示す拡大断面図。
【図４】 図４は本発明方法を説明するためのもので、
図４（Ａ）は基板上にブラックマスクを形成した状態を
示す断面図、図４（Ｂ）は更に絶縁層と半導体層と絶縁
層を積層した状態を示す断面図、図４（Ｃ）は絶縁層と
半導体層おパターニングした状態を示す断面図。
図４（Ａ）は基板上にブラックマスクを形成した状態を
示す断面図、図４（Ｂ）は更に絶縁層と半導体層と絶縁
層を積層した状態を示す断面図、図４（Ｃ）は絶縁層と
半導体層おパターニングした状態を示す断面図。
【図５】 図５は本発明方法を説明するためのもので、
図５（Ａ）は画素電極を形成した状態を示す断面図、図
５（Ｂ）は絶縁層と導電層を形成した状態を示す断面
図、図５（Ｃ）はゲート絶縁層とゲート電極を形成し、
イオンドーピングを行う状態について示す図。
図５（Ａ）は画素電極を形成した状態を示す断面図、図
５（Ｂ）は絶縁層と導電層を形成した状態を示す断面
図、図５（Ｃ）はゲート絶縁層とゲート電極を形成し、
イオンドーピングを行う状態について示す図。
【図６】 図６は本発明方法を説明するためのもので、
図６（Ａ）はイオンドーピングを行ってドレイン領域部
とソース領域部とチャネル生成部を形成した状態を示す
図、図６（Ｂ）はドレイン電極とソース電極を形成した
状態を示す断面図、図６（Ｃ）は絶縁層を形成しコンタ
クトホールを形成した状態を示す図。
図６（Ａ）はイオンドーピングを行ってドレイン領域部
とソース領域部とチャネル生成部を形成した状態を示す
図、図６（Ｂ）はドレイン電極とソース電極を形成した
状態を示す断面図、図６（Ｃ）は絶縁層を形成しコンタ
クトホールを形成した状態を示す図。
【図７】 従来のトップゲート型の薄膜トランジスタの
一構造例を示す図。
一構造例を示す図。
【図８】 従来のトップゲート型の薄膜トランジスタの
他の構造例を示す図。
他の構造例を示す図。
Ｔ 薄膜トランジスタ ４０、４１ 基板 ４２ 液晶層 ４５ 液晶セル ５０ ゲート配線 ５１ 信号配線 ５４、８８ 画素電極 ５７、９８ ドレイン電極 ５８、９９ ソース電極 ５９、９１ ゲート絶縁層 ６０ 半導体部 ６１、９７ チャネル生成部 ６２、９５ ドレイン領域部 ６３、９６ ソース領域部 ６４、６５ シリサイド層 ６４Ａ ハイドーズ層 ６４Ｂ 非ハイドーズ層 ６４ａ、６４Ａａ 延出部 ６８、９２ ゲート電極
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ｌ ６２７Ｆ
Claims (5)
- 【請求項１】 基板上に形成され、チャネル生成部の両
側をソース領域部とドレイン領域部で挟んで構成される
シリコン半導体部と、前記チャネル生成部上にゲート絶
縁層を介して設けられたゲート電極と、前記基板上に前
記半導体部と離間して形成されたＩＴＯからなる画素電
極と、前記画素電極と前記ドレイン領域部とを電気的に
接続するドレイン電極と、前記ソース領域部と離間して
形成されたソース配線と、該ソース配線と前記ソース領
域部とを電気的に接続するソース電極とを具備し、該ソ
ース電極及び前記ドレイン電極をスズより酸化されにく
くかつシリコンと合金化可能な金属により形成し、前記
ドレイン電極と前記ドレイン領域部との接続部および前
記ソース電極と前記ソース領域部との接続部を、前記金
属とシリコンとのシリサイドで形成したことを特徴とす
る薄膜トランジスタ。 - 【請求項２】 前記金属がＭｏ、Ｃｒ、ＴａあるいはＷ
のいずれかであることを特徴とする請求項１記載の薄膜
トランジスタ。 - 【請求項３】 前記ソース電極がＡｌからなることを特
徴とする請求項１記載の薄膜トランジスタ。 - 【請求項４】 基板上に半導体層とＩＴＯからなる透明
の画素電極を離間させて形成し、前記半導体層中央部上
にゲート絶縁層とゲート電極を積層し、前記半導体層の
両側にイオンドーピングを行ってソース領域部とドレイ
ン領域部を形成し、この後に基板上に前記半導体膜と画
素電極を覆ってＣｒ、Ｍｏ、Ｔａ、Ｗのいずれかからな
る電極層を形成し、電極層の形成後に熱処理を行って電
極層の構成元素をソース領域部とドレイン領域部に拡散
させてソース領域部表面側とドレイン領域部表面側にそ
れぞれシリサイド層を形成し、この後に前記電極層の一
部を除去して画素電極とドレイン領域部を接続するドレ
イン電極を形成するとともに、ソース領域部に接続する
ソース電極を形成し、この後にソース電極に接続するソ
ース配線を形成することを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項５】 請求項１記載の薄膜トランジスタが設け
られた基板に対向する他の基板に共通電極が形成される
とともに、これら一対の基板間に液晶が封入されてなる
ことを特徴とする液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31396396A JPH10154815A (ja) | 1996-11-25 | 1996-11-25 | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
| US08/976,963 US6211553B1 (en) | 1996-11-25 | 1997-11-24 | Thin-film transistor, a method for manufacturing same, and a liquid crystal display device using the transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31396396A JPH10154815A (ja) | 1996-11-25 | 1996-11-25 | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154815A true JPH10154815A (ja) | 1998-06-09 |
Family
ID=18047598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31396396A Withdrawn JPH10154815A (ja) | 1996-11-25 | 1996-11-25 | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6211553B1 (ja) |
| JP (1) | JPH10154815A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
| SG115478A1 (en) * | 2001-05-30 | 2005-10-28 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
| US7071040B2 (en) | 2002-08-15 | 2006-07-04 | Nec Corporation | Method of fabricating thin film transistor |
| JP2008147516A (ja) * | 2006-12-12 | 2008-06-26 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
| CN103794652A (zh) * | 2014-02-25 | 2014-05-14 | 华南理工大学 | 金属氧化物半导体薄膜晶体管及其制备方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000039624A (ja) * | 1998-07-22 | 2000-02-08 | Hitachi Ltd | 画像表示装置及びその製造方法 |
| JP3414343B2 (ja) * | 1999-11-26 | 2003-06-09 | 日本電気株式会社 | イメージセンサ及びその製造方法 |
| KR101085136B1 (ko) * | 2004-12-04 | 2011-11-18 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100978263B1 (ko) * | 2006-05-12 | 2010-08-26 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| KR101933841B1 (ko) * | 2009-10-16 | 2018-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 이를 구비한 전자 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0836194B1 (en) * | 1992-03-30 | 2000-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100319332B1 (ko) * | 1993-12-22 | 2002-04-22 | 야마자끼 순페이 | 반도체장치및전자광학장치 |
| JPH0837310A (ja) | 1994-07-25 | 1996-02-06 | Sharp Corp | 半導体装置およびその製造方法 |
| JP3715996B2 (ja) * | 1994-07-29 | 2005-11-16 | 株式会社日立製作所 | 液晶表示装置 |
| US5763904A (en) * | 1995-09-14 | 1998-06-09 | Kabushiki Kaisha Toshiba | Non-single crystal semiconductor apparatus thin film transistor and liquid crystal display apparatus |
| DE69630944D1 (de) * | 1996-03-29 | 2004-01-15 | St Microelectronics Srl | Hochspannungsfester MOS-Transistor und Verfahren zur Herstellung |
| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
-
1996
- 1996-11-25 JP JP31396396A patent/JPH10154815A/ja not_active Withdrawn
-
1997
- 1997-11-24 US US08/976,963 patent/US6211553B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
| SG115478A1 (en) * | 2001-05-30 | 2005-10-28 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
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| JP2008147516A (ja) * | 2006-12-12 | 2008-06-26 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
| CN103794652A (zh) * | 2014-02-25 | 2014-05-14 | 华南理工大学 | 金属氧化物半导体薄膜晶体管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| US6211553B1 (en) | 2001-04-03 |
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