JPH0247633A - マトリックス型液晶表示パネル - Google Patents
マトリックス型液晶表示パネルInfo
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- JPH0247633A JPH0247633A JP63200864A JP20086488A JPH0247633A JP H0247633 A JPH0247633 A JP H0247633A JP 63200864 A JP63200864 A JP 63200864A JP 20086488 A JP20086488 A JP 20086488A JP H0247633 A JPH0247633 A JP H0247633A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体膜にアモルファスシリコン（以下ｒａ
−ＳｉＪと略す）膜を用いた薄膜トランジスタ（以下ｒ
ＴＦＴＪと略す）をアドレス素子としてマトリックス表
示を行なうマトリックス型液晶表示パネルに関する。
−ＳｉＪと略す）膜を用いた薄膜トランジスタ（以下ｒ
ＴＦＴＪと略す）をアドレス素子としてマトリックス表
示を行なうマトリックス型液晶表示パネルに関する。
〈従来の技術〉
従来、この種の液晶表示パネルに用いられる逆スタガ型
のＴＰＴとして、例えば第１図（便宜上第１図を用いる
）に示す構造のものがある。このＴＦ′ｒは、絶縁性基
板ｌの上にまず基板保護膜２を形成し、次にゲート電極
３．ゲート絶線膜４．チャネル部ｉ型ａ−Ｓｉ膜５．ヂ
ャネル部保護絶縁膜６．コンタクト層たる導電率１０−
’ 〜１０−″Ｓ／ｃｆｆｌのｎ＋型ａ−Ｓｉ膜１７．
ソース・ドレイン電極８・８″。
のＴＰＴとして、例えば第１図（便宜上第１図を用いる
）に示す構造のものがある。このＴＦ′ｒは、絶縁性基
板ｌの上にまず基板保護膜２を形成し、次にゲート電極
３．ゲート絶線膜４．チャネル部ｉ型ａ−Ｓｉ膜５．ヂ
ャネル部保護絶縁膜６．コンタクト層たる導電率１０−
’ 〜１０−″Ｓ／ｃｆｆｌのｎ＋型ａ−Ｓｉ膜１７．
ソース・ドレイン電極８・８″。
絵素電極９．保護絶縁膜ＩＯを順次積層し、パータン化
することによって形成される。そして、上記ＴＰＴを用
いた液晶表示パネルは、第２図（便宜上第２図を用いる
）に示すような配列になっている。即ち、パネル表示部
の画素に相当する上記絵素電極９は、ゲート電極３に連
なる各ゲートバスバー３およびソース電極８に連なるソ
ースバスバー１１の交差部においてＴＦ’Ｔのドレイン
電極８′と接続されており、ソースバスバー１１に画像
信号を、ゲートバスバーに走査信号を夫々入力してＴＰ
Ｔをスイッチング動作させ、各絵素電極９に夫々同期し
た画像信号電流を充電して液晶を駆動している。
することによって形成される。そして、上記ＴＰＴを用
いた液晶表示パネルは、第２図（便宜上第２図を用いる
）に示すような配列になっている。即ち、パネル表示部
の画素に相当する上記絵素電極９は、ゲート電極３に連
なる各ゲートバスバー３およびソース電極８に連なるソ
ースバスバー１１の交差部においてＴＦ’Ｔのドレイン
電極８′と接続されており、ソースバスバー１１に画像
信号を、ゲートバスバーに走査信号を夫々入力してＴＰ
Ｔをスイッチング動作させ、各絵素電極９に夫々同期し
た画像信号電流を充電して液晶を駆動している。
〈発明が解決しようとする課題〉
ところが、上記従来のＴＰＴのチャネル部のｉ型ａ −
Ｓ ｉ膜５とソース・ドレイン電極８・８°間のコンタ
クト層１７は、ｎ“型ａ −Ｓ ｉ膜で形成されている
ため、電子と正孔の移動度端で挾まれた駆動ギャップ中
にキャリアの高濃度な局在状態密度が存在し、リンを１
％以上ドープしてもバンド端近くでフェルミ準位かくぎ
ずけされる。そのため、導電率がｌｏ−１〜ｌ Ｏ−’
Ｓ ／ｃｍと低くなり、活性化エネルギら０．２ｅＶ程
度で飽和してしまって、電極８・８°との間で良好なオ
ーミック接触が得られないという欠点がある。さらに、
上記従来のＴＰＴは、絶線性基板１上に細かいピッチで
配置された線幅数十μｍ程度のゲート配線３上に形成さ
れ、各層のコンタクト面もゲート線幅で制約されるため
、コンタクト領域でのオーミック接触抵抗や面抵抗とい
った直列抵抗成分が増大し、スイッチング素子たるＴＦ
Ｔのオン−オフ特性に悪影響を及ぼす。即ち、上記直列
抵抗成分の増大により、各絵素電極９に十分な画像信号
電流が充電されず、液晶の駆動に支障をきたし、表示パ
ネルの画質低下をもたらすという欠点がある。
Ｓ ｉ膜５とソース・ドレイン電極８・８°間のコンタ
クト層１７は、ｎ“型ａ −Ｓ ｉ膜で形成されている
ため、電子と正孔の移動度端で挾まれた駆動ギャップ中
にキャリアの高濃度な局在状態密度が存在し、リンを１
％以上ドープしてもバンド端近くでフェルミ準位かくぎ
ずけされる。そのため、導電率がｌｏ−１〜ｌ Ｏ−’
Ｓ ／ｃｍと低くなり、活性化エネルギら０．２ｅＶ程
度で飽和してしまって、電極８・８°との間で良好なオ
ーミック接触が得られないという欠点がある。さらに、
上記従来のＴＰＴは、絶線性基板１上に細かいピッチで
配置された線幅数十μｍ程度のゲート配線３上に形成さ
れ、各層のコンタクト面もゲート線幅で制約されるため
、コンタクト領域でのオーミック接触抵抗や面抵抗とい
った直列抵抗成分が増大し、スイッチング素子たるＴＦ
Ｔのオン−オフ特性に悪影響を及ぼす。即ち、上記直列
抵抗成分の増大により、各絵素電極９に十分な画像信号
電流が充電されず、液晶の駆動に支障をきたし、表示パ
ネルの画質低下をもたらすという欠点がある。
そこで、本発明の目的は、チャネル部のａ −Ｓ ｉ膜
とソース・ドレイン電極との間のコンタクト層を新規な
組成にすることによって、コンタクト領域の直列抵抗成
分を低減し、ＴＰＴのオン−オフ特性を改善し、画質を
向上させることができろマトリックス型液晶表示パネル
を提供することである。
とソース・ドレイン電極との間のコンタクト層を新規な
組成にすることによって、コンタクト領域の直列抵抗成
分を低減し、ＴＰＴのオン−オフ特性を改善し、画質を
向上させることができろマトリックス型液晶表示パネル
を提供することである。
〈課題を解決するための手段〉
上記目的を達成するため、本発明のマトリックス型液晶
表示パネルは、薄膜トランジスタのチャネル部のアモル
ファスンリコン膜とソース・ドレイン電極との間のコン
タクト層を、導電率が１０゜Ｓ／ａｍ以上の微結晶ｎ型
半導体膜で形成したことを特徴とする。なお、上記微結
晶ｎ型半導体膜は、より好ましくはプラズマＣＶＤ法で
形成される微結晶ｎ型Ｓｉ膜である。
表示パネルは、薄膜トランジスタのチャネル部のアモル
ファスンリコン膜とソース・ドレイン電極との間のコン
タクト層を、導電率が１０゜Ｓ／ａｍ以上の微結晶ｎ型
半導体膜で形成したことを特徴とする。なお、上記微結
晶ｎ型半導体膜は、より好ましくはプラズマＣＶＤ法で
形成される微結晶ｎ型Ｓｉ膜である。
く作用〉
コンタクト層の一例たる微結晶ｎ型Ｓｉ膜は、活性化エ
ネルギが０．０２ｅＶ程度と低いうえ、導電率が１０’
Ｓ／ａｍ以上と従来のｎ′″型ａ−Ｓｉ膜に比べて２桁
以上高いので、ソース・ドレイン電極相互のコンタクト
層材料としてより良好なオーミック接触が得られる。従
って、コンタクト領域でのオーミック接触抵抗や面抵抗
といった直列抵抗成分を従来よりら格段に低減すること
ができ、ＴＦ’Ｔのオン−オフ特性や画質を著しく向上
させることができる。
ネルギが０．０２ｅＶ程度と低いうえ、導電率が１０’
Ｓ／ａｍ以上と従来のｎ′″型ａ−Ｓｉ膜に比べて２桁
以上高いので、ソース・ドレイン電極相互のコンタクト
層材料としてより良好なオーミック接触が得られる。従
って、コンタクト領域でのオーミック接触抵抗や面抵抗
といった直列抵抗成分を従来よりら格段に低減すること
ができ、ＴＦ’Ｔのオン−オフ特性や画質を著しく向上
させることができる。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のマトリックス型液晶表示パネルに用い
られるＴＰＴの一例を示す構造断面図であり、このＴＰ
Ｔは、次の手順で製造される。まず、ガラス製の絶縁性
基板ｌ上に、スパッタリングで五酸化タンタルからなる
基板保護膜２を３０００人の厚さに形成する。次に、こ
の上にスパッタリングでタンタルを３０００人の厚さに
積層し、フォトエツチングによってゲート電極３を形成
する。このゲート電極３上にプラズマＣＶＤによって窒
化膜（ＳｉｘＮｙ膜）を４０００人の厚さに形成してゲ
ート絶縁膜４とし、続いてｉ型ａ −Ｓ ｉ膜を１５０
人さらにＳｉｘＮｙ膜を２０００人積層した後、両者を
フォトエツチングでパターン化して夫々チャネル部半導
体膜５およびチャネル部保護絶縁膜６を形成する。
られるＴＰＴの一例を示す構造断面図であり、このＴＰ
Ｔは、次の手順で製造される。まず、ガラス製の絶縁性
基板ｌ上に、スパッタリングで五酸化タンタルからなる
基板保護膜２を３０００人の厚さに形成する。次に、こ
の上にスパッタリングでタンタルを３０００人の厚さに
積層し、フォトエツチングによってゲート電極３を形成
する。このゲート電極３上にプラズマＣＶＤによって窒
化膜（ＳｉｘＮｙ膜）を４０００人の厚さに形成してゲ
ート絶縁膜４とし、続いてｉ型ａ −Ｓ ｉ膜を１５０
人さらにＳｉｘＮｙ膜を２０００人積層した後、両者を
フォトエツチングでパターン化して夫々チャネル部半導
体膜５およびチャネル部保護絶縁膜６を形成する。
本発明の主要部たるコンタクト層７は、圧力をＩＴｏｒ
−ｒ以下、モノシランに対するホスヒンガス濃度を１％
以上、かつ水素希釈量をモノシランガスに対して３０倍
以上にしたチャンバー内に基板を３００℃以下に保持し
、ＲＦパワー密度０．０５ Ｗ ／ ｃｍ’以上のプラ
ズマＣＶＤ法によって、上記チャネル部半導体ｆｆ１５
およびチャネル部保護絶縁膜６上に導電率１０８９７ｃ
ｍ以上の微結晶ｎ型Ｓｉ膜を４００人の厚さに形成し、
フォトエツチングでパターン化して作られる。
−ｒ以下、モノシランに対するホスヒンガス濃度を１％
以上、かつ水素希釈量をモノシランガスに対して３０倍
以上にしたチャンバー内に基板を３００℃以下に保持し
、ＲＦパワー密度０．０５ Ｗ ／ ｃｍ’以上のプラ
ズマＣＶＤ法によって、上記チャネル部半導体ｆｆ１５
およびチャネル部保護絶縁膜６上に導電率１０８９７ｃ
ｍ以上の微結晶ｎ型Ｓｉ膜を４００人の厚さに形成し、
フォトエツチングでパターン化して作られる。
さらに、このコンタクト層７上にスバッタリングまたは
電子ビーム蒸着によってＴ ｉ、Ｍｏ、Ｗ等の金属膜を
３０００人の厚さに形成し、フォトエツチングでパター
ン化することによりソースおよびドレイン電極８，８°
とし、次に同じスパッタリングまたは電子ビーム蒸着に
よって酸化インジウムを主成分とする透明導電膜を１０
００人の厚さに形成し、これをフォトエツチングでパタ
ーン化して表示用絵素電極９を形成する。最後に、これ
ら各層の全表面とプラズマＣＶ Ｄ法によってＳ １ｘ
Ｎｙ膜を５０００人の厚さに積層して保護絶縁膜１０と
する。
電子ビーム蒸着によってＴ ｉ、Ｍｏ、Ｗ等の金属膜を
３０００人の厚さに形成し、フォトエツチングでパター
ン化することによりソースおよびドレイン電極８，８°
とし、次に同じスパッタリングまたは電子ビーム蒸着に
よって酸化インジウムを主成分とする透明導電膜を１０
００人の厚さに形成し、これをフォトエツチングでパタ
ーン化して表示用絵素電極９を形成する。最後に、これ
ら各層の全表面とプラズマＣＶ Ｄ法によってＳ １ｘ
Ｎｙ膜を５０００人の厚さに積層して保護絶縁膜１０と
する。
なお、上記実施例の各層の積層形態は、従来のＴＰＴと
何ら異ならないので、コンタクト層７以外の各層には同
じ番号を付している。また、上記ＴＰＴの集合体たるマ
トリックス型液晶表示パネルの形態も、第２図に示すよ
うに実施例と従来例で同じである。
何ら異ならないので、コンタクト層７以外の各層には同
じ番号を付している。また、上記ＴＰＴの集合体たるマ
トリックス型液晶表示パネルの形態も、第２図に示すよ
うに実施例と従来例で同じである。
第４図は、上記実施例の微結晶ｎ型Ｓｉ膜からなるコン
タクト層７の導電特性を、従来例のｎ′″型ａＳ１膜か
らなるコンタクト層１７のそれと比較して示している。
タクト層７の導電特性を、従来例のｎ′″型ａＳ１膜か
らなるコンタクト層１７のそれと比較して示している。
同図の横軸には、第３図に示すチャネル部の１型ａ
Ｓｉ膜５とコンタクト層７．１７の接触長さＱ（＝Ｑ＋
＋ｃｔ）をとり、縦軸にはＴＰＴのオン電流をとってい
る。図から明らかなように、曲線Ｂで示すｎ＋型ａ −
Ｓ ｉ膜を用いた従来のＴＰＴではオン電流がコンタク
ト長ｇに依存するのに対して、曲線Ａで示す微結晶ｎ型
Ｓｉ膜を用いた本実施例のＴＰＴではオン電流がコンタ
クト長σにほとんど依存しておらず、電流値も高い。こ
れは、微結晶ｎ型Ｓｉ膜では、活性化エネルギが０．０
２ｅ■とｎ′″型ａ−６ｉ膜の０．２ｅＶよりも１折紙
（、導電率も１０′〜１０°Ｓ／ｃｍとｎ＋型ａ−Ｓｉ
膜の１０２〜Ｉ Ｏ−’Ｓ ／ｃｒｎよりも３桁程度高
いため、コンタクト領域でのオーミック接触抵抗や面抵
抗が著しく低くなって、ＴＰＴのオン−オフ特性に悪影
響を及ぼさなくなったからである。従って、ＴＰＴのパ
ターン上でコンタクト層の面積が規制されても、微結晶
ｎ型Ｓｉ膜によってコンタクト領域での直列抵抗成分を
著しく低減することができ、ＴＰＴのオン−オフ特性や
これを用いたマトリックス型液晶表示パネルの画質を格
段に向上させることができるのである。
Ｓｉ膜５とコンタクト層７．１７の接触長さＱ（＝Ｑ＋
＋ｃｔ）をとり、縦軸にはＴＰＴのオン電流をとってい
る。図から明らかなように、曲線Ｂで示すｎ＋型ａ −
Ｓ ｉ膜を用いた従来のＴＰＴではオン電流がコンタク
ト長ｇに依存するのに対して、曲線Ａで示す微結晶ｎ型
Ｓｉ膜を用いた本実施例のＴＰＴではオン電流がコンタ
クト長σにほとんど依存しておらず、電流値も高い。こ
れは、微結晶ｎ型Ｓｉ膜では、活性化エネルギが０．０
２ｅ■とｎ′″型ａ−６ｉ膜の０．２ｅＶよりも１折紙
（、導電率も１０′〜１０°Ｓ／ｃｍとｎ＋型ａ−Ｓｉ
膜の１０２〜Ｉ Ｏ−’Ｓ ／ｃｒｎよりも３桁程度高
いため、コンタクト領域でのオーミック接触抵抗や面抵
抗が著しく低くなって、ＴＰＴのオン−オフ特性に悪影
響を及ぼさなくなったからである。従って、ＴＰＴのパ
ターン上でコンタクト層の面積が規制されても、微結晶
ｎ型Ｓｉ膜によってコンタクト領域での直列抵抗成分を
著しく低減することができ、ＴＰＴのオン−オフ特性や
これを用いたマトリックス型液晶表示パネルの画質を格
段に向上させることができるのである。
なお、本発明が図示の実施例に限られないのはいうまで
らない。
らない。
〈発明の効果〉
以上の説明で明らかなように、本発明のマトリックス型
液晶表示パネルは、薄膜トランジスタのチャネル部のア
モルファスシリコン膜とソース・ドレイン電極との間の
コンタクト層を、導電率が１Ｏ０Ｓ／ｃｍ以上の微結晶
ｎ型半導体膜で形成しているので、従来よりもコンタク
ト層の活性化エネルギを低減し、導電率を増加して、コ
ンタクト領域での直列抵抗成分を格段に低減することが
でき、薄膜トランジスタのオン−オフ特性やパネルの画
質を著しく向上させることができる。
液晶表示パネルは、薄膜トランジスタのチャネル部のア
モルファスシリコン膜とソース・ドレイン電極との間の
コンタクト層を、導電率が１Ｏ０Ｓ／ｃｍ以上の微結晶
ｎ型半導体膜で形成しているので、従来よりもコンタク
ト層の活性化エネルギを低減し、導電率を増加して、コ
ンタクト領域での直列抵抗成分を格段に低減することが
でき、薄膜トランジスタのオン−オフ特性やパネルの画
質を著しく向上させることができる。
第１図は、本発明の一実施例および従来例の薄膜トラン
ジスタ（ＴＦ’Ｔ）に示す構造断面図、第２図は本発明
および従来のマトリックス型液晶表示パネルのＴＰＴ配
列の一例を示す図、第３図はチャネル部とソース・ドレ
イン電極とのコンタクト長を説明ケるためのＴＦＴ平而
図面第４図は実施例および従来例のＴＰＴオン電流の特
性を比較して示す図である。 １・・・絶縁性基板、２・・基板保護膜、３・・ゲート
電極、ゲートバスバー ４・・・ゲート絶縁層、 訃・・チャネル部半導体膜（ｌ型ａ−３ｉ膜）、６・・
チャネル部保護絶縁膜、 ７・・コンタクト層（微結晶ｎ型Ｓｉ膜）８．８°・・
・ソース電極、ドレイン電極、９・・・表示用絵素電極
、１０・・・保護絶縁膜、１１・・・ソースバスバー 特 許 出 願 人 ンヤーブ株式会社代 理 人
弁理士 前出 葆 ほか１名第１図 第３図 第４図
ジスタ（ＴＦ’Ｔ）に示す構造断面図、第２図は本発明
および従来のマトリックス型液晶表示パネルのＴＰＴ配
列の一例を示す図、第３図はチャネル部とソース・ドレ
イン電極とのコンタクト長を説明ケるためのＴＦＴ平而
図面第４図は実施例および従来例のＴＰＴオン電流の特
性を比較して示す図である。 １・・・絶縁性基板、２・・基板保護膜、３・・ゲート
電極、ゲートバスバー ４・・・ゲート絶縁層、 訃・・チャネル部半導体膜（ｌ型ａ−３ｉ膜）、６・・
チャネル部保護絶縁膜、 ７・・コンタクト層（微結晶ｎ型Ｓｉ膜）８．８°・・
・ソース電極、ドレイン電極、９・・・表示用絵素電極
、１０・・・保護絶縁膜、１１・・・ソースバスバー 特 許 出 願 人 ンヤーブ株式会社代 理 人
弁理士 前出 葆 ほか１名第１図 第３図 第４図
Claims (1)
- （１）アモルファスシリコン膜を用いた薄膜トランジス
タをアドレス素子としてマトリックス表示を行なうマト
リックス型液晶表示パネルにおいて、 上記薄膜トランジスタのチャネル部のアモルファスシリ
コン膜とソース・ドレイン電極との間のコンタクト層を
、導電率が１０゜Ｓ／ｃｍ以上の微結晶ｎ型半導体膜で
形成したことを特徴とするマトリックス型液晶表示パネ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20086488A JP2675587B2 (ja) | 1988-08-09 | 1988-08-09 | マトリックス型液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20086488A JP2675587B2 (ja) | 1988-08-09 | 1988-08-09 | マトリックス型液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247633A true JPH0247633A (ja) | 1990-02-16 |
| JP2675587B2 JP2675587B2 (ja) | 1997-11-12 |
Family
ID=16431495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20086488A Expired - Lifetime JP2675587B2 (ja) | 1988-08-09 | 1988-08-09 | マトリックス型液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675587B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03289629A (ja) * | 1990-04-06 | 1991-12-19 | Matsushita Electron Corp | 画像表示装置およびその製造方法 |
| US5473168A (en) * | 1993-04-30 | 1995-12-05 | Sharp Kabushiki Kaisha | Thin film transistor |
| US5726461A (en) * | 1995-01-31 | 1998-03-10 | Sharp Kabushiki Kaisha | Active matrix substrate and switching element |
| US5808316A (en) * | 1995-05-25 | 1998-09-15 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| US5834796A (en) * | 1995-05-25 | 1998-11-10 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method of preparing same |
| JP2009239263A (ja) * | 2008-03-01 | 2009-10-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165477A (ja) * | 1984-09-07 | 1986-04-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1988
- 1988-08-09 JP JP20086488A patent/JP2675587B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165477A (ja) * | 1984-09-07 | 1986-04-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5808316A (en) * | 1995-05-25 | 1998-09-15 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| US5834796A (en) * | 1995-05-25 | 1998-11-10 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method of preparing same |
| JP2009239263A (ja) * | 2008-03-01 | 2009-10-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置 |
| US8618544B2 (en) | 2008-03-01 | 2013-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2675587B2 (ja) | 1997-11-12 |
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