JP3420201B2 - 液晶表示装置 - Google Patents
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- JP3420201B2 JP3420201B2 JP2000321784A JP2000321784A JP3420201B2 JP 3420201 B2 JP3420201 B2 JP 3420201B2 JP 2000321784 A JP2000321784 A JP 2000321784A JP 2000321784 A JP2000321784 A JP 2000321784A JP 3420201 B2 JP3420201 B2 JP 3420201B2
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
Description
【０００１】
【発明の属する技術分野】本発明は、横方向電界駆動方
式およびツイスティッドネマティック方式の液晶表示装
置に関し、特に残像の少ない高表示品質の液晶表示装置
に関する。
式およびツイスティッドネマティック方式の液晶表示装
置に関し、特に残像の少ない高表示品質の液晶表示装置
に関する。
【０００２】
【従来の技術】近年、配向した分子の分子軸の方向を基
板に対して水平方向に回転させることにより表示を行う
横方向電界駆動方式またはＩＰＳ（Ｉｎ Ｐｌａｎｅ
Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置が研究開発さ
れている。
板に対して水平方向に回転させることにより表示を行う
横方向電界駆動方式またはＩＰＳ（Ｉｎ Ｐｌａｎｅ
Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置が研究開発さ
れている。
【０００３】このＩＰＳ方式の液晶表示装置は、ツイス
ティッドネマティック（ＴＮ：Ｔｗｉｓｔ Ｎｅｍａｔ
ｉｃ）方式の液晶表示装置と比較して、広視野角が得ら
れるという特徴を有している。
ティッドネマティック（ＴＮ：Ｔｗｉｓｔ Ｎｅｍａｔ
ｉｃ）方式の液晶表示装置と比較して、広視野角が得ら
れるという特徴を有している。
【０００４】図１７は、従来のＩＰＳ方式を用いた液晶
表示装置のＴＦＴ素子部の断面図である。図１７におい
て、透明基板上にゲート電極１０１、ゲート絶縁膜１０
２、半導体層１０３、ソース電極１０４、ドレイン電極
１０５および絶縁膜１０６を積層してＴＦＴが形成され
ており、半導体層１０３がゲート電極１０１よりも外側
にはみ出して形成されている。
表示装置のＴＦＴ素子部の断面図である。図１７におい
て、透明基板上にゲート電極１０１、ゲート絶縁膜１０
２、半導体層１０３、ソース電極１０４、ドレイン電極
１０５および絶縁膜１０６を積層してＴＦＴが形成され
ており、半導体層１０３がゲート電極１０１よりも外側
にはみ出して形成されている。
【０００５】
【発明が解決しようとする課題】バックライトからアク
ティブマトリックスの裏面に入射する光は、ゲート電極
により遮光されるが、上述のように、半導体層がゲート
電極よりも外側にはみ出していると、このはみ出した部
分の半導体層にバックライトの光が直接当たって光リー
ク電流が多く流れ、残像が発生する。
ティブマトリックスの裏面に入射する光は、ゲート電極
により遮光されるが、上述のように、半導体層がゲート
電極よりも外側にはみ出していると、このはみ出した部
分の半導体層にバックライトの光が直接当たって光リー
ク電流が多く流れ、残像が発生する。
【０００６】また、ＩＰＳ方式の液晶表示装置では液晶
が低透過率であるので、輝度を確保する場合、透過率が
低い分バックライト光量を増やす必要があるが、バック
ライト光量を増やすとゲート電極より外側にはみ出して
いる部分によって、さらにリーク電流が増加し、残像の
程度（レベル）が悪化するという問題がある。
が低透過率であるので、輝度を確保する場合、透過率が
低い分バックライト光量を増やす必要があるが、バック
ライト光量を増やすとゲート電極より外側にはみ出して
いる部分によって、さらにリーク電流が増加し、残像の
程度（レベル）が悪化するという問題がある。
【０００７】また、ＩＰＳ方式において、液晶材料、配
向膜および絶縁膜の物性を制御して残像を改善する方法
が、例えば特開平７−１５９７８６号公報により提案さ
れている。この公知技術においては、液晶の抵抗値を下
げることにより、残像レベルを改善している。しかし、
この方法では、液晶中の可動イオン数が増え、液晶を低
抵抗にしているため、図１８に示すように、薄膜トラン
ジスタ（ＴＦＴ）のバックチャネルの凹んだ部分に液晶
中の可動イオンが従来より多く吸着され、その結果、リ
ーク電流が増大し、結果的にやはり残像レベルは改善さ
れない。
向膜および絶縁膜の物性を制御して残像を改善する方法
が、例えば特開平７−１５９７８６号公報により提案さ
れている。この公知技術においては、液晶の抵抗値を下
げることにより、残像レベルを改善している。しかし、
この方法では、液晶中の可動イオン数が増え、液晶を低
抵抗にしているため、図１８に示すように、薄膜トラン
ジスタ（ＴＦＴ）のバックチャネルの凹んだ部分に液晶
中の可動イオンが従来より多く吸着され、その結果、リ
ーク電流が増大し、結果的にやはり残像レベルは改善さ
れない。
【０００８】また、逆に、半導体層がゲート電極より非
常に小さい場合には、ゲート電極とドレイン電極・ソー
ス電極との重なりによって、この部分の寄生容量が増加
するので、フィードスルーという現象によって、画素電
極に保持すべき目標電位にばらつきが現れてフリッカと
いう画面のちらつきになって見える。
常に小さい場合には、ゲート電極とドレイン電極・ソー
ス電極との重なりによって、この部分の寄生容量が増加
するので、フィードスルーという現象によって、画素電
極に保持すべき目標電位にばらつきが現れてフリッカと
いう画面のちらつきになって見える。
【０００９】また、ドレイン電極・ソース電極と半導体
層との重なりは、オン電流を確保するために一定の面積
以上が必要である。
層との重なりは、オン電流を確保するために一定の面積
以上が必要である。
【００１０】
【００１１】また、半導体層をゲート電極と自己整合的
に形成する方法としては、ゲート電極形成後アクティブ
マトリックス基板の裏面から露光することにより形成す
る方法（裏面露光法）がある。すなわち、この方法は、
ゲート電極をパターニングして、その上に半導体層を形
成し、さらにその上にレジストを塗布しておいて、アク
ティブマトリックス基板の裏面から光を照射露光する方
法である。ゲート電極のパターン上を除くレジストが露
光されるので、半導体層がゲート電極と自己整合的に形
成される。
に形成する方法としては、ゲート電極形成後アクティブ
マトリックス基板の裏面から露光することにより形成す
る方法（裏面露光法）がある。すなわち、この方法は、
ゲート電極をパターニングして、その上に半導体層を形
成し、さらにその上にレジストを塗布しておいて、アク
ティブマトリックス基板の裏面から光を照射露光する方
法である。ゲート電極のパターン上を除くレジストが露
光されるので、半導体層がゲート電極と自己整合的に形
成される。
【００１２】しかし、このような製造方法では、アクテ
ィブマトリックス基板の表面に傷をつけやすくなるた
め、実用化されていない。
ィブマトリックス基板の表面に傷をつけやすくなるた
め、実用化されていない。
【００１３】本発明の目的は、従来に比べて特別な工程
を経ることなく、薄膜トランジスタのオフ状態でのリー
ク電流の増大を招くことなく、残像の少ない高表示品質
の液晶表示装置を提供することにある。
を経ることなく、薄膜トランジスタのオフ状態でのリー
ク電流の増大を招くことなく、残像の少ない高表示品質
の液晶表示装置を提供することにある。
【００１４】
【００１５】
【課題を解決するための手段】本発明は、透明基板上に
ゲート電極、ゲート絶縁膜、半導体層およびソース電極
・ドレイン電極を積層して複数のＴＦＴが形成されたア
レイ基板と、前記アレイ基板に対向配置された対向基板
を具備した、横方向電界駆動方式の液晶表示装置におい
て、前記半導体層の境界が、前記ＴＦＴのゲート電極と
ソース電極またはドレイン出極とがオーバーラップする
領域の内側に形成されている部分と、前記ゲート電極の
外側に形成されている部分の両方を有することを特徴と
する液晶表示装置である。
ゲート電極、ゲート絶縁膜、半導体層およびソース電極
・ドレイン電極を積層して複数のＴＦＴが形成されたア
レイ基板と、前記アレイ基板に対向配置された対向基板
を具備した、横方向電界駆動方式の液晶表示装置におい
て、前記半導体層の境界が、前記ＴＦＴのゲート電極と
ソース電極またはドレイン出極とがオーバーラップする
領域の内側に形成されている部分と、前記ゲート電極の
外側に形成されている部分の両方を有することを特徴と
する液晶表示装置である。
【００１６】また、本発明は、前記ＴＦＴの半導体層の
境界がゲート電極の内側にある部分がゲート電極とソー
ス電極ないしドレイン電極とのオーバーラップ領域の中
央部にあり、ゲート電極の外側にある部分が前記オーバ
ーラップ領域の両端にあたる部分に形成されていること
を特徴とする液晶表示装置である。
境界がゲート電極の内側にある部分がゲート電極とソー
ス電極ないしドレイン電極とのオーバーラップ領域の中
央部にあり、ゲート電極の外側にある部分が前記オーバ
ーラップ領域の両端にあたる部分に形成されていること
を特徴とする液晶表示装置である。
【００１７】また、本発明は、前記ＴＦＴの半導体層が
ソース電極ないしはドレイン電極とオーバーラップして
いない辺の一部を取り除き、凹型の形状としたことを特
徴とする液晶表示装置である。
ソース電極ないしはドレイン電極とオーバーラップして
いない辺の一部を取り除き、凹型の形状としたことを特
徴とする液晶表示装置である。
【００１８】また、本発明は、透明基板上にゲート電
極、ゲート絶縁膜、半導体層およびソース電極・ドレイ
ン電極を積層して複数のＴＦＴが形成されたアレイ基板
と、前記アレイ基板に対向配置された対向基板を具備
し、対向基板側に共通電極が配置された液晶表示装置に
おいて、前記半導体層の境界が、前記ＴＦＴのゲート電
極とソース電極またはドレイン出極とがオーバーラップ
する領域の内側に形成されている部分と、前記ゲート電
極の外側に形成されている部分の両方を有することを特
徴とする液晶表示装置である。
極、ゲート絶縁膜、半導体層およびソース電極・ドレイ
ン電極を積層して複数のＴＦＴが形成されたアレイ基板
と、前記アレイ基板に対向配置された対向基板を具備
し、対向基板側に共通電極が配置された液晶表示装置に
おいて、前記半導体層の境界が、前記ＴＦＴのゲート電
極とソース電極またはドレイン出極とがオーバーラップ
する領域の内側に形成されている部分と、前記ゲート電
極の外側に形成されている部分の両方を有することを特
徴とする液晶表示装置である。
【００１９】また、本発明は、前記ＴＦＴの半導体層の
境界がゲート電極の内側にある部分がゲート電極とソー
ス電極ないしドレイン電極とのオーバーラップ領域の中
央部にあり、ゲート電極の外側にある部分が前記オーバ
ーラップ領域の両端にあたる部分に形成されていること
を特徴とする液晶表示装置である。
境界がゲート電極の内側にある部分がゲート電極とソー
ス電極ないしドレイン電極とのオーバーラップ領域の中
央部にあり、ゲート電極の外側にある部分が前記オーバ
ーラップ領域の両端にあたる部分に形成されていること
を特徴とする液晶表示装置である。
【００２０】また、本発明は、前記ＴＦＴの半導体層が
ソース電極ないしはドレイン電極とオーバーラップして
いない辺の一部を取り除き、凹型の形状としたことを特
徴とする液晶表示装置である。
ソース電極ないしはドレイン電極とオーバーラップして
いない辺の一部を取り除き、凹型の形状としたことを特
徴とする液晶表示装置である。
【００２１】
【００２２】
【００２３】
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１は、ＩＰＳ方式の液晶表示装置のアク
ティブマトリックス基板の単位画素の拡大平面図であ
る。マトリックス状に配置された走査線１と信号線２に
よって区画された領域には、ＴＦＴ（薄膜トランジス
タ）４およびこれに接続された画素電極３が形成されて
いる。そして、ＴＦＴ４のゲート電極５の上には、図示
しない絶縁膜を介してＴＦＴを形成するための半導体層
７が形成され、さらにその上には、半導体層７を挟んで
互いに対抗する位置に画素電極（ソース電極）３および
ドレイン電極６が形成されている。また、ゲート電極５
は走査線１の一部分であり、ドレイン電極６は信号線２
に接続されている。８は、ゲート電極と同じに形成され
る且つ同層に位置する共通電極である。
ティブマトリックス基板の単位画素の拡大平面図であ
る。マトリックス状に配置された走査線１と信号線２に
よって区画された領域には、ＴＦＴ（薄膜トランジス
タ）４およびこれに接続された画素電極３が形成されて
いる。そして、ＴＦＴ４のゲート電極５の上には、図示
しない絶縁膜を介してＴＦＴを形成するための半導体層
７が形成され、さらにその上には、半導体層７を挟んで
互いに対抗する位置に画素電極（ソース電極）３および
ドレイン電極６が形成されている。また、ゲート電極５
は走査線１の一部分であり、ドレイン電極６は信号線２
に接続されている。８は、ゲート電極と同じに形成され
る且つ同層に位置する共通電極である。
【００２６】図２は、図１のＡ−Ａ’切断線の対向カラ
ーフィルタを含む液晶表示装置の部分断面図である。な
お、各図において、同一要素または相当する要素には同
一符号を付す。ガラス基板１４上の一部にゲート電極５
が形成され、これと同層に同一工程で共通電極８を櫛歯
状に形成する。このゲート電極５と共通電極８を覆うよ
うにゲート絶縁膜９が全面に形成される。
ーフィルタを含む液晶表示装置の部分断面図である。な
お、各図において、同一要素または相当する要素には同
一符号を付す。ガラス基板１４上の一部にゲート電極５
が形成され、これと同層に同一工程で共通電極８を櫛歯
状に形成する。このゲート電極５と共通電極８を覆うよ
うにゲート絶縁膜９が全面に形成される。
【００２７】ゲート電極５上には、ゲート絶縁膜９を介
してＴＦＴ４の半導体層となるシリコン膜１０と、ソー
ス・ドレイン電極とのオーミックコンタクトをとるため
のリン等の不純物をドープしたシリコン膜からなる電極
層１１を積層したアイランドが形成される。このアイラ
ンドは、製造時の目合わせマージンを考慮して、チャネ
ル長方向の幅をチャネル長方向のゲート電極の幅より０
〜５μｍ狭く形成される。
してＴＦＴ４の半導体層となるシリコン膜１０と、ソー
ス・ドレイン電極とのオーミックコンタクトをとるため
のリン等の不純物をドープしたシリコン膜からなる電極
層１１を積層したアイランドが形成される。このアイラ
ンドは、製造時の目合わせマージンを考慮して、チャネ
ル長方向の幅をチャネル長方向のゲート電極の幅より０
〜５μｍ狭く形成される。
【００２８】さらに、このアイランド上の一部に、画素
電極３およびドレイン電極６が形成される。この後、不
純物をドープしたシリコン膜からなる電極層１１の一部
が除去され、ＴＦＴ４のチャネル部分が形成される。
電極３およびドレイン電極６が形成される。この後、不
純物をドープしたシリコン膜からなる電極層１１の一部
が除去され、ＴＦＴ４のチャネル部分が形成される。
【００２９】また、画素の表示寄与部分において、画素
電極３は、櫛歯状に配置形成された共通電極８と平行
に、互いに噛み合うように形成される。このとき、共通
電極８と画素電極３との間に補助容量が形成される。こ
の画素電極３と共通電極８とは、ゲート絶縁膜９を介し
て形成されており、対向する画素電極３と共通電極８と
の間に電圧を印加されて電界としてガラス基板１４と平
行方向成分が発生し、液晶を駆動する。
電極３は、櫛歯状に配置形成された共通電極８と平行
に、互いに噛み合うように形成される。このとき、共通
電極８と画素電極３との間に補助容量が形成される。こ
の画素電極３と共通電極８とは、ゲート絶縁膜９を介し
て形成されており、対向する画素電極３と共通電極８と
の間に電圧を印加されて電界としてガラス基板１４と平
行方向成分が発生し、液晶を駆動する。
【００３０】さらに、ＴＦＴ４および画素電極３の全面
を覆うようにパッシベーション膜１３が形成される。ゲ
ート電極５およびドレイン電極６は、延長部分で、それ
ぞれ図１で示した走査線１および信号線２になる。
を覆うようにパッシベーション膜１３が形成される。ゲ
ート電極５およびドレイン電極６は、延長部分で、それ
ぞれ図１で示した走査線１および信号線２になる。
【００３１】ゲート電極５、画素電極３およびドレイン
電極６は、例えば、スパッタリングまたは蒸着法等で形
成されたＡｌ，Ｃｒ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ等から選ば
れる金属膜またはこれらの合金膜、あるいはこれらの積
層膜で構成されている。
電極６は、例えば、スパッタリングまたは蒸着法等で形
成されたＡｌ，Ｃｒ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ等から選ば
れる金属膜またはこれらの合金膜、あるいはこれらの積
層膜で構成されている。
【００３２】ゲート絶縁膜９およびパッシベーション膜
１３は、例えば、プラズマＣＶＤ法、またはスパッタリ
ング法等で形成された窒化シリコン膜、または酸化シリ
コン膜等の絶縁膜で構成される。ゲート絶縁膜９は、ゲ
ート電極５および走査線１の一部表面を酸化して形成し
てもよい。また、これらの酸化膜と窒化シリコン膜また
は酸化シリコン膜との積層膜でもよい。
１３は、例えば、プラズマＣＶＤ法、またはスパッタリ
ング法等で形成された窒化シリコン膜、または酸化シリ
コン膜等の絶縁膜で構成される。ゲート絶縁膜９は、ゲ
ート電極５および走査線１の一部表面を酸化して形成し
てもよい。また、これらの酸化膜と窒化シリコン膜また
は酸化シリコン膜との積層膜でもよい。
【００３３】半導体層となるシリコン膜１０および不純
物をドープしたシリコン膜からなる電極層１１は、例え
ば、プラズマＣＶＤ法で形成された非晶質シリコン膜、
または、多結晶シリコン膜で構成される。
物をドープしたシリコン膜からなる電極層１１は、例え
ば、プラズマＣＶＤ法で形成された非晶質シリコン膜、
または、多結晶シリコン膜で構成される。
【００３４】図３は、図１および図２に示す液晶表示装
置の製造方法について説明する工程図である。右側は、
上面図であり、左側は、右側に示す図の中央部短手方向
の断面図である。
置の製造方法について説明する工程図である。右側は、
上面図であり、左側は、右側に示す図の中央部短手方向
の断面図である。
【００３５】先ず、図３（ａ）において、ガラス基板上
にゲート電極を形成する。次に、図３（ｂ）において、
ゲート絶縁膜、非晶質シリコン層、ｎ型非晶質シリコン
層を順次積層する。次に、図３（ｃ）において、ｎ型非
晶質シリコン層と非晶質シリコン層を一括で選択的にエ
ッチングして島状化する。このとき、非晶質シリコン層
のエッジがゲート電極と一致するように島状化する。次
に、図３（ｄ）において、ソース・ドレイン電極を形成
し、チャネルエッチングを行う。次に、図３（ｅ）にお
いて、パッシベーション膜を形成する。次に、図示しな
いが、パッシベーション膜やゲート絶縁膜にコンタクト
ホールを形成する。次に、透明導電膜を被覆し、パター
ンニングし、各電極端子を形成する。最後にアニールを
行い、アクティブマトリックス基板を完成する。
にゲート電極を形成する。次に、図３（ｂ）において、
ゲート絶縁膜、非晶質シリコン層、ｎ型非晶質シリコン
層を順次積層する。次に、図３（ｃ）において、ｎ型非
晶質シリコン層と非晶質シリコン層を一括で選択的にエ
ッチングして島状化する。このとき、非晶質シリコン層
のエッジがゲート電極と一致するように島状化する。次
に、図３（ｄ）において、ソース・ドレイン電極を形成
し、チャネルエッチングを行う。次に、図３（ｅ）にお
いて、パッシベーション膜を形成する。次に、図示しな
いが、パッシベーション膜やゲート絶縁膜にコンタクト
ホールを形成する。次に、透明導電膜を被覆し、パター
ンニングし、各電極端子を形成する。最後にアニールを
行い、アクティブマトリックス基板を完成する。
【００３６】次に、アイランド構造の実施例を具体的に
説明する。
説明する。
【００３７】図４は、図１における点線部Ｂ内の拡大図
である。なお、同一要素または相当する要素には同一符
号を付す。
である。なお、同一要素または相当する要素には同一符
号を付す。
【００３８】アイランドの、チャネル長方向に垂直な方
向の輪郭線は、ゲート電極の、チャネル長方向に垂直な
方向の輪郭線とオンラインにすることが望ましいが、ア
イランドを形成する露光プロセスにおける目合わせずれ
マージンを見込むことにより、ゲート電極の、チャネル
長方向に垂直な方向の輪郭線よりもともに０〜５μｍ内
側に入り込ませた構造となっている。半導体層がゲート
電極よりも引っ込んでいると、ゲート電極とドレイン電
極・ソース電極との重なりによって、寄生容量が増加
し、フィードスルーという現象によって、フリッカとい
う画面のちらつきになって見える。このフリッカはでき
る限り減らした方が良く、そこで、製造時の目合わせマ
ージンを考慮し、さらに、製造ばらつきを考慮して半導
体層のゲート電極からの引っ込み幅を最大５μｍとする
ものである。チャネル長およびチャネル幅の比Ｗ１／Ｌ
の値は、例えば２０／８≧Ｗ１／Ｌ≧２０／１０とな
る。
向の輪郭線は、ゲート電極の、チャネル長方向に垂直な
方向の輪郭線とオンラインにすることが望ましいが、ア
イランドを形成する露光プロセスにおける目合わせずれ
マージンを見込むことにより、ゲート電極の、チャネル
長方向に垂直な方向の輪郭線よりもともに０〜５μｍ内
側に入り込ませた構造となっている。半導体層がゲート
電極よりも引っ込んでいると、ゲート電極とドレイン電
極・ソース電極との重なりによって、寄生容量が増加
し、フィードスルーという現象によって、フリッカとい
う画面のちらつきになって見える。このフリッカはでき
る限り減らした方が良く、そこで、製造時の目合わせマ
ージンを考慮し、さらに、製造ばらつきを考慮して半導
体層のゲート電極からの引っ込み幅を最大５μｍとする
ものである。チャネル長およびチャネル幅の比Ｗ１／Ｌ
の値は、例えば２０／８≧Ｗ１／Ｌ≧２０／１０とな
る。
【００３９】図５は、アイランドがゲート電極からはみ
出している片側辺のはみ出し幅Ｗと光リーク電流との関
係を示す図である。アイランドがゲート電極からはみ出
すにつれて、光リーク電流が増加しており、この図か
ら、アイランドの幅がゲート電極の幅より狭いほど光リ
ークを抑制できることがわかる。
出している片側辺のはみ出し幅Ｗと光リーク電流との関
係を示す図である。アイランドがゲート電極からはみ出
すにつれて、光リーク電流が増加しており、この図か
ら、アイランドの幅がゲート電極の幅より狭いほど光リ
ークを抑制できることがわかる。
【００４０】図６は、目視観察に基づくアイランドのは
み出し幅Ｗと残像レベルとの関係を示す図である。◎
が、正面から見て全く見えないもの、○が正面からは見
えないが斜め視野からうっすら見えるもの、△が正面か
らうっすら見えるもの、×が正面から見えるもの、××
が正面からはっきり見えるものを表している。△までを
製品として良品とすると、この図から、はみ出し幅Ｗは
０μｍ以下であることが望ましい。残像レベルは、２４
時間同じ固定パターン表示をした後に白と黒の真ん中の
中間調の明るさに戻したときにどの程度固定パターンが
残って見えるかということを目視で観察したものであ
る。
み出し幅Ｗと残像レベルとの関係を示す図である。◎
が、正面から見て全く見えないもの、○が正面からは見
えないが斜め視野からうっすら見えるもの、△が正面か
らうっすら見えるもの、×が正面から見えるもの、××
が正面からはっきり見えるものを表している。△までを
製品として良品とすると、この図から、はみ出し幅Ｗは
０μｍ以下であることが望ましい。残像レベルは、２４
時間同じ固定パターン表示をした後に白と黒の真ん中の
中間調の明るさに戻したときにどの程度固定パターンが
残って見えるかということを目視で観察したものであ
る。
【００４１】また、図７は、チャネル長方向の半導体の
幅をチャネル長方向のゲート電極の幅より０〜５μｍ狭
くしたときの液晶の抵抗率と残像との関係を示す図であ
り、液晶の抵抗を変えていった時に、残像がどの程度起
こるかということをグラフにしたものである。
幅をチャネル長方向のゲート電極の幅より０〜５μｍ狭
くしたときの液晶の抵抗率と残像との関係を示す図であ
り、液晶の抵抗を変えていった時に、残像がどの程度起
こるかということをグラフにしたものである。
【００４２】このグラフにおいては、横軸が液晶の抵抗
率であり、縦軸が残像のレベルである。△までを良品と
すると、液晶の抵抗率として５×１０12Ωｃｍ以下にす
ることが好ましいとわかる。
率であり、縦軸が残像のレベルである。△までを良品と
すると、液晶の抵抗率として５×１０12Ωｃｍ以下にす
ることが好ましいとわかる。
【００４３】次に、アイランドのチャネル長方向に対し
て垂直な方向の輪郭線を、ゲートのチャネル長方向に対
して垂直な方向の輪郭線とオンラインにし易くする液晶
表示装置の製造方法について説明する。図８は、その製
造方法について説明する工程図である。右側は、上面図
であり、左側は、右側に示す図の中央部短手方向の断面
図である。
て垂直な方向の輪郭線を、ゲートのチャネル長方向に対
して垂直な方向の輪郭線とオンラインにし易くする液晶
表示装置の製造方法について説明する。図８は、その製
造方法について説明する工程図である。右側は、上面図
であり、左側は、右側に示す図の中央部短手方向の断面
図である。
【００４４】まず、図８（ａ）において、ゲートメタル
を成膜する。図８（ｂ）において、その上に、ゲート絶
縁膜、非晶質シリコン層、ｎ型非晶質シリコン層、ソー
スドレインメタル層を形成する。次に、図８（ｃ）にお
いて、ゲートメタル、ゲート絶縁膜、非晶質シリコン
層、ｎ型非晶質シリコン層、ソースドレインメタル層を
同一フォトレジスト工程により走査線であるゲート電極
のパタンで選択的にエッチングしてパターニングする。
を成膜する。図８（ｂ）において、その上に、ゲート絶
縁膜、非晶質シリコン層、ｎ型非晶質シリコン層、ソー
スドレインメタル層を形成する。次に、図８（ｃ）にお
いて、ゲートメタル、ゲート絶縁膜、非晶質シリコン
層、ｎ型非晶質シリコン層、ソースドレインメタル層を
同一フォトレジスト工程により走査線であるゲート電極
のパタンで選択的にエッチングしてパターニングする。
【００４５】次に、図８（ｄ）において、ソースドレイ
ンメタル層をパターニングしてソース・ドレイン電極を
形成し、そのパタンでチャネルエッチングを行う。その
後で、図８（ｅ）において、非晶質シリコン層の必要な
部分を選択的にエッチングすることで島状非晶質シリコ
ン層をパターニング形成する。次に、図８（ｆ）におい
て、パッシベーションの絶縁膜を形成し、コンタクトの
ためソース・ドレインの部分を除去する。最後に、図８
（ｇ）において、信号線配線、画素電極形成を行う。
ンメタル層をパターニングしてソース・ドレイン電極を
形成し、そのパタンでチャネルエッチングを行う。その
後で、図８（ｅ）において、非晶質シリコン層の必要な
部分を選択的にエッチングすることで島状非晶質シリコ
ン層をパターニング形成する。次に、図８（ｆ）におい
て、パッシベーションの絶縁膜を形成し、コンタクトの
ためソース・ドレインの部分を除去する。最後に、図８
（ｇ）において、信号線配線、画素電極形成を行う。
【００４６】この製造方法は、工程数を減らすことはで
きないが、図８（ｃ）において、非晶質シリコン層およ
びｎ型非晶質シリコン層を、ゲート電極のパタンでパタ
ーニングするので、アイランドのチャネル長方向に対し
て垂直な方向の輪郭線を、ゲートのチャネル長方向に対
して垂直な方向の輪郭線とオンラインに形成することが
できる。すなわち、半導体層をゲート電極と自己整合的
に形成できる。また、この製造方法によれば、前記した
裏面露光法の問題を避けられる。
きないが、図８（ｃ）において、非晶質シリコン層およ
びｎ型非晶質シリコン層を、ゲート電極のパタンでパタ
ーニングするので、アイランドのチャネル長方向に対し
て垂直な方向の輪郭線を、ゲートのチャネル長方向に対
して垂直な方向の輪郭線とオンラインに形成することが
できる。すなわち、半導体層をゲート電極と自己整合的
に形成できる。また、この製造方法によれば、前記した
裏面露光法の問題を避けられる。
【００４７】次に、本発明の第１の実施の形態に係わる
液晶表示装置のアイランド構造の例を図９、図１０、図
１１に示す。ここに示した実施の形態は、図４の形状の
ときよりもさらにリーク電流を減らすことができる。な
お、図９〜図１１の形状は一例であり、これらの形状に
限るものではない。
液晶表示装置のアイランド構造の例を図９、図１０、図
１１に示す。ここに示した実施の形態は、図４の形状の
ときよりもさらにリーク電流を減らすことができる。な
お、図９〜図１１の形状は一例であり、これらの形状に
限るものではない。
【００４８】図９は、半導体層７のチャネル長方向に沿
った辺の中央部分を除いた構造であり、図１０は、半導
体層７のチャネル長方向に沿った辺の一部分を取り除
き、チャネル長方向に対して垂直な方向に沿った辺の一
部分をゲート電極の外側に拡大した構造であり、図１１
は、半導体層７のチャネル長方向に対して垂直な方向に
沿った辺の一部分をゲート電極の外側に拡大した構造で
ある。
った辺の中央部分を除いた構造であり、図１０は、半導
体層７のチャネル長方向に沿った辺の一部分を取り除
き、チャネル長方向に対して垂直な方向に沿った辺の一
部分をゲート電極の外側に拡大した構造であり、図１１
は、半導体層７のチャネル長方向に対して垂直な方向に
沿った辺の一部分をゲート電極の外側に拡大した構造で
ある。
【００４９】半導体層を図９〜図１１の形状にすると、
図４の形状のときよりもさらにリーク電流を減らすこと
ができるのは、以下の理由によるものである。
図４の形状のときよりもさらにリーク電流を減らすこと
ができるのは、以下の理由によるものである。
【００５０】図１２（ａ）に示すように、ゲートをオフ
させた時のリーク電流の大小関係は、電流のパスを分解
して考えるとＩ２＝Ｉ３＜＜Ｉ１＝Ｉ４となる。Ｉ１，
Ｉ４が大きいのは、画素電極３およびドレイン電極６に
よってこの部分が遮光されていないので、このパス中で
光（フォト）キャリア生成数が多いためである。一方、
オン電流にはＩ１，Ｉ４の寄与は少ない。
させた時のリーク電流の大小関係は、電流のパスを分解
して考えるとＩ２＝Ｉ３＜＜Ｉ１＝Ｉ４となる。Ｉ１，
Ｉ４が大きいのは、画素電極３およびドレイン電極６に
よってこの部分が遮光されていないので、このパス中で
光（フォト）キャリア生成数が多いためである。一方、
オン電流にはＩ１，Ｉ４の寄与は少ない。
【００５１】したがって、図１２（ｂ）に示すように、
Ｉ１，Ｉ４パス上の半導体層を取り除くと、図１２
（ａ）に比べて、オン電流を維持したままで、Ｉ１やＩ
４のパスがなくなるためにオフ電流を低減できる。
Ｉ１，Ｉ４パス上の半導体層を取り除くと、図１２
（ａ）に比べて、オン電流を維持したままで、Ｉ１やＩ
４のパスがなくなるためにオフ電流を低減できる。
【００５２】また、図１２（ｃ）に示すように、半導体
層の一部分をゲート電極の外側に拡大すると、拡大した
部分に光があたることで発生するフォトキャリアを利用
してオン電流を増大させることができる。オフ電流は増
えないが、オン電流を増大させることによって、相対的
にオフ電流を低減したのと同様の効果が得られる。
層の一部分をゲート電極の外側に拡大すると、拡大した
部分に光があたることで発生するフォトキャリアを利用
してオン電流を増大させることができる。オフ電流は増
えないが、オン電流を増大させることによって、相対的
にオフ電流を低減したのと同様の効果が得られる。
【００５３】上述した液晶表示装置では、薄膜トランジ
スタ（ＴＦＴ）のチャネル部がゲート電極により遮光さ
れ、このことにより、半導体層への光入射によるフォト
キャリアの発生を抑制することができるので、スイッチ
ング特性のオン／オフ比を向上させることができる。し
たがって、白表示部・黒表示部に適性な電圧が印加さ
れ、残像の抑制、ひいては高表示品質を得ることができ
る。
スタ（ＴＦＴ）のチャネル部がゲート電極により遮光さ
れ、このことにより、半導体層への光入射によるフォト
キャリアの発生を抑制することができるので、スイッチ
ング特性のオン／オフ比を向上させることができる。し
たがって、白表示部・黒表示部に適性な電圧が印加さ
れ、残像の抑制、ひいては高表示品質を得ることができ
る。
【００５４】従来では２４時間白と黒のチェッカフラッ
グの固定表示パターンで焼き付けた（残像試験）後、中
間調に切り替えると、パターンの境界線がはっきりと残
って見え、固定表示パターンのコントラストがはっきり
していたものが、上記構成を適用することにより、残像
試験後、中間調に切り替えると、固定表示パターンの境
界線が不鮮明になって見えなくなり、コントラストの差
がなくなる。
グの固定表示パターンで焼き付けた（残像試験）後、中
間調に切り替えると、パターンの境界線がはっきりと残
って見え、固定表示パターンのコントラストがはっきり
していたものが、上記構成を適用することにより、残像
試験後、中間調に切り替えると、固定表示パターンの境
界線が不鮮明になって見えなくなり、コントラストの差
がなくなる。
【００５５】
【００５６】（第２の実施の形態）次に、本発明の第２
の実施の形態に係わる液晶表示装置について説明する。
の実施の形態に係わる液晶表示装置について説明する。
【００５７】図１３は、第２の実施の形態に係わる液晶
表示装置のアクティブマトリックス基板の単位画素の拡
大平面図である。マトリックス状に配置された走査線１
と信号線２によって区画された領域には、ＴＦＴ（薄膜
トランジスタ）４およびこれに接続された画素電極３が
形成されている。そして、ＴＦＴ４のゲート電極５の上
には、図示しない絶縁膜を介してＴＦＴを形成するため
の半導体層７が形成され、さらにその上には、半導体層
７を挟んで互いに対抗する位置に画素電極（ソース電
極）３およびドレイン電極６が形成されている。また、
ゲート電極５は走査線１の一部分であり、ドレイン電極
６は信号線２に接続されている。
表示装置のアクティブマトリックス基板の単位画素の拡
大平面図である。マトリックス状に配置された走査線１
と信号線２によって区画された領域には、ＴＦＴ（薄膜
トランジスタ）４およびこれに接続された画素電極３が
形成されている。そして、ＴＦＴ４のゲート電極５の上
には、図示しない絶縁膜を介してＴＦＴを形成するため
の半導体層７が形成され、さらにその上には、半導体層
７を挟んで互いに対抗する位置に画素電極（ソース電
極）３およびドレイン電極６が形成されている。また、
ゲート電極５は走査線１の一部分であり、ドレイン電極
６は信号線２に接続されている。
【００５８】図１４は、図１３のＡ−Ａ’切断線の対向
カラーフィルタを含む液晶表示装置の部分断面図であ
る。なお、各図において、同一要素または相当する要素
には同一符号を付す。ガラス基板１４上の一部にゲート
電極５が形成される。このゲート電極５を覆うようにゲ
ート絶縁膜９が全面に形成される。
カラーフィルタを含む液晶表示装置の部分断面図であ
る。なお、各図において、同一要素または相当する要素
には同一符号を付す。ガラス基板１４上の一部にゲート
電極５が形成される。このゲート電極５を覆うようにゲ
ート絶縁膜９が全面に形成される。
【００５９】ゲート電極５上には、ゲート絶縁膜９を介
してＴＦＴ４の半導体層となるシリコン膜１０と、ソー
ス・ドレイン電極とのオーミックコンタクトをとるため
のリン等の不純物をドープしたシリコン膜からなる電極
層１１を積層したアイランドが形成される。このアイラ
ンドは、チャネル長方向に対して垂直な方向に沿った辺
の一部分がゲートの外側に拡大している。
してＴＦＴ４の半導体層となるシリコン膜１０と、ソー
ス・ドレイン電極とのオーミックコンタクトをとるため
のリン等の不純物をドープしたシリコン膜からなる電極
層１１を積層したアイランドが形成される。このアイラ
ンドは、チャネル長方向に対して垂直な方向に沿った辺
の一部分がゲートの外側に拡大している。
【００６０】さらに、このアイランド上の一部に、ドレ
イン電極６およびソース電極１６が形成される。この
後、不純物をドープしたシリコン膜からなる電極層１１
の一部が除去され、ＴＦＴ４のチャネル部分が形成さ
れ、この全面を覆うようにパッシベーション膜１３が形
成される。
イン電極６およびソース電極１６が形成される。この
後、不純物をドープしたシリコン膜からなる電極層１１
の一部が除去され、ＴＦＴ４のチャネル部分が形成さ
れ、この全面を覆うようにパッシベーション膜１３が形
成される。
【００６１】この後、パッシベーション膜１３にコンタ
クトホールが形成され、パッシベーション膜１３上の一
部に画素電極３が形成され、ソース電極１６と画素電極
３とがコンタクトホールを介して電気的に接続される。
また、対向基板側には、共通電極８が設置される。
クトホールが形成され、パッシベーション膜１３上の一
部に画素電極３が形成され、ソース電極１６と画素電極
３とがコンタクトホールを介して電気的に接続される。
また、対向基板側には、共通電極８が設置される。
【００６２】各々の基板には配向膜１５が塗布され、液
晶を配向させるためにラビングが施される。ラビング
は、対向する基板どうしが直行する方向に施される。
晶を配向させるためにラビングが施される。ラビング
は、対向する基板どうしが直行する方向に施される。
【００６３】画素電極３と共通電極８は、間に液晶を介
して形成されており、対向する画素電極３と共通電極８
との間に電圧を印加されて電界としてガラス基板１４と
垂直方向成分が発生し、液晶を駆動する。
して形成されており、対向する画素電極３と共通電極８
との間に電圧を印加されて電界としてガラス基板１４と
垂直方向成分が発生し、液晶を駆動する。
【００６４】次に、第２の実施の形態に係わるアイラン
ド構造の実施例を図１５に示す。図１５は、図１３にお
ける点線部Ｂ内の拡大図である。なお、同一要素または
相当する要素には同一符号を付す。
ド構造の実施例を図１５に示す。図１５は、図１３にお
ける点線部Ｂ内の拡大図である。なお、同一要素または
相当する要素には同一符号を付す。
【００６５】半導体層７の、チャネル長方向に沿った辺
の一部分を取り除き、チャネル長方向に対して垂直な方
向に沿った辺の一部分をゲート電極５の外側に拡大して
いる。この構造により、リーク電流が低減され、表示ム
ラが改善された。
の一部分を取り除き、チャネル長方向に対して垂直な方
向に沿った辺の一部分をゲート電極５の外側に拡大して
いる。この構造により、リーク電流が低減され、表示ム
ラが改善された。
【００６６】次に、第２の実施の形態に係わるアイラン
ド構造の他の実施例を図１６に示す。半導体層７のチャ
ネル長方向に対して垂直な方向に沿った辺の一部分をゲ
ート電極５の外側に拡大している。この構造により、リ
ーク電流が低減され、表示ムラが改善された。
ド構造の他の実施例を図１６に示す。半導体層７のチャ
ネル長方向に対して垂直な方向に沿った辺の一部分をゲ
ート電極５の外側に拡大している。この構造により、リ
ーク電流が低減され、表示ムラが改善された。
【００６７】
【発明の効果】以上説明したように、本発明の液晶表示
装置は、チャネル部のリーク電流を大幅に減らすことが
でき、またはリーク電流を相対的に減らすことができ、
残像を劇的に低減することができる。
装置は、チャネル部のリーク電流を大幅に減らすことが
でき、またはリーク電流を相対的に減らすことができ、
残像を劇的に低減することができる。
【００６８】
【００６９】
【図１】ＩＰＳ方式の液晶表示装置の単位画素の拡大平
面図である。
面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】液晶表示装置の製造方法について説明する工程
図である。
図である。
【図４】図１における点線部Ｂ内の拡大図である。
【図５】アイランドのはみ出し幅と光リーク電流との関
係を示す図である。
係を示す図である。
【図６】アイランドのはみ出し幅と残像レベルとの関係
を示す図である。
を示す図である。
【図７】液晶の抵抗率と長期残像との関係を示す図であ
る。
る。
【図８】アイランドの長手方向の輪郭線とゲートの長手
方向の輪郭線をオンラインにする製造方法について説明
する工程図である。
方向の輪郭線をオンラインにする製造方法について説明
する工程図である。
【図９】第１の実施の形態に係わるアイランド構造の例
を示す図である。
を示す図である。
【図１０】第１の実施の形態に係わるアイランド構造の
他の例を示す図である。
他の例を示す図である。
【図１１】第１の実施の形態に係わるアイランド構造の
他の例を示す図である。
他の例を示す図である。
【図１２】半導体層の一部分を取り除き、または拡大し
た理由を説明する図である。
た理由を説明する図である。
【図１３】本発明の第２の実施の形態に係わる液晶表示
装置の単位画素の拡大平面図である。
装置の単位画素の拡大平面図である。
【図１４】図１３のＡ−Ａ’断面図である。
【図１５】第２の実施の形態に係わるアイランド構造の
例を示す図である。
例を示す図である。
【図１６】第２の実施に形態に係わるアイランド構造の
他の例を示す図である。
他の例を示す図である。
【図１７】従来のＩＰＳ方式を用いた液晶表示装置のＴ
ＦＴ素子部の断面図である。
ＦＴ素子部の断面図である。
【図１８】液晶中の可動イオンのバックチャネルへの吸
着モデルを示す図である。
着モデルを示す図である。
１ 走査線
２ 信号線
３ 画素電極
４ ＴＦＴ
５ ゲート電極
６ ドレイン電極
７ 半導体層
８ 共通電極
９ ゲート絶縁膜
１０ シリコン膜
１１ 電極層
１３ パッシベーション膜
１４ ガラス基板
１５ 配向膜
１６ ソース電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井樋田 悟史
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 黒羽 昇一
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 高橋 隆司
秋田県秋田市御所野下堤三丁目１番１号
秋田日本電気株式会社内
(72)発明者 三浦 聡
秋田県秋田市御所野下堤三丁目１番１号
秋田日本電気株式会社内
(56)参考文献 特開 平９−33946（ＪＰ，Ａ)
特開 平９−101538（ＪＰ，Ａ)
特開 平７−306417（ＪＰ，Ａ)
特開 平７−122754（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1343
Claims (6)
- 【請求項１】透明基板上にゲート電極、ゲート絶縁膜、
半導体層およびソース電極・ドレイン電極を積層して複
数のＴＦＴが形成されたアレイ基板と、前記アレイ基板
に対向配置された対向基板を具備した、横方向電界駆動
方式の液晶表示装置において、 前記半導体層の境界が、前記ＴＦＴのゲート電極とソー
ス電極またはドレイン出極とがオーバーラップする領域
の内側に形成されている部分と、前記ゲート電極の外側
に形成されている部分の両方を有する ことを特徴とする
液晶表示装置。 - 【請求項２】請求項１に記載の液晶表示装置において、
前記ＴＦＴの半導体層の境界がゲート電極の内側にある
部分がゲート電極とソース電極ないしドレイン電極との
オーバーラップ領域の中央部にあり、ゲート電極の外側
にある部分が前記オーバーラップ領域の両端にあたる部
分に形成されていることを特徴とする液晶表示装置。 - 【請求項３】請求項１または２に記載の液晶表示装置に
おいて、前記ＴＦＴの半導体層がソース電極ないしはド
レイン電極とオーバーラップしていない辺の一部を取り
除き、凹型の形状としたことを特徴とする液晶表示装
置。 - 【請求項４】透明基板上にゲート電極、ゲート絶縁膜、
半導体層およびソース電極・ドレイン電極を積層して複
数のＴＦＴが形成されたアレイ基板と、前記アレイ基板
に対向配置された対向基板を具備し、対向基板側に共通
電極が配置された液晶表示装置において、 前記半導体層の境界が、前記ＴＦＴのゲート電極とソー
ス電極またはドレイン出極とがオーバーラップする領域
の内側に形成されている部分と、前記ゲート電極の外側
に形成されている部分の両方を有する ことを特徴とする
液晶表示装置。 - 【請求項５】請求項４に記載の液晶表示装置において、
前記ＴＦＴの半導体層の境界がゲート電極の内側にある
部分がゲート電極とソース電極ないしドレイン電極との
オーバーラップ領域の中央部にあり、ゲート電極の外側
にある部分が前記オーバーラップ領域の両端にあたる部
分に形成されていることを特徴とする液晶表示装置。 - 【請求項６】請求項４または５に記載の液晶表示装置に
おいて、前記ＴＦＴの半導体層がソース電極ないしはド
レイン電極とオーバーラップしていない辺の一部を取り
除き、凹型の形状としたことを特徴とする液晶表示装
置。
Priority Applications (4)
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|---|---|---|---|
| JP2000321784A JP3420201B2 (ja) | 1999-12-22 | 2000-10-20 | 液晶表示装置 |
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| KR10-2000-0079192A KR100394838B1 (ko) | 1999-12-22 | 2000-12-20 | 액정 표시장치 |
| TW089127558A TWI228629B (en) | 1999-12-22 | 2000-12-21 | Liquid crystal display apparatus and production method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36454499 | 1999-12-22 | ||
| JP11-364544 | 1999-12-22 | ||
| JP2000321784A JP3420201B2 (ja) | 1999-12-22 | 2000-10-20 | 液晶表示装置 |
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|---|---|
| JP2001242490A JP2001242490A (ja) | 2001-09-07 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321784A Expired - Lifetime JP3420201B2 (ja) | 1999-12-22 | 2000-10-20 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3420201B2 (ja) |
| KR (1) | KR100394838B1 (ja) |
| TW (1) | TWI228629B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TWI297953B (en) * | 2006-02-22 | 2008-06-11 | Au Optronics Corp | Method for manufacturing a bottom substrate of a liquid crystal display device |
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