JP3072984B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP3072984B2 JP3072984B2 JP19451898A JP19451898A JP3072984B2 JP 3072984 B2 JP3072984 B2 JP 3072984B2 JP 19451898 A JP19451898 A JP 19451898A JP 19451898 A JP19451898 A JP 19451898A JP 3072984 B2 JP3072984 B2 JP 3072984B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- signal line
- thin film
- film transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
り、特に、アクティブ・マトリックス型の液晶表示装置
に関する。
互いに対向配置される一対の透明基板のうち一方の透明
基板の液晶側の面にx方向に延在しy方向に並設された
ゲート信号線とy方向に延在しx方向に並設されたドレ
イン信号線とが備えられ、これら各信号線に囲まれた各
領域を画素領域としている。
ート信号線からの走査信号によってオンされる薄膜トラ
ンジスタと、このオンされた薄膜トランジスタを介して
前記ドレイン信号線からの映像信号が印加される画素電
極とが備えられている。
良好に構成でき、特にカラー液晶表示装置では欠かせな
い技術となっている。
末端付近のTFT駆動能力が低下するのを防止するため
に、TFTのサイズをゲートバスラインの末端に行くに
従い大きくする先行技術には特開平9−258261号
公報がある。しかし上記先行技術には、TFTのサイズ
を変えずに、ゲート、ソース間容量(Cgs)を介し
て、画素電極に入り込む電圧(ΔV)の量を一定にする
という思想は全くなかった。
サイズが表示領域の各場所毎に異なるので、TFTの駆
動条件が各場所毎に異なり、液晶表示装置の最適駆動条
件を見つけるのが難しく、液晶表示装置の設計も複雑に
なるという課題があった。
晶表示装置において、近年における大型化および高精細
化の傾向にともない、いわゆるフリッカと称される画面
のちらつきが無視できない問題として発生するに到っ
た。特に表示領域の対角線の長さが34cm(13型)
以上の液晶表示装置では無視出来ない問題になってき
た。
因を追及した結果、次のことが判明するに到った。
ならないことから、該信号線の抵抗と容量の影響によっ
て、それに入力される走査信号線が終端側にかけて波形
歪みが生じてしまうことになる。
ト・オフのタイミングを遅らせることになるとともに、
ゲート・オフ時のゲート・ソース間容量を介して飛び込
む電圧によるソース電極電位低下成分を小さくさせてし
まう。このことは、ゲート信号線の入力端子側に対して
終端側のソース電極電位が高くなることを意味する。
る電極(共通電極)は表示面内に一様に一定の電位が印
加されていることから、該液晶に印加される電圧はゲー
ト信号線の入力端子側と終端側とで異なってしまうこと
になる。
印加される電位を反転させる交流化駆動が行われている
ため、ゲート信号線の入力端子側と終端側とで液晶の印
加電圧の大小関係が交流化駆動の1/2周期毎に反転する
ことになり、輝度変化による画面のちらつきが生じるこ
とになる。
横27cmの表示領域を有し、ゲート信号線の長さは2
7cm以上になり、ゲート信号線の入力端子側と終端側
では、ゲート・ソース間容量を介して飛び込む電圧の差
は、無視出来ない程大きくなる。
(13型以上)の液晶表示装置では、もはや共通電極の
電位を調節するだけでは、フリッカを完全に消すことが
困難な状況になってきた。
択エッチングによって各信号線および薄膜トランジスタ
を形成する場合、露光装置の光学系の歪みあるいは透明
基板の撓み等によって、各画素領域毎の薄膜トランジス
タのパターンを完全に均一化することが困難となってい
る。
薄膜トランジスタのゲート・ソース間容量が均一でなく
なると、ゲート・オフ時のゲート・ソース間容量による
ソース電位の低下量が画面内で一定でなくなる。
たと同様の理由で、輝度変化による画面のちらつきが生
じることになる。
れたものであり、その目的は、表示画面の大きな液晶表
示装置でもフリッカの発生を完全に抑制できる液晶表示
装置を提供することにある。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第1及び第2薄膜トランジスタ
と、上記第1薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第1画素電極と、上
記第2薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第2画素電極と、上記第1
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第1映像信号線と、上記第2薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第2映像信号線とを有し、上記第1薄
膜トランジスタのゲート電極は上記ゲート信号線の第1
の部分に電気的に接続され、上記第2薄膜トランジスタ
のゲート電極は上記ゲート信号線の第1の部分よりも上
記駆動回路から遠い第2の部分に電気的に接続され、上
記第1及び第2薄膜トランジスタのソース電極は上記ド
レイン電極に対して上記ゲート電極上でチャネル長だけ
離され、チャネル幅だけ対向して設けられ、上記第2薄
膜トランジスタのチャネル長及びチャネル幅は上記第1
薄膜トランジスタのチャネル長及びチャネル幅と実質同
等であり、上記第2画素電極と上記ゲート信号線の間の
静電容量を、上記第1画素電極と上記ゲート信号線の間
の静電容量よりも大きくしたことを特徴とするものであ
る。
ト信号線への走査信号の波形歪みによる画素電極の電位
の正方向へのシフトを、飛び込み電圧の前記容量Cgs
に依存する画素電極の電位の負方向へのシフトで相殺さ
せることで、ゲート信号線の、駆動回路に近い、入力端
子側と、駆動回路から遠い、終端側の各画素電極に印加
される電圧を等しくさせている。
を抑制できるようになる。
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第1及び第2薄膜トランジスタ
と、上記第1薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第1画素電極と、上
記第2薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第2画素電極と、上記第1
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第1映像信号線と、上記第2薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第2映像信号線とを有し、上記第1薄
膜トランジスタのゲート電極は上記ゲート信号線の第1
の部分に電気的に接続され、上記第2薄膜トランジスタ
のゲート電極は上記ゲート信号線の第1の部分よりも上
記駆動回路から遠い第2の部分に電気的に接続され、上
記第2画素電極と上記ゲート信号線の間の静電容量を、
上記第1画素電極と上記ゲート信号線の間の静電容量よ
りも大きくし、上記第1及び第2薄膜トランジスタのソ
ース電極は上記ドレイン電極に対して上記ゲート電極上
でチャネル長だけ離され、チャネル幅だけ対向して設け
られ、上記第1及び第2薄膜トランジスタのソース電極
及びドレイン電極の一方の電極が上記画素電極と接続さ
れる部分であって上記ゲート電極と重なる部分から重な
らなくなる部分の間の幅を上記第1及び第2薄膜トラン
ジスタのチャネル幅よりも小さく形成したことを特徴と
するものである。
トランジスタのソース電極の形成の際にそのずれが生じ
たとしても、このソース電極のゲート電極に対する重畳
部の面積の変化を極めて小さくできることになる。
容量Cgsの変化を極めて小さくでき、輝度変化による
画面のちらつきを抑制できるようになる。
号線と、上記絶縁基板上に上記第1ゲート信号線に隣接
して設けた容量線と、上記ゲート信号線に電気的に接続
され駆動電圧を入力する為の端子と、ソース電極、ゲー
ト電極及びドレイン電極を有する第1及び第2薄膜トラ
ンジスタと、上記第1薄膜トランジスタのソース電極及
びドレイン電極の一方に電気的に接続される第1画素電
極と、上記第2薄膜トランジスタのソース電極及びドレ
イン電極の一方に電気的に接続される第2画素電極と、
上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、上記
第2薄膜トランジスタのソース電極及びドレイン電極の
他方に電気的に接続される第2映像信号線とを有し、上
記第1薄膜トランジスタのゲート電極は上記第1ゲート
信号線の第1の部分に電気的に接続され、上記第2薄膜
トランジスタのゲート電極は上記第1ゲート信号線の第
1の部分よりも上記端子から遠い第2の部分に電気的に
接続され、上記第1及び第2薄膜トランジスタのソース
電極は上記ドレイン電極に対して上記ゲート電極上でチ
ャネル長だけ離され、チャネル幅だけ対向して設けら
れ、上記第2薄膜トランジスタのチャネル長及びチャネ
ル幅は上記第1薄膜トランジスタのチャネル長及びチャ
ネル幅と実質同等であり、上記第1及び第2画素電極は
上記容量線と絶縁膜を介して一部重なり、上記第2画素
電極と上記容量線の重なる面積を、上記第1画素電極と
上記容量線の重なる面積よりも小さくしたことを特徴と
する。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、保持容量を調節することにより
抑えることが出来る。このため、輝度変化による画面の
ちらつきを抑制できるようになる。
号線と、上記絶縁基板上に上記第1ゲート信号線に隣接
して設けた第2ゲート信号線と、上記第1ゲート信号線
に電気的に接続されゲート駆動電圧を出力する駆動回路
と、ソース電極、ゲート電極及びドレイン電極を有する
第1及び第2薄膜トランジスタと、上記第1薄膜トラン
ジスタのソース電極及びドレイン電極の一方に電気的に
接続される第1画素電極と、上記第2薄膜トランジスタ
のソース電極及びドレイン電極の一方に電気的に接続さ
れる第2画素電極と、上記第1薄膜トランジスタのソー
ス電極及びドレイン電極の他方に電気的に接続される第
1映像信号線と、上記第2薄膜トランジスタのソース電
極及びドレイン電極の他方に電気的に接続される第2映
像信号線とを有し、上記第1薄膜トランジスタのゲート
電極は上記第1ゲート信号線の第1の部分に電気的に接
続され、上記第2薄膜トランジスタのゲート電極は上記
第1ゲート信号線の第1の部分よりも上記駆動回路から
遠い第2の部分に電気的に接続され、上記第1及び第2
薄膜トランジスタのソース電極は上記ドレイン電極に対
して上記ゲート電極上でチャネル長だけ離され、チャネ
ル幅だけ対向して設けられ、上記第2薄膜トランジスタ
のチャネル長及びチャネル幅は上記第1薄膜トランジス
タのチャネル長及びチャネル幅と実質同等であり、上記
第1及び第2画素電極は上記第2ゲート信号線と絶縁膜
を介して一部重なり、上記第2画素電極と上記第2ゲー
ト信号線の重なる面積を、上記第1画素電極と上記第2
ゲート信号線の重なる面積よりも小さくしたことを特徴
とする。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、保持容量を調節することにより
抑えることが出来る。このため、輝度変化による画面の
ちらつきを抑制できるようになる。
ート信号線と兼用しているので、画素の開口率が向上す
る。
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第1及び第2薄膜トランジスタ
と、上記第1薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第1画素電極と、上
記第2薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第2画素電極と、上記第1
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第1映像信号線と、上記第2薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第2映像信号線とを有し、上記第1薄
膜トランジスタのゲート電極は上記ゲート信号線の第1
の部分に電気的に接続され、上記第2薄膜トランジスタ
のゲート電極は上記ゲート信号線の第1の部分よりも上
記駆動回路から遠い第2の部分に電気的に接続され、上
記第2画素電極と上記第2映像信号線の間の静電容量
を、上記第1画素電極と上記第1映像信号線の間の静電
容量よりも大きくしたことを特徴とする。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、画素電極と映像信号線の間の静
電容量(またはソース・ドレイン間容量)を調節するこ
とにより抑えることが出来る。このため、輝度変化によ
る画面のちらつきを抑制できるようになる。
号線と、上記ゲート信号線に電気的に接続されゲート駆
動電圧を入力する為の端子と、ソース電極、ゲート電極
及びドレイン電極を有する第1及び第2薄膜トランジス
タと、上記第1薄膜トランジスタのソース電極及びドレ
イン電極の一方に電気的に接続される第1画素電極と、
上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、上記第
1薄膜トランジスタのソース電極及びドレイン電極の他
方に電気的に接続される第1映像信号線と、上記第2薄
膜トランジスタのソース電極及びドレイン電極の他方に
電気的に接続される第2映像信号線と、上記第1絶縁基
板と重ねて設けられる透明な第2絶縁基板と、上記第2
絶縁基板の上記第1及び第2画素電極と対向する位置に
設けられ、透明な共通電極と、上記共通電極と上記第1
及び第2画素電極の間に設けられる液晶と、上記第2絶
縁基板に設けられ、上記第1及び第2画素電極の周囲を
覆う遮光膜とを有し、上記第1薄膜トランジスタのゲー
ト電極は上記ゲート信号線の第1の部分に電気的に接続
され、上記第2薄膜トランジスタのゲート電極は上記ゲ
ート信号線の第1の部分よりも上記端子から遠い第2の
部分に電気的に接続され、上記第2画素電極の上記遮光
膜で覆われる部分の面積を、上記第1画素電極の上記遮
光膜で覆われる部分の面積よりも小さくしたことを特徴
とする。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、画素容量(液晶容量)を調節す
ることにより抑えることが出来る。このため、輝度変化
による画面のちらつきを抑制できるようになる。
の一実施例を図面を用いて説明をする。
を構成する透明基板のうち一方の透明基板(TFT基
板)側の等価回路を示す回路図である。同図は回路図で
はあるが、実際の幾何学的配置に対応して描かれてい
る。
液晶側の面には、そのx方向に延在しy方向に並設され
るゲート信号線(走査信号線とも呼ぶ。)GLと、これ
らゲート信号線GLに絶縁されy方向に延在しx方向に
並設されるドレイン信号線(映像信号線とも呼ぶ。)D
Lとが形成されている。
で囲まれる矩形状の領域は画素領域を構成するようにな
っており、これら各画素領域には一方のゲート信号線G
Lからの走査信号(電圧)の供給によってオンされる薄
膜トランジスタTFTと、このオンされた薄膜トランジ
スタTFTを介して一方のドレイン信号線から供給され
る映像信号(電圧)が印加される画素電極ITO1とが
備えられている。
-Tin-Oxideからなる透明導電層から構成されている。
ト信号線GLとの間には付加容量素子Caddが備えら
れ、薄膜トランジスタTFTがオフした際に画素電極I
TO1に印加された映像信号を長く蓄積できるように構
成されている。
G、Bのいずれかの記号が付されているが、それらは色
の三原色である赤、緑、青を示し、それぞれの画素領域
において対応する色を担当するようになっている。具体
的にはTFT基板(第1の透明基板SUB1)と対向し
て配置されるフィルタ基板(第2の透明基板SUB2)
側に対応する色のフィルタが形成されるようになってい
る。
け回路として走査信号線駆動回路部104および映像信
号線駆動回路部103が接続されるようになっている。
信号線に順次走査信号が入力され、そのタイミングに合
わせて映像信号線駆動回路部103から各ドレイン信号
線に映像信号が入力されるようになっている。
び映像信号線駆動回路部103には電源部102および
コントローラ部101が接続され、これにより各回路部
には電源供給がなされるとともに信号等を送信するよう
になっている。
FTと液晶を介して対向配置される他の透明基板(フィ
ルタ基板)の液晶側の面には、画素領域の枠を縁取るよ
うにしてブラックマトリックス層が形成され、画素領域
を被うようにし、かつその周辺が該ブラックマトリック
ス層BM上に重畳するようにしてカラーフィルタが形成
されている。
よびカラーフィルタをも覆って形成される保護膜を介し
て透明導電層からなる共通電極が形成されている。
向を規制する配向膜が形成されている。
Aに対応する画素領域の具体的な構成を示す平面図であ
る。
4に、V−V線における断面図を図5に、VI−VI線におけ
る断面図を図6に示している。
そのx方向に延在しy方向に並設されるゲート信号線G
Lが形成されている。
ニゥムからなる導電層glの表面にアルミ酸化膜AOF
(陽極化成によって形成)が形成された材料から構成さ
れている。
ドレイン信号線DLとで囲まれる画素領域の大部分に
は、透明導電膜(たとえばIndium-Tin-Oxide)からなる
画素電極ITO1が形成されている。
上の一部は薄膜トランジスタTFTの形成領域となって
おり、この領域には、たとえばSiNからなるゲート絶
縁膜GI、i型非晶質Siからなる半導体層AS、ドレ
イン電極SD2およびソース電極SD1が順次積層され
て形成されている。
イアス極性によって決まるもので、この液晶表示装置の
回路ではその極性は動作中反転するので、ソース、ドレ
インは動作中入れ替わると理解されたい。しかし、この
明細書では画素電極ITO1と直接接続される側の電極
をソース電極として固定して表現する。
電極SD1はドレイン信号線DLと同時に形成されるよ
うになっている。
成領域に、予め薄膜トランジスタTFTのゲート絶縁膜
GI、半導体層ASの形成と同時に形成された絶縁膜G
I、半導体層AS上に形成され、たとえばクロムとアル
ミニゥムの順次積層体によって形成されている(図5参
照)。ドレイン信号線DLの形成領域に絶縁膜GI、半
導体層ASを形成しているのは、たとえばドレイン信号
線DLの段差乗り越えを少なくするためである。
D2はドレイン信号線DLと一体に形成され、またソー
ス電極SD1はドレイン電極SD2と所定のチャネル長
分だけ離間されて形成されているとともに前記画素電極
ITO1の一部に延在されて直接重畳されて形成されて
いる。
すように、ゲート信号線(薄膜トランジスタTFTを駆
動するゲート信号線と隣接する他のゲート信号線)GL
を一方の電極、ドレイン信号線DLと同時に形成する導
電層d1及び画素電極ITO1と同時に形成され導電層
d1と重畳する導電層ITO2を他方の電極とし、それ
らの間に介在される絶縁膜である、アルミニウムの酸化
膜AOF(窒化シリコン膜GIでもよい)を誘電体膜と
して構成されている。
ジスタTFTにおけるそれらの形成と同時に形成される
ようになっており、また、他方の電極である導電層d1
は前記画素電極ITO1の一部に延在されて直接重畳さ
れて形成されている。
表面にはSiNからなる保護膜PSV1が形成され、液
晶の薄膜トランジスタTFTへの直接の接触による特性
劣化を回避するようになっている。
晶の配向を規制するための配向膜(図示せず)が形成さ
れている。
ブマトリックス液晶表示装置の単位画素の等価回路を示
す図である。
してゲート電極を正の電圧によりバイアスすることによ
ってオン状態(ソースとドレイン間の抵抗値が小さくな
る)となり、ゲート電極に供給されるバイアスを零に近
くすることによってオフ状態、すなわちソースとドレイ
ン間の抵抗値が大きくなるという伝達特性を持つ。
の動作の一例を説明するための波形図が示されている。
G、VD及び画素PIXの電圧PXVは、それらが互い
に重なることによって各波形の区別が不明瞭になるのを
防止するために、信号VG、VD及びPXVの順に時間
的にずらして描いている。
に応じて選択されたゲート信号線Gi(GL)に結合さ
れる画素PIXに映像信号線DLから供給される映像信
号(ドレイン信号)VDの書き込みが行われる。このと
き、画素PIXの電圧PXVは、図16に点線で示すよ
うに、上記オン状態にされるTFTが抵抗成分をもつこ
と、及び画素PIXが容量性素子Cpixであることか
ら、それに応じた時定数に従って立ち上がる。図16で
は最初は、画素(又は液晶セル)を高い階調の状態にす
る正のレベルの映像信号VDが示されている。次のゲー
ト信号線Gi+1(GL)の選択に応じて、図16に示
された走査信号VGは、ハイレベルの選択レベルからロ
ウレベルの非選択レベルにされる。これによって、TF
Tはオフ状態にされるから上記書き込まれた映像信号V
Dは、容量性素子Cpixとして作用する画素PIXに
保持される。走査信号VGのハイレベルからロウレベル
の切り換えに応じて、画素の電圧PXVは、画素PIX
(あるいはTFTのソース電極またはドレイン電極の中
で画素電極に接続される電極。以下説明の都合上、ソー
ス電極として扱う。)とTFTのゲート電極間の寄生容
量Cgsによって電位低下成分ΔVが生じる。なお、走
査信号VGのロウレベルからハイレベルの切り換えで、
ゲート・ソース間のカップリングCgsにより画素PI
Xに飛び込む電圧は、ドレイン号線Xi(DL)からの
映像信号VDの書き込みにより打ち消すことが出来る
が、走査信号VGのハイレベルからロウレベルの切り換
え時に画素PIXに飛び込む電圧は、映像信号VDの書
き込みにより打ち消すことが出来ない。
階調レベルの映像信号VDが供給されるように描かれて
いる。
るために、走査信号VGの1周期毎に映像信号VDの極
性は、正/負のように切り替えられて供給される。
Gが再びハイレベルの選択レベルにされると、映像信号
VDは、負極性の所望の階調レベルにされる。なお、図
16では負極性の高階調レベルにした例を示している。
この場合においても、上記オン状態にされるTFTが抵
抗成分をもつこと、及び画素PIXが容量性素子Cpi
xであることから、画素の電圧PXVはそれに応じた時
定数に従って立ち下がる。次のゲート信号線Gi+1
(図示せず)の選択に応じて、図16に示された走査信
号VGは、ハイレベルの選択レベルからロウレベルの非
選択レベルにされる。これによって、TFTはオフ状態
にされるから上記映像信号VDは、容量性素子Cpix
として作用する画素PIXに保持される。
の切り換えに応じて、画素の電圧PXVはTFTのゲー
ト電極とソース電極間の寄生容量Cgsによって上記と
同様電位低下成分ΔVが生じる。また正極性の時と同様
に、走査信号VGのロウレベルからハイレベルの切り換
えで、ゲート・ソース間のカップリングCgsにより画
素PIXに飛び込む電圧は、ドレイン信号線Xiからの
映像信号VDの書き込みにより打ち消すことが出来る
が、走査信号VGのハイレベルからロウレベルの切り換
え時に画素PIXに飛び込む電圧は、映像信号VDの書
き込みにより打ち消すことが出来ない。従って負極性の
時も正極性と同様にゲート・ソース間のカップリングC
gsにより画素PIXに飛び込む電圧は、画素の電圧P
XVを負の方向に低下させる。
性の低い階調レベルの映像信号VDが供給されるように
描かれている。
及び負極性共に、走査信号VGがハイレベルからロウレ
ベルに変化すると、TFTのゲート電極とソース電極間
の寄生容量Cgsによって、画素の電圧PXVは、書き
込む時点の映像信号VDのレベルに対して、図16に点
線で示すように、電位低下成分ΔVが生じる。
与えられるバアイアス電圧Vcomは、図16に二点鎖
線で示すように、上記画素の電圧PXVの、正極性及び
負極性の間の、実質的な中間のレベル(最適な共通電極
電圧)に設定される。すなわち共通電極COMに、画素
電圧PXVの電位低下ΔVを考慮した、最適な共通電極
電圧を与えることにより、液晶の実質的な交流駆動を行
うことが出来る。
ス電圧Vcomが上述した最適な共通電極電圧からずれ
た場合は、液晶交流駆動の正極性と負極性の期間で液晶
に印加される電圧Vlcに差を生じ、フリッカと呼ばれ
る周期的な輝度変化を生じ、表示画質が著しく低下す
る。
Cgsは先に述べた薄膜トランジスタTFTのゲート電
極とソース電極との間に形成される寄生容量である。寄
生容量Cgsの誘電体はゲート電極とソース電極間の層
間絶縁膜である。Cpixは透明画素電極PIXと共通
透明画素電極COMとの間に形成される液晶容量であ
る。液晶容量Cpixの誘電体膜は液晶及び配向膜であ
る。Vlcは液晶に印加される電圧である。
タTFTがスイッチングするとき、画素電極電位PXV
に対する走査信号の電位変化ΔVGの影響を低減するよ
うに働く。この様子を式で表すと式1となる。
Gによる画素電圧PXVの電位低下成分を表す。この電
位低下成分ΔVは液晶に加わる直流成分の原因となる
が、保持容量Caddを大きくすればする程、上記画素
電圧PXVの電位低下成分ΔVを小さくすることができ
る。また、保持容量素子Caddは放電時間を長くする
作用もあり、薄膜トランジスタTFTがオフした後の映
像情報を長く蓄積する。液晶に印加される直流成分の低
減は、液晶の寿命を向上し、液晶表示画面の切り替え時
に前の画像が残るいわゆる焼き付きを低減することがで
きる。
ランジスタのソース電極SD1とドレイン電極SD2間
の寄生容量で、画素電極PIXとドレイン信号線Di間
の容量でもある。
隣接するドレイン信号線Di+1間の寄生容量を示し、
Cgdはゲート電極とドレイン電極間の寄生容量を示
す。
半導体層ASを覆うように大きくされている分、ソース
電極SD1,ドレイン電極SD2とのオーバラップ面積
が増え、従って寄生容量Cgsが大きくなり、画素電極
電位PXVは走査信号VGの影響を受け易くなるという
逆効果が生じる。しかし、保持容量素子Caddを設け
ることにより、画素電極電位PXVが寄生容量Cgsの
影響を受け難くするという効果がある。
fFなので、保持容量素子Caddの容量は、書き込み
特性を考慮し、およそ100fFにしている。寄生容量
Cgsがおよそ15fFなので、保持容量素子Cadd
の容量は寄生容量Cgsの6倍以上になっている。
のゲート信号線GLの一部と画素電極ITO1を絶縁膜
を介して重ねることにより、保持容量Caddを形成し
ている、付加容量方式の例を示しているが、保持容量C
addはこれに限るものでなく、図12、図13及び図
14に示すように、ゲート信号線GLとは別に容量線C
Lを設け容量線CLと画素電極ITO1を絶縁膜を介し
て重ねることにより、保持容量Caddを形成する蓄積
容量方式でもよい。本実施例において付加容量方式は、
開口率が高く出来るという長所と、ゲート信号線GLの
分布容量が大きくなる短所を持つ。また本実施例におい
て蓄積容量方式はゲート信号線GLの分布容量を小さく
出来る長所と、開口率が容量線CLを設けた分低下する
点及び製造工程が増える等の短所がある。
来は液晶表示装置の表示領域は10型(対角25.4c
m)よりも小さかったので、ゲート電極・ソース電極間
の寄生容量Cgsの製造上のばらつきは少なく、共通電
極COMに与える最適な共通電極電圧Vcomは一義的
に決まった。
(対角34cm)よりも大きくなると、寄生容量Cgs
の製造上のばらつきが大きくなり、共通電極COMに与
える最適な共通電極電圧Vcomは表示領域の各部分で
大きく異なり、一義的に決まらないという課題が生じる
ようになった。
は、特に、前記薄膜トランジスタTFTのソース電極S
D1において、その拡大図である図1に示すように、画
素電極ITO1と接続される部分であってゲート電極と
重畳する部分から重畳しなくなる部分にて、その幅が薄
膜トランジスタのチャネル幅wよりも小さく形成されて
いる。
D2はドレイン信号線DLからゲート信号線GL上をそ
の走行方向に沿って延在された後に画素電極ITO1側
へ指向するように屈曲されて形成されている。
的に機能するのは画素電極ITO1側へ指向された屈曲
部であり、その長さは薄膜トランジスタTFTのチャネ
ル幅wを決定づけることになる。
極SD2の屈曲部と対向してチャネル長lに相当する分
だけ離間されて配置され、そのまま、画素電極ITO1
側へ延在されて該画素電極ITO1との接続が図られて
いる。
D2と対向している辺の長さが前記チャネル幅となる。
直交する幅w0の長さが前記チャネル幅wより小さく形
成されている。
は、それを形成する際にたとえば図中y方向に位置ずれ
を起こして形成されても、該ソース電極SD1のゲート
信号線GLに対する重畳部の面積は大きく変化すること
はない。ソース電極SD1の延在方向に直交する幅w0
の長さが比較的小さく形成されているからである。
合には、該ソース電極SD1のゲート信号線GLに対す
る重畳部の面積の変化は全くないことになる。
れを起こしても、該ソース電極SD1のゲート信号線G
Lに対する重畳部の面積は大きく変化することはない。
タTFTは、そのゲート電極とソース電極との容量Cg
sをほぼ均一に形成できることになり、フリッカの発生
を抑制できることになる。
ソース電極SD1とのパターンを図1に示したもののみ
によって得られるというものではなく、たとえば、図7
(a)ないし図7(d)に示すような各パターンにする
ことによっても同様に得られることはいうまでもない。
極SD1は画素電極ITO1に接続させるための延在部
を除いてドレイン電極SD2と対称関係にあるように構
成したものである。
D1をそれと接続させるための画素電極ITO1と反対
側の方向にそのまま延在させてゲート信号線GLを越え
るようにして形成するようにしてもよいことはいうまで
もない。
する画素領域の画素電極ITO1と接続してしまうのを
回避するため、該ゲート信号線GLに一部切欠きGLC
を設けるようにして、該ゲート信号線GLを越えるよう
に構成している。
い他の部分と一体的に形成されるソース電極SD1はゲ
ート信号線GLと交差するようにして形成されているこ
とにある。
は、それを形成する際にたとえば図中x方向はもちろん
のこと、たとえy方向に位置ずれを起こして形成されて
も、該ソース電極SD1のゲート信号線GLに対する重
畳部の面積は全く変化することはない。
れを起こしても、該ソース電極SD1のゲート信号線G
Lに対する重畳部の面積は全く変化することはない。
タTFTは、そのゲート電極とソース電極との容量Cg
sを均一に形成できることになり、フリッカの発生を大
幅に抑制できることになる。
号線GLに沿って配列されるそれぞれの薄膜トランジス
タTFTにおいて、そのゲート電極(ゲート信号線G
L)とソース電極SD1との間の容量Cgsが、ゲート
信号線の入力端子側で小さく終端側で大きくなるように
構成されている。
の入力端子側の薄膜トランジスタを示し、図9(b)は
ゲート信号線GLの終端側の薄膜トランジスタを示して
いる。
ように、図9(b)に示す薄膜トランジスタTFTのソ
ース電極SD1側の半導体層ASが図9(a)に示すそ
れよりも大きく形成されることによって(その過剰分を
符号Iで示している)、終端側の薄膜トランジスタTF
Tのゲート信号線GLとソース電極SD1との間の容量
Cgsが大きくなるようになっている。
のソース電極近傍の半導体層ASがゲート信号線GLと
重なる面積よりも、終端側の薄膜トランジスタのソース
電極近傍の半導体層ASがゲート信号線GLと重なる面
積が大きくなっている。
から終端側へかけての各薄膜トランジスタTFTの容量
Cgsは順次大きくなるように構成しても、あるいは、
隣接する複数の各薄膜トランジスタを順次グループ化
し、これらグループ毎に順次大きくなるように構成して
もよい。
信号線GLへの走査信号の波形歪みによる画素電極IT
O1の電位の正方向へのシフトを、飛び込み電圧の前記
容量Cgsに依存する画素電極ITO1の電位の負方向
へのシフトで相殺させることで、ゲート信号線GLの入
力端子側と終端側の各液晶に印加される電圧を等しくさ
せている。このため、輝度変化による画面のちらつきを
押さえることができる。
み時間は、走査信号線駆動回路部104から出力される
TFTオン信号の幅で決まる時間内に完了する。
査周波数によってその幅が一義的に決まる矩形状パルス
であり、一般に、矩形状パルスでは、その立ち上がりや
立ち下がりの電流変化分(di/dt)が大きいため、
信号経路中の時定数の影響を受けやすく、実際の立ち上
がりや立ち下がり波形が時定数カーブに沿った曲線的な
波形(以下、この曲線的な波形のことを“波形歪み”と
称し曲率が大きい波形のことを“波形歪みが大きい”と
いう)になるから、しかも、その波形歪みは信号経路の
終端に近づくにつれて大きくなるから、前述の画素電圧
PXVの電位低下成分ΔVは走査信号線の終端になるに
つれて少なくなり、その結果、走査信号線の入力端子側
に対して終端側の画素電圧(ソース電極電位)が高くな
る。
場合や、画面サイズ(特に走査線方向のサイズ)を大き
くした場合に顕著である。
gd等)が画素数や画面サイズに比例して大きくなるか
らである。
7は液晶表示パネルの1ライン分の等価回路である。こ
の図において、GTMはTFTオン信号の入力端子(す
なわち図2の走査信号線駆動回路104の出力に接続す
る端子)であり、この端子GTMは、走査信号線駆動回
路104と液晶表示パネルとの間の配線11を通して、
液晶表示パネルのゲート信号線GLに接続されている。
R11及びC11は配線11の抵抗成分と容量成分をそ
れぞれ表している。ゲート信号線GLは画素単位に等価
されており、各画素のR12及びC12は各画素の抵抗
分と容量分(分布容量とも呼び、Cgs+Cadd+C
gdに相当)をそれぞれ表している。
目し、それぞれの点におけるTFTオン信号の波形歪み
を考える。aは端子GTMに最も近い点である。この点
aのTFTオン信号を便宜的にVGaとする。cは端子
GTMから最も遠い(言い換えれば走査信号線の終端
の)点である。この点cのTFTオン信号を便宜的にV
Gcとする。
央部、図18(c)は終端側のTFTの駆動波形を示す
図である。いずれの信号VGa、VGcも、1水平走査
期間内に割当てられた所定の書き込み期間Txで立ち上
がりから立ち下がりまで変化する矩形パルスである。信
号VGaの波形歪みは、R11とC11の時定数によっ
て生じた微少なものであるが、信号VGcの波形歪み
は、このR11とC11の時定数に、さらに1ラインの
画素数のR12とC12を含めた時定数によって生じた
大きなものである。このため、信号VGaの立ち下がり
tflに比べて信号VGcの立ち下がりtfrが相当に
遅くなっている。遅れの程度は、画素数が増えるほど、
また、画面サイズが大きくなるほど顕著になる。上述の
分布容量(すなわちC12)が増大するからである。
その差は主に上述の分布容量の大きさに依存する。
側の画素電圧の低下成分ΔVlは終端側画素電圧の低下
成分ΔVrよりも大きくなる。
s1、Cds2)及び保持容量(Cadd)は、画素電
極の駆動条件を等しくするため、表示領域のどの場所で
も一定になるように設計するのが常識であった。従って
従来の技術では、先に述べた最適な共通電極の電圧Vc
omは、実際は、ゲート信号線GLの端子側と終端側で
異なっていた。
(縦15cm、横21cm)よりも小さく、ゲート信号
線GLも長くなかったので(21cm以下)、入力端子
側の画素と終端側の画素の間で、画素電極の電位低下成
分ΔVの差は無視出来る程小さく、液晶表示装置の駆動
マージン(特に最適な共通電極電圧Vcomのマージ
ン)に余裕があったので、本発明の解決する課題を認識
することが出来なかった。
が多い場合や、表示領域のゲート信号線方向の長さが長
くなると(少なくともゲート信号線の長さが27cm以
上の液晶表示装置では)、もはや表示領域の全画素につ
いて共通電極に与える電圧を最適にすることは出来なく
なってきた。
施例では、薄膜トランジスタTFTのソース電極SD1
側の半導体層ASの大きさを異ならしめることによっ
て、その容量Cgsを異ならしめるようにしたものであ
る。
TFTのチャネル形成領域(ソース電極SD1とドレイ
ン電極SD2の間の領域)以外の部分で半導体層ASの
大きさを異ならせているので、ゲート・ソース間容量C
gsを入力端子側と終端側で変えたことにより、TFT
のサイズ(具体的にはチャネル長l及びチャネル幅w)
が変わることがなく、液晶表示装置の設計が容易であ
る。
電位低下成分ΔVを各画素間で差が少なくなるように調
節する方法は、上述の実施例のように、ゲート・ソース
間容量Cgsを調節する方法に限らず、保持容量素子C
addを調節する方法、液晶容量Cpix(具体的には
画素電極ITO1の面積あるいは画素電極ITO1と共
通電極COM(図示せず)間の距離)を調節する方法、
ソース・ドレイン間容量Cds1を調節する方法あるい
は画素電極ITO1とそれと隣接するドレイン信号線D
L間の寄生容量Cds2を調節する方法であってもよ
い。
する上述の実施例の方が、式1の分子がゲート・ソース
間容量Cgsのみで構成されていることから明らかなよ
うに、少ないゲート・ソース間容量Cgsの変化量で、
画素電極の電位低下成分ΔVを、広いダイナミックレン
ジで調節することが出来る。従って上述の実施例ではゲ
ート・ソース間容量Cgsを変化させるためのスペース
が少なくて済むので、画素の開口率を大きくすることが
出来る。
容量素子Cadd、液晶容量Cpix、ソース・ドレイ
ン容量Cds1及び画素電極ドレイン信号線間容量Cd
s2を組み合わせて調節すれば、さらに広いダイナッミ
クレンジで画素電極の電位低下成分ΔVを調節すること
が出来る。
pix、ソース・ドレイン容量Cds1あるいは画素電
極ドレイン信号線間容量Cds2により、画素電極の電
位低下成分ΔVを調節する場合は、それらの容量が式1
の分母を構成していることから明らかなように、走査信
号駆動波形の歪みが大きくなる終端側の画素(c)でそ
れらの容量を小さくし、走査信号駆動波形の歪みが少な
い入力端子側の画素(a)でそれらの容量を大きくすれ
ば良い。
る方法は半導体層ASのゲート信号線GLとの重なり面
積を調節するものに限るものではなく、図10に示すよ
うに、ゲート信号線GLに対するソース電極SD1のオ
ーバーラップ領域の該ゲート信号線GLに図示に示すよ
うな突起部GLPを延在させて構成し、この突起部GL
Pの面積をゲート信号線GLの入力端子側で小さく終端
側で大きく形成するようにしても同様の効果を得ること
ができるようになる。
線GLに対するソース電極SD1のオバーラップ領域を
該ゲート信号線GLの幅方向の長さを変えることによっ
て異ならしめるようにしてもよいことはいうまでもな
い。
される各画素領域を、互いに隣接する複数の画素領域毎
にグループ化し、この各グループ化された画素領域のゲ
ート信号線GLをその入力端子側から終端側へかけて順
次幅を広げる(ソース電極SD1の画素電極ITO1と
接続される側の幅を広げる)構成となっている。
保持容量Caddに蓄積容量方式を採用している液晶表
示装置の場合は、画素電極ITO1と容量線CLの重な
る面積を入力端子側から終端側へかけて順次幅を広げる
構成にすることによっても、画素電極の電位低下成分Δ
Vを調節することが出来る。図13及び図14に示す実
施例では、容量線CLの幅W3を調節することにより、
電位低下成分ΔVを調節している。
号線GLの分布容量が少ないので、走査信号VGの波形
歪みの影響を少なく出来る特徴を有する。しかし蓄積容
量方式の液晶表示装置でも、上述の実施例のようにゲー
ト・ソース間容量Cgsや保持容量Caddを調節し
て、入力端子側と終端側の電位低下成分ΔVの差を小さ
くすることにより、走査信号VGの波形歪みの影響を皆
無に出来るので、最大級の表示画面を有する液晶表示装
置を実現出来る。
形の歪みは、入力端から終端にいくに従って、単調に増
加する。
線)GLの中央部を示し、その部分のTFT駆動波形を
図18(b)に示す。図18(a)は図17のaに示す
入力端子側のTFT駆動波形を示し、図18(c)は図
17のcに示す終端側のTFT駆動波形を示す。図18
(a)、図18(b)及び図18(c)を比較すると明
らかなように、中央部の走査信号VGbの立ち下がり時
間tfは入力端子側の立下り時間tflと終端側の立下
り時間tfrの間にある。すなわちtfl<tf<tf
rの関係にある。従って、寄生容量が全ての画素で同等
になるように設計した、従来の液晶表示装置では、中央
部の画素電極の電位低下成分ΔVは、入力端子側の電位
低下成分ΔVlと出力端子側の電位低下成分ΔVrの間
にある。すなわちΔVl>ΔV>ΔVrの関係にある。
に対応する画素電極ITOの電圧の正方向へのシフト量
は、ゲート信号線GLの入力端に対応する画素電極IT
Oよりも多く、ゲート信号線GLの終端に対応する画素
電極ITOより少ない。
続される薄膜トランジスタTFTのゲート電極とソース
電極SD1の間の容量Cgsを、ゲート信号線GLの入
力端に接続される薄膜トランジスタTFTの容量Cgs
より大きく、ゲート信号線GLの終端に接続される薄膜
トランジスタTFTの容量Cgsより小さくすることに
より、入力端および終端の画素電極ITOと中央部の画
素電極ITOに飛び込むゲート信号の漏洩成分を均一に
することができ、最適な共通電極電圧も入力端および終
端の画素と中央部の画素で異なることがなく、表示領域
の中央部でフリッカが発生することがない。
終端の画素電極ITO1は表示に寄与する画素電極IT
O1で議論しており、遮光膜で遮光された画素電極IT
O1や未完成の画素の画素電極などの、表示に寄与しな
い画素電極ITO1は除外して考えるのが妥当であるこ
とは、それらがフリッカと無関係であることからいうま
でもない。
の画素電極ITO1で、遮光されている画素電極ITO
1に対応する画素にも、入力端側の薄膜トランジスタT
FTの容量Cgsよりも終端側の薄膜トランジスタTF
Tの容量Cgsを大きくする構成を採用することによ
り、液晶に直流成分が加わることがなく、液晶の寿命を
向上させる効果を奏することができる。
れる走査信号の波形歪みによるフリッカ防止対策、およ
び露光装置の光学系の歪み等によるソース電極SD1の
位置ずれによるフリッカ防止対策を施した液晶表示装置
を説明したものであるが、これら各防止対策のうちいず
れか一方を施すように構成してもよいことはいうまでも
ない。
るフリッカ防止対策を施した液晶表示装置に、ゲート信
号線GLに入力される走査信号の波形歪みによるフリッ
カ防止対策を行うことにより、画素電極の電位低下成分
ΔVを高い精度で調節することが出来、表示領域を最大
級まで拡大しても、液晶表示パネルの駆動マージン(特
に共通電極電圧Vcomのマージン)を十分に確保する
ことが出来る。
図3に示す液晶表示装置の第1の透明絶縁基板(薄膜ト
ランジスタ基板)SUB1側の製造方法について、図1
9〜図21を参照して説明する。なお、同図において、
中央の文字は工程名の略称であり、左側は薄膜トランジ
スタTFT(IV−IV切断線)、右側は保持容量Cadd(VI
-VI切断線)の断面形状で見た加工の流れを示す。工程
BおよびDを除き、工程A〜Gの工程は各写真(ホト)
処理に対応して区分けしたもので、各工程のいずれの切
断図もホト処理後の加工が終わり、ホトレジストを除去
した段階を示している。なお、上記写真(ホト)処理と
は本説明ではホトレジストの塗布からマスクを使用した
選択露光を経て、それを現像するまでの一連の作業を示
すものとし、繰り返しの説明は避ける。以下区分した工
程にしたがって説明する。
SUB1の両面に酸化シリコン膜SIOをディップ処理
により設けた後、500℃、60分間のベークを行な
う。なお、このSIO膜は透明絶縁膜SUB1の表面凹
凸を緩和するために形成するが、凹凸が少ない場合、省
略できる工程である。膜厚が2800ÅのAl−Ta、
Al−Ti−Ta、Al−Pd等からなる第1導電膜g
1をスパッタリングにより設ける。ホト処理後、リン酸
と硝酸と氷酢酸との混酸液で第1導電膜g1を選択的に
エッチングする。
3%酒石酸をアンモニアによりPH6.25±0.05
に調整した溶液をエチレングリコール液で1:9に稀釈
した液からなる陽極酸化液中に基板SUB1を浸漬し、
化成電流密度が0.5mA/cm2になるように調整す
る(定電流化成)。つぎに、所定のAl2O3膜厚が得
られるのに必要な化成電圧125Vに達するまで陽極酸
化(陽極化成)を行なう。その後、この状態で数10分
保持することが望ましい(定電圧化成)。これは均一な
Al2O3膜を得る上で大事なことである。それによっ
て、導電膜g1が陽極酸化され、走査信号線(ゲートラ
イン)GL上および側面に自己整合的に膜厚が1800
Åの陽極酸化膜AOFが形成され、薄膜トランジスタT
FTのゲート絶縁膜の一部となる。
パッタリングにより設ける。ホト処理後、エッチング液
として塩酸と硝酸の混酸液で導電膜ITOを選択的にエ
ッチングすることにより、保持容量Caddの一方の電極お
よび透明画素電極ITO1を形成する。
素ガスを導入して、膜厚2000Åの窒化Si膜を設
け、プラズマCVD装置にシランガス、水素ガスを導入
して、膜厚が2000Åのi型非晶質Si膜を設けたの
ち、プラズマCVD装置に水素ガス、ホスフィンガスを
導入して膜厚が300ÅのN+型の非晶質Si膜d0を
設ける。この成膜は同一CVD装置で反応室を変え連続
して行なう。
1を使用してN+型非晶質Si膜d0、i型非晶質Si
膜ASをエッチングする。続けて、SF6を使用して窒
化Si膜GIをエッチングする。もちろん、SF6ガス
でN+型非晶質Si膜d0、i型非晶質Si膜ASおよ
び窒化Si膜GIを連続してエッチングしても良い。
分とするガスで連続的にエッチングすることにより、i
型非晶質Si膜ASおよび窒化Si膜GIの側壁をテー
パ形状に加工することが出来る。上記テーパ形状のた
め、その上部にソース電極SD1が形成された場合も断
線の確率は著しく低減される。N+型非晶質Si膜d0
のテーパ角度は90度に近いが、厚さ300Åと薄いた
めに、この段差での断線の確率は非常に小さい。したが
って、N+型非晶質Si膜d0、i型非晶質Si膜A
S、窒化Si膜GIの平面パターンは厳密には同一パタ
ーンではなく、断面が順テーパ形状となるため、N+型
非晶質Si膜d0、i型非晶質Si膜AS、窒化Si膜
GIの順に大きなパターンとなる。
タリングにより設ける。ホト処理後、第1導電膜d1を
硝酸第2セリウムアンモニウム溶液でエッチングし、ド
レイン信号線DL、ソース電極SD1、ドレイン電極S
D2を形成する。
に、N+型非晶質Si膜d0、i型非晶質Si膜AS、
窒化Si膜GIが順テーパとなっているため、ソース電
極SD1を第1導電膜d1のみで形成してもソース電極
SD1が断線することがない。
BC1を導入してN+型非晶質Si膜d0をエッチング
することにより、ソースとドレイン間のN+型半導体膜
d0を選択的に除去する。
素ガスを導入して、膜厚が0.6μmの窒化Si膜を設
ける。ホト処理後、ドライエッチングガスとしてSF6
を使用してエッチングすることにより、保護膜PSV1
を形成する。保護膜としてはCVDで形成したSiN膜
のみならず、有機材料を用いたものも使用できる。
の各層のパターンはホトリソグラフィにより形成され
る。図22(a)はパターン形成方法の1例を示す図で
ある。
ATが形成されたホトマスクである。MSK1は一つ
で、液晶表示パネルの一層の全パターンが形成されてい
る。
た基板である。図22(a)の例では、一つの基板SU
B1に一つの液晶表示パネルのパターンを形成する例を
示している。しかし一つのマザーガラス基板に複数の液
晶表示パネルのパターンを形成しても良い。
が設けられ、基板に設けたアライメントマークALM’
とホトマスクのアライメントマークALMを合わせるこ
とにより、第1の基板SUB1の各層間の合せを行う。
等の光は、レンズ光学系LENで均一な面光源に加工さ
れ、反射鏡MIRに送られる。
LTに向けて反射され、スリットSLTを通った光は線
状の光となりホトマスクMSK1を照らす。
基板SUB1上に当たりホトレジストを感光させる。
スクMSK1のパターンPATが基板SUB1上に転写
される。
びホトマスクに対して、スリットSLTや反射鏡MIR
を相対的に移動させることにより、ホトマスクMSK1
のパターンPATが基板SUB1のパターンPAT’と
して転写される。
用いる。ホトマスクMSK1のパターンPATの例を示
すものである。
2(b)に示すホトマスクMSK1は半導体層ASのパ
ターンが形成されている。
るとすると、図22(b)のaは入力端子側の半導体層
AS、bは終端側の半導体層ASのパターンを示してい
る。図22(b)のIの部分は、先に述べた、ゲート・
ソース間容量Cgsを調節する為のパターンである。
のホトマスクMSK1に液晶表示パネルの一つの層の全
パターンを形成し、基板SUB1の所望の層(例えば半
導体層AS)をパターン形成する方法によれば、同じ露
光条件で、入力端子側と、終端側のパターンを形成する
ことが出来るので、画素電極の電位低下成分ΔVを調節
する為のパターンIを高い精度で形成することが出来
る。
トロールすることが出来るので、液晶表示パネルを駆動
する時のマージン(特に共通電極電圧Vcomのマージ
ン)が向上する。
UB1上のパターンPAT’の形成には、反射鏡MIR
やスリットSLTを移動させて露光しているので、機械
的な部分の精度により、基板上のパターンPAT’にゆ
がみを生じることがある。
び図8で示した、ソース電極SD1の延在方向に直交す
る幅W0の長さが前記チャネル幅Wより小さく形成する
構成とすることにより、ソース電極SD1とゲート信号
線GLの合せずれによる、ゲート、ソース間容量Cgs
の変動が少なくなる為、露光工程のゆがみの影響を小さ
く出来る。
ーンを形成する方法の他の例を示すものである。
上のパターンPAT’を複数のブロックパターンPAT
i、PATii、PATiii、PATivに分け、各ブロッ
ク毎に1枚のホトマスクMSKi、MSKii、MSKii
i、MSKivを用いるものである。
で用いる複数のホトマスクMSKi、MSKii、MSKi
ii、MSKivのパターンの例を示すものである。
3(b)は半導体層ASのホトマスクの例を示してい
る。ゲート信号線GLの延在する方向はxであるとする
と、ホトマスクMSKi、MSKivは入力端子側、ホト
マスクMSKii、MSKiiiは終端側のホトマスクを示
している。また図23(b)に示すaは入力端子側の半
導体層ASのパターン,bは終端側の半導体層ASのパ
ターンを示している。図23(b)のIの部分は先に述
べたゲート・ソース間容量Cgsを調節する為のパター
ンである。
22(a)、図22(b)に示す実施例と同じである。
の液晶表示装置の一つの層のパターンPAT’を複数の
ホトマスクMSKi、MSKii、MSKiii、MSKiv
により形成するので、表示画面の大きな液晶表示装置を
作ることが出来る。
力端子側と終端側で、電位低下成分ΔVを調節するパタ
ーンIを、異なるホトマスクで形成する必要があるの
で、高い精度で電位低下成分ΔVを調節することが困難
である。
板SUB1の各ブロックパターンPATi’、PATi
i’、PATiii’、PATiv’の間の境界領域では、
複数回重なって露光される為、パターンが他の部分に比
べ細くなる。
に、電位低下成分ΔVを調節するパターンIを設ける必
要がある。
は、一枚のホトマスクMSK1で液晶表示装置の一つの
層の全パターンPAT’を形成するので、境界領域がな
く、電位低下成分ΔVを調節するパターンIを設ける為
の制約が少ない。
示装置を製造する場合には、電位低下成分ΔVを調節す
るパターンIの精度を考えなければ、図23(a)に示
す実施例の方が適している。
いは図23(a)、図23(b)に示されるパターンの
形成方法は、半導体層ASに、電位低下成分ΔVを調節
するパターンIを設けた例を示しているが、その他の層
に電位低下成分ΔVを調節するパターンIを設けても良
い。
いては、ゲート信号線GLを形成する工程(第1フォ
ト)のホトマスクに、図22(a)、図22(b)ある
いは図23(a)、図23(b)に示すパターンの形成
方法を用いても良い。またソース電極SD1を形成する
工程(第4フォト)で用いるホトマスクに、図22
(a)、図22(b)あるいは図23(a)、図23
(b)に示すパターンの形成方法を用いても良い。
合》図24は、走査信号線駆動波形VGの波形歪みを低
減する為に、ゲート信号線GLの左右両端に走査信号線
駆動回路部104を設けた例の、液晶表示装置の等価回
路である。図24に示す構成の液晶表示装置では、ゲー
ト信号線GLの終端は存在しない。
も、2つの走査信号線駆動回路部104から遠い中央部
の画素Bの走査信号VGの波形歪みは、2つの走査信号
線駆動回路部104に近い側の画素A、Cの走査信号V
Gの波形歪みよりも、大きい。
置でも、入力端子から遠い側の画素Bのゲート・ソース
間容量Cgsを、入力端子に近い側の画素A、Cのゲー
ト・ソース間容量Cgsよりも、大きくすることによ
り、走査信号VGの波形歪みによる画素電極の電位低下
成分ΔVの差を小さくすることが出来る。
節方法は、図9、図10、図11に示す実施例の通りで
ある。
置でも、画素電極の電位低下成分ΔVの差を小さくする
方法は、ゲート・ソース間容量Cgsを調節するものに
限らず、保持容量Cadd、液晶容量Cpix、ソース
・ドレイン間容量Cds1、あるいは画素電極ドレイン
信号線間容量Cds2を調節するものであってもよい。
ト絶縁膜形成、半導体層形成、ソース・ドレイン電極形
成の順序で形成する逆スタガ構造の薄膜トランジスタT
FTを示した。
ンジスタTFTを用いた液晶表示装置に限定するもので
はなく、半導体層上にゲート絶縁膜を介してゲート電極
を形成する正スタガ構造の薄膜トランジスタTFTを用
いる液晶表示装置に本発明を適用してもよい。
一実施例として説明したものである。しかし、一方の透
明基板の液晶側の面に互いに対向する一対の電極を設
け、これら各電極の間に該透明基板と平行に電界を生じ
させる横電界方式(In Plain Switching 方式)の場合
にも全く事情が同じであることから、この横電界方式の
液晶表示装置にも適用することができる。
クティブ・マトリクス方式カラー液晶表示装置の一画素
とその周辺を示す平面図である。
面を示す図である。図25、図26に示すように、液晶
層LCを基準にして下部透明ガラス基板SUB1側には
薄膜トランジスタTFT、蓄積容量Cstg、画素電極
PXおよび対向電極COM2が形成され、上部透明ガラ
ス基板SUB2側にはカラーフィルタFIL、遮光用ブ
ラックマトリクスパターンBMが形成されている。
のそれぞれの内側(液晶LC側)の表面には、液晶の初
期配向を制御する配向膜ORI1、ORI2が設けられ
ており、透明ガラス基板SUB1、SUB2のそれぞれ
の外側の表面には、偏光軸が直交して配置された(クロ
スニコル配置)偏光板が設けられている。
線(走査信号線または水平信号線)GLと、対向電圧信
号線(共通電極配線)COM1と、隣接する2本のドレ
イン信号線(映像信号線または垂直信号線)DLとの交
差領域内(4本の信号線で囲まれた領域内)に配置され
ている。各画素は薄膜トランジスタTFT、蓄積容量C
stg、画素電極PXおよび対向電極COM2を含む。
ゲート信号線GL、対向電圧信号線COM1は図では左
右方向に延在し、上下方向に複数本配置されている。ド
レイン信号線DLは上下方向に延在し、左右方向に複数
本配置されている。画素電極PXは薄膜トランジスタT
FTと接続され、対向電極COM2は対向電圧信号線C
OM1と一体になっている。
る2画素では、図25のA線で折曲げたとき、平面構成
が重なり合う構成となっている。これは、対向電圧信号
線COM1をドレイン信号線DLに沿って上下に隣接す
る2画素で共通化し、対向電圧信号線COM1の電極幅
を拡大することにより、対向電圧信号線COM1の抵抗
を低減するためである。これにより、外部回路から左右
方向の各画素の対向電極COM2へ対向電圧を十分に供
給することが容易になる。
対向し、各画素電極PXと対向電極COM2との間の電
界により液晶LCの光学的な状態を制御し、表示を制御
する。画素電極PXと対向電極COM2は櫛歯状に構成
され、それぞれ、図の上下方向に長細い電極となってい
る。
電極GTに十分に走査電圧が印加するだけの抵抗値を満
足するように電極幅を設定する。また、対向電圧信号線
COM1も終端側の画素の対向電極COM2に十分に対
向電圧が印加できるだけの抵抗値を満足するように電極
幅を設定する。
素電極の電位低下成分ΔVを調節する部分である。符号
Iで示す部分は画素電極Pxと一体に形成されており、
ゲート信号線GLと絶縁膜GIを介して重ねることによ
り、ゲート・ソース間容量Cgsを構成している。
ソース間容量調節パターンIとゲート信号線GLの重な
る部分の面積を、入力端子に近い側の画素で小さくし、
入力端子から遠い側の画素で大きくすることにより、画
素電極の電位低下成分ΔVの画素間の差を少なくしてい
る。
い特徴がある。従って表示領域の大きな液晶表示装置
に、横電界方式を採用することにより、視角特性が狭い
ために画面の一部が見えなくなるという従来の問題を解
決することが出来る。
を適用することにより、ゲート信号線GLが長くなった
ことによる駆動波形の歪みの影響を少なく出来るので、
最大級の表示領域を有する液晶表示装置を実現すること
が出来る。
素電極の電位低下成分ΔVを調節する方法はゲート・ソ
ース間容量Cgsを調節する方法に限らず、保持容量C
add、液晶容量Cpix、ソース・ドレイン間容量C
ds1あるいは画素電極ドレイン信号線間容量Cds2
を調節するものであってもよい。
例を図27(a)及び図27(b)に示す。
す画素の平面図の、薄膜トランジスタTFTの近辺の部
分を示した図である。図27(a)及び図27(b)に
記載の無い部分の構成は図3に示す画素の構成と同じで
ある。
ランジスタTFT、図27(b)は入力端子から遠い側
の薄膜トランジスタTFTの構成を示す。
ャネル長lの方向をゲート信号線GLの延在する方向と
垂直に配置している。
パターンI1と、ソース電極SD1に設けた調節パター
ンI2の2つの部分で、ゲート・ソース間容量Cgsを
調節し、画素電極の電位低下成分ΔVの画素間の差を少
なくしている。従って本実施例では、狭い領域に調節パ
ターンI1及び調節パターンI2を設けることが出来る
ので、画素の開口率を向上することが出来る。
ように、本実施例ではソース電極SD1に設けた調節パ
ターンI2を、薄膜トランジスタTFTのチャネル長l
及びチャネル幅Wを規定する部分から離して設けている
ので、ソース電極SD1に調節パターンI2を設けたこ
とにより薄膜トランジスタTFTの駆動能力が変わるこ
ともない。
Cgsを調節する別の実施例を示す。
す画素の平面図の、薄膜トランジスタTFTの近辺の部
分を示した図である。図28(a)及び図28(b)に
記載の無い部分の構成は図3に示す画素の構成と同じで
ある。
ランジスタTFT、図28(b)は入力端子から遠い側
の薄膜トランジスタTFTの構成を示す。
ート電極GTをゲート信号線GLから分岐して設けてい
る。
ゲート電極GTの、ソース電極SD1と重なる部分に、
切り欠きパターンI3を設けてゲート・ソース間容量C
gsを調節し、画素電極の電位低下成分ΔVの画素間の
差を少なくしている。従って本実施例では、遮光性金属
膜からなるゲート電極GTに突起を設ける場合と異な
り、開口率を犠牲にすることがない。
ト電極GTに設けた切り欠きパターンI3により、走査
信号の波形歪みによる画素電極の電位低下成分ΔVの差
を小さくするためには、入力端子に近い画素程切り欠き
パターンI3の切り欠き量を多くすればよい。
本実施例でも、ゲート電極GTに設けた調節パターンI
3を、薄膜トランジスタTFTのチャネル長l及びチャ
ネル幅Wを規定する部分から離して設けているので、ゲ
ート電極GTに調節パターンI3を設けたことにより薄
膜トランジスタTFTの駆動能力が変わることがない。
号の波形歪みによる画素電極の電位低下成分ΔVの差を
小さくする対策を施した実施例を説明する。
施例の、図2の点線枠Aに対応する画素領域の具体的な
構成を示す平面図である。
面図を図30に、V−V線における断面図を図31に、VI
−VI線における断面図を図32に示している。
晶LCを基準に第1の透明基板SUB1側には薄膜トラ
ンジスタTFTおよび画素電極ITO1が形成され、第
2の透明基板SUB2側にはカラーフィルタFIL、ブ
ラックマトリックスパターン(第1の遮光膜)BM1が
形成されている。
板SUB1に設けられる第1偏光板、POL2は第2の
透明基板SUB2に設けられる第2偏光板である。
UB1の液晶側の面に、そのx方向に延在しy方向に並
設されるゲート信号線GLが形成されている。
デン、クロムとモリブデンの合金、アルミニウム、タン
タルあるいはチタン等からなる導電層glで構成されて
いる。またゲート信号線GLの配線抵抗を下げるため
に、上述した導電膜の積層膜を用いてゲート信号線GL
を構成してもよい。またゲート信号線GLにアルミニウ
ムを用いる場合は、ヒロックやホイスカ等の突起を無く
すために、タンタル、チタンあるいはニオブ等の金属を
少量添加した合金を用いてもよい。
ドレイン信号線DLとで囲まれる画素領域の大部分に
は、透明導電膜(たとえばIndium-Tin-Oxide)からなる
画素電極ITO1が形成されている。
上の一部は薄膜トランジスタTFTの形成領域となって
いる。薄膜トランジスタTFTは、たとえばSiNから
なるゲート絶縁膜GI、i型非晶質Siからなる半導体
層AS、不純物を含んだ非晶質Siからなる半導体層d
0、ドレイン電極SD2およびソース電極SD1が順次
積層されて形成されている。
電極SD1はドレイン信号線DLと同時に形成されるよ
うになっている。
に絶縁膜GI、半導体層AS及び不純物を含んだ非晶質
Siからなる半導体層d0上に形成され、クロム、モリ
ブデン、クロムとモリブデンの合金、アルミニウム、タ
ンタルあるいはチタン等の導電膜の単層あるいは積層体
によって形成されている。ドレイン信号線DLの形成領
域に半導体層AS及び不純物を含んだ半導体層d0を形
成しているのは、たとえばドレイン信号線DLが半導体
層AS及び不純物を含んだ半導体層d0の段差による断
線を防止するためである。
D2はドレイン信号線DLと一体に形成され、またソー
ス電極SD1はドレイン電極SD2と所定のチャネル長
lの分だけ離間されて形成されている。
の上には絶縁膜からなる保護膜PSV1が設けられてい
る。保護膜PSV1は、液晶の薄膜トランジスタTFT
への直接の接触による特性劣化を回避するようになって
いる。保護膜PSV1は窒化シリコン膜あるいはポリイ
ミド等の有機樹脂膜のように耐湿性の良い膜から成る。
保護膜PSV1の上には画素電極ITO1が形成されて
いる。
は、ソース電極SD1と画素電極ITO1を電気的に接
続するためのスルーホールCONTが設けられている。
示すように、ゲート信号線(薄膜トランジスタTFTを
駆動するゲート信号線と隣接する他のゲート信号線)G
Lを一方の電極、画素電極ITO1と同時に形成される
導電層を他方の電極とし、それらの間に介在される絶縁
膜GI、保護膜PSV1を誘電体膜として構成されてい
る。
ンジスタTFTにおけるそれらの形成と同時に形成され
るようになっており、また、他方の電極である導電層は
前記画素電極ITO1と同時に形成されている。
液晶の配向を規制するための配向膜ORI1が形成され
ている。
信号線GL及びドレイン信号線DLの間には絶縁膜であ
る保護膜PSV1が存在するので、画素電極ITO1と
ゲート信号線GLあるいは画素電極ITO1とドレイン
信号線DLが平面的に重なったとしても短絡することが
ない。従って本実施例では画素電極ITO1を大きく形
成することが出来るので、画素の開口が大きくなる、液
晶容量Cpixが増えるので保持容量Caddを小さく
することが出来る等の特徴を有する。
の内側(液晶LC側)の表面には、第1遮光膜BM1、
カラーフィルタFIL、共通透明電極COM及び上部配
向膜ORI2が順次積層して設けられている。
ム等の遮光性金属膜や、アクリル等の樹脂膜に染料、顔
料あるいはカーボンなどを添加した遮光性の有機膜から
なる。共通透明電極COMはITO(Indium-Tin-Oxid
e)等の透明導電膜からなる。
樹脂膜からなる基材に、染料あるいは顔料を添加したも
のからなる。
液晶LCを汚染するのを防止するために、カラーフィル
タFILと共通透明電極COMの間に、アクリル等の有
機樹脂膜からなるカラーフィルタ保護膜を設けてもよ
い。
9(a)、図31に示すように、ドレイン信号線DLが
形成される第1の透明基板SUB1上に、遮光性の金属
膜からなる、第2遮光膜BM2が設けられている。第2
遮光膜BM2はゲート信号線GLを構成する導電膜g1
と同じ材料で、ゲート信号線GLと同層に形成される。
9(a)に示すようにドレイン信号線DLに沿って画素
電極ITO1とオーバラップし、しかも、ドレイン信号
線DLとは重ならないように形成されている。一方、断
面構造的には図31に示すように、第2遮光膜SUB2
はドレイン信号線DLとゲート絶縁膜GIによって絶縁
分離されている。このため、第2遮光膜BM2とドレイ
ン信号線DLが短絡する可能性は小さい。また、画素電
極ITO1と第2遮光膜BM2はゲート絶縁膜GI及び
保護膜PSV1で絶縁分離されている。
る画素電極の透過部の面積、すなわち開口率を向上さ
せ、表示パネルの明るさを向上させる機能を有する。図
28に示した表示パネルにおいて、バックライトBLは
第1の透明基板SUB1の一方の側に設定される。バッ
クライトBLは第2の透明基板SUB2側に設けても良
いが、以下では、便宜上バックライトが第1の透明基板
SUB1側から照射され、第2の透明基板SUB2側か
ら観察する場合を例に示す。照射光は第1の透明基板S
UB1を透過し、第1の透明基板SUB1上の遮光性の
膜(ゲート信号線GL、ドレイン信号線DL及び第2遮
光膜BM2)が形成されていない部分から液晶LCに入
る。この光は第2の透明基板SUB2に形成された共通
電極COMと第1の透明基板SUB1に形成された画素
電極ITO1間に印加された電圧で制御される。
加えると光の透過率が低下する、ノーマリホワイトモー
ドでは、本実施例のように第2遮光膜BM2が形成され
ていない場合、第2の透明基板SUB2に設けた第1遮
光膜BM1で画素電極ITO1の周囲を広く覆う必要が
あり、さもないと、ドレイン信号線DLあるいはゲート
信号線GLと画素電極ITO1の隙間から電圧で制御出
来ない光が漏れ、表示のコントラストが低下する。ま
た、第2の透明基板SUB2と第1の透明基板SUB1
は液晶を挟んで張り合わせてあり、合わせマージンを大
きくとる必要があり、第1の透明基板SUB1に第2遮
光膜BM2を設ける本実施例に比べて開口率が小さくな
る。
には、ゲート信号線GLと同じ遮光性の金属膜g1を使
用したが、光を遮断出来るものであればよく、アクリル
等の樹脂膜に染料、顔料あるいはカーボン等を含有させ
て遮光膜にした、絶縁性の遮光膜であってもよい。
る方法》図29(a)は入力端子側の画素の平面構造、
図29(b)は入力端子から遠い側(例えば終端側)の
画素の平面構造の一部を示す。
ネル長lの方向をゲート信号線GLの延在する方向と垂
直に配置している。
電極ITO1を選択するゲート信号線GLと重なる部分
1を設けて、ゲート・ソース間容量Cgsを調節し、画
素電極の電位低下成分ΔVの画素間の差を少なくしてい
る。
けた調節パターンI4で、走査信号の波形歪みによる画
素電極の電位低下成分ΔVの差を小さくするためには、
入力端子から遠い画素になる程調節パターンI4とゲー
ト信号線GLの重なる面積を、入力端子に近い側の画素
よりも所定量dだけ多くすればよい。
sを画素毎に調節するため、画素電極ITO1を、該画
素電極ITO1を選択するゲート信号線GLと重なる部
分まで延在して設けているので、遮光性の金属から成る
ゲート信号線GLが画素電極の縁を覆う第1遮光膜BM
1と同じ機能を果たす。従って画素電極ITO1とゲー
ト信号線GLとの重なる部分1を覆う第1遮光膜BM1
を、矢印に示すゲート信号線GLの方向に、後退させる
ことが出来、画素の開口を拡大することが出来る。
接する画素のゲート信号線GLとの重なる部分に設ける
保持容量Caddの部分も、隣接する画素のゲート信号
線GLが遮光性の金属からなるので第1遮光膜BM1と
同じ機能を果たす。従って第1遮光膜BM1をゲート信
号線GLが露出する位置まで後退させることが出来、画
素の開口が向上する。
Cgsの誘電体に保護膜PSV1と絶縁膜GIを用いて
いる。保護膜PSV1と絶縁膜GIの同じ場所にピンホ
ールが存在する可能性は極めて少ないので、ゲート・ソ
ース間容量Cgsを調節する部分I4で、画素電極IT
O1とゲート信号線GLが短絡する問題もない。
例を図33(a)及び図33(b)に示す。
(a)に示す画素の平面図の、薄膜トランジスタTFT
の近辺の部分を示した図である。図33(a)及び図3
3(b)に記載の無い部分の構成は図29(a)に示す
画素の構成と同じである。
ランジスタTFT、図33(b)は入力端子から遠い側
の薄膜トランジスタTFTの構成を示す。
ャネル長lの方向をゲート信号線GLの延在する方向と
垂直に配置している。
部分の、ゲート信号線GLに設けた調節パターンI5
で、ゲート・ソース間容量Cgsを調節し、画素電極の
電位低下成分ΔVの画素間の差を少なくしている。
ト信号線GLに設けた調節パターンI5で、走査信号の
波形歪みによる画素電極の電位低下成分ΔVの差を小さ
くするためには、入力端子から遠い画素になる程調節パ
ターンI5とソース電極SD1の重なる面積を多くすれ
ばよい。
量Cgsを調節する他の実施例を示す。
(a)に示す画素の平面図の、薄膜トランジスタTFT
の近辺の部分を示した図である。図34(a)及び図3
4(b)に記載の無い部分の構成は図29(a)に示す
画素の構成と同じである。
ランジスタTFT、図34(b)は入力端子から遠い側
の薄膜トランジスタTFTの構成を示す。
ネル長lの方向をゲート信号線GLの延在する方向と垂
直に配置している。
電極ITO1と重なる、調節パターンI6設けて、ゲー
ト・ソース間容量Cgsを調節し、画素電極の電位低下
成分ΔVの画素間の差を少なくしている。
ト信号線GLに設けた調節パターンI6で、走査信号の
波形歪みによる画素電極の電位低下成分ΔVの差を小さ
くするためには、入力端子から遠い画素の程調節パター
ンI6と画素電極ITO1の重なる面積を、入力端子に
近い側の画素よりも多くすればよい。
Cgsを調節する別の実施例を示す。
(a)に示す画素の平面図の、薄膜トランジスタTFT
の近辺の部分を示した図である。図35(a)及び図3
5(b)に記載の無い部分の構成は図29(a)に示す
画素の構成と同じである。
ランジスタTFT、図35(b)は入力端子から遠い側
の薄膜トランジスタTFTの構成を示す。
ート電極GTをゲート信号線GLから分岐して設けてい
る。
ソース電極SD1の、ゲート電極GTと重なる2個所の
部分に、調節パターンI7及びI7’を設けてゲート・
ソース間容量Cgsを調節し、画素電極の電位低下成分
ΔVの画素間の差を少なくしている。
ス電極SD1に設けた調節パターンI7及びI7’によ
り、走査信号の波形歪みによる画素電極の電位低下成分
ΔVの差を小さくするためには、入力端子から遠い画素
になる程調節パターンI7とI7’のトータルの面積を
多くすればよい。
本実施例では、半導体層ASの幅をソース電極SD1の
幅よりも小さくして、半導体層ASの幅により薄膜トラ
ンジスタTFTのチャネル幅Wを規定している。そし
て、ゲート・ソース間容量Cgsを調節するパターンI
7及びI7’は半導体層ASと重ならない部分に設けて
いるので、ソース電極SD1に調節パターンI7、I
7’を設けたことにより薄膜トランジスタTFTの駆動
能力が変わることがない。
施例では、ゲート電極GTにより半導体層ASを遮光
し、薄膜トランジスタTFTの誤動作を防止するため
に、半導体層ASを、平面的に、ゲート電極GTの存在
する領域内のみに設けている。従って半導体層ASをゲ
ート電極GTにより完全に遮光する場合は、ソース電極
SD1とゲート電極GTの間には半導体層ASが無い部
分が有り、ゲート・ソース間容量Cgsが大きくなるデ
メリットを有する。しかし、本実施例では、ゲート・ソ
ース間容量Cgsを調節して、画素電極の電位低下成分
ΔVの差を少なくしているので、半導体層ASをゲート
電極GTにより完全に遮光したことによるゲート・ソー
ス間容量Cgsが大きくなるデメリットを少なくするこ
とが出来る。
調節する他の実施例を示す。
例の画素の平面構造を示す図である。
(a)に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
29(a)に示す画素の構成と同じである。
(b)は入力端子から遠い側の画素の構成を示す。
る画素のゲート信号線GLが重なる部分の面積を変え
て、保持容量Caddを調節し、画素電極の電位低下成
分ΔVの画素間の差を少なくしている。
容量Caddを調節し、走査信号の波形歪みによる画素
電極の電位低下成分ΔVの差を小さくするためには、入
力端子に近い側の画素よりも、入力端子から遠い画素の
ゲート信号線GLと画素電極ITO1の重なる面積を、
dに示す所定の量だけ減らして、保持容量Caddを小
さくすればよい。
調節する他の実施例を示す。
例の画素の平面構造を示す図である。
(a)に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
29(a)に示す画素の構成と同じである。
(b)は入力端子から遠い側の画素の構成を示す。
変えて、共通電極COMとの重なる面積を変て、液晶容
量Cpixを調節し、画素電極の電位低下成分ΔVの画
素間の差を少なくしている。
電極ITO1の面積を変えて、走査信号の波形歪みによ
る画素電極の電位低下成分ΔVの差を小さくするために
は、入力端子に近い側の画素よりも、入力端子から遠い
画素電極の面積を、dに示す所定の量だけ減らして、液
晶容量Cpixを小さくすればよい。
(b)に示すように画素電極ITO1の面積を変えても、
第1遮光膜BM1の開口面積は入力端子に近い画素と入
力端子から遠い画素で同じにしている。さらに本実施例
では、第1遮光膜BM1で覆われた部分の画素電極IT
O1の形状を変えることで、画素電極の面積を変え、液
晶容量Cpixを調節しているので、入力端子に近い画
素と入力端子から遠い画素で光の通る開口に差が無く、
輝度差を生じない。
を遮光性の金属膜で形成し、第2の遮光膜BM2と画素
電極ITO1の重なる面積を調節する他の実施例を示
す。
例の画素の平面構造を示す図である。
(a)に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
29(a)に示す画素の構成と同じである。
(b)は入力端子から遠い側の画素の構成を示す。
する画素のゲート信号線GLを電気的に接続し、第2の
遮光膜BM2と画素電極ITO1の重なる面積を変え
て、画素電極の電位低下成分ΔVの画素間の差を少なく
している。
する画素のゲート信号線GLと電気的に接続しているの
で、第2の遮光膜BM2と画素電極ITO1の重なる部
分は保持容量Caddと同じ働きをする。
の遮光膜BM2と画素電極ITO1の重なる面積を変え
て、走査信号の波形歪みによる画素電極の電位低下成分
ΔVの差を小さくするためには、入力端子に近い側の画
素の第2の遮光膜BM2と画素電極ITO1の重なる面
積を、入力端子から遠い側の画素よりも、dに示す所定
の量だけ増やして、保持容量Caddを大きくすればよ
い。
積を変えずに、保持容量電極として働く第2の遮光膜B
M2の画素電極ITO1と重なる部分の面積を変えてい
るので、保持容量Caddが画素毎に変わっても、液晶
容量Cpixは変わることがない。従って保持容量Ca
ddと液晶容量Cpixとを独立して設定出来るので、
画素の設計が容易である。
O1の重なる面積を変えると、画素の開口が変わる問題
があるが、図38(a)及び図38(b)に示すよう
に、第2の透明基板SUB2に設けられた第1の遮光膜
BM1で覆われた領域内で第2の遮光膜BM2と画素電
極ITO1の重なる面積を変えることにより、画素の開
口が変わる問題を解決することが出来る。
ゲート信号線GLに電気的に接続する例を示したが、第
2の遮光膜BM2を電気的に浮いた状態で、画素電極I
TO1との重なる面積を変えても画素電極の電位低下成
分ΔVの差を小さくすることは可能である。第2の遮光
膜BM2を電気的に浮いた状態にした場合は、画素電極
ITO1との重なる面積を変えた場合は、ソース・ドレ
イン間容量Cds1や画素電極とドレイン信号線間容量
Cds2を変えることが出来る。この場合、入力端子に
近い側の画素になる程第2の遮光膜BM2と画素電極I
TO1との重なる面積を増やせばよい。
び画素電極ドレイン信号線間容量Cds2を増やすこと
は、画素間のクロストークの問題があることから、図3
8(a)、図38(b)に示すように第2の遮光膜BM
2をゲート信号線GLに接続する方が好ましい。
本発明による液晶表示装置によれば、フリッカの発生を
抑制できるようになる。
部平面図である。
価回路図である。
例を示す平面図である。
の他の実施例を示す説明図である。
平面図である。
の他の実施例を示す平面図である。
置の他の実施例を示す平面図である。
置の他の実施例を示す平面図である。
す等価回路図である。
実施例を示す平面図である。
置の単位画素の等価回路を示す図である。
置の駆動波形図である。
る。
(c)は終端側の画素の薄膜トランジスタTFTの駆動
波形図である。
示す工程図である。
示す工程図である。
示す工程図である。
ジスタ基板SUB1にパターンを形成する方法を示す
図、(b)はホトマスクのパターンの例を示す図であ
る。
ジスタ基板SUB1にパターンを形成する他の方法を示
す図、(b)はホトマスクのパターンの他の例を示す図
である。
路部104を設けた、他の実施例の、液晶表示装置の等
価回路である。
・マトリックス液晶表示装置の単位画素を示す平面図で
ある。
である。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す画素部の平面図である。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の平面図である。
置の他の実施例を示す、画素の平面図である。
置の他の実施例を示す、画素の平面図である。
…画素電極、TFT…薄膜トランジスタ、GI…ゲート
絶縁膜、AS…半導体層、SD1…ソース電極、SD2
…ドレイン電極。
Claims (13)
- 【請求項1】 第1絶縁基板上に設けたゲート信号線
と、 上記ゲート信号線に電気的に接続されゲート駆動電圧を
出力する駆動回路と、 ソース電極、ゲート電極及びドレイン電極を有する第1
及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第1画素電極と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第2映像信号線とを有
し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記駆動回路から遠い第2の部
分に電気的に接続され、 上記第1及び第2薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第2薄膜トランジスタのチャネル長及びチャネル幅
は上記第1薄膜トランジスタのチャネル長及びチャネル
幅と実質同等であり、 上記第2画素電極と上記ゲート信号線の間の静電容量
を、上記第1画素電極と上記ゲート信号線の間の静電容
量よりも大きくしたことを特徴とする液晶表示装置。 - 【請求項2】 上記第1の部分から第2の部分までの長
さは27cm以上であることを特徴とする請求項1記載
の液晶表示装置。 - 【請求項3】 上記液晶表示装置は、上記第1絶縁基板
と重ねて設けられる透明な第2絶縁基板と、 上記第2絶縁基板の上記第1及び第2画素電極と対向す
る位置に設けられ、透明な共通電極と、 上記共通電極と上記第1及び第2画素電極の間に設けら
れる液晶とを有することを特徴とする請求項1記載の液
晶表示装置。 - 【請求項4】 絶縁基板上に設けたゲート電極と、該ゲ
ート電極上に設けた絶縁膜と、該絶縁膜上に設けた半導
体層と、該半導体層上に設けたソース電極及びドレイン
電極とを有する第1及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極に電気的に接続
する第1画素電極と、 上記第2薄膜トランジスタのソース電極に電気的に接続
する第2画素電極と、 上記第1薄膜トランジスタのドレイン電極に電気的に接
続する第1映像信号線と、 上記第2薄膜トランジスタのドレイン電極に電気的に接
続する第2映像信号線と、 上記絶縁基板上に設けたゲート信号線と、 上記ゲート信号線に電気的に接続され駆動電圧を入力す
る為の端子とを有し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記端子から遠い第2の部分に
電気的に接続され、 上記第1及び第2薄膜トランジスタのソース電極は上記
半導体層上で上記ドレイン電極に距離を置いて対向して
設けられ、 上記第1及び第2薄膜トランジスタの半導体層に、上記
ゲート電極と重なる過剰形成部分を、上記ソース電極と
ドレイン電極が対向する部分を除く、上記ソース電極近
傍に設け、 上記第2薄膜トランジスタの半導体層の過剰形成部分の
面積を、上記第1薄膜トランジスタの半導体層の過剰形
成部分の面積よりも大きくしたことを特徴とする液晶表
示装置。 - 【請求項5】 絶縁基板上に設けたゲート電極と、該ゲ
ート電極上に設けた絶縁膜と、該絶縁膜上に設けた半導
体層と、該半導体層上に、あるいは該半導体層上および
上記絶縁膜上に設けたソース電極及びドレイン電極とを
有する第1及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極に電気的に接続
する第1画素電極と、 上記第2薄膜トランジスタのソース電極に電気的に接続
する第2画素電極と、 上記第1薄膜トランジスタのドレイン電極に電気的に接
続する第1映像信号線と、 上記第2薄膜トランジスタのドレイン電極に電気的に接
続する第2映像信号線と、 上記絶縁基板上に設けたゲート信号線と、 上記ゲート信号線に電気的に接続され駆動電圧を入力す
る為の端子とを有し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記端子から遠い第2の部分に
電気的に接続され、 上記第1及び第2薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第2薄膜トランジスタのチャネル長及びチャネル幅
は上記第1薄膜トランジスタのチャネル長及びチャネル
幅と実質同等であり、 上記第2薄膜トランジスタのソース電極の上記ゲート信
号線と重なる部分の面積を、上記第1薄膜トランジスタ
のソース電極の上記ゲート信号線と重なる部分の面積よ
りも大きくしたことを特徴とする液晶表示装置。 - 【請求項6】 上記半導体層を、平面的に、上記ゲート
電極が形成される領域内に設けたことを特徴とする請求
項5記載の液晶表示装置。 - 【請求項7】 絶縁基板上に設けたゲート信号線と、 上記ゲート信号線に電気的に接続されゲート駆動電圧を
出力する駆動回路と、 ソース電極、ゲート電極及びドレイン電極を有する第1
及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第1画素電極と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第2映像信号線とを有
し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記駆動回路から遠い第2の部
分に電気的に接続され、 上記第1及び上記第2画素電極は上記ゲート信号線と絶
縁膜を介して一部重なり、 上記第2画素電極と上記ゲート信号線が重なる部分の面
積を、上記第1画素電極と上記ゲート信号線が重なる部
分の面積よりも大きくしたことを特徴とする液晶表示装
置。 - 【請求項8】 絶縁基板上に設けたゲート信号線と、 上記ゲート信号線に電気的に接続され駆動電圧を入力す
る為の端子と、 ソース電極、ゲート電極及びドレイン電極を有する第1
及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第1画素電極と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第2映像信号線とを有
し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記端子から遠い第2の部分に
電気的に接続され、 上記第2画素電極と上記ゲート信号線の間の静電容量
を、上記第1画素電極と上記ゲート信号線の間の静電容
量よりも大きくし、 上記第1及び第2薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第1及び第2薄膜トランジスタのソース電極及びド
レイン電極の一方の電極が上記画素電極と接続される部
分であって上記ゲート電極と重なる部分から重ならなく
なる部分の間の幅を上記第1及び第2薄膜トランジスタ
のチャネル幅よりも小さく形成したことを特徴とする液
晶表示装置。 - 【請求項9】 絶縁基板上に設けたゲート信号線と、 上記絶縁基板上に上記ゲート信号線に隣接して設けた容
量線と、 上記ゲート信号線に電気的に接続され駆動電圧を入力す
る為の端子と、 ソース電極、ゲート電極及びドレイン電極を有する第1
及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第1画素電極と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第2映像信号線とを有
し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記端子から遠い第2の部分に
電気的に接続され、 上記第1及び第2薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第2薄膜トランジスタのチャネル長及びチャネル幅
は上記第1薄膜トランジスタのチャネル長及びチャネル
幅と実質同等であり、 上記第2画素電極と上記ゲート信号線の間の静電容量
を、上記第1画素電極と上記ゲート信号線の間の静電容
量よりも大きくし、 上記第1及び第2画素電極は上記容量線と絶縁膜を介し
て一部重なり、 上記第2画素電極と上記容量線の重なる面積を、上記第
1画素電極と上記容量線の重なる面積よりも小さくした
ことを特徴とする液晶表示装置。 - 【請求項10】 絶縁基板上に設けた第1ゲート信号線
と、 上記絶縁基板上に上記第1ゲート信号線に隣接して設け
た第2ゲート信号線と、上記第1ゲート信号線に電気的に接続され駆動電圧を入
力する為の端子と、 ソース電極、ゲート電極及びドレイン電極を有する第1
及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第1画素電極と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第2映像信号線とを有
し、 上記第1薄膜トランジスタのゲート電極は上記第1ゲー
ト信号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記第1ゲー
ト信号線の第1の部分よりも上記端子から遠い第2の部
分に電気的に接続され、 上記第1及び第2薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第2薄膜トランジスタのチャネル長及びチャネル幅
は上記第1薄膜トランジスタのチャネル長及びチャネル
幅と実質同等であり、上記第2画素電極と上記第1ゲート信号線の間の静電容
量を、上記第1画素電 極と上記第1ゲート信号線の間の
静電容量よりも大きくし、 上記第1及び第2画素電極は上記第2ゲート信号線と絶
縁膜を介して一部重なり、 上記第2画素電極と上記第2ゲート信号線の重なる面積
を、上記第1画素電極と上記第2ゲート信号線の重なる
面積よりも小さくしたことを特徴とする液晶表示装置。 - 【請求項11】 第1絶縁基板上に設けたゲート信号線
と、 上記ゲート信号線に電気的に接続され駆動電圧を入力す
るための端子と、 ソース電極、ゲート電極及びドレイン電極を有する第1
及び第2薄膜トランジスタと、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第1画素電極と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第2画素電極と、 上記第1薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第1映像信号線と、 上記第2薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第2映像信号線とを有
し、 上記第1薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分に電気的に接続され、 上記第2薄膜トランジスタのゲート電極は上記ゲート信
号線の第1の部分よりも上記端子から遠い第2の部分に
電気的に接続され、 上記第2画素電極と上記ゲート信号線の間の静電容量
を、上記第1画素電極と上記ゲート信号線の間の静電容
量よりも大きくしたことを特徴とする液晶表示装置。 - 【請求項12】 上記第1の部分から第2の部分までの
長さは27cm以上であることを特徴とする請求項11
記載の液晶表示装置。 - 【請求項13】 上記液晶表示装置は、上記第1絶縁基
板と重ねて設けられる透明な第2絶縁基板と、 上記第2絶縁基板の上記第1および第2画素電極と対向
する位置に設けられ、透明な共通電極と、 上記共通電極と上記第1および第2画素電極の間に設け
られる液晶とを有することを特徴とする請求項11記載
の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19451898A JP3072984B2 (ja) | 1997-07-11 | 1998-07-09 | 液晶表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9-186375 | 1997-07-11 | ||
JP18637597 | 1997-07-11 | ||
JP19451898A JP3072984B2 (ja) | 1997-07-11 | 1998-07-09 | 液晶表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11373949A Division JP2000155343A (ja) | 1997-07-11 | 1999-12-28 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1184428A JPH1184428A (ja) | 1999-03-26 |
JP3072984B2 true JP3072984B2 (ja) | 2000-08-07 |
Family
ID=26503725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19451898A Expired - Fee Related JP3072984B2 (ja) | 1997-07-11 | 1998-07-09 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3072984B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000338523A (ja) | 1999-05-25 | 2000-12-08 | Nec Corp | 液晶表示装置 |
JP3420201B2 (ja) | 1999-12-22 | 2003-06-23 | 日本電気株式会社 | 液晶表示装置 |
JP2002072250A (ja) * | 2000-04-24 | 2002-03-12 | Matsushita Electric Ind Co Ltd | 表示装置およびその駆動方法 |
EP1237139B1 (en) * | 2000-04-24 | 2017-10-04 | Panasonic Corporation | Display unit and drive method therefor |
EP1229379A3 (en) | 2001-01-31 | 2007-02-07 | Matsushita Electric Industrial Co., Ltd. | Active matrix liquid crystal display element |
TWI287132B (en) * | 2001-11-23 | 2007-09-21 | Chi Mei Optoelectronics Corp | A liquid crystal display having reduced flicker |
JP4562996B2 (ja) * | 2003-05-09 | 2010-10-13 | 株式会社 日立ディスプレイズ | 表示装置 |
EP2348351A1 (en) | 2004-07-14 | 2011-07-27 | Sharp Kabushiki Kaisha | Active matrix substrate and drive circuit thereof |
KR100933455B1 (ko) * | 2005-06-27 | 2009-12-23 | 엘지디스플레이 주식회사 | 액정표시장치 |
JP4860233B2 (ja) * | 2005-10-26 | 2012-01-25 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置のフリッカ防止調整方法 |
WO2007063662A1 (ja) * | 2005-11-29 | 2007-06-07 | Kyocera Corporation | 画像表示装置 |
JP5014810B2 (ja) * | 2007-01-17 | 2012-08-29 | 株式会社ジャパンディスプレイイースト | 表示装置およびその製造方法 |
JP5154261B2 (ja) * | 2008-02-26 | 2013-02-27 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
JP5413872B2 (ja) * | 2008-05-22 | 2014-02-12 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
JP5525705B2 (ja) * | 2008-07-17 | 2014-06-18 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
JP2010207605A (ja) * | 2010-05-24 | 2010-09-24 | Hitachi Displays Ltd | 表示装置 |
JP5830761B2 (ja) * | 2011-05-10 | 2015-12-09 | 株式会社Joled | 表示装置及び電子機器 |
JP6538534B2 (ja) | 2015-12-02 | 2019-07-03 | 株式会社ジャパンディスプレイ | トランジスタ基板及び表示装置 |
-
1998
- 1998-07-09 JP JP19451898A patent/JP3072984B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1184428A (ja) | 1999-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100315269B1 (ko) | 액정표시장치 | |
JP3072984B2 (ja) | 液晶表示装置 | |
US6816221B2 (en) | Liquid crystal display device | |
US7656492B2 (en) | Liquid crystal display device using in-plane switching mode having particular pixel electrodes | |
TWI381231B (zh) | 液晶顯示裝置 | |
US7768583B2 (en) | Liquid crystal display device for preventing light leakage and method of fabricating the same | |
US7164408B2 (en) | Electro-optical device, method of manufacturing the same, and electronic apparatus | |
JP2003207797A (ja) | 液晶表示装置および画像表示装置 | |
US7535519B2 (en) | Liquid crystal display and thin film transistor substrate therefor | |
JP2693513B2 (ja) | アクティブマトリクス型液晶表示素子 | |
US7583344B2 (en) | Liquid crystal display device | |
JP3677160B2 (ja) | 液晶表示装置 | |
JPH0481816A (ja) | 液晶表示装置 | |
JP2784027B2 (ja) | 液晶表示装置 | |
JPH0356942A (ja) | 液晶表示装置 | |
JPH04195022A (ja) | 液晶表示装置 | |
KR20070076624A (ko) | 액정 표시 장치 | |
JPH04369622A (ja) | 液晶表示基板、液晶表示パネルおよび液晶表示装置 | |
JPH04345132A (ja) | 液晶表示装置 | |
JPH04195024A (ja) | 液晶表示装置 | |
JPH04254823A (ja) | 液晶表示装置 | |
JPH04369624A (ja) | 薄膜トランジスタ基板およびその製造方法ならびに液晶表示パネルおよび液晶表示装置 | |
JPH08234231A (ja) | 液晶表示装置 | |
WO2014054487A1 (ja) | 液晶パネル、及び製造方法 | |
JPH04287025A (ja) | 薄膜トランジスタ基板およびその製造方法ならびに液晶表示パネルおよび液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 13 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |