JP2002072250A - 表示装置およびその駆動方法 - Google Patents
表示装置およびその駆動方法Info
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- JP2002072250A JP2002072250A JP2001124840A JP2001124840A JP2002072250A JP 2002072250 A JP2002072250 A JP 2002072250A JP 2001124840 A JP2001124840 A JP 2001124840A JP 2001124840 A JP2001124840 A JP 2001124840A JP 2002072250 A JP2002072250 A JP 2002072250A
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Abstract
(57)【要約】
【課題】 容量結合駆動を行う液晶表示装置において、
大型化・高解像度化にともなう電圧むら・表示むらを解
消する。 【解決手段】 マトリクス状に配置された複数の画素電極５
と、スイッチンク゛素子３と、走査電極１と、映像信号電極２
と、画素電極５との間に容量を形成する対向電極とを備
えた表示装置において、画素電極５と走査電極１のうち
当段の走査電極１を除くものとの間に蓄積容量７を備
え、スイッチンク゛素子３のケ゛ート・ト゛レイン間容量４および蓄積容
量７のうち少なくとも一方を含む容量成分が、走査電極
１の給電端からの距離に応じて異なった値を有し、画素
電極５に接続される全容量をＣtotとした場合に、第１
の容量比αgd＝Ｃgd／Ｃtotを、走査電極１の給電端か
らの距離に応じて連続的にまたは段階的に増加させた
り、第２の容量比αst＝Ｃst／Ｃtotが略一定になるよ
うに容量成分を設定する。
大型化・高解像度化にともなう電圧むら・表示むらを解
消する。 【解決手段】 マトリクス状に配置された複数の画素電極５
と、スイッチンク゛素子３と、走査電極１と、映像信号電極２
と、画素電極５との間に容量を形成する対向電極とを備
えた表示装置において、画素電極５と走査電極１のうち
当段の走査電極１を除くものとの間に蓄積容量７を備
え、スイッチンク゛素子３のケ゛ート・ト゛レイン間容量４および蓄積容
量７のうち少なくとも一方を含む容量成分が、走査電極
１の給電端からの距離に応じて異なった値を有し、画素
電極５に接続される全容量をＣtotとした場合に、第１
の容量比αgd＝Ｃgd／Ｃtotを、走査電極１の給電端か
らの距離に応じて連続的にまたは段階的に増加させた
り、第２の容量比αst＝Ｃst／Ｃtotが略一定になるよ
うに容量成分を設定する。
Description
【発明の属する技術分野】本発明は、薄膜トランジスタ
などのスイッチング素子を用いたアクティブマトリクス
型の表示装置に関するものである。
などのスイッチング素子を用いたアクティブマトリクス
型の表示装置に関するものである。
【従来の技術】液晶表示装置は、薄型軽量のフラットデ
ィスプレイとして、各種電子機器の表示装置に広く用い
られている。なかでも、薄膜トランジスタなどのスイッ
チング素子を用いたアクティブマトリクス型の液晶表示
装置はその優れた画像特性により、パーソナルコンピュ
ータ用のモニターディスプレイや、液晶テレビなどへの
応用がさかんである。このアクティブマトリクス型液晶
表示装置の１つの駆動方法として、特開平2-913号公報
やエーエム・エルシーディー95（AM-LCD95）の59〜62ペ
ージに開示された容量結合駆動法がある。これは蓄積容
量と画素容量の間の容量結合を通じて、画素電極電位に
重畳電圧を加えるものである。通常、蓄積容量は画素電
極と前段または後段の走査電極（ゲート電極、あるいは
ゲート線ともいう）との間に形成され、前段または後段
の走査電圧（ゲート電圧）をステップ状に変化させるこ
とで重畳電圧を与えている。この電圧重畳の効果によ
り、映像信号電圧（ソース電圧）の低電圧化、駆動電力
の低減、応答速度の向上、駆動信頼性の向上などの効果
を得ている。図３４は前段走査電極と画素電極の間に蓄
積容量Ｃstを形成した液晶表示装置の１画素の等価回路
を示すものであり、図３５はこれを駆動した場合の各部
の電位を説明するためのものである。図３４において、
TFTは薄膜トランジスタ（Thin Film Transistor）、Ｃg
dはゲート・ドレイン間容量、Ｃlcは画素電極−共通電
極間容量（主に液晶によって形成される容量であるが、
それ以外の媒質が電気的に直列あるいは並列に付加され
ることにより生じる容量成分もある。あるいは意図的に
このような容量を付加することもある。）であり、Vg(n
-1)は前段走査電極の電位、Vg(n)は当段走査電極の電
位、VsまたはVsigは映像信号電位、Vdは画素電極電位、
VcまたはVcomは共通電極の電位を示している。図３５を
用いて画素電極電位Vdの変化を説明する。図３５は、奇
数フレーム、偶数フレームとも、前段と当段のみの走査
電極電位の変化を模式的に示している。上側が前段Vg(n
-1)、下側が当段Vg(n)の走査電極電位の変化である。図
中、Vcが共通電極電位、Vdが画素電極電位、Vsigが映像
信号電圧、Vgoffが走査電極電位オフレベル、Vgonが走
査電極電位オンレベル、Vge(+)およびVge(-)が補償電圧
である。容量結合駆動法を用いる構成の場合、当段の走
査電極電位Vg(n)の変化を見ると、まず、当段の走査電
極電位Vg(n)がオンレベルVgonになる。次に、当段の走
査電極電位Vg(n)をオフとし、かつ、前段または後段の
偶数フレームの画素電極電位Vdに重畳電圧を加えるた
め、補償電位Vge(-)のレベルとなる。この補償電位Vge
(-)印加期間後、当段の走査電極電位Vg(n)のオフレベル
Vgoffとなる。なお、補償電位Vge(-)印加期間内におい
て、当段と容量結合する前段の偶数フレームの走査電極
電位Vg(n-1)は、Vge(+)からVgoffに変化している。奇数
フレーム当段の画素電極電位Vdの変化を説明する。ま
ず、当段の走査電極電位Ｖg(n)がオンレベルVgonになる
と、TFTが導通状態（ON状態）となり、画素電極電位Vd
がVsig(-)に充電される。なお、奇数フレームでは映像
信号電圧Vsigは負の値をとり、Vsig(-)である。次に、
当段の走査電極電位Ｖg(n)が補償電位Vge(-)となり、Ｔ
ＦＴはオフレベルとなり、非導通状態になる。この走査
電極電位Vg(n)がオフになる瞬間、ＴＦＴに形成された
容量と画素内のトータル容量との容量結合により画素電
圧がΔＶ１の電圧降下を起こす。この降下電圧ΔＶ１は
突き抜け電圧と呼ばれ、以下の式（数１）で表される。 （数１） ΔＶ１＝αgd・ΔVg1 ここで、ΔVg1は（数２）に示す走査電極電位Vg(n)の変
化、αgdは（数３）に示す容量比であり、Ｃgdはゲート
・ドレイン電極間容量、Ｃlcは液晶容量、Ｃstは蓄積容
量である。 （数２） ΔVg1＝Vgon−Vge(-) （数３） αgd＝Ｃgd／（Ｃst＋Ｃgd＋Ｃlc） 次に、前段の偶数フレームの走査電極電位がVge(+)から
Vgoffとなるが、当段の画素電極と前段の走査電極間は
蓄積容量Ｃstで容量結合しているため、画素電極電位Vd
には、この電圧差に比例した結合電圧ΔＶ２が下向きに
重畳される。この重畳電圧ΔＶ２は、以下の式（数４）
で表わされる。 （数４） ΔＶ２＝αst・ΔVge(+) なお、本明細書において、ΔVge(+)は（数５）に示す前
段の走査電極電位Vg(n-1)の変化、αstは（数６）に示
す容量比を示すものとする。 （数５） ΔVge(+)＝Vge(+)−Vgoff （数６） αst＝Ｃst／（Ｃst＋Ｃgd＋Ｃlc） 次に、当段の走査電極電位Ｖg(n)が補償電位Vge(-)から
Vgoffになる。この瞬間にも、ＴＦＴに形成された容量
と画素内のトータル容量との容量結合により画素電圧が
ΔＶ３の電圧変化を起こす。この変化電圧ΔＶ３は、以
下の式（数７）で表わされる。 （数７） ΔＶ３＝αgd・ΔVge(-) なお、本明細書において、ΔVge(-)は（数８）に示す当
段の走査電極電位Vg(n)の変化、αgdは（数３）に示し
た容量比を示すものとする。 （数８） ΔVge(-)＝Vge(-)−Vgoff 以上の電圧変化により画素電極電位Vdは、（数９）に示
すVdo(-)となり、次の走査駆動までVdo(-)を維持する。 （数９） Vdo(-)＝Vsig(-)−ΔＶ１−ΔＶ２−ΔＶ３ ＝Vsig(-)−αgd・ΔVg1−αst・ΔVge(+)−αgd・ΔVge(-) 偶数フレームについても同様に解析することができ、
（数１０）に示すVdo(+)となり、次の走査駆動までVdo
(+)を維持する。なお、偶数フレームにおいては、映像
信号電圧Vsigは正の値をとり、Vsig(+)であり、画素電
極電位VdをVsig(+)に充電した後、当段にはVge(+)の補
償電位が加わり、前段の奇数フレームの走査電極には負
の補償電位Vge(-)が重畳されている。 （数１０） Vdo(+)＝Vsig(+)−αgd・ΔVg2−αst・ΔVge(-)−αgd
・ΔVge(+) 但し、ΔVg2＝Vgon−Vge(+) この結果、映像信号電極には小さな振幅（Vsig(+)とVsi
g(-)）の電圧を与えながら、画素電極にはこれより大き
な振幅（Vdo(+)とVdo(-)）の電圧を印加することができ
る。例えば、出力電圧幅5ボルトの映像信号用ICを用い
て、液晶に印加する電圧幅を10ボルトや15ボルトに拡大
でき、低耐圧ICを用いながら、その耐圧以上の電圧で液
晶を駆動することが可能になる。なお、上記説明では、
ΔＶ１を突き抜け電圧としたが、Ｃgdによる容量結合の
ため、当段の走査電極電圧Vgのトータルの変化に伴って
生じる電位変動分をまとめて突き抜け電圧と呼ぶことも
ある。この場合は、上記のΔＶ１とΔＶ３の変化を併せ
たものと言える。この場合の突き抜け電圧をΔＶａとす
ると（数１１）のように表わせる。 （数１１） ΔＶａ＝αgd・ΔVgon なお、本明細書において、ΔVgonは、ΔVgon＝（Vgon−
Vgoff）を示すものとする。以上が、従来技術における
容量結合駆動法によるアクティブマトリクス型液晶表示
装置の構造および駆動の概略である。次に、容量結合駆
動で水平クロストークを低減するために用いられる信号
電圧の極性反転駆動の方式について説明する。図３５で
も述べたように、画素電極には1フレーム毎に極性の反
転した信号電圧が充電される。このときに、画面全体を
同極性として1フレーム毎に反転させてもよいが（フィ
ールド反転方式）、その他にも1行毎に逆極性にして反
転させる方式（ライン反転方式）、1列毎に逆極性にし
て反転させる方式（カラム反転方式）、およびライン反
転方式とカラム反転方式を組み合わせて市松模様パター
ンで反転させる方式（ドット反転方式）などがある。こ
れら各方式での画素の充電パターンを描くと、それぞれ
図３６(a)、図３６(b)、図３６(c)、および図３６(d)の
ようになる。そして、それぞれについて隣接する映像信
号電極VSPおよびVSQに印加される電圧波形を描くと各図
の右側の波形のようになる。フィールド反転方式とカラ
ム反転方式の場合は１フレーム内で映像信号電極に印加
される映像信号の極性は一定であるが、ライン反転方式
とドット反転方式の場合は各走査電極が選択される毎に
映像信号の極性が反転される。また、フィールド反転方
式とライン反転方式の場合は隣接する映像信号電極間で
の極性は同じであるが、カラム反転方式とドット反転方
式の場合は逆の極性になる。これらの各方式のうち、フ
ィールド反転方式とライン反転方式においては水平クロ
ストークが発生しやすいことがS. トミタ 他 ジャーナ
ル・オヴ・ズィ・エス・アイ・ディー1/2（1993年）の第211
頁から第218頁（S.Tomita et.al.: Journal of the SI
D, 1/2 (1993) pp211-218）に詳しく説明されている。
これを以下に要約する。フィールド反転方式とライン反
転方式においては、ある走査電極を選択して画素の充電
を行うときにすべての画素が同極性で充電される。すな
わち、当該行の画素電極電位Vdは、偶数フィールドの場
合には負電圧から正電圧へ、奇数フィールドの場合は正
電圧から負電圧へと一斉に変化する。すると、画素電極
−共通電極間の容量（液晶容量も含まれる）を介して共
通電極の電位が変動してしまい（共通電極は有限のシー
ト抵抗を有しているのでたとえ画面端部で電位を固定し
ても画面内部では電位が僅かに変動する）、画素に充電
される電位もその影響を受けて変動し、クロストークが
発生してしまう。これは、共通電極電位の変動のためVc
が走査パルス印加前後で異なった値となり、画素電極の
保持電位Vdo(±)が（数９）や（数１０）で表わした値
にならないために生じるクロストークであるともいえ
る。これに対してカラム反転方式とドット反転方式の場
合は、ある行の走査電極が選択されて画素が充電される
ときに、隣接する画素間での充電の極性が逆であるの
で、画素電極−共通電極間容量を介した共通電極の電位
変動は互いに相殺しあって、上述のようなクロストーク
は発生しない。以上の理由から、カラム反転方式または
ドット反転方式が採用されることがある。ところが、図
３４の回路をマトリクス状に配列して図３７のようなア
レイを構成したときにはカラム反転方式あるいはドット
反転方式を採用するのは困難である。なぜならば、カラ
ム反転方式またはドット反転方式の場合には、図３７に
おいて例えば走査電極G1が選択されてこの走査電極に属
する画素（走査電極G0とG1の間の画素）の充電を行うと
きに隣接画素間で逆極性に充電されるが、走査電極G0か
ら与えられる重畳電圧はこの行の画素すべてにわたって
同じ極性であるため、すべての画素に対して画素電極保
持電位の振幅増大効果が得られないからである。以上の
問題を解決するための画素回路構成として図３８があ
る。これは、第４回インターナショナル・テ゛ィスフ゜レイ・ワークショッフ゜スの
フ゜ロシーテ゛ィンク゛ス第１９５頁から１９８頁で述べられている
構成である。1列毎に画素のレイアウトを上下反転させ
ているのが特徴である。本方式の場合、図３８において
走査電極G1を選択したときに○で囲んだ画素が充電され
るが、隣接画素間で蓄積容量の接続先の走査電極が異な
っているので（走査電極G0およびG2）、走査電極G0とG2
を異なる補償電位にしておけばそれぞれの画素で異なっ
た重畳電圧を与えることができる。従って、カラム反転
方式またはドット反転方式を行って例えば映像信号電極
S1（あるいはSn）には正極性の信号、S2（あるいはSn+
1）には負極性の信号を印加する場合、走査電極G0にVge
(-)、走査電極G2はVge(+)という補償電圧を印加してお
けば両方の画素において書き込んだ映像信号と同極性の
重畳電圧を加えることができ、振幅増大効果が得られ
る。ドット反転方式の場合を例にとり、具体的な走査電
極信号駆動波形を図３９に示す。奇数フレームにおい
て、走査電極G1が選択されるとき（図中の(B)で示した
期間）、映像信号電極S1が正極性で、S2が負極性である
とすると、上述のようにG0をVge(-)に、G2をVge(+)にす
ればよい。偶数フレームにおいて走査電極G1が選択され
るとき（図中(E)の期間）には逆に映像信号電極S1が負
極性で、S2が正極性であるので、G0をVge(+)に、G2をVg
e(-)にすればよい。(A)や(D)で示した期間は(B)あるい
は(E)の1走査期間（図中の破線の間隔を1走査期間と呼
ぶ）前であり、走査電極G0が選択されて走査電極G1が補
償電位になるが（G0より1行上（図示せず）も補償電位
になる）、ここでも同様に考えればG1の電位をVe(+)、
あるいはVe(-)に設定できる。(C)や(F)の期間について
は、走査電極G2が選択されて走査電極G1が補償電位にな
るが（G2より1行下（図示せず）も補償電位になる）、
ここでも同じでありG1の電位をVe(+)またはVe(-)に設定
できる。このようにして、走査電極に印加すべき電圧波
形として図中のG0、G1、およびG2の波形が得られる。以
上はドット反転方式について述べたが、カラム反転方式
の場合も同様にして考えることができる。図３８の構造
と図３９の駆動を採用することにより、映像信号電極側
駆動回路の低耐圧化が可能であるという容量結合の長所
と、横クロストークが低減できるというカラム反転方式
／ドット反転方式の長所を同時に活かすことができ、低
コストと高画質を両立させることができる。以上が、信
号電圧の極性反転駆動の方式についての説明である。
ィスプレイとして、各種電子機器の表示装置に広く用い
られている。なかでも、薄膜トランジスタなどのスイッ
チング素子を用いたアクティブマトリクス型の液晶表示
装置はその優れた画像特性により、パーソナルコンピュ
ータ用のモニターディスプレイや、液晶テレビなどへの
応用がさかんである。このアクティブマトリクス型液晶
表示装置の１つの駆動方法として、特開平2-913号公報
やエーエム・エルシーディー95（AM-LCD95）の59〜62ペ
ージに開示された容量結合駆動法がある。これは蓄積容
量と画素容量の間の容量結合を通じて、画素電極電位に
重畳電圧を加えるものである。通常、蓄積容量は画素電
極と前段または後段の走査電極（ゲート電極、あるいは
ゲート線ともいう）との間に形成され、前段または後段
の走査電圧（ゲート電圧）をステップ状に変化させるこ
とで重畳電圧を与えている。この電圧重畳の効果によ
り、映像信号電圧（ソース電圧）の低電圧化、駆動電力
の低減、応答速度の向上、駆動信頼性の向上などの効果
を得ている。図３４は前段走査電極と画素電極の間に蓄
積容量Ｃstを形成した液晶表示装置の１画素の等価回路
を示すものであり、図３５はこれを駆動した場合の各部
の電位を説明するためのものである。図３４において、
TFTは薄膜トランジスタ（Thin Film Transistor）、Ｃg
dはゲート・ドレイン間容量、Ｃlcは画素電極−共通電
極間容量（主に液晶によって形成される容量であるが、
それ以外の媒質が電気的に直列あるいは並列に付加され
ることにより生じる容量成分もある。あるいは意図的に
このような容量を付加することもある。）であり、Vg(n
-1)は前段走査電極の電位、Vg(n)は当段走査電極の電
位、VsまたはVsigは映像信号電位、Vdは画素電極電位、
VcまたはVcomは共通電極の電位を示している。図３５を
用いて画素電極電位Vdの変化を説明する。図３５は、奇
数フレーム、偶数フレームとも、前段と当段のみの走査
電極電位の変化を模式的に示している。上側が前段Vg(n
-1)、下側が当段Vg(n)の走査電極電位の変化である。図
中、Vcが共通電極電位、Vdが画素電極電位、Vsigが映像
信号電圧、Vgoffが走査電極電位オフレベル、Vgonが走
査電極電位オンレベル、Vge(+)およびVge(-)が補償電圧
である。容量結合駆動法を用いる構成の場合、当段の走
査電極電位Vg(n)の変化を見ると、まず、当段の走査電
極電位Vg(n)がオンレベルVgonになる。次に、当段の走
査電極電位Vg(n)をオフとし、かつ、前段または後段の
偶数フレームの画素電極電位Vdに重畳電圧を加えるた
め、補償電位Vge(-)のレベルとなる。この補償電位Vge
(-)印加期間後、当段の走査電極電位Vg(n)のオフレベル
Vgoffとなる。なお、補償電位Vge(-)印加期間内におい
て、当段と容量結合する前段の偶数フレームの走査電極
電位Vg(n-1)は、Vge(+)からVgoffに変化している。奇数
フレーム当段の画素電極電位Vdの変化を説明する。ま
ず、当段の走査電極電位Ｖg(n)がオンレベルVgonになる
と、TFTが導通状態（ON状態）となり、画素電極電位Vd
がVsig(-)に充電される。なお、奇数フレームでは映像
信号電圧Vsigは負の値をとり、Vsig(-)である。次に、
当段の走査電極電位Ｖg(n)が補償電位Vge(-)となり、Ｔ
ＦＴはオフレベルとなり、非導通状態になる。この走査
電極電位Vg(n)がオフになる瞬間、ＴＦＴに形成された
容量と画素内のトータル容量との容量結合により画素電
圧がΔＶ１の電圧降下を起こす。この降下電圧ΔＶ１は
突き抜け電圧と呼ばれ、以下の式（数１）で表される。 （数１） ΔＶ１＝αgd・ΔVg1 ここで、ΔVg1は（数２）に示す走査電極電位Vg(n)の変
化、αgdは（数３）に示す容量比であり、Ｃgdはゲート
・ドレイン電極間容量、Ｃlcは液晶容量、Ｃstは蓄積容
量である。 （数２） ΔVg1＝Vgon−Vge(-) （数３） αgd＝Ｃgd／（Ｃst＋Ｃgd＋Ｃlc） 次に、前段の偶数フレームの走査電極電位がVge(+)から
Vgoffとなるが、当段の画素電極と前段の走査電極間は
蓄積容量Ｃstで容量結合しているため、画素電極電位Vd
には、この電圧差に比例した結合電圧ΔＶ２が下向きに
重畳される。この重畳電圧ΔＶ２は、以下の式（数４）
で表わされる。 （数４） ΔＶ２＝αst・ΔVge(+) なお、本明細書において、ΔVge(+)は（数５）に示す前
段の走査電極電位Vg(n-1)の変化、αstは（数６）に示
す容量比を示すものとする。 （数５） ΔVge(+)＝Vge(+)−Vgoff （数６） αst＝Ｃst／（Ｃst＋Ｃgd＋Ｃlc） 次に、当段の走査電極電位Ｖg(n)が補償電位Vge(-)から
Vgoffになる。この瞬間にも、ＴＦＴに形成された容量
と画素内のトータル容量との容量結合により画素電圧が
ΔＶ３の電圧変化を起こす。この変化電圧ΔＶ３は、以
下の式（数７）で表わされる。 （数７） ΔＶ３＝αgd・ΔVge(-) なお、本明細書において、ΔVge(-)は（数８）に示す当
段の走査電極電位Vg(n)の変化、αgdは（数３）に示し
た容量比を示すものとする。 （数８） ΔVge(-)＝Vge(-)−Vgoff 以上の電圧変化により画素電極電位Vdは、（数９）に示
すVdo(-)となり、次の走査駆動までVdo(-)を維持する。 （数９） Vdo(-)＝Vsig(-)−ΔＶ１−ΔＶ２−ΔＶ３ ＝Vsig(-)−αgd・ΔVg1−αst・ΔVge(+)−αgd・ΔVge(-) 偶数フレームについても同様に解析することができ、
（数１０）に示すVdo(+)となり、次の走査駆動までVdo
(+)を維持する。なお、偶数フレームにおいては、映像
信号電圧Vsigは正の値をとり、Vsig(+)であり、画素電
極電位VdをVsig(+)に充電した後、当段にはVge(+)の補
償電位が加わり、前段の奇数フレームの走査電極には負
の補償電位Vge(-)が重畳されている。 （数１０） Vdo(+)＝Vsig(+)−αgd・ΔVg2−αst・ΔVge(-)−αgd
・ΔVge(+) 但し、ΔVg2＝Vgon−Vge(+) この結果、映像信号電極には小さな振幅（Vsig(+)とVsi
g(-)）の電圧を与えながら、画素電極にはこれより大き
な振幅（Vdo(+)とVdo(-)）の電圧を印加することができ
る。例えば、出力電圧幅5ボルトの映像信号用ICを用い
て、液晶に印加する電圧幅を10ボルトや15ボルトに拡大
でき、低耐圧ICを用いながら、その耐圧以上の電圧で液
晶を駆動することが可能になる。なお、上記説明では、
ΔＶ１を突き抜け電圧としたが、Ｃgdによる容量結合の
ため、当段の走査電極電圧Vgのトータルの変化に伴って
生じる電位変動分をまとめて突き抜け電圧と呼ぶことも
ある。この場合は、上記のΔＶ１とΔＶ３の変化を併せ
たものと言える。この場合の突き抜け電圧をΔＶａとす
ると（数１１）のように表わせる。 （数１１） ΔＶａ＝αgd・ΔVgon なお、本明細書において、ΔVgonは、ΔVgon＝（Vgon−
Vgoff）を示すものとする。以上が、従来技術における
容量結合駆動法によるアクティブマトリクス型液晶表示
装置の構造および駆動の概略である。次に、容量結合駆
動で水平クロストークを低減するために用いられる信号
電圧の極性反転駆動の方式について説明する。図３５で
も述べたように、画素電極には1フレーム毎に極性の反
転した信号電圧が充電される。このときに、画面全体を
同極性として1フレーム毎に反転させてもよいが（フィ
ールド反転方式）、その他にも1行毎に逆極性にして反
転させる方式（ライン反転方式）、1列毎に逆極性にし
て反転させる方式（カラム反転方式）、およびライン反
転方式とカラム反転方式を組み合わせて市松模様パター
ンで反転させる方式（ドット反転方式）などがある。こ
れら各方式での画素の充電パターンを描くと、それぞれ
図３６(a)、図３６(b)、図３６(c)、および図３６(d)の
ようになる。そして、それぞれについて隣接する映像信
号電極VSPおよびVSQに印加される電圧波形を描くと各図
の右側の波形のようになる。フィールド反転方式とカラ
ム反転方式の場合は１フレーム内で映像信号電極に印加
される映像信号の極性は一定であるが、ライン反転方式
とドット反転方式の場合は各走査電極が選択される毎に
映像信号の極性が反転される。また、フィールド反転方
式とライン反転方式の場合は隣接する映像信号電極間で
の極性は同じであるが、カラム反転方式とドット反転方
式の場合は逆の極性になる。これらの各方式のうち、フ
ィールド反転方式とライン反転方式においては水平クロ
ストークが発生しやすいことがS. トミタ 他 ジャーナ
ル・オヴ・ズィ・エス・アイ・ディー1/2（1993年）の第211
頁から第218頁（S.Tomita et.al.: Journal of the SI
D, 1/2 (1993) pp211-218）に詳しく説明されている。
これを以下に要約する。フィールド反転方式とライン反
転方式においては、ある走査電極を選択して画素の充電
を行うときにすべての画素が同極性で充電される。すな
わち、当該行の画素電極電位Vdは、偶数フィールドの場
合には負電圧から正電圧へ、奇数フィールドの場合は正
電圧から負電圧へと一斉に変化する。すると、画素電極
−共通電極間の容量（液晶容量も含まれる）を介して共
通電極の電位が変動してしまい（共通電極は有限のシー
ト抵抗を有しているのでたとえ画面端部で電位を固定し
ても画面内部では電位が僅かに変動する）、画素に充電
される電位もその影響を受けて変動し、クロストークが
発生してしまう。これは、共通電極電位の変動のためVc
が走査パルス印加前後で異なった値となり、画素電極の
保持電位Vdo(±)が（数９）や（数１０）で表わした値
にならないために生じるクロストークであるともいえ
る。これに対してカラム反転方式とドット反転方式の場
合は、ある行の走査電極が選択されて画素が充電される
ときに、隣接する画素間での充電の極性が逆であるの
で、画素電極−共通電極間容量を介した共通電極の電位
変動は互いに相殺しあって、上述のようなクロストーク
は発生しない。以上の理由から、カラム反転方式または
ドット反転方式が採用されることがある。ところが、図
３４の回路をマトリクス状に配列して図３７のようなア
レイを構成したときにはカラム反転方式あるいはドット
反転方式を採用するのは困難である。なぜならば、カラ
ム反転方式またはドット反転方式の場合には、図３７に
おいて例えば走査電極G1が選択されてこの走査電極に属
する画素（走査電極G0とG1の間の画素）の充電を行うと
きに隣接画素間で逆極性に充電されるが、走査電極G0か
ら与えられる重畳電圧はこの行の画素すべてにわたって
同じ極性であるため、すべての画素に対して画素電極保
持電位の振幅増大効果が得られないからである。以上の
問題を解決するための画素回路構成として図３８があ
る。これは、第４回インターナショナル・テ゛ィスフ゜レイ・ワークショッフ゜スの
フ゜ロシーテ゛ィンク゛ス第１９５頁から１９８頁で述べられている
構成である。1列毎に画素のレイアウトを上下反転させ
ているのが特徴である。本方式の場合、図３８において
走査電極G1を選択したときに○で囲んだ画素が充電され
るが、隣接画素間で蓄積容量の接続先の走査電極が異な
っているので（走査電極G0およびG2）、走査電極G0とG2
を異なる補償電位にしておけばそれぞれの画素で異なっ
た重畳電圧を与えることができる。従って、カラム反転
方式またはドット反転方式を行って例えば映像信号電極
S1（あるいはSn）には正極性の信号、S2（あるいはSn+
1）には負極性の信号を印加する場合、走査電極G0にVge
(-)、走査電極G2はVge(+)という補償電圧を印加してお
けば両方の画素において書き込んだ映像信号と同極性の
重畳電圧を加えることができ、振幅増大効果が得られ
る。ドット反転方式の場合を例にとり、具体的な走査電
極信号駆動波形を図３９に示す。奇数フレームにおい
て、走査電極G1が選択されるとき（図中の(B)で示した
期間）、映像信号電極S1が正極性で、S2が負極性である
とすると、上述のようにG0をVge(-)に、G2をVge(+)にす
ればよい。偶数フレームにおいて走査電極G1が選択され
るとき（図中(E)の期間）には逆に映像信号電極S1が負
極性で、S2が正極性であるので、G0をVge(+)に、G2をVg
e(-)にすればよい。(A)や(D)で示した期間は(B)あるい
は(E)の1走査期間（図中の破線の間隔を1走査期間と呼
ぶ）前であり、走査電極G0が選択されて走査電極G1が補
償電位になるが（G0より1行上（図示せず）も補償電位
になる）、ここでも同様に考えればG1の電位をVe(+)、
あるいはVe(-)に設定できる。(C)や(F)の期間について
は、走査電極G2が選択されて走査電極G1が補償電位にな
るが（G2より1行下（図示せず）も補償電位になる）、
ここでも同じでありG1の電位をVe(+)またはVe(-)に設定
できる。このようにして、走査電極に印加すべき電圧波
形として図中のG0、G1、およびG2の波形が得られる。以
上はドット反転方式について述べたが、カラム反転方式
の場合も同様にして考えることができる。図３８の構造
と図３９の駆動を採用することにより、映像信号電極側
駆動回路の低耐圧化が可能であるという容量結合の長所
と、横クロストークが低減できるというカラム反転方式
／ドット反転方式の長所を同時に活かすことができ、低
コストと高画質を両立させることができる。以上が、信
号電圧の極性反転駆動の方式についての説明である。
【発明が解決しようとする課題】上記に説明した従来技
術には以下に示す課題があった。液晶表示装置の大型化
や高解像度化に伴って、表示むらが問題となっている。
第１の表示むらの原因は、走査線のＣＲ時定数により生
ずる走査電圧波形の歪に起因し、画素位置によって画素
電極電位の充電が不十分となることによるものである。
走査電圧の給電端と配線の終端では波形歪の量が異なる
ので画素電圧に差が生じ、この差が表示むらとして見え
る。画面が大型化して配線抵抗や配線容量が大きくなっ
た場合や、高解像度化のため１走査線当たりの走査時間
が短くなった場合、この表示むらはより顕著になり、こ
れが大型化・高精細化の課題となっている。図４０は、
走査線のＣＲ時定数により生ずる走査電圧波形の歪に起
因して充電が不十分となって表示むらが発生する原理を
簡単に説明する図である。左側は上から順に、給電端画
素に接続されたＴＦＴの信号電位Vs、走査電極電位Vg、
および画素電極電位Vdであり、右側は終端画素に接続さ
れたＴＦＴの信号電位Vs、走査電極電位Vg、および画素
電極電位Vdを表わしている。図４０の１段目に示すよう
に、各画素の信号電極にはそれぞれの映像信号電極を介
して同一の信号電位Vsが与えられている。給電端の画素
においては、左図の２段目と３段目に示すように、ゲー
ト電位がオンレベル（Vg(ON)）になるとＴＦＴがオン状
態になり、画素電極電位Vdが信号電位Vsに向かって充電
される。次に、走査電圧がオフレベル（Vg(OFF)）にな
る時、この電位立下りの影響により、容量分配比に応じ
て画素電極電位Vdは（数１１）に示す突き抜け電位分Δ
Vaだけ低下する。走査電圧波形は、走査配線時定数の影
響により終端に向かうにつれて徐々に歪んでいく。歪量
が大きい場合、図４０右の２段目に示すように終端画素
の走査電圧波形は歪んでVg(ON)に到達しない。この結
果、３段目に示すように、画素充電が不充分になって画
素電極電位VdがVsに到達しなくなる。また、走査電圧波
形の立下り電圧幅が給電端より小さいので、容量結合に
よる画素電極電位Vdの低下量（ΔVb）は給電端（ΔVa）
より小さくなる。このように、走査線のＣＲ時定数によ
り生ずる走査電圧波形の歪に起因して表示むらが生じ
る。第２の表示むらの原因は、走査電圧波形の歪みによ
るトランジスタスイッチングタイミングのずれによる再
充電現象である。薄膜トランジスタを用いた液晶表示装
置で走査電圧に歪が生じると、画素電極電位Vdが信号電
位Vsとなるまで完全に充電が行われた場合でも、次の理
由で再充電現象が起こり、画素位置によって画素電極電
圧Vdに不均一が生じてしまう。図４１はこれを簡単に説
明する図である。画面全体に同一の表示を行なう場合、
第１段に示すように、映像信号線から供給される信号電
位Vsは画素位置によらず一定である。走査電極から供給
される走査電圧波形は、第２段に示すように、給電端で
は矩形波であるが、ＣＲ時定数の影響により終端では歪
んでいる。次に、走査電極Vgがオン状態となり、画素電
極電位Vdは第３段に示すように、信号電位Vsにまで充電
されたとする。次に、走査電圧がVgonからVgoffへ移行
するときに注目する。走査信号駆動回路に接続される部
分（給電端）に近い画面端部においてはこの電圧変化が
急峻となり迅速に生じるが、給電端から遠い部分（画面
の左右両側から給電する場合は画面中央付近、片側のみ
から給電する場合は画面上で走査信号駆動回路につなが
らないほうの端）においては走査電極自身のもつＣＲ時
定数のために波形に歪みが生じ、電位の推移がなだらか
になる。給電端から近い部分と遠い部分において走査電
極電位波形は第２段のようになる。画素電極電位Vdは、
充電が完了した時点では映像信号電圧Vsigにほぼ等しい
が、図３４の回路のＣgdによる容量結合のため、Vgの変
化に伴って突き抜け電圧が生じる。突き抜け電圧は給電
端からの距離にかかわらず（数１１）のΔVaで表され
る。次に、走査電極Vgが補償電位（例えば、Vge(-)）と
なる。走査電極電位が立ち下がるときにＴＦＴはすぐに
オフ状態になるのではなく、スイッチング閾値（映像信
号電極電位より閾値電圧分だけ上の電位）を通過すると
きに初めてオフになる（但しＴＦＴは、遅くとも映像信
号電極電位Vsigが次の走査期間電圧に向かって移行する
までにはオフになる）。いま、終端では、走査電圧波形
の歪みにより、トランジスタのしきい値Vthに至るまで
に、Δｔの期間分、スイッチングが遅れたとする。走査
電極電位立ち下がり開始からスイッチング閾値通過まで
のΔｔの期間、突き抜けによって発生する映像信号電極
−画素電極間（ＴＦＴのソース・ドレイン間）の電位差
を埋め合わせようとしてＴＦＴに電流が流れてしまう。
このため、画素電極電位Vdの実際の変化分の絶対値は｜
ΔVa｜より小さくなる。ＴＦＴに電流が流れることによ
って生じる電圧差をΔVa’で表すと、第３段に示すよう
に、画素電極電位Vdの変化分は給電端に比べてΔVa’小
さくなる。走査信号駆動回路の給電端から遠くなるほど
Vgの波形がなだらかになり、ＴＦＴがオフになるまでの
時間が長くなるので、ΔVa’は一般に給電端から遠くな
るに従って大きくなる。なお、このときにTFTに流れる
電流を再充電電流と呼び、これによって生じる電圧差Δ
Va’を再充電電圧と呼ぶことにする。この再充電電圧に
より、図４１の第３段に示すように、終端側の画素電極
電位Vdは給電端よりΔVa’だけ高い電位となる。この結
果、画素位置によって、画素電極電位VdのＤＣレベルが
ずれてしまい、フリッカ現象を初めとする表示むらが生
じることとなる。第３の表示むらの原因は、信号電圧の
極性反転駆動の方式を採用した場合に問題となるもの
で、走査電圧波形の歪みにより、奇数フレーム、偶数フ
レーム両者間でトランジスタスイッチングタイミングが
ずれてしまうことである。上記従来技術でも述べたよう
に、信号電圧の極性反転駆動の方式においては、奇数フ
レーム、偶数フレーム両者間で、走査電圧に重畳する補
償電位が異なる。上記の説明では、奇数フレームでは補
償電位としてVge(-)を重畳し、偶数フレームでは補償電
位としてVge(+)を重畳している。上記第２の原因でも見
たように、ＣＲ時定数により走査電圧波形に歪みがある
場合、低い電位Vge(-)に向かうときは電圧波形が急峻に
変化するので早くしきい値に達することとなる。一方、
高い電位Vge(+) に向かうときは電圧波形の変化が鈍る
ので遅くしきい値に達することとなる。トランジスタの
スイッチングのタイミングが異なれば、上記第２の原因
でも述べた再充電期間が異なることとなり、この結果、
画素位置によって、画素電極電位VdのＤＣレベルがずれ
てしまい、フリッカ現象を初めとする表示むらが生じる
こととなる。また、この表示むらは、液晶表示装置が上
記のカラム反転方式、ドット反転方式のいずれかを採用
している場合において、1列毎の輝度の濃淡パターンで
あるので縦方向のスジ（縞模様）として観察される。液
晶表示装置が上記のカラム反転方式、ドット反転方式に
おいて、図３８中の画素Pと画素Qは構造的には鏡面対称
であるが、動作的には必ずしも対称ではない。なぜな
ら、図３９のように走査方向を上から下への方向と規定
すると、ある走査電極が選択されるときに補償電位にな
る走査電極は画素Pの場合は走査方向に対して後側、画
素Qの場合は走査方向に対して前側という違いがあるか
らである。この補償電位の違いによって再充電現象によ
る画素電極に印加される電圧実効値が異なり、その結
果、表示輝度の差が発生する。第４の表示むらの原因
は、画素電極へ印加される信号電位が正方向であるか負
方向であるかの違いにより、トランジスタスイッチング
タイミングがずれることである。液晶表示装置が上記の
カラム反転方式、ドット反転方式のいずれかを採用して
いる場合において、走査電圧波形に歪みがある場合、信
号電位が正方向に印加されて画素電極電位Vdが正充電で
あるか、信号電位が負方向に印加されて画素電極電位Vd
が負充電であるかの違いにより、トランジスタのスイッ
チングタイミングがずれる。トランジスタのスイッチン
グは、映像信号電極電位Vsigよりしきい値電圧分だけ上
の電位を通過するときにオフになる。つまり、映像信号
電極電位Vsigが正であるか負であるかによりトランジス
タのスイッチングのタイミングが異なることとなる。ト
ランジスタのスイッチングのタイミングが異なれば、上
記第２、第３の原因でも述べた再充電期間が異なること
となり、この結果、画素位置によって、画素電極電位Vd
のＤＣレベルがずれてしまい、フリッカ現象を初めとす
る表示むらが生じることとなる。図４２は、上記第３、
第４の原因を模式的に示した図である。走査電圧がVgon
から降下する波形が、偶数フレームで補償電位が正の補
償電位Vge(+)か、奇数フレームで補償電位が負の補償電
位Vge(-)かにより異なり、さらに、トランジスタがオフ
となるしきい値が、画素電極電位Vdの充電が正充電か負
充電かの違いにより異なる結果、トランジスタオフとな
るタイミングがΔｔ１〜Δｔ４まで４通りにずれること
が分かる。なお、従来技術において、上記表示むらの第
２の原因を緩和するため、特開平５−２３２５０９号公
報の技術が知られている。これは、それぞれの画素容量
に並列に形成する蓄積容量の値を、画素の位置に応じ
て、走査電極の給電端で大きく、終端で小さくすること
により、終端側画素の充電特性を向上させて充電特性を
均一化している。また、終端側画素では（数６）の分母
が小さくなるため、終端側画素における突き抜け電圧を
給電端画素の突き抜け電圧より再充電電圧分だけ大きく
することにより、表示の均一化が行えるとしている。図
４３は特開平５−２３２５０９号公報の構成を示す回路
図である。図において、２０１は薄膜トランジスタ（Ｔ
ＦＴ）、ＧＬは走査電極、ＤＬは映像信号電極、ＣLCは
画素容量である。ＣSCA〜ＣSCCは蓄積容量であり、画素
電極と共通電極の間に形成されている。蓄積容量ＣSCA
〜ＣSCCは、走査電極の給電側では容量値が大きく（ＣS
CA）、終端側では小さく（ＣSCC）なっている。また、
図には示されていないが、走査電極（ＴＦＴのゲート）
と画素（ＴＦＴのドレイン）の間にはゲート・ドレイン
間容量ＣGDが存在する。本公報には、図４４に示す画素
レイアウトが開示されている。画素電極２２０と共通電
極２１３のオーバーラップ部分の面積が左から右に向か
って小さくされ、画素ごとに蓄積容量の値が変えられて
いる。しかしながら、特開平５−２３２５０９号公報の
技術では、走査電極上に形成された蓄積容量を画素位置
に応じて変化させると、（数１）や（数４）で示される
結合電圧やトランジスタのオフリークの影響が画素ごと
に異なるようになり、新たな画素電圧むらが発生すると
いう課題があり、十分な解決手段とはなっていなかっ
た。本発明は、上記課題を解決し、大型液晶表示装置や
高解像度液晶表示装置において表示むらを低減すること
を目的とする。
術には以下に示す課題があった。液晶表示装置の大型化
や高解像度化に伴って、表示むらが問題となっている。
第１の表示むらの原因は、走査線のＣＲ時定数により生
ずる走査電圧波形の歪に起因し、画素位置によって画素
電極電位の充電が不十分となることによるものである。
走査電圧の給電端と配線の終端では波形歪の量が異なる
ので画素電圧に差が生じ、この差が表示むらとして見え
る。画面が大型化して配線抵抗や配線容量が大きくなっ
た場合や、高解像度化のため１走査線当たりの走査時間
が短くなった場合、この表示むらはより顕著になり、こ
れが大型化・高精細化の課題となっている。図４０は、
走査線のＣＲ時定数により生ずる走査電圧波形の歪に起
因して充電が不十分となって表示むらが発生する原理を
簡単に説明する図である。左側は上から順に、給電端画
素に接続されたＴＦＴの信号電位Vs、走査電極電位Vg、
および画素電極電位Vdであり、右側は終端画素に接続さ
れたＴＦＴの信号電位Vs、走査電極電位Vg、および画素
電極電位Vdを表わしている。図４０の１段目に示すよう
に、各画素の信号電極にはそれぞれの映像信号電極を介
して同一の信号電位Vsが与えられている。給電端の画素
においては、左図の２段目と３段目に示すように、ゲー
ト電位がオンレベル（Vg(ON)）になるとＴＦＴがオン状
態になり、画素電極電位Vdが信号電位Vsに向かって充電
される。次に、走査電圧がオフレベル（Vg(OFF)）にな
る時、この電位立下りの影響により、容量分配比に応じ
て画素電極電位Vdは（数１１）に示す突き抜け電位分Δ
Vaだけ低下する。走査電圧波形は、走査配線時定数の影
響により終端に向かうにつれて徐々に歪んでいく。歪量
が大きい場合、図４０右の２段目に示すように終端画素
の走査電圧波形は歪んでVg(ON)に到達しない。この結
果、３段目に示すように、画素充電が不充分になって画
素電極電位VdがVsに到達しなくなる。また、走査電圧波
形の立下り電圧幅が給電端より小さいので、容量結合に
よる画素電極電位Vdの低下量（ΔVb）は給電端（ΔVa）
より小さくなる。このように、走査線のＣＲ時定数によ
り生ずる走査電圧波形の歪に起因して表示むらが生じ
る。第２の表示むらの原因は、走査電圧波形の歪みによ
るトランジスタスイッチングタイミングのずれによる再
充電現象である。薄膜トランジスタを用いた液晶表示装
置で走査電圧に歪が生じると、画素電極電位Vdが信号電
位Vsとなるまで完全に充電が行われた場合でも、次の理
由で再充電現象が起こり、画素位置によって画素電極電
圧Vdに不均一が生じてしまう。図４１はこれを簡単に説
明する図である。画面全体に同一の表示を行なう場合、
第１段に示すように、映像信号線から供給される信号電
位Vsは画素位置によらず一定である。走査電極から供給
される走査電圧波形は、第２段に示すように、給電端で
は矩形波であるが、ＣＲ時定数の影響により終端では歪
んでいる。次に、走査電極Vgがオン状態となり、画素電
極電位Vdは第３段に示すように、信号電位Vsにまで充電
されたとする。次に、走査電圧がVgonからVgoffへ移行
するときに注目する。走査信号駆動回路に接続される部
分（給電端）に近い画面端部においてはこの電圧変化が
急峻となり迅速に生じるが、給電端から遠い部分（画面
の左右両側から給電する場合は画面中央付近、片側のみ
から給電する場合は画面上で走査信号駆動回路につなが
らないほうの端）においては走査電極自身のもつＣＲ時
定数のために波形に歪みが生じ、電位の推移がなだらか
になる。給電端から近い部分と遠い部分において走査電
極電位波形は第２段のようになる。画素電極電位Vdは、
充電が完了した時点では映像信号電圧Vsigにほぼ等しい
が、図３４の回路のＣgdによる容量結合のため、Vgの変
化に伴って突き抜け電圧が生じる。突き抜け電圧は給電
端からの距離にかかわらず（数１１）のΔVaで表され
る。次に、走査電極Vgが補償電位（例えば、Vge(-)）と
なる。走査電極電位が立ち下がるときにＴＦＴはすぐに
オフ状態になるのではなく、スイッチング閾値（映像信
号電極電位より閾値電圧分だけ上の電位）を通過すると
きに初めてオフになる（但しＴＦＴは、遅くとも映像信
号電極電位Vsigが次の走査期間電圧に向かって移行する
までにはオフになる）。いま、終端では、走査電圧波形
の歪みにより、トランジスタのしきい値Vthに至るまで
に、Δｔの期間分、スイッチングが遅れたとする。走査
電極電位立ち下がり開始からスイッチング閾値通過まで
のΔｔの期間、突き抜けによって発生する映像信号電極
−画素電極間（ＴＦＴのソース・ドレイン間）の電位差
を埋め合わせようとしてＴＦＴに電流が流れてしまう。
このため、画素電極電位Vdの実際の変化分の絶対値は｜
ΔVa｜より小さくなる。ＴＦＴに電流が流れることによ
って生じる電圧差をΔVa’で表すと、第３段に示すよう
に、画素電極電位Vdの変化分は給電端に比べてΔVa’小
さくなる。走査信号駆動回路の給電端から遠くなるほど
Vgの波形がなだらかになり、ＴＦＴがオフになるまでの
時間が長くなるので、ΔVa’は一般に給電端から遠くな
るに従って大きくなる。なお、このときにTFTに流れる
電流を再充電電流と呼び、これによって生じる電圧差Δ
Va’を再充電電圧と呼ぶことにする。この再充電電圧に
より、図４１の第３段に示すように、終端側の画素電極
電位Vdは給電端よりΔVa’だけ高い電位となる。この結
果、画素位置によって、画素電極電位VdのＤＣレベルが
ずれてしまい、フリッカ現象を初めとする表示むらが生
じることとなる。第３の表示むらの原因は、信号電圧の
極性反転駆動の方式を採用した場合に問題となるもの
で、走査電圧波形の歪みにより、奇数フレーム、偶数フ
レーム両者間でトランジスタスイッチングタイミングが
ずれてしまうことである。上記従来技術でも述べたよう
に、信号電圧の極性反転駆動の方式においては、奇数フ
レーム、偶数フレーム両者間で、走査電圧に重畳する補
償電位が異なる。上記の説明では、奇数フレームでは補
償電位としてVge(-)を重畳し、偶数フレームでは補償電
位としてVge(+)を重畳している。上記第２の原因でも見
たように、ＣＲ時定数により走査電圧波形に歪みがある
場合、低い電位Vge(-)に向かうときは電圧波形が急峻に
変化するので早くしきい値に達することとなる。一方、
高い電位Vge(+) に向かうときは電圧波形の変化が鈍る
ので遅くしきい値に達することとなる。トランジスタの
スイッチングのタイミングが異なれば、上記第２の原因
でも述べた再充電期間が異なることとなり、この結果、
画素位置によって、画素電極電位VdのＤＣレベルがずれ
てしまい、フリッカ現象を初めとする表示むらが生じる
こととなる。また、この表示むらは、液晶表示装置が上
記のカラム反転方式、ドット反転方式のいずれかを採用
している場合において、1列毎の輝度の濃淡パターンで
あるので縦方向のスジ（縞模様）として観察される。液
晶表示装置が上記のカラム反転方式、ドット反転方式に
おいて、図３８中の画素Pと画素Qは構造的には鏡面対称
であるが、動作的には必ずしも対称ではない。なぜな
ら、図３９のように走査方向を上から下への方向と規定
すると、ある走査電極が選択されるときに補償電位にな
る走査電極は画素Pの場合は走査方向に対して後側、画
素Qの場合は走査方向に対して前側という違いがあるか
らである。この補償電位の違いによって再充電現象によ
る画素電極に印加される電圧実効値が異なり、その結
果、表示輝度の差が発生する。第４の表示むらの原因
は、画素電極へ印加される信号電位が正方向であるか負
方向であるかの違いにより、トランジスタスイッチング
タイミングがずれることである。液晶表示装置が上記の
カラム反転方式、ドット反転方式のいずれかを採用して
いる場合において、走査電圧波形に歪みがある場合、信
号電位が正方向に印加されて画素電極電位Vdが正充電で
あるか、信号電位が負方向に印加されて画素電極電位Vd
が負充電であるかの違いにより、トランジスタのスイッ
チングタイミングがずれる。トランジスタのスイッチン
グは、映像信号電極電位Vsigよりしきい値電圧分だけ上
の電位を通過するときにオフになる。つまり、映像信号
電極電位Vsigが正であるか負であるかによりトランジス
タのスイッチングのタイミングが異なることとなる。ト
ランジスタのスイッチングのタイミングが異なれば、上
記第２、第３の原因でも述べた再充電期間が異なること
となり、この結果、画素位置によって、画素電極電位Vd
のＤＣレベルがずれてしまい、フリッカ現象を初めとす
る表示むらが生じることとなる。図４２は、上記第３、
第４の原因を模式的に示した図である。走査電圧がVgon
から降下する波形が、偶数フレームで補償電位が正の補
償電位Vge(+)か、奇数フレームで補償電位が負の補償電
位Vge(-)かにより異なり、さらに、トランジスタがオフ
となるしきい値が、画素電極電位Vdの充電が正充電か負
充電かの違いにより異なる結果、トランジスタオフとな
るタイミングがΔｔ１〜Δｔ４まで４通りにずれること
が分かる。なお、従来技術において、上記表示むらの第
２の原因を緩和するため、特開平５−２３２５０９号公
報の技術が知られている。これは、それぞれの画素容量
に並列に形成する蓄積容量の値を、画素の位置に応じ
て、走査電極の給電端で大きく、終端で小さくすること
により、終端側画素の充電特性を向上させて充電特性を
均一化している。また、終端側画素では（数６）の分母
が小さくなるため、終端側画素における突き抜け電圧を
給電端画素の突き抜け電圧より再充電電圧分だけ大きく
することにより、表示の均一化が行えるとしている。図
４３は特開平５−２３２５０９号公報の構成を示す回路
図である。図において、２０１は薄膜トランジスタ（Ｔ
ＦＴ）、ＧＬは走査電極、ＤＬは映像信号電極、ＣLCは
画素容量である。ＣSCA〜ＣSCCは蓄積容量であり、画素
電極と共通電極の間に形成されている。蓄積容量ＣSCA
〜ＣSCCは、走査電極の給電側では容量値が大きく（ＣS
CA）、終端側では小さく（ＣSCC）なっている。また、
図には示されていないが、走査電極（ＴＦＴのゲート）
と画素（ＴＦＴのドレイン）の間にはゲート・ドレイン
間容量ＣGDが存在する。本公報には、図４４に示す画素
レイアウトが開示されている。画素電極２２０と共通電
極２１３のオーバーラップ部分の面積が左から右に向か
って小さくされ、画素ごとに蓄積容量の値が変えられて
いる。しかしながら、特開平５−２３２５０９号公報の
技術では、走査電極上に形成された蓄積容量を画素位置
に応じて変化させると、（数１）や（数４）で示される
結合電圧やトランジスタのオフリークの影響が画素ごと
に異なるようになり、新たな画素電圧むらが発生すると
いう課題があり、十分な解決手段とはなっていなかっ
た。本発明は、上記課題を解決し、大型液晶表示装置や
高解像度液晶表示装置において表示むらを低減すること
を目的とする。
【課題を解決するための手段】上記問題点を解決するた
め、本発明の第１の表示装置は、マトリクス状に配置さ
れた複数の画素電極と、これに接続されたスイッチング
素子と、走査電極と、映像信号電極と、前記画素電極と
の間に容量を形成する対向電極とを備えた表示装置であ
って、前記画素電極と前記走査電極のうち当段の走査電
極を除くものとの間に蓄積容量を備え、前記スイッチン
グ素子のゲート・ドレイン間容量および前記蓄積容量の
うち少なくとも一方を含む、前記画素電極に接続された
２つ以上の容量成分が、前記走査電極の給電端からの距
離に応じて異なった値を有しており、１つの画素におい
て画素電極に接続される全容量をＣtot、前記スイッチ
ング素子のゲート・ドレイン間容量をＣgd、前記蓄積容
量をＣst、前記画素電極と前記対向電極との間の対向電
極−画素電極間容量をＣlcとした場合に、（数１２）に
示す第１の容量比αgdが、前記走査電極の給電端からの
距離に応じて連続的にまたは段階的に増加していること
を特徴とする。 （数１２） αgd＝Ｃgd／Ｃtot 上記構成により、画素電極電位のＤＣレベルのずれを補
償してフリッカを低減するとともに、画素電極電位に重
畳される結合電圧のばらつきを減少させて輝度の均一な
表示を行うという効果が得られる。なお、画素電極に接
続される全容量Ｃtotは、画素電極に接続されている容
量がＣgd、Ｃlc、Ｃstのみであれば、Ｃtot＝Ｃgd＋Ｃl
c＋Ｃstであるが、それ以外の容量が接続されている場
合は、当該容量も含まれる。また、ゲート・ドレイン間
容量Ｃgdに対して並列に形成された容量成分がある場
合、かかる容量成分もゲート・ドレイン間容量Ｃgdに含
ませることができる。次に、上記第１の表示装置の構成
において、前記ゲート・ドレイン間容量および前記蓄積
容量の双方が、前記走査電極の給電端からの距離に応じ
て増加していることが好ましい。上記構成によれば、液
晶容量（対向電極−画素電極間容量）を一定としつつ、
第１の容量比αgdを走査電極の給電端からの距離に応じ
て連続的にまたは段階的に増加させることができるの
で、開口率が画素位置によって変動することがなくな
る。次に、上記第１の表示装置の構成において、前記ゲ
ート・ドレイン間容量および前記蓄積容量の双方が、前
記走査電極の給電端からの距離に応じて減少しているこ
とが好ましい。上記構成によっても、液晶容量（対向電
極−画素電極間容量）を一定としつつ、第１の容量比α
gdを走査電極の給電端からの距離に応じて連続的にまた
は段階的に増加させることができるので、開口率が画素
位置によって変動することがなくなる。次に、上記第１
の表示装置の構成において、前記蓄積容量、および、前
記対向電極と画素電極間に形成される容量の双方が、前
記走査電極の給電端からの距離に応じて減少しているこ
とが好ましい。上記構成によれば、ゲート・ドレイン間
容量Ｃgdを一定としつつ、第１の容量比αgdを走査電極
の給電端からの距離に応じて連続的にまたは段階的に増
加させることができる。ここで、ゲート・ドレイン間容
量Ｃgdを一定とし、他のパラメータを制御することの利
点は、Ｃgdの値が小さい場合などにおいては、Ｃgdの値
を変化させて第１の容量比αgdを制御するよりも、他の
パラメータを変化させて第１の容量比αgdを制御する方
が制御が容易だからである。なお、開口率を一定とする
ために、遮光部（例えば、ブラックマトリックス）の面
積を、画素構成を変化させても一定としておくことが好
ましい。次に、上記第１の表示装置の構成において、
（数１３）に示す第２の容量比αstが、略一定となるよ
うに、各画素における容量成分が設定されていることが
好ましい。 （数１３） αst＝Ｃst／Ｃtot この構成により、画素電極電位に重畳される結合電位の
ばらつきを低減し、輝度の均一な表示を行なうという効
果が得られる。次に、上記第１の表示装置の構成におい
て、第２の容量比αstが、前記走査電極の給電端からの
距離に応じて連続的にまたは段階的に増加するように、
各画素における容量成分が設定されていることが好まし
い。再充電の影響が正負フィールドで等しくないことを
考慮したものであり、画素電極電位に重畳される結合電
位のばらつきを低減し、さらに輝度の均一な表示を行な
うという効果が得られる。次に、上記第１の表示装置の
構成において、表示媒質を液晶とすることにより本発明
の第１の表示装置を液晶表示装置として利用することが
できる。次に、上記第１の表示装置の構成において、前
記走査信号の駆動回路に前記蓄積容量を介して電圧重畳
する手段を備えることが好ましい。上記構成により、走
査電圧信号のレベル切り替えによる容量結合駆動を可能
としている。なお、前記走査信号の駆動回路が４値以上
の出力電圧を備えることが好ましい。正負フィールドで
同一のオフ電圧を用いて容量結合駆動が可能となるから
である。次に、上記第１の表示装置において、前記画素
電極に前記スイッチング素子を介して電位を書き込んだ
後に、前記蓄積容量を介した電圧を重畳することが好ま
しい。上記構成により、容量結合駆動における走査電極
の時定数の影響を低下させて、大型や高解像度の液晶表
示装置を低電圧で駆動することができる。また、上記問
題点を解決するため、本発明の第２の表示装置は、マト
リクス状に配置された複数の画素電極と、これに接続さ
れたスイッチング素子と、走査電極と、映像信号電極
と、前記画素電極との間に容量を形成する対向電極と、
蓄積容量電極とを備えた表示装置であって、前記画素電
極と前記走査電極のうち当段の走査電極を除くものとの
間に第１の蓄積容量を備え、前記画素電極と前記蓄積容
量電極との間に第２の蓄積容量を備えたことを特徴とす
る。上記構成により、容量結合駆動において問題とな
る、走査線時定数の影響に起因する走査線給電端からの
距離に応じた画素充電時間の減少および再充電時間の増
加を解決できる。つまり、蓄積容量の一部が蓄積容量電
極上にあるので、走査線の時定数が低減され、走査電圧
波形の歪みが低減され、画素充電時間を長く保ち、再充
電時間を短く低減することができ、画素充電不足による
輝度むらや、画素再充電のばらつきによるフリッカを少
なくすることができる。次に、上記第２の表示装置の構
成において、１つの画素において画素電極に接続される
全容量をＣtot、前記スイッチング素子のゲート・ドレ
イン間容量をＣgd、前記第１の蓄積容量をＣst1、前記
第２の蓄積容量をＣst2、前記画素電極と前記対向電極
との間の対向電極−画素電極間容量をＣlcとした場合
に、（数１４）に示す第３の容量比αgd1が、走査電極
の給電端からの距離に応じて連続的にまたは段階的に増
加していることが好ましい。 （数１４） αgd1＝Ｃgd／Ｃtot なお、画素電極に接続される全容量Ｃtotは、画素電極
に接続されている容量がＣgd、Ｃlc、Ｃst1、Ｃst2のみ
であれば、Ｃtot＝Ｃgd＋Ｃlc＋Ｃst1＋Ｃst2である
が、それ以外の容量が接続されている場合は、当該容量
も含まれる。また、ゲート・ドレイン間容量Ｃgdに対し
て並列に形成された容量成分がある場合、かかる容量成
分もゲート・ドレイン間容量Ｃgdに含ませることができ
る。上記構成により、蓄積容量が２分割されており、さ
らに再充電量の差を補償することができ、画素電極電位
のＤＣレベルのずれを補償してフリッカを低減するとと
もに、画素電極電位に重畳される結合電圧のばらつきを
減少させて輝度の均一な表示を行うという効果が得られ
る。次に、上記第２の表示装置の構成において、前記ゲ
ート・ドレイン間容量が、前記走査電極の給電端からの
距離に応じて増加していることが好ましい。次に、上記
第２の表示装置の構成において、前記ゲート・ドレイン
間容量、前記第１の蓄積容量、および前記第２の蓄積容
量のうち少なくとも一者を含む、前記画素電極に接続さ
れた２つ以上の容量成分が、前記走査電極の給電端から
の距離に応じて異なった値を有していることが好まし
い。上記構成によれば、画素電極電位のＤＣレベルのず
れを補償してフリッカを低減するとともに、画素電極電
位に重畳される結合電圧のばらつきを減少させて輝度の
均一な表示を行うという効果が得られる。次に、上記第
２の表示装置の構成において、前記ゲート・ドレイン間
容量および前記第１の蓄積容量の双方が、前記走査電極
の給電端からの距離に応じて増加していることが好まし
い。上記構成によれば、液晶容量（対向電極−画素電極
間容量）を一定としつつ、第３の容量比αgd1を走査電
極の給電端からの距離に応じて連続的にまたは段階的に
増加させることができるので、開口率が画素位置によっ
て変動することがなくなる。また、上記第２の表示装置
の構成において、前記ゲート・ドレイン間容量が前記走
査電極の給電端からの距離に応じて増加し、前記第２の
蓄積容量が前記走査電極の給電端からの距離に応じて減
少していることが好ましい。上記構成によっても、液晶
容量（対向電極−画素電極間容量）を一定としつつ、第
３の容量比αgd1を走査電極の給電端からの距離に応じ
て連続的にまたは段階的に増加させることができるの
で、開口率が画素位置によって変動することがなくな
る。次に、上記第２の表示装置の構成において、前記第
１の蓄積容量および前記第２の蓄積容量の双方が、前記
走査電極の給電端からの距離に応じて減少していること
が好ましい。上記構成によれば、液晶容量（対向電極−
画素電極間容量）を一定とすることができ、各画素の開
口率が走査線給電端の距離によって変動することがな
い。また、ゲート・ドレイン間容量Ｃgdを一定としつ
つ、第３の容量比αgd1を走査電極の給電端からの距離
に応じて連続的にまたは段階的に増加させることができ
る。ここで、ゲート・ドレイン間容量Ｃgdを一定とし、
他のパラメータを制御することの利点は、Ｃgdの値が小
さい場合などにおいては、Ｃgdの値を変化させて第３の
容量比αgd1を制御するよりも、他のパラメータを変化
させて第３の容量比αgd1を制御する方が制御が容易だ
からである。次に、上記第２の表示装置の構成におい
て、容量比Ｃst1／Ｃst2が略一定に保たれていることが
好ましい。上記構成によれば、画素電極電位のＤＣレベ
ルのずれを補償してフリッカを低減するとともに、画素
電極電位に重畳される結合電圧のばらつきを減少させて
輝度の均一な表示を行うという効果が得られる。次に、
上記第２の表示装置の構成において、（数１５）に示す
第４の容量比αst1が、略一定となるように、各画素に
おける容量成分が設定されていることが好ましい。 （数１５） αst1＝Ｃst1／Ｃtot この構成により、画素電極電位に重畳される結合電位の
ばらつきを低減し、輝度の均一な表示を行なうという効
果が得られる。次に、上記第２の表示装置の構成におい
て、第４の容量比αst1が、前記走査電極の給電端から
の距離に応じて連続的にまたは段階的に増加するよう
に、各画素における容量成分が設定されていることが好
ましい。再充電の影響が正負フィールドで等しくないこ
とを考慮したものであり、画素電極電位に重畳される結
合電位のばらつきを低減し、さらに輝度の均一な表示を
行なうという効果が得られる。次に、上記第２の表示装
置の構成において、前記画素電極と前記対向電極とが表
示媒質を挟んで平行平板容量を形成しない構造であるこ
と、さらに、前記対向電極が前記画素電極と同一の基板
に形成されていることが好ましい。さらに、前記対向電
極と前記画素電極が互いに異なる基板に形成され、前記
基板に略平行な電界または斜め方向の電界により表示媒
質を制御すること、または、前記画素電極を有する基板
と当該基板に対向する基板の双方に対向電極が形成さ
れ、前記基板に略平行な電界または斜め方向の電界によ
り表示媒質を制御することが好ましい。いずれも、イン
プレーンスイッチング方式（横電界方式）など、表示媒
質容量の小さい表示方式に本発明の構成を適用すること
により、走査電極の電位変動が画素電極電位に及ぼす影
響を緩和し、横筋の発生を防止して高画質の表示が行え
るという効果を得ている。次に、上記第２の表示装置の
構成において、前記走査信号の駆動回路に前記蓄積容量
を介して電圧重畳する手段を備えることが好ましい。上
記構成により、走査電圧信号のレベル切り替えによる容
量結合駆動を可能としている。なお、前記走査信号の駆
動回路が４値以上の出力電圧を備えることが好ましい。
正負フィールドで同一のオフ電圧を用いて容量結合駆動
が可能となるからである。次に、上記第２の表示装置に
おいて、前記画素電極に前記スイッチング素子を介して
電位を書き込んだ後に、前記蓄積容量を介した電圧を重
畳することが好ましい。上記構成により、容量結合駆動
における走査電極の時定数の影響を低下させて、大型や
高解像度の液晶表示装置を低電圧で駆動することができ
る。また、上記問題点を解決するため、本発明の第３の
表示装置は、マトリクス状に配置された複数の画素電極
と、これに接続されたスイッチング素子と、走査電極
と、映像信号電極と、対向電極とを備えた表示装置であ
って、前記画素電極と前記走査電極のうち当段の走査電
極を除くものとの間に蓄積容量を備え、ある1つの前記
走査電極に属する複数の画素の前記画素電極に接続され
る前記蓄積容量の他方の接続先の前記走査電極が複数あ
り、前記画素電極と前記走査電極との間の走査電極−画
素電極間容量をＣgdで表わし、前記画素電極と前記対向
電極との間の対向電極−画素電極間容量をＣlcで表わ
し、前記蓄積容量をＣstで表すとき、第１の容量比αgd
＝Ｃgd／Ｃtotおよび第２の容量比αst＝Ｃst／Ｃtotが
ともに、前記蓄積容量が接続される先の前記走査電極に
応じて異なった値を有することを特徴とする。次に、上
記第３の表示装置の構成において、複数の映像信号電極
に極性の異なる２種類の映像信号を同時に印加する映像
信号駆動回路を備えていることが好ましい。次に、上記
第３の表示装置の構成において、ある1つの走査電極
（これを走査電極Oと呼ぶ）に属する複数の画素のう
ち、第１の極性の映像信号を印加する映像信号電極に属
する画素の画素電極に接続される蓄積容量の他方の接続
先の走査電極が共通であり（これを走査電極Aと呼
ぶ）、第２の極性の映像信号を印加する映像信号電極に
属する画素の画素電極に接続される蓄積容量の他方の接
続先の走査電極も共通であり（これを走査電極Bと呼
ぶ）、前記走査電極Aと前記走査電極Bが異なるものであ
ることが好ましい。次に、上記第３の表示装置の構成に
おいて、前記走査電極Oに対して、前記走査電極Aは前段
であり、前記走査電極Bは後段であることが好ましい。
次に、上記第３の表示装置の構成において、前記蓄積容
量が前段の走査電極に接続される画素のαgdおよびαst
をそれぞれαgd(P)、αst(P)で表わし、前記蓄積容量が
後段の走査電極に接続される画素のαgdおよびαstをそ
れぞれαgd(Q)、αst(Q)で表わしたとき、（数１６）を
満たすことが好ましい。 （数１６） αst(P)＜αst(Q) 次に、上記第３の表示装置の構成において、複数の走査
電極に電圧信号を印加する走査信号駆動回路を備え、前
記走査信号駆動回路は少なくとも４値以上の出力電圧を
備えることが好ましい。正負フィールドで同一のオフ電
圧を用いて容量結合駆動が可能となるからである。次
に、上記第３の表示装置の構成において、前記走査電極
Oが選択されるときには、前記走査電極Oの電位は第１の
電位レベルVgonとなり、前記走査電極Aおよび前記走査
電極Bはそれぞれ第２の電位レベルVge(+)、および第３
の電位レベルVge(-)となり、前記走査電極Oが選択され
ない保持期間中は、前記走査電極Oの電位は概略第４の
電位レベルVgoffとなり、かつ（数１７）を満たすこと
が好ましい。 （数１７） β(P)＜β(Q) ただし、 β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ここで、 ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff また、上記問題点を解決するため、本発明の第３の表示
装置の他の構成は、マトリクス状に配置された複数の画
素電極と、これに接続されたスイッチング素子と、走査
電極と、映像信号電極と、対向電極とを備えた表示装置
であって、前記画素電極と前記走査電極のうち当段の走
査電極を除くものとの間に蓄積容量を備え、前記画素電
極と前記走査電極との間の走査電極−画素電極間容量を
Ｃgdで表わし、前記画素電極と前記対向電極との間の対
向電極−画素電極間容量をＣlcで表わし、前記蓄積容量
をＣstで表すとき、第２の容量比αst＝Ｃst／Ｃtot
が、前記走査電極の画面端部からの距離に応じて変化し
ていることを特徴とする。次に、上記第３の表示装置の
構成において、第２の容量比αstが、前記走査電極の画
面端部からの距離に応じて連続的または段階的に増加し
ていることが好ましい。次に、上記第３の表示装置の構
成において、複数の走査電極に電圧信号を印加する走査
信号駆動回路を備え、前記走査信号駆動回路は少なくと
も４値以上の出力電圧を備えることが好ましい。正負フ
ィールドで同一のオフ電圧を用いて容量結合駆動が可能
となるからである。次に、上記第３の表示装置の構成に
おいて、ある走査電極（走査電極Oと呼ぶ）が選択され
るときには、前記走査電極Oの電位は第１の電位レベルV
gonとなり、前記走査電極に属する複数の画素の画素電
極に接続される蓄積容量の他方の接続先の前記走査電極
（走査電極Aと呼ぶ）の電位は表示周期に応じて第２の
電位レベルVge(+)または第３の電位レベルVge(-)とな
り、前記走査電極Oが選択されない保持期間中は、前記
走査電極Oの電位は概略第４の電位レベルVgoffとなり、
かつ（数１８）で表されるβが前記走査電極の画面端部
からの距離に応じて連続的または段階的に増加している
ことが好ましい。 （数１８） β＝αst(ΔVgec／ΔVgon)＋αgd ただし、 ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff 次に、上記第３の表示装置の構成において、αstおよび
βの、前記走査電極の画面端部での値をαst(O)、β(O)
とするとき、αst−αst(O)およびβ−β(O)の値が、前
記走査電極の画面端部からの距離の２乗に概略比例する
ことが好ましい。また、上記問題点を解決するため、本
発明の第３の表示装置の他の構成は、マトリクス状に配
置された複数の画素電極と、これに接続されたスイッチ
ング素子と、走査電極と、映像信号電極と、対向電極と
を備えた表示装置であって、前記画素電極と前記走査電
極のうち当段の走査電極を除くものとの間に蓄積容量を
備え、ある１つの前記走査電極に属する複数の画素の前
記画素電極に接続される前記蓄積容量の他方の接続先の
前記走査電極が複数あり、１つの画素において画素電極
に接続される全容量をＣtot、前記スイッチング素子の
ゲート・ドレイン間容量をＣgd、前記蓄積容量をＣst、
前記画素電極と前記対向電極との間の対向電極−画素電
極間容量をＣlcとした場合に、第１の容量比αgd＝Ｃgd
／Ｃtotおよび第２の容量比αst＝Ｃst／Ｃtotがとも
に、前記蓄積容量が接続される先の前記走査電極に応じ
て異なった値を有し、かつ前記走査電極の画面端部から
の距離に応じて変化していることを特徴とする。次に、
上記第３の表示装置の構成において、複数の映像信号電
極に極性の異なる２種類の映像信号を同時に印加する映
像信号駆動回路を備えていることが好ましい。次に、上
記第３の表示装置の構成において、ある1つの走査電極
（これを走査電極Oと呼ぶ）に属する複数の画素のう
ち、第１の極性の映像信号を印加する映像信号電極に属
する画素の画素電極に接続される蓄積容量の他方の接続
先の走査電極が共通であり（これを走査電極Aと呼
ぶ）、第２の極性の映像信号を印加する映像信号電極に
属する画素の画素電極に接続される蓄積容量の他方の接
続先の走査電極も共通であり（これを走査電極Bと呼
ぶ）、前記走査電極Aと前記走査電極Bが異なるものであ
ることが好ましい。次に、上記第３の表示装置の構成に
おいて、前記走査電極Oに対して、前記走査電極Aは前段
であり、前記走査電極Bは後段であることが好ましい。
次に、上記第３の表示装置の構成において、前記蓄積容
量が前段の走査電極に接続される画素のαgdおよびαst
をそれぞれαgd(P)、αst(P)で表わし、前記蓄積容量が
後段の前記走査電極に接続される画素のαgdおよびαst
をそれぞれαgd(Q)、αst(Q)で表わしたとき、（数１
９）を満たすことが好ましい。 （数１９） αst(P)＜αst(Q) 次に、上記第３の表示装置の構成において、複数の走査
電極に電圧信号を印加する走査信号駆動回路を備え、前
記走査信号駆動回路は少なくとも４値以上の出力電圧を
備えることが好ましい。正負フィールドで同一のオフ電
圧を用いて容量結合駆動が可能となるからである。次
に、上記第３の表示装置の構成において、前記走査電極
Oが選択されるときには、前記走査電極Oの電位は第１の
電位レベルVgonとなり、前記走査電極Aおよび前記走査
電極Bはそれぞれ第２の電位レベルVge(+)、および第３
の電位レベルVge(-)となり、前記走査電極Oが選択され
ない保持期間中は、前記走査電極Oの電位は概略第４の
電位レベルVgoffとなり、かつ（数２０）を満たすこと
が好ましい。 （数２０） β(P)＜β(Q) ただし、 β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff 次に、上記第３の表示装置の構成において、［αst(P)
＋αst(Q)］／2は前記走査電極の画面端部からの距離に
応じて連続的または段階的に増加していることが好まし
い。次に、上記第３の表示装置の構成において、（数２
１）で表されるβ(P)およびβ(Q)に対して、［β(P)＋
β(Q)］／2が前記走査電極の画面端部からの距離に応じ
て連続的または段階的に増加していることが好ましい。 （数２１） β＝αst(ΔVgec／ΔVgon)＋αgd ただし、ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff 次に、上記第３の表示装置の構成において、αst(P)、
αst(Q)およびβ(P)、β(Q)の、前記走査電極の画面端
部での値をαst(P,O)、αst(Q,O)およびβ(P,O)、β(Q,
O)とするとき、［αst(P)−αst(P,O)＋αst(Q)−αst
(Q,O)］／2および［β(P)−β(P,O)＋β(Q)−β(Q,O)］
／2の値は、前記走査電極の画面端部からの距離の2乗に
概略比例することが好ましい。次に、上記第３の表示装
置の構成において、前記画素電極に前記スイッチング素
子を介して電位を書き込んだ後に、前記蓄積容量を介し
た電圧を重畳することが好ましい。上記構成により、容
量結合駆動における走査電極の時定数の影響を低下させ
て、大型や高解像度の液晶表示装置を低電圧で駆動する
ことができる。次に、上記第３の表示装置の構成におい
て、前記画素電極と前記対向電極の間にある媒質を液晶
とすれば、本発明の表示装置を液晶表示装置に適用する
ことができる。また、上記問題点を解決するため、本発
明の第４の表示装置は、対向する２枚の基板のうち、一
方の基板の対向面側に、行列状に配置されたソース配線
及びゲート配線、前記ソース配線とゲート配線の各交差
点に対応して設けられた薄膜トランジスタ、前記薄膜ト
ランジスタに接続された画素電極、前記画素電極との間
で蓄積容量を形成する蓄積容量電極、前記基板あるいは
他方の基板上に前記画素電極と対向するように形成され
た対向電極と、前記ゲート配線に順次ゲートパルスを供
給するゲート駆動回路と前記ソース配線に映像信号を供
給するソース駆動回路とを備え、前記蓄積容量がゲート
信号の供給側から離れるに従って小さくなるように形成
され、前記蓄積容量の減少に伴って前記薄膜トランジス
タが小さくなるよう構成されたことを特徴とする。この
構成によって、蓄積容量の減少により画素容量が低下し
ても、それに合わせてＴＦＴサイズも小さくしているの
で、ＴＦＴのオフリークによる画素電極電位の変動を画
面全体で同じになるように出来、しかもＴＦＴサイズを
小さくしていくことによって、ゲート配線やソース配線
の寄生容量を低下させ、信号の鈍りを緩和することが出
来るのでクロストークやフリッカの発生を抑制した液晶
パネルを得ることが出来る。また、上記問題点を解決す
るため、本発明の第４の表示装置の他の構成は、対向す
る２枚の基板のうち、一方の基板の対向面側に、行列状
に配置されたソース配線及びゲート配線、前記ソース配
線とゲート配線の各交差点に対応して設けられた薄膜ト
ランジスタ、前記薄膜トランジスタに接続された画素電
極、前記画素電極との間で蓄積容量を形成する蓄積容量
電極、前記基板あるいは他方の基板上に前記画素電極と
対向するように形成された対向電極と、前記ゲート配線
に順次ゲートパルスを供給するゲート駆動回路と前記ソ
ース配線に映像信号を供給するソース駆動回路とを備
え、前記薄膜トランジスタはゲート配線に接続されたゲ
ート電極、ソース配線に接続されたソース電極、及び画
素電極に接続されたドレイン電極から構成され、前記ソ
ース電極とドレイン電極はチャネル幅Ｗでチャネル長Ｌ
を隔てて対向しており、前記蓄積容量電極がゲート信号
の供給側から離れるに従って小さくなるように形成さ
れ、前記蓄積容量電極の面積の減少に伴って前記薄膜ト
ランジスタのドレイン電極のチャネル幅Ｗを小さくする
とともに、前記ゲートと前記ドレイン電極の重なりによ
って形成される静電容量が一定となるよう構成されたこ
とを特徴とする。この構成によって蓄積容量を減少させ
ることによる画素電圧の一定化の効果は維持しつつ、Ｔ
ＦＴのチャネル幅を小さくすることによって、ゲートパ
ルスのオフ期間におけるＴＦＴからのリーク電流を蓄積
容量の減少に従って小さくすることが出来る。従って画
素電極電位の変動を画面全体で同じになるように出来、
クロストークやフリッカの発生を抑制した表示装置を得
ることが出来る。次に、上記第４の表示装置の構成にお
いて、２配線以上のゲート配線に同時にゲートパルスを
印加することが好ましい。この構成によって第４の表示
装置の構成においてＴＦＴが小さくなった場合でも、実
効的な充電期間を２倍以上に出来るので、画素への信号
供給能力の低下を抑制出来る。また、上記問題点を解決
するため、本発明の第４の表示装置の他の構成は、対向
する２枚の基板のうち、一方の基板の対向面側に、行列
状に配置されたソース配線及びゲート配線、前記ソース
配線とゲート配線の各交差点に対応して設けられた薄膜
トランジスタ、前記薄膜トランジスタに接続された画素
電極、前記画素電極との間で蓄積容量を形成する蓄積容
量電極、前記基板あるいは他方の基板上に前記画素電極
と対向するように形成された対向電極を備え、前記薄膜
トランジスタはゲート配線に接続されたゲート電極、ソ
ース配線に接続されたソース電極、及び画素電極に接続
されたドレイン電極から構成され、前記ソース電極とド
レイン電極はチャネル幅Ｗでチャネル長Ｌを隔てて対向
しており、前記蓄積容量がゲート信号の供給側から離れ
るに従って小さくなるように形成され、前記蓄積容量の
減少に従って、前記ゲート電極とドレイン電極間の静電
容量が大きくなるよう構成されたことを特徴とする。こ
の構成によって、Ｃstの減少幅を小さくすることが出
来、ＴＦＴのオフリークによる画素電極電位の変動を抑
制出来る。次に、上記第４の表示装置の構成において、
蓄積容量をＣst、ゲート電極とドレイン電極間の静電容
量をＣgd、ドレイン電極と対向電極間の静電容量をＣlc
としたとき、Ｃst＋Ｃgd＋Ｃlcが略一定となるよう構成
することが好ましい。この構成によって、Ｃstが減少し
ても画素容量全体は一定となるため、ＴＦＴのオフリー
クによる画素電極電位の変動を画面全体で同じにするこ
とが出来、クロストークやフリッカの発生を抑制した液
晶パネルを得ることが出来る。なお、上記第１から第４
の表示装置において、第２のスイッチング素子を備え、
前記画素電極が前記第２のスイッチング素子のゲート電
極を兼ねている、または、前記画素電極が前記第２のス
イッチング素子のゲート電極に接続されている構成とす
ることも好ましい。上記構成によれば、有機ＥＬ表示装
置など、スイッチング素子を２つ備えた表示装置に対し
ても本発明を適用することができる。
め、本発明の第１の表示装置は、マトリクス状に配置さ
れた複数の画素電極と、これに接続されたスイッチング
素子と、走査電極と、映像信号電極と、前記画素電極と
の間に容量を形成する対向電極とを備えた表示装置であ
って、前記画素電極と前記走査電極のうち当段の走査電
極を除くものとの間に蓄積容量を備え、前記スイッチン
グ素子のゲート・ドレイン間容量および前記蓄積容量の
うち少なくとも一方を含む、前記画素電極に接続された
２つ以上の容量成分が、前記走査電極の給電端からの距
離に応じて異なった値を有しており、１つの画素におい
て画素電極に接続される全容量をＣtot、前記スイッチ
ング素子のゲート・ドレイン間容量をＣgd、前記蓄積容
量をＣst、前記画素電極と前記対向電極との間の対向電
極−画素電極間容量をＣlcとした場合に、（数１２）に
示す第１の容量比αgdが、前記走査電極の給電端からの
距離に応じて連続的にまたは段階的に増加していること
を特徴とする。 （数１２） αgd＝Ｃgd／Ｃtot 上記構成により、画素電極電位のＤＣレベルのずれを補
償してフリッカを低減するとともに、画素電極電位に重
畳される結合電圧のばらつきを減少させて輝度の均一な
表示を行うという効果が得られる。なお、画素電極に接
続される全容量Ｃtotは、画素電極に接続されている容
量がＣgd、Ｃlc、Ｃstのみであれば、Ｃtot＝Ｃgd＋Ｃl
c＋Ｃstであるが、それ以外の容量が接続されている場
合は、当該容量も含まれる。また、ゲート・ドレイン間
容量Ｃgdに対して並列に形成された容量成分がある場
合、かかる容量成分もゲート・ドレイン間容量Ｃgdに含
ませることができる。次に、上記第１の表示装置の構成
において、前記ゲート・ドレイン間容量および前記蓄積
容量の双方が、前記走査電極の給電端からの距離に応じ
て増加していることが好ましい。上記構成によれば、液
晶容量（対向電極−画素電極間容量）を一定としつつ、
第１の容量比αgdを走査電極の給電端からの距離に応じ
て連続的にまたは段階的に増加させることができるの
で、開口率が画素位置によって変動することがなくな
る。次に、上記第１の表示装置の構成において、前記ゲ
ート・ドレイン間容量および前記蓄積容量の双方が、前
記走査電極の給電端からの距離に応じて減少しているこ
とが好ましい。上記構成によっても、液晶容量（対向電
極−画素電極間容量）を一定としつつ、第１の容量比α
gdを走査電極の給電端からの距離に応じて連続的にまた
は段階的に増加させることができるので、開口率が画素
位置によって変動することがなくなる。次に、上記第１
の表示装置の構成において、前記蓄積容量、および、前
記対向電極と画素電極間に形成される容量の双方が、前
記走査電極の給電端からの距離に応じて減少しているこ
とが好ましい。上記構成によれば、ゲート・ドレイン間
容量Ｃgdを一定としつつ、第１の容量比αgdを走査電極
の給電端からの距離に応じて連続的にまたは段階的に増
加させることができる。ここで、ゲート・ドレイン間容
量Ｃgdを一定とし、他のパラメータを制御することの利
点は、Ｃgdの値が小さい場合などにおいては、Ｃgdの値
を変化させて第１の容量比αgdを制御するよりも、他の
パラメータを変化させて第１の容量比αgdを制御する方
が制御が容易だからである。なお、開口率を一定とする
ために、遮光部（例えば、ブラックマトリックス）の面
積を、画素構成を変化させても一定としておくことが好
ましい。次に、上記第１の表示装置の構成において、
（数１３）に示す第２の容量比αstが、略一定となるよ
うに、各画素における容量成分が設定されていることが
好ましい。 （数１３） αst＝Ｃst／Ｃtot この構成により、画素電極電位に重畳される結合電位の
ばらつきを低減し、輝度の均一な表示を行なうという効
果が得られる。次に、上記第１の表示装置の構成におい
て、第２の容量比αstが、前記走査電極の給電端からの
距離に応じて連続的にまたは段階的に増加するように、
各画素における容量成分が設定されていることが好まし
い。再充電の影響が正負フィールドで等しくないことを
考慮したものであり、画素電極電位に重畳される結合電
位のばらつきを低減し、さらに輝度の均一な表示を行な
うという効果が得られる。次に、上記第１の表示装置の
構成において、表示媒質を液晶とすることにより本発明
の第１の表示装置を液晶表示装置として利用することが
できる。次に、上記第１の表示装置の構成において、前
記走査信号の駆動回路に前記蓄積容量を介して電圧重畳
する手段を備えることが好ましい。上記構成により、走
査電圧信号のレベル切り替えによる容量結合駆動を可能
としている。なお、前記走査信号の駆動回路が４値以上
の出力電圧を備えることが好ましい。正負フィールドで
同一のオフ電圧を用いて容量結合駆動が可能となるから
である。次に、上記第１の表示装置において、前記画素
電極に前記スイッチング素子を介して電位を書き込んだ
後に、前記蓄積容量を介した電圧を重畳することが好ま
しい。上記構成により、容量結合駆動における走査電極
の時定数の影響を低下させて、大型や高解像度の液晶表
示装置を低電圧で駆動することができる。また、上記問
題点を解決するため、本発明の第２の表示装置は、マト
リクス状に配置された複数の画素電極と、これに接続さ
れたスイッチング素子と、走査電極と、映像信号電極
と、前記画素電極との間に容量を形成する対向電極と、
蓄積容量電極とを備えた表示装置であって、前記画素電
極と前記走査電極のうち当段の走査電極を除くものとの
間に第１の蓄積容量を備え、前記画素電極と前記蓄積容
量電極との間に第２の蓄積容量を備えたことを特徴とす
る。上記構成により、容量結合駆動において問題とな
る、走査線時定数の影響に起因する走査線給電端からの
距離に応じた画素充電時間の減少および再充電時間の増
加を解決できる。つまり、蓄積容量の一部が蓄積容量電
極上にあるので、走査線の時定数が低減され、走査電圧
波形の歪みが低減され、画素充電時間を長く保ち、再充
電時間を短く低減することができ、画素充電不足による
輝度むらや、画素再充電のばらつきによるフリッカを少
なくすることができる。次に、上記第２の表示装置の構
成において、１つの画素において画素電極に接続される
全容量をＣtot、前記スイッチング素子のゲート・ドレ
イン間容量をＣgd、前記第１の蓄積容量をＣst1、前記
第２の蓄積容量をＣst2、前記画素電極と前記対向電極
との間の対向電極−画素電極間容量をＣlcとした場合
に、（数１４）に示す第３の容量比αgd1が、走査電極
の給電端からの距離に応じて連続的にまたは段階的に増
加していることが好ましい。 （数１４） αgd1＝Ｃgd／Ｃtot なお、画素電極に接続される全容量Ｃtotは、画素電極
に接続されている容量がＣgd、Ｃlc、Ｃst1、Ｃst2のみ
であれば、Ｃtot＝Ｃgd＋Ｃlc＋Ｃst1＋Ｃst2である
が、それ以外の容量が接続されている場合は、当該容量
も含まれる。また、ゲート・ドレイン間容量Ｃgdに対し
て並列に形成された容量成分がある場合、かかる容量成
分もゲート・ドレイン間容量Ｃgdに含ませることができ
る。上記構成により、蓄積容量が２分割されており、さ
らに再充電量の差を補償することができ、画素電極電位
のＤＣレベルのずれを補償してフリッカを低減するとと
もに、画素電極電位に重畳される結合電圧のばらつきを
減少させて輝度の均一な表示を行うという効果が得られ
る。次に、上記第２の表示装置の構成において、前記ゲ
ート・ドレイン間容量が、前記走査電極の給電端からの
距離に応じて増加していることが好ましい。次に、上記
第２の表示装置の構成において、前記ゲート・ドレイン
間容量、前記第１の蓄積容量、および前記第２の蓄積容
量のうち少なくとも一者を含む、前記画素電極に接続さ
れた２つ以上の容量成分が、前記走査電極の給電端から
の距離に応じて異なった値を有していることが好まし
い。上記構成によれば、画素電極電位のＤＣレベルのず
れを補償してフリッカを低減するとともに、画素電極電
位に重畳される結合電圧のばらつきを減少させて輝度の
均一な表示を行うという効果が得られる。次に、上記第
２の表示装置の構成において、前記ゲート・ドレイン間
容量および前記第１の蓄積容量の双方が、前記走査電極
の給電端からの距離に応じて増加していることが好まし
い。上記構成によれば、液晶容量（対向電極−画素電極
間容量）を一定としつつ、第３の容量比αgd1を走査電
極の給電端からの距離に応じて連続的にまたは段階的に
増加させることができるので、開口率が画素位置によっ
て変動することがなくなる。また、上記第２の表示装置
の構成において、前記ゲート・ドレイン間容量が前記走
査電極の給電端からの距離に応じて増加し、前記第２の
蓄積容量が前記走査電極の給電端からの距離に応じて減
少していることが好ましい。上記構成によっても、液晶
容量（対向電極−画素電極間容量）を一定としつつ、第
３の容量比αgd1を走査電極の給電端からの距離に応じ
て連続的にまたは段階的に増加させることができるの
で、開口率が画素位置によって変動することがなくな
る。次に、上記第２の表示装置の構成において、前記第
１の蓄積容量および前記第２の蓄積容量の双方が、前記
走査電極の給電端からの距離に応じて減少していること
が好ましい。上記構成によれば、液晶容量（対向電極−
画素電極間容量）を一定とすることができ、各画素の開
口率が走査線給電端の距離によって変動することがな
い。また、ゲート・ドレイン間容量Ｃgdを一定としつ
つ、第３の容量比αgd1を走査電極の給電端からの距離
に応じて連続的にまたは段階的に増加させることができ
る。ここで、ゲート・ドレイン間容量Ｃgdを一定とし、
他のパラメータを制御することの利点は、Ｃgdの値が小
さい場合などにおいては、Ｃgdの値を変化させて第３の
容量比αgd1を制御するよりも、他のパラメータを変化
させて第３の容量比αgd1を制御する方が制御が容易だ
からである。次に、上記第２の表示装置の構成におい
て、容量比Ｃst1／Ｃst2が略一定に保たれていることが
好ましい。上記構成によれば、画素電極電位のＤＣレベ
ルのずれを補償してフリッカを低減するとともに、画素
電極電位に重畳される結合電圧のばらつきを減少させて
輝度の均一な表示を行うという効果が得られる。次に、
上記第２の表示装置の構成において、（数１５）に示す
第４の容量比αst1が、略一定となるように、各画素に
おける容量成分が設定されていることが好ましい。 （数１５） αst1＝Ｃst1／Ｃtot この構成により、画素電極電位に重畳される結合電位の
ばらつきを低減し、輝度の均一な表示を行なうという効
果が得られる。次に、上記第２の表示装置の構成におい
て、第４の容量比αst1が、前記走査電極の給電端から
の距離に応じて連続的にまたは段階的に増加するよう
に、各画素における容量成分が設定されていることが好
ましい。再充電の影響が正負フィールドで等しくないこ
とを考慮したものであり、画素電極電位に重畳される結
合電位のばらつきを低減し、さらに輝度の均一な表示を
行なうという効果が得られる。次に、上記第２の表示装
置の構成において、前記画素電極と前記対向電極とが表
示媒質を挟んで平行平板容量を形成しない構造であるこ
と、さらに、前記対向電極が前記画素電極と同一の基板
に形成されていることが好ましい。さらに、前記対向電
極と前記画素電極が互いに異なる基板に形成され、前記
基板に略平行な電界または斜め方向の電界により表示媒
質を制御すること、または、前記画素電極を有する基板
と当該基板に対向する基板の双方に対向電極が形成さ
れ、前記基板に略平行な電界または斜め方向の電界によ
り表示媒質を制御することが好ましい。いずれも、イン
プレーンスイッチング方式（横電界方式）など、表示媒
質容量の小さい表示方式に本発明の構成を適用すること
により、走査電極の電位変動が画素電極電位に及ぼす影
響を緩和し、横筋の発生を防止して高画質の表示が行え
るという効果を得ている。次に、上記第２の表示装置の
構成において、前記走査信号の駆動回路に前記蓄積容量
を介して電圧重畳する手段を備えることが好ましい。上
記構成により、走査電圧信号のレベル切り替えによる容
量結合駆動を可能としている。なお、前記走査信号の駆
動回路が４値以上の出力電圧を備えることが好ましい。
正負フィールドで同一のオフ電圧を用いて容量結合駆動
が可能となるからである。次に、上記第２の表示装置に
おいて、前記画素電極に前記スイッチング素子を介して
電位を書き込んだ後に、前記蓄積容量を介した電圧を重
畳することが好ましい。上記構成により、容量結合駆動
における走査電極の時定数の影響を低下させて、大型や
高解像度の液晶表示装置を低電圧で駆動することができ
る。また、上記問題点を解決するため、本発明の第３の
表示装置は、マトリクス状に配置された複数の画素電極
と、これに接続されたスイッチング素子と、走査電極
と、映像信号電極と、対向電極とを備えた表示装置であ
って、前記画素電極と前記走査電極のうち当段の走査電
極を除くものとの間に蓄積容量を備え、ある1つの前記
走査電極に属する複数の画素の前記画素電極に接続され
る前記蓄積容量の他方の接続先の前記走査電極が複数あ
り、前記画素電極と前記走査電極との間の走査電極−画
素電極間容量をＣgdで表わし、前記画素電極と前記対向
電極との間の対向電極−画素電極間容量をＣlcで表わ
し、前記蓄積容量をＣstで表すとき、第１の容量比αgd
＝Ｃgd／Ｃtotおよび第２の容量比αst＝Ｃst／Ｃtotが
ともに、前記蓄積容量が接続される先の前記走査電極に
応じて異なった値を有することを特徴とする。次に、上
記第３の表示装置の構成において、複数の映像信号電極
に極性の異なる２種類の映像信号を同時に印加する映像
信号駆動回路を備えていることが好ましい。次に、上記
第３の表示装置の構成において、ある1つの走査電極
（これを走査電極Oと呼ぶ）に属する複数の画素のう
ち、第１の極性の映像信号を印加する映像信号電極に属
する画素の画素電極に接続される蓄積容量の他方の接続
先の走査電極が共通であり（これを走査電極Aと呼
ぶ）、第２の極性の映像信号を印加する映像信号電極に
属する画素の画素電極に接続される蓄積容量の他方の接
続先の走査電極も共通であり（これを走査電極Bと呼
ぶ）、前記走査電極Aと前記走査電極Bが異なるものであ
ることが好ましい。次に、上記第３の表示装置の構成に
おいて、前記走査電極Oに対して、前記走査電極Aは前段
であり、前記走査電極Bは後段であることが好ましい。
次に、上記第３の表示装置の構成において、前記蓄積容
量が前段の走査電極に接続される画素のαgdおよびαst
をそれぞれαgd(P)、αst(P)で表わし、前記蓄積容量が
後段の走査電極に接続される画素のαgdおよびαstをそ
れぞれαgd(Q)、αst(Q)で表わしたとき、（数１６）を
満たすことが好ましい。 （数１６） αst(P)＜αst(Q) 次に、上記第３の表示装置の構成において、複数の走査
電極に電圧信号を印加する走査信号駆動回路を備え、前
記走査信号駆動回路は少なくとも４値以上の出力電圧を
備えることが好ましい。正負フィールドで同一のオフ電
圧を用いて容量結合駆動が可能となるからである。次
に、上記第３の表示装置の構成において、前記走査電極
Oが選択されるときには、前記走査電極Oの電位は第１の
電位レベルVgonとなり、前記走査電極Aおよび前記走査
電極Bはそれぞれ第２の電位レベルVge(+)、および第３
の電位レベルVge(-)となり、前記走査電極Oが選択され
ない保持期間中は、前記走査電極Oの電位は概略第４の
電位レベルVgoffとなり、かつ（数１７）を満たすこと
が好ましい。 （数１７） β(P)＜β(Q) ただし、 β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ここで、 ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff また、上記問題点を解決するため、本発明の第３の表示
装置の他の構成は、マトリクス状に配置された複数の画
素電極と、これに接続されたスイッチング素子と、走査
電極と、映像信号電極と、対向電極とを備えた表示装置
であって、前記画素電極と前記走査電極のうち当段の走
査電極を除くものとの間に蓄積容量を備え、前記画素電
極と前記走査電極との間の走査電極−画素電極間容量を
Ｃgdで表わし、前記画素電極と前記対向電極との間の対
向電極−画素電極間容量をＣlcで表わし、前記蓄積容量
をＣstで表すとき、第２の容量比αst＝Ｃst／Ｃtot
が、前記走査電極の画面端部からの距離に応じて変化し
ていることを特徴とする。次に、上記第３の表示装置の
構成において、第２の容量比αstが、前記走査電極の画
面端部からの距離に応じて連続的または段階的に増加し
ていることが好ましい。次に、上記第３の表示装置の構
成において、複数の走査電極に電圧信号を印加する走査
信号駆動回路を備え、前記走査信号駆動回路は少なくと
も４値以上の出力電圧を備えることが好ましい。正負フ
ィールドで同一のオフ電圧を用いて容量結合駆動が可能
となるからである。次に、上記第３の表示装置の構成に
おいて、ある走査電極（走査電極Oと呼ぶ）が選択され
るときには、前記走査電極Oの電位は第１の電位レベルV
gonとなり、前記走査電極に属する複数の画素の画素電
極に接続される蓄積容量の他方の接続先の前記走査電極
（走査電極Aと呼ぶ）の電位は表示周期に応じて第２の
電位レベルVge(+)または第３の電位レベルVge(-)とな
り、前記走査電極Oが選択されない保持期間中は、前記
走査電極Oの電位は概略第４の電位レベルVgoffとなり、
かつ（数１８）で表されるβが前記走査電極の画面端部
からの距離に応じて連続的または段階的に増加している
ことが好ましい。 （数１８） β＝αst(ΔVgec／ΔVgon)＋αgd ただし、 ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff 次に、上記第３の表示装置の構成において、αstおよび
βの、前記走査電極の画面端部での値をαst(O)、β(O)
とするとき、αst−αst(O)およびβ−β(O)の値が、前
記走査電極の画面端部からの距離の２乗に概略比例する
ことが好ましい。また、上記問題点を解決するため、本
発明の第３の表示装置の他の構成は、マトリクス状に配
置された複数の画素電極と、これに接続されたスイッチ
ング素子と、走査電極と、映像信号電極と、対向電極と
を備えた表示装置であって、前記画素電極と前記走査電
極のうち当段の走査電極を除くものとの間に蓄積容量を
備え、ある１つの前記走査電極に属する複数の画素の前
記画素電極に接続される前記蓄積容量の他方の接続先の
前記走査電極が複数あり、１つの画素において画素電極
に接続される全容量をＣtot、前記スイッチング素子の
ゲート・ドレイン間容量をＣgd、前記蓄積容量をＣst、
前記画素電極と前記対向電極との間の対向電極−画素電
極間容量をＣlcとした場合に、第１の容量比αgd＝Ｃgd
／Ｃtotおよび第２の容量比αst＝Ｃst／Ｃtotがとも
に、前記蓄積容量が接続される先の前記走査電極に応じ
て異なった値を有し、かつ前記走査電極の画面端部から
の距離に応じて変化していることを特徴とする。次に、
上記第３の表示装置の構成において、複数の映像信号電
極に極性の異なる２種類の映像信号を同時に印加する映
像信号駆動回路を備えていることが好ましい。次に、上
記第３の表示装置の構成において、ある1つの走査電極
（これを走査電極Oと呼ぶ）に属する複数の画素のう
ち、第１の極性の映像信号を印加する映像信号電極に属
する画素の画素電極に接続される蓄積容量の他方の接続
先の走査電極が共通であり（これを走査電極Aと呼
ぶ）、第２の極性の映像信号を印加する映像信号電極に
属する画素の画素電極に接続される蓄積容量の他方の接
続先の走査電極も共通であり（これを走査電極Bと呼
ぶ）、前記走査電極Aと前記走査電極Bが異なるものであ
ることが好ましい。次に、上記第３の表示装置の構成に
おいて、前記走査電極Oに対して、前記走査電極Aは前段
であり、前記走査電極Bは後段であることが好ましい。
次に、上記第３の表示装置の構成において、前記蓄積容
量が前段の走査電極に接続される画素のαgdおよびαst
をそれぞれαgd(P)、αst(P)で表わし、前記蓄積容量が
後段の前記走査電極に接続される画素のαgdおよびαst
をそれぞれαgd(Q)、αst(Q)で表わしたとき、（数１
９）を満たすことが好ましい。 （数１９） αst(P)＜αst(Q) 次に、上記第３の表示装置の構成において、複数の走査
電極に電圧信号を印加する走査信号駆動回路を備え、前
記走査信号駆動回路は少なくとも４値以上の出力電圧を
備えることが好ましい。正負フィールドで同一のオフ電
圧を用いて容量結合駆動が可能となるからである。次
に、上記第３の表示装置の構成において、前記走査電極
Oが選択されるときには、前記走査電極Oの電位は第１の
電位レベルVgonとなり、前記走査電極Aおよび前記走査
電極Bはそれぞれ第２の電位レベルVge(+)、および第３
の電位レベルVge(-)となり、前記走査電極Oが選択され
ない保持期間中は、前記走査電極Oの電位は概略第４の
電位レベルVgoffとなり、かつ（数２０）を満たすこと
が好ましい。 （数２０） β(P)＜β(Q) ただし、 β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff 次に、上記第３の表示装置の構成において、［αst(P)
＋αst(Q)］／2は前記走査電極の画面端部からの距離に
応じて連続的または段階的に増加していることが好まし
い。次に、上記第３の表示装置の構成において、（数２
１）で表されるβ(P)およびβ(Q)に対して、［β(P)＋
β(Q)］／2が前記走査電極の画面端部からの距離に応じ
て連続的または段階的に増加していることが好ましい。 （数２１） β＝αst(ΔVgec／ΔVgon)＋αgd ただし、ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff 次に、上記第３の表示装置の構成において、αst(P)、
αst(Q)およびβ(P)、β(Q)の、前記走査電極の画面端
部での値をαst(P,O)、αst(Q,O)およびβ(P,O)、β(Q,
O)とするとき、［αst(P)−αst(P,O)＋αst(Q)−αst
(Q,O)］／2および［β(P)−β(P,O)＋β(Q)−β(Q,O)］
／2の値は、前記走査電極の画面端部からの距離の2乗に
概略比例することが好ましい。次に、上記第３の表示装
置の構成において、前記画素電極に前記スイッチング素
子を介して電位を書き込んだ後に、前記蓄積容量を介し
た電圧を重畳することが好ましい。上記構成により、容
量結合駆動における走査電極の時定数の影響を低下させ
て、大型や高解像度の液晶表示装置を低電圧で駆動する
ことができる。次に、上記第３の表示装置の構成におい
て、前記画素電極と前記対向電極の間にある媒質を液晶
とすれば、本発明の表示装置を液晶表示装置に適用する
ことができる。また、上記問題点を解決するため、本発
明の第４の表示装置は、対向する２枚の基板のうち、一
方の基板の対向面側に、行列状に配置されたソース配線
及びゲート配線、前記ソース配線とゲート配線の各交差
点に対応して設けられた薄膜トランジスタ、前記薄膜ト
ランジスタに接続された画素電極、前記画素電極との間
で蓄積容量を形成する蓄積容量電極、前記基板あるいは
他方の基板上に前記画素電極と対向するように形成され
た対向電極と、前記ゲート配線に順次ゲートパルスを供
給するゲート駆動回路と前記ソース配線に映像信号を供
給するソース駆動回路とを備え、前記蓄積容量がゲート
信号の供給側から離れるに従って小さくなるように形成
され、前記蓄積容量の減少に伴って前記薄膜トランジス
タが小さくなるよう構成されたことを特徴とする。この
構成によって、蓄積容量の減少により画素容量が低下し
ても、それに合わせてＴＦＴサイズも小さくしているの
で、ＴＦＴのオフリークによる画素電極電位の変動を画
面全体で同じになるように出来、しかもＴＦＴサイズを
小さくしていくことによって、ゲート配線やソース配線
の寄生容量を低下させ、信号の鈍りを緩和することが出
来るのでクロストークやフリッカの発生を抑制した液晶
パネルを得ることが出来る。また、上記問題点を解決す
るため、本発明の第４の表示装置の他の構成は、対向す
る２枚の基板のうち、一方の基板の対向面側に、行列状
に配置されたソース配線及びゲート配線、前記ソース配
線とゲート配線の各交差点に対応して設けられた薄膜ト
ランジスタ、前記薄膜トランジスタに接続された画素電
極、前記画素電極との間で蓄積容量を形成する蓄積容量
電極、前記基板あるいは他方の基板上に前記画素電極と
対向するように形成された対向電極と、前記ゲート配線
に順次ゲートパルスを供給するゲート駆動回路と前記ソ
ース配線に映像信号を供給するソース駆動回路とを備
え、前記薄膜トランジスタはゲート配線に接続されたゲ
ート電極、ソース配線に接続されたソース電極、及び画
素電極に接続されたドレイン電極から構成され、前記ソ
ース電極とドレイン電極はチャネル幅Ｗでチャネル長Ｌ
を隔てて対向しており、前記蓄積容量電極がゲート信号
の供給側から離れるに従って小さくなるように形成さ
れ、前記蓄積容量電極の面積の減少に伴って前記薄膜ト
ランジスタのドレイン電極のチャネル幅Ｗを小さくする
とともに、前記ゲートと前記ドレイン電極の重なりによ
って形成される静電容量が一定となるよう構成されたこ
とを特徴とする。この構成によって蓄積容量を減少させ
ることによる画素電圧の一定化の効果は維持しつつ、Ｔ
ＦＴのチャネル幅を小さくすることによって、ゲートパ
ルスのオフ期間におけるＴＦＴからのリーク電流を蓄積
容量の減少に従って小さくすることが出来る。従って画
素電極電位の変動を画面全体で同じになるように出来、
クロストークやフリッカの発生を抑制した表示装置を得
ることが出来る。次に、上記第４の表示装置の構成にお
いて、２配線以上のゲート配線に同時にゲートパルスを
印加することが好ましい。この構成によって第４の表示
装置の構成においてＴＦＴが小さくなった場合でも、実
効的な充電期間を２倍以上に出来るので、画素への信号
供給能力の低下を抑制出来る。また、上記問題点を解決
するため、本発明の第４の表示装置の他の構成は、対向
する２枚の基板のうち、一方の基板の対向面側に、行列
状に配置されたソース配線及びゲート配線、前記ソース
配線とゲート配線の各交差点に対応して設けられた薄膜
トランジスタ、前記薄膜トランジスタに接続された画素
電極、前記画素電極との間で蓄積容量を形成する蓄積容
量電極、前記基板あるいは他方の基板上に前記画素電極
と対向するように形成された対向電極を備え、前記薄膜
トランジスタはゲート配線に接続されたゲート電極、ソ
ース配線に接続されたソース電極、及び画素電極に接続
されたドレイン電極から構成され、前記ソース電極とド
レイン電極はチャネル幅Ｗでチャネル長Ｌを隔てて対向
しており、前記蓄積容量がゲート信号の供給側から離れ
るに従って小さくなるように形成され、前記蓄積容量の
減少に従って、前記ゲート電極とドレイン電極間の静電
容量が大きくなるよう構成されたことを特徴とする。こ
の構成によって、Ｃstの減少幅を小さくすることが出
来、ＴＦＴのオフリークによる画素電極電位の変動を抑
制出来る。次に、上記第４の表示装置の構成において、
蓄積容量をＣst、ゲート電極とドレイン電極間の静電容
量をＣgd、ドレイン電極と対向電極間の静電容量をＣlc
としたとき、Ｃst＋Ｃgd＋Ｃlcが略一定となるよう構成
することが好ましい。この構成によって、Ｃstが減少し
ても画素容量全体は一定となるため、ＴＦＴのオフリー
クによる画素電極電位の変動を画面全体で同じにするこ
とが出来、クロストークやフリッカの発生を抑制した液
晶パネルを得ることが出来る。なお、上記第１から第４
の表示装置において、第２のスイッチング素子を備え、
前記画素電極が前記第２のスイッチング素子のゲート電
極を兼ねている、または、前記画素電極が前記第２のス
イッチング素子のゲート電極に接続されている構成とす
ることも好ましい。上記構成によれば、有機ＥＬ表示装
置など、スイッチング素子を２つ備えた表示装置に対し
ても本発明を適用することができる。
【実施の形態】以下、本発明の表示装置の実施形態につ
いて、図面を参照しながら説明する。。なお、以下特に
断りの無い限り、走査信号は両側から給電する場合を想
定するが、片側から給電する場合も同様に考えればよ
い。以下、実施形態１から６に本発明の第１の表示装置
の実施形態を示し、実施形態７から１１に本発明の第２
の表示装置の実施形態を示し、実施形態１２から実施形
態１６に本発明の第３の表示装置の実施形態を示し、実
施形態１７から実施形態２０に本発明の第４の表示装置
の実施形態を示す。以下の実施形態において、画素電極
電位をVdで表わし、映像信号をＶsまたはＶsigで表わ
し、共通電位をＶcまたはＶcomで表わすこととする。 （実施形態１）図１は、本発明の実施形態１における液
晶表示装置の基本構成を示す図である。図１において、
１は走査電極、２は映像信号電極であり、その交点には
スイッチング素子としての薄膜トランジスタ（ＴＦＴ）
３が形成されている。ＴＦＴ３のゲート電極は走査電極
１に、ソース電極は映像信号配線２に、ドレイン電極は
画素電極５に、それぞれ接続されている。画素は、２つ
の容量６・７から構成されている。液晶容量６（Ｃlc）
は画素電極５と対向電極の間に形成され、この両端に印
加された電圧により液晶が動作する。対向電極には対向
電極電位Ｖcが与えられている。液晶容量６には、蓄積
容量７（Ｃst）が並列に形成されている。この並列容量
は、液晶容量６からの電荷が漏れた場合にこれを補償し
て、液晶の動作を安定化させる。蓄積容量７は画素電極
５と前段の走査電極１の間に形成されている。また、Ｔ
ＦＴのゲートとドレインの間には、ゲート・ドレイン間
容量１０（Ｃgd）が形成されている。液晶表示装置はマ
トリクス状に配置された画素を持っているが、図１には
ｎ行目の画素と周辺の電極配線を示し、他の部分は省略
している。Ｇ(n-1)はｎ−１行目の走査電極、Ｇ(n)はｎ
行目の走査電極である。またＳ(1)は１列目の映像信号
配線、Ｓ(p)はｐ列目（最終列）の映像信号配線であ
る。蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃg
d）の双方は、走査電極の給電端（図１では左側）から
終端（図１の右側）に向けて徐々に大きくされている。
両者の値は、（数２２）に示す第１の容量比αgdが、走
査電極の給電端から終端に向けて徐々に大きくなるよう
に調整され、かつ、（数２３）に示す第２の容量比αst
が同一走査電極上にある画素でほぼ一定となるように調
整されている。 （数２２） αgd＝Ｃgd／（Ｃtot） （数２３） αst＝Ｃst／（Ｃtot） ここで、Ｃtotは画素電極に接続される全容量 なお、Ｃtotは通常、Ｃst＋Ｃgd＋Ｃlcとなるが、画素
電極にそれ以外の容量がある場合には、当該容量も含む
ものである。また、ゲート・ドレイン間容量（Ｃgd）に
並列に形成された容量成分もＣgdに含めることとする。
この液晶表示装置は、次に示すように駆動される。各電
極に与えられる駆動波形の形状は、従来の容量結合駆動
と同様、図３５に示すものである。即ち、まずｎ行目の
走査電極Ｇ(n)にオン電圧を印加してＴＦＴを導通させ
て画素を充電し、次いで走査電圧をオフレベルにしてＴ
ＦＴを非導通とし、その後に前段の走査電極Ｇ(n-1)に
ステップ電圧を印加して蓄積容量７を介した結合電圧を
重畳する。図２と図３は、前段走査電極上の蓄積容量を
介して容量結合駆動を行なう場合のゲート電位（走査電
極電位）と画素電極電位の時間変化を示したものであ
る。ゲート電位は当画素に接続されたＴＦＴのもの（当
段）と、容量結合に関するもの（前段）の両者が記され
ている。画素電圧は上下に隣接する画素でその極性が反
転されているものとし、当段の画素が正電位に充電され
る奇数フレームの電位変化を図２に、これとは電圧極性
が反転された偶数フレームの電位変化を図３に示してい
る。図２および図３において、画素は正の充電期間には
Ｖs(+)に、負の充電期間にはＶs(-)に一旦充電される。
次いで当段ゲート電圧が立下る時に、画素電極電位は下
向きの結合電圧（図２の△Ｖ１や図３の△Ｖ１’）によ
り変化する。第１の容量比αgdを走査電極の給電端から
終端に向けて徐々に大きくなるように調整することは、
△Ｖ１や△Ｖ１’の面内分布を均一化するという効果が
ある。その後に、前段ゲート電位をステップ状に変化さ
せているので、蓄積容量を介して結合電圧△Ｖ２または
△Ｖ２’が画素電極電位に重畳される。同一走査電極上
にある画素でαstをほぼ一定とすることは、△Ｖ２また
は△Ｖ２’を面内で一定とする効果がある。その結果、
走査電極給電端から近い画素も遠い画素も、画素電極電
位が落ち着く値は均一となり、表示むらを抑えることが
できる。以下、これらの作用について、詳しく説明す
る。まず、（数２２）に示した第１の容量比αgdを走査
電極の給電端から終端に向けて徐々に大きくなるように
することの効果は、次のようなものである。薄膜トラン
ジスタを用いた液晶表示装置で走査電圧に歪が生じる
と、充電が完全に行われた場合でも次の理由で画素電圧
に不均一が生じる。図４はこれを説明するためのもので
ある。画面全体に同一の表示を行なう場合、映像信号線
から供給されるソース電位は画素によらず一定である。
走査電極から供給されるゲート電位波形は、給電端では
矩形波であるが、配線時定数の影響により終端では図４
のように歪んでいる。ゲート電位をオン状態にして画素
を電位Ｖsに充電した後、ゲート電圧の立下り時の容量
カップリングの影響により、画素電極電位は（数２４）
で示される突き抜け電位△Ｖａだけ低下する。 （数２４） ΔＶａ＝αgd・ΔＶgon なお、本明細書においてΔＶgonは、Ｖgon−Ｖgoffを示
している。また、ΔＶａは、ΔＶ１とΔＶ３の和を表わ
している。ゲート電位波形に歪のない給電端では、すぐ
に薄膜トランジスタがオフ状態となり画素電極電位Ｖd
はＶs−ΔＶ1に落ち着く。一方、終端側の画素ではゲー
ト電位波形に歪みがあるので、図４に示すように薄膜ト
ランジスタがオフ状態になるまでにΔｔの時間が必要で
ある。この間に画素電極電位ＶdはＶsに向かって再び充
電される。第１の容量比αgdが一定の場合、終端側の画
素電極電位は図４に４１で示すような時間変化をし、給
電端より図４のΔＶ’だけ高い電位となる。この結果、
画素電極電位のＤＣレベルが給電端と終端でずれる。本
構成の液晶表示装置では第１の容量比αgdを走査電極の
終端側で大きくしているので、ΔＶ1も終端で大きくな
る。ゲート電圧立下り時の容量カップリングによる電位
の低下が終端側でΔＶ’だけ大きくなるように第１の容
量比αgdを変化させておけば、画素電極電位の時間変化
は図４の４１のラインから４２のラインへと移り、最終
到達レベルが給電端と終端で等しくなって、フリッカを
初めとするむらが生じず、均一な表示を行なうことがで
きる。第１の容量比αgdを変化させる度合いは、各部電
圧波形のコンピュータシミュレーションなどにより求め
ることができる。次に、第２の容量比αstを同一走査電
極上にある画素でほぼ一定とすることの効果について説
明する。図２と図３に示すように、前段ゲート電位がス
テップ状に変化すると、蓄積容量を介して結合電圧ΔＶ
２またはΔＶ２’が画素電極電位に重畳される。これ
は、前段ゲート電位の変化量に第２の容量比αstを掛け
たものになる。前段ゲート電位の変化量は、（数２５）
第１式または第２式のいずれかの値をとるが、同一タイ
ミングに同一走査線上にある画素では等しいものとなっ
ている。 （数２５） Ｖgoff−Ｖg(+) Ｖgoff−Ｖg(-) ここで、Ｖg(+)は重畳される正の変調電位、Ｖg(-)は重
畳される負の変調電位を示している。従って、第２の容
量比αstを同一走査電極上にある画素でほぼ一定とすれ
ば、重畳電圧ΔＶ２あるいはΔＶ２’を画素によらず一
定とすることができる。なお、Ｖg(high)、Ｖg(OFF)、
Ｖg(low)の各電圧は、前段画素電極電位が変動しないよ
うに、前段走査線のトランジスタがオン状態とならない
範囲に設定する必要がある。このように、本実施形態１
の液晶表示装置は、以下の３つの条件を満足するように
構成したものである。 （１）蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃ
gd）の双方を、走査電極の給電端からの距離に応じて異
なった値とする。その一例として、双方を走査電極の給
電端から終端に向けて連続的または段階的に大きくす
る。 （２）第１の容量比αgdが走査電極の給電端からの距離
に応じて連続的にまたは段階的に大きくなるように構成
する。 （３）同一走査電極上にある画素で第２の容量比αstが
ほぼ一定となるように構成する。これらの条件を満足す
るように構成し、当段ゲート電圧が立下る時の結合電圧
による電位変化（図２の△Ｖ１や図３の△Ｖ１’）、お
よび、容量結合駆動による重畳電圧（図２の△Ｖ２や図
３の△Ｖ２’）の双方を表示面内で均一にする。この結
果、以下の効果を得ることができる。 （１）画素電圧に結合電圧を重畳することによる映像信
号電圧の低電圧化、および駆動電力の低減 （２）画素電圧均一化によるフリッカや輝度むらの解消 （３）液晶容量を一定にできるので、開口率が画素位置
によって異なることがない。 （実施形態２）実施形態１には、本発明の理想的な実施
形態を説明した。しかしながら、設計上の制約などがあ
る場合には、実施形態１に示した容量に関する３つの条
件のうち、（３）「同一走査電極上にある画素で第２の
容量比αstがほぼ一定となるように構成する」という条
件を除いた残りの２条件のみでも、実用的にはある程度
の効果を得ることができる。本実施形態２は、蓄積容量
とゲート・ドレイン間容量とが、残りの２条件を満たす
構成をとるものである。従来例の構成では、ゲート・ド
レイン間容量（Ｃgd）を走査電極の給電端から終端に向
けて徐々に大きくする構成、あるいは、これを蓄積容量
（Ｃst）を徐々に小さくする構成と併用することにより
（２）の条件を満たしていた。一方、本実施形態２で
は、蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃg
d）の双方を、走査電極の給電端から終端に向けて徐々
に大きくすることにより、（２）の条件を満たしてい
る。αstは、（数２３）により定まるものである。（数
２３）より明らかなように、蓄積容量（Ｃst）をも増加
させている本実施形態２の構成は、従来構成に比べてα
stの変動が少なくなり、画素電圧の変動が抑えられる。
この結果、フリッカや輝度むらを大幅に低減することが
できる。 （実施の形態３）実施形態１および実施形態２では、蓄
積容量（Ｃst）とゲート・ドレイン間容量（Ｃgd）の双
方を、走査電極の給電端から終端に向けて徐々に大きく
した。この方法は、ゲート・ドレイン間容量の変化によ
り、第１の容量比αgdを走査電極の給電端から終端に向
けて徐々に大きくし、これに伴う第２の容量比αstの変
化を蓄積容量の変化により解消あるいは低減するもので
ある。本実施形態３は、それとは逆に、蓄積容量の変化
により、第１の容量比αgdを走査電極の給電端から終端
に向けて徐々に大きくし、これに伴う第２の容量比αst
の変化をゲート・ドレイン間容量の変化により解消する
ものである。このため、本実施形態の液晶表示装置で
は、図１に示す画素構成において、次の３つの条件を満
たす構成となっている。 （１）蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃ
gd）の双方を、走査電極の給電端からの距離に応じて異
なった値とする。その一例として、双方を走査電極の給
電端から終端に向けて連続的または段階的に小さくす
る。 （２）第１の容量比αgdが走査電極の給電端からの距離
に応じて連続的にまたは段階的に大きくなるように構成
する。 （３）同一走査電極上にある画素で第２の容量比αstが
ほぼ一定となるように構成する。 本実施形態３の液晶表示装置は、実施形態１に示したも
のと同様に駆動される。実施形態１の説明と同様の理由
により、当段ゲート電圧が立下る時の結合電圧による電
位変化（図２の△Ｖ１や図３の△Ｖ１’）、および、容
量結合駆動による重畳電圧（図２の△Ｖ２や図３の△Ｖ
２’）の双方を表示面内で均一にすることができる。こ
の結果、以下の効果を得ることができる。 （１）画素電圧に結合電圧を重畳することによる映像信
号電圧の低電圧化、および駆動電力の低減 （２）画素電圧均一化によるフリッカや輝度むらの解消 （３）液晶容量を一定にできるので、開口率が画素位置
によって異なることがない。 （実施の形態４）実施形態３には、本発明の理想的な実
施形態を説明した。しかしながら、設計上の制約などが
ある場合には、実施形態３に示した容量に関する３つの
条件のうち、（３）「同一走査電極上にある画素で第２
の容量比αstがほぼ一定となるように構成する」という
条件を除いた残りの２条件のみでも、実用的にはある程
度の効果を得ることができる。本実施形態４は、蓄積容
量とゲート・ドレイン間容量とが、残りの２条件を満た
す構成をとるものである。 （１）蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃ
gd）の双方を走査電極の給電端から終端に向けて連続的
または段階的に小さくする。 （２）第１の容量比αgdが走査電極の給電端からの距離
に応じて連続的にまたは段階的に大きくなるように構成
する。従来例の構成では、蓄積容量（Ｃst）を走査電極
の給電端から終端に向けて徐々に小さくする構成、ある
いは、これをゲート・ドレイン間容量（Ｃgd）を徐々に
大きくする構成と併用することにより（２）の条件を満
たしていた。一方、本実施形態４では、蓄積容量（Ｃs
t）とゲート・ドレイン間容量（Ｃgd）の双方を、走査
電極の給電端から終端に向けて徐々に小さくすることに
より、（２）の条件を満たしている。αstは、（数２
３）により定まるものである。（数２３）より明らかな
ように、ゲート・ドレイン間容量（Ｃgd）をも変化させ
ている本実施形態４の構成は、従来構成に比べてαstの
変動が少なくなり、画素電圧の変動が抑えられる。この
結果、フリッカや輝度むらを大幅に低減することができ
る。 （実施の形態５）本実施形態５には、実施形態１から実
施形態４の表示装置をイン・プレイン・スイッチング
（ＩＰＳ）モードの液晶表示装置に応用した例を示す。
まず、ＩＰＳモードの液晶表示装置の基本構成を図３１
および図３２を用いて説明する。図３１はＩＰＳモード
の液晶表示装置の断面図であり、図３２は１画素の平面
構成を示すものである。図３１の中央部は、図３２のＡ
−Ａ’線に沿った断面構造を示している。図３１におい
て、１１と１２はガラスなどからなる基板であり、１１
は薄膜トランジスタやそれに接続された電極が形成され
たアレイ基板、１２はそれに対向する対向基板である。
２つの基板の間には液晶１３が挟持され、その両端はシ
ール１７により封止されている。１４と１５は偏光表示
を行うための偏光板、１９はカラー表示を行うためのカ
ラーフィルターである。カラーフィルターは対向基板１
２の側に形成されているが、アレイ基板１１の側に形成
してもかまわない。アレイ基板１１の上には、第１の導
電層により走査電極１と共通電極４が形成され、その上
を絶縁膜１８が覆っている。絶縁膜１８の上にある第２
の導電層により画素電極５が形成されている。図３２に
示すように、画素電極５は前段の走査電極１とオーバー
ラップしている。前段の走査電極１とのオーバーラップ
部分が蓄積容量７（Ｃst）を構成する。また、画素電極
５と当段の走査電極１のオーバーラップする部分が走査
電極−画素電極間容量Ｃgdを構成する。図３２に示すよ
うに、共通電極４には分枝部分４Ａが形成されている。
これは画素電極５と平行に対峙し、液晶層に電界を印加
するための対向電極として働く。画素電極５と共通電極
４の間の容量が、共通電極−画素電極間容量Ｃlcを構成
するが、ここには液晶層を介した容量と、両電極が幾何
学的にオーバーラップすることにより形成される容量の
両方が含まれる。液晶層を介した容量は公式を用いて計
算するのは困難であるが、実測で求めてもよいし、シミ
ュレーションにより求めてもよい。ＴＦＴ３は半導体部
分９と３つの電極から構成されており、ゲート電極は走
査電極１に、ソース電極は映像信号配線２に、ドレイン
電極は画素電極５に、それぞれ接続されている。図３８
の回路構成の場合、隣接画素は図３２のパターンが上下
逆転したレイアウトになっている。次に、本発明の第１
の表示装置を以上のＩＰＳモード液晶の表示装置に適用
する場合の具体例について述べる。図５は、本実施形態
５の液晶表示装置の画素構成例を示す平面図、図６はＴ
ＦＴ部分の拡大図である。図５において、１は走査電
極、２は映像信号電極であり、３は薄膜トランジスタ
（ＴＦＴ）、５は画素電極である。５１は対向電極であ
り、画素電極５との間に発生する電界によって液晶の配
列が制御されて表示が行われる。対向電極５１は共通電
極５２によって相互に接続されている。画素電極５とＴ
ＦＴのゲート部５３とがオーバーラップする部分がゲー
ト・ドレイン間容量１０を構成し、画素電極５と前段の
走査電極１がオーバーラップする部分が蓄積容量７を形
成している。図５および図６は、実施形態１と２で説明
した液晶表示装置に対応するもので、ゲート・ドレイン
間容量と蓄積容量の双方が、給電側より終端側で大きく
されている。ゲート・ドレイン間容量の増減は、ＴＦＴ
のチャネル幅ｗとチャネル長ｌを各画素で等しく保ちな
がら行うのが望ましい。こうすれば、各画素におけるＴ
ＦＴの特性を揃えて、さらに均一な表示を行うことがで
きる。具体的には、図５や図６に示すように薄膜トラン
ジスタにおけるゲート部分の形状を変え、オーバーラッ
プ部分の幅を給電側で小さく（幅ａ）、終端側で大きく
（幅ｂ）とすればよい。こうすれば、所望のゲート・ド
レイン間容量を得るためのパターンを容易に設計でき
る。 （実施の形態６）本実施形態６には、実施形態１から実
施形態４の液晶表示装置をツイスト・ネマティック（Ｔ
Ｎ）モードの表示に応用した例を示す。図７は、本実施
形態６の液晶表示装置の画素構成例を示す平面図であ
る。図５との違いは、画素電極５が画素領域のほぼ全体
を覆い、図示していないが対向基板上には対向電極があ
り、これと画素電極５との間に発生する電界によって液
晶の配列が制御されて表示が行われることである。な
お、ＴＦＴ部分の拡大図は上記実施形態と同じく図６に
示すものである。本実施形態６においても実施形態５と
同様に、画素電極５とＴＦＴのゲート部７３とがオーバ
ーラップする部分がゲート・ドレイン間容量１０を構成
し、画素電極５と前段の走査電極１がオーバーラップす
る部分が蓄積容量７を形成している。実施形態１と２で
説明した液晶表示装置に対応するようにゲート・ドレイ
ン間容量と蓄積容量の双方が、給電側より終端側で大き
くされている。図７の構成においても、ゲート・ドレイ
ン間容量の増減は、ＴＦＴのチャネル幅ｗとチャネル長
ｌを各画素で等しく保ちながら行うのが望ましい。こう
すれば、各画素におけるＴＦＴの特性を揃えて、さらに
均一な表示を行うことができる。具体的には第５の実施
形態と同じく、図７や図６に示すように薄膜トランジス
タにおけるゲート部分の形状を変え、オーバーラップ部
分の幅を給電側で小さく（幅ａ）、終端側で大きく（幅
ｂ）とすればよい。こうすれば、所望のゲート・ドレイ
ン間容量を得るためのパターンを容易に設計できる。な
お、実施形態５および実施形態６では、実施形態１およ
び実施形態２の液晶表示装置に対応する画素の具体的構
成について説明したが、これは実施形態３および実施形
態４の液晶表示装置にも適用できる。即ち、実施形態３
あるいは実施形態４の液晶表示装置では、ゲート・ドレ
イン間容量と蓄積容量の双方を給電側より終端側で小さ
くする必要があるので、図５、図６、図７の給電側と終
端側の構成を逆転させて考えればよい。但し、それぞれ
の容量値については、これらの実施形態で説明したよう
にして定める必要がある。 （実施の形態７）本発明の第２の表示装置の実施形態を
示す。本実施形態７の表示装置は、画素電極と走査電極
のうち当段の走査電極を除くものとの間に第１の蓄積容
量を有し、画素電極と蓄積容量電極との間に第２の蓄積
容量を有するものである。図８は本発明の実施形態７に
おける液晶表示装置の基本構成を示す図である。図にお
いて、１は走査電極、２は映像信号電極であり、その交
点にはスイッチング素子としての薄膜トランジスタ（Ｔ
ＦＴ）３が形成されている。ＴＦＴ３のゲート電極は走
査電極１に、ソース電極は映像信号配線２に、ドレイン
電極は画素電極５に、それぞれ接続されている。画素の
容量は、３つの容量６・７・８から構成されている。液
晶容量６は液晶を介在して画素電極５と対向電極の間に
形成され、この両端に印加された電圧により液晶が動作
する。対向電極には対向電極電位Ｖcntが与えられてい
る。液晶容量６には、２つの蓄積容量が並列に形成され
ている。これらの並列容量は、液晶容量６からの電荷が
漏れた場合にこれを補償して、液晶の動作を安定化させ
る。第１の蓄積容量７は画素電極５と前段の走査電極１
の間に形成され、第２の蓄積容量８は画素電極５と共通
電極４の間に形成されている。また、図示されていない
がＴＦＴのゲートとドレインの間には、ゲート・ドレイ
ン間容量Ｃgdが存在する。液晶表示装置はマトリクス状
に配置された画素を持っているが、図８にはｎ行目の画
素と周辺の電極配線を示し、他の部分は省略している。
Ｇ(n-1)はｎ−１行目の走査電極、Ｇ(n)はｎ行目の走査
電極であり、ＣＯＭ(n-1)はｎ−１行目の共通電極、Ｃ
ＯＭ(n)はｎ行目の共通電極である。またＳ(1)は１列目
の映像信号配線、Ｓ(p)はｐ列目（最終列）の映像信号
配線である。図８では対向電極と共通電極４とは別々に
示されているが、ＩＰＳの場合は、対向電極と共通電極
４とは同一に構成される。そして、画素電極５と共通電
極４が液晶を介して対向している部分が液晶容量６とな
り、画素電極５と共通電極４が絶縁層などをはさんで対
向している部分が第２の蓄積容量８となる。この液晶表
示装置は、次に示すように駆動される。各電極に与えら
れる駆動波形の形状は、従来の容量結合駆動と同様、図
３５に示すものである。即ち、まずｎ行目の走査電極Ｇ
(n)にオン電圧を印加してＴＦＴを導通させて画素を充
電し、次いで走査電圧をオフレベルにしてＴＦＴを非導
通とし、その後に前段の走査電極Ｇ(n-1)にステップ電
圧を印加して第１の蓄積容量７を介した結合電圧を重畳
する。本実施形態７の液晶表示装置では、結合電圧を重
畳するときに第２の蓄積容量８が液晶容量６の並列容量
となるため、下向きの結合電圧が（数２６）、上向きの
結合電圧が（数２７）で表される。これを考慮して各部
の電圧を設定した。 （数２６） αst1・Vg(+) （数２７） αst1・Vg(-) ここで、αst1は第４の容量比であり、αst1＝（Ｃst1
／Ｃtot）である。なお、Ｃtotは画素電極に接続された
全容量であり、通常、Ｃst1＋Ｃst2＋Ｃgd＋Ｃlcとなる
が、画素電極にそれ以外の容量がある場合には、当該容
量も含むものである。また、ゲート・ドレイン間容量
（Ｃgd）に並列に形成された容量成分もＣgdに含めるこ
ととする。本実施形態７の液晶表示装置の特徴は、従来
は各画素に１つずつ配置されていた蓄積容量を２つに分
けて、その一方を共通配線上に、他方を前段走査配線上
に形成したことと、前段走査配線上の蓄積容量を用いた
容量結合駆動を行っていることにある。この結果、以下
の効果を得ることができる。 （１）画素電圧に結合電圧を重畳することによる映像信
号電圧の低電圧化、および駆動電力の低減 （２）走査線時定数の影響に起因する走査線給電端から
の距離に応じた画素充電時間の減少および再充電時間の
増加の低減。 つまり、画素充電時間を長く保ち、再充電時間を短く低
減することができ、画素充電不足による輝度むらや、画
素再充電のばらつきによるフリッカを少なくすることが
できる。図９は、パネルサイズの増大に伴う終端画素の
輝度低下の度合いを示した図である。パネル全面に白表
示を行った場合に給電端画素の輝度を１００％として、
終端画素の輝度をシミュレ−ションした結果を示してい
る。画素数は、７２０（縦）×１２８０（横）であり、
従来構成の液晶表示装置を容量結合駆動した場合と、本
発明の液晶表示装置を容量結合した場合が比較されてい
る。蓄積容量（の和）は両者で等しいものとした。ま
た、本発明の液晶表示装置のデータは一例として、蓄積
容量を半分に分けて、一方を共通配線上に、他方を前段
走査配線上に形成した場合を示している。従来の液晶表
示装置では、対角１５型（３８１ｍｍ）付近で終端画素
の輝度が９５％になって表示むらが目立ち始めるが、本
発明の液晶表示装置を用いることにより、対角２７型
（６８６ｍｍ）まで均一な表示を行うことができる。ま
た、走査波形歪の低減により、容量カップリング現象に
よるフリッカの発生も抑制される。本実施形態７の液晶
表示装置は高解像度の液晶表示装置に対しても有効であ
る。液晶表示装置の解像度が増すと１走査線当たりの充
電時間が減少する。この場合にも走査電極の終端側で充
電不足となり、大型化と同様の表示むらが発生する。本
実施形態７の液晶表示装置は、上記と同様の原理により
走査配線の時定数を低減し、終端画素の実効的な充電時
間を延ばして画素充電時間を長く保ち、画素充電不足に
よる輝度むらを低減できる。さらに、本実施形態７の液
晶表示装置は再充電時間を短く低減することができるの
で、画素再充電のばらつきによるフリッカも低減するこ
とができる。 （実施の形態８）実施形態７で説明した本発明の第２の
表示装置の構成は、特にイン・プレーン・スイッチング
モードなど、液晶容量の小さい表示方式に適用するのが
好適である。以下、図面を用いて実施形態８について説
明する。図１０は本実施形態８に係る液晶表示装置の断
面図であり、図１１は１画素の平面構成を示すものであ
る。図１０の中央部は、図１１のＡ−Ａ’線に沿った断
面構造を示している。図１０において、１１と１２はガ
ラスなどからなる基板であり、１１は薄膜トランジスタ
やそれに接続された電極が形成されたアレイ基板、１２
はそれに対向する対向基板である。２つの基板の間には
液晶１３が挟持され、その両端はシール１７により封止
されている。１４と１５は偏光表示を行うための偏光
板、１９はカラー表示を行うためのカラーフィルターで
ある。カラーフィルターは対向基板１２の側に形成され
ているが、アレイ基板１１の側に形成してもかまわな
い。アレイ基板１１の上には、第１の導電層により走査
電極１と共通電極４が形成され、その上を絶縁膜１８が
覆っている。絶縁膜１８の上にある第２の導電層により
画素電極５が形成されている。図１１に示すように、画
素電極５は共通電極４および前段の走査電極１とオーバ
ーラップしている。前段の走査電極１とのオーバーラッ
プ部分が第１の蓄積容量７を、共通電極４とのオーバー
ラップ部分が第２の蓄積容量８を構成する。図１１に示
すように、共通電極４には分枝部分４Ａが形成されてい
る。これは画素電極５と平行に対峙し、液晶層に電界を
印加するための対向電極として働く。すなわち、図８に
おける共通電極４と対向電極は同一のものである。ま
た、ＴＦＴ３は半導体部分９と３つの電極から構成され
ており、ゲート電極は走査電極１に、ソース電極は映像
信号配線２に、ドレイン電極は画素電極５に、それぞれ
接続されている。液晶容量が小さい場合に従来の構成を
用いて容量結合駆動を行うと、前段の走査電極の電位変
動が画素電極電位に影響し、これが横筋となって表示品
位が損なわれることがある。即ち、従来の蓄積容量を分
割しない場合の第２の容量比αstである、Ｃst／（Ｃst
＋Ｃgd＋Ｃlc）が１に近づいているので、駆動ＩＣの出
力偏差などによるＶg(+)やＶg(-)のバラツキが、そのま
ま画素電極電位のバラツキとなってしまう。また、電源
変動などにより走査電位のオフレベルが変動すると、そ
れが直接に画素電極電位に影響する。しかし、本実施形
態８の構成を用いれば、第２の蓄積容量Ｃst2が液晶容
量Ｃlcの並列容量として働くので、（数２６）や（数２
７）における、第４の容量比αst1の値を適度なものに
調整することができ、前段の走査電極の電位変動が画素
電極電位に及ぼす影響を緩和して横筋の発生を抑えるこ
とができる。ＩＰＳモードの液晶の電気−光学特性は、
２．５ボルト程度の電圧幅で暗状態から明状態に変化す
る。階調表示は、８ビット即ち２５６階調で行われるの
が通常であり、１階調当たりの電圧幅は１０ｍＶ程度で
ある。一方、走査側駆動ＩＣのオンオフ出力電圧幅は２
０から３０ボルト程度であり、０．１パーセントの偏差
が２０〜３０ｍＶに相当する。そこで、Ｃst1／（Ｃst1
＋Ｃst2＋Ｃgd＋Ｃlc）の値を０．５以下、望ましくは
０．３以下にすれば、走査側駆動ＩＣの０．１パーセン
トの出力偏差を１階調の電圧幅より小さくすることがで
き、横筋として見えなくすることができる。本発明の構
成をＩＰＳモードに用いる場合、さらに次のような効果
もある。ＩＰＳモードは、現在広く用いられているツイ
ストネマティックモードに比べて液晶容量が１０分の１
程度である。このため、画素電極電位の安定化のために
は、ＴＮ型より大きな蓄積容量が必要となる。これを走
査電極上あるいは共通電極上のいずれか一方にのみ形成
しようとすると、場合によっては面積が不足して線幅を
広げる必要が生じ、開口率の低下を招く。本実施形態８
の構成を用いれば、開口率の低下を招くことなく、十分
な蓄積容量を形成して画素電極電位変動を防止できるの
で、明るく高品位な表示を行うことができる。なお、本
実施形態８で説明した効果は、ＴＮ型より大幅に液晶容
量が小さい方式であればどのような方式でも発揮され
る。例えば、図１２の（ａ）のように画素電極２１と対
向電極２２が同一基板２３上にある構成、（ｂ）や
（ｃ）のように対向電極２２を対向基板２４に形成して
基板に平行な電界あるいは斜め方向の電界で液晶を動作
させる構成である。これらは、液晶２５に電界を印加す
るための画素電極２１と対向電極２２が平行平板容量を
形成しておらず、図１２（ｄ）のＴＮ型に比べて液晶容
量が小さい。このようなものであれば、対向電極がアレ
イ基板２３の側にある場合でも、対向基板２４の側にあ
る場合でも、実施形態７で説明した効果に加えて、実施
形態８で説明した効果を得ることができる。 （実施の形態９）実施形態９にかかる本発明の第２の表
示装置は、実施形態７の表示装置において、（数２８）
で定義される第３の容量比αgd1＝Ｃgd／Ｃtotが、走査
電極の給電端からの距離に応じて連続的にまたは段階的
に増加するように構成したものである。一例として、図
８に示す液晶表示装置において、第３の容量比αgd1を
走査電極の給電端から終端に向かって徐々に大きくして
いったものである。 （数２８） αgd1＝Ｃgd／Ｃtot ここで、Ｃtotは画素電極に接続される全容量であり、
通常、Ｃst1＋Ｃst2＋Ｃgd＋Ｃlcとなるが、画素電極に
それ以外の容量がある場合には、当該容量も含むもので
ある。また、ゲート・ドレイン間容量（Ｃgd）に並列に
形成された容量成分もＣgdに含めることとする。図１３
は、その構成の一例を示すものであり、画素電極５の形
状を変えることにより、第１の蓄積容量７（Ｃst1）と
第２の蓄積容量８（Ｃst2）の大きさが給電側で大き
く、終端側で小さくされている。Ｃst1とＣst2は（数２
８）の分母にあるので、第３の容量比αgd1は給電端で
小さく、終端で大きくなる。従来技術の課題として説明
した図４１のように、薄膜トランジスタを用いた液晶表
示装置で走査電圧に歪が生じると、充電が完全に行われ
た場合でも、再充電現象により画素電圧に不均一が生じ
る。つまり、図４１下段左に示すように、ゲート電位を
オン状態にして画素を電位Ｖsに充電した後、ゲート電
圧の立下り時の容量カップリングの影響により、突き抜
け電位が発生し、画素電極電位は（数２９）で示される
△Ｖa1だけ低下する。 （数２９） ΔＶa1＝αgd1・ΔVgon ここで、ΔVgon＝（Vgon−Vgoff） ゲート電位波形に歪のない給電端では、すぐに薄膜トラ
ンジスタがオフ状態となり画素電極電位ＶdはＶs−△Ｖ
1に落ち着く。しかし、走査電極から供給されるゲート
電位波形が、終端では配線時定数の影響により歪んでい
るので、図４１中段に示すように薄膜トランジスタがオ
フ状態になるまでにΔｔの時間が必要となり、このΔｔ
の間に画素電極電位ＶdはＶsに向かって再び充電され、
突き抜け電位△Ｖa1が一部打ち消され、図４１下段右の
ようにΔＶa1’だけ高い電位となる。この結果、画素電
極電位ＶdのＤＣレベルが給電端と終端でずれ、フリッ
カ現象を初めとする表示むらが生じる。これに対し本実
施形態９の液晶表示装置によれば、（数２８）で定義さ
れる第３の容量比αgd1を走査電極の終端側で大きくす
ることによって、（数２９）のΔＶa1が終端で大きくな
るように設定している。具体的には図１４に示すよう
に、終端でのゲート電圧立下り時の容量カップリングに
よる電位の低下（図１４の下段右において点線で示した
曲線ａ）が給電端よりも丁度ΔＶa1’だけ大きくなるよ
うに設定する。従って、図１４下段右に示すように、終
端におけるΔｔ間の再充電による画素の電位変化ΔＶ’
を差し引くと終端での画素電極電位は給電端での画素電
極電位と等しくなるところで落ち着く。このように、画
素電極電位が最終的に到達するレベルが給電端と終端で
等しくなって、フリッカを初めとするむらが生じず、均
一な表示を行なうことができる。第３の容量比αgd1を
変化させる度合いは、各部電圧波形のコンピュータシミ
ュレーションなどにより求めることができる。なお、上
記の説明では、第１の蓄積容量（Ｃst1）と第２の蓄積
容量（Ｃst2）の双方を給電側で大きく終端側で小さく
したが、これはいずれか一方でも構わない。また、ゲー
ト・ドレイン間容量（Ｃgd）を給電側で小さく終端側で
大きくしても同様の効果が得られるし、これを上記に説
明した蓄積容量の変化と組み合せることもできる。ゲー
ト・ドレイン間容量（Ｃgd）を変化させるには、例え
ば、図１３においてＴＦＴのゲートとドレインの重なり
部分３１の面積を変えればよい。要は、（数２８）中に
ある、第１の蓄積容量（Ｃst1）、第２の蓄積容量（Ｃs
t2）、ゲート・ドレイン間容量（Ｃgd）、液晶容量（Ｃ
lc）の少なくとも１つを、終端側のαgd1が大きくなる
ように変化させればよい。 （実施の形態１０）本実施形態１０にかかる本発明の第
２の表示装置は、実施形態９で説明した液晶表示装置に
おいて、さらに（数３０）で定義される第４の容量比α
st1が同一走査電極上にある画素で一定となるように、
各画素の容量値を設定したものである。 （数３０） αst1＝Ｃst1／Ｃtot ここで、Ｃtotは画素電極に接続される全容量であり、
通常、Ｃst1＋Ｃst2＋Ｃgd＋Ｃlcとなるが、画素電極に
それ以外の容量がある場合には、当該容量も含むもので
ある。また、ゲート・ドレイン間容量（Ｃgd）に並列に
形成された容量成分もＣgdに含めることとする。図１５
と図１６は、前段走査電極上の蓄積容量を介して容量結
合駆動を行なう場合のゲート電位（走査電極電位）と画
素電極電位の時間変化を示したものである。ゲート電位
は当画素に接続されたＴＦＴのもの（当段）と、容量結
合に関するもの（前段）の両者が記されている。画素電
圧は上下に隣接する画素でその極性が反転されているも
のとし、当段の画素が正電位に充電される奇数フレーム
の電位変化を図１５に、これとは電圧極性が反転された
偶数フレームの電位変化を図１６に示している。これら
の図において、画素は正の充電期間にはＶs(+)に、負の
充電期間にはＶs(-)に一旦充電される。次いで当段ゲー
ト電圧が立下る時に、画素電極電位は下向きの結合電圧
（図１５のΔＶ１や図１６の△Ｖ１’）により変化する
が、この変化量は実施形態９で説明した構成により、走
査電圧の給電側と終端側で最終的には同一レベルにな
る。前段ゲート電位がステップ状に変化すると、第1の
蓄積容量を介して結合電圧Ｖ２またはＶ２’が画素電極
電位に重畳される。これは、前段ゲート電位の変化量に
（数３０）に示す第４の容量比αst1を掛けたものにな
る。実施形態９に示した構成では、（数２８）を構成す
る４つの容量を終端側のαgd1が大きくなるように変化
させている。例えば、４つの容量のうち１つだけを変化
させてこのようにすると、給電端側画素と終端側画素で
（数３０）の第４の容量比αst1が異なり、画素電極電
位に重畳される結合電圧Ｖ２やＶ２’に差が生じて、新
たな表示むらが引き起こされてしまう。本実施形態１０
では、上記の４つの容量のうち少なくとも２つを、給電
端側画素から終端画素に向けて変化させ、（数２８）の
αgd1が給電端から終端に向かって徐々に大きくなるよ
うにし、かつ（数３０）のαst1が一定となるようにし
ている。これにより、画素電極電位に重畳される結合電
圧Ｖ２やＶ２’を画素の位置によらず一定とし、実施形
態９の液晶表示装置に比べて、さらに均一な表示を行う
ことができる。一例として、第１の蓄積容量（Ｃst1）
と第２の蓄積容量（Ｃst2）の双方を、給電側で大き
く、終端側で小さくする図１３の構成を考える。まず、
実施形態９で説明したように、Ｃst1とＣst2の和を終端
側に向かって小さくしていく。ゲート・ドレイン間容量
（Ｃgd）と液晶容量（Ｃlc）が蓄積容量に比べて十分に
小さく（数３０）においてＣgdとＣlcが無視できる場
合、Ｃst1とＣst2の比が一定であるようにこの和を配分
すれば、（数３０）のαst1の値を一定に保ちながら
（数２８）のαgd1を終端側に向かって徐々に大きくす
ることができる。また、ＣgdやＣlcが無視できない場合
には、これらを考慮してＣst1とＣst2の配分比を決めれ
ばよい。なお、このような構成はＣst1とＣst2の組に限
るわけではない。例えば、ＣgdとＣst1の組を用いるこ
ともでき、両者の和が一定になるようにしながら、給電
端から終端に向かってＣgdを小さく、Ｃst2を大きくし
ていっても同様の効果を得ることができる。さらに３つ
あるいは４つの容量を画素ごとに変化させてもよい。 （実施の形態１１）実施形態１１にかかる本発明の第２
の表示装置では、実施形態９で述べた、第３の容量比α
gd1＝Ｃgd／Ｃtotが、走査電極の給電端からの距離に応
じて連続的にまたは段階的に増加する構成、、実施形態
１０で述べた、第４の容量比αst1が同一走査電極上に
ある画素で一定となるように各画素の容量値を設定した
構成のさらなるバリエーションについて述べる。第１の
バリエーションは、第１の蓄積容量Ｃst1と第２の蓄積
容量Ｃst2を、両者の比を一定に保って、走査電極の給
電端からの距離に応じて減少させた例である。これは、
（数２８）の第３の容量比αgd1を給電端からの距離に
応じて増加させる構成である。この構成によれば、どち
らか一方のみを増加させる場合に比べて、（数３０）の
αst1の値が変化しにくく、結合電圧のむらが生じにく
いという利点がある。第２のバリエーションは、ゲート
・ドレイン間容量Ｃgdを走査電極の給電端からの距離に
応じて増加させるものである。これも（数２８）の第３
の容量比αgd1を給電端からの距離に応じて増加させる
構成である。ゲート・ドレイン間容量Ｃgdは他の容量に
比べて小さいので、この構成も（数３０）の第４の容量
比αst1の値が変化しにくく、結合電圧のむらが生じに
くいという利点がある。第３のバリエーションは、第１
の蓄積容量Ｃst1と第２の蓄積容量Ｃst2の双方を、（数
３０）の第４の容量比αst1の値を一定に保つように、
走査電極の給電端からの距離に応じて減少させるもので
ある。（数２８）の第３の容量比αgd1は自動的に給電
端からの距離に応じて増加する。この構成は変化させる
容量が２つであるため簡便であり、かつ、第２の実施形
態で説明したように、比較的分かりやすい方法で各容量
の値を定めることができる。第４のバリエーションは、
ゲート・ドレイン間容量Ｃgdおよび第１の蓄積容量Ｃst
1を、走査電極の給電端からの距離に応じて増加させる
ものである。容量の値は（数３０）の第４の容量比αst
1の値を一定に保つように定めた。（数２８）の第３の
容量比αgd1は自動的に給電端からの距離に応じて増加
する。この構成も、変化させる容量が２つであるため簡
便である。第５のバリエーションは、ゲート・ドレイン
間容量Ｃgdを走査電極の給電端からの距離に応じて増加
させ、第２の蓄積容量Ｃst2を走査電極の給電端からの
距離に応じて減少させた。容量の値は（数３０）の第４
の容量比αst1の値を一定に保つように定めた。この構
成も、変化させる容量が２つであるため簡便である。ま
た、ゲート・ドレイン間容量Ｃgdと第２の蓄積容量Ｃst
2の和を一定に保てば（数３０）の第４の容量比αst1の
値が一定に保たれるので、容量の決定が簡単であるとい
う特長もある。 （実施形態１２）本発明の第３の表示装置の実施形態を
示す。本発明の第３の表示装置は、信号電圧の極性反転
駆動の方式を採用した構成において、奇数フレーム、偶
数フレーム両者間でトランジスタスイッチングタイミン
グがずれることに起因する表示むらを低減し、また、カ
ラム反転、ドット反転方式を採用し、画素電極へ印加さ
れる信号電位が正方向であるか負方向であるかの違いに
より、トランジスタスイッチングタイミングがずれるこ
とに起因する表示むらを低減したものである。図３８お
よび図３９に示したようなカラム反転、ドット反転方式
による構成を検討すると、次の［１］と［２］の問題が
あることが分かった。 ［１］図３８中の画素Ｐと画素Ｑは構造的には鏡面対称
であるが、動作的には必ずしも対称ではない。なぜな
ら、図３９のように走査方向を上から下への方向と規定
すると、ある走査電極が選択されるときに補償電位にな
る走査電極は画素Ｐの場合は走査方向に対して後側、画
素Ｑの場合は走査方向に対して前側という違いがあるか
らである。この差によって両画素での画素電極保持電位
が僅かに異なり、液晶に印加される電圧実効値が異な
り、その結果表示輝度の差が発生する。これは１列毎の
輝度の濃淡パターンであるので縦方向のスジ（縞模様）
として観察される。 ［２］図３８の画素構造をもつ液晶表示装置と、図３７
の画素構造をもつそれを実際に駆動させて比較観察した
場合、前者のほうがフリッカや面内での輝度ムラが顕著
に発生することが結果明らかになった。まず、上記
［１］の原因を解析する。図３８において、走査電極Ｇ
１が選択されるときに、奇数フレームにおいては画素Ｐ
は正に、画素Ｑは負に充電される。一方、偶数フレーム
では画素Ｐが負に、画素Ｑが正に充電される。そして、
図３９の波形で走査電極Ｇ１のVgonからの立ち下がりの
部分に注目し、奇数フレームおよび偶数フレームでの走
査電極電位波形を重ねて描くと図４２のようになる。偶
奇フレームで波形の立ち下がり先が異なる（Vge(+)およ
びVge(-)）ことにより、仮に変化の時定数が同じであっ
ても波形自体が異なったものになる。また、スイッチン
グ閾値電圧は正に充電された場合と負に充電された場合
とで異なり、同図で示したレベルで表される。これらを
基にして、画素Ｐおよび画素Ｑでの奇数フレームおよび
偶数フレームでの再充電電流発生期間を示すと同図のよ
うに表される。４通りの再充電発生期間がすべて異なる
ので、再充電電圧ΔVbもすべて異なることになる。い
ま、画素Ｐおよび画素Ｑの正充電時および負充電時の再
充電電圧をΔVb(P,+)、ΔVb(P,-)、およびΔVb(Q,+)、
ΔVb(Q,-)とすると、同図からわかるように、（数３
１）のような大小関係があることがわかる。 （数３１） ΔVb(P,+)＞ΔVb(Q,+) ΔVb(Q,-)＞ΔVb(P,-) ΔVb(Q,-)−ΔVb(P,-)＞ΔVb(P,+)−ΔVb(Q,+) これは、走査電極波形の立ち下がり曲線の違いによって
発生する関係式である。さて、画素Ｐおよび画素Ｑの正
充電時および負充電時の画素電極保持電位をVdo(P,+)、
Vdo(P,-)、およびVdo(Q,+)、Vdo(Q,-)画素電極保持電位
とすると、上述の再充電の効果を加えて、（数３２）の
ように表せる。 （数３２） Vdo(P,+)=Vsig(+)−αstΔVge(-)−αgdΔVgon＋ΔVb
(P,+) Vdo(P,-)=Vsig(-)−αstΔVge(+)−αgdΔVgon＋ΔVb
(P,-) Vdo(Q,+)=Vsig(+)−αstΔVge(-)−αgdΔVgon＋ΔVb
(Q,+) Vdo(Q,-)=Vsig(-)−αstΔVge(+)−αgdΔVgon＋ΔVb
(Q,-) 正充電と負充電での画素電極保持電位の差の半分が液晶
に印加される電圧の実効値であり、画素Ｐと画素Ｑのそ
れぞれについてVeff(P)、Veff(Q)で表すと、（数３３）
のようになる。 （数３３） Veff(P) ＝[[Vsig(+)-Vsig(-)]+αstVgep+[ΔVb(P,+)-ΔVb(P,-)]]／２ Veff(Q) ＝[[Vsig(+)-Vsig(-)]+αstVgep+[ΔVb(Q,+)-ΔVb(Q,-)]]／２ 但し、Vgepは（数３４）で表される。 （数３４） Vgep＝ΔVge(+)−ΔVge(-)＝Vge(+)−Vge(-) （数３３）の両式を比較したときに、違う値になるのは
再充電電圧に関する項のみであり、（数３１）の第1
式、第2式を考えると（数３５）の関係式があることが
わかる。 （数３５） Veff(P)＞Veff(Q) このように、両画素で液晶印加電圧の実効値が異なるこ
とになり、画素の輝度が異なって、縦スジとして観測さ
れることになる。次に、上記［２］の原因を解析する。
この原因を解明するためには、共通電極電位の変動を考
慮しなければならないことがわかった。いま、隣接する
2画素の構造を抜き出して描くと図１７のようになる。
充電が完了して走査電極電位が立ち下がるときに、画素
Ｐの画素電極電位は突き抜けにより低下する。しかし、
同時に画素ＱのＣstおよびＣlcによって作られる走査電
極（G1）−対向電極（COM）間の容量結合（矢印で示
す）により、対向電極の電位が低下する（G-COM間の容
量パスとして、画素PのＣgd-Ｃlcも考えられるが、Ｃgd
はＣstおよびＣlcに比べれば十分小さいので、大きな寄
与にはならない）。この電位低下は共通電極の電位固定
端に近い画面周辺部では小さいが、電位固定端から遠い
部分では大きくなる。対向電極電位が低下するとそれに
引っ張られて画素Ｐの画素電極電位もさらに低下する。
すると、対向電極電位が全く変化しない場合に比べて大
きい再充電電流が画素Ｐの画素電極に向けて流れる。従
って、画面中央での画素電極保持電位が端部に比べて非
常に大きくなり、フリッカや輝度傾斜が発生する原因と
なる。これは図１７の回路的な構成そのものに起因して
発生するものであり、従来例の図３７のようなパターン
ではそれほど顕著に発生しないものである（図３７のパ
ターンでは走査電極と共通電極の間にＣst-Ｃlcのよう
な大きな容量による結合はない）。フリッカと輝度傾斜
について数式的に説明すると次のようになる。いま、
（数３２）で画素Pと画素QのDC平均レベルVdcと平均実
効値Veffを計算すると（数３６）のようになる。 （数３６） Vdc＝[Vdo(P,+)＋Vdo(P,-)＋Vdo(Q,+)＋Vdo(Q,-)]／４ ＝[Vsig(+)＋Vsig(-)]／２−αstΔVgec−αgdΔVgon ＋[ΔVb(P,+)＋ΔVb(P,-)＋ΔVb(Q,+)＋ΔVb(Q,-)]／４ Veff＝[Vdo(P,+)−Vdo(P,-)＋Vdo(Q,+)−Vdo(Q,-)]／４ ＝[Vsig(+)−Vsig(-)]／２＋αstVgep／２ ＋[ΔVb(P,+)−ΔVb(P,-)＋ΔVb(Q,+)−ΔVb(Q,-)]／４ 但し、ΔVgecは（数３７）で表される。 （数３７） ΔVgec＝[ΔVge(+)＋ΔVge(-)]／２＝[Vge(+)＋Vge(-)]
／２−Vgoff （数３６）の第１式は、画素電極電位の実効的な平均値
がVdcであり、共通電極の電位をこれと同じ電位にすれ
ば液晶に印加される電圧の時間平均値が0になり、フリ
ッカが見えなくなるということを示している。しかし、
今のように、ΔVb(P,+)、ΔVb(P,-)、およびΔVb(Q,
+)、ΔVb(Q,-)が画面端部と中央で異なり、従ってVdcの
値も異なる場合、画面端部と中央で同時にフリッカをな
くすことは不可能である。すなわち、全面でフリッカを
なくすことができず、画面上のどこかではフリッカが残
ることが理解できる。（数３６）の第２式はΔVb(P,
+)、ΔVb(P,-)、およびΔVb(Q,+)、ΔVb(Q,-)が画面端
部と中央で異なることにより、Veffも異なり、輝度傾斜
が発生するということを示している。以上の分析を行っ
た上で、これらの縦スジ、輝度傾斜、およびフリッカを
なくすための手段を見いだした。これが本発明の第３の
表示装置の基本的な考えであり、画素Ｐと画素Ｑの間で
αstおよびαgdの値に差をつけ、かつこれらに画面内で
傾斜をもたせるというものである。以下、実施形態１２
の表示装置の構成例および動作例について説明する。い
ま、αstおよびαgdが画素Ｐと画素Ｑで異なるとし、か
つ画面内でもその値が一定でない（すなわち、Ｃgd、Ｃ
st、およびＣlcが一定でない）とする。そして、画面端
部と中央での画素Ｐおよび画素Ｑにおけるαstおよびα
gdを代表させてそれぞれαst(P,O)、αst(P,E)、αst
(Q,O)、αst(Q,E)、およびαgd(P,O)、αgd(P,E)、αgd
(Q,O)、αgd(Q,E)で表すとする。ここでOは画面端部、
Ｅは画面中央であることを示している。端部（０）と中
央（Ｅ）の間では、αstおよびαgdは０とＥで示した値
の間で徐々に変化しているとする。画素Ｐおよび画素Ｑ
それぞれの画面端部および中央で、正および負に充電さ
れる場合について、（数３２）を適用すると（数３８）
の８個の式が得られる。 （数３８） Vdo(P,0,+)＝Vsig(+)-αst(P,0)ΔVge(-)-αgd(P,0)ΔV
gon+ΔVb(P,0,+) Vdo(P,0,-)＝Vsig(-)-αst(P,0)ΔVge(+)-αgd(P,0)ΔV
gon+ΔVb(P,0,-) Vdo(P,E,+)＝Vsig(+)-αst(P,E)ΔVge(-)-αgd(P,E)ΔV
gon+ΔVb(P,E,+) Vdo(P,E,-)＝Vsig(-)-αst(P,E)ΔVge(+)-αgd(P,E)ΔV
gon+ΔVb(P,E,-) Vdo(Q,0,+)＝Vsig(+)-αst(Q,0)ΔVge(-)-αgd(Q,0)ΔV
gon+ΔVb(Q,0,+) Vdo(Q,0,-)＝Vsig(-)-αst(Q,0)ΔVge(+)-αgd(Q,0)ΔV
gon+ΔVb(Q,0,-) Vdo(Q,E,+)＝Vsig(+)-αst(Q,E)ΔVge(-)-αgd(Q,E)ΔV
gon+ΔVb(Q,E,+) Vdo(Q,E,-)＝Vsig(-)-αst(Q,E)ΔVge(+)-αgd(Q,E)ΔV
gon+ΔVb(Q,E,-) なお、ここで、例えばVdo(i, j,±)（i=PまたはQ、j=O
またはE）という表記は、画素ｉにおける位置ｊ（ j=O
→画面両端、 j=E→画面中央）での正充電時（＋）また
は負充電時（−）に関する量であるという意味である。
Vsig(±)、ΔVb(i, j,±)に関しても同様である。従来
例の場合はΔVbの値が画素Ｐと画素Ｑ、あるいは画面中
央と端部で異なっていたことにより、Vdoも同じように
異なり、縦スジ、フリッカ、および輝度傾斜が発生して
いた。本発明では各４つずつのαstおよびαgdの値を独
立に変化させることによりΔVbの値の違いを補正しよう
とするものである。いま、画面端部と中央における、画
素Ｐと画素Ｑの実効値差ΔVeff(O)およびΔVeff(E)を
（数３８）により計算すると、（数３９）になる。 （数３９） ΔVeff(0)＝[Vdo(P,0,+)-Vdo(P,0,-)]/2−[Vdo(Q,0,+)-Vdo(Q,0,-)]/2 ＝[αst(P,0)-αst(Q,0)]Vgep ＋[ΔVb(P,0,+)-ΔVb(P,0,-)−ΔVb(Q,0,+)+ΔVb(Q,0,-)]/2 ΔVeff(E)＝[Vdo(P,E,+)-Vdo(P,E,-)]/2−[Vdo(Q,E,+)-Vdo(Q,E,-)]/2 ＝[αst(P,E)-αst(Q,E)]Vgep ＋[ΔVb(P,E,+)-ΔVb(P,E,-)−ΔVb(Q,E,+)+ΔVb(Q,E,-)]/2 また、同様に画素Pと画素QのDC平均レベルの差ΔVdc
(O)、およびΔVdc(E)を計算すると（数４０）のように
なる。 （数４０） ΔVdc(O) ＝[Vdo(P,0,+)＋Vdo(P,0,-)]/2−[Vdo(Q,0,+)＋Vdo(Q,0,-)]/2 ＝−[αst(P,0)−αst(Q,0)]ΔVgec−[αgd(P,0)−αgd(Q,0)]ΔVgon ＋[ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)−ΔVb(Q,0,-)]/2 ΔVdc(E) ＝[Vdo(P,E,+)＋Vdo(P,E,-)]/2−[Vdo(Q,E,+)＋Vdo(Q,E,-)]/2 ＝−[αst(P,E)−αst(Q,E)]ΔVgec−[αgd(P,E)−αgd(Q,E)]ΔVgon ＋[ΔVb(P,E,+)＋ΔVb(P,E,-)−ΔVb(Q,E,+)−ΔVb(Q,E,-)]/2 ここで、画面端部、および画面中央で縦スジをなくすた
めには（数３９）においてΔVeff(O)＝0およびΔVeff
(E)＝0とすればよく、（数４１）を満たすように4つの
αstを選べばよい。 （数４１） [αst(P,0)−αst(Q,0)]Vgep ＝−[ΔVb(P,0,+)−ΔVb(P,0,-)−ΔVb(Q,0,+)＋ΔVb(Q,0,-)]/2 [αst(P,E)−αst(Q,E)]Vgep ＝−[ΔVb(P,E,+)−ΔVb(P,E,-)−ΔVb(Q,E,+)＋ΔVb(Q,E,-)]/2 （数３１）の第1式、第2式で示したのと全く同様に考え
れば（数４２）の関係が得られるので、（数４１）の右
辺の｛ ｝内は正の値になる。Vgepは正なので、4つのα
stは、（数４３）のようにすればよい。 （数４２） ΔVb(P,0,+)＞ΔVb(Q,0,+) ΔVb(Q,0,-)＞ΔVb(P,0,-) ΔVb(P,E,+)＞ΔVb(Q,E,+) ΔVb(Q,E,-)＞ΔVb(P,E,-) （数４３） αst(P,0)＜αst(Q,0) αst(P,E)＜αst(Q,E) ところで、以上では液晶印加電圧の実効値についての条
件を述べたが、つぎにDC平均レベルについて考えてみ
る。いま、両画素でのDC平均レベルが異なっている場
合、共通電極電位を両者のDC平均レベルの平均値付近に
設定すれば、仮に画素Pと画素Qのそれぞれでフリッカが
あっても、両者は互いに逆相となるので互いにうち消し
あい、巨視的に見ればフリッカは観測されない。しか
し、さらに高画質化するためには微視的に見てもフリッ
カがないことが望ましい。すなわち、画素Pと画素QのDC
平均レベルを一致させ、そこに共通電極電位をあわせる
ことが望ましい。このためには（数４０）でΔVdc(O)＝
0、ΔVdc(E)＝0であればよく、（数４４）を満たせばよ
い。 （数４４） [αst(P,0)−αst(Q,0)]ΔVgec＋[αgd(P,0)−αgd(Q,0)]ΔVgon ＝[ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)−ΔVb(Q,0,-)]/2 [αst(P,E)−αst(Q,E)]ΔVgec＋[αgd(P,E)−αgd(Q,E)]ΔVgon ＝[ΔVb(P,E,+)＋ΔVb(P,E,-)−ΔVb(Q,E,+)−ΔVb(Q,E,-)]/2 ところで、（数３１）の第3式を考慮すれば両式の右辺
の｛ ｝内は負の値であることがわかる。よって、（数
４５）および（数４６）で表されるようなβ(P,O)、β
(Q,O)およびβ(P,E)、β(Q,E)を定義すれば、（数４
７）を満たすようにすればよい。 （数４５） β(P,O)＝αst(P,0)(ΔVgec／ΔVgon)＋αgd(P,0) β(Q,O)＝αst(Q,0)(ΔVgec／ΔVgon)＋αgd(Q,0) （数４６） β(P,E)＝αst(P,E)(ΔVgec／ΔVgon)＋αgd(P,E) β(Q,E)＝αst(Q,E)(ΔVgec／ΔVgon)＋αgd(Q,E) （数４７） β(P,O)＜β(Q,O)、β(P,E)＜β(Q,E) 次に、（数３６）で示した画素Pと画素QのDC平均レベル
Vdcおよび平均実効値Veffの、画面端部と中央での差ΔV
dcおよびΔVeffを計算すると、（数４８）になる。 （数４８） ΔVdc＝[Vdo(P,E,+)＋Vdo(P,E,-)＋Vdo(Q,E,+)＋Vdo(Q,E,-)]/4 −[Vdo(P,0,+)＋Vdo(P,0,-)＋Vdo(Q,0,+)＋Vdo(Q,0,-)]/4 ＝−[(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔVgec/2 −[(αgd(P,E)＋αgd(Q,E))−(αgd(P,0)＋αgd(Q,0)]ΔVgon/2 ＋[ΔVb(P,E,+)＋ΔVb(P,E,-)＋ΔVb(Q,E,+)＋ΔVb(Q,E,-) −ΔVb(P,0,+)−ΔVb(P,0,-)−ΔVb(Q,0,+)−ΔVb(Q,0,-)]/4 ΔVeff＝[Vdo(P,E,+)−Vdo(P,E,-)＋Vdo(Q,E,+)−Vdo(Q,E,-)]/4 −[Vdo(P,0,+)−Vdo(P,0,-)＋Vdo(Q,0,+)−Vdo(Q,0,-)]/4 ＝−[(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔVgep/4 ＋[ΔVb(P,E,+)−ΔVb(P,E,-)＋ΔVb(Q,E,+)−ΔVb(Q,E,-) −ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)＋ΔVb(Q,0,-)]/4 輝度傾斜をなくすためにはΔＶeff＝0であればよく、
（数４９）を満たせばよい。 （数４９） [(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔV
gep＝−[ΔVb(P,E,+)−ΔVb(P,E,-)＋ΔVb(Q,E,+)−ΔV
b(Q,E,-)−ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)＋
ΔVb(Q,0,-)] ここで、図４２に示した関係を考慮し、かつ画面中央の
ほうが端部に比べて再充電の発生のしかたが顕著である
ことを考慮すれば、右辺の｛ ｝の中は負の値になるこ
とがわかる。従って、（数５０）のようにすればよいこ
とがわかる。 （数５０） [αst(P,E)＋αst(Q,E)]/2＞[αst(P,0)＋αst(Q,0)]/2 フリッカをなくすためにはΔVdc＝0であればよく、（数
５１）を満たせばよい。 （数５１） [(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔV
gec＋[(αgd(P,E)＋αgd(Q,E)−(αgd(P,0)＋αgd(Q,
0)]ΔVgon＝[ΔVb(P,E,+)＋ΔVb(P,E,-)＋ΔVb(Q,E,+)
＋ΔVb(Q,E,-)−ΔVb(P,0,+)−ΔVb(P,0,-)−ΔVb(Q,0,
+)−ΔVb(Q,0,-)]/2 ここで、再充電電圧は画面端部よりも中央で大きいこと
を考慮すれば、右辺の｛ ｝内は正であることがわか
る。よって、（数４６）を考慮し、（数５２）を満たす
ようにすればよい。 （数５２） [β(P,E)＋β(Q,E)]/2＞[β(P,0)＋β(Q,0)]/2 以上のようにして、うまくαst、およびβを選ぶことに
より、縦スジ、フリッカ、および輝度傾斜をなくすこと
ができる。以上をまとめると、図１７の構造のアレイ構
成で縦スジ、輝度傾斜、およびフリッカをなくすための
条件は次のように表せる。 ［１］縦スジをなくすための必要条件：（数５３） （数５３） αst(P)＜αst(Q) ［２］微視的に見てフリッカをなくすための必要条件：
（数５４） （数５４） β(P)＜β(Q) 但し、β(P)、β(Q)は（数５５）で表される。 （数５５） β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ［３］輝度傾斜をなくすための必要条件：（αst(P)＋
αst(Q)）／2の値が、画面端部より画面中央のほうが大
きいこと ［４］（巨視的に見て）フリッカをなくすための必要条
件：（β(P)＋β(Q)）／2の値が、画面端部より画面中
央のほうが大きいこと。なお、以上においては添字Oお
よびEを省略した形で表記している。ところで、以上で
は画面端部と画面中央を代表点として扱ってきたが、画
面端部と中央の間での、各位置でのαst＝（αst(P)＋
αst(Q)）／2およびβ＝（β(P)＋β(Q)）／2の変化の
パターンとしては、様々なものが考えられる。その一例
を図１８に示す。各グラフは、横軸に画面上での水平位
置をとり、縦軸にαstの値を示している（αstを例にと
って描いているが、βについても同様）。最も考えやす
いのは(a)のように直線的に変化するパターンである。
また、(b)のように非線形な変化のしかたも考えられる
し、あるいは(c)のように段階的に変化するというのも
あり得る。あるいは(d)のように、一定の部分とある傾
斜を有する部分が混在するというのも考え得る。いずれ
も、画面端部から離れるに従って連続的に、または段階
的に増加するという点では共通である。いずれのパター
ンであっても本発明の効果は得られる。中でも、(b)の
ように曲線的に変化し、かつαst−αst(O)が、画面端
からの距離の概略2乗に比例する場合が最も望ましい
（αst(O)は、画面端部でのαst）。なぜならば、再充
電電圧は走査電極電圧波形の変化の時定数、すなわち走
査電極のCR時定数に比例し、ある位置を基準にみたとき
の配線容量、および配線抵抗は共に画面端部からの距離
の2乗に概略比例し、従って再充電電圧も画面端からの
距離の概略2乗に比例するからである。αst−αst(O)を
画面端からの距離の概略2乗に比例させることにより、
画面上のすべての点において再充電電圧を補正すること
ができ、輝度傾斜をなくすことができる。βに関しても
同様で、β−β(O)を画面端部からの距離の2乗に概略比
例させることにより、フリッカをすべての点で激減させ
ることができる。正確に2乗でなくても、1.2〜2.8乗程
度であれば十分な効果は得られる。なお、以上では走査
電極は両側給電であるとして述べてきたが、片側給電の
場合は、「画面中央」を「画面において、給電しない方
の端部」と置き換えて読めばよい。以上の方法を、イン
・プレーン・スイッチング（ＩＰＳ）モードの液晶につ
いて実施する場合の例について述べる。次に、ＩＰＳモ
ード液晶の表示装置で本発明を適用する場合の具体例に
ついて述べる。図１９にＩＰＳモードの液晶を用いた本
発明の表示装置の回路構成を示す。図３８の画素構造が
アレイ状に配列されていて、走査電極は画面左右端部で
走査信号駆動回路から、映像信号電極は画面上部で映像
信号駆動回路から給電される（図では、走査電極が両側
給電の場合の例を示している。また、映像信号電極が両
側給電であったり、1列毎に上側／下側交互に給電され
ていてもよい）。図１９で、画面の左端と中央部分の画
素を抜き出してレイアウトを描いたものが図２０であ
る。それぞれでの、画素Pおよび画素QのＣstおよびＣgd
をＣst(P,O)、Ｃgd(P,O)、Ｃst(Q,O)、Ｃgd(Q,O)、ある
いはＣst(P,E)、Ｃgd(P,E)、Ｃst(Q,E)、Ｃgd(Q,E)で表
わしてあるが、レイアウト上、以下の特徴がある。 ［１］画面端部、および画面中央いずれにおいても、画
素Pと画素QのＣgdおよびＣstの形状が同一でなく、容量
値自体が異なったものになっている。特に、（数２３）
で定義されるαstおよび（数５５）で定義されるβは、
画素Pに比べて画素Qの方が大きくなるようなレイアウト
にしてある。 ［２］画面端部と画面中央を比べても、ＣstおよびＣgd
の形状が同一でなく、容量値自体も異なったものになっ
ている。特に、（数２３）で定義されるαst、および
（数５５）で定義されるβ(P)およびβ(Q)から計算され
る｛β(P)＋β(Q)｝／2は、画素端部よりも画素中央の
ほうが大きな値になっている。画素端部と画素中央の間
ではＣstあるいはＣgdの形状が連続的に、あるいは段階
的に変化し、αst、および｛β(P)＋β(Q)｝／2も連続
的に、あるいは段階的に変化するようにしてある。これ
らの特徴により、先に述べた原理に従って、縦スジ、フ
リッカ、および輝度傾斜が著しく低減される。なお、本
発明の表示装置においては、容量結合駆動をすることに
よって縦スジ、輝度傾斜、およびフリッカを同時になく
すことができる。なぜならば、容量結合駆動のような補
償期間を持たない駆動（すなわち、走査電極電位がVgon
とVgoffの2値しか持たないような駆動。これは、図３５
や図３９においてVge(+)＝Vge(-)＝0、すなわちΔVgec
＝0、およびVgep＝0になる場合であるとも考えられる）
の場合、（数４１）、（数４４）、（数４９）、あるい
は（数５１）において、ΔVgec＝Vgep＝0であることに
よってαstを含む項の係数が0になり、αstをどのよう
に変化させても画素電極保持電位を補正することができ
ないからである。 （実施形態１３）実施形態１３にかかる本発明の第３の
表示装置について述べる。回路構成は図１９と同じであ
るが、レイアウトは図２１に示すとおりである。この図
においては、画素Pと画素Qの違いはあるが、（本発明の
実施の形態1）のような画面内の位置によるＣst、Ｃgd
の違いはなく、均一なレイアウトになっている。このレ
イアウトの場合先に述べた原理によれば、輝度傾斜、フ
リッカは改善されないものの、縦スジは十分低減され
る。 （実施形態１４）本発明の第３の表示装置のさらに別の
実施形態について述べる。回路構成は図１９と同じであ
るが、レイアウトは図２２に示すとおりである。この図
においては、画素Pと画素Qの違いは無いが、（本発明の
実施の形態1）と同様画面内の位置によってＣst、Ｃgd
の違いがある。このレイアウトの場合先に述べた原理に
よれば、縦スジは改善されないものの、輝度傾斜および
フリッカは十分低減される。 （実施形態１５）本発明の第３の表示装置のさらに別の
実施形態について述べる。回路構成は、従来例で述べた
図３７に相当するものであり、図２３のようなレイアウ
トで表される。この構成の場合、ライン反転またはフィ
ールド反転駆動となる。また、列毎にレイアウトが反転
しているわけではないので、縦スジは発生しない。Ｃst
とＣgdの傾斜がなく画面内で容量値が均一な場合（従来
の構成）では、画面中央へ行くに従って走査電極波形の
なまりは顕著になるので、輝度傾斜とフリッカは少ない
ながらも発生する。しかし、この場合もこれらの容量値
を画面内で変化させれば、原理説明のところで述べたこ
とと同様のことがいえて、フリッカおよび輝度傾斜を低
減させることができる。なお、数式的にいえば、（本発
明の原理説明）のところで画素Pと画素Qの区別がなくな
ると考えればよく、単にαst(P)＝αst(Q)→αst、ある
いはβ(P)＝β(Q)→βと置き換えて考えればよい。輝度
傾斜およびフリッカに関する［３］および［４］の条件
は、以下の［３’］および［４’］と言い換えればよい
ことになる。 ［３’］輝度傾斜をなくすための必要条件：αstの値
が、画面端部より画面中央のほうが大きいこと ［４’］（巨視的に見て）フリッカをなくすための必要
条件：βの値が、画面端部より画面中央のほうが大きい
こと図２３のレイアウトはこの条件に従ったものになっ
ている。 （実施形態１６）本発明の第３の表示装置のさらに別の
実施形態について述べる。以上までに述べてきたＩＰＳ
モードの構成とは異なり、ＴＮ（ツイステッド・ネマテ
ィック）液晶を用いた構成である。この構成を図２４に
示す。ＩＰＳモードのと大きく異なるのは、共通電極が
アレイ基板上ではなく対向基板上にあり（従って、共通
電極のことを対向電極と呼ぶこともある）、基板面にほ
ぼ垂直な方向に液晶に電界が印加されるという点であ
る。従って、図２４にあるように画素電極５はＴＦＴ３
や配線以外の大半の領域を占め、この画素電極5と対向
する基板の間で共通電極−画素電極間容量Ｃlcが構成さ
れる（この場合も主に液晶によって形成される容量であ
るが、それ以外の媒質が電気的に直列あるいは並列に付
加されることにより生じる容量成分もある。あるいは意
図的にこのような容量を付加することもありうる）。こ
の場合も、等価回路的にはほぼ図１９と同じであるが、
厳密にいえば、共通電極（対向電極）が画面ほぼ全体に
わたって2次元的な広がりをもっている点が異なってい
る。しかし、本発明の第３の表示装置の基本的な考え方
で述べたことは、上記構成の場合でも同じように成立
し、ＣstやＣgdを画面内で変化させたり、画素Pと画素Q
とで値を変えたりすることにより、縦スジ、輝度傾斜、
およびフリッカを大幅に低減することができる。なお、
容量部分に関していえば、本発明の第３の表示装置の実
施形態１２から実施形態１５に相当する構成のすべてが
実現可能であることはいうまでもない。 （実施形態１７）本発明の第４の表示装置の実施形態を
示す。図２５（ａ）は本発明の実施形態１７における液
晶表示装置の画素構成を示す図である。図２５（ａ）に
おいて１はゲート配線、２はソース配線で、各々配線端
でゲート駆動回路、ソース駆動回路に接続されている。
ゲート配線１とソース配線２の交点付近にはスイッチン
グ素子としてＴＦＴ３が形成されており、ゲート駆動回
路からゲート配線１に加えられたゲートパルスによりこ
のＴＦＴ３がスイッチングされ、ソース駆動回路より供
給される映像信号がソース配線２より各画素へ選択的に
充電される。９８はＴＦＴ３のドレイン電極に接続され
た画素電極、９９ａ、９９ｂ、９９ｃは共通配線１００
に接続された蓄積容量電極で、画素電極９８との間で蓄
積容量を形成している。この蓄積容量がゲートパルスの
入力側から遠くなるに従って小さくなるように、蓄積容
量電極９９ａ、９９ｂ、９９ｃの面積が狭くなるように
構成されている。各画素に形成されたＴＦＴ３は、ゲー
ト配線１に接続されたゲート電極９４、ソース配線２に
接続されたソース電極９５、画素電極９８に接続された
ドレイン電極９６、アモルファスシリコン等の半導体層
９７により構成されており、ＴＦＴ３はゲートパルスの
入力側から遠くなり、蓄積容量電極９９が小さくなるに
従って３ａ、３ｂ、３ｃと小さくなるように形成されて
いる。上記のように構成された液晶表示装置において
は、蓄積容量の減少により画素容量が低下しても、それ
に合わせてＴＦＴサイズも小さくしているので、ＴＦＴ
のオフリークによる画素電極電位の変動を画面全体で同
じになるように出来、しかもＴＦＴサイズを小さくして
いくことによって、ゲート配線やソース配線の寄生容量
を低下させ、信号の鈍りを緩和することが出来るのでク
ロストークやフリッカの発生を抑制した液晶パネルを得
ることが出来る。なお、図２５（ａ）ではＴＮモードの
液晶パネルを例にして説明を行ったが、本発明は本実施
の形態に限定されるものではなく、他のモード例えば図
２５（ｂ）に示すように、液晶パネルに沿った電界によ
り液晶を制御するＩＰＳモードの液晶表示装置でも同様
な効果を得ることが出来る。 （実施形態１８）図２６は本発明の実施形態１８にかか
る第４の表示装置の画素構成を示す図である。図２６に
おいて実施形態１７で説明した構成と異なっているの
は、ＴＦＴ３の小型化にともなってチャネル幅Ｗも小さ
くなるが、ゲート電極、及びドレイン電極が各々９４
ａ、９４ｂ、９４ｃ、９６ａ、９６ｂ、９６ｃのように
幅が拡大し、ゲート電極９４とドレイン電極９６の重な
りによって形成されるゲート・ドレイン間容量（Ｃgd）
の値がほぼ一定となるように構成されている点である。
上記のように構成された表示装置においては、ゲートパ
ルスの入力側から離れるに従って、ＴＦＴサイズが小型
化しても、Ｃgd容量は常にほぼ一定となり、（１）式に
よる画素電圧の一定化の効果を維持しながら、ＴＦＴの
チャネル幅を小さくすることによって、ゲートパルスの
オフ期間におけるＴＦＴからのリーク電流を蓄積容量の
減少に従って小さくすることが出来る。従って画素電極
電位の変動を画面全体で同じになるように出来、クロス
トークやフリッカの発生を抑制した液晶パネルを得るこ
とが出来る。 （実施形態１９）図２７（ａ）は実施形態１９にかかる
本発明の第４の表示装置のゲート駆動回路から供給され
る、ゲートパルスのタイミング図である。図２７（ａ）
に示す通り、例えば、ｎ番目のゲート配線とｎ＋２番目
のゲート配線のように、２本のゲート配線でゲートパル
スが同時ＯＮになるようになっており、この駆動方法に
よって１つの画素に１フレーム期間内に２回信号の書き
込みが行われることになる。従って、実質的な充電期間
を長くすることが可能となり、実施の形態１、２におい
て、ゲートパルスの入力側から離れる従って、ＴＦＴサ
イズが小さくなり、結果画素への充電能力が低下した場
合でも、図２７（ａ）に示す駆動方法を用いることによ
って充電能力の低下を抑制出来る。なお、ゲートパルス
のタイミングは３本以上のゲート配線が同時にＯＮにな
っても良く、また図２７（ｂ）にように、ＯＮ期間が連
続したゲートパルスでも良い。この場合は更にゲートパ
ルスが立ち上がるときの波形の鈍りの影響を受けにくく
なり、更に充電能力を向上出来る。 （実施形態２０）図２８（ａ）は実施形態２０にかかる
本発明の第４の表示装置の画素構成を示す図である。図
２８（ａ）において実施形態１７と異なっているのは、
ゲートパルスの入力側から離れるにがって従って、蓄積
容量（Ｃst）が小さくなるとともに、ゲート電極９４と
ドレイン電極９８の重なり面積が大きくなるように構成
されている点である。上記のように構成された液晶表示
装置においては、（数２４）よりＣgdを大きくしていく
ことにより、Ｃstの傾斜を小さくすることが出来、従っ
て画面全体で画素容量ほぼ一定とすることが出来るの
で、画素電極電位の変動を画面全体で同じになるように
出来、クロストークやフリッカの発生を抑制した液晶パ
ネルを得ることが出来る。また、Ｃtot（例えば、Ｃtot
＝Ｃst＋Ｃgd＋Ｃlc）を一定の値となるようにすること
で、更に画面表示の均一化を図ることが出来る。なお、
図２８（ａ）ではＴＮモードの液晶パネルを例にして説
明を行ったが、本発明は本実施の形態に限定されるもの
ではなく、他のモード例えば図２８（ｂ）に示すよう
に、液晶パネルに沿った電界により液晶を制御するＩＰ
Ｓモードの液晶表示装置でも同様な効果を得ることが出
来る。また、図２８（ａ）ではＣstを共通配線（蓄積容
量電極）と画素電極の重なりによって形成しているが、
図２８（ｂ）に示すように隣接するゲート配線と画素電
極の重なりによってＣstを形成しても良い。 （補足）以上の実施形態１〜２０の構成例は、走査電極
片側給電方式であっても、走査電極両側給電方式であっ
ても適用することができることは言うまでもない。図２
９（ａ）が走査電極片側給電方式を模式的に示した図で
あり、液晶パネル部に走査信号駆動回路と映像信号駆動
回路が接続されており、走査信号駆動回路は液晶パネル
の走査電極に走査電位を与え、映像信号駆動回路は映像
信号電極に映像信号電位を与える。これらの駆動回路を
コントローラ部が制御している。走査信号駆動回路に
は、通常用いられるオン・オフの２つの電圧レベルを発
生する２値駆動ＩＣではなく、容量結合駆動のステップ
電圧を与えるためにさらに２つの電位レベルを持った４
値の駆動ＩＣが用いられている。図２９（ｂ）が走査電
極両側給電方式を模式的に示した図であり、液晶パネル
の左右両端から走査信号電圧を与える構成となり、図の
液晶パネルの中央にある１点鎖線の部分が走査信号の電
圧供給端からの最遠点となる。そこで、上記の各実施形
態で終端と記載した部分をこの最遠点に置き換えて考え
れば、同様の効果を得ることができる。ここで、第１の
容量比αgd、第２の容量比αst、第３の容量比αgd1、
第４の容量比αst1、βが走査電極給電端からの距離に
応じて連続的にまたは段階的に変化する場合、その傾斜
の付け方を調整する。例えば、走査電極給電端からの距
離に応じて連続的にまたは段階的に大きくする場合を一
例に説明すると、走査電極両側給電方式であれば図１８
のように傾斜をつければ良いことを説明したが、走査電
極片側給電方式であれば図３０のように傾斜をつければ
よい。但し、ここでは画面左端から給電する場合を示し
ている。画面右端から給電する場合は、画面中央を軸と
して反転させたグラフになると考えればよい。なお、上
記説明においては、図１８は左右対称な変化の付け方を
している。しかし、必ずしも左右対称である必要はな
い。例えば、走査電極が両側給電でも共通電極の電位が
片側だけで固定されていたり、あるいは逆に走査電極が
片側給電で共通電極の電位が両側で固定されている場合
などは、再充電電圧の発生のしかたは画面上で必ずしも
左右対称ではない。そこで、このような場合も（従来例
で構成した場合の）再充電電圧の発生のしかたに対応さ
せて、画素に形成される容量、容量比の変化のパターン
を左右非対称にしてもよい。なお、走査信号駆動回路か
ら画面端部までの配線部の距離が各行毎に異なっている
ことによる各行毎の再充電電圧の発生ムラ、あるいは特
にTN型の構成の場合などで共通電極の上端や下端で電位
固定しているために生じる中央部と上下とでの再充電電
圧差などを補正するために、各行毎に容量や容量比を変
えてもよい。上記の実施形態の説明では、容量結合駆動
を行うための蓄積容量は前段走査電極上にあるものとし
た。しかしながら、これは別の走査電極上にあってもよ
く、例えば１つ下の走査線上の後段走査電極上に蓄積容
量を形成しても、重畳電圧を印加するタイミングを調整
すれば、本発明の効果は十分に発揮される。ただし、当
画素のスイッチングに関わる当段走査電極上に蓄積容量
を形成すると、当段の走査信号の立下り部が重畳電圧の
印加タイミングと重なって、相互の干渉が生じるので好
ましくない。なお、本発明において各画素において形成
される容量を異なる値にしたり、あるいは画面内で値を
変化させたりする方法は、意図的にそのようなレイアウ
トにすることにより（すなわち、設計マスク図面を意図
的にそのようにすることにより）実現するものでも良
く、また、設計マスク図面を従来例のように（すなわ
ち、画素Pと画素Qのレイアウトに差を与えず、かつ画面
内で均一に）作成しても、例えば製造時のマスク合わせ
を意図的にずらすことでも良い。あるいはレイアウトは
従来例のままで、容量絶縁膜媒質の誘電率を意図的に変
えることによる容量の変化ということでも良い。なお、
製造プロセス上の誤差（合わせ、抜き、残し等の寸法の
ずれや不均一性）は一般に非常に微細なものであるの
で、この程度の誤差によっては本発明の効果はほとんど
期待できない。それゆえ、本発明は、従来技術において
実現されなかったものである。なお、上記説明において
は、ＣstとＣgdを変えることについて述べてきたが、液
晶容量Ｃlcも変化させることでもかまわない。例えばＣ
stとＣgdを固定しておいて、Ｃlcのみを変化させても第
１の容量比αgd、第２の容量比αst、第３の容量比αgd
1、第４の容量比αst1などの容量比がともに変化し、本
発明の効果が得られる。Ｃlcを変化させる場合、液晶の
容量は変えずに、液晶に対して直列または並列に挿入す
る容量を変化させるという手段もありうる。なお、上記
説明においては、電圧制御型の表示装置、つまり、画素
電極と対向電極の間に印加される電圧で、液晶などの表
示媒質の状態を制御する表示装置を例に説明した。しか
し、電流制御型の表示装置、つまり、画素電極と対向電
極の間に印加される画素電圧で、電流制御用トランジス
タのゲート電位を制御することにより、各画素の電流
（すなわち輝度）を制御する表示装置についても適用が
可能である。電圧制御型駆動と電流制御型駆動では、画
素に与えられた電圧により直接に媒質の状態を制御する
か、トランジスタに導通する電流を決めるかという差は
あるが、画素に電圧に与えるまでのプロセスは両者に共
通しており、走査パルスの歪みによるゲート遅延や再充
電現象などによる画素電極電位の変動という課題は両者
に共通である。以下、一例として、本発明をアクティブ
マトリックス型の有機エレクトロルミネッセンス（有機
ＥＬ）表示装置に適用したものについて説明する。図３
３はその基本構成を示すものであり、第１の実施形態に
おける図１に相当するものである。図１との違いは、各
画素が表示のための有機ＥＬ層８２を持つことと、有機
ＥＬ層に流れる電流を制御するために第２のＴＦＴ８１
が形成されていることである。図３３の表示装置の動作
を簡単に説明すると、まず、信号電圧がＴＦＴ３を通じ
て電極５に充電された後、前段のゲート線Ｇ(n-1)の電
位変化により重畳電圧が与えられる。６はこの充電の負
荷となる画素容量である。図１では画素容量（液晶容
量）６の両端の電圧により各画素の表示特性が直接定め
られていたが、図３３の構成では電極５が第２のＴＦＴ
のゲート電極を兼ねており、画素容量６の両端の電圧が
第２のＴＦＴのゲート電圧を定めている。第２のＴＦＴ
の一端には有機ＥＬ層が接続されているが、他端は電流
供給回路に接続されており、一定の電位Ｖsplが供給さ
れている。従って第２のＴＦＴを流れる電流はそのゲー
ト電圧によって制御される。この結果、有機ＥＬ層８２
に流れる電流の大小を信号電圧で制御することにより表
示輝度を定めている。従来の有機ＥＬ表示装置の場合、
画面の大型化や高解像度化により各部の電圧が歪み、画
素容量６に印加される電圧が変動すると、有機ＥＬ層を
流れる電流が変動して表示むらとなる問題が発生する。
本発明を適用した有機ＥＬ表示装置の場合、上記各実施
形態と同様に、第１のＴＦＴのゲート−ドレイン間容量
１０、画素容量６、蓄積容量７の値を画素位置に応じて
調整することにより、均一な表示を行うことができる。
なお、上記説明では第１の実施形態の図１を例にとって
本発明を適用した有機ＥＬ表示装置を説明したが、他の
実施形態の他の図の構成をもとに本発明を適用した有機
ＥＬ表示装置を構成することも可能である。また、上記
説明では、電極５が第２のＴＦＴのゲート電極を兼ねて
いるものとしたが、電極５が第２のＴＦＴのゲート電極
に接続された構成でも構わない。なお、電流制御型駆動
では、電流制御用のトランジスタに特別な工夫を加えな
い限り、画素電圧は直流信号である。また、電流制御型
駆動においても、電気泳動型表示装置やエレクトロクロ
ミック型表示装置など、直流信号で動作するタイプのも
のもある。このように画素電極に直流を印加して動作さ
せる表示装置には、本発明の正負フィールドに関する議
論は直接関係しないが、それ以外の議論は適用すること
ができる。なお、上記説明においては表示装置について
述べたが、これは、走査信号駆動回路および映像信号駆
動回路を含んだ全体を指す。これに対して、駆動回路を
含まずに、アレイ基板、対向基板、および液晶を最低限
含んだ構成からなる部分を特に表示素子と呼ぶ。本発明
の効果は、表示装置、および表示素子のいずれに対して
も得られる。なお、液晶としては、上述のTN液晶やIPS
液晶以外でもよい。応答速度が比較的速くかつ高コント
ラストが得られるVA（垂直配向）液晶を用いてもよい
し、MVA（マルチドメインVA）液晶であっても良いし、
他の液晶であってもよい。例えば、TN（ツイステッド・
ネマチック）液晶、STN（スーパー・ツイステッド・ネ
マチック）液晶、VA液晶（垂直配向液晶、またはホメオ
トロピック液晶）やホモジニアス配向液晶等を含むECB
（電界制御複屈折）型液晶、ベント液晶、IPS（面内ス
イッチング）液晶、GH（ゲスト・ホスト）液晶、高分子
分散型液晶、強誘電性液晶、反強誘電性液晶、OCB液
晶、ディスコテック液晶、およびその他のさまざまなモ
ードが使用しうる。また、液晶以外でも印加電圧によっ
て光学的特性が変化する材料であれば用いることができ
る。例えばBSO（ビスマスシリコンオキサイド）等の電
気光学結晶が挙げられる。さらには、エレクトロクロミ
ック材料や、自発光型のダイオード、レーザー、エレク
トロルミネッセンス材料などであってもよい。あるい
は、DMD（Deformable Mirror Device）などでもよい。
ただ、液晶が最も安価であり、これを使用するのが望ま
しい。なお、本発明では直視型の液晶ディスプレイパネ
ルを中心に述べてきたが、液晶プロジェクタなどに用い
られる液晶素子（多結晶Si型、単結晶Si型、あるいはSO
I（シリコン・オン・インシュレータ）型なども含む）な
どにも当然応用することができる。
いて、図面を参照しながら説明する。。なお、以下特に
断りの無い限り、走査信号は両側から給電する場合を想
定するが、片側から給電する場合も同様に考えればよ
い。以下、実施形態１から６に本発明の第１の表示装置
の実施形態を示し、実施形態７から１１に本発明の第２
の表示装置の実施形態を示し、実施形態１２から実施形
態１６に本発明の第３の表示装置の実施形態を示し、実
施形態１７から実施形態２０に本発明の第４の表示装置
の実施形態を示す。以下の実施形態において、画素電極
電位をVdで表わし、映像信号をＶsまたはＶsigで表わ
し、共通電位をＶcまたはＶcomで表わすこととする。 （実施形態１）図１は、本発明の実施形態１における液
晶表示装置の基本構成を示す図である。図１において、
１は走査電極、２は映像信号電極であり、その交点には
スイッチング素子としての薄膜トランジスタ（ＴＦＴ）
３が形成されている。ＴＦＴ３のゲート電極は走査電極
１に、ソース電極は映像信号配線２に、ドレイン電極は
画素電極５に、それぞれ接続されている。画素は、２つ
の容量６・７から構成されている。液晶容量６（Ｃlc）
は画素電極５と対向電極の間に形成され、この両端に印
加された電圧により液晶が動作する。対向電極には対向
電極電位Ｖcが与えられている。液晶容量６には、蓄積
容量７（Ｃst）が並列に形成されている。この並列容量
は、液晶容量６からの電荷が漏れた場合にこれを補償し
て、液晶の動作を安定化させる。蓄積容量７は画素電極
５と前段の走査電極１の間に形成されている。また、Ｔ
ＦＴのゲートとドレインの間には、ゲート・ドレイン間
容量１０（Ｃgd）が形成されている。液晶表示装置はマ
トリクス状に配置された画素を持っているが、図１には
ｎ行目の画素と周辺の電極配線を示し、他の部分は省略
している。Ｇ(n-1)はｎ−１行目の走査電極、Ｇ(n)はｎ
行目の走査電極である。またＳ(1)は１列目の映像信号
配線、Ｓ(p)はｐ列目（最終列）の映像信号配線であ
る。蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃg
d）の双方は、走査電極の給電端（図１では左側）から
終端（図１の右側）に向けて徐々に大きくされている。
両者の値は、（数２２）に示す第１の容量比αgdが、走
査電極の給電端から終端に向けて徐々に大きくなるよう
に調整され、かつ、（数２３）に示す第２の容量比αst
が同一走査電極上にある画素でほぼ一定となるように調
整されている。 （数２２） αgd＝Ｃgd／（Ｃtot） （数２３） αst＝Ｃst／（Ｃtot） ここで、Ｃtotは画素電極に接続される全容量 なお、Ｃtotは通常、Ｃst＋Ｃgd＋Ｃlcとなるが、画素
電極にそれ以外の容量がある場合には、当該容量も含む
ものである。また、ゲート・ドレイン間容量（Ｃgd）に
並列に形成された容量成分もＣgdに含めることとする。
この液晶表示装置は、次に示すように駆動される。各電
極に与えられる駆動波形の形状は、従来の容量結合駆動
と同様、図３５に示すものである。即ち、まずｎ行目の
走査電極Ｇ(n)にオン電圧を印加してＴＦＴを導通させ
て画素を充電し、次いで走査電圧をオフレベルにしてＴ
ＦＴを非導通とし、その後に前段の走査電極Ｇ(n-1)に
ステップ電圧を印加して蓄積容量７を介した結合電圧を
重畳する。図２と図３は、前段走査電極上の蓄積容量を
介して容量結合駆動を行なう場合のゲート電位（走査電
極電位）と画素電極電位の時間変化を示したものであ
る。ゲート電位は当画素に接続されたＴＦＴのもの（当
段）と、容量結合に関するもの（前段）の両者が記され
ている。画素電圧は上下に隣接する画素でその極性が反
転されているものとし、当段の画素が正電位に充電され
る奇数フレームの電位変化を図２に、これとは電圧極性
が反転された偶数フレームの電位変化を図３に示してい
る。図２および図３において、画素は正の充電期間には
Ｖs(+)に、負の充電期間にはＶs(-)に一旦充電される。
次いで当段ゲート電圧が立下る時に、画素電極電位は下
向きの結合電圧（図２の△Ｖ１や図３の△Ｖ１’）によ
り変化する。第１の容量比αgdを走査電極の給電端から
終端に向けて徐々に大きくなるように調整することは、
△Ｖ１や△Ｖ１’の面内分布を均一化するという効果が
ある。その後に、前段ゲート電位をステップ状に変化さ
せているので、蓄積容量を介して結合電圧△Ｖ２または
△Ｖ２’が画素電極電位に重畳される。同一走査電極上
にある画素でαstをほぼ一定とすることは、△Ｖ２また
は△Ｖ２’を面内で一定とする効果がある。その結果、
走査電極給電端から近い画素も遠い画素も、画素電極電
位が落ち着く値は均一となり、表示むらを抑えることが
できる。以下、これらの作用について、詳しく説明す
る。まず、（数２２）に示した第１の容量比αgdを走査
電極の給電端から終端に向けて徐々に大きくなるように
することの効果は、次のようなものである。薄膜トラン
ジスタを用いた液晶表示装置で走査電圧に歪が生じる
と、充電が完全に行われた場合でも次の理由で画素電圧
に不均一が生じる。図４はこれを説明するためのもので
ある。画面全体に同一の表示を行なう場合、映像信号線
から供給されるソース電位は画素によらず一定である。
走査電極から供給されるゲート電位波形は、給電端では
矩形波であるが、配線時定数の影響により終端では図４
のように歪んでいる。ゲート電位をオン状態にして画素
を電位Ｖsに充電した後、ゲート電圧の立下り時の容量
カップリングの影響により、画素電極電位は（数２４）
で示される突き抜け電位△Ｖａだけ低下する。 （数２４） ΔＶａ＝αgd・ΔＶgon なお、本明細書においてΔＶgonは、Ｖgon−Ｖgoffを示
している。また、ΔＶａは、ΔＶ１とΔＶ３の和を表わ
している。ゲート電位波形に歪のない給電端では、すぐ
に薄膜トランジスタがオフ状態となり画素電極電位Ｖd
はＶs−ΔＶ1に落ち着く。一方、終端側の画素ではゲー
ト電位波形に歪みがあるので、図４に示すように薄膜ト
ランジスタがオフ状態になるまでにΔｔの時間が必要で
ある。この間に画素電極電位ＶdはＶsに向かって再び充
電される。第１の容量比αgdが一定の場合、終端側の画
素電極電位は図４に４１で示すような時間変化をし、給
電端より図４のΔＶ’だけ高い電位となる。この結果、
画素電極電位のＤＣレベルが給電端と終端でずれる。本
構成の液晶表示装置では第１の容量比αgdを走査電極の
終端側で大きくしているので、ΔＶ1も終端で大きくな
る。ゲート電圧立下り時の容量カップリングによる電位
の低下が終端側でΔＶ’だけ大きくなるように第１の容
量比αgdを変化させておけば、画素電極電位の時間変化
は図４の４１のラインから４２のラインへと移り、最終
到達レベルが給電端と終端で等しくなって、フリッカを
初めとするむらが生じず、均一な表示を行なうことがで
きる。第１の容量比αgdを変化させる度合いは、各部電
圧波形のコンピュータシミュレーションなどにより求め
ることができる。次に、第２の容量比αstを同一走査電
極上にある画素でほぼ一定とすることの効果について説
明する。図２と図３に示すように、前段ゲート電位がス
テップ状に変化すると、蓄積容量を介して結合電圧ΔＶ
２またはΔＶ２’が画素電極電位に重畳される。これ
は、前段ゲート電位の変化量に第２の容量比αstを掛け
たものになる。前段ゲート電位の変化量は、（数２５）
第１式または第２式のいずれかの値をとるが、同一タイ
ミングに同一走査線上にある画素では等しいものとなっ
ている。 （数２５） Ｖgoff−Ｖg(+) Ｖgoff−Ｖg(-) ここで、Ｖg(+)は重畳される正の変調電位、Ｖg(-)は重
畳される負の変調電位を示している。従って、第２の容
量比αstを同一走査電極上にある画素でほぼ一定とすれ
ば、重畳電圧ΔＶ２あるいはΔＶ２’を画素によらず一
定とすることができる。なお、Ｖg(high)、Ｖg(OFF)、
Ｖg(low)の各電圧は、前段画素電極電位が変動しないよ
うに、前段走査線のトランジスタがオン状態とならない
範囲に設定する必要がある。このように、本実施形態１
の液晶表示装置は、以下の３つの条件を満足するように
構成したものである。 （１）蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃ
gd）の双方を、走査電極の給電端からの距離に応じて異
なった値とする。その一例として、双方を走査電極の給
電端から終端に向けて連続的または段階的に大きくす
る。 （２）第１の容量比αgdが走査電極の給電端からの距離
に応じて連続的にまたは段階的に大きくなるように構成
する。 （３）同一走査電極上にある画素で第２の容量比αstが
ほぼ一定となるように構成する。これらの条件を満足す
るように構成し、当段ゲート電圧が立下る時の結合電圧
による電位変化（図２の△Ｖ１や図３の△Ｖ１’）、お
よび、容量結合駆動による重畳電圧（図２の△Ｖ２や図
３の△Ｖ２’）の双方を表示面内で均一にする。この結
果、以下の効果を得ることができる。 （１）画素電圧に結合電圧を重畳することによる映像信
号電圧の低電圧化、および駆動電力の低減 （２）画素電圧均一化によるフリッカや輝度むらの解消 （３）液晶容量を一定にできるので、開口率が画素位置
によって異なることがない。 （実施形態２）実施形態１には、本発明の理想的な実施
形態を説明した。しかしながら、設計上の制約などがあ
る場合には、実施形態１に示した容量に関する３つの条
件のうち、（３）「同一走査電極上にある画素で第２の
容量比αstがほぼ一定となるように構成する」という条
件を除いた残りの２条件のみでも、実用的にはある程度
の効果を得ることができる。本実施形態２は、蓄積容量
とゲート・ドレイン間容量とが、残りの２条件を満たす
構成をとるものである。従来例の構成では、ゲート・ド
レイン間容量（Ｃgd）を走査電極の給電端から終端に向
けて徐々に大きくする構成、あるいは、これを蓄積容量
（Ｃst）を徐々に小さくする構成と併用することにより
（２）の条件を満たしていた。一方、本実施形態２で
は、蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃg
d）の双方を、走査電極の給電端から終端に向けて徐々
に大きくすることにより、（２）の条件を満たしてい
る。αstは、（数２３）により定まるものである。（数
２３）より明らかなように、蓄積容量（Ｃst）をも増加
させている本実施形態２の構成は、従来構成に比べてα
stの変動が少なくなり、画素電圧の変動が抑えられる。
この結果、フリッカや輝度むらを大幅に低減することが
できる。 （実施の形態３）実施形態１および実施形態２では、蓄
積容量（Ｃst）とゲート・ドレイン間容量（Ｃgd）の双
方を、走査電極の給電端から終端に向けて徐々に大きく
した。この方法は、ゲート・ドレイン間容量の変化によ
り、第１の容量比αgdを走査電極の給電端から終端に向
けて徐々に大きくし、これに伴う第２の容量比αstの変
化を蓄積容量の変化により解消あるいは低減するもので
ある。本実施形態３は、それとは逆に、蓄積容量の変化
により、第１の容量比αgdを走査電極の給電端から終端
に向けて徐々に大きくし、これに伴う第２の容量比αst
の変化をゲート・ドレイン間容量の変化により解消する
ものである。このため、本実施形態の液晶表示装置で
は、図１に示す画素構成において、次の３つの条件を満
たす構成となっている。 （１）蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃ
gd）の双方を、走査電極の給電端からの距離に応じて異
なった値とする。その一例として、双方を走査電極の給
電端から終端に向けて連続的または段階的に小さくす
る。 （２）第１の容量比αgdが走査電極の給電端からの距離
に応じて連続的にまたは段階的に大きくなるように構成
する。 （３）同一走査電極上にある画素で第２の容量比αstが
ほぼ一定となるように構成する。 本実施形態３の液晶表示装置は、実施形態１に示したも
のと同様に駆動される。実施形態１の説明と同様の理由
により、当段ゲート電圧が立下る時の結合電圧による電
位変化（図２の△Ｖ１や図３の△Ｖ１’）、および、容
量結合駆動による重畳電圧（図２の△Ｖ２や図３の△Ｖ
２’）の双方を表示面内で均一にすることができる。こ
の結果、以下の効果を得ることができる。 （１）画素電圧に結合電圧を重畳することによる映像信
号電圧の低電圧化、および駆動電力の低減 （２）画素電圧均一化によるフリッカや輝度むらの解消 （３）液晶容量を一定にできるので、開口率が画素位置
によって異なることがない。 （実施の形態４）実施形態３には、本発明の理想的な実
施形態を説明した。しかしながら、設計上の制約などが
ある場合には、実施形態３に示した容量に関する３つの
条件のうち、（３）「同一走査電極上にある画素で第２
の容量比αstがほぼ一定となるように構成する」という
条件を除いた残りの２条件のみでも、実用的にはある程
度の効果を得ることができる。本実施形態４は、蓄積容
量とゲート・ドレイン間容量とが、残りの２条件を満た
す構成をとるものである。 （１）蓄積容量（Ｃst）とゲート・ドレイン間容量（Ｃ
gd）の双方を走査電極の給電端から終端に向けて連続的
または段階的に小さくする。 （２）第１の容量比αgdが走査電極の給電端からの距離
に応じて連続的にまたは段階的に大きくなるように構成
する。従来例の構成では、蓄積容量（Ｃst）を走査電極
の給電端から終端に向けて徐々に小さくする構成、ある
いは、これをゲート・ドレイン間容量（Ｃgd）を徐々に
大きくする構成と併用することにより（２）の条件を満
たしていた。一方、本実施形態４では、蓄積容量（Ｃs
t）とゲート・ドレイン間容量（Ｃgd）の双方を、走査
電極の給電端から終端に向けて徐々に小さくすることに
より、（２）の条件を満たしている。αstは、（数２
３）により定まるものである。（数２３）より明らかな
ように、ゲート・ドレイン間容量（Ｃgd）をも変化させ
ている本実施形態４の構成は、従来構成に比べてαstの
変動が少なくなり、画素電圧の変動が抑えられる。この
結果、フリッカや輝度むらを大幅に低減することができ
る。 （実施の形態５）本実施形態５には、実施形態１から実
施形態４の表示装置をイン・プレイン・スイッチング
（ＩＰＳ）モードの液晶表示装置に応用した例を示す。
まず、ＩＰＳモードの液晶表示装置の基本構成を図３１
および図３２を用いて説明する。図３１はＩＰＳモード
の液晶表示装置の断面図であり、図３２は１画素の平面
構成を示すものである。図３１の中央部は、図３２のＡ
−Ａ’線に沿った断面構造を示している。図３１におい
て、１１と１２はガラスなどからなる基板であり、１１
は薄膜トランジスタやそれに接続された電極が形成され
たアレイ基板、１２はそれに対向する対向基板である。
２つの基板の間には液晶１３が挟持され、その両端はシ
ール１７により封止されている。１４と１５は偏光表示
を行うための偏光板、１９はカラー表示を行うためのカ
ラーフィルターである。カラーフィルターは対向基板１
２の側に形成されているが、アレイ基板１１の側に形成
してもかまわない。アレイ基板１１の上には、第１の導
電層により走査電極１と共通電極４が形成され、その上
を絶縁膜１８が覆っている。絶縁膜１８の上にある第２
の導電層により画素電極５が形成されている。図３２に
示すように、画素電極５は前段の走査電極１とオーバー
ラップしている。前段の走査電極１とのオーバーラップ
部分が蓄積容量７（Ｃst）を構成する。また、画素電極
５と当段の走査電極１のオーバーラップする部分が走査
電極−画素電極間容量Ｃgdを構成する。図３２に示すよ
うに、共通電極４には分枝部分４Ａが形成されている。
これは画素電極５と平行に対峙し、液晶層に電界を印加
するための対向電極として働く。画素電極５と共通電極
４の間の容量が、共通電極−画素電極間容量Ｃlcを構成
するが、ここには液晶層を介した容量と、両電極が幾何
学的にオーバーラップすることにより形成される容量の
両方が含まれる。液晶層を介した容量は公式を用いて計
算するのは困難であるが、実測で求めてもよいし、シミ
ュレーションにより求めてもよい。ＴＦＴ３は半導体部
分９と３つの電極から構成されており、ゲート電極は走
査電極１に、ソース電極は映像信号配線２に、ドレイン
電極は画素電極５に、それぞれ接続されている。図３８
の回路構成の場合、隣接画素は図３２のパターンが上下
逆転したレイアウトになっている。次に、本発明の第１
の表示装置を以上のＩＰＳモード液晶の表示装置に適用
する場合の具体例について述べる。図５は、本実施形態
５の液晶表示装置の画素構成例を示す平面図、図６はＴ
ＦＴ部分の拡大図である。図５において、１は走査電
極、２は映像信号電極であり、３は薄膜トランジスタ
（ＴＦＴ）、５は画素電極である。５１は対向電極であ
り、画素電極５との間に発生する電界によって液晶の配
列が制御されて表示が行われる。対向電極５１は共通電
極５２によって相互に接続されている。画素電極５とＴ
ＦＴのゲート部５３とがオーバーラップする部分がゲー
ト・ドレイン間容量１０を構成し、画素電極５と前段の
走査電極１がオーバーラップする部分が蓄積容量７を形
成している。図５および図６は、実施形態１と２で説明
した液晶表示装置に対応するもので、ゲート・ドレイン
間容量と蓄積容量の双方が、給電側より終端側で大きく
されている。ゲート・ドレイン間容量の増減は、ＴＦＴ
のチャネル幅ｗとチャネル長ｌを各画素で等しく保ちな
がら行うのが望ましい。こうすれば、各画素におけるＴ
ＦＴの特性を揃えて、さらに均一な表示を行うことがで
きる。具体的には、図５や図６に示すように薄膜トラン
ジスタにおけるゲート部分の形状を変え、オーバーラッ
プ部分の幅を給電側で小さく（幅ａ）、終端側で大きく
（幅ｂ）とすればよい。こうすれば、所望のゲート・ド
レイン間容量を得るためのパターンを容易に設計でき
る。 （実施の形態６）本実施形態６には、実施形態１から実
施形態４の液晶表示装置をツイスト・ネマティック（Ｔ
Ｎ）モードの表示に応用した例を示す。図７は、本実施
形態６の液晶表示装置の画素構成例を示す平面図であ
る。図５との違いは、画素電極５が画素領域のほぼ全体
を覆い、図示していないが対向基板上には対向電極があ
り、これと画素電極５との間に発生する電界によって液
晶の配列が制御されて表示が行われることである。な
お、ＴＦＴ部分の拡大図は上記実施形態と同じく図６に
示すものである。本実施形態６においても実施形態５と
同様に、画素電極５とＴＦＴのゲート部７３とがオーバ
ーラップする部分がゲート・ドレイン間容量１０を構成
し、画素電極５と前段の走査電極１がオーバーラップす
る部分が蓄積容量７を形成している。実施形態１と２で
説明した液晶表示装置に対応するようにゲート・ドレイ
ン間容量と蓄積容量の双方が、給電側より終端側で大き
くされている。図７の構成においても、ゲート・ドレイ
ン間容量の増減は、ＴＦＴのチャネル幅ｗとチャネル長
ｌを各画素で等しく保ちながら行うのが望ましい。こう
すれば、各画素におけるＴＦＴの特性を揃えて、さらに
均一な表示を行うことができる。具体的には第５の実施
形態と同じく、図７や図６に示すように薄膜トランジス
タにおけるゲート部分の形状を変え、オーバーラップ部
分の幅を給電側で小さく（幅ａ）、終端側で大きく（幅
ｂ）とすればよい。こうすれば、所望のゲート・ドレイ
ン間容量を得るためのパターンを容易に設計できる。な
お、実施形態５および実施形態６では、実施形態１およ
び実施形態２の液晶表示装置に対応する画素の具体的構
成について説明したが、これは実施形態３および実施形
態４の液晶表示装置にも適用できる。即ち、実施形態３
あるいは実施形態４の液晶表示装置では、ゲート・ドレ
イン間容量と蓄積容量の双方を給電側より終端側で小さ
くする必要があるので、図５、図６、図７の給電側と終
端側の構成を逆転させて考えればよい。但し、それぞれ
の容量値については、これらの実施形態で説明したよう
にして定める必要がある。 （実施の形態７）本発明の第２の表示装置の実施形態を
示す。本実施形態７の表示装置は、画素電極と走査電極
のうち当段の走査電極を除くものとの間に第１の蓄積容
量を有し、画素電極と蓄積容量電極との間に第２の蓄積
容量を有するものである。図８は本発明の実施形態７に
おける液晶表示装置の基本構成を示す図である。図にお
いて、１は走査電極、２は映像信号電極であり、その交
点にはスイッチング素子としての薄膜トランジスタ（Ｔ
ＦＴ）３が形成されている。ＴＦＴ３のゲート電極は走
査電極１に、ソース電極は映像信号配線２に、ドレイン
電極は画素電極５に、それぞれ接続されている。画素の
容量は、３つの容量６・７・８から構成されている。液
晶容量６は液晶を介在して画素電極５と対向電極の間に
形成され、この両端に印加された電圧により液晶が動作
する。対向電極には対向電極電位Ｖcntが与えられてい
る。液晶容量６には、２つの蓄積容量が並列に形成され
ている。これらの並列容量は、液晶容量６からの電荷が
漏れた場合にこれを補償して、液晶の動作を安定化させ
る。第１の蓄積容量７は画素電極５と前段の走査電極１
の間に形成され、第２の蓄積容量８は画素電極５と共通
電極４の間に形成されている。また、図示されていない
がＴＦＴのゲートとドレインの間には、ゲート・ドレイ
ン間容量Ｃgdが存在する。液晶表示装置はマトリクス状
に配置された画素を持っているが、図８にはｎ行目の画
素と周辺の電極配線を示し、他の部分は省略している。
Ｇ(n-1)はｎ−１行目の走査電極、Ｇ(n)はｎ行目の走査
電極であり、ＣＯＭ(n-1)はｎ−１行目の共通電極、Ｃ
ＯＭ(n)はｎ行目の共通電極である。またＳ(1)は１列目
の映像信号配線、Ｓ(p)はｐ列目（最終列）の映像信号
配線である。図８では対向電極と共通電極４とは別々に
示されているが、ＩＰＳの場合は、対向電極と共通電極
４とは同一に構成される。そして、画素電極５と共通電
極４が液晶を介して対向している部分が液晶容量６とな
り、画素電極５と共通電極４が絶縁層などをはさんで対
向している部分が第２の蓄積容量８となる。この液晶表
示装置は、次に示すように駆動される。各電極に与えら
れる駆動波形の形状は、従来の容量結合駆動と同様、図
３５に示すものである。即ち、まずｎ行目の走査電極Ｇ
(n)にオン電圧を印加してＴＦＴを導通させて画素を充
電し、次いで走査電圧をオフレベルにしてＴＦＴを非導
通とし、その後に前段の走査電極Ｇ(n-1)にステップ電
圧を印加して第１の蓄積容量７を介した結合電圧を重畳
する。本実施形態７の液晶表示装置では、結合電圧を重
畳するときに第２の蓄積容量８が液晶容量６の並列容量
となるため、下向きの結合電圧が（数２６）、上向きの
結合電圧が（数２７）で表される。これを考慮して各部
の電圧を設定した。 （数２６） αst1・Vg(+) （数２７） αst1・Vg(-) ここで、αst1は第４の容量比であり、αst1＝（Ｃst1
／Ｃtot）である。なお、Ｃtotは画素電極に接続された
全容量であり、通常、Ｃst1＋Ｃst2＋Ｃgd＋Ｃlcとなる
が、画素電極にそれ以外の容量がある場合には、当該容
量も含むものである。また、ゲート・ドレイン間容量
（Ｃgd）に並列に形成された容量成分もＣgdに含めるこ
ととする。本実施形態７の液晶表示装置の特徴は、従来
は各画素に１つずつ配置されていた蓄積容量を２つに分
けて、その一方を共通配線上に、他方を前段走査配線上
に形成したことと、前段走査配線上の蓄積容量を用いた
容量結合駆動を行っていることにある。この結果、以下
の効果を得ることができる。 （１）画素電圧に結合電圧を重畳することによる映像信
号電圧の低電圧化、および駆動電力の低減 （２）走査線時定数の影響に起因する走査線給電端から
の距離に応じた画素充電時間の減少および再充電時間の
増加の低減。 つまり、画素充電時間を長く保ち、再充電時間を短く低
減することができ、画素充電不足による輝度むらや、画
素再充電のばらつきによるフリッカを少なくすることが
できる。図９は、パネルサイズの増大に伴う終端画素の
輝度低下の度合いを示した図である。パネル全面に白表
示を行った場合に給電端画素の輝度を１００％として、
終端画素の輝度をシミュレ−ションした結果を示してい
る。画素数は、７２０（縦）×１２８０（横）であり、
従来構成の液晶表示装置を容量結合駆動した場合と、本
発明の液晶表示装置を容量結合した場合が比較されてい
る。蓄積容量（の和）は両者で等しいものとした。ま
た、本発明の液晶表示装置のデータは一例として、蓄積
容量を半分に分けて、一方を共通配線上に、他方を前段
走査配線上に形成した場合を示している。従来の液晶表
示装置では、対角１５型（３８１ｍｍ）付近で終端画素
の輝度が９５％になって表示むらが目立ち始めるが、本
発明の液晶表示装置を用いることにより、対角２７型
（６８６ｍｍ）まで均一な表示を行うことができる。ま
た、走査波形歪の低減により、容量カップリング現象に
よるフリッカの発生も抑制される。本実施形態７の液晶
表示装置は高解像度の液晶表示装置に対しても有効であ
る。液晶表示装置の解像度が増すと１走査線当たりの充
電時間が減少する。この場合にも走査電極の終端側で充
電不足となり、大型化と同様の表示むらが発生する。本
実施形態７の液晶表示装置は、上記と同様の原理により
走査配線の時定数を低減し、終端画素の実効的な充電時
間を延ばして画素充電時間を長く保ち、画素充電不足に
よる輝度むらを低減できる。さらに、本実施形態７の液
晶表示装置は再充電時間を短く低減することができるの
で、画素再充電のばらつきによるフリッカも低減するこ
とができる。 （実施の形態８）実施形態７で説明した本発明の第２の
表示装置の構成は、特にイン・プレーン・スイッチング
モードなど、液晶容量の小さい表示方式に適用するのが
好適である。以下、図面を用いて実施形態８について説
明する。図１０は本実施形態８に係る液晶表示装置の断
面図であり、図１１は１画素の平面構成を示すものであ
る。図１０の中央部は、図１１のＡ−Ａ’線に沿った断
面構造を示している。図１０において、１１と１２はガ
ラスなどからなる基板であり、１１は薄膜トランジスタ
やそれに接続された電極が形成されたアレイ基板、１２
はそれに対向する対向基板である。２つの基板の間には
液晶１３が挟持され、その両端はシール１７により封止
されている。１４と１５は偏光表示を行うための偏光
板、１９はカラー表示を行うためのカラーフィルターで
ある。カラーフィルターは対向基板１２の側に形成され
ているが、アレイ基板１１の側に形成してもかまわな
い。アレイ基板１１の上には、第１の導電層により走査
電極１と共通電極４が形成され、その上を絶縁膜１８が
覆っている。絶縁膜１８の上にある第２の導電層により
画素電極５が形成されている。図１１に示すように、画
素電極５は共通電極４および前段の走査電極１とオーバ
ーラップしている。前段の走査電極１とのオーバーラッ
プ部分が第１の蓄積容量７を、共通電極４とのオーバー
ラップ部分が第２の蓄積容量８を構成する。図１１に示
すように、共通電極４には分枝部分４Ａが形成されてい
る。これは画素電極５と平行に対峙し、液晶層に電界を
印加するための対向電極として働く。すなわち、図８に
おける共通電極４と対向電極は同一のものである。ま
た、ＴＦＴ３は半導体部分９と３つの電極から構成され
ており、ゲート電極は走査電極１に、ソース電極は映像
信号配線２に、ドレイン電極は画素電極５に、それぞれ
接続されている。液晶容量が小さい場合に従来の構成を
用いて容量結合駆動を行うと、前段の走査電極の電位変
動が画素電極電位に影響し、これが横筋となって表示品
位が損なわれることがある。即ち、従来の蓄積容量を分
割しない場合の第２の容量比αstである、Ｃst／（Ｃst
＋Ｃgd＋Ｃlc）が１に近づいているので、駆動ＩＣの出
力偏差などによるＶg(+)やＶg(-)のバラツキが、そのま
ま画素電極電位のバラツキとなってしまう。また、電源
変動などにより走査電位のオフレベルが変動すると、そ
れが直接に画素電極電位に影響する。しかし、本実施形
態８の構成を用いれば、第２の蓄積容量Ｃst2が液晶容
量Ｃlcの並列容量として働くので、（数２６）や（数２
７）における、第４の容量比αst1の値を適度なものに
調整することができ、前段の走査電極の電位変動が画素
電極電位に及ぼす影響を緩和して横筋の発生を抑えるこ
とができる。ＩＰＳモードの液晶の電気−光学特性は、
２．５ボルト程度の電圧幅で暗状態から明状態に変化す
る。階調表示は、８ビット即ち２５６階調で行われるの
が通常であり、１階調当たりの電圧幅は１０ｍＶ程度で
ある。一方、走査側駆動ＩＣのオンオフ出力電圧幅は２
０から３０ボルト程度であり、０．１パーセントの偏差
が２０〜３０ｍＶに相当する。そこで、Ｃst1／（Ｃst1
＋Ｃst2＋Ｃgd＋Ｃlc）の値を０．５以下、望ましくは
０．３以下にすれば、走査側駆動ＩＣの０．１パーセン
トの出力偏差を１階調の電圧幅より小さくすることがで
き、横筋として見えなくすることができる。本発明の構
成をＩＰＳモードに用いる場合、さらに次のような効果
もある。ＩＰＳモードは、現在広く用いられているツイ
ストネマティックモードに比べて液晶容量が１０分の１
程度である。このため、画素電極電位の安定化のために
は、ＴＮ型より大きな蓄積容量が必要となる。これを走
査電極上あるいは共通電極上のいずれか一方にのみ形成
しようとすると、場合によっては面積が不足して線幅を
広げる必要が生じ、開口率の低下を招く。本実施形態８
の構成を用いれば、開口率の低下を招くことなく、十分
な蓄積容量を形成して画素電極電位変動を防止できるの
で、明るく高品位な表示を行うことができる。なお、本
実施形態８で説明した効果は、ＴＮ型より大幅に液晶容
量が小さい方式であればどのような方式でも発揮され
る。例えば、図１２の（ａ）のように画素電極２１と対
向電極２２が同一基板２３上にある構成、（ｂ）や
（ｃ）のように対向電極２２を対向基板２４に形成して
基板に平行な電界あるいは斜め方向の電界で液晶を動作
させる構成である。これらは、液晶２５に電界を印加す
るための画素電極２１と対向電極２２が平行平板容量を
形成しておらず、図１２（ｄ）のＴＮ型に比べて液晶容
量が小さい。このようなものであれば、対向電極がアレ
イ基板２３の側にある場合でも、対向基板２４の側にあ
る場合でも、実施形態７で説明した効果に加えて、実施
形態８で説明した効果を得ることができる。 （実施の形態９）実施形態９にかかる本発明の第２の表
示装置は、実施形態７の表示装置において、（数２８）
で定義される第３の容量比αgd1＝Ｃgd／Ｃtotが、走査
電極の給電端からの距離に応じて連続的にまたは段階的
に増加するように構成したものである。一例として、図
８に示す液晶表示装置において、第３の容量比αgd1を
走査電極の給電端から終端に向かって徐々に大きくして
いったものである。 （数２８） αgd1＝Ｃgd／Ｃtot ここで、Ｃtotは画素電極に接続される全容量であり、
通常、Ｃst1＋Ｃst2＋Ｃgd＋Ｃlcとなるが、画素電極に
それ以外の容量がある場合には、当該容量も含むもので
ある。また、ゲート・ドレイン間容量（Ｃgd）に並列に
形成された容量成分もＣgdに含めることとする。図１３
は、その構成の一例を示すものであり、画素電極５の形
状を変えることにより、第１の蓄積容量７（Ｃst1）と
第２の蓄積容量８（Ｃst2）の大きさが給電側で大き
く、終端側で小さくされている。Ｃst1とＣst2は（数２
８）の分母にあるので、第３の容量比αgd1は給電端で
小さく、終端で大きくなる。従来技術の課題として説明
した図４１のように、薄膜トランジスタを用いた液晶表
示装置で走査電圧に歪が生じると、充電が完全に行われ
た場合でも、再充電現象により画素電圧に不均一が生じ
る。つまり、図４１下段左に示すように、ゲート電位を
オン状態にして画素を電位Ｖsに充電した後、ゲート電
圧の立下り時の容量カップリングの影響により、突き抜
け電位が発生し、画素電極電位は（数２９）で示される
△Ｖa1だけ低下する。 （数２９） ΔＶa1＝αgd1・ΔVgon ここで、ΔVgon＝（Vgon−Vgoff） ゲート電位波形に歪のない給電端では、すぐに薄膜トラ
ンジスタがオフ状態となり画素電極電位ＶdはＶs−△Ｖ
1に落ち着く。しかし、走査電極から供給されるゲート
電位波形が、終端では配線時定数の影響により歪んでい
るので、図４１中段に示すように薄膜トランジスタがオ
フ状態になるまでにΔｔの時間が必要となり、このΔｔ
の間に画素電極電位ＶdはＶsに向かって再び充電され、
突き抜け電位△Ｖa1が一部打ち消され、図４１下段右の
ようにΔＶa1’だけ高い電位となる。この結果、画素電
極電位ＶdのＤＣレベルが給電端と終端でずれ、フリッ
カ現象を初めとする表示むらが生じる。これに対し本実
施形態９の液晶表示装置によれば、（数２８）で定義さ
れる第３の容量比αgd1を走査電極の終端側で大きくす
ることによって、（数２９）のΔＶa1が終端で大きくな
るように設定している。具体的には図１４に示すよう
に、終端でのゲート電圧立下り時の容量カップリングに
よる電位の低下（図１４の下段右において点線で示した
曲線ａ）が給電端よりも丁度ΔＶa1’だけ大きくなるよ
うに設定する。従って、図１４下段右に示すように、終
端におけるΔｔ間の再充電による画素の電位変化ΔＶ’
を差し引くと終端での画素電極電位は給電端での画素電
極電位と等しくなるところで落ち着く。このように、画
素電極電位が最終的に到達するレベルが給電端と終端で
等しくなって、フリッカを初めとするむらが生じず、均
一な表示を行なうことができる。第３の容量比αgd1を
変化させる度合いは、各部電圧波形のコンピュータシミ
ュレーションなどにより求めることができる。なお、上
記の説明では、第１の蓄積容量（Ｃst1）と第２の蓄積
容量（Ｃst2）の双方を給電側で大きく終端側で小さく
したが、これはいずれか一方でも構わない。また、ゲー
ト・ドレイン間容量（Ｃgd）を給電側で小さく終端側で
大きくしても同様の効果が得られるし、これを上記に説
明した蓄積容量の変化と組み合せることもできる。ゲー
ト・ドレイン間容量（Ｃgd）を変化させるには、例え
ば、図１３においてＴＦＴのゲートとドレインの重なり
部分３１の面積を変えればよい。要は、（数２８）中に
ある、第１の蓄積容量（Ｃst1）、第２の蓄積容量（Ｃs
t2）、ゲート・ドレイン間容量（Ｃgd）、液晶容量（Ｃ
lc）の少なくとも１つを、終端側のαgd1が大きくなる
ように変化させればよい。 （実施の形態１０）本実施形態１０にかかる本発明の第
２の表示装置は、実施形態９で説明した液晶表示装置に
おいて、さらに（数３０）で定義される第４の容量比α
st1が同一走査電極上にある画素で一定となるように、
各画素の容量値を設定したものである。 （数３０） αst1＝Ｃst1／Ｃtot ここで、Ｃtotは画素電極に接続される全容量であり、
通常、Ｃst1＋Ｃst2＋Ｃgd＋Ｃlcとなるが、画素電極に
それ以外の容量がある場合には、当該容量も含むもので
ある。また、ゲート・ドレイン間容量（Ｃgd）に並列に
形成された容量成分もＣgdに含めることとする。図１５
と図１６は、前段走査電極上の蓄積容量を介して容量結
合駆動を行なう場合のゲート電位（走査電極電位）と画
素電極電位の時間変化を示したものである。ゲート電位
は当画素に接続されたＴＦＴのもの（当段）と、容量結
合に関するもの（前段）の両者が記されている。画素電
圧は上下に隣接する画素でその極性が反転されているも
のとし、当段の画素が正電位に充電される奇数フレーム
の電位変化を図１５に、これとは電圧極性が反転された
偶数フレームの電位変化を図１６に示している。これら
の図において、画素は正の充電期間にはＶs(+)に、負の
充電期間にはＶs(-)に一旦充電される。次いで当段ゲー
ト電圧が立下る時に、画素電極電位は下向きの結合電圧
（図１５のΔＶ１や図１６の△Ｖ１’）により変化する
が、この変化量は実施形態９で説明した構成により、走
査電圧の給電側と終端側で最終的には同一レベルにな
る。前段ゲート電位がステップ状に変化すると、第1の
蓄積容量を介して結合電圧Ｖ２またはＶ２’が画素電極
電位に重畳される。これは、前段ゲート電位の変化量に
（数３０）に示す第４の容量比αst1を掛けたものにな
る。実施形態９に示した構成では、（数２８）を構成す
る４つの容量を終端側のαgd1が大きくなるように変化
させている。例えば、４つの容量のうち１つだけを変化
させてこのようにすると、給電端側画素と終端側画素で
（数３０）の第４の容量比αst1が異なり、画素電極電
位に重畳される結合電圧Ｖ２やＶ２’に差が生じて、新
たな表示むらが引き起こされてしまう。本実施形態１０
では、上記の４つの容量のうち少なくとも２つを、給電
端側画素から終端画素に向けて変化させ、（数２８）の
αgd1が給電端から終端に向かって徐々に大きくなるよ
うにし、かつ（数３０）のαst1が一定となるようにし
ている。これにより、画素電極電位に重畳される結合電
圧Ｖ２やＶ２’を画素の位置によらず一定とし、実施形
態９の液晶表示装置に比べて、さらに均一な表示を行う
ことができる。一例として、第１の蓄積容量（Ｃst1）
と第２の蓄積容量（Ｃst2）の双方を、給電側で大き
く、終端側で小さくする図１３の構成を考える。まず、
実施形態９で説明したように、Ｃst1とＣst2の和を終端
側に向かって小さくしていく。ゲート・ドレイン間容量
（Ｃgd）と液晶容量（Ｃlc）が蓄積容量に比べて十分に
小さく（数３０）においてＣgdとＣlcが無視できる場
合、Ｃst1とＣst2の比が一定であるようにこの和を配分
すれば、（数３０）のαst1の値を一定に保ちながら
（数２８）のαgd1を終端側に向かって徐々に大きくす
ることができる。また、ＣgdやＣlcが無視できない場合
には、これらを考慮してＣst1とＣst2の配分比を決めれ
ばよい。なお、このような構成はＣst1とＣst2の組に限
るわけではない。例えば、ＣgdとＣst1の組を用いるこ
ともでき、両者の和が一定になるようにしながら、給電
端から終端に向かってＣgdを小さく、Ｃst2を大きくし
ていっても同様の効果を得ることができる。さらに３つ
あるいは４つの容量を画素ごとに変化させてもよい。 （実施の形態１１）実施形態１１にかかる本発明の第２
の表示装置では、実施形態９で述べた、第３の容量比α
gd1＝Ｃgd／Ｃtotが、走査電極の給電端からの距離に応
じて連続的にまたは段階的に増加する構成、、実施形態
１０で述べた、第４の容量比αst1が同一走査電極上に
ある画素で一定となるように各画素の容量値を設定した
構成のさらなるバリエーションについて述べる。第１の
バリエーションは、第１の蓄積容量Ｃst1と第２の蓄積
容量Ｃst2を、両者の比を一定に保って、走査電極の給
電端からの距離に応じて減少させた例である。これは、
（数２８）の第３の容量比αgd1を給電端からの距離に
応じて増加させる構成である。この構成によれば、どち
らか一方のみを増加させる場合に比べて、（数３０）の
αst1の値が変化しにくく、結合電圧のむらが生じにく
いという利点がある。第２のバリエーションは、ゲート
・ドレイン間容量Ｃgdを走査電極の給電端からの距離に
応じて増加させるものである。これも（数２８）の第３
の容量比αgd1を給電端からの距離に応じて増加させる
構成である。ゲート・ドレイン間容量Ｃgdは他の容量に
比べて小さいので、この構成も（数３０）の第４の容量
比αst1の値が変化しにくく、結合電圧のむらが生じに
くいという利点がある。第３のバリエーションは、第１
の蓄積容量Ｃst1と第２の蓄積容量Ｃst2の双方を、（数
３０）の第４の容量比αst1の値を一定に保つように、
走査電極の給電端からの距離に応じて減少させるもので
ある。（数２８）の第３の容量比αgd1は自動的に給電
端からの距離に応じて増加する。この構成は変化させる
容量が２つであるため簡便であり、かつ、第２の実施形
態で説明したように、比較的分かりやすい方法で各容量
の値を定めることができる。第４のバリエーションは、
ゲート・ドレイン間容量Ｃgdおよび第１の蓄積容量Ｃst
1を、走査電極の給電端からの距離に応じて増加させる
ものである。容量の値は（数３０）の第４の容量比αst
1の値を一定に保つように定めた。（数２８）の第３の
容量比αgd1は自動的に給電端からの距離に応じて増加
する。この構成も、変化させる容量が２つであるため簡
便である。第５のバリエーションは、ゲート・ドレイン
間容量Ｃgdを走査電極の給電端からの距離に応じて増加
させ、第２の蓄積容量Ｃst2を走査電極の給電端からの
距離に応じて減少させた。容量の値は（数３０）の第４
の容量比αst1の値を一定に保つように定めた。この構
成も、変化させる容量が２つであるため簡便である。ま
た、ゲート・ドレイン間容量Ｃgdと第２の蓄積容量Ｃst
2の和を一定に保てば（数３０）の第４の容量比αst1の
値が一定に保たれるので、容量の決定が簡単であるとい
う特長もある。 （実施形態１２）本発明の第３の表示装置の実施形態を
示す。本発明の第３の表示装置は、信号電圧の極性反転
駆動の方式を採用した構成において、奇数フレーム、偶
数フレーム両者間でトランジスタスイッチングタイミン
グがずれることに起因する表示むらを低減し、また、カ
ラム反転、ドット反転方式を採用し、画素電極へ印加さ
れる信号電位が正方向であるか負方向であるかの違いに
より、トランジスタスイッチングタイミングがずれるこ
とに起因する表示むらを低減したものである。図３８お
よび図３９に示したようなカラム反転、ドット反転方式
による構成を検討すると、次の［１］と［２］の問題が
あることが分かった。 ［１］図３８中の画素Ｐと画素Ｑは構造的には鏡面対称
であるが、動作的には必ずしも対称ではない。なぜな
ら、図３９のように走査方向を上から下への方向と規定
すると、ある走査電極が選択されるときに補償電位にな
る走査電極は画素Ｐの場合は走査方向に対して後側、画
素Ｑの場合は走査方向に対して前側という違いがあるか
らである。この差によって両画素での画素電極保持電位
が僅かに異なり、液晶に印加される電圧実効値が異な
り、その結果表示輝度の差が発生する。これは１列毎の
輝度の濃淡パターンであるので縦方向のスジ（縞模様）
として観察される。 ［２］図３８の画素構造をもつ液晶表示装置と、図３７
の画素構造をもつそれを実際に駆動させて比較観察した
場合、前者のほうがフリッカや面内での輝度ムラが顕著
に発生することが結果明らかになった。まず、上記
［１］の原因を解析する。図３８において、走査電極Ｇ
１が選択されるときに、奇数フレームにおいては画素Ｐ
は正に、画素Ｑは負に充電される。一方、偶数フレーム
では画素Ｐが負に、画素Ｑが正に充電される。そして、
図３９の波形で走査電極Ｇ１のVgonからの立ち下がりの
部分に注目し、奇数フレームおよび偶数フレームでの走
査電極電位波形を重ねて描くと図４２のようになる。偶
奇フレームで波形の立ち下がり先が異なる（Vge(+)およ
びVge(-)）ことにより、仮に変化の時定数が同じであっ
ても波形自体が異なったものになる。また、スイッチン
グ閾値電圧は正に充電された場合と負に充電された場合
とで異なり、同図で示したレベルで表される。これらを
基にして、画素Ｐおよび画素Ｑでの奇数フレームおよび
偶数フレームでの再充電電流発生期間を示すと同図のよ
うに表される。４通りの再充電発生期間がすべて異なる
ので、再充電電圧ΔVbもすべて異なることになる。い
ま、画素Ｐおよび画素Ｑの正充電時および負充電時の再
充電電圧をΔVb(P,+)、ΔVb(P,-)、およびΔVb(Q,+)、
ΔVb(Q,-)とすると、同図からわかるように、（数３
１）のような大小関係があることがわかる。 （数３１） ΔVb(P,+)＞ΔVb(Q,+) ΔVb(Q,-)＞ΔVb(P,-) ΔVb(Q,-)−ΔVb(P,-)＞ΔVb(P,+)−ΔVb(Q,+) これは、走査電極波形の立ち下がり曲線の違いによって
発生する関係式である。さて、画素Ｐおよび画素Ｑの正
充電時および負充電時の画素電極保持電位をVdo(P,+)、
Vdo(P,-)、およびVdo(Q,+)、Vdo(Q,-)画素電極保持電位
とすると、上述の再充電の効果を加えて、（数３２）の
ように表せる。 （数３２） Vdo(P,+)=Vsig(+)−αstΔVge(-)−αgdΔVgon＋ΔVb
(P,+) Vdo(P,-)=Vsig(-)−αstΔVge(+)−αgdΔVgon＋ΔVb
(P,-) Vdo(Q,+)=Vsig(+)−αstΔVge(-)−αgdΔVgon＋ΔVb
(Q,+) Vdo(Q,-)=Vsig(-)−αstΔVge(+)−αgdΔVgon＋ΔVb
(Q,-) 正充電と負充電での画素電極保持電位の差の半分が液晶
に印加される電圧の実効値であり、画素Ｐと画素Ｑのそ
れぞれについてVeff(P)、Veff(Q)で表すと、（数３３）
のようになる。 （数３３） Veff(P) ＝[[Vsig(+)-Vsig(-)]+αstVgep+[ΔVb(P,+)-ΔVb(P,-)]]／２ Veff(Q) ＝[[Vsig(+)-Vsig(-)]+αstVgep+[ΔVb(Q,+)-ΔVb(Q,-)]]／２ 但し、Vgepは（数３４）で表される。 （数３４） Vgep＝ΔVge(+)−ΔVge(-)＝Vge(+)−Vge(-) （数３３）の両式を比較したときに、違う値になるのは
再充電電圧に関する項のみであり、（数３１）の第1
式、第2式を考えると（数３５）の関係式があることが
わかる。 （数３５） Veff(P)＞Veff(Q) このように、両画素で液晶印加電圧の実効値が異なるこ
とになり、画素の輝度が異なって、縦スジとして観測さ
れることになる。次に、上記［２］の原因を解析する。
この原因を解明するためには、共通電極電位の変動を考
慮しなければならないことがわかった。いま、隣接する
2画素の構造を抜き出して描くと図１７のようになる。
充電が完了して走査電極電位が立ち下がるときに、画素
Ｐの画素電極電位は突き抜けにより低下する。しかし、
同時に画素ＱのＣstおよびＣlcによって作られる走査電
極（G1）−対向電極（COM）間の容量結合（矢印で示
す）により、対向電極の電位が低下する（G-COM間の容
量パスとして、画素PのＣgd-Ｃlcも考えられるが、Ｃgd
はＣstおよびＣlcに比べれば十分小さいので、大きな寄
与にはならない）。この電位低下は共通電極の電位固定
端に近い画面周辺部では小さいが、電位固定端から遠い
部分では大きくなる。対向電極電位が低下するとそれに
引っ張られて画素Ｐの画素電極電位もさらに低下する。
すると、対向電極電位が全く変化しない場合に比べて大
きい再充電電流が画素Ｐの画素電極に向けて流れる。従
って、画面中央での画素電極保持電位が端部に比べて非
常に大きくなり、フリッカや輝度傾斜が発生する原因と
なる。これは図１７の回路的な構成そのものに起因して
発生するものであり、従来例の図３７のようなパターン
ではそれほど顕著に発生しないものである（図３７のパ
ターンでは走査電極と共通電極の間にＣst-Ｃlcのよう
な大きな容量による結合はない）。フリッカと輝度傾斜
について数式的に説明すると次のようになる。いま、
（数３２）で画素Pと画素QのDC平均レベルVdcと平均実
効値Veffを計算すると（数３６）のようになる。 （数３６） Vdc＝[Vdo(P,+)＋Vdo(P,-)＋Vdo(Q,+)＋Vdo(Q,-)]／４ ＝[Vsig(+)＋Vsig(-)]／２−αstΔVgec−αgdΔVgon ＋[ΔVb(P,+)＋ΔVb(P,-)＋ΔVb(Q,+)＋ΔVb(Q,-)]／４ Veff＝[Vdo(P,+)−Vdo(P,-)＋Vdo(Q,+)−Vdo(Q,-)]／４ ＝[Vsig(+)−Vsig(-)]／２＋αstVgep／２ ＋[ΔVb(P,+)−ΔVb(P,-)＋ΔVb(Q,+)−ΔVb(Q,-)]／４ 但し、ΔVgecは（数３７）で表される。 （数３７） ΔVgec＝[ΔVge(+)＋ΔVge(-)]／２＝[Vge(+)＋Vge(-)]
／２−Vgoff （数３６）の第１式は、画素電極電位の実効的な平均値
がVdcであり、共通電極の電位をこれと同じ電位にすれ
ば液晶に印加される電圧の時間平均値が0になり、フリ
ッカが見えなくなるということを示している。しかし、
今のように、ΔVb(P,+)、ΔVb(P,-)、およびΔVb(Q,
+)、ΔVb(Q,-)が画面端部と中央で異なり、従ってVdcの
値も異なる場合、画面端部と中央で同時にフリッカをな
くすことは不可能である。すなわち、全面でフリッカを
なくすことができず、画面上のどこかではフリッカが残
ることが理解できる。（数３６）の第２式はΔVb(P,
+)、ΔVb(P,-)、およびΔVb(Q,+)、ΔVb(Q,-)が画面端
部と中央で異なることにより、Veffも異なり、輝度傾斜
が発生するということを示している。以上の分析を行っ
た上で、これらの縦スジ、輝度傾斜、およびフリッカを
なくすための手段を見いだした。これが本発明の第３の
表示装置の基本的な考えであり、画素Ｐと画素Ｑの間で
αstおよびαgdの値に差をつけ、かつこれらに画面内で
傾斜をもたせるというものである。以下、実施形態１２
の表示装置の構成例および動作例について説明する。い
ま、αstおよびαgdが画素Ｐと画素Ｑで異なるとし、か
つ画面内でもその値が一定でない（すなわち、Ｃgd、Ｃ
st、およびＣlcが一定でない）とする。そして、画面端
部と中央での画素Ｐおよび画素Ｑにおけるαstおよびα
gdを代表させてそれぞれαst(P,O)、αst(P,E)、αst
(Q,O)、αst(Q,E)、およびαgd(P,O)、αgd(P,E)、αgd
(Q,O)、αgd(Q,E)で表すとする。ここでOは画面端部、
Ｅは画面中央であることを示している。端部（０）と中
央（Ｅ）の間では、αstおよびαgdは０とＥで示した値
の間で徐々に変化しているとする。画素Ｐおよび画素Ｑ
それぞれの画面端部および中央で、正および負に充電さ
れる場合について、（数３２）を適用すると（数３８）
の８個の式が得られる。 （数３８） Vdo(P,0,+)＝Vsig(+)-αst(P,0)ΔVge(-)-αgd(P,0)ΔV
gon+ΔVb(P,0,+) Vdo(P,0,-)＝Vsig(-)-αst(P,0)ΔVge(+)-αgd(P,0)ΔV
gon+ΔVb(P,0,-) Vdo(P,E,+)＝Vsig(+)-αst(P,E)ΔVge(-)-αgd(P,E)ΔV
gon+ΔVb(P,E,+) Vdo(P,E,-)＝Vsig(-)-αst(P,E)ΔVge(+)-αgd(P,E)ΔV
gon+ΔVb(P,E,-) Vdo(Q,0,+)＝Vsig(+)-αst(Q,0)ΔVge(-)-αgd(Q,0)ΔV
gon+ΔVb(Q,0,+) Vdo(Q,0,-)＝Vsig(-)-αst(Q,0)ΔVge(+)-αgd(Q,0)ΔV
gon+ΔVb(Q,0,-) Vdo(Q,E,+)＝Vsig(+)-αst(Q,E)ΔVge(-)-αgd(Q,E)ΔV
gon+ΔVb(Q,E,+) Vdo(Q,E,-)＝Vsig(-)-αst(Q,E)ΔVge(+)-αgd(Q,E)ΔV
gon+ΔVb(Q,E,-) なお、ここで、例えばVdo(i, j,±)（i=PまたはQ、j=O
またはE）という表記は、画素ｉにおける位置ｊ（ j=O
→画面両端、 j=E→画面中央）での正充電時（＋）また
は負充電時（−）に関する量であるという意味である。
Vsig(±)、ΔVb(i, j,±)に関しても同様である。従来
例の場合はΔVbの値が画素Ｐと画素Ｑ、あるいは画面中
央と端部で異なっていたことにより、Vdoも同じように
異なり、縦スジ、フリッカ、および輝度傾斜が発生して
いた。本発明では各４つずつのαstおよびαgdの値を独
立に変化させることによりΔVbの値の違いを補正しよう
とするものである。いま、画面端部と中央における、画
素Ｐと画素Ｑの実効値差ΔVeff(O)およびΔVeff(E)を
（数３８）により計算すると、（数３９）になる。 （数３９） ΔVeff(0)＝[Vdo(P,0,+)-Vdo(P,0,-)]/2−[Vdo(Q,0,+)-Vdo(Q,0,-)]/2 ＝[αst(P,0)-αst(Q,0)]Vgep ＋[ΔVb(P,0,+)-ΔVb(P,0,-)−ΔVb(Q,0,+)+ΔVb(Q,0,-)]/2 ΔVeff(E)＝[Vdo(P,E,+)-Vdo(P,E,-)]/2−[Vdo(Q,E,+)-Vdo(Q,E,-)]/2 ＝[αst(P,E)-αst(Q,E)]Vgep ＋[ΔVb(P,E,+)-ΔVb(P,E,-)−ΔVb(Q,E,+)+ΔVb(Q,E,-)]/2 また、同様に画素Pと画素QのDC平均レベルの差ΔVdc
(O)、およびΔVdc(E)を計算すると（数４０）のように
なる。 （数４０） ΔVdc(O) ＝[Vdo(P,0,+)＋Vdo(P,0,-)]/2−[Vdo(Q,0,+)＋Vdo(Q,0,-)]/2 ＝−[αst(P,0)−αst(Q,0)]ΔVgec−[αgd(P,0)−αgd(Q,0)]ΔVgon ＋[ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)−ΔVb(Q,0,-)]/2 ΔVdc(E) ＝[Vdo(P,E,+)＋Vdo(P,E,-)]/2−[Vdo(Q,E,+)＋Vdo(Q,E,-)]/2 ＝−[αst(P,E)−αst(Q,E)]ΔVgec−[αgd(P,E)−αgd(Q,E)]ΔVgon ＋[ΔVb(P,E,+)＋ΔVb(P,E,-)−ΔVb(Q,E,+)−ΔVb(Q,E,-)]/2 ここで、画面端部、および画面中央で縦スジをなくすた
めには（数３９）においてΔVeff(O)＝0およびΔVeff
(E)＝0とすればよく、（数４１）を満たすように4つの
αstを選べばよい。 （数４１） [αst(P,0)−αst(Q,0)]Vgep ＝−[ΔVb(P,0,+)−ΔVb(P,0,-)−ΔVb(Q,0,+)＋ΔVb(Q,0,-)]/2 [αst(P,E)−αst(Q,E)]Vgep ＝−[ΔVb(P,E,+)−ΔVb(P,E,-)−ΔVb(Q,E,+)＋ΔVb(Q,E,-)]/2 （数３１）の第1式、第2式で示したのと全く同様に考え
れば（数４２）の関係が得られるので、（数４１）の右
辺の｛ ｝内は正の値になる。Vgepは正なので、4つのα
stは、（数４３）のようにすればよい。 （数４２） ΔVb(P,0,+)＞ΔVb(Q,0,+) ΔVb(Q,0,-)＞ΔVb(P,0,-) ΔVb(P,E,+)＞ΔVb(Q,E,+) ΔVb(Q,E,-)＞ΔVb(P,E,-) （数４３） αst(P,0)＜αst(Q,0) αst(P,E)＜αst(Q,E) ところで、以上では液晶印加電圧の実効値についての条
件を述べたが、つぎにDC平均レベルについて考えてみ
る。いま、両画素でのDC平均レベルが異なっている場
合、共通電極電位を両者のDC平均レベルの平均値付近に
設定すれば、仮に画素Pと画素Qのそれぞれでフリッカが
あっても、両者は互いに逆相となるので互いにうち消し
あい、巨視的に見ればフリッカは観測されない。しか
し、さらに高画質化するためには微視的に見てもフリッ
カがないことが望ましい。すなわち、画素Pと画素QのDC
平均レベルを一致させ、そこに共通電極電位をあわせる
ことが望ましい。このためには（数４０）でΔVdc(O)＝
0、ΔVdc(E)＝0であればよく、（数４４）を満たせばよ
い。 （数４４） [αst(P,0)−αst(Q,0)]ΔVgec＋[αgd(P,0)−αgd(Q,0)]ΔVgon ＝[ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)−ΔVb(Q,0,-)]/2 [αst(P,E)−αst(Q,E)]ΔVgec＋[αgd(P,E)−αgd(Q,E)]ΔVgon ＝[ΔVb(P,E,+)＋ΔVb(P,E,-)−ΔVb(Q,E,+)−ΔVb(Q,E,-)]/2 ところで、（数３１）の第3式を考慮すれば両式の右辺
の｛ ｝内は負の値であることがわかる。よって、（数
４５）および（数４６）で表されるようなβ(P,O)、β
(Q,O)およびβ(P,E)、β(Q,E)を定義すれば、（数４
７）を満たすようにすればよい。 （数４５） β(P,O)＝αst(P,0)(ΔVgec／ΔVgon)＋αgd(P,0) β(Q,O)＝αst(Q,0)(ΔVgec／ΔVgon)＋αgd(Q,0) （数４６） β(P,E)＝αst(P,E)(ΔVgec／ΔVgon)＋αgd(P,E) β(Q,E)＝αst(Q,E)(ΔVgec／ΔVgon)＋αgd(Q,E) （数４７） β(P,O)＜β(Q,O)、β(P,E)＜β(Q,E) 次に、（数３６）で示した画素Pと画素QのDC平均レベル
Vdcおよび平均実効値Veffの、画面端部と中央での差ΔV
dcおよびΔVeffを計算すると、（数４８）になる。 （数４８） ΔVdc＝[Vdo(P,E,+)＋Vdo(P,E,-)＋Vdo(Q,E,+)＋Vdo(Q,E,-)]/4 −[Vdo(P,0,+)＋Vdo(P,0,-)＋Vdo(Q,0,+)＋Vdo(Q,0,-)]/4 ＝−[(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔVgec/2 −[(αgd(P,E)＋αgd(Q,E))−(αgd(P,0)＋αgd(Q,0)]ΔVgon/2 ＋[ΔVb(P,E,+)＋ΔVb(P,E,-)＋ΔVb(Q,E,+)＋ΔVb(Q,E,-) −ΔVb(P,0,+)−ΔVb(P,0,-)−ΔVb(Q,0,+)−ΔVb(Q,0,-)]/4 ΔVeff＝[Vdo(P,E,+)−Vdo(P,E,-)＋Vdo(Q,E,+)−Vdo(Q,E,-)]/4 −[Vdo(P,0,+)−Vdo(P,0,-)＋Vdo(Q,0,+)−Vdo(Q,0,-)]/4 ＝−[(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔVgep/4 ＋[ΔVb(P,E,+)−ΔVb(P,E,-)＋ΔVb(Q,E,+)−ΔVb(Q,E,-) −ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)＋ΔVb(Q,0,-)]/4 輝度傾斜をなくすためにはΔＶeff＝0であればよく、
（数４９）を満たせばよい。 （数４９） [(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔV
gep＝−[ΔVb(P,E,+)−ΔVb(P,E,-)＋ΔVb(Q,E,+)−ΔV
b(Q,E,-)−ΔVb(P,0,+)＋ΔVb(P,0,-)−ΔVb(Q,0,+)＋
ΔVb(Q,0,-)] ここで、図４２に示した関係を考慮し、かつ画面中央の
ほうが端部に比べて再充電の発生のしかたが顕著である
ことを考慮すれば、右辺の｛ ｝の中は負の値になるこ
とがわかる。従って、（数５０）のようにすればよいこ
とがわかる。 （数５０） [αst(P,E)＋αst(Q,E)]/2＞[αst(P,0)＋αst(Q,0)]/2 フリッカをなくすためにはΔVdc＝0であればよく、（数
５１）を満たせばよい。 （数５１） [(αst(P,E)＋αst(Q,E))−(αst(P,0)＋αst(Q,0)]ΔV
gec＋[(αgd(P,E)＋αgd(Q,E)−(αgd(P,0)＋αgd(Q,
0)]ΔVgon＝[ΔVb(P,E,+)＋ΔVb(P,E,-)＋ΔVb(Q,E,+)
＋ΔVb(Q,E,-)−ΔVb(P,0,+)−ΔVb(P,0,-)−ΔVb(Q,0,
+)−ΔVb(Q,0,-)]/2 ここで、再充電電圧は画面端部よりも中央で大きいこと
を考慮すれば、右辺の｛ ｝内は正であることがわか
る。よって、（数４６）を考慮し、（数５２）を満たす
ようにすればよい。 （数５２） [β(P,E)＋β(Q,E)]/2＞[β(P,0)＋β(Q,0)]/2 以上のようにして、うまくαst、およびβを選ぶことに
より、縦スジ、フリッカ、および輝度傾斜をなくすこと
ができる。以上をまとめると、図１７の構造のアレイ構
成で縦スジ、輝度傾斜、およびフリッカをなくすための
条件は次のように表せる。 ［１］縦スジをなくすための必要条件：（数５３） （数５３） αst(P)＜αst(Q) ［２］微視的に見てフリッカをなくすための必要条件：
（数５４） （数５４） β(P)＜β(Q) 但し、β(P)、β(Q)は（数５５）で表される。 （数５５） β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ［３］輝度傾斜をなくすための必要条件：（αst(P)＋
αst(Q)）／2の値が、画面端部より画面中央のほうが大
きいこと ［４］（巨視的に見て）フリッカをなくすための必要条
件：（β(P)＋β(Q)）／2の値が、画面端部より画面中
央のほうが大きいこと。なお、以上においては添字Oお
よびEを省略した形で表記している。ところで、以上で
は画面端部と画面中央を代表点として扱ってきたが、画
面端部と中央の間での、各位置でのαst＝（αst(P)＋
αst(Q)）／2およびβ＝（β(P)＋β(Q)）／2の変化の
パターンとしては、様々なものが考えられる。その一例
を図１８に示す。各グラフは、横軸に画面上での水平位
置をとり、縦軸にαstの値を示している（αstを例にと
って描いているが、βについても同様）。最も考えやす
いのは(a)のように直線的に変化するパターンである。
また、(b)のように非線形な変化のしかたも考えられる
し、あるいは(c)のように段階的に変化するというのも
あり得る。あるいは(d)のように、一定の部分とある傾
斜を有する部分が混在するというのも考え得る。いずれ
も、画面端部から離れるに従って連続的に、または段階
的に増加するという点では共通である。いずれのパター
ンであっても本発明の効果は得られる。中でも、(b)の
ように曲線的に変化し、かつαst−αst(O)が、画面端
からの距離の概略2乗に比例する場合が最も望ましい
（αst(O)は、画面端部でのαst）。なぜならば、再充
電電圧は走査電極電圧波形の変化の時定数、すなわち走
査電極のCR時定数に比例し、ある位置を基準にみたとき
の配線容量、および配線抵抗は共に画面端部からの距離
の2乗に概略比例し、従って再充電電圧も画面端からの
距離の概略2乗に比例するからである。αst−αst(O)を
画面端からの距離の概略2乗に比例させることにより、
画面上のすべての点において再充電電圧を補正すること
ができ、輝度傾斜をなくすことができる。βに関しても
同様で、β−β(O)を画面端部からの距離の2乗に概略比
例させることにより、フリッカをすべての点で激減させ
ることができる。正確に2乗でなくても、1.2〜2.8乗程
度であれば十分な効果は得られる。なお、以上では走査
電極は両側給電であるとして述べてきたが、片側給電の
場合は、「画面中央」を「画面において、給電しない方
の端部」と置き換えて読めばよい。以上の方法を、イン
・プレーン・スイッチング（ＩＰＳ）モードの液晶につ
いて実施する場合の例について述べる。次に、ＩＰＳモ
ード液晶の表示装置で本発明を適用する場合の具体例に
ついて述べる。図１９にＩＰＳモードの液晶を用いた本
発明の表示装置の回路構成を示す。図３８の画素構造が
アレイ状に配列されていて、走査電極は画面左右端部で
走査信号駆動回路から、映像信号電極は画面上部で映像
信号駆動回路から給電される（図では、走査電極が両側
給電の場合の例を示している。また、映像信号電極が両
側給電であったり、1列毎に上側／下側交互に給電され
ていてもよい）。図１９で、画面の左端と中央部分の画
素を抜き出してレイアウトを描いたものが図２０であ
る。それぞれでの、画素Pおよび画素QのＣstおよびＣgd
をＣst(P,O)、Ｃgd(P,O)、Ｃst(Q,O)、Ｃgd(Q,O)、ある
いはＣst(P,E)、Ｃgd(P,E)、Ｃst(Q,E)、Ｃgd(Q,E)で表
わしてあるが、レイアウト上、以下の特徴がある。 ［１］画面端部、および画面中央いずれにおいても、画
素Pと画素QのＣgdおよびＣstの形状が同一でなく、容量
値自体が異なったものになっている。特に、（数２３）
で定義されるαstおよび（数５５）で定義されるβは、
画素Pに比べて画素Qの方が大きくなるようなレイアウト
にしてある。 ［２］画面端部と画面中央を比べても、ＣstおよびＣgd
の形状が同一でなく、容量値自体も異なったものになっ
ている。特に、（数２３）で定義されるαst、および
（数５５）で定義されるβ(P)およびβ(Q)から計算され
る｛β(P)＋β(Q)｝／2は、画素端部よりも画素中央の
ほうが大きな値になっている。画素端部と画素中央の間
ではＣstあるいはＣgdの形状が連続的に、あるいは段階
的に変化し、αst、および｛β(P)＋β(Q)｝／2も連続
的に、あるいは段階的に変化するようにしてある。これ
らの特徴により、先に述べた原理に従って、縦スジ、フ
リッカ、および輝度傾斜が著しく低減される。なお、本
発明の表示装置においては、容量結合駆動をすることに
よって縦スジ、輝度傾斜、およびフリッカを同時になく
すことができる。なぜならば、容量結合駆動のような補
償期間を持たない駆動（すなわち、走査電極電位がVgon
とVgoffの2値しか持たないような駆動。これは、図３５
や図３９においてVge(+)＝Vge(-)＝0、すなわちΔVgec
＝0、およびVgep＝0になる場合であるとも考えられる）
の場合、（数４１）、（数４４）、（数４９）、あるい
は（数５１）において、ΔVgec＝Vgep＝0であることに
よってαstを含む項の係数が0になり、αstをどのよう
に変化させても画素電極保持電位を補正することができ
ないからである。 （実施形態１３）実施形態１３にかかる本発明の第３の
表示装置について述べる。回路構成は図１９と同じであ
るが、レイアウトは図２１に示すとおりである。この図
においては、画素Pと画素Qの違いはあるが、（本発明の
実施の形態1）のような画面内の位置によるＣst、Ｃgd
の違いはなく、均一なレイアウトになっている。このレ
イアウトの場合先に述べた原理によれば、輝度傾斜、フ
リッカは改善されないものの、縦スジは十分低減され
る。 （実施形態１４）本発明の第３の表示装置のさらに別の
実施形態について述べる。回路構成は図１９と同じであ
るが、レイアウトは図２２に示すとおりである。この図
においては、画素Pと画素Qの違いは無いが、（本発明の
実施の形態1）と同様画面内の位置によってＣst、Ｃgd
の違いがある。このレイアウトの場合先に述べた原理に
よれば、縦スジは改善されないものの、輝度傾斜および
フリッカは十分低減される。 （実施形態１５）本発明の第３の表示装置のさらに別の
実施形態について述べる。回路構成は、従来例で述べた
図３７に相当するものであり、図２３のようなレイアウ
トで表される。この構成の場合、ライン反転またはフィ
ールド反転駆動となる。また、列毎にレイアウトが反転
しているわけではないので、縦スジは発生しない。Ｃst
とＣgdの傾斜がなく画面内で容量値が均一な場合（従来
の構成）では、画面中央へ行くに従って走査電極波形の
なまりは顕著になるので、輝度傾斜とフリッカは少ない
ながらも発生する。しかし、この場合もこれらの容量値
を画面内で変化させれば、原理説明のところで述べたこ
とと同様のことがいえて、フリッカおよび輝度傾斜を低
減させることができる。なお、数式的にいえば、（本発
明の原理説明）のところで画素Pと画素Qの区別がなくな
ると考えればよく、単にαst(P)＝αst(Q)→αst、ある
いはβ(P)＝β(Q)→βと置き換えて考えればよい。輝度
傾斜およびフリッカに関する［３］および［４］の条件
は、以下の［３’］および［４’］と言い換えればよい
ことになる。 ［３’］輝度傾斜をなくすための必要条件：αstの値
が、画面端部より画面中央のほうが大きいこと ［４’］（巨視的に見て）フリッカをなくすための必要
条件：βの値が、画面端部より画面中央のほうが大きい
こと図２３のレイアウトはこの条件に従ったものになっ
ている。 （実施形態１６）本発明の第３の表示装置のさらに別の
実施形態について述べる。以上までに述べてきたＩＰＳ
モードの構成とは異なり、ＴＮ（ツイステッド・ネマテ
ィック）液晶を用いた構成である。この構成を図２４に
示す。ＩＰＳモードのと大きく異なるのは、共通電極が
アレイ基板上ではなく対向基板上にあり（従って、共通
電極のことを対向電極と呼ぶこともある）、基板面にほ
ぼ垂直な方向に液晶に電界が印加されるという点であ
る。従って、図２４にあるように画素電極５はＴＦＴ３
や配線以外の大半の領域を占め、この画素電極5と対向
する基板の間で共通電極−画素電極間容量Ｃlcが構成さ
れる（この場合も主に液晶によって形成される容量であ
るが、それ以外の媒質が電気的に直列あるいは並列に付
加されることにより生じる容量成分もある。あるいは意
図的にこのような容量を付加することもありうる）。こ
の場合も、等価回路的にはほぼ図１９と同じであるが、
厳密にいえば、共通電極（対向電極）が画面ほぼ全体に
わたって2次元的な広がりをもっている点が異なってい
る。しかし、本発明の第３の表示装置の基本的な考え方
で述べたことは、上記構成の場合でも同じように成立
し、ＣstやＣgdを画面内で変化させたり、画素Pと画素Q
とで値を変えたりすることにより、縦スジ、輝度傾斜、
およびフリッカを大幅に低減することができる。なお、
容量部分に関していえば、本発明の第３の表示装置の実
施形態１２から実施形態１５に相当する構成のすべてが
実現可能であることはいうまでもない。 （実施形態１７）本発明の第４の表示装置の実施形態を
示す。図２５（ａ）は本発明の実施形態１７における液
晶表示装置の画素構成を示す図である。図２５（ａ）に
おいて１はゲート配線、２はソース配線で、各々配線端
でゲート駆動回路、ソース駆動回路に接続されている。
ゲート配線１とソース配線２の交点付近にはスイッチン
グ素子としてＴＦＴ３が形成されており、ゲート駆動回
路からゲート配線１に加えられたゲートパルスによりこ
のＴＦＴ３がスイッチングされ、ソース駆動回路より供
給される映像信号がソース配線２より各画素へ選択的に
充電される。９８はＴＦＴ３のドレイン電極に接続され
た画素電極、９９ａ、９９ｂ、９９ｃは共通配線１００
に接続された蓄積容量電極で、画素電極９８との間で蓄
積容量を形成している。この蓄積容量がゲートパルスの
入力側から遠くなるに従って小さくなるように、蓄積容
量電極９９ａ、９９ｂ、９９ｃの面積が狭くなるように
構成されている。各画素に形成されたＴＦＴ３は、ゲー
ト配線１に接続されたゲート電極９４、ソース配線２に
接続されたソース電極９５、画素電極９８に接続された
ドレイン電極９６、アモルファスシリコン等の半導体層
９７により構成されており、ＴＦＴ３はゲートパルスの
入力側から遠くなり、蓄積容量電極９９が小さくなるに
従って３ａ、３ｂ、３ｃと小さくなるように形成されて
いる。上記のように構成された液晶表示装置において
は、蓄積容量の減少により画素容量が低下しても、それ
に合わせてＴＦＴサイズも小さくしているので、ＴＦＴ
のオフリークによる画素電極電位の変動を画面全体で同
じになるように出来、しかもＴＦＴサイズを小さくして
いくことによって、ゲート配線やソース配線の寄生容量
を低下させ、信号の鈍りを緩和することが出来るのでク
ロストークやフリッカの発生を抑制した液晶パネルを得
ることが出来る。なお、図２５（ａ）ではＴＮモードの
液晶パネルを例にして説明を行ったが、本発明は本実施
の形態に限定されるものではなく、他のモード例えば図
２５（ｂ）に示すように、液晶パネルに沿った電界によ
り液晶を制御するＩＰＳモードの液晶表示装置でも同様
な効果を得ることが出来る。 （実施形態１８）図２６は本発明の実施形態１８にかか
る第４の表示装置の画素構成を示す図である。図２６に
おいて実施形態１７で説明した構成と異なっているの
は、ＴＦＴ３の小型化にともなってチャネル幅Ｗも小さ
くなるが、ゲート電極、及びドレイン電極が各々９４
ａ、９４ｂ、９４ｃ、９６ａ、９６ｂ、９６ｃのように
幅が拡大し、ゲート電極９４とドレイン電極９６の重な
りによって形成されるゲート・ドレイン間容量（Ｃgd）
の値がほぼ一定となるように構成されている点である。
上記のように構成された表示装置においては、ゲートパ
ルスの入力側から離れるに従って、ＴＦＴサイズが小型
化しても、Ｃgd容量は常にほぼ一定となり、（１）式に
よる画素電圧の一定化の効果を維持しながら、ＴＦＴの
チャネル幅を小さくすることによって、ゲートパルスの
オフ期間におけるＴＦＴからのリーク電流を蓄積容量の
減少に従って小さくすることが出来る。従って画素電極
電位の変動を画面全体で同じになるように出来、クロス
トークやフリッカの発生を抑制した液晶パネルを得るこ
とが出来る。 （実施形態１９）図２７（ａ）は実施形態１９にかかる
本発明の第４の表示装置のゲート駆動回路から供給され
る、ゲートパルスのタイミング図である。図２７（ａ）
に示す通り、例えば、ｎ番目のゲート配線とｎ＋２番目
のゲート配線のように、２本のゲート配線でゲートパル
スが同時ＯＮになるようになっており、この駆動方法に
よって１つの画素に１フレーム期間内に２回信号の書き
込みが行われることになる。従って、実質的な充電期間
を長くすることが可能となり、実施の形態１、２におい
て、ゲートパルスの入力側から離れる従って、ＴＦＴサ
イズが小さくなり、結果画素への充電能力が低下した場
合でも、図２７（ａ）に示す駆動方法を用いることによ
って充電能力の低下を抑制出来る。なお、ゲートパルス
のタイミングは３本以上のゲート配線が同時にＯＮにな
っても良く、また図２７（ｂ）にように、ＯＮ期間が連
続したゲートパルスでも良い。この場合は更にゲートパ
ルスが立ち上がるときの波形の鈍りの影響を受けにくく
なり、更に充電能力を向上出来る。 （実施形態２０）図２８（ａ）は実施形態２０にかかる
本発明の第４の表示装置の画素構成を示す図である。図
２８（ａ）において実施形態１７と異なっているのは、
ゲートパルスの入力側から離れるにがって従って、蓄積
容量（Ｃst）が小さくなるとともに、ゲート電極９４と
ドレイン電極９８の重なり面積が大きくなるように構成
されている点である。上記のように構成された液晶表示
装置においては、（数２４）よりＣgdを大きくしていく
ことにより、Ｃstの傾斜を小さくすることが出来、従っ
て画面全体で画素容量ほぼ一定とすることが出来るの
で、画素電極電位の変動を画面全体で同じになるように
出来、クロストークやフリッカの発生を抑制した液晶パ
ネルを得ることが出来る。また、Ｃtot（例えば、Ｃtot
＝Ｃst＋Ｃgd＋Ｃlc）を一定の値となるようにすること
で、更に画面表示の均一化を図ることが出来る。なお、
図２８（ａ）ではＴＮモードの液晶パネルを例にして説
明を行ったが、本発明は本実施の形態に限定されるもの
ではなく、他のモード例えば図２８（ｂ）に示すよう
に、液晶パネルに沿った電界により液晶を制御するＩＰ
Ｓモードの液晶表示装置でも同様な効果を得ることが出
来る。また、図２８（ａ）ではＣstを共通配線（蓄積容
量電極）と画素電極の重なりによって形成しているが、
図２８（ｂ）に示すように隣接するゲート配線と画素電
極の重なりによってＣstを形成しても良い。 （補足）以上の実施形態１〜２０の構成例は、走査電極
片側給電方式であっても、走査電極両側給電方式であっ
ても適用することができることは言うまでもない。図２
９（ａ）が走査電極片側給電方式を模式的に示した図で
あり、液晶パネル部に走査信号駆動回路と映像信号駆動
回路が接続されており、走査信号駆動回路は液晶パネル
の走査電極に走査電位を与え、映像信号駆動回路は映像
信号電極に映像信号電位を与える。これらの駆動回路を
コントローラ部が制御している。走査信号駆動回路に
は、通常用いられるオン・オフの２つの電圧レベルを発
生する２値駆動ＩＣではなく、容量結合駆動のステップ
電圧を与えるためにさらに２つの電位レベルを持った４
値の駆動ＩＣが用いられている。図２９（ｂ）が走査電
極両側給電方式を模式的に示した図であり、液晶パネル
の左右両端から走査信号電圧を与える構成となり、図の
液晶パネルの中央にある１点鎖線の部分が走査信号の電
圧供給端からの最遠点となる。そこで、上記の各実施形
態で終端と記載した部分をこの最遠点に置き換えて考え
れば、同様の効果を得ることができる。ここで、第１の
容量比αgd、第２の容量比αst、第３の容量比αgd1、
第４の容量比αst1、βが走査電極給電端からの距離に
応じて連続的にまたは段階的に変化する場合、その傾斜
の付け方を調整する。例えば、走査電極給電端からの距
離に応じて連続的にまたは段階的に大きくする場合を一
例に説明すると、走査電極両側給電方式であれば図１８
のように傾斜をつければ良いことを説明したが、走査電
極片側給電方式であれば図３０のように傾斜をつければ
よい。但し、ここでは画面左端から給電する場合を示し
ている。画面右端から給電する場合は、画面中央を軸と
して反転させたグラフになると考えればよい。なお、上
記説明においては、図１８は左右対称な変化の付け方を
している。しかし、必ずしも左右対称である必要はな
い。例えば、走査電極が両側給電でも共通電極の電位が
片側だけで固定されていたり、あるいは逆に走査電極が
片側給電で共通電極の電位が両側で固定されている場合
などは、再充電電圧の発生のしかたは画面上で必ずしも
左右対称ではない。そこで、このような場合も（従来例
で構成した場合の）再充電電圧の発生のしかたに対応さ
せて、画素に形成される容量、容量比の変化のパターン
を左右非対称にしてもよい。なお、走査信号駆動回路か
ら画面端部までの配線部の距離が各行毎に異なっている
ことによる各行毎の再充電電圧の発生ムラ、あるいは特
にTN型の構成の場合などで共通電極の上端や下端で電位
固定しているために生じる中央部と上下とでの再充電電
圧差などを補正するために、各行毎に容量や容量比を変
えてもよい。上記の実施形態の説明では、容量結合駆動
を行うための蓄積容量は前段走査電極上にあるものとし
た。しかしながら、これは別の走査電極上にあってもよ
く、例えば１つ下の走査線上の後段走査電極上に蓄積容
量を形成しても、重畳電圧を印加するタイミングを調整
すれば、本発明の効果は十分に発揮される。ただし、当
画素のスイッチングに関わる当段走査電極上に蓄積容量
を形成すると、当段の走査信号の立下り部が重畳電圧の
印加タイミングと重なって、相互の干渉が生じるので好
ましくない。なお、本発明において各画素において形成
される容量を異なる値にしたり、あるいは画面内で値を
変化させたりする方法は、意図的にそのようなレイアウ
トにすることにより（すなわち、設計マスク図面を意図
的にそのようにすることにより）実現するものでも良
く、また、設計マスク図面を従来例のように（すなわ
ち、画素Pと画素Qのレイアウトに差を与えず、かつ画面
内で均一に）作成しても、例えば製造時のマスク合わせ
を意図的にずらすことでも良い。あるいはレイアウトは
従来例のままで、容量絶縁膜媒質の誘電率を意図的に変
えることによる容量の変化ということでも良い。なお、
製造プロセス上の誤差（合わせ、抜き、残し等の寸法の
ずれや不均一性）は一般に非常に微細なものであるの
で、この程度の誤差によっては本発明の効果はほとんど
期待できない。それゆえ、本発明は、従来技術において
実現されなかったものである。なお、上記説明において
は、ＣstとＣgdを変えることについて述べてきたが、液
晶容量Ｃlcも変化させることでもかまわない。例えばＣ
stとＣgdを固定しておいて、Ｃlcのみを変化させても第
１の容量比αgd、第２の容量比αst、第３の容量比αgd
1、第４の容量比αst1などの容量比がともに変化し、本
発明の効果が得られる。Ｃlcを変化させる場合、液晶の
容量は変えずに、液晶に対して直列または並列に挿入す
る容量を変化させるという手段もありうる。なお、上記
説明においては、電圧制御型の表示装置、つまり、画素
電極と対向電極の間に印加される電圧で、液晶などの表
示媒質の状態を制御する表示装置を例に説明した。しか
し、電流制御型の表示装置、つまり、画素電極と対向電
極の間に印加される画素電圧で、電流制御用トランジス
タのゲート電位を制御することにより、各画素の電流
（すなわち輝度）を制御する表示装置についても適用が
可能である。電圧制御型駆動と電流制御型駆動では、画
素に与えられた電圧により直接に媒質の状態を制御する
か、トランジスタに導通する電流を決めるかという差は
あるが、画素に電圧に与えるまでのプロセスは両者に共
通しており、走査パルスの歪みによるゲート遅延や再充
電現象などによる画素電極電位の変動という課題は両者
に共通である。以下、一例として、本発明をアクティブ
マトリックス型の有機エレクトロルミネッセンス（有機
ＥＬ）表示装置に適用したものについて説明する。図３
３はその基本構成を示すものであり、第１の実施形態に
おける図１に相当するものである。図１との違いは、各
画素が表示のための有機ＥＬ層８２を持つことと、有機
ＥＬ層に流れる電流を制御するために第２のＴＦＴ８１
が形成されていることである。図３３の表示装置の動作
を簡単に説明すると、まず、信号電圧がＴＦＴ３を通じ
て電極５に充電された後、前段のゲート線Ｇ(n-1)の電
位変化により重畳電圧が与えられる。６はこの充電の負
荷となる画素容量である。図１では画素容量（液晶容
量）６の両端の電圧により各画素の表示特性が直接定め
られていたが、図３３の構成では電極５が第２のＴＦＴ
のゲート電極を兼ねており、画素容量６の両端の電圧が
第２のＴＦＴのゲート電圧を定めている。第２のＴＦＴ
の一端には有機ＥＬ層が接続されているが、他端は電流
供給回路に接続されており、一定の電位Ｖsplが供給さ
れている。従って第２のＴＦＴを流れる電流はそのゲー
ト電圧によって制御される。この結果、有機ＥＬ層８２
に流れる電流の大小を信号電圧で制御することにより表
示輝度を定めている。従来の有機ＥＬ表示装置の場合、
画面の大型化や高解像度化により各部の電圧が歪み、画
素容量６に印加される電圧が変動すると、有機ＥＬ層を
流れる電流が変動して表示むらとなる問題が発生する。
本発明を適用した有機ＥＬ表示装置の場合、上記各実施
形態と同様に、第１のＴＦＴのゲート−ドレイン間容量
１０、画素容量６、蓄積容量７の値を画素位置に応じて
調整することにより、均一な表示を行うことができる。
なお、上記説明では第１の実施形態の図１を例にとって
本発明を適用した有機ＥＬ表示装置を説明したが、他の
実施形態の他の図の構成をもとに本発明を適用した有機
ＥＬ表示装置を構成することも可能である。また、上記
説明では、電極５が第２のＴＦＴのゲート電極を兼ねて
いるものとしたが、電極５が第２のＴＦＴのゲート電極
に接続された構成でも構わない。なお、電流制御型駆動
では、電流制御用のトランジスタに特別な工夫を加えな
い限り、画素電圧は直流信号である。また、電流制御型
駆動においても、電気泳動型表示装置やエレクトロクロ
ミック型表示装置など、直流信号で動作するタイプのも
のもある。このように画素電極に直流を印加して動作さ
せる表示装置には、本発明の正負フィールドに関する議
論は直接関係しないが、それ以外の議論は適用すること
ができる。なお、上記説明においては表示装置について
述べたが、これは、走査信号駆動回路および映像信号駆
動回路を含んだ全体を指す。これに対して、駆動回路を
含まずに、アレイ基板、対向基板、および液晶を最低限
含んだ構成からなる部分を特に表示素子と呼ぶ。本発明
の効果は、表示装置、および表示素子のいずれに対して
も得られる。なお、液晶としては、上述のTN液晶やIPS
液晶以外でもよい。応答速度が比較的速くかつ高コント
ラストが得られるVA（垂直配向）液晶を用いてもよい
し、MVA（マルチドメインVA）液晶であっても良いし、
他の液晶であってもよい。例えば、TN（ツイステッド・
ネマチック）液晶、STN（スーパー・ツイステッド・ネ
マチック）液晶、VA液晶（垂直配向液晶、またはホメオ
トロピック液晶）やホモジニアス配向液晶等を含むECB
（電界制御複屈折）型液晶、ベント液晶、IPS（面内ス
イッチング）液晶、GH（ゲスト・ホスト）液晶、高分子
分散型液晶、強誘電性液晶、反強誘電性液晶、OCB液
晶、ディスコテック液晶、およびその他のさまざまなモ
ードが使用しうる。また、液晶以外でも印加電圧によっ
て光学的特性が変化する材料であれば用いることができ
る。例えばBSO（ビスマスシリコンオキサイド）等の電
気光学結晶が挙げられる。さらには、エレクトロクロミ
ック材料や、自発光型のダイオード、レーザー、エレク
トロルミネッセンス材料などであってもよい。あるい
は、DMD（Deformable Mirror Device）などでもよい。
ただ、液晶が最も安価であり、これを使用するのが望ま
しい。なお、本発明では直視型の液晶ディスプレイパネ
ルを中心に述べてきたが、液晶プロジェクタなどに用い
られる液晶素子（多結晶Si型、単結晶Si型、あるいはSO
I（シリコン・オン・インシュレータ）型なども含む）な
どにも当然応用することができる。
【発明の効果】本発明の表示装置によれば、走査線のＣ
Ｒ時定数により生ずる走査電圧波形の歪に起因して生じ
る、画素電極電位の充電が不十分となることによる表示
むらや再充電現象による表示むら、信号電圧の極性反転
駆動における奇数フレーム−偶数フレームの違いで生じ
る表示むら、画素電極へ印加される信号電位が正方向で
あるか負方向であるかの違いで生じる表示むらという課
題を解決し、大型液晶表示装置や高解像度液晶表示装置
において表示むらを低減する効果が得られる。本発明の
第１の表示装置によれば、低電圧・低電力の容量結合駆
動を行いながら、画素電極への充電を確保せしめ、再充
電現象による電位変動を考慮して画素電極電位のＤＣレ
ベルのずれを補償し、フリッカをなくすとともに、画素
電極電位に重畳される結合電圧のばらつきを減少させて
輝度の均一な表示を行なうという効果を得ている。本発
明の第２の表示装置によれば、アクティブマトリクス型
の液晶表示装置において、画素電極と当段を除く走査電
極の間に第１の蓄積容量を形成し、画素電極と共通電極
の間に第２の蓄積容量を形成することにより、容量結合
駆動における走査電極の時定数の影響を低下させて、大
型や高解像度の液晶表示装置を低電圧で駆動し、消費電
力を低減できるという効果を得ている。また、これらの
蓄積容量や、ゲート・ドレイン間容量、液晶容量の間の
関係を画素位置に応じて変化させることにより、再充電
現象による電位変動を考慮して走査電位の立下り部分に
起因する電圧むらを補償して、均一な表示を可能にして
いる。さらに、これらの容量間の比が特定の関係を保つ
ようにすることにより、重畳される結合電圧を等しくし
て、さらに均一性の良好な表示を行うという効果を得て
いる。本発明の第３の表示装置によれば、アクティブマ
トリクス型の液晶表示装置において、低コストでクロス
トークが少ない容量結合ドット反転／カラム反転対応の
画素構成を採用したときに現れる、信号電圧の極性反転
駆動における奇数フレーム−偶数フレームの違いで生じ
る表示むら、画素電極へ印加される信号電位が正方向で
あるか負方向であるかの違いで生じる表示むら、フリッ
カ、輝度傾斜を抑制することができる。本発明の第４の
表示装置によれば、ゲートパルスの入力側から離れるに
従って蓄積容量が小さくなるよう構成された液晶表示装
置において、蓄積容量の小型化に合わせて、ＴＦＴサイ
ズを小さくする構成、あるいはゲート電極・ドレイン電
極間容量を大きくする構成によって、画面全体での画素
容量をほぼ一定にし、画素電極電位の変動を画面全体で
同じにすることが出来るので、クロストークやフリッカ
の発生を抑制した液晶パネルを得ることが出来る。
Ｒ時定数により生ずる走査電圧波形の歪に起因して生じ
る、画素電極電位の充電が不十分となることによる表示
むらや再充電現象による表示むら、信号電圧の極性反転
駆動における奇数フレーム−偶数フレームの違いで生じ
る表示むら、画素電極へ印加される信号電位が正方向で
あるか負方向であるかの違いで生じる表示むらという課
題を解決し、大型液晶表示装置や高解像度液晶表示装置
において表示むらを低減する効果が得られる。本発明の
第１の表示装置によれば、低電圧・低電力の容量結合駆
動を行いながら、画素電極への充電を確保せしめ、再充
電現象による電位変動を考慮して画素電極電位のＤＣレ
ベルのずれを補償し、フリッカをなくすとともに、画素
電極電位に重畳される結合電圧のばらつきを減少させて
輝度の均一な表示を行なうという効果を得ている。本発
明の第２の表示装置によれば、アクティブマトリクス型
の液晶表示装置において、画素電極と当段を除く走査電
極の間に第１の蓄積容量を形成し、画素電極と共通電極
の間に第２の蓄積容量を形成することにより、容量結合
駆動における走査電極の時定数の影響を低下させて、大
型や高解像度の液晶表示装置を低電圧で駆動し、消費電
力を低減できるという効果を得ている。また、これらの
蓄積容量や、ゲート・ドレイン間容量、液晶容量の間の
関係を画素位置に応じて変化させることにより、再充電
現象による電位変動を考慮して走査電位の立下り部分に
起因する電圧むらを補償して、均一な表示を可能にして
いる。さらに、これらの容量間の比が特定の関係を保つ
ようにすることにより、重畳される結合電圧を等しくし
て、さらに均一性の良好な表示を行うという効果を得て
いる。本発明の第３の表示装置によれば、アクティブマ
トリクス型の液晶表示装置において、低コストでクロス
トークが少ない容量結合ドット反転／カラム反転対応の
画素構成を採用したときに現れる、信号電圧の極性反転
駆動における奇数フレーム−偶数フレームの違いで生じ
る表示むら、画素電極へ印加される信号電位が正方向で
あるか負方向であるかの違いで生じる表示むら、フリッ
カ、輝度傾斜を抑制することができる。本発明の第４の
表示装置によれば、ゲートパルスの入力側から離れるに
従って蓄積容量が小さくなるよう構成された液晶表示装
置において、蓄積容量の小型化に合わせて、ＴＦＴサイ
ズを小さくする構成、あるいはゲート電極・ドレイン電
極間容量を大きくする構成によって、画面全体での画素
容量をほぼ一定にし、画素電極電位の変動を画面全体で
同じにすることが出来るので、クロストークやフリッカ
の発生を抑制した液晶パネルを得ることが出来る。
【図１】 本発明の実施形態１に係る液晶表示装置の構
成を示す回路図である。
成を示す回路図である。
【図２】 本発明の実施形態１に係る液晶表示装置の奇
数フレームのときの各部の電位を示す波形図である。
数フレームのときの各部の電位を示す波形図である。
【図３】 本発明の実施形態１に係る液晶表示装置の偶
数フレームのときの各部の電位を示す波形図である。
数フレームのときの各部の電位を示す波形図である。
【図４】 走査電圧波形に歪みがあれば、充電が完全に
行われた場合でも画素電圧が不均一となる理由を説明す
る図である。
行われた場合でも画素電圧が不均一となる理由を説明す
る図である。
【図５】 本発明の実施形態５の液晶表示装置の画素構
成例を示す平面図である。
成例を示す平面図である。
【図６】 図５に示した液晶表示装置の薄膜トランジス
タ部分の拡大図である。
タ部分の拡大図である。
【図７】 本発明の実施形態６の液晶表示装置の画素構
成例を示す図である。
成例を示す図である。
【図８】 本発明の実施形態７における液晶表示装置の
基本構成を示す図である。
基本構成を示す図である。
【図９】 パネルサイズの増大に伴う終端画素の輝度低
下の度合いを示した図である。
下の度合いを示した図である。
【図１０】 本実施形態８に係る液晶表示装置の断面図
である。
である。
【図１１】 図１０に示した液晶表示装置の１画素の構
成を示す図である。
成を示す図である。
【図１２】 本発明の実施形態９に係る液晶表示装置の
画素部分の電極構成を示す断面図である。
画素部分の電極構成を示す断面図である。
【図１３】 図１２に示した液晶表示装置の１画素の構
成を示す図である。
成を示す図である。
【図１４】 本発明の液晶表示装置において、走査電極
給電端と終端において画素電圧が均一とすることを説明
する図である。
給電端と終端において画素電圧が均一とすることを説明
する図である。
【図１５】 本発明の実施形態１０に係る液晶表示装置
において、当段の画素が正電位に充電される奇数フレー
ムのときの各部の電位を示す波形図である。
において、当段の画素が正電位に充電される奇数フレー
ムのときの各部の電位を示す波形図である。
【図１６】 本発明の実施形態１０に係る液晶表示装置
において、当段の画素が負電位に充電される偶数フレー
ムのときの各部の電位を示す波形図である。
において、当段の画素が負電位に充電される偶数フレー
ムのときの各部の電位を示す波形図である。
【図１７】 共通電極電位変動に基づく再充電電圧発生
メカニズムを説明する図である。
メカニズムを説明する図である。
【図１８】 実施形態１２にかかる液晶表示装置の両側
給電の場合における、αst、あるいはβの分布の付け方
を説明する図である。
給電の場合における、αst、あるいはβの分布の付け方
を説明する図である。
【図１９】 実施形態１２にかかる、本発明の液晶表示
装置をＩＰＳモードの液晶表示装置に適用した回路構成
を示す図である。
装置をＩＰＳモードの液晶表示装置に適用した回路構成
を示す図である。
【図２０】 図１９の構成図のうちの、画面の左端と中
央部分の画素を抜き出した図である。
央部分の画素を抜き出した図である。
【図２１】 実施形態１３にかかる液晶表示装置の画面
の左端と中央部分の画素を抜き出した図である。
の左端と中央部分の画素を抜き出した図である。
【図２２】 実施形態１４にかかる液晶表示装置の画面
の左端と中央部分の画素を抜き出した図である。
の左端と中央部分の画素を抜き出した図である。
【図２３】 実施形態１５にかかる液晶表示装置の画面
の左端と中央部分の画素を抜き出した図である。
の左端と中央部分の画素を抜き出した図である。
【図２４】 実施形態１６にかかる、本発明の液晶表示
装置をＴＮモードの液晶表示装置に適用した回路構成を
示す図である。
装置をＴＮモードの液晶表示装置に適用した回路構成を
示す図である。
【図２５】 （ａ）は、実施形態１７の液晶表示装置の
ＴＮモードの画素構成を示す平面模式図である。（ｂ）
は、実施形態１７のＩＰＳモードの液晶表示装置の画素
構成を示す平面模式図である。
ＴＮモードの画素構成を示す平面模式図である。（ｂ）
は、実施形態１７のＩＰＳモードの液晶表示装置の画素
構成を示す平面模式図である。
【図２６】 実施形態１８の液晶表示装置のＴＮモード
の画素構成を示す平面模式図である。
の画素構成を示す平面模式図である。
【図２７】 （ａ）および（ｂ）は、実施形態１９の液
晶表示装置のゲートパルスのタイミングを表す図であ
る。
晶表示装置のゲートパルスのタイミングを表す図であ
る。
【図２８】 （ａ）は、実施形態２０のＴＮモードの液
晶表示装置の画素構成を示す平面模式図である。（ｂ）
は、実施形態２０のＩＰＳモードの液晶表示装置の画素
構成を示す平面模式図である。
晶表示装置の画素構成を示す平面模式図である。（ｂ）
は、実施形態２０のＩＰＳモードの液晶表示装置の画素
構成を示す平面模式図である。
【図２９】 （ａ）は、本発明の表示装置を片側給電す
る場合の駆動回路を模式的に示した図である。（ｂ）
は、本発明の表示装置を両側給電する場合の駆動回路を
模式的に示した図である。
る場合の駆動回路を模式的に示した図である。（ｂ）
は、本発明の表示装置を両側給電する場合の駆動回路を
模式的に示した図である。
【図３０】 本発明の表示装置の片側給電の場合におけ
る、αst、あるいはβの分布の付け方を説明する図であ
る。
る、αst、あるいはβの分布の付け方を説明する図であ
る。
【図３１】 ＩＰＳモードの液晶表示装置の断面図であ
る。
る。
【図３２】 ＩＰＳモードの液晶表示装置の１画素の平
面構成を示す図である。
面構成を示す図である。
【図３３】 本発明の表示装置を有機ＥＬ型表示装置に
適用した場合の構成を示す回路図である。
適用した場合の構成を示す回路図である。
【図３４】 従来技術における、前段走査電極と画素電
極の間に蓄積容量Ｃstを形成した液晶表示装置の１画素
の等価回路を示す図である。
極の間に蓄積容量Ｃstを形成した液晶表示装置の１画素
の等価回路を示す図である。
【図３５】 図３４に示した従来技術における液晶表示
装置を駆動した場合の各部の電位を説明する図である。
装置を駆動した場合の各部の電位を説明する図である。
【図３６】 各種反転駆動パターンとそのときの映像信
号入力波形を示す図である。
号入力波形を示す図である。
【図３７】 従来技術における表示装置の画素パターン
の一例を示す回路図である。
の一例を示す回路図である。
【図３８】 従来技術における表示装置の画素パターン
の別の例を示す回路図である。
の別の例を示す回路図である。
【図３９】 従来技術におけるドット反転方式の場合の
具体的な走査電極信号駆動波形を示す図である。
具体的な走査電極信号駆動波形を示す図である。
【図４０】 従来技術の液晶表示装置における各部の電
位を示す波形図である。
位を示す波形図である。
【図４１】 従来の液晶表示装置において、再充電現象
の結果、画素電圧が不均一となる理由を説明する図であ
る。
の結果、画素電圧が不均一となる理由を説明する図であ
る。
【図４２】 従来の液晶表示装置において、再充電電圧
の発生メカニズムを示す詳細な説明図である。
の発生メカニズムを示す詳細な説明図である。
【図４３】 従来の液晶表示装置の構成を示す平面図で
ある。
ある。
【図４４】 従来の液晶表示装置における各部の電位を
示す波形図である。
示す波形図である。
１ 走査電極 ２ 映像信号電極 ３，３ａ，３ｂ，３ｃ 薄膜トランジスタ（ＴＦＴ） ５ 画素電極 ６ 液晶容量 ７ 蓄積容量（第１の蓄積容量） ８ 第２の蓄積容量 １０ ＴＦＴ３のゲート・ドレイン間容量（Ｃgd） ４１，４２ 画素電極電位の時間変化 ５１ 対向電極 ５２ 共通電極 ５３，７３ ＴＦＴ３のゲート部 ９４ ゲート電極 ９５ ソース電極 ９６ ドレイン電極 ９７ アモルファスシリコン等の半導体層 ９８ 画素電極 ９９ａ、９９ｂ、９９ｃ 蓄積容量電極 １００ 共通配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１１ Ｇ０９Ｇ 3/20 ６１１Ｊ ５Ｆ１１０ ６２１ ６２１Ｍ ６２２ ６２２Ｃ ６２３ ６２３Ｙ ６４２ ６４２Ａ 3/36 3/36 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｚ 29/786 (31)優先権主張番号 特願2000−181099(P2000−181099) (32)優先日 平成12年６月16日(2000．6．16) (33)優先権主張国 日本（ＪＰ） (72)発明者 木村 雅典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 深海 徹夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 滝本 昭雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小森 一徳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 GA14 JA24 JA26 JB64 JB68 JB69 NA01 PA06 2H093 NA16 NA43 NA47 NB13 NB25 NC34 NC35 ND09 ND43 NE03 5C006 AC11 AC24 AC26 AF50 BB16 BC03 BC06 BC12 BC20 EB05 FA22 FA23 FA26 GA02 5C080 AA10 BB05 DD05 DD06 DD10 FF11 JJ02 JJ03 JJ04 JJ05 5C094 AA03 AA14 BA03 BA43 CA19 EA04 EA07 FB19 5F110 AA30 BB02 DD02 NN73
Claims (79)
- 【請求項１】 マトリクス状に配置された複数の画素電
極と、これに接続されたスイッチング素子と、走査電極
と、映像信号電極と、前記画素電極との間に容量を形成
する対向電極とを備えた表示装置であって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 前記スイッチング素子のゲート・ドレイン間容量および
前記蓄積容量のうち少なくとも一方を含む、前記画素電
極に接続された２つ以上の容量成分が、前記走査電極の
給電端からの距離に応じて異なった値を有しており、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数５６）に示す第１の容量比αgdが、前記走査電極の
給電端からの距離に応じて連続的にまたは段階的に増加
していることを特徴とする表示装置。 （数５６） αgd＝Ｃgd／Ｃtot - 【請求項２】 前記ゲート・ドレイン間容量および前記
蓄積容量の双方が、前記走査電極の給電端からの距離に
応じて増加していることを特徴とする請求項１に記載の
表示装置。 - 【請求項３】 前記ゲート・ドレイン間容量および前記
蓄積容量の双方が、前記走査電極の給電端からの距離に
応じて減少していることを特徴とする請求項１に記載の
表示装置。 - 【請求項４】 前記蓄積容量、および、前記対向電極と
画素電極間に形成される容量の双方が、前記走査電極の
給電端からの距離に応じて減少していることを特徴とす
る請求項１に記載の表示装置。 - 【請求項５】 （数５７）に示す第２の容量比αstが、
略一定となるように、各画素における容量成分が設定さ
れていることを特徴とする請求項１から４のいずれか１
項に記載の表示装置。 （数５７） αst＝Ｃst／Ｃtot - 【請求項６】 （数５８）に示す第２の容量比αstが、
前記走査電極の給電端からの距離に応じて連続的にまた
は段階的に増加するように、各画素における容量成分が
設定されていることを特徴とする請求項１から４のいず
れか１項に記載の表示装置。 （数５８） αst＝Ｃst／Ｃtot - 【請求項７】 表示媒質が液晶であることを特徴とする
請求項１から４のいずれか１項に記載の表示装置。 - 【請求項８】 前記走査信号の駆動回路に前記蓄積容量
を介して電圧重畳する手段を備えたことを特徴とする請
求項１から４のいずれか１項に記載の表示装置。 - 【請求項９】 前記走査信号の駆動回路が４値以上の出
力電圧を備えていることを特徴とする請求項８に記載の
表示装置。 - 【請求項１０】 前記画素電極に前記スイッチング素子
を介して電位を書き込んだ後に、前記蓄積容量を介した
電圧を重畳することを特徴とする請求項８に記載の表示
装置。 - 【請求項１１】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、前記画素電極との間に容量を形
成する対向電極と、蓄積容量電極とを備えた表示装置で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に第１の蓄積容量を備え、 前記画素電極と前記蓄積容量電極との間に第２の蓄積容
量を備えたことを特徴とする表示装置。 - 【請求項１２】 １つの画素において画素電極に接続さ
れる全容量をＣtot、前記スイッチング素子のゲート・
ドレイン間容量をＣgd、前記第１の蓄積容量をＣst1、
前記第２の蓄積容量をＣst2とした場合に、 （数５９）に示す第３の容量比αgd1が、走査電極の給
電端からの距離に応じて連続的にまたは段階的に増加し
ていることを特徴とする請求項１１に記載の表示装置。 （数５９） αgd1＝Ｃgd／Ｃtot - 【請求項１３】 前記ゲート・ドレイン間容量が、前記
走査電極の給電端からの距離に応じて増加していること
を特徴とする請求項１２に記載の表示装置。 - 【請求項１４】 前記ゲート・ドレイン間容量、前記第
１の蓄積容量、および前記第２の蓄積容量のうち少なく
とも一者を含む、前記画素電極に接続された２つ以上の
容量成分が、前記走査電極の給電端からの距離に応じて
異なった値を有していることを特徴とする請求項１２に
記載の表示装置。 - 【請求項１５】 前記ゲート・ドレイン間容量および前
記第１の蓄積容量の双方が、前記走査電極の給電端から
の距離に応じて増加していることを特徴とする請求項１
４に記載の表示装置。 - 【請求項１６】 前記ゲート・ドレイン間容量が前記走
査電極の給電端からの距離に応じて増加し、前記第２の
蓄積容量が前記走査電極の給電端からの距離に応じて減
少していることを特徴とする請求項１４に記載の表示装
置。 - 【請求項１７】 前記第１の蓄積容量および前記第２の
蓄積容量の双方が、前記走査電極の給電端からの距離に
応じて減少していることを特徴とする請求項１４に記載
の表示装置。 - 【請求項１８】 容量比Ｃst1／Ｃst2が略一定に保たれ
ている請求項１７に記載の表示装置。 - 【請求項１９】 （数６０）に示す第４の容量比αst1
が、略一定となるように、各画素における容量成分が設
定されていることを特徴とする請求項１１から１７のい
ずれか１項に記載の表示装置。 （数６０） αst1＝Ｃst1／Ｃtot - 【請求項２０】 （数６１）に示す第４の容量比αst1
が、前記走査電極の給電端からの距離に応じて連続的に
または段階的に増加するように、各画素における容量成
分が設定されていることを特徴とする請求項１１から１
７のいずれか１項に記載の表示装置。 （数６１） αst1＝Ｃst1／Ｃtot - 【請求項２１】 前記画素電極と前記対向電極とが表示
媒質を挟んで平行平板容量を形成しない構造である請求
項１１から１７のいずれか１項に記載の表示装置。 - 【請求項２２】 前記対向電極が前記画素電極と同一の
基板に形成されている請求項２１に記載の表示装置。 - 【請求項２３】 前記対向電極と前記画素電極が互いに
異なる基板に形成され、前記基板に略平行な電界または
斜め方向の電界により表示媒質を制御する請求項２１に
記載の表示装置。 - 【請求項２４】 前記画素電極を有する基板と当該基板
に対向する基板の双方に対向電極が形成され、前記基板
に略平行な電界または斜め方向の電界により表示媒質を
制御する請求項２１に記載の表示装置。 - 【請求項２５】 前記表示媒質が液晶である請求項２３
に記載の表示装置。 - 【請求項２６】 前記表示媒質が液晶である請求項２４
に記載の表示装置。 - 【請求項２７】 前記走査信号の駆動回路に前記蓄積容
量を介して電圧重畳する手段を備えたことを特徴とする
請求項１１から１７のいずれか１項に記載の表示装置。 - 【請求項２８】 前記走査信号の駆動回路が４値以上の
出力電圧を備えていることを特徴とする請求項２７に記
載の表示装置。 - 【請求項２９】 前記画素電極に前記スイッチング素子
を介して電位を書き込んだ後に、前記蓄積容量を介した
電圧を重畳することを特徴とする請求項２７に記載の表
示装置。 - 【請求項３０】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示装置で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 ある1つの前記走査電極に属する複数の画素の画素電極
に接続される前記蓄積容量の他方の接続先の前記走査電
極が複数あり、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数６２）に示す第１の容量比αgdと（数６３）に示す
第２の容量比αstが、前記蓄積容量が接続される先の前
記走査電極に応じて異なった値を有することを特徴とす
る表示装置。 （数６２） αgd＝Ｃgd／Ｃtot （数６３）αst＝Ｃst／Ｃtot - 【請求項３１】 複数の映像信号電極に極性の異なる２
種類の映像信号を同時に印加する映像信号駆動回路を備
えていることを特徴とする、請求項３０に記載の表示装
置。 - 【請求項３２】 ある1つの走査電極（これを走査電極O
と呼ぶ）に属する複数の画素のうち、 第１の極性の映像信号を印加する映像信号電極に属する
画素の画素電極に接続される蓄積容量の他方の接続先の
走査電極が共通であり（これを走査電極Aと呼ぶ）、 第２の極性の映像信号を印加する映像信号電極に属する
画素の画素電極に接続される蓄積容量の他方の接続先の
走査電極も共通であり（これを走査電極Bと呼ぶ）、 前記走査電極Aと前記走査電極Bが異なるものである請求
項３１に記載の表示装置。 - 【請求項３３】 前記走査電極Oに対して、前記走査電
極Aは前段であり、前記走査電極Bは後段である請求項３
２に記載の表示装置。 - 【請求項３４】 前記蓄積容量が前段の走査電極に接続
される画素のαgdおよびαstをそれぞれαgd(P)、αst
(P)で表わし、前記蓄積容量が後段の走査電極に接続さ
れる画素のαgdおよびαstをそれぞれαgd(Q)、αst(Q)
で表わしたとき、（数６４）を満たす請求項３３に記載
の表示装置。 （数６４） αst(P)＜αst(Q) - 【請求項３５】 複数の走査電極に電圧信号を印加する
走査信号駆動回路を備え、前記走査信号駆動回路は少な
くとも4値の出力電位レベルを備えている請求項３４に
記載の表示装置。 - 【請求項３６】 前記走査電極Oが選択されるときに
は、前記走査電極Oの電位は第１の電位レベルVgonとな
り、前記走査電極Aおよび前記走査電極Bはそれぞれ第２
の電位レベルVge(+)、および第３の電位レベルVge(-)と
なり、前記走査電極Oが選択されない保持期間中は、前
記走査電極Oの電位は概略第４の電位レベルVgoffとな
り、 かつ（数６５）を満たす請求項３５に記載の表示装置。 （数６５） β(P)＜β(Q) ただし、 β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff - 【請求項３７】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示装置で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数６６）に示す第２の容量比αst＝Ｃst／Ｃtotが、
前記走査電極の画面端部からの距離に応じて変化してい
ることを特徴とする表示装置。 （数６６） αst＝Ｃst／Ｃtot - 【請求項３８】 前記第２の容量比αstが、前記走査電
極の画面端部からの距離に応じて連続的または段階的に
増加している請求項３７に記載の表示装置。 - 【請求項３９】 複数の走査電極に電圧信号を印加する
走査信号駆動回路を備え、前記走査信号駆動回路は少な
くとも4値の出力電位レベルを備えている請求項３８に
記載の表示装置。 - 【請求項４０】 ある走査電極（走査電極Oと呼ぶ）が
選択されるときには、前記走査電極Oの電位は第１の電
位レベルVgonとなり、前記走査電極に属する複数の画素
の画素電極に接続される蓄積容量の他方の接続先の前記
走査電極（走査電極Aと呼ぶ）の電位は表示周期に応じ
て第２の電位レベルVge(+)または第３の電位レベルVge
(-)となり、前記走査電極Oが選択されない保持期間中
は、前記走査電極Oの電位は概略第４の電位レベルVgoff
となり、かつ（数６７）で表されるβが前記走査電極の
画面端部からの距離に応じて連続的または段階的に増加
している請求項３９に記載の表示装置。 （数６７） β＝αst(ΔVgec／ΔVgon)＋αgd ただし、 ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff - 【請求項４１】 αstおよびβの、前記走査電極の画面
端部での値をαst(O)、β(O)とするとき、αst−αst
(O)およびβ−β(O)の値が、前記走査電極の画面端部か
らの距離の２乗に概略比例する請求項４０に記載の表示
装置。 - 【請求項４２】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示装置で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 ある１つの前記走査電極に属する複数の画素の前記画素
電極に接続される前記蓄積容量の他方の接続先の前記走
査電極が複数あり、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数６８）で示す第１の容量比αgdおよび（数６９）で
示す第２の容量比αstがともに、前記蓄積容量が接続さ
れる先の前記走査電極に応じて異なった値を有し、 かつ前記走査電極の画面端部からの距離に応じて変化し
ていることを特徴とする表示装置。 （数６８） αgd＝Ｃgd／Ｃtot （数６９） αst＝Ｃst／Ｃtot - 【請求項４３】 複数の映像信号電極に極性の異なる２
種類の映像信号を同時に印加する映像信号駆動回路を備
えている請求項４２に記載の表示装置。 - 【請求項４４】 ある1つの走査電極（これを走査電極O
と呼ぶ）に属する複数の画素のうち、 第１の極性の映像信号を印加する映像信号電極に属する
画素の画素電極に接続される蓄積容量の他方の接続先の
走査電極が共通であり（これを走査電極Aと呼ぶ）、 第２の極性の映像信号を印加する映像信号電極に属する
画素の画素電極に接続される蓄積容量の他方の接続先の
走査電極も共通であり（これを走査電極Bと呼ぶ）、 前記走査電極Aと前記走査電極Bが異なるものである請求
項４２に記載の表示装置。 - 【請求項４５】 前記走査電極Oに対して、前記走査電
極Aは前段であり、前記走査電極Bは後段である請求項４
４に記載の表示装置。 - 【請求項４６】 前記蓄積容量が前段の走査電極に接続
される画素のαgdおよびαstをそれぞれαgd(P)、αst
(P)で表わし、前記蓄積容量が後段の前記走査電極に接
続される画素のαgdおよびαstをそれぞれαgd(Q)、αs
t(Q)で表わしたとき、（数７０）を満たすことを特徴と
する、請求項４５に記載の表示装置。 （数７０） αst(P)＜αst(Q) - 【請求項４７】 複数の走査電極に電圧信号を印加する
走査信号駆動回路を備え、前記走査信号駆動回路は少な
くとも４値の出力電位レベルを備えている請求項４６に
記載の表示装置。 - 【請求項４８】 前記走査電極Oが選択されるときに
は、前記走査電極Oの電位は第１の電位レベルVgonとな
り、前記走査電極Aおよび前記走査電極Bはそれぞれ第２
の電位レベルVge(+)、および第３の電位レベルVge(-)と
なり、前記走査電極Oが選択されない保持期間中は、前
記走査電極Oの電位は概略第４の電位レベルVgoffとな
り、かつ（数７１）を満たす請求項４７に記載の表示装
置。 （数７１） β(P)＜β(Q) ただし、 β(P)＝αst(P)(ΔVgec／ΔVgon)＋αgd(P) β(Q)＝αst(Q)(ΔVgec／ΔVgon)＋αgd(Q) ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff - 【請求項４９】 ［αst(P)＋αst(Q)］／2は前記走査
電極の画面端部からの距離に応じて連続的または段階的
に増加している請求項４８に記載の表示装置。 - 【請求項５０】 （数７２）で表されるβ(P)およびβ
(Q)に対して、［β(P)＋β(Q)］／2が前記走査電極の画
面端部からの距離に応じて連続的または段階的に増加し
ている請求項４９に記載の表示装置。 （数７２） β＝αst(ΔVgec／ΔVgon)＋αgd ただし、 ΔVgec＝(Vge(+)＋Vge(-))／２−Vgoff ΔVgon＝Vgon−Vgoff - 【請求項５１】 αst(P)、αst(Q)およびβ(P)、β(Q)
の、前記走査電極の画面端部での値をαst(P,O)、αst
(Q,O)およびβ(P,O)、β(Q,O)とするとき、［αst(P)−
αst(P,O)＋αst(Q)−αst(Q,O)］／2および［β(P)−
β(P,O)＋β(Q)−β(Q,O)］／2の値は、前記走査電極の
画面端部からの距離の2乗に概略比例する請求項５０に
記載の表示装置。 - 【請求項５２】 前記画素電極に前記スイッチング素子
を介して電位を書き込んだ後に、前記蓄積容量を介した
電圧を重畳することを特徴とする請求項４７に記載の表
示装置。 - 【請求項５３】 前記画素電極と前記対向電極の間にあ
る媒質は液晶である請求項３０から５２のいずれか１項
に記載の表示装置。 - 【請求項５４】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極と、前記ゲート配線に順次ゲートパルスを供給する
ゲート駆動回路と前記ソース配線に映像信号を供給する
ソース駆動回路とを備え、 前記蓄積容量がゲート信号の供給側から離れるに従って
小さくなるように形成され、前記蓄積容量の減少に伴っ
て前記薄膜トランジスタが小さくなるよう構成されたこ
とを特徴とする表示装置。 - 【請求項５５】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極と、前記ゲート配線に順次ゲートパルスを供給する
ゲート駆動回路と前記ソース配線に映像信号を供給する
ソース駆動回路とを備え、 前記薄膜トランジスタはゲート配線に接続されたゲート
電極、ソース配線に接続されたソース電極、及び画素電
極に接続されたドレイン電極から構成され、前記ソース
電極とドレイン電極はチャネル幅Ｗでチャネル長Ｌを隔
てて対向しており、前記蓄積容量電極がゲート信号の供
給側から離れるに従って小さくなるように形成され、 前記蓄積容量電極の面積の減少に伴って前記薄膜トラン
ジスタのドレイン電極のチャネル幅Ｗを小さくするとと
もに、前記ゲートと前記ドレイン電極の重なりによって
形成される静電容量が一定となるよう構成されたことを
特徴とする表示装置。 - 【請求項５６】 ２配線以上のゲート配線に同時にゲー
トパルスを印加する請求項５４または５５に記載の表示
装置。 - 【請求項５７】 連続した２配線以上のゲート配線に同
時にゲートパルスを印加する請求項５６記載の表示装
置。 - 【請求項５８】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極を備え、 前記薄膜トランジスタはゲート配線に接続されたゲート
電極、ソース配線に接続されたソース電極、及び画素電
極に接続されたドレイン電極から構成され、前記ソース
電極とドレイン電極はチャネル幅Ｗでチャネル長Ｌを隔
てて対向しており、前記蓄積容量電極がゲート信号の供
給側から離れるに従って小さくなるように形成され、 前記蓄積容量の減少に従って、前記ゲート電極とドレイ
ン電極間の静電容量が大きくなるよう構成されたことを
特徴とする表示装置。 - 【請求項５９】 蓄積容量をＣst、ゲート電極とドレイ
ン電極間の静電容量をＣgd、ドレイン電極と対向電極間
の静電容量をＣlcとしたとき、Ｃst＋Ｃgd＋Ｃlcが略一
定となるよう構成された請求項５８記載の表示装置。 - 【請求項６０】 第２のスイッチング素子を備え、前記
画素電極が前記第２のスイッチング素子のゲート電極を
兼ねている、または、前記画素電極が前記第２のスイッ
チング素子のゲート電極に接続されていることを特徴と
する請求項１から５９のいずれか１項に記載の表示装
置。 - 【請求項６１】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、前記画素電極との間に容量を形
成する対向電極とを備えた表示素子であって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 前記スイッチング素子のゲート・ドレイン間容量および
前記蓄積容量のうち少なくとも一方を含む、前記画素電
極に接続された２つ以上の容量成分が、前記走査電極の
給電端からの距離に応じて異なった値を有しており、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数７３）に示す第１の容量比αgdが、前記走査電極の
給電端からの距離に応じて連続的にまたは段階的に増加
していることを特徴とする表示素子。 （数７３） αgd＝Ｃgd／Ｃtot - 【請求項６２】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、前記画素電極との間に容量を形
成する対向電極と、蓄積容量電極とを備えた表示素子で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に第１の蓄積容量を備え、 前記画素電極と前記蓄積容量電極との間に第２の蓄積容
量を備えたことを特徴とする表示素子。 - 【請求項６３】 １つの画素において画素電極に接続さ
れる全容量をＣtot、前記スイッチング素子のゲート・
ドレイン間容量をＣgd、前記第１の蓄積容量をＣst1、
前記第２の蓄積容量をＣst2とした場合に、 （数７４）に示す第３の容量比αgd1が、走査電極の給
電端からの距離に応じて連続的にまたは段階的に増加し
ていることを特徴とする請求項６２に記載の表示素子。 （数７４） αgd1＝Ｃgd／Ｃtot - 【請求項６４】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示素子で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 ある1つの前記走査電極に属する複数の画素の画素電極
に接続される前記蓄積容量の他方の接続先の前記走査電
極が複数あり、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数７５）に示す第１の容量比αgdと（数７６）に示す
第２の容量比αstが、前記蓄積容量が接続される先の前
記走査電極に応じて異なった値を有することを特徴とす
る表示素子。 （数７５） αgd＝Ｃgd／Ｃtot （数７６） αst＝Ｃst／Ｃtot - 【請求項６５】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示素子で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数７７）に示す第２の容量比αst＝Ｃst／Ｃtotが、
前記走査電極の画面端部からの距離に応じて変化してい
ることを特徴とする表示素子。 （数７７） αst＝Ｃst／Ｃtot - 【請求項６６】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示素子で
あって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 ある１つの前記走査電極に属する複数の画素の前記画素
電極に接続される前記蓄積容量の他方の接続先の前記走
査電極が複数あり、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数７８）で示す第１の容量比αgdおよび（数７９）で
示す第２の容量比αstがともに、前記蓄積容量が接続さ
れる先の前記走査電極に応じて異なった値を有し、 かつ前記走査電極の画面端部からの距離に応じて変化し
ていることを特徴とする表示素子。 （数７８） αgd＝Ｃgd／Ｃtot （数７９） αst＝Ｃst／Ｃtot - 【請求項６７】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極と、前記ゲート配線に順次ゲートパルスを供給する
ゲート駆動回路と前記ソース配線に映像信号を供給する
ソース駆動回路とを備え、 前記蓄積容量がゲート信号の供給側から離れるに従って
小さくなるように形成され、前記蓄積容量の減少に伴っ
て前記薄膜トランジスタが小さくなるよう構成されたこ
とを特徴とする表示素子。 - 【請求項６８】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極と、前記ゲート配線に順次ゲートパルスを供給する
ゲート駆動回路と前記ソース配線に映像信号を供給する
ソース駆動回路とを備え、 前記薄膜トランジスタはゲート配線に接続されたゲート
電極、ソース配線に接続されたソース電極、及び画素電
極に接続されたドレイン電極から構成され、前記ソース
電極とドレイン電極はチャネル幅Ｗでチャネル長Ｌを隔
てて対向しており、前記蓄積容量電極がゲート信号の供
給側から離れるに従って小さくなるように形成され、 前記蓄積容量電極の面積の減少に伴って前記薄膜トラン
ジスタのドレイン電極のチャネル幅Ｗを小さくするとと
もに、前記ゲートと前記ドレイン電極の重なりによって
形成される静電容量が一定となるよう構成されたことを
特徴とする表示素子。 - 【請求項６９】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極を備え、 前記薄膜トランジスタはゲート配線に接続されたゲート
電極、ソース配線に接続されたソース電極、及び画素電
極に接続されたドレイン電極から構成され、前記ソース
電極とドレイン電極はチャネル幅Ｗでチャネル長Ｌを隔
てて対向しており、前記蓄積容量電極がゲート信号の供
給側から離れるに従って小さくなるように形成され、 前記蓄積容量の減少に従って、前記ゲート電極とドレイ
ン電極間の静電容量が大きくなるよう構成されたことを
特徴とする表示素子。 - 【請求項７０】 第２のスイッチング素子を備え、前記
画素電極が前記第２のスイッチング素子のゲート電極を
兼ねている、または、前記画素電極が前記第２のスイッ
チング素子のゲート電極に接続されていることを特徴と
する請求項６１から６９のいずれか１項に記載の表示素
子。 - 【請求項７１】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、前記画素電極との間に容量を形
成する対向電極とを備えた表示装置を駆動する方法であ
って、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 前記スイッチング素子のゲート・ドレイン間容量および
前記蓄積容量のうち少なくとも一方を含む、前記画素電
極に接続された２つ以上の容量成分が、前記走査電極の
給電端からの距離に応じて異なった値を有しており、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数８０）に示す第１の容量比αgdが、前記走査電極の
給電端からの距離に応じて連続的にまたは段階的に増加
している表示装置を、 前記画素にスイッチング素子を介して電位を書き込んだ
後に、前記蓄積容量を介した電圧を重畳するように駆動
することを特徴とする表示装置の駆動方法。 （数８０） αgd＝Ｃgd／Ｃtot - 【請求項７２】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、前記画素電極との間に容量を形
成する対向電極と、蓄積容量電極とを備えた表示装置を
駆動する方法であって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に第１の蓄積容量を備え、 前記画素電極と前記蓄積容量電極との間に第２の蓄積容
量を備えた表示装置を、 前記画素にスイッチング素子を介して電位を書き込んだ
後に、前記第１の蓄積容量を介した電圧を重畳するよう
に駆動することを特徴とする表示装置の駆動方法。 - 【請求項７３】 １つの画素において画素電極に接続さ
れる全容量をＣtot、前記スイッチング素子のゲート・
ドレイン間容量をＣgd、前記第１の蓄積容量をＣst1、
前記第２の蓄積容量をＣst2とした場合に、 （数８１）に示す第３の容量比αgd1が、走査電極の給
電端からの距離に応じて連続的にまたは段階的に増加し
ていることを特徴とする請求項７２に記載の表示装置の
駆動方法。 （数８１） αgd1＝Ｃgd／Ｃtot - 【請求項７４】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示装置を
駆動する方法であって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 ある1つの前記走査電極に属する複数の画素の画素電極
に接続される前記蓄積容量の他方の接続先の前記走査電
極が複数あり、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数８２）に示す第１の容量比αgdと（数８３）に示す
第２の容量比αstが、前記蓄積容量が接続される先の前
記走査電極に応じて異なった値を有する表示装置を、 前記画素にスイッチング素子を介して電位を書き込んだ
後に、前記蓄積容量を介した電圧を重畳するように駆動
することを特徴とする表示装置の駆動方法。 （数８２） αgd＝Ｃgd／Ｃtot （数８３） αst＝Ｃst／Ｃtot - 【請求項７５】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示装置を
駆動する方法であって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数８４）に示す第２の容量比αst＝Ｃst／Ｃtotが、
前記走査電極の画面端部からの距離に応じて変化してい
る表示装置を、 前記画素にスイッチング素子を介して電位を書き込んだ
後に、前記蓄積容量を介した電圧を重畳するように駆動
することを特徴とする表示装置の駆動方法。 （数８４） αst＝Ｃst／Ｃtot - 【請求項７６】 マトリクス状に配置された複数の画素
電極と、これに接続されたスイッチング素子と、走査電
極と、映像信号電極と、対向電極とを備えた表示装置を
駆動する方法であって、 前記画素電極と前記走査電極のうち当段の走査電極を除
くものとの間に蓄積容量を備え、 ある１つの前記走査電極に属する複数の画素の前記画素
電極に接続される前記蓄積容量の他方の接続先の前記走
査電極が複数あり、 １つの画素において画素電極に接続される全容量をＣto
t、前記スイッチング素子のゲート・ドレイン間容量を
Ｃgd、前記蓄積容量をＣstとした場合に、 （数８５）で示す第１の容量比αgdおよび（数８６）で
示す第２の容量比αstがともに、前記蓄積容量が接続さ
れる先の前記走査電極に応じて異なった値を有し、 かつ前記走査電極の画面端部からの距離に応じて変化し
ている表示装置を、前記画素にスイッチング素子を介し
て電位を書き込んだ後に、前記蓄積容量を介した電圧を
重畳するように駆動することを特徴とする表示装置の駆
動方法。 （数８５） αgd＝Ｃgd／Ｃtot （数８６） αst＝Ｃst／Ｃtot - 【請求項７７】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極と、前記ゲート配線に順次ゲートパルスを供給する
ゲート駆動回路と前記ソース配線に映像信号を供給する
ソース駆動回路とを備え、前記蓄積容量がゲート信号の
供給側から離れるに従って小さくなるように形成され、
前記蓄積容量の減少に伴って前記薄膜トランジスタが小
さくなるよう構成した表示装置において、 ２配線以上のゲート配線に同時にゲートパルスを印加す
る表示装置の駆動方法。 - 【請求項７８】 対向する２枚の基板のうち、一方の基
板の対向面側に、行列状に配置されたソース配線及びゲ
ート配線、前記ソース配線とゲート配線の各交差点に対
応して設けられた薄膜トランジスタ、前記薄膜トランジ
スタに接続された画素電極、前記画素電極との間で蓄積
容量を形成する蓄積容量電極、前記基板あるいは他方の
基板上に前記画素電極と対向するように形成された対向
電極と、前記ゲート配線に順次ゲートパルスを供給する
ゲート駆動回路と前記ソース配線に映像信号を供給する
ソース駆動回路とを備え、前記薄膜トランジスタはゲー
ト配線に接続されたゲート電極、ソース配線に接続され
たソース電極、及び画素電極に接続されたドレイン電極
から構成され、前記ソース電極とドレイン電極はチャネ
ル幅Ｗでチャネル長Ｌを隔てて対向しており、前記蓄積
容量電極がゲート信号の供給側から離れるに従って小さ
くなるように形成され、前記蓄積容量電極の面積の減少
に伴って前記薄膜トランジスタのドレイン電極のチャネ
ル幅Ｗを小さくするとともに、前記ゲートと前記ドレイ
ン電極の重なりによって形成される静電容量が一定とな
るよう構成した表示装置において、 ２配線以上のゲート配線に同時にゲートパルスを印加す
る表示装置の駆動方法。 - 【請求項７９】 第２のスイッチング素子を備え、前記
画素電極が前記第２のスイッチング素子のゲート電極を
兼ねている、または、前記画素電極が前記第２のスイッ
チング素子のゲート電極に接続されていることを特徴と
する請求項７１から７８のいずれか１項に記載の表示装
置の駆動方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124840A JP2002072250A (ja) | 2000-04-24 | 2001-04-23 | 表示装置およびその駆動方法 |
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122688 | 2000-04-24 | ||
| JP2000127445 | 2000-04-27 | ||
| JP2000175407 | 2000-06-12 | ||
| JP2000-181099 | 2000-06-16 | ||
| JP2000-175407 | 2000-06-16 | ||
| JP2000-122688 | 2000-06-16 | ||
| JP2000-127445 | 2000-06-16 | ||
| JP2000181099 | 2000-06-16 | ||
| JP2001124840A JP2002072250A (ja) | 2000-04-24 | 2001-04-23 | 表示装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002072250A true JP2002072250A (ja) | 2002-03-12 |
Family
ID=27531504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001124840A Pending JP2002072250A (ja) | 2000-04-24 | 2001-04-23 | 表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2002072250A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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