JP2002062518A - 液晶表示装置およびその駆動方法 - Google Patents

液晶表示装置およびその駆動方法

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JP2002062518A
JP2002062518A JP2000183625A JP2000183625A JP2002062518A JP 2002062518 A JP2002062518 A JP 2002062518A JP 2000183625 A JP2000183625 A JP 2000183625A JP 2000183625 A JP2000183625 A JP 2000183625A JP 2002062518 A JP2002062518 A JP 2002062518A
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雅雄 今井
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Abstract

(57)【要約】 【課題】 ゲート回路を分割し、且つ、光源と同期させ
ることにより、高画質で表示に使用できる期間を長くす
る液晶表示装置及びその駆動方法を提供する。 【解決手段】 ゲート駆動回路5、6を複数に分割す
る。液晶表示部は、データ駆動回路1、2の各々から延
びる各々のデータ線群が、表示領域の対向する2辺では
電気的に分離しており、且つ、ゲート駆動回路5、6が
他の対向する2辺に分割された形状であり、且つ、表示
領域に色度が異なる光を順次入射するように配置された
色時分割入射光学系と、液晶表示部と色時分割入射光学
系とを所定の条件で同期する同期部とを備え、光源がパ
ネル全面を一括で点灯する場合は、ゲート駆動回路ブロ
ックを同時に走査し、光源が走査しながらパネルを点灯
する場合は、ゲート駆動回路ブロックを順次走査し同期
させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、液晶表示装置およ
びその駆動方法に関し、特に、表示の高性能化を図った
液晶表示装置およびその駆動方法に関する。
【0002】
【従来の技術】現在、液晶表示素子は、その殆どがツイ
スティッドネマチック(TN)型表示方式のものであ
る。このTN型表示方式の液晶表示素子は、ネマチック
液晶組成物を利用しており、大きく2つに分けられる。
そのうちの1つは、各画素にスイッチング素子を設けた
アクティブマトリクス方式であり、例えば、TN型表示
方式に薄膜トランジスタ(TFT:Thin Film
Transistor)を用いたもの(TN−TFT
方式)が知られている。他の1つは、STN(Supe
r Twisted Nematic)方式である。こ
のSTN方式は、従来のTN型を用いた単純マトリクス
方式に比べてコントラストおよび視角依存性については
改良されているものの、応答速度が遅いので動画表示に
は適していない。また、TFTを用いたアクティブマト
リクス方式に比べて表示品位が低いという欠点がある。
このような結果、現在では、TN−TFT方式が市場の
主流となっている。
【0003】一方、更なる高画質化の要求により、視野
角を改善した方法が研究開発され実用化に至っている。
その結果、現在の高性能液晶ディスプレイの主流は、T
Nモードに補償フィルムを使用した方式、あるいはイン
・プレーン・スイッチング(IPS:In Plane
Switching)モード、あるいはマルチドメイ
ン・バーティカル・アライン(MVA:Multi D
omain Vertical Aligned)モー
ドのTFT方式アクティブマトリクス液晶表示装置の3
種類となっている。これらのアクティブマトリクス液晶
表示装置では、通常、画像信号が30Hzで正負の書込
みをするため60Hzで書き換えられ、1フィールドの
時間は、約16.7ms(ミリ秒)である(正負双方の
フィールドの合計時間は、1フレームと呼ばれ約33.
3msである)。これに対し、現状の液晶の応答速度
は、最も早い状態でもこのフレーム時間程度である。こ
のため、動画からなる映像信号を表示する場合や、高速
なコンピュータ画像を表示する場合や、高速なゲーム画
像を表示する場合には、現在のフレーム時間より早い応
答速度が必要とされる。
【0004】一方、更なる高精細化を目指すために、液
晶表示装置の照明光であるバックライトを、赤・緑・青
と時間的に切り替えるフィールドシーケンシャル(時分
割)カラー液晶表示装置も検討されている。この方式で
は、カラーフィルタを空間的に配置する必要が無いた
め、従来の3倍の高精細化が可能である。フィールドシ
ーケンシャル液晶表示装置では、1フィールドの1/3
の時間で1色を表示する必要があるので、表示に使用で
きる時間は約5ms程度となる。従って、液晶自身は、
5msより早く応答することが求められる。このような
高速応答を実現できる液晶として、強誘電性液晶や反強
誘電性液晶のような自発分極を有する液晶が検討されて
いる。また、ネマチック液晶においても、誘電異方性を
大きくしたり、粘性を低くしたり、薄膜化したり、液晶
配向をパイ型の配向等に変更したりすることや、駆動電
圧波形を工夫することにより高速化が検討されている。
【0005】ここで、アクティブマトリクス液晶表示素
子で実際に液晶部に電圧および電荷が書き込まれる時間
は、各走査線の選択時間(書き込み時間)のみである。
この時間は、1000本のラインを有し、1フィールド
時間で普通に書き込む場合、16.7μs(マイクロ
秒)であり、特に、フィールドシーケンシャル駆動を行
った場合は約5μsである。現状では、この時間内に応
答が終了する液晶若しくは液晶の使用形態は、ほとんど
存在しない。上述の自発分極を有する液晶や高速化した
ネマチック液晶においても、このような速い応答をする
素子は知られていない。その結果、信号の書き込み終了
後に液晶が応答し、次のような問題が発生する。まず、
自発分極を有する液晶では、自発分極の回転による反電
場が発生し、液晶層両端の電圧が急激に低下する。この
ため液晶層両端に書き込んだ電圧は大きく変化する。一
方、高速ネマチック液晶でも誘電率の異方性による液晶
層の容量変化が極めて大きくなるため、液晶層に書き込
み保持されるべき保持電圧に変化が起きる。このような
保持電圧の低下、すなわち、実効印加電圧の低下は、書
き込み不足のためコントラストを低下させる。また、同
じ信号を書き込みつづけた場合、保持電圧が低下しなく
なるまで輝度が変化を続け、安定した輝度を得るのに数
フレームを要してしまう。
【0006】更には、ジャパニーズ・アプライド・フィ
ジックスの第36巻のパート1ナンバー2の720頁〜
729頁に示されるように、画像信号が変化し信号電圧
の絶対値が変化したフレームから同じ画像信号を数フレ
ームに渡って書き込み続けた場合に「ステップ応答」と
呼ばれる現象が見られる。この現象は、同じ振幅のAC
駆動の信号電圧に対し、数フレームに渡り透過率が明暗
の振動をする現象であり、この後に一定の透過光量に安
定する。この現象の例を、図24に模式図で示す。図2
4(a)はデータ電圧の波形図、図24(b)はゲート
電圧の波形図、図24(c)はその時の透過率の波形図
である。透過率はAC駆動時にステップ応答後安定す
る。安定した時の透過率を2点鎖線で、最暗時の透過率
を一点鎖線で示している。
【0007】また、図25は、図24の駆動での走査線
毎のタイミングチャートであり、正の表示期間102お
よび負の表示期間104の濃淡は、図24(c)の透過
率に基づく輝度を模式的に示している。また、図中に1
フィールド時間である16.7msの時間を矢印で示し
た。この図では6本の走査線を想定しており、上の走査
線から順次、正の書込み101を行い、正の表示102
を得た後、再び上の走査線から順次、負の書込み103
を行い、負の表示104を得る。各走査線に対し、正の
書込み101と正の表示102の期間とを加えたものが
第1フィールド、負の書込み103と負の表示104の
期間とを加えたものが第2フィールドであり、両フィー
ルドの合計が1フレームとなる。さて、図24(a)の
データ電圧を印加し、図24(b)のゲート電圧でTF
Tスイッチをオンすると、図24(c)のようにフィー
ルド毎に透過率が明暗の振動をする。このような透過率
の振動は、フリッカとして観察され、表示の品位の劣化
を招く。また、この図では、信号電圧印加後2フレーム
目(4フィールド)で一定の透過率に落ち着いている。
その結果、輝度変化も図25のように振動する。このよ
うに、高速応答液晶を使用しても、実際の輝度の安定に
は数フレームを必要とするため、表示画像の高速性が失
われてしまう。
【0008】一方、アクティブマトリクス駆動では液晶
応答後の透過率は印加した信号電圧ではなく、液晶応答
後の液晶容量に蓄えられた電荷量によって決まる。アク
ティブ駆動では保持された電荷で液晶を応答させる定電
荷駆動であるためである。アクティブ素子から供給され
る電荷量は、微小なリーク等を無視すると、所定の信号
書き込み以前の蓄積電荷と、新規に書き込んだ書き込み
電荷とによって決定される。また、液晶が応答した後の
蓄積電荷は、液晶の物性定数および電気的パラメータお
よび蓄積容量等の画素設計値によっても変化する。この
ため、信号電圧と透過率の対応を取るには、(1)信号
電圧と書き込み電荷の対応、(2)書き込み以前の蓄積
電荷、(3)応答後の蓄積電荷の計算を行うための情報
と実際の計算等が必要となる。この結果、(2)を全画
面に渡って記憶するためのフレームメモリや、(1)や
(3)の計算部が必要となる。これは、システムの部品
数の増大を招き好ましくない。
【0009】これらの問題を解決する方法として、新規
データ書き込みの前に所定の液晶状態に揃えるようなリ
セット電圧を印加するリセットパルス法が、しばしば用
いられる。一例として、アイ・ディー・アール・シー1
997のL−66頁からL−69頁に記載の技術につい
て述べる。この文献では、ネマチック液晶の配向をパイ
型の配向とし補償フィルムを付加したOCB(オプティ
カリ・コンペンセイテッド・バイリフリジェンス)モー
ドを使用している。この液晶モードの応答速度は約2ミ
リ秒から5ミリ秒とされ、従来のTNモードより格段に
速い。その結果、本来1フレーム内で応答が終了するは
ずであるが、前述のように、液晶の応答による誘電率の
変化により保持電圧の大幅な低下が起こり安定な透過率
が得られるまで数フレームを要する。そこで、1フレー
ム内で白表示の書込み後必ず黒表示を書き込む方法を、
図26(上記文献の第5図)に示す。横軸は時間であ
り、縦軸は輝度である。点線が通常の駆動の場合の輝度
変化であり、3フレーム目で安定な輝度に到達してい
る。このリセットパルス法によれば、新規データ書き込
み時には必ず所定の状態となっているため、書き込んだ
一定信号電圧に対し一定透過率という1対1の対応が見
られる。この1対1対応により、駆動用の信号の発生は
非常に簡便となると同時に、前回の書き込み情報を記憶
しておくフレームメモリ等の手段がいらなくなる。
【0010】また、他のリセット電圧の印加の仕方とし
て、一定の画像信号に対し正および負のデータ信号電圧
を生成し、正(負)を印加した後、負(正)を印加し、
その後にリセット電圧を印加する方法が用いられてい
る。この場合、単純に振幅の等しい正負のデータ信号電
圧を印加すると、前述の「ステップ応答」が生じてしま
う。そこで、図27、図28のようなデータ信号電圧の
印加が行われる。
【0011】図27はデータ電圧の波形図、図28はそ
の時の透過率の波形図である。図で点線で示した波形
は、振幅の等しいデータ電圧の波形およびそれを印加し
た時の透過率の波形である。尚、これらの図では簡単化
のために、データ電圧はコモン電圧を差し引いて示して
いる(実際にはコモン電圧が図の0ボルト電圧の位置に
相当する)。「ステップ応答」を防ぐためには、フレー
ム初期のデータ電圧(ここでは正のデータ電圧)の振幅
を低く設定し、フレーム後半のデータ電圧(ここでは負
のデータ電圧)の振幅は点線の波形と同様とする。これ
によりステップ応答が阻止され、図28に示すように、
フレーム前半・後半共に同じ透過率が得られる。この
後、フレーム終了時にリセットを行う事により、必ず所
定のリセットされた液晶状態に揃えられる。次のフレー
ムでは新規に同様の波形を印加する事で、一定の信号電
圧に対し一定の透過率という1対1の対応が見られる。
また、ここではリセット電圧をコモン電圧に対し0ボル
トとしているが、これは液晶表示モードやリセットで実
現したい所定の状態によって異なる。
【0012】更に、これらのリセット駆動による方法
は、各走査線のリセットをフィールド内のどのタイミン
グで行うかという条件で大きく2種類に分類される。す
なわち、パネル全面のすべての走査線を一度にリセット
する方法(以下、全面一括リセット)と、走査書込みと
同様に各走査線、もしくは、走査線を複数集めた走査線
ブロックを走査しながらリセットする方法(以下、走査
リセット)である。全面一括リセットは、リセット時に
全ての走査線が同じブロックとなった走査リセットとみ
なすことも出来る(しかし、この考え方ではリセットの
走査が生じないので走査リセットと全面一括リセットは
別の分類とする)。
【0013】図29、図30に各々のリセット方法での
走査線毎のタイミングチャートを示す。図29は、全面
一括リセットでの走査線毎のタイミングチャートであ
り、図30は走査リセットでの走査線毎のタイミングチ
ャートである。横軸が時間で、縦軸は走査線方向を表
す。書込み期間、応答期間、表示期間、リセット期間の
各期間が示されている。図29、図30共に、書込み期
間には走査線を順に(ここでは上から下へ)走査しなが
ら書込みが行われる。書込み期間(必要に応じTwと略
す)は、各走査線の書込みに必要な時間twを走査線の
本数nで掛けたもので表され、Tw=n×twである。
その後、液晶の応答がほぼ安定するまでの応答期間(必
要に応じてTmと略す)が存在する。次に、液晶の応答
が安定しリセットが始まるまでの表示専用の期間(必要
に応じてTdと略す)が続く。リセットが始まると図2
9と図30では大きな違いが生じる。すなわち、図29
の全面一括リセットでは、全ての走査線を同時にリセッ
トする。リセット期間(必要に応じてTrと略す)は、
リセットの書込みに必要な時間と液晶が所定の状態にほ
ぼ落ち着くまでの時間の和である。一方、図30の走査
リセットでは、走査線を順に走査してリセットする。こ
の結果、図30の走査リセット方式では、リセット期間
Trと書き込み期間Twは、かなり部分で重なってい
る。このように走査リセット方式の方が時間配分に無駄
が無い。
【0014】また、これらのステップ応答等の問題を解
決する別の手段として、エーエムエルシーディー97の
ダイジェストの119頁から122頁に示される「疑似
DC駆動」という駆動方法が提案されている。この技術
を図31を参照して説明する。図31は図24と同様
に、図31(a)はデータ電圧の波形図、図31(b)
はゲート電圧の波形図、図31(c)はその時の透過率
の波形図である。また、図32は走査線毎のタイミング
チャートであり、正および負の表示期間102、104
の濃淡は、図31(c)の透過率に基づく輝度を表わ
す。
【0015】また、図32中に16.7msの時間を矢
印で示した。文献内の記載では、16.7msを1フレ
ーム時間と定義しているが、この定義は一般的でないの
で本明細書内の図では変更している(文献に記載の1フ
レーム時間は、本明細書で通常の従来の技術に対してい
うところの1フィールド時間に相当する)。「疑似DC
駆動」では通常の図24に示されるAC駆動と異なり、
複数のフィールドの間、同じ符号のデータ電圧が印加さ
れ続ける。複数フィールド後に、データ電圧の符号が反
転され、電気的な偏りを無くす。図31では、4フィー
ルドの正の書込み後、4フィールドの負の書込みが行わ
れて一つの画像信号の表示が終わる。走査線毎の書込み
のタイミングは、図32に示す通りであり、上から順次
正のデータを書込み、それを4回繰り返した後、上から
順次負のデータを書込む事を4回繰り返す。この方法で
は、印加した一定のDC電圧と液晶の両端の保持電圧が
同じとなる状態が得られる。その結果、液晶の応答によ
る保持電圧の低下が無く、また、図24のAC駆動のよ
うに液晶の応答により保持電圧が低下する方法に比べ、
最終的な透過率が高くなる。しかし、この方法での1フ
レーム時間は、各々の符号の複数フレームを合計したも
のとなる。すなわち、図31の例では、本方式の1フレ
ーム時間は、図24のフレームの4倍の時間がかかって
いる。
【0016】更には、フィールドシーケンシャルとは異
なった目的で光源を点滅する技術が知られている。これ
は、動画対応を目的としている。これは、CRTのよう
に蛍光体の特性により高輝度の後急激に輝度が減少する
表示方式をインパルス型、液晶表示装置のように1フィ
ールド期間内で輝度が保持される場合をホールド型と分
類した場合の表示特性の解析結果に基づいてなされてい
る。このような解析は、液晶学会のLCDフォーラム主
催のセミナー「LCDがCRTモニター市場に食い込む
には―動画表示の観点から・・・」の予稿集の第1頁か
ら第6頁に示されている。その解析の結果、ホールド型
で良好な動画表示を行うには、液晶の応答速度が改善さ
れるだけでは不充分であり、表示光がホールドされると
いうホールド型の動作方式そのものに起因する問題があ
ることが指摘されている。これを改善するには、(1)
表示光のホールド時間を短くする、(2)表示光を出来
るだけ画像の動きに沿った画面位置に配置する、という
二つの方法が考えられる。(1)のホールド時間を短く
する方法として、同じ予稿集の第20頁から第23頁に
は、補償板を使用したπセル構造を用い高速化したLC
Dでバックライト光源を点滅して表示した技術が示され
ている。また、バックライト光源は定常的に点灯し、リ
セット状態を挿入することによりホールド時間を短くす
る技術に関しても述べられている。
【0017】また、図50はツイステッドネマティック
液晶(TN液晶)を用いた場合のアクティブマトリクス
型液晶表示装置の一画素分の等価回路の例を示したもの
である。
【0018】この図50に示すように、スイッチング用
MOS型トランジスタ(Qn)551のゲート電極にゲ
ート走査線5101を、ソース電極にデータ信号線51
02を、ドレイン電極に液晶素子501gの画素電極5
01eをそれぞれ接続し、対向電極501fとの間で液
晶に電圧を印加して駆動する構成になっている。
【0019】また、通常、画素電極501eと電圧保持
容量電極501cとの間には電圧保持容量501dが作
製される。この時のゲート走査電圧Vg、データ信号電
圧Vd、画素電極の電圧Vpixの一般的なタイミング
チャートを図51に示す。
【0020】ゲート走査電圧Vgが水平走査期間中、ハ
イレベルVgHとなることによって、MOS型トランジ
スタ551はオン状態となり、信号線に入力されている
データ信号VdがMOS型トランジスタ551を経由し
て画素電極501eに転送される。
【0021】水平走査期間が終了し、ゲート走査電圧V
gがローレベルとなると、MOS型トランジスタ551
はオフ状態となり、画素電極501eに転送されたデー
タ信号は電圧保持容量501d及び液晶容量によって保
持される。この際、画素電圧Vpixは、MOS型トラ
ンジスタ551がオフ状態になる時刻において、MOS
型トランジスタ551のゲート・ソース間容量を経由し
てフィードスルー電圧と呼ばれる電圧シフトを起こす。
図51ではその電圧シフトをVf1、Vf2、Vf3で
示しており、この電圧シフトの量は電圧保持容量501
dの値を大きくすることによって小さくすることができ
る。
【0022】画素電圧Vpixは次の水平走査期間にお
いて、再びゲート走査電圧Vgがハイレベルとなり、M
OS型トランジスタ551がオン状態になるまで保持さ
れる。その際、保持期間において、画素電圧Vpixは
各フィールドで、それぞれΔV1、ΔV2、ΔV3だけ
変動する。これは液晶の応答にしたがって、液晶の容量
が変化することに起因している。通常、この変動ができ
るだけ小さくなるように、電圧保持容量501dを画素
容量Cpixに対し、2〜3倍以上の大きな値で設計さ
れる。以上説明したようにして、図50に示した画素回
路構成によってTN液晶を駆動することができる。
【0023】しかしながら、こうした蓄積容量を用いて
も原理的に電荷保持機能の低下防止には限界があり、ま
た、高集積化されたマトリクス表示装置において、電圧
変動を抑制しうる程大面積の容量を画素毎に設けること
は、データ信号ドライバやスイッチング用MOS型トラ
ンジスタ551に対する負荷を増すとともに、画素開口
率の低下という問題を生じさせる。
【0024】また、液晶表示装置の高性能化を図るため
種々の液晶材料が研究開発されているが、その中には偏
光板を使用しないため、光の透過率が高くなる高分子液
晶材料、高速応答性・高視野角特性を備えた強誘電性液
晶、反強誘電性液晶等の分極を有する液晶材料、OCB
モード液晶材料等が存在する。
【0025】ところが、例えば高分子液晶材料は比抵抗
が小さく、TN液晶に比較してリーク電流が大きくなる
ため、保持期間中の画素電圧変動が大きくなる。分極を
有する液晶材料においても同様に、分極によって生じる
電荷の再分配等によって、保持期間中の画素電圧変動が
TN液晶の場合より増大するため、従来の画素構成では
こうした液晶材料を使用した表示装置の実用化は困難で
ある。
【0026】こうした問題を解決するための方法として
はソースフォロワ型のアンプを併用することで、保持期
間中の画素電圧Vpixを一定に保つ構成が、特開平2
−272521号公報、特開平7−20820号公報、
特開平10−148848号公報、特開平1−2929
79号公報、特開平5−173175号公報、特開平1
1−326946号公報等に開示されている。この方法
によれば、保持期間中の画素電圧Vpixを一定に保つ
ことができる。
【0027】図52はこうしたアナログアンプ回路付帯
画素の一例を示す図である。図52に示すように、スイ
ッチング用MOS型トランジスタ(Qn)561のゲー
ト電極に走査線5101を、ソース電極に信号線510
2を、アナログアンプ回路562の入力電極にMOS型
トランジスタ561のドレイン電極を、出力電極に液晶
素子501gの画素電極501eをそれぞれ接続し、対
向電極501fとの間で液晶に電圧を印加して駆動する
構成になっている。
【0028】通常、画素電極501eと電圧保持容量電
極501cとの間には電圧保持容量501dが作製され
る。アナログアンプ回路562の電源線は別に設けたア
ンプ正電源電極564及びアンプ負電源電極563に接
続するか、あるいは回路構成を簡素にするため、一方を
走査線に、一方を電圧保持容量電極501c等の既存の
電極に接続する構成をとる。
【0029】図52にはアンプ正電源電極564及びア
ンプ負電源電極563を設けた場合を示している。この
回路の動作は基本的には図50及び図51に示す回路で
説明した場合と同様であるが、スイッチング用トランジ
スタがオフ状態にある時、アナログアンプ回路562に
よって液晶素子501gに所定の電圧が印加され続ける
ため、図51で生じている電圧変動ΔV1、ΔV2、Δ
V3を抑制することができる。
【0030】更に、特開平2−272521号公報、特
開平7−20820号公報、特開平10−148848
号公報には、ソースフォロワ型アンプ回路の正電源(V
DD)ラインと負電源(VSS)ラインを通常のバスラ
インとは別に設ける構成が開示されている。しかしなが
ら、このような構成では、回路構成が複雑となり、開口
率も低下してしまう。
【0031】前記特開平10−148848号公報にお
いては、複数行で電源ラインを共有して省スペース化を
図るなどしているが、配線本数の増加が必然的に生じ
る。他方、特開平1−292979号公報、特開平5−
173175号公報、特開平11−326946号公報
などにおいては、アンプ回路の負電源線または正電源線
のどちらか一方をゲート走査線に接続することで、特別
なバスラインを不要にする構成が提案されている。この
方法によれば、開口率をそれ程低下させない簡素な構成
で、保持期間中の画素電圧Vpixを一定に保つことが
できる。
【0032】
【発明が解決しようとする課題】上述の疑似DC駆動で
は、AC駆動に比べて長いフレーム時間(図31および
図32ではAC駆動の4倍)を必要とし、高速応答性を
活かせない。また、その結果として、図32の濃淡で輝
度を示したような通常のフレーム時間(16.7ms)
の数倍で振動する長周期のフリッカを生じる。これらの
結果、動画に対応した表示が困難であるという問題があ
った。
【0033】また、書込み前後の蓄積電荷を比較する方
法では、前述のように、フレームメモリに加え比較演算
部等が必要であり、システムの増大を招くという問題が
あった。
【0034】更には、リセット法では、1フィールド期
間中に、書込み期間、応答期間(書込み後に応答が安定
するまでの時間)、リセット期間(リセットの書込みと
リセットにより一定状態に落ち着くまでの時間)等が存
在する。実質的に表示使用できる期間は、1フィールド
時間からこれらの期間を除いた時間となる。この結果、
リセットパルス法では、リセット期間分、表示に使用で
きる時間が短くなってしまうという問題があった。
【0035】更には、リセット期間分、走査期間が短く
なるという問題が生じる。通常、走査期間(書き込み時
間)は、フレーム時間の半分の時間であるフィールド時
間を走査線本数で割ったものにほぼ等しい。しかし、フ
ィールド時間中にリセット期間が設けられると、図29
のように走査期間は、フィールド時間からリセット時間
を引いたものを走査線本数で割ったものとなる。この結
果、リセットにより走査期間が短くなる。このリセット
期間が走査期間に影響を与えないようにするためにイン
ターレス駆動とリセットを組み合わせる手法が、例え
ば、特開平4−186217号公報に示されている。こ
の方法では、インターレスモードでFLC(強誘電性液
晶)パネルを駆動し、非表示期間にある走査線をリセッ
トする。これにより、リセット期間を設けた事による走
査期間の減少が若干防がれる。また、隣り合うラインの
リセットの周期がずれるため、平均化によりフリッカが
減少すると考えられる。しかし、この方法でも、やはり
リセット期間分、表示に使用できる時間が短くなってし
まうという問題があった。
【0036】このような表示期間の減少はフィールドシ
ーケンシャル表示では特に深刻であり、輝度の確保が極
めて困難となる。
【0037】更には、リセットによりパネル面内で輝度
ムラが生じることがある。この点についての対策は、特
願平10−041689号公報で記載された技術等によ
り若干改善することが可能である。
【0038】そこで、本発明の目的は、上記問題を解決
すべく、実質的に表示に使用できる期間が長い液晶表示
装置およびその駆動方法を提供することにある。また、
本発明の他の目的は、光の利用率が高い液晶表示装置お
よびその駆動方法を提供することにある。さらに、本発
明の他の目的は、光源との連動が容易な液晶表示装置の
駆動方法を提供することにある。またさらに、本発明の
他の目的は、液晶表示部の駆動方法と光学系の点灯方法
を同期させた液晶表示装置を提供することにある。
【0039】また、図52に示したように従来の画素構
成にアナログアンプ回路を併用した構成にすれば、TN
液晶のみならず、高分子液晶材料のような低比抵抗材料
や、強誘電液晶・反強誘電性液晶のような分極を有する
液晶材料においても液晶画素電位の変動を抑制すること
が可能であるが、この画素構成で表示を行う場合、アン
プの出力ばらつきがそのまま画素の表示ばらつきとなる
ため、画素毎のアンプ出力を一定にするか、あるいはア
ンプ出力のばらつきに応じて入力電圧に補正を行う必要
が生じる。
【0040】こうしたアンプの出力ばらつきは、アナロ
グアンプ回路を構成するトランジスタの特性差等が主要
因である。図53はアナログアンプ回路を付加した画素
のトランジスタを用いた具体的な構成を示す1画素分の
等価回路を示している。図53に示すように、ゲート電
極が走査線5101に接続されかつソース電極及びドレ
イン電極の一方が信号線5102に接続されたn型MO
Sトランジスタ(Qn)571と、ゲート電極がそのn
型MOSトランジスタ571のソース電極及びドレイン
電極の他方に接続されかつソース電極及びドレイン電極
の一方が走査線5101に接続されるとともに、ソース
電極及びドレイン電極の他方が画素電極501eに接続
されたp型MOSトランジスタ572と、そのp型MO
Sトランジスタ572のゲート電極と電圧保持容量電極
501cとの間に形成された電圧保持容量501dと、
画素電極501eと電圧保持容量電極501cとの間に
接続された抵抗(RL)573と、画素電極501eと
対向電極501fとの間でスイッチングさせる液晶50
1gとから構成されている。
【0041】図53に示す構成によれば、水平走査期間
終了後も、画素電極501eはアナログアンプ回路によ
って駆動されるので、従来技術で述べたような液晶の応
答に伴う画素電圧Vpix(=アンプ出力電圧Vou
t)の時間変動を抑制することができる。
【0042】その際、アンプ出力電圧はp型MOSトラ
ンジスタのトランス・コンダクタンスgmpと抵抗RL
との値によって変わるが、アンプ入力電圧Vaとアンプ
に使用しているMOS型トランジスタのしきい値Vtと
を用いた式、つまり Vout=Va−Vt ・・・(1) という式でおよそ表される。
【0043】このため、アナログアンプ回路を取付けた
だけの従来技術においては、しきい値の画素毎のばらつ
きがそのまま画素電圧のばらつきとなり、色むら等の画
質低下が生じてしまう。こうした画質低下はトランジス
タの特性差が増大する大画面の場合はもとより、高精細
・多階調の要求が厳しい現在の状況下では、小型画面に
おいても問題となる。
【0044】更に、従来の画素構成にアナログアンプ回
路を併用した構成にすれば、簡素な回路構成で、開口率
をそれ程低下させることなく、液晶画素電位の変動を抑
制することが可能であるが、この画素構成で表示を行う
場合、以下に述べる問題が発生する。
【0045】図50に示した従来の画素構成において
は、ゲート走査線に接続されているのはスイッチングト
ランジスタ(Qn)551のゲート電極のみであるが、
図74の構成においては、アナログアンプ回路2302
を通じて、アンプの正電源側から負電源側に対して常に
電流が供給されるため、スイッチングトランジスタがオ
フ状態にある時、ゲート走査線の電位は、n型MOSで
はゲートドライバのローレベル側電源電圧に対してプラ
スに、p型MOSではゲートドライバのハイレベル側電
源電圧に対してマイナスに、それぞれシフトしてしま
う。この電圧シフト量は画素数に対して単調に増加する
ため、高解像度パネルにおいては、ゲート走査電位のロ
ーレベルがスイッチングトランジスタのしきい値を越え
てしまい、画素選択が正常に行われなくなるという問題
が生じる。
【0046】そこで、本発明の目的は、上記問題を解決
すべく、保持期間中の画素電圧変動を抑制するためにア
ナログアンプ回路が付加された構成の画素において、ア
ンプ出力のばらつきに起因する画素毎の表示ばらつきを
抑制することができる液晶表示装置を提供することを目
的とする。
【0047】従って、本発明の他の目的は、保持期間中
の画素電圧変動を抑制するためにアナログアンプ回路が
付加され、このアナログアンプ回路の電源線がゲート走
査線に接続された構成の画素回路において、上述の如く
生じるゲート走査電位の変動を低減し、スイッチングト
ランジスタのオン・オフが適正に行われるようにするこ
とで、回路の簡素化、表示部の高開口率化を保ちつつ、
画素電圧の変動を抑制し、また分極を有する液晶材料や
比抵抗の小さな液晶材料を使用できる液晶表示装置を提
供することである。
【0048】
【課題を解決するための手段】上記目的を達成するため
に、本発明の液晶表示装置は、矩形の表示領域の対向す
る2辺の両側に沿って設けられたデータ駆動回路と、他
の対向する2辺に沿って設けられたゲート駆動回路とを
有する液晶表示部を備えた液晶表示装置において、液晶
表示部は、ゲート駆動回路が複数に分割して形成され、
データ駆動回路の各々から延びる各々のデータ線群が、
複数に分割されたゲート駆動回路の各々で電気的に分離
され、表示領域に色度が異なる光を順次入射するように
配置された色時分割入射光学系と、液晶表示部と色時分
割入射光学系とを所定の条件で同期する同期部とを備え
たことを特徴とする。
【0049】また、本発明の液晶表示装置の他の形態
は、矩形の表示領域の対向する2辺の両側に沿って設け
られたデータ駆動回路と、表示領域の他の対向する2辺
に沿って設けられたゲート駆動回路とを有する液晶表示
部を備えた液晶表示装置において、液晶表示部は、ゲー
ト駆動回路が複数に分割して形成され、データ駆動回路
の各々から延びる各々のデータ線群が、複数に分割され
たゲート駆動回路の各々で電気的に分離され、表示領域
に一定期間の暗い状態を挟んだ点滅光(明暗光)を入射
するように配置された明暗点滅入射光学系と、液晶表示
部および明暗点滅入射光学系を所定の条件で同期する同
期部とを備えたことを特徴とする。
【0050】以上説明したように、本発明の液晶表示装
置は、表示領域の上下(もしくは左右)の両方にデータ
駆動回路があり、表示領域の左または右(もしくは上ま
たは下)にゲート駆動回路がある液晶表示部を有する液
晶表示装置において、その液晶表示部が各々のデータ駆
動回路から延びる各々のデータ線群は表示領域の上下
(もしくは左右)では電気的に分離しており、且つ、ゲ
ート駆動回路が上下(もしくは左右)に分割された形状
であり、かつ、この表示領域に色度が異なる光を順次入
射する色時分割入射光学系が配置され、液晶表示部と色
時分割入射光学系が同期部によって所定の条件で同期さ
れる事を特徴とする。
【0051】また、ゲート駆動回路が表示領域の左右
(もしくは上下)の両側に配置される事を特徴とする。
更に、データ駆動回路が表示領域の上と下(もしくは左
と右)で、各々横(もしくは縦)に複数に分割されてい
る事を特徴とする。また、ゲート駆動回路が複数に分割
されたことを特徴する。また、ゲート線とデータ線の交
点のうち選択された交点にのみアクティブ素子を配置し
たことを特徴とする。また、必要に応じて、配線の一部
を埋設、もしくはブリッジ状に設けたことを特徴とす
る。
【0052】一方、本発明の他の形態では、表示領域の
上下(もしくは左右)の両方にデータ駆動回路があり、
表示領域の左または右(もしくは上または下)にゲート
駆動回路がある液晶表示部を有する液晶表示装置におい
て、その液晶表示部が各々のデータ駆動回路から延びる
各々のデータ線群は表示領域の上下(もしくは左右)で
は電気的に分離しており、且つ、ゲート駆動回路が上下
(もしくは左右)に分割された形状であり、かつ、この
表示領域に一定期間の暗い状態を挟んだ点滅光(明暗
光)を入射する明暗点滅入射光学系が配置され、液晶表
示部と明暗点滅入射光学系が同期部によって所定の条件
で同期される事を特徴とする液晶表示装置である。
【0053】また、ゲート駆動回路が表示領域の左右
(もしくは上下)の両側に配置される事を特徴とする。
更に、データ駆動回路が表示領域の上と下(もしくは左
と右)で、各々横(もしくは縦)に複数に分割されてい
る事を特徴とする。また、ゲート駆動回路が複数に分割
されたことを特徴する。更に、ゲート線とデータ線の交
点のうち選択された交点にのみアクティブ素子を配置し
たことを特徴とする。また、必要に応じて、配線の一部
を埋設、もしくはブリッジ状に設けたことを特徴とす
る。
【0054】また、本発明の液晶表示装置の駆動方法
は、リセットを各ゲート駆動回路内で一括して行うこと
を特徴とする。また、各ゲート駆動回路のリセットをほ
ぼ同時にスタートする事を特徴とする。第1フィールド
での走査方向と第2フィールドでの走査方向が異なるこ
とを特徴とする。各ゲート駆動回路内での各走査線の書
込みを順次走査により行うことを特徴とする。各ゲート
駆動回路の書込みを一定時間ずらして順次スタートする
ことを特徴とする。各ゲート駆動回路の書込みをほぼ同
時にスタートすることを特徴とする。各ゲート駆動回路
内での各走査線の書込みを全走査線ほぼ同時に行うこと
を特徴とする。
【0055】一方、リセットを各ゲート駆動回路内で走
査しながら行うことを特徴とする。各走査線毎に走査す
ることを特徴とする。任意に選ばれた複数の走査線を1
ブロックとし、このブロックを同時にリセットし、且
つ、ブロックを任意に選択し走査し書込みを行うことを
特徴とする。第1フィールドでの走査方向と第2フィー
ルドでの走査方向が異なることを特徴とする。各ゲート
駆動回路内での各走査線の書込みを順次走査しながら行
うことを特徴とする。各ゲート駆動回路の書込みを一定
時間ずらして順次スタートすることを特徴とする。任意
に選択されたゲート駆動回路での走査が終了した後、任
意に選択された他のゲート駆動回路の書込みをスタート
することを特徴とする。パネル全面での順次操作を行う
ことを特徴とする。各ゲート駆動回路の書込みをほぼ同
時にスタートすることを特徴とする。各ゲート駆動回路
内での各走査線の書込みを全走査線ほぼ同時に行うこと
を特徴とする。
【0056】また、光学系が液晶表示部全面を一括して
点灯することを特徴とする。各ゲート駆動回路毎のブロ
ック内を一括して点灯し、他のゲート駆動回路では異な
るタイミングで点灯することを特徴とする。
【0057】また、光学系が液晶表示部全面を走査しな
がら点灯することを特徴とする。
【0058】また、各ゲート駆動回路毎のブロック内を
走査して点灯し、他のゲート駆動回路では異なるタイミ
ングで点灯することを特徴とする。
【0059】さらに、走査線の走査のタイミング、光源
の輝度の立上がり特性、パネル面内での表示ムラの発生
を考慮して、走査線と光源の同期を行うことを特徴とす
る。同期にカウンタを用いることを特徴とする。入射光
学系による光がデータ駆動回路およびゲート駆動回路に
入射されないことを特徴とする。入射光学系による光が
表示領域内のアクティブ素子部に入射しないことを特徴
とする。データ線の本数を倍にし、走査線の本数を半減
したことを特徴とする。光学系が、分割された各ゲート
駆動回路と各データ駆動回路により形成される多数の表
示領域ブロックから任意に選択される一つもしくは複数
のブロックを、任意の順で順次走査して点灯する事を特
徴とする。
【0060】以上説明したように、本発明の液晶表示装
置により、ゲートが分割され、書込みおよびリセットの
動作に応じ連動して光源が点滅、もしくは、色時分割、
を行う事により、表示時間が増大される。
【0061】また、光源の点灯方法がブロック毎の一括
点灯か順次走査点灯かに応じて、液晶表示部の駆動を選
択するため、表示期間を増大したり光利用効率を増大す
ることが可能である。
【0062】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されかつアンプ出力
転送機能を備えたMOS型トランジスタ回路によって画
素電極を駆動する液晶表示装置であって、前記アンプ出
力転送機能の出力を全ビットについて検出する検出手段
と、前記検出手段の検出結果に基づいて画素毎に前記ア
ンプ出力転送機能の出力補正を行う補正手段とを備えて
いる。
【0063】また、上記構成は上記目的を解決するため
に、複数の走査線と複数の信号線との各交点付近にそれ
ぞれ配置されたMOS型トランジスタ回路によって画素
電極が駆動されるアクティブマトリクス型液晶表示装置
において、ゲート電極が走査線に接続されかつソース電
極及びドレイン電極の一方が信号線に接続されたMOS
トランジスタと、入力電極がMOSトランジスタのソー
ス電極及びドレイン電極の他方に接続されかつ出力電極
が画素電極に接続されたMOS型アナログアンプ回路
と、MOS型アナログアンプ回路の入力電極と電圧保持
容量電極との間に形成された電圧保持容量と、入力端が
MOS型アナログアンプ回路の出力電極に接続されかつ
出力端がアンプモニタ線または信号線に接続されたスイ
ッチとからMOS型トランジスタ回路を形成している。
【0064】また、上記液晶表示装置は、アンプモニタ
線または信号線を通じて読み出し回路によって所定の順
序で転送されたアンプ出力電圧に対して基準電圧との差
分を検出する検出装置と、差分電圧を記憶するメモリ
と、入力画像信号に対してメモリのデータを基に補正電
圧を印加する電圧発生手段とを備えている。上記構成に
より、実際に画素で使用されているアナログアンプ回路
の出力を全ビットについて検出し、この出力値を基に画
素毎にアナログアンプ回路の出力補正を行っているの
で、アナログアンプ回路の特性差に起因する表示むら等
の画質低下が生じない。
【0065】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されたアンプ出力転
送機能を備えたMOS型トランジスタ回路によって画素
電極を駆動する液晶表示装置であって、前記MOS型ト
ランジスタ回路は、ゲート電極が前記走査線に接続され
かつソース電極及びドレイン電極の一方が前記信号線に
接続されたMOSトランジスタと、入力電極が前記MO
Sトランジスタのソース電極及びドレイン電極の他方に
接続されかつ出力電極が画素電極に接続されたMOS型
アナログアンプ回路と、前記MOS型アナログアンプ回
路の入力電極と電圧保持容量電極との間に形成された電
圧保持容量と、入力端が前記MOS型アナログアンプ回
路の出力電極に接続されかつ出力端がアンプモニタ線及
び前記信号線の一方に接続されたスイッチとから形成さ
れ、前記アンプモニタ線及び信号線の一方を通じて前記
アナログアンプ回路の出力電圧を読み出す読み出し回路
と、前記読み出し回路によって所定の順序で転送される
前記アナログアンプ回路の出力電圧と予め設定された基
準電圧との差分を検出する検出回路と、前記検出回路か
らの差分電圧をディジタルデータに変換する変換手段
と、前記ディジタル化された前記差分電圧を記憶するメ
モリと、前記メモリの記憶データに応じて入力画像信号
に対して補正電圧を印加する電圧発生手段とを備えてい
る。
【0066】また、上記液晶表示装置は、複数の走査線
と複数の信号線との各交点付近にそれぞれ配置されたM
OS型トランジスタ回路によって画素電極が駆動される
アクティブマトリクス型液晶表示装置において、ゲート
電極が走査線に接続されかつソース電極及びドレイン電
極の一方が信号線に接続されたMOSトランジスタと、
入力電極がMOSトランジスタのソース電極及びドレイ
ン電極の他方に接続されかつ出力電極が画素電極に接続
されたMOS型アナログアンプ回路と、MOS型アナロ
グアンプ回路の入力電極と電圧保持容量電極との間に形
成された電圧保持容量と、入力端がMOS型アナログア
ンプ回路の出力電極に接続されかつ出力端がアンプモニ
タ線または信号線に接続されたスイッチとからMOS型
トランジスタ回路を形成している。
【0067】また、上記液晶表示装置では、アンプモニ
タ線の一端が外部測定装置による測定が可能なように端
子電極となっていることを特徴としている。さらに、上
記液晶表示装置は、外部測定装置によって検出された差
分電圧を記憶する不揮発性メモリと、入力画像信号に対
して不揮発性メモリのデータを基に補正電圧を印加する
電圧発生手段とを備えている。上記構成により、実際に
画素で使用されているアナログアンプ回路の出力を全ビ
ットについて検出し、この出力値を基に画素毎にアナロ
グアンプ回路の出力補正を行っているので、アナログア
ンプ回路の特性差に起因する表示むら等の画質低下が生
じない。
【0068】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されたアンプ出力転
送機能を備えたMOS型トランジスタ回路によって画素
電極が駆動されるアクティブマトリクス型液晶表示装置
において、前記MOS型トランジスタ回路は、ゲート電
極が前記走査線に接続されかつソース電極及びドレイン
電極の一方が前記信号線に接続されたMOSトランジス
タと、入力電極が前記MOSトランジスタのソース電極
及びドレイン電極の他方に接続されかつ出力電極が画素
電極に接続されたMOS型アナログアンプ回路と、前記
MOS型アナログアンプ回路の入力電極と電圧保持容量
電極との間に形成された電圧保持容量と、入力端が前記
MOS型アナログアンプ回路の出力電極に接続されかつ
出力端がアンプモニタ線及び前記信号線の一方に接続さ
れたスイッチとから形成され、前記アンプモニタ線及び
前記信号線のうちの一方の一端に接続されかつ前記MO
S型アナログアンプ回路の出力を前記液晶表示装置の外
部に出力する端子電極と、前記液晶表示装置の外部で測
定された前記MOS型アナログアンプ回路の出力電圧デ
ータを記憶するメモリと、前記メモリの記憶データに応
じて入力画像信号に対して補正電圧を印加する電圧発生
手段とを備えている。
【0069】上記構成の液晶表示装置によれば、複数の
走査線と複数の信号線との各交点付近にそれぞれ配置さ
れたMOS型トランジスタ回路によって画素電極が駆動
され、MOS型トランジスタ回路の半導体層がレーザア
ニールによって結晶化あるいは再結晶化された薄膜半導
体層であり、レーザアニールの際のレーザの走査方向が
走査線と平行またはそれに準じる角度であるアクティブ
マトリクス型液晶表示装置において、ゲート電極が走査
線に接続されかつソース電極及びドレイン電極の一方が
信号線に接続されたMOS型トランジスタと、入力電極
がMOS型トランジスタのソース電極及びドレイン電極
の他方に接続されかつ出力電極が画素電極に接続された
MOS型アナログアンプ回路と、MOS型アナログアン
プ回路の入力電極と電圧保持容量電極との間に形成され
た電圧保持容量とから構成された表示用画素以外に、画
面端部の1走査線上に形成されたアンプ出力検出用画素
が存在することを特徴としている。
【0070】また、上記アンプ出力検出用画素は表示用
画素の構成に、入力端がMOS型アナログアンプ回路の
出力電極に接続されかつ出力端がアンプモニタ線または
信号線に接続されたスイッチを付け加えるのが好まし
い。
【0071】また、上記液晶表示装置では、アンプモニ
タ線または信号線を通じて読み出し回路によって所定の
順序で転送されたアンプ出力電圧に対して基準電圧との
差分を検出する検出装置と、差分電圧を記憶するメモリ
と、入力画像信号に対してメモリのデータを基に補正電
圧を印加する電圧発生手段とを備えることが好ましい。
上記構成によれば、レーザアニールによって結晶化ある
いは再結晶化された薄膜半導体層からなるp−Siトラ
ンジスタを用いる際に、トランジスタ特性に差を生じ易
いレーザ走査方向に対してのみアンプ出力の補正を行う
ことで、小規模な補正回路によって効果的な補正を行う
ことが可能である。
【0072】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されかつアンプ出力
転送機能を備えたMOS型トランジスタ回路によって画
素電極を駆動し、前記MOS型トランジスタ回路の半導
体層がレーザアニールによって結晶化及び再結晶化のい
ずれかが施された薄膜半導体層であり、前記レーザアニ
ールの際に前記走査線と略平行にレーザが走査される液
晶表示装置であって、前記アンプ出力転送機能の出力を
検出する検出手段と、前記検出手段の検出結果に基づい
て前記レーザアニールの際のレーザ走査方向に対しての
み前記アンプ出力転送機能の出力補正を行う補正手段と
を備えている。
【0073】上記構成からなる液晶表示装置によれば、
複数の走査線と複数の信号線との各交点付近にそれぞれ
配置されたMOS型トランジスタ回路によって画素電極
が駆動され、MOS型トランジスタ回路の半導体層がレ
ーザアニールによって結晶化あるいは再結晶化された薄
膜半導体層であり、レーザアニールの際のレーザの走査
方向が走査線と平行またはそれに準じる角度であるアク
ティブマトリクス型液晶表示装置において、ゲート電極
が走査線に接続されかつソース電極及びドレイン電極の
一方が信号線に接続されたMOSトランジスタと、入力
電極がMOSトランジスタのソース電極及びドレイン電
極の他方に接続されかつ出力電極が画素電極に接続され
たMOS型アナログアンプ回路と、MOS型アナログア
ンプ回路の入力電極と電圧保持容量電極との間に形成さ
れた電圧保持容量とから構成された表示用画素以外に、
画面端部の1走査線上に形成されたアンプ出力検出用画
素が存在することを特徴としている。
【0074】このアンプ出力検出用画素は表示用画素の
構成に、入力端がMOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線または信号線
に接続されたスイッチを付け加えたものであり、アンプ
モニタ線の一端は外部測定装置による測定が可能なよう
に端子電極となっているのが好ましい。
【0075】また、上記構成からなる液晶表示装置にお
いて、外部測定装置によって検出された差分電圧を記憶
する不揮発性メモリと、入力画像信号に対して不揮発性
メモリのデータを基に補正電圧を印加する電圧発生手段
とを備えているのが好ましい。
【0076】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されかつアンプ出力
転送機能を備えたMOS型トランジスタ回路によって画
素電極を駆動し、前記MOS型トランジスタ回路の半導
体層がレーザアニールによって結晶化及び再結晶化のい
ずれかが施された薄膜半導体層であり、前記レーザアニ
ールの際に前記走査線と略平行にレーザが走査される液
晶表示装置であって、ゲート電極が前記走査線に接続さ
れかつソース電極及びドレイン電極の一方が前記信号線
に接続されたMOSトランジスタと、入力電極が前記M
OSトランジスタのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極に接続されたMOS
型アナログアンプ回路と、前記MOS型アナログアンプ
回路の入力電極と電圧保持容量電極との間に形成された
電圧保持容量とからなる表示用画素と、入力端が前記M
OS型アナログアンプ回路の出力電極に接続されかつ出
力端がアンプモニタ線及び前記信号線の一方に接続され
たスイッチを前記表示用画素の構成に付け加えたアンプ
出力検出用画素と、前記アンプ出力検出用画素の前記M
OS型アナログアンプ回路の出力電圧を前記アンプモニ
タ線及び前記信号線の一方を通じて読み出す読み出し回
路と、前記読み出し回路によって所定の順序で転送され
る前記MOS型アナログアンプ回路の出力電圧と基準電
圧との差分を検出する検出回路と、前記検出回路からの
差分電圧をディジタルデータに変換する変換手段と、前
記変換手段でディジタル化された前記差分電圧を記憶す
るメモリと、前記メモリの記憶データに応じて入力画像
信号に対して補正電圧を印加する電圧発生手段とを備え
ている。
【0077】上記構成からなる液晶表示装置によれば、
複数の走査線と複数の信号線との各交点付近にそれぞれ
配置されたMOS型トランジスタ回路によって画素電極
が駆動され、MOS型トランジスタ回路の半導体層がレ
ーザアニールによって結晶化あるいは再結晶化された薄
膜半導体層であり、レーザアニールの際のレーザの走査
方向が信号線と平行またはそれに準じる角度であるアク
ティブマトリクス型液晶表示装置において、ゲート電極
が走査線に接続されかつソース電極及びドレイン電極の
一方が信号線に接続されたMOSトランジスタと、入力
電極がMOSトランジスタのソース電極及びドレイン電
極の他方に接続されかつ出力電極が画素電極に接続され
たMOS型アナログアンプ回路と、MOS型アナログア
ンプ回路の入力電極と電圧保持容量電極との間に形成さ
れた電圧保持容量とから構成された表示用画素以外に、
画面端部の1信号線上に形成されたアンプ出力検出用画
素が存在することを特徴としている。
【0078】上記アンプ出力検出用画素は表示用画素の
構成に、入力端がMOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線または信号線
に接続されたスイッチを付け加えたものである。
【0079】また、上記構成からなる液晶表示装置によ
れば、アンプモニタ線または信号線を通じて読み出し回
路によって所定の順序で転送されたアンプ出力電圧に対
して基準電圧との差分を検出する検出装置と、差分電圧
を記憶するメモリと、入力画像信号に対してメモリのデ
ータを基に補正電圧を印加する電圧発生手段とを備えて
いるのが好ましい。上記構成によれば、レーザアニール
によって結晶化あるいは再結晶化された薄膜半導体層か
らなるp−Siトランジスタを用いる際に、トランジス
タ特性に差を生じ易いレーザ走査方向に対してのみアン
プ出力の補正を行うことで、小規模な補正回路によって
効果的な補正を行うことが可能である。
【0080】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されかつアンプ出力
転送機能を備えたMOS型トランジスタ回路によって画
素電極を駆動し、前記MOS型トランジスタ回路の半導
体層がレーザアニールによって結晶化及び再結晶化のい
ずれかが施された薄膜半導体層であり、前記レーザアニ
ールの際に前記走査線と略平行にレーザが走査される液
晶表示装置であって、ゲート電極が前記走査線に接続さ
れかつソース電極及びドレイン電極の一方が前記信号線
に接続されたMOSトランジスタと、入力電極が前記M
OSトランジスタのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極に接続されたMOS
型アナログアンプ回路と、前記MOS型アナログアンプ
回路の入力電極と電圧保持容量電極との間に形成された
電圧保持容量とからなる表示用画素と、入力端が前記M
OS型アナログアンプ回路の出力電極に接続されかつ出
力端がアンプモニタ線及び前記信号線の一方に接続され
たスイッチを前記表示用画素の構成に付け加えたアンプ
出力検出用画素と、前記アンプモニタ線及び前記信号線
のうちの一方の一端に接続されかつ前記アンプ出力検出
用画素の前記MOS型アナログアンプ回路の出力を前記
液晶表示装置の外部に出力する端子電極と、前記液晶表
示装置の外部で測定された前記MOS型アナログアンプ
回路の出力電圧データを記憶するメモリと、前記メモリ
の記憶データに応じて入力画像信号に対して補正電圧を
印加する電圧発生手段とを備えている。
【0081】上記構成からなる液晶表示装置によれば、
複数の走査線と複数の信号線との各交点付近にそれぞれ
配置されたMOS型トランジスタ回路によって画素電極
が駆動され、MOS型トランジスタ回路の半導体層がレ
ーザアニールによって結晶化あるいは再結晶化された薄
膜半導体層であり、レーザアニールの際のレーザの走査
方向が信号線と平行またはそれに準じる角度であるアク
ティブマトリクス型液晶表示装置において、ゲート電極
が走査線に接続されかつソース電極及びドレイン電極の
一方が信号線に接続されたMOSトランジスタと、入力
電極がMOSトランジスタのソース電極及びドレイン電
極の他方に接続されかつ出力電極が画素電極に接続され
たMOS型アナログアンプ回路と、MOS型アナログア
ンプ回路の入力電極と電圧保持容量電極との間に形成さ
れた電圧保持容量とから構成された表示用画素以外に、
画面端部の1信号線上に形成されたアンプ出力検出用画
素が存在することを特徴としている。
【0082】上記アンプ出力検出用画素は表示用画素の
構成に、入力端がMOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線または信号線
に接続されたスイッチを付け加えたものであり、アンプ
モニタ線の一端は外部測定装置による測定が可能なよう
に端子電極となっている。
【0083】また、上記構成からなる液晶表示装置によ
れば、外部測定装置によって検出された差分電圧を記憶
する不揮発性メモリと、入力画像信号に対して不揮発性
メモリのデータを基に補正電圧を印加する電圧発生手段
とを備えているのが好ましい。上記構成によれば、レー
ザアニールによって結晶化あるいは再結晶化された薄膜
半導体層からなるp−Siトランジスタを用いる際に、
トランジスタ特性に差を生じ易いレーザ走査方向に対し
てのみアンプ出力の補正を行うことで、小規模な補正回
路によって効果的な補正を行うことが可能である。
【0084】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されかつアンプ出力
転送機能を備えたMOS型トランジスタ回路によって画
素電極を駆動し、前記MOS型トランジスタ回路の半導
体層がレーザアニールによって結晶化及び再結晶化のい
ずれかが施された薄膜半導体層であり、前記レーザアニ
ールの際に前記信号線と略平行にレーザが走査される液
晶表示装置であって、ゲート電極が前記走査線に接続さ
れかつソース電極及びドレイン電極の一方が前記信号線
に接続されたMOSトランジスタと、入力電極が前記M
OSトランジスタのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極に接続されたMOS
型アナログアンプ回路と、前記MOS型アナログアンプ
回路の入力電極と電圧保持容量電極との間に形成された
電圧保持容量とからなる表示用画素と、入力端が前記M
OS型アナログアンプ回路の出力電極に接続されかつ出
力端がアンプモニタ線及び前記信号線の一方に接続され
たスイッチを前記表示用画素の構成に付け加えたアンプ
出力検出用画素と、前記アンプモニタ線及び前記信号線
のうちの一方の一端に接続されかつ前記アンプ出力検出
用画素の前記MOS型アナログアンプ回路の出力を前記
液晶表示装置の外部に出力する端子電極と、前記液晶表
示装置の外部で測定された前記MOS型アナログアンプ
回路の出力電圧データを記憶するメモリと、前記メモリ
の記憶データに応じて入力画像信号に対して補正電圧を
印加する電圧発生手段とを備えている。
【0085】上記構成からなる液晶表示装置によれば、
複数の走査線と複数の信号線との各交点付近にそれぞれ
配置されたMOS型トランジスタ回路によって画素電極
が駆動されるアクティブマトリクス型液晶表示装置にお
いて、ゲート電極が走査線に接続されかつソース電極及
びドレイン電極の一方が信号線に接続されたMOSトラ
ンジスタと、入力電極がMOSトランジスタのソース電
極及びドレイン電極の他方に接続されかつ出力電極が画
素電極に接続されたMOS型アナログアンプ回路と、M
OS型アナログアンプ回路の入力電極と電圧保持容量電
極との間に形成された電圧保持容量とから構成された表
示用画素と、画面の外縁部に4点以上の複数個配設され
たアンプ出力検出用画素とからなることを特徴としてい
る。
【0086】上記アンプ出力検出用画素は表示用画素の
構成に、入力端がMOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線または信号線
に接続されたスイッチを付け加えたものである。
【0087】また、上記構成からなる液晶表示装置によ
れば、アンプモニタ線を通じて読み出し回路によって所
定の順序で転送されたアンプ出力電圧に対して基準電圧
との差分を検出する検出装置と、差分電圧を記憶する第
1のメモリと、第1のメモリのデータから全ビットの補
正電圧を算出する補間回路と、補間回路によって算出さ
れた補正電圧を記憶する第2のメモリと、入力画像信号
に対して第2のメモリのデータを基に補正電圧を印加す
る電圧発生手段とを備えている。この場合、線形補間は
補正電圧を算出するビットに最も近いアンプ出力検出用
画素4点を選択して行うのが好ましい。上記構成によれ
ば、全ビットに対してアンプ出力の検出を行わない場
合、アンプ出力検出を行った画素間で線形補間処理を行
うことで、補正の精度を高めているため、やはり小規模
な回路構成によって効果的な補正を行うことが可能であ
る。さらにまた、補正電圧を記憶するメモリを不揮発性
にし、検出過程の一部に外部測定装置を用いることによ
って、アンプ出力の検出から補正にいたる回路構成を簡
略にすることが可能となる。
【0088】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されかつアンプ出力
転送機能を備えたMOS型トランジスタ回路によって画
素電極を駆動する液晶表示装置であって、前記アンプ出
力転送機能の出力を予め設定された所定ビットについて
検出する検出手段と、前記検出手段の検出結果に基づい
て前記アンプ出力転送機能の出力の検出を行った画素間
で線形補間処理を行うこと補正手段とを備えている。
【0089】上記構成からなる液晶表示装置によれば、
複数の走査線と複数の信号線との各交点付近にそれぞれ
配置されたMOS型トランジスタ回路によって画素電極
が駆動されるアクティブマトリクス型液晶表示装置にお
いて、ゲート電極が走査線に接続されかつソース電極及
びドレイン電極の一方が信号線に接続されたMOSトラ
ンジスタと、入力電極がMOSトランジスタのソース電
極及びドレイン電極の他方に接続されかつ出力電極が画
素電極に接続されたMOS型アナログアンプ回路と、M
OS型アナログアンプ回路の入力電極と電圧保持容量電
極との間に形成された電圧保持容量とから構成された表
示用画素と、画面の外縁部に4点以上の複数個配設され
たアンプ出力検出用画素とからなることを特徴としてい
る。
【0090】上記アンプ出力検出用画素は表示用画素の
構成に、入力端がMOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線または信号線
に接続されたスイッチを付け加えたものであり、アンプ
モニタ線の一端は外部測定装置による測定が可能なよう
に端子電極となっている。
【0091】また、上記構成からなる液晶表示装置によ
れば、外部測定装置によって検出された差分電圧及び前
記差分電圧を補間することで求められた全ビットのアン
プ出力補正電圧を記憶する不揮発性メモリと、入力画像
信号に対して不揮発性メモリのデータを基に補正電圧を
印加する電圧発生手段とを備えているのが好ましく、こ
の場合、線形補間は補正電圧を算出するビットに最も近
いアンプ出力検出用画素4点を選択して行うのがよい。
上記構成によれば、全ビットに対してアンプ出力の検出
を行わない場合、アンプ出力検出を行った画素間で線形
補間処理を行うことで、補正の精度を高めているため、
やはり小規模な回路構成によって効果的な補正を行うこ
とが可能である。さらにまた、補正電圧を記憶するメモ
リを不揮発性にし、検出過程の一部に外部測定装置を用
いることによって、アンプ出力の検出から補正にいたる
回路構成を簡略にすることが可能となる。
【0092】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されたアンプ出力転
送機能を備えたMOS型トランジスタ回路によって画素
電極を駆動する液晶表示装置であって、ゲート電極が前
記走査線に接続されかつソース電極及びドレイン電極の
一方が前記信号線に接続されたMOSトランジスタと、
入力電極が前記MOSトランジスタのソース電極及びド
レイン電極の他方に接続されかつ出力電極が画素電極に
接続されたMOS型アナログアンプ回路と、前記MOS
型アナログアンプ回路の入力電極と電圧保持容量電極と
の間に形成された電圧保持容量とからなる表示用画素
と、入力端が前記MOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線及び前記信号
線のうちの一方に接続されたスイッチを前記表示用画素
の構成に付け加えたアンプ出力検出用画素と、前記アン
プ出力検出用画素の前記MOS型アナログアンプ回路の
出力電圧を前記アンプモニタ線及び前記信号線の一方を
通じて読み出す読み出し回路と、前記読み出し回路によ
って所定の順序で転送される前記MOS型アナログアン
プ回路の出力電圧と基準電圧との差分を検出する検出回
路と、前記検出回路からの差分電圧をディジタルデータ
に変換する変換手段と、前記変換手段でディジタル化さ
れた前記差分電圧を記憶する第1のメモリと、前記第1
のメモリの記憶データから全ビットの補正電圧を線形補
間によって算出する補間手段と、前記補間手段で算出さ
れた補正電圧を記憶する第2のメモリと、前記第2のメ
モリの記憶データに応じて入力画像信号に対して補正電
圧を印加する電圧発生手段とを備えている。
【0093】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されたアンプ出力転
送機能を備えたMOS型トランジスタ回路によって画素
電極を駆動する液晶表示装置であって、ゲート電極が前
記走査線に接続されかつソース電極及びドレイン電極の
一方が前記信号線に接続されたMOSトランジスタと、
入力電極が前記MOSトランジスタのソース電極及びド
レイン電極の他方に接続されかつ出力電極が画素電極に
接続されたMOS型アナログアンプ回路と、前記MOS
型アナログアンプ回路の入力電極と電圧保持容量電極と
の間に形成された電圧保持容量とからなる表示用画素
と、入力端が前記MOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線及び前記信号
線のうちの一方に接続されたスイッチを前記表示用画素
の構成に付け加えたアンプ出力検出用画素と、前記アン
プ出力検出用画素の前記MOS型アナログアンプ回路の
出力電圧を前記アンプモニタ線及び前記信号線の一方を
通じて読み出す読み出し回路と、前記読み出し回路によ
って所定の順序で転送される前記MOS型アナログアン
プ回路の出力電圧と基準電圧との差分を検出する検出回
路と、前記検出回路からの差分電圧をディジタルデータ
に変換する変換手段と、前記変換手段でディジタル化さ
れた前記差分電圧を記憶するメモリと、前記メモリのデ
ータから全ビットの補正電圧を線形補間によって算出す
る補間手段と、前記補間手段で算出された補正電圧を入
力画像信号に印加する電圧発生手段とを備えている。
【0094】また、本発明は、複数の走査線と複数の信
号線との各交点付近にそれぞれ配置されたアンプ出力転
送機能を備えたMOS型トランジスタ回路によって画素
電極を駆動する液晶表示装置であって、ゲート電極が前
記走査線に接続されかつソース電極及びドレイン電極の
一方が前記信号線に接続されたMOSトランジスタと、
入力電極が前記MOSトランジスタのソース電極及びド
レイン電極の他方に接続されかつ出力電極が画素電極に
接続されたMOS型アナログアンプ回路と、前記MOS
型アナログアンプ回路の入力電極と電圧保持容量電極と
の間に形成された電圧保持容量とからなる表示用画素
と、入力端が前記MOS型アナログアンプ回路の出力電
極に接続されかつ出力端がアンプモニタ線及び前記信号
線のうちの一方に接続されたスイッチを前記表示用画素
の構成に付け加えたアンプ出力検出用画素と、前記アン
プモニタ線及び前記信号線のうちの一方の一端に接続さ
れかつ前記アンプ出力検出用画素の前記MOS型アナロ
グアンプ回路の出力を前記液晶表示装置の外部に出力す
る端子電極と、前記液晶表示装置の外部で測定された前
記MOS型アナログアンプ回路の出力電圧データを記憶
するメモリと、前記メモリの記憶データに応じて入力画
像信号に対して補正電圧を印加する電圧発生手段とを備
えている。
【0095】以上説明した液晶表示装置によれば、入力
電極がスイッチング用MOSトランジスタを介して信号
線に接続されかつ出力電極が画素電極に接続されたMO
S型アナログアンプ回路を付加しているので、高分子液
晶、分極を有する強誘電液晶・反強誘電液晶、OCB
(Optical Compensated Bire
fringence)液晶等の従来技術では保持期間中
に電圧変動が生じる液晶材料を使用することができると
いう効果が得られる。
【0096】また、上記発明によれば、ゲート電極が走
査線に接続され、ソース電極・ドレイン電極の一方が信
号線に接続されたMOSトランジスタと、入力電極が前
記MOSトランジスタのソース電極・ドレイン電極の他
方に接続され、出力電極が画素電極に接続され、正負電
源線の一方が前記走査線に接続されたアナログアンプ回
路と、前記アナログアンプ回路の入力電極と電圧保持容
量電極との間に形成された電圧保持容量と、前記画素電
極と対向電極との間でスイッチングさせる液晶素子とで
構成されているアクティブマトリクス型液晶表示装置に
おいて、前記走査線を形成する材料が、抵抗値の小さい
メタルまたはメタルシリサイドを含んでいることを特徴
とするものである。
【0097】また、本発明は、ゲート電極が走査線に接
続され、ソース電極・ドレイン電極の一方が信号線に接
続されたn型MOSランジスタと、入力電極が前記n型
MOSトランジスタのソース電極・ドレイン電極の他方
に接続され、出力電極が画素電極に接続され、正負電源
線の一方が前記走査線に接続されたアナログアンプ回路
と、前記アナログアンプ回路の入力電極と電圧保持容量
電極との間に形成された電圧保持容量と、前記画素電極
と対向電極との間でスイッチングさせる液晶素子とで構
成されているアクティブマトリクス型液晶表示装置にお
いて、前記走査線を駆動するゲートドライバのローレベ
ル側電源が負電源であることを特徴とするものである。
【0098】また、本発明は、ゲート電極が走査線に接
続され、ソース電極・ドレイン電極の一方が信号線に接
続されたp型MOSランジスタと、入力電極が前記p型
MOSトランジスタのソース電極・ドレイン電極の他方
に接続され、出力電極が画素電極に接続され、正負電源
線の一方が前記走査線に接続されたアナログアンプ回路
と、前記アナログアンプ回路の入力電極と電圧保持容量
電極との間に形成された電圧保持容量と、前記画素電極
と対向電極との間でスイッチングさせる液晶素子とで構
成されているアクティブマトリクス型液晶表示装置にお
いて、前記走査線を駆動するゲートドライバのハイレベ
ル側電源が、全ての画素において、データ信号電圧の最
大値と前記p型MOSトランジスタのしきい値との和よ
りもゲート走査電圧が高くなるような電圧を供給できる
ことを特徴とするものである。
【0099】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
【0100】図1は、本発明の第1の実施の形態におけ
る液晶表示装置の構成を示すブロック図である。この液
晶表示装置は、色時分割入射光学系7と液晶表示部8と
を備える。色時分割入射光学系7は、この表示領域に色
度が異なる光を順次入射するために配置される。液晶表
示部8と色時分割入射光学系7とは同期部9によって所
定の条件で同期される。
【0101】図2は、本発明の第2の実施の形態におけ
る液晶表示装置の構成を示すブロック図である。この液
晶表示装置は、図1に示した液晶表示装置の第1の実施
の形態と同様の液晶表示部8と、表示領域に一定期間の
暗い状態を挟んだ点滅光(明暗光)を入射する明暗点滅
入射光学系11とが配置され、液晶表示部8と明暗点滅
入射光学系11とは、同期部9によって所定の条件で同
期される。
【0102】次に、上述した本発明の第1及び第2の実
施の形態における液晶表示装置において、液晶表示部に
関する実施の形態について説明する。
【0103】まず、上述した第1の実施の形態における
液晶表示装置において、第1〜第6の実施の形態による
液晶表示部について説明し、次に、上述した本発明の第
2の実施形態における液晶表示装置において、第7〜第
12の実施の形態による液晶表示部について説明する。
【0104】まず、図3を参照して、本発明の第1の実
施の形態による液晶表示部について説明する。図3は、
本発明における第1の実施の形態による液晶表示部の構
成を示す概略図である。この液晶表示部は、表示領域お
よび駆動回路からなる。本実施の形態では、液晶表示装
置の表示領域の上下(もしくは左右)の両方にデータ駆
動回路1、2があり、各々のデータ駆動回路1、2から
延びる各々のデータ線群3、4は、表示領域の上下(も
しくは左右)では電気的に分離している。更に、この上
下(もしくは左右)に対応してゲート駆動回路5、6が
上下(もしくは左右)に分割された形状で表示領域の左
または右(もしくは上または下)に配置される。図3で
は、ゲート駆動回路5、6は共に、左側に配置された状
態を示しているが、本実施の形態では、ゲート駆動回路
5、6は共に右側に配置されても良い。
【0105】次に、図4を参照して、本発明の第2の実
施の形態による液晶表示部について説明する。図4は、
本発明における液晶表示部の第2の実施の形態の構成を
示す概略図である。この第2の実施の形態における液晶
表示部は、上述した第1の実施の形態における液晶表示
部と同様に、本発明の第1の実施の形態による液晶表示
装置を用いているが、第1の実施の形態による液晶表示
部では、ゲート駆動回路5、6が表示領域の左または右
(もしくは上または下)の同じ側に配置されているのに
対して、第2の実施の形態による液晶表示部では、図4
に示すように、表示領域の左または右(もしくは上また
は下)の一方にゲート駆動回路5a、6aを分割して配
置し、他方にゲート駆動回路5b、6bを分割して配置
している。データ駆動回路1、2の配置については、第
1の実施の形態と同様である。
【0106】このように、第2の実施の形態による液晶
表示部では、ゲート駆動回路5a、5b、6a、6bが
上下(もしくは左右)に分割された形状であると共に表
示領域の左右(もしくは上下)の両側に配置される。
【0107】次に、図5を参照して、本発明における第
3の実施の形態による液晶表示部について説明する。図
5は、本発明における第3の実施の形態における液晶表
示部の構成を示す概略図である。第3の実施の形態によ
る液晶表示部では、第1または第2の実施の形態におけ
る液晶表示部と同様に、本発明の第1の実施の形態にお
ける液晶表示装置を用いているが、データ駆動回路1、
2が上と下(もしくは左と右)で各々横(もしくは縦)
に複数に分割され、データ駆動回路1a、1b、2a、
2bとしている。ゲート駆動回路5a、5b、6a、6
bは、上述した第2の実施の形態による液晶表示部と同
じである。このように、図5に示した第3の実施の形態
による液晶表示部は、図4に示した第2の実施の形態に
よる液晶表示部のデータ駆動回路1、2を二つに分割
し、データ駆動回路1a、1b、2a、2bとした場合
の例である。なお、より多数の分割を行っても構わな
い。
【0108】次に、図6を参照して、本発明における第
4の実施の形態による液晶表示部について説明する。図
6は、本発明における第4の実施の形態による液晶表示
部の構成を示す概略図である。本実施の形態では、第1
〜第3の実施の形態による液晶表示部のゲート駆動回路
が更に多数に分割される。すなわち、第3の実施の形態
による液晶表示部のゲート駆動回路5a、5b、6a、
6bは、本実施の形態では、ゲート駆動回路5a−1、
5a−2、5b−1、5b−2、6a−1、6a−2、
6b−1、6b−2と分割されている。このように、図
6に示した第4の実施の形態による液晶表示部において
は、ゲート駆動回路を4分割する場合の液晶表示部の一
部の例を示す。
【0109】次に、図7、図8を参照して、本発明にお
ける第5の実施の形態による液晶表示部について説明す
る。第5の実施の形態による液晶表示部では、上述した
第4の実施の形態による液晶表示部において、データ線
と走査線とが交わる点全てにアクティブ素子を配置した
場合での動作を考える。例えば、ゲート駆動回路5a−
1と5a−2とが走査されるタイミングが時間的に重な
っていない場合は全く問題がない。しかし、時間的に重
なっているとデータ信号が数カ所の走査線に書き込まれ
る。そこで、本実施の形態による液晶表示部では、デー
タ線と走査線とが交わる交点のうち選択した所定の交点
にのみアクティブ素子を配置する。図7、図8に、図6
の一部を拡大し、第5の実施の形態による液晶表示部を
適用した例を示す。図7では、市松状にアクティブ素子
を配置したが、図8のように、アクティブ素子を配置す
る領域としない領域とを各ブロック毎とする方法もあ
る。更に、図7と図8とを組み合わせたような構造とし
ても良い。また、配線の配置位置を適宜変更して開口率
が良くなるように変更しても良い。
【0110】次に、本発明における第6の実施の形態に
よる液晶表示部では、第5の実施の形態による液晶表示
部において、更に、配線の一部もしくは全部を埋設、も
しくは、ブリッジ状に設ける、すなわち、別の層で設け
る。この場合、一部を別の層で設け、コンタクトを取っ
て通常の配線層に戻しても良い。
【0111】次に、本発明の第2の実施の形態による液
晶表示装置を用い、各実施の形態における液晶表示部に
ついて説明する。
【0112】本発明の第7の実施の形態による液晶表示
部では、図2の液晶表示装置の第2の実施の形態を用い
て、図3で説明した第1の実施の形態による液晶表示部
と同様の構成を実現したものである。すなわち、第7の
実施の形態による液晶表示部では、図3に示すように、
表示領域の上下(もしくは左右)の両方にデータ駆動回
路1、2があり、各々のデータ駆動回路1、2から延び
る各々のデータ線群3、4は、表示領域の上下(もしく
は左右)では電気的に分離している。更に、この上下
(もしくは左右)に対応してゲート駆動回路5、6が上
下(もしくは左右)に分割された形状で表示領域の左ま
たは右(もしくは上または下)に配置される。
【0113】本発明における第8の実施の形態による液
晶表示部では、図2に示した第2の実施の形態における
液晶表示装置を用いて、図4で説明した第2の実施の形
態による液晶表示部と同様の構成を実現したものであ
る。すなわち、第8の実施の形態による液晶表示部で
は、図4に示すように、ゲート駆動回路5、6が上下
(もしくは左右)に分割された形状であると共に表示領
域の左右(もしくは上下)の両側に配置される。
【0114】本発明の第9の実施の形態による液晶表示
部では、図2に示した第2の実施の形態における液晶表
示装置を用いて、図5で説明した第3の実施の形態によ
る液晶表示部と同様の構成を実現したものである。すな
わち、液晶表示部におけるデータ駆動回路が上と下(も
しくは左と右)で各々横(もしくは縦)に複数に分割さ
れている。すなわち、第9の実施の形態による液晶表示
部は、図5に示すように、データ駆動回路を二つに分割
して、データ駆動回路は1a、1b、2a、2bとす
る。また、より多数の分割を行っても構わない。
【0115】本発明の第10の実施の形態による液晶表
示部では、図2に示した第2の実施の形態における液晶
表示装置を用いて、図6で説明した第4の実施の形態に
よる液晶表示部と同様の構成を実現したものである。す
なわち、第7、第8の実施の形態における液晶表示部に
おいて、ゲート駆動回路が更に多数に分割されたもので
あり、図6に示すように、ゲート駆動回路を4分割し、
5a−1、5a−2、5b−1、5b−2、6a−1、
6a−2、6b−1、6b−2と分割されている。
【0116】本発明の第11の実施の形態による液晶表
示部では、図2に示した第2の実施の形態における液晶
表示装置を用いて、図7、図8で説明した第5の実施の
形態による液晶表示部と同様の構成を実現したものであ
る。すなわち、本実施の形態では、第7〜10の実施の
形態による液晶表示部において、データ線と走査線とが
交わる交点のうち選択した所定の交点にのみアクティブ
素子を配置する。
【0117】本発明の第12の実施の形態による液晶表
示部では、図2に示した第2の実施の形態における液晶
表示装置を用いて、図7、8で説明した第6の実施の形
態による液晶表示部と同様の構成を実現したものであ
る。すなわち、第12の実施の形態による液晶表示部
は、第7〜第11の実施の形態による液晶表示部におい
て、配線の一部もしくは全部を埋設、もしくは、ブリッ
ジ状に設ける。即ち、配線の一部もしくは全部を別の層
で設けても良い。
【0118】以上、本発明の液晶表示装置における第1
〜第12の実施の形態による液晶表示部について詳細に
説明してきたが、次に、本発明のアクティブ素子につい
て説明する。本発明のアクティブ素子としては、MIM
(metal insulator metal)構造
のダイオード、TFT他のスイッチング素子が考えられ
る。TFTの場合は、アモルファスシリコン(α−S
i)でもポリシリコン(poly Si)でも他の材料
によっても構わない。また、DRAM基板によるスイッ
チングを行っても構わない。
【0119】また、本発明の駆動回路は、単結晶シリコ
ンを用いて液晶表示のガラス基板と別に作製して接続し
ても良いし、ポリシリコンによりガラス基板上に形成し
ても良い。駆動回路内の回路の構成は、以下の駆動方法
の実施の形態に応じてシフトレジスタやバッファーやラ
ッチやその他の回路により適宜形成される。
【0120】次に、本発明の液晶表示装置の駆動方法の
実施の形態について説明する前に、まず、図9、図10
に示した駆動方法のリセット形態を示すタイミングチャ
ートについて説明する。図9では、各ゲート駆動回路の
書込みをほぼ同時にスタートし、図10では、あるゲー
ト回路内での走査終了後、次のゲート回路を走査し、パ
ネル全面での順次走査を可能とする。図9、図10につ
いての詳細は、後述する。
【0121】次に、本発明の液晶表示装置において、第
1〜第29の実施の形態による駆動方法ついて説明す
る。
【0122】本発明の液晶表示装置における第1の実施
の形態による駆動方法は、上述した第1〜第12の実施
の形態における液晶表示部のいずれかを駆動する際、リ
セットを各ゲート駆動回路内では一括して行うものであ
る。すなわち、前述の全面一括リセットをゲート駆動回
路毎に採用する。当然、全てのゲート駆動回路を同時に
リセットすることにより完全な全面一括リセットの形態
としても良い。
【0123】本発明の液晶表示装置における第2の実施
形態による駆動方法は、第1の実施の形態による駆動方
法の各ゲート駆動回路のリセットをほぼ同時にスタート
し、ほぼ完全な全面一括リセットの形態としたものであ
る。
【0124】本発明の液晶表示装置における第3の実施
の形態による駆動方法は、第1及び第2の実施の形態に
よる駆動方法において、例えば、図13〜図15(特願
平10−041689号公報の図1)のように、第1フ
ィールドでの走査方向を上から下(もしくは左から
右)、第2フィールドでの走査方向を下から上(もしく
は右から左)とする。このように、走査方向を変えるこ
とによりパネル面内での輝度分布をなくすことが可能で
ある。尚、リセット電圧やデータ電圧は、図14、図1
5に限定されるわけではなく液晶表示モードや駆動の種
類により任意に選択が可能である。また、特願平10−
041689号公報に記載したその他の方法を適用する
ことも可能である。
【0125】本発明の液晶表示装置における第4の実施
の形態による駆動方法は、第1〜第3の実施の形態によ
る駆動方法において、各ゲート駆動回路内での各走査線
の書込みを順次走査により行う。
【0126】本発明の液晶表示装置における第5の実施
の形態による駆動方法では、第4の実施の形態による駆
動方法において、各ゲート駆動回路の書込みを一定時間
ずらして順次にスタートする。この方法を更に変更し、
あるゲート回路内での走査終了後、次のゲート回路を走
査することにより、パネル全面での順次走査が可能であ
る。
【0127】本発明の液晶表示装置の第6の実施の形態
による駆動方法は、第4の実施の形態による駆動方法に
おいて、各ゲート駆動回路の書込みをほぼ同時にスター
トする。この場合の駆動のタイミングチャートを図9に
示している。この方法によると、図29に示した従来の
駆動に比べ、表示期間が極めて増大できる。
【0128】本発明の液晶表示装置における第7の実施
の形態による駆動方法は、第1〜第3の実施の形態によ
る駆動方法において、各ゲート駆動回路内での各走査線
の書込みを全走査線ほぼ同時に行う。これにより更に表
示期間の増大が可能である。
【0129】本発明の液晶表示装置における第8の実施
の形態による駆動方法は、リセットを各ゲート回路内で
走査しながら行う。すなわち、前述の走査リセットをゲ
ート駆動回路毎に採用する。当然、全てのゲート駆動回
路を順にリセットすることにより全面を順に走査する走
査リセットとしても良い。
【0130】本発明の液晶表示装置における第9の実施
の形態による駆動方法は、上述した走査を各走査線毎に
行う。
【0131】本発明の液晶表示装置における第10の実
施の形態による駆動方法は、任意に選ばれた複数の走査
線を1ブロックとしこのブロックを同時にリセットし、
またブロックを任意に選択し走査する。
【0132】本発明の液晶表示装置における第11の実
施の形態による駆動方法は、第10の実施の形態による
駆動方法において、特願平10−041689号公報に
示した走査方法を適用する。例えば、図16〜図18
(特願平10−041689号公報の図3)のように、
第1フィールドで書き込みを行った第1の走査線群は第
2フィールドの終わりにリセットし、第2フィールドで
第1の走査線群の方向と逆方向から書き込みを行った第
2の走査線群は次のフレームの第1フィールドの終わり
でリセットをする。このように、走査方向を変えること
によりパネル面内での輝度分布を緩和することが可能で
ある。尚、リセット電圧やデータ電圧は、図17、図1
8に限定されるわけではなく液晶表示モードや駆動の種
類により任意に選択が可能である。更に、特願平10−
041689号公報に記載したその他の方法を適用する
ことも可能である。
【0133】本発明の液晶表示装置における第12の実
施の形態による駆動方法は、第8〜第11の実施の形態
による駆動方法において各ゲート駆動回路内での各走査
線の書込みを順次走査により行う。
【0134】本発明の液晶表示装置における駆動方法の
第13の実施の形態による駆動方法は、第12の実施の
形態による駆動方法において、各ゲート駆動回路の書込
みを一定時間ずらして順次にスタートする。
【0135】本発明の液晶表示装置において、第14の
実施の形態による駆動方法は、第13の実施の形態によ
る駆動方法を更に変更した技術であり、あるゲート回路
内での走査終了後、次のゲート回路を走査する。この方
法により、パネル全面での順次走査が可能である。この
場合の駆動のタイミングチャートを図10に示す。タイ
ミングチャートは、見かけ上、図30と同じとなる。し
かし、ゲート駆動回路が分割されている点で大きく異な
る。
【0136】本発明の液晶表示装置における第15の実
施の形態による駆動方法は、第12の実施の形態による
駆動方法において、各ゲート駆動回路の書込みをほぼ同
時にスタートする。
【0137】本発明の液晶表示装置における第16の実
施の形態による駆動方法では、第8〜第11の実施の形
態による駆動方法において、各ゲート駆動回路内での各
走査線の書込みを全走査線ほぼ同時に行う。これにより
更に表示期間の増大が可能である。
【0138】本発明の液晶表示装置において第17の実
施の形態による駆動方法は、光学系が液晶表示部全面を
一括して点灯する。
【0139】本発明の液晶表示装置における第18の実
施の形態による駆動方法は、光学系が液晶表示部の内、
各ゲート駆動回路毎のブロック内を一括して点灯し、他
のゲート駆動回路では異なるタイミングで点灯する。
【0140】本発明の液晶表示装置における第19の実
施の形態による駆動方法は、第1〜第16の実施の形態
による駆動方法において、第17または第18の実施の
形態を行うことである。
【0141】本発明の液晶表示装置における第20の実
施の形態による駆動方法は、第19の実施の形態による
駆動方法のうち、特に、第6または第7の実施の形態に
よる駆動方法を採用した第17および第18の実施の形
態による駆動方法である。第20の実施の形態による駆
動方法のうち、第6の実施の形態による駆動方法を採用
した第17の実施の形態による駆動方法は、以下のよう
である。
【0142】図9のタイミングチャートで書込みの走査
およびリセットが行われる。このため、図29に示した
従来の駆動に比べて、書込みおよび応答に使用される時
間が大幅に減少される。その結果、表示に使用できる期
間が増大する。光源を表示領域全面に一括点灯した場
合、表示に使用できる期間が長い本実施の形態の方が高
輝度の表示が得られる。このように光の利用効率が増大
する。また、液晶が十分に応答した安定した表示を行う
ことが可能な時間が増大しているため、色時分割や明暗
の点滅を行う場合に表示の安定した高画質な表示が可能
である。このように光源一括点灯において、第6の実施
の形態を採用すると、極めて効率的な光の利用が可能で
ある。また、高画質な表示が可能となる。第7の実施の
形態を採用すると更に光源一括点灯に向いた効率的な光
の利用が可能である。一方、表示期間を同じ時間とした
場合では、各走査線への書込み時間が増大できる、すな
わち、ゲート駆動回路の周波数を低減できる。この双方
の効果を併せ持ち、ゲート駆動回路の周波数を低減しつ
つ、かつ、表示期間を増大することも可能である。
【0143】本発明の液晶表示装置における第21の実
施の形態による駆動方法は、光学系が液晶表示部を走査
しながら点灯する。これは、走査式の光学系と言える。
【0144】本発明の液晶表示装置における第22の実
施の形態による駆動方法は、光学系が液晶表示部のう
ち、各ゲート駆動回路毎のブロック内を走査して点灯
し、他のゲート駆動回路では異なるタイミングで点灯す
る。
【0145】本発明の液晶表示装置における第23の実
施の形態による駆動方法は、第1〜第16の実施の形態
による駆動方法において、第21または第22の実施の
形態による駆動方法を用いる。
【0146】本発明の液晶表示装置における第24の実
施の形態による駆動方法は、第23の実施の形態による
駆動方法のうち、特に、第14の実施の形態による駆動
方法を採用した第21および第22の実施の形態であ
る。第24の実施の形態のうち、第14の実施の形態を
採用した第21実施の形態の動作は、以下のようであ
る。
【0147】図10のタイミングチャートで書込みの走
査およびリセットが行われる。このため、見かけ上は、
図30に示した従来の駆動と同様となる。しかし、各駆
動回路では駆動すべき走査線本数が減っており、従来の
走査線が駆動できない回路での駆動が可能である。これ
により安価で良好な特性の駆動回路が使用できる。一
方、液晶表示部の駆動と同期して光源を表示領域を順に
走査して点灯した場合、非常に良好な表示が得られる。
このように、この実施の形態によれば、光源が走査式の
場合においても良好な表示が得られる。
【0148】本発明の液晶表示装置における第25の実
施の形態による駆動方法は、第1〜第24の実施の形態
による駆動方法において、必要に応じて、走査線の走査
のタイミング、および光源の輝度の立上がり特性を考慮
し、且つ、パネル面内での表示むらの発生を考慮して走
査線と光源の同期を行う。同期にはクロックおよび設定
された所定クロックのずれを生じさせるためのカウンタ
が設けられる。このカウンタとしては、バイナリカウン
タやジョンソンカウンタを用いても、その他の形態のカ
ウンタを用いても構わない。
【0149】本発明の液晶表示装置における第26の実
施の形態による駆動方法は、第1〜第25の実施の形態
による駆動方法において、入射光学系による光がデータ
駆動回路およびゲート駆動回路の駆動回路部に入射され
ないようになっている。この入射しない方法は、遮光層
もしくはパターニングされたシャッタ層によってもよい
し、その他の方法によっても良い。
【0150】本発明の液晶表示装置における第27の実
施の形態による駆動方法は、表示領域内のスイッチ部に
光が入射しないような形状の光が入射光学系から液晶表
示部に出射される。この形状としては、ストライプ状、
市松状、暗部のドットが点在する形状等が考えられ、ま
た他の形状でも構わない。
【0151】本発明の液晶表示装置における第28の実
施の形態による駆動方法では、上記の全ての実施の形態
による駆動方法において、データ線の本数を倍とし、走
査線の本数を半減する方法を適用する。これにより、ゲ
ート駆動回路の負担が大幅に減少する。この場合の画素
配列の例を図11に示している。
【0152】本発明の液晶表示装置における第29の実
施の形態による駆動方法は、分割された各ゲート駆動回
路と各データ駆動回路により形成される多数の表示領域
ブロックから選択されるブロックを光学系で順次走査す
る液晶表示装置である。
【0153】図12に示すようなゲート駆動回路が2分
割され、データ駆動回路も2分割されている図4に示し
た液晶表示部を用いて、第29の実施の形態による駆動
方法の例を模式的に示す。(a)は4分割されている左
上に光を照射している瞬間であり、(b)は右上に照射
している瞬間、(c)は左下に照射している瞬間、
(d)は右下に照射している瞬間である。例えば、
(a)−(b)−(c)−(d)の順で光を走査する。
しかし、この順である必要は全くない。また、この図で
は、光の走査時の各ブロックが全面点灯されているとし
ているが、各ブロック内で走査して照射されても良い。
更には、複数のブロックを同時に照射しても良い。
【0154】上述した種々の実施の形態における駆動方
法では、図2のように同期部が独立している図しか掲載
されていない液晶表示部を用いて説明したが、他の構成
からなる液晶表示部を駆動するものとしても良い。例え
ば、同期部を液晶表示部の駆動回路内に設けてもよい
し、光源の駆動回路内に設けても良い。
【0155】次に、図面を参照して、本発明の実施例に
ついて詳細に説明する。
【0156】まず、図10を参照して、本発明の液晶表
示装置の第1の実施例について説明する。図19は、本
発明の第1の実施例におけるTFTをアレイ状に形成し
たガラス基板を示す拡大図である。第1の実施例は、O
CB(オプティカリー・コンペンセイテッド・バイリフ
リジェンス)と呼ばれるπセルに補償板を付加し広視野
角とした液晶表示素子で液晶表示部を形成し、本発明を
適用した例である。補償板の構成を変化させると、コン
プルメンタリ・πセル・ストラクチャー(CPS:Co
mplementary pi−cell struc
ture)モードとする事も可能である。480本のゲ
ートバスライン(走査電極線)および640本のドレイ
ンバスライン(信号電極線)はスパッタ法で形成された
クロミウム(Cr)を用い、線幅を10μmとし、ゲー
ト絶縁膜には窒化シリコン(SiNx)を用いた。一単
位画素の大きさは縦330μm、横110μmとし、ア
モルファスシリコンを用いTFT(薄膜トランジスタ)
を形成し、画素電極は透明電極である酸化インジウム錫
(ITO)を用い、スパッタ法で形成した。このように
図19に一部の拡大図を示すようにTFTをアレイ状に
形成したガラス基板を第1の基板とした。この第1の基
板と対向する第2の基板には、クロミウムを用いた遮光
膜を形成した後、カラーフィルタを染色法によりマトリ
クス状に形成した。このカラーフィルタの形成時に各色
のカラーフィルタは1.5μmとし3色重ねることで
4.5μmの凹凸構造を得た。更に、カラーフィルタ以
外の透明樹脂材料を用い積層することにより厚みが6μ
mとなるようにした。更に、凹凸構造はTFT基板と対
向させた時に、画素開口部以外の領域に信号電極線と対
向するように信号電極線3本あたりに1本の割合で形成
した。第1および第2の基板に、スピンコート法により
ポリアミック酸を塗布し200℃でベーキングしイミド
化しポリイミド膜を形成した。このポリイミド膜上を、
レーヨンを使用したバフ布を直径50mmのローラーに
巻き付け、ローラーの回転数600rpm、ステージ移
動速度40mm/秒、押し込み量0.7mm、ラビング
回数2回でパラレルラビングとなるような方向にラビン
グした。接触段差計で測定した配向膜の厚さは約500
Åであり、クリスタルローテーション法で測定したプレ
チルト角は7度であった。このような一対のガラス基板
の一方に約6μm径の円柱状のガラス製ロッドスペーサ
を分散させた紫外線硬化性のシール材を塗布した。これ
らの基板をラビング処理方向が互いに平行ラビングとな
るように両基板を対向させて配置し非接触で紫外線を照
射する処理でシール材を硬化させてギャップ6μmのパ
ネルを組み立てた。このパネルに、ネマチック液晶を注
入した。本実施例では、エス・アイ・ディー94・ダイ
ジェストの927頁から930頁に示されるOCB(オ
プティカリ・コンペンセイティッド・バイリフリジェン
ス)表示モードと同様の効果が得られるように設計した
補償板を付加した。このようにして作製した液晶パネル
に、駆動用のドライバを取り付け液晶表示部とした。こ
の液晶表示部では、高速・広視野角な表示が得られた。
【0157】本実施例では駆動方法として、上述した第
20の実施の形態による駆動方法において、第6の実施
の形態による駆動方法と第17の実施の形態による駆動
方法とを採用した。入射光源として、通常の液晶ディス
プレイで用いられる全面に光を入射するバックライトを
用い、インバータ回路の改造により明暗の点滅を行える
ようにした。この方法により、従来の液晶学会のLCD
フォーラム主催のセミナー「LCDがCRTモニター市
場に食い込むには―動画表示の観点から・・・」の予稿
集の20頁から23頁の方式より高輝度な表示が得られ
た。また、輝度を増大せず、パネル面内での輝度ムラを
なくすようにバックライトの点滅時間を調節したとこ
ろ、極めて高画質な表示が得られた。更に、補償板をコ
ンプルメンタリ・πセル・ストラクチャー(CPS:C
omplementary pi−cell stru
cture)モードの構成に変えたところ、色むらのほ
とんどない高画質な表示が得られた。
【0158】次に、図20を参照して、本発明の第2の
実施例について説明する。図20は、本発明の第2の実
施例における光源のタイミングを示す概略図である。本
発明の第2の実施例では、第1の実施例と液晶表示モー
ドは同様であるが、カラーフィルタおよび突起状のスペ
ーサを形成せず、シリカによる球状スペーサを散布して
パネルを作製した。この液晶表示部に、色時分割光学系
を組み合わせた。色時分割光学系としては、まず、白色
光源に回転式の色時分割用の色フィルタを用いた構成を
使用した。光源の点滅のタイミングは、図20(特願平
10−041689号公報の図11)の方法によった。
これにより色時分割による表示が可能であった。
【0159】次に、図21を参照して、本発明の第3の
実施例について説明する。図21は、第3の実施例にお
いて使用される液晶表示装置の光学系を示す概略図であ
る。第3の実施例では、第2の実施例の色時分割光学系
を次の光学系に変更した。本実施例での色時分割光学系
は、米国のカラーリンク(ColorLink)社の米
国特許5751384号に示される高透過率の2色偏光
板を用い作製した例を次に示す。図21に光学系の概略
を模式図で示す。白色光源の光(図の左下の矢印で入射
方向を示した)を、偏光分離素子55を用い2種類の直
線偏光に分けた後、一方の直線偏光に偏光回転素子56
を用い他方の直線偏光と同じ振動方向とした後、合成し
た。この偏光変換の方法により、白色光は極めてロスが
少なく一方の直線偏光に整えられる。ここではミラー5
7を用いたが、光学系の工夫によっては必要ない。ま
た、構造によっては偏光変換光学系を更に薄型にする事
も可能である。この後、黄色−青色2色偏光板58、液
晶素子A59、単色偏光板60、液晶素子B61、シア
ン色−赤色2色偏光板62の順で配置する。黄色−青色
2色偏光板およびシアン色−赤色2色偏光板はColo
rLink社の構成により極めてロスの少ないものとし
た。但し、ColorLink社の構成で入射時に必要
とされる単色偏光板をなくし、前記の偏光変換の方法に
より構成したので、光のロスが極めて少ない。この方法
では、液晶素子A59および液晶素子B61の各々で、
偏光を90度回転する条件と、偏光を回転させない条件
をスイッチングすることを組み合わせる事により、黒・
赤・緑・青の光を出力することが可能である。この方法
により、図41の方式での色時分割が可能であった。こ
の方式では、第2の実施例に比べて更に光の利用率が高
く良好な表示が行えた。
【0160】次に、本発明の第4の実施例について説明
する。
【0161】本発明の第4の実施例は、本発明の液晶表
示装置にスメクチック液晶を用いたものである。TFT
基板およびCF基板は第1の実施例と同様に作成した。
但し、カラーフィルタの各色の内1色の膜厚を1.6μ
mとし、この層のみを使用して凹凸構造を形成した。ま
た、表示領域の外部にも凹凸構造を表示領域を取り囲
み、且つ、一部領域のみ開いた形状に設けた。この表示
領域の外部の凹凸構造がシール材の壁の代わりをなし、
口が開いた領域が液晶注入口となる。また、コンタクト
部の絶縁層はパターニングし除去した。その後、両基板
にスピンコート法によりポリアミック酸を塗布し180
℃でベーキングしイミド化しポリイミド膜を形成した。
このポリイミド膜をナイロンを使用したバフ布を直径5
0mmのローラーに巻き付け、ローラーの回転数600
rpm、ステージ移動速度40mm/秒、押し込み量
0.7mm、ラビング回数2回で10°クロスラビング
となるような方向にラビングした。接触段差計で測定し
た配向膜の厚さは約500Åであり、クリスタルローテ
ーション法で測定したプレチルト角は1.5度であっ
た。このような一対のガラス基板をラビング処理方向が
互いに10°クロスラビングとなるように両基板を対向
させて配置し220℃の熱処理により配向膜に用いたポ
リイミドを更に硬化させて接着性を持たせ、ギャップ
1.6μmのパネルを組み立てた。このパネルに、アジ
ア・ディスプレイ95の61頁から64頁に示されるV
字型スイッチングをする反強誘電性液晶組成物と同様の
液晶組成物を、真空中において85℃の等方相(Is
o)の状態で注入した。この液晶の自発分極値を三角波
を印加して測定したところ、165nC/cm2 であっ
た。また、応答速度は階調電圧によって異なったが、2
00マイクロ秒から800マイクロ秒の間であった。8
5℃のまま、任意波形発生器と高出力アンプを用いてパ
ネル全面に周波数が3kHzで振幅が±10Vの矩形波
を印加し、電界を印加しながら、室温まで0.1℃/m
inの速度で徐冷した。このようにして作製した液晶パ
ネルに、駆動用のドライバICを取り付け液晶表示部と
した。得られた液晶パネルの表示は、十分なコントラス
トが確保されており(コントラスト比200以上)、広
い視野角を有しており、かつ、焼き付きや残像の無い良
好な表示であった。液晶配向は10°のクロスラビング
の中央、すなわち、おのおののラビング方向から5°ず
れた位置に配向していた。
【0162】本実施例の駆動方法では、本発明の第24
の実施の形態による駆動方法において、特に第14の実
施の形態を採用した第21の実施の形態を使用した。入
射光源として、第3の実施例のColorLinkの方
式による色時分割光学系を使用した。但し、液晶素子A
および液晶素子Bでは、電極をパターニングして形成す
ることにより、走査式で使用できるようにした。液晶素
子AおよびBで使用する液晶は、強誘電性液晶によるS
SFLC(表面安定化強誘電性液晶)を用い高速応答を
実現した。本実施例では、高画質な色時分割法による表
示が実現された。
【0163】次に、本発明の液晶表示装置の第5の実施
例について説明する。
【0164】本実施例は、第1の実施例と同様とした
が、光源として、明暗点滅光源を使用した。この点滅光
源においては、電極をパターニングしたシャッタ効果を
有する液晶素子を配置し、走査式とした。これにより良
好な走査式の明暗点滅光源による表示が実現した。この
方式では、特にシャッタ用の液晶素子のオン・オフのタ
イミングを調節することにより、動画表示でのシャッタ
効果による改善の度合いを調節することが可能であっ
た。
【0165】次に、図22、図23を参照して、本発明
の液晶表示装置の第6の実施例について説明する。図2
2は、本発明の液晶表示装置の第6の実施例によるプレ
ーナ型画素スイッチを示す断面図であり、図23は、使
用した液晶材料の電圧・透過率特性を示す図である。こ
の実施例では、ポリシリコン(多結晶シリコン、pol
y Si)のTFTアレイを作製し、自発分極値が小さ
いスメクティック液晶材料を駆動した。具体的には、ガ
ラス基板上に酸化シリコン膜を形成した後、アモルファ
スシリコンを成長させた。次に、エキシマレーザを用い
アニールしアモルファスシリコンをポリシリコン化さ
せ、更に100Åの酸化シリコン膜を成長させた。パタ
ーニングした後、フォトレジストをゲート形状より若干
大きく(後にLDD領域を形成するため)パターニング
しリンイオンをドーピングすることによりソースとドレ
イン領域を形成した。更に、酸化シリコン膜を成長させ
た後、マイクロクリスタルシリコン(μ−c−Si)と
タングステンシリサイド(WSi)とを成長させ、ゲー
ト形状にパターニングした。更に、パターニングしたフ
ォトレジストにより必要領域にのみリンイオンをドーピ
ングすることによりLDD領域を形成した。酸化シリコ
ン膜と窒化シリコン膜を連続成長させた後、コンタクト
用の穴をあけ、アルミニウムおよびチタンをスパッタで
形成しパターニングした。窒化シリコン膜を形成し、コ
ンタクト用の穴をあけ、画素電極用に透明電極であるI
TOを形成しパターニングした。このようにして図22
に示すようなプレーナ型のTFT画素スイッチを作成し
TFTアレイを形成した。ガラス基板上にはTFTスイ
ッチによる画素アレイのみ設け駆動回路は基板内に設け
ず、単結晶シリコンにより外部に取り付けた。このよう
にして作製したTFTアレイ基板と、対向電極となるI
TOとを全面にパターニングした後、遮光用のクロムの
パターニング層を有した対向基板とを用意した。対向基
板側に1.8μのパターニングされた柱を作製し、スペ
ーサおよび耐衝撃力を有するようにした。また、対向基
板の画素領域外部に紫外線硬化用のシール材を塗布し
た。次に、TFT基板と対向基板とを接着した後、液晶
を注入した。液晶材料としては、自発分極値がほぼ18
[nC/cm2 ]で連続階調表示が可能なスメクティッ
ク液晶材料を使用した。また、使用した液晶材料の電圧
・透過率特性は、図23に示すような形状であった。
【0166】本実施例の駆動方法では、上述した本発明
の駆動方法の第24の実施の形態のうち、第14の実施
の形態を採用した第21の実施の形態を使用した。入射
光源として、本発明者により発明した特願平11−01
9095号公報の第1の実施の形態の光源を採用した。
この結果、光のロスがほとんど無く順次走査が可能な光
源が得られた。この結果、極めて高い光利用効率で、高
画質が得られた。
【0167】次に、本発明の第3の実施の形態による液
晶表示装置について説明する。図33は本発明の第3の
実施の形態による液晶表示装置の概略構成を示す図であ
る。図33において、本発明の第3の実施の形態による
液晶表示装置は出力転送部501と、補正回路部502
と、信号源503と、V−T(電圧透過率)補正部50
4とを備えている。
【0168】出力転送部501はゲートドライバ501
iによって順次駆動される複数の走査線5101と、デ
ータドライバ501jによって順次データ信号を転送さ
れる複数の信号線5102との各交点付近に、ゲート電
極が走査線5101に接続されかつソース電極及びドレ
イン電極の一方が信号線5102に接続されたMOS型
トランジスタ(Qn)501aと、入力電極がMOS型
トランジスタ(Qn)501aのソース電極及びドレイ
ン電極の他方に接続されかつ出力電極が画素電極501
eに接続されたアナログアンプ回路501bと、アナロ
グアンプ回路501bの入力電極と電圧保持容量電極5
01cとの間に形成された電圧保持容量501dと、画
素電極501eと対向電極501fとの間でスイッチン
グさせる液晶501gと、入力端がアナログアンプ回路
501bの出力電極に接続されかつ出力端がアンプモニ
タ線5103または信号線5102に接続されたスイッ
チ501hとからなるアンプ出力検出用画素によって構
成されている。この出力転送部501はそのまま画像表
示部となる。
【0169】補正回路部502はスイッチ501h及び
アンプモニタ線5103(信号線5102がこれを兼ね
る場合もある)を通じてアナログアンプ回路501bの
出力電極に接続された読み出し回路502aと、読み出
し回路502aからの出力と基準電圧(Vref)との
差分を検出する検出回路502bと、検出回路502b
からの出力をA/D(アナログ/ディジタル)変換する
A/Dコンバータ502cと、A/Dコンバータ502
cの出力を記憶するメモリ502dと、メモリ502d
の記憶内容に応じた電圧をデータ信号に印加する電圧出
力手段502eとから構成されている。
【0170】図34は図33の読み出し回路502aの
構成例を示すブロック図である。図34において、読み
出し回路502aはスイッチ521aとシフトレジスタ
521bとから構成され、アンプ出力検出用画素505
から送られてきたアンプ出力電圧Voutを所定の順序
によって検出回路502bへと転送する。
【0171】図35は本発明の第3の実施の形態による
液晶表示装置の1画素分の構成を示す図である。図35
において、本発明の第3の実施の形態による液晶表示装
置は、ゲート電極が走査線5201に接続されかつソー
ス電極及びドレイン電極の一方がN番目の信号線520
2に接続された第1のMOS型トランジスタ(Qn1)
531と、入力電極が第1のMOS型トランジスタ53
1のソース電極及びドレイン電極の他方に接続されかつ
出力電極が画素電極501eに接続されたアナログアン
プ回路501bと、ゲート電極がスイッチ選択線520
1に接続されかつソース電極及びドレイン電極の一方が
アナログアンプ回路501bの出力電極に接続されると
ともに、ソース電極及びドレイン電極の他方がN+1番
目の信号線5203に接続された第2のMOS型トラン
ジスタ(Qn2)532と、アナログアンプ回路501
bの入力電極と電圧保持容量電極501cとの間に形成
された電圧保持容量501dと、画素電極501eと対
向電極501fとの間でスイッチングさせる液晶501
gとから構成されている。
【0172】ここで、第1のMOS型トランジスタ53
1及び第2のMOS型トランジスタ532及びアナログ
アンプ回路501bはp−SiTFT(Thin Fi
lmTransistor)で構成されている。また、
アナログアンプ回路501bのゲインは1倍に設定され
ている。
【0173】図36は本発明の第3の実施の形態による
液晶表示装置のアンプ出力検出時の駆動方法を示す図で
ある。この図36を参照して、上記の画素構成を用いた
液晶表示装置のアンプ出力検出方法について説明する。
【0174】図36は図35に示す画素構成によって液
晶を駆動した場合のゲート走査電圧Vg、データ信号電
圧Vd、スイッチ選択線電圧Vsw、アンプ入力電圧V
a、アンプ出力電圧Vout(=画素電圧Vpix)の
タイミングチャートを示したものである。
【0175】図36に示すように、ゲート走査電圧Vg
がハイレベルVgHとなることによって、第1のMOS
型トランジスタ531はオン状態となり、N番目の信号
線に入力されている基準電圧Vrefが第1のMOS型
トランジスタ531を経由してアナログアンプ回路50
1bの入力電極に転送される。
【0176】アナログアンプ回路501bはアンプ入力
電圧Vaに応じたアンプ出力電圧Voutを出力する
が、この時、スイッチ選択線電圧VswはローレベルV
swLに設定されており、第2のMOS型トランジスタ
532はオフ状態となり、アンプ出力電圧VoutはN
+1番目の信号線に出力されない。
【0177】ゲート走査電圧Vgがローレベルとなる
と、第1のMOS型トランジスタ531はオフ状態とな
り、アナログアンプ回路501bの入力電極に転送され
た基準電圧Vrefは電圧保持容量電極501cによっ
て保持される。その際、アンプ入力電圧Vaは第1のM
OS型トランジスタ531がオフ状態になる時刻におい
て、第1のMOS型トランジスタ531のゲート・ソー
ス間容量を経由してフィードスルー電圧と呼ばれる電圧
シフトを起こす。図36ではその電圧シフトをVfで示
している。
【0178】第1のMOS型トランジスタ531がオフ
状態となった後、信号線にはデータドライバ501jか
らの電圧印加がなくなり、またスイッチ選択線電圧Vs
wがハイレベルVswHとなる。その結果、第2のMO
S型トランジスタ532がオン状態となり、アンプ出力
電圧VoutがN+1番目の信号線に出力される。
【0179】アンプ入力電圧Vaは再びゲート走査電圧
Vgがハイレベルとなり、第1のトランジスタ531が
選択されるまで保持され、アナログアンプ回路501b
はアンプ入力電圧Vaが変化するまでの間、その保持さ
れたアンプ入力電圧Vaに応じた電圧を出力し続ける。
そのため、N+1番目の信号線をモニタすることで、ア
ンプ出力電圧を検出することが可能となる。
【0180】このように、信号線はゲート走査電圧Vg
がハイレベルの場合に通常の信号線として、ゲート走査
電圧Vgがローレベルの場合にアンプ出力の検出線とし
て使用される。スイッチ選択線電圧Vswがハイレベル
である期間は、N+1番目の信号線の負荷容量による立
上がり遅延が問題にならない程度に十分長くとる。
【0181】アンプ出力の検出が終了すると、スイッチ
選択線電圧Vswは再びローレベルとなり、第2のMO
S型トランジスタ532はオフ状態となる。また、画像
表示を行う場合には、スイッチ選択線電圧Vswを常に
ローレベルに設定しておけば良い。
【0182】次に、図33に示す回路の動作について説
明する。アンプモニタ線5103(図34に示す画素構
成においては信号線5102がこれを兼ねる)によって
出力されたアンプ出力電圧Voutは、読み出し回路5
02aに送られる。
【0183】読み出し回路502aはアンプ出力検出用
画素より送られたアンプ出力電圧Voutを、所定の順
序によって検出回路502bへと転送することができ
る。検出回路502bではアンプ出力電圧Voutと基
準電圧Vrefとの差分電圧を取り出す。この差分デー
タはA/Dコンバータ502cによってディジタルデー
タに変換され、メモリ502dに蓄えられる。
【0184】画像表示に際しては画像データ信号の転送
にタイミングを合わせて、メモリ502dから電圧出力
手段502eに差分データが送られ、電圧出力手段50
2eによってそれに応じた補正電圧が画像データ信号に
対して加算される。図33においては、画像データ信号
に対する他の補正としてV−T補正が記述されている
が、通常、この他にも極性反転、相展開等の処理が行わ
れる。
【0185】次に、本発明の第3の実施の形態による液
晶表示装置の効果について説明する。本発明の第3の実
施の形態による液晶表示装置では水平走査期間終了後
も、画素電極501eがアナログアンプ回路501bに
よって駆動されるので、従来技術で述べたような液晶の
応答に伴う画素電圧Vpix(=アンプ出力電圧Vou
t)の時間変動をなくすことができる。
【0186】その際、例えば図53に示す構成におい
て、アンプ出力電圧はアンプ入力電圧Vaとアンプに使
用しているMOS型トランジスタのしきい値Vtとを用
いた次式で、つまり、 Vpix=Va−Vt ・・・(2) という式でおよそ表される。
【0187】このため、アナログアンプ回路を取り付け
ただけの従来技術においては、しきい値の画素毎のばら
つきがそのまま画素電圧のばらつきとなり、色むら等の
画質低下が生じてしまうが、本発明の第3の実施の形態
による液晶表示装置では画素毎のアナログアンプ回路5
01bの出力特性に応じた補正を行っているので、こう
した画質の低下が生じない。
【0188】このようにして、高分子液晶、分極を有す
る強誘電液晶・反強誘電液晶、OCB液晶等、従来技術
で述べたような保持期間中に電圧変動が生じる液晶材料
を使用することができ、こうした液晶や従来使用してい
るTN液晶等の液晶を駆動する場合に、より正確な階調
表示を実現し、画面のちらつきや色むら等を抑制すると
いう効果が得られる。
【0189】本実施の形態では第1のMOS型トランジ
スタ531と第2のMOS型トランジスタ532とアナ
ログアンプ回路501bとをそれぞれp−SiTFTで
形成すると述べたが、a−SiTFT、カドミウム・セ
レン薄膜トランジスタ等の他の薄膜トランジスタで形成
しても良いし、単結晶シリコントランジスタで形成して
も良い。また、本実施の形態ではアナログアンプ回路5
01bのゲインを1倍に設定しているが、画素電圧を入
力電圧と異ならせるために、電圧増幅度を変化させても
良い。
【0190】さらに、本実施の形態では画素の選択スイ
ッチとしてn型MOSトランジスタを採用しているが、
p型MOSトランジスタを採用しても良い。その場合、
ゲート走査信号として、選択時にローレベル、非選択時
にハイレベルとなるパルス信号を入力する。
【0191】さらにまた、本実施の形態ではアンプ出力
スイッチとしてn型MOSトランジスタを採用している
が、p型MOSトランジスタを採用しても良い。その場
合、画素スイッチが選択されている際にはスイッチ選択
線にハイレベルVswHを、画素スイッチが非選択の際
にはスイッチ選択線にローレベルVswLを入力する。
【0192】上記のメモリ502dには書き換え可能な
メモリ、書き換え不可能なメモリのどちらを使用しても
よい。書き換え可能なメモリを使用する場合には、揮発
性、不揮発性のメモリであるかは問われない。揮発性の
メモリを使用する場合、アンプ出力の検出及びメモリへ
の書き込みは液晶表示装置の立ち上げ毎に自動的に実施
されるが、不揮発性のメモリにおいても同様の処置を適
用することも可能である。また、揮発性・不揮発性に拘
らず、書き換え可能なメモリを使用する場合は、アンプ
出力の検出及びメモリの更新を使用者が任意のタイミン
グで行えるようにしても良い。また、書き換え可能なメ
モリを使用した場合は、アンプ出力の検出及びメモリへ
の書き込みに時間を要するが、アンプ回路特性の経時変
化等に対応することが可能となる。
【0193】図37は本発明の第3の実施の形態による
液晶表示装置の1画素分の他の構成例を示す図である。
図37において、本発明の第3の実施の形態による液晶
表示装置はゲート電極が走査線5101に接続されかつ
ソース電極及びドレイン電極の一方が信号線5102に
接続された第1のMOS型トランジスタ(Qn1)54
1と、入力電極が第1のMOS型トランジスタ541の
ソース電極及びドレイン電極の他方に接続されかつ出力
電極が画素電極501eに接続されたアナログアンプ回
路501bと、ゲート電極が走査線5101に接続され
かつソース電極及びドレイン電極の一方がアナログアン
プ回路501bの出録電極に接続されるとともに、ソー
ス電極及びドレイン電極の他方がアンプモニタ線540
1に接続された第2のMOS型トランジスタ(Qn2)
542と、アナログアンプ回路501bの入力電極と電
圧保持容量電極501cとの間に形成された電圧保持容
量501dと、画素電極501eと対向電極501fと
の間でスイッチングさせる液晶501gとから構成され
ている。
【0194】ここで、第1のMOS型トランジスタ54
1と第2のMOS型トランジスタ542とアナログアン
プ回路501bとはそれぞれp−SiTFTで構成され
ている。また、アナログアンプ回路501bのゲインは
1倍に設定されている。
【0195】図38は本発明の第3の実施の形態による
液晶表示装置のアンプ出力検出時の駆動方法を示す図で
ある。この図38を参照して、上記の画素構成を用いた
液晶表示装置のアンプ出力検出方法について説明する。
【0196】図38は図37に示す画素構成によって液
晶を駆動した場合のゲート走査電圧Vg、データ信号電
圧Vd、アンプ入力電圧Va、アンプ出力電圧(=画素
電圧)Voutのタイミングチャートを示したものであ
る。
【0197】図38に示すように、ゲート走査電圧Vg
がハイレベルVgHとなることによって、第1のMOS
型トランジスタ541はオン状態となり、信号線に入力
されている基準電圧Vrefが第1のMOS型トランジ
スタ541を経由してアナログアンプ回路501bの入
力電極に転送される。
【0198】アナログアンプ回路501bはアンプ入力
電圧Vaに応じたアンプ出力電圧Voutを出力する。
この時、第2のMOS型トランジスタ542もオン状態
であり、アンプ出力電圧Voutはアンプモニタ線54
01に出力されるので、これをモニタすることで、アン
プ出力を検出することが可能となる。
【0199】ゲート走査電圧Vgがローレベルとなる
と、第1のMOS型トランジスタ541及び第2のMO
S型トランジスタ542はともにオフ状態となり、アン
プモニタ線5401への出力が中断される。アナログア
ンプ回路501bの入力電極に転送された基準電圧Vr
ef自体は電圧保持容量電極501cによって保持さ
れ、アナログアンプ回路501bはアンプ入力電圧Va
が変化するまでの間、その保持されたアンプ入力電圧V
aに応じた電圧を出力し続ける。
【0200】その際、アンプ入力電圧Vaは第1のMO
S型トランジスタ541がオフ状態になる時刻におい
て、トランジスタのゲート・ソース間容量を経由してフ
ィードスルー電圧と呼ばれる電圧シフトを起こす。図3
8ではその電圧シフトをVfで示している。
【0201】ゲート走査電圧がハイレベルである期間は
アンプモニタ線5401の負荷容量による立上がり遅延
が問題にならない程度に十分長くとる。図37に示す構
造では、アンプ出力を検出する場合と画像表示を行う場
合とでタイミングチャートに大きな違いはなく、水平走
査期間の長さを調節するだけでよい。
【0202】図33に示す液晶表示装置を構成する画素
に図37に示す構造を用いた場合の動作は読み出し回路
502aに接続される線がアンプモニタ線5401であ
る以外、図35に示す構造を用いた場合と同様である。
【0203】図37に示す構造においても、図35に示
す構造の場合と同様の効果が得られる。加えて、アンプ
出力電圧検出時のゲート走査電圧Vg、データ信号電圧
Vdのタイミングチャートが、水平走査期間の長さを除
けば、画像表示を行う場合と同一であるため、水平走査
期間を規定するパルス幅またはパルス数を変更するだけ
で容易にアンプ出力電圧Vaの検出ルーチンを実行する
ことができるという効果を有する。
【0204】本実施の形態では第1のMOS型トランジ
スタ541と第2のMOS型トランジスタ542とアナ
ログアンプ回路501bとをp−SiTFTで形成する
と述べたが、a−SiTFT、カドミウム・セレン薄膜
トランジスタ等の他の薄膜トランジスタで形成しても良
いし、単結晶シリコントランジスタで形成しても良い。
また、本実施の形態ではアナログアンプ回路501bの
ゲインを1倍に設定しているが、画素電圧を入力電圧と
異ならせるために、電圧増幅度を変化させても良い。
【0205】さらに、本実施の形態では画素の選択スイ
ッチ及びアンプ出力スイッチとして、n型MOSトラン
ジスタを採用しているが、p型MOSトランジスタを採
用しても良い。その場合、ゲート走査信号として、選択
時にローレベル、非選択時にハイレベルとなるパルス信
号を入力する。
【0206】さらにまた、メモリ502dには書き換え
可能なメモリ、書き換え不可能なメモリのどちらを使用
してもよい。書き換え可能なメモリを使用する場合に
は、揮発性、不揮発性のメモリであるかは問われない。
揮発性のメモリを使用する場合、アンプ出力の検出及び
メモリへの書き込みは液晶表示装置の立ち上げ毎に自動
的に実施されるが、不揮発性のメモリにおいても同様の
処置を適用することも可能である。また、揮発性・不揮
発性に拘らず、書き換え可能なメモリを使用する場合
は、アンプ出力の検出及びメモリの更新を使用者が任意
のタイミングで行えるようにしても良い。また、書き換
え可能なメモリを使用した場合は、アンプ出力の検出及
びメモリへの書き込みに時間を要するが、アンプ回路特
性の経時変化等に対応することが可能となる。
【0207】図39は本発明の第4の実施の形態による
液晶表示装置の概略構成を示す図である。図39におい
て、本発明の第4の実施の形態による液晶表示装置は出
力転送部506と、補正回路部507と、信号源503
と、V−T補正部504とを備えている。
【0208】出力転送部506はゲートドライバ501
iによって順次駆動される複数の走査線5101と、ゲ
ートドライバ501jによって順次データ信号を転送さ
れる複数の信号線5102との各交点付近に、ゲート電
極が走査線5101に接続されかつソース電極及びドレ
イン電極の一方が信号線5102に接続されたMOS型
トランジスタ(Qn)501aと、入力電極がMOS型
トランジスタ501aのソース電極及びドレイン電極の
他方に接続されかつ出力電極が画素電極501eに接続
されたアナログアンプ回路501bと、アナログアンプ
回路501bの入力電極と電圧保持容量電極501cと
の間に形成された電圧保持容量501dと、画素電極5
01eと対向電極501fとの間でスイッチングさせる
液晶501gと、入力端がアナログアンプ回路501b
の出力電極に接続されかつ出力端がアンプモニタ線51
03または信号線5102に接続されたスイッチ501
hとからなるアンプ出力検出用画素によって構成されて
おり、アンプモニタ線5103の一方の端が外部測定装
置(図示せず)による測定が可能なように端子電極50
6aである構成となっている。
【0209】この出力転送部506はそのまま画像表示
部となる。補正回路部507は不揮発性メモリ507a
と、不揮発性メモリ507aの記憶内容に応じた電圧を
データ信号に印加する電圧出力手段502eとから構成
されている。
【0210】図40は本発明の第4の実施の形態による
液晶表示装置の動作を説明するためのブロック図であ
る。図40は本発明の第4の実施の形態による液晶表示
装置におけるアンプ出力補正の手順を示している。
【0211】アンプ出力電圧Voutはアンプモニタ線
5103または信号線5102によって端子電極506
aに出力される。外部測定装置508は端子電極506
aの電圧Voutを読み取る電圧計508aと、アンプ
出力電圧Voutと基準電圧Vrefとの差分電圧を検
出する差分検出装置508bと、その差分データを不揮
発性メモリ507aに記録する記録装置508cとから
構成されている。
【0212】このようにして、各画素毎のアンプ出力特
性が不揮発性メモリ507aに記録される。画像表示に
際しては画像データ信号の転送にタイミングを合わせ
て、不揮発性メモリ507aから電圧出力手段502e
に差分データが送られ、電圧出力手段502eによって
その差分データに応じた補正電圧が画像データ信号に対
して加算される。
【0213】本発明の第4の実施の形態による液晶表示
装置における1画素の構成は図35及び図37に示す構
造と同一である。本発明の第4の実施の形態による液晶
表示装置においても、本発明の第3の実施の形態による
液晶表示装置と同様の効果が得られる。加えて、本発明
の第3の実施の形態による液晶表示装置において必要で
あった読み出し回路502a、検出回路502b、A/
Dコンバータ502cが不要となるので、回路の構成が
簡単になるという効果を有する。
【0214】図41は本発明の第5の実施の形態による
液晶表示装置の概略構成を示す図である。図41におい
て、本発明の第5の実施の形態による液晶表示装置は表
示部509と、出力転送部510と、補正回路部511
と、信号源503と、V−T補正部504とを備えてい
る。
【0215】本発明の第5の実施の形態による液晶表示
装置はトランジスタの半導体層がレーザアニールによっ
て結晶化あるいは再結晶化された薄膜半導体層であり、
その際のレーザ走査方向は走査線5101と平行かそれ
に準ずる角度となっている。
【0216】表示部509はゲートドライバ501iに
よって順次駆動される複数の走査線5101と、データ
ドライバ501jによって順次データ信号を転送される
複数の信号線5102との各交点付近に、ゲート電極が
走査線5101に接続されかつソース電極及びドレイン
電極の一方が信号線5102に接続されたMOS型トラ
ンジスタ(Qn)501aと、入力電極がMOS型トラ
ンジスタ501aのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極501eに接続され
たアナログアンプ回路501bと、アナログアンプ回路
501bの入力電極と電圧保持容量電極501cとの間
に形成された電圧保持容量501dと、画素電極501
eと対向電極501fとの間でスイッチングさせる液晶
501gとからなる表示用画素によって構成されてい
る。
【0217】出力転送部510はゲート電極が最終段走
査線5104に接続されかつソース電極及びドレイン電
極の一方が信号線5102に接続されたMOS型トラン
ジスタ(Qn)501aと、入力電極がMOS型トラン
ジスタ501aのソース電極及びドレイン電極の他方に
接続されかつ出力電極が画素電極501eに接続された
アナログアンプ回路501bと、アナログアンプ回路5
01bの入力電極と電圧保持容量電極501cとの間に
形成された電圧保持容量501dと、画素電極501e
と対向電極501fとの間でスイッチングさせる液晶5
01gと、入力端がアナログアンプ回路501bの出力
電極に接続されかつ出力端がアンプモニタ線5103ま
たは信号線5102に接続されたスイッチ501hとか
らなるアンプ出力検出用画素によって構成されている。
これらのアンプ出力検出用画素はデータドライバ501
jから最も離れた最終段走査線5104に設けられてい
る。
【0218】補正回路部511はスイッチ501hに接
続された読み出し回路502aと、読み出し回路502
aからの出力と基準電圧(Vref)との差分を検出す
る検出回路502bと、検出回路502bからの出力を
A/D変換するA/Dコンバータ502cと、A/Dコ
ンバータ502cの出力を記憶するメモリ502dと、
メモリ502dの記憶内容に応じた電圧をデータ信号に
印加する電圧出力手段502eとから構成されている。
【0219】本発明の第5の実施の形態による液晶表示
装置における表示部画素の構成は図52に示す構造と同
様となっている。また、本発明の第5の実施の形態によ
る液晶表示装置におけるアンプ出力検出用画素の構成は
図35及び図37に示す構造と同一である。但し、図3
5におけるスイッチ選択線5201の代わりに、表示に
使用されない走査線を用いても良い。
【0220】図41に示す本発明の第5の実施の形態に
よる液晶表示装置の動作は本発明の第3の実施の形態に
よる液晶表示装置の場合と同一である。但し、本発明の
第3の実施の形態による液晶表示装置及び本発明の第4
の実施の形態による液晶表示装置においては、アンプ出
力補正用の差分データがビット毎に存在するが、本発明
の第5の実施の形態による液晶表示装置においては信号
線が共通である場合、補正用差分データに同一のものが
使用される。
【0221】本実施の形態ではアンプ出力検出用のビッ
トがゲートドライバ501jから最も離れた最終段走査
線5104に接続されると述べたが、これらのアンプ出
力検出用ビットは実際の画像表示に使用されても良い
し、また実際の表示に使用されないダミービットを用い
ても良い。ダミービットを用いる場合には、ダミービッ
トであればどれを用いても良く、ゲートドライバ501
jから最も離れた走査線という記述に限定されない。
【0222】また、本実施の形態ではMOS型トランジ
スタ501a及びアナログアンプ回路501bをp−S
iTFTで形成すると述べたが、単結晶シリコントラン
ジスタで形成しても良いし、作製プロセスにレーザ走査
を用いる他の薄膜トランジスタで形成しても良い。さら
に、レーザ走査に限らず、作製上、走査線方向に顕著な
ばらつきが予想されるプロセスを用いる場合にも本実施
の形態は有効である。さらにまた、本実施の形態ではア
ナログアンプ回路501bのゲインを1倍に設定してい
るが、画素電圧を入力電圧と異ならせるために、電圧増
幅度を変化させても良い。
【0223】本実施の形態では画素の選択スイッチとし
てn型MOSトランジスタを採用しているが、p型MO
Sトランジスタを採用しても良い。その場合、ゲート走
査信号として、選択時にローレベル、非選択時にハイレ
ベルとなるパルス信号を入力する。
【0224】なお、上記のメモリ502dには書き換え
可能なメモリ、書き換え不可能なメモリのどちらを使用
してもよい。書き換え可能なメモリを使用する場合に
は、揮発性、不揮発性のメモリであるかは問われない。
揮発性のメモリを使用する場合、アンプ出力の検出及び
メモリへの書き込みは液晶表示装置の立ち上げ毎に自動
的に実施されるが、不揮発性のメモリにおいても同様の
処置を適用することも可能である。また、揮発性・不揮
発性に拘らず、書き換え可能なメモリを使用する場合
は、アンプ出力の検出及びメモリの更新を使用者が任意
のタイミングで行えるようにしても良い。また、書き換
え可能なメモリを使用した場合は、アンプ出力の検出及
びメモリへの書き込みに時間を要するが、アンプ回路特
性の経時変化等に対応することが可能となる。
【0225】本発明の第5の実施の形態による液晶表示
装置においては、トランジスタの特性ばらつきが大きい
レーザアニール時のレーザ走査方向に対してアンプ出力
の補正を行っており、画面全体に対して本発明の第3の
実施の形態による液晶表示装置と同様の効果が得られ
る。加えて、アンプ出力検出用のビットを画像表示部と
切り分けているため(最大でも1走査線分しか画像に影
響しない)、画素開口率を低下させることなくアンプ出
力を補正することが可能である。
【0226】また、補正データは信号線で共通であるた
め、本発明の第3の実施の形態による液晶表示装置及び
本発明の第4の実施の形態による液晶表示装置と比較し
て、メモリ502eの容量を削減することができるとい
う効果も有する。さらに、データ信号への補正電圧印加
も簡略化、高速化することが可能となる。
【0227】図42は本発明の第6の実施の形態による
液晶表示装置の概略構成を示す図である。図42におい
て、本発明の第6の実施の形態による液晶表示装置は表
示部512と、出力転送部513と、補正回路部514
と、信号源503と、V−T補正部504とを備えてい
る。
【0228】本発明の第6の実施の形態による液晶表示
装置においては、トランジスタの半導体層がレーザアニ
ールによって結晶化あるいは再結晶化された薄膜半導体
層であり、その際のレーザ走査方向は走査線5101と
平行かそれに準ずる角度となっている。
【0229】表示部512はゲートドライバ501iに
よって順次駆動される複数の走査線5101と、データ
ドライバ501jによって順次データ信号を転送される
複数の信号線5102との各交点付近に、ゲート電極が
走査線5101に接続されかつソース電極及びドレイン
電極の一方が信号線5102に接続されたMOS型トラ
ンジスタ(Qn)501aと、入力電極がMOS型トラ
ンジスタ501aのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極501eに接続され
たアナログアンプ回路501bと、アナログアンプ回路
501bの入力電極と電圧保持容量電極501cとの間
に形成された電圧保持容量501dと、画素電極501
eと対向電極501fとの間でスイッチングさせる液晶
501gとからなる表示用画素によって構成されてい
る。
【0230】出力転送部513はゲート電極が最終段走
査線5104に接続されかつソース電極及びドレイン電
極の一方が信号線5102に接続されたMOS型トラン
ジスタ(Qn)501aと、入力電極がMOS型トラン
ジスタ501aのソース電極及びドレイン電極の他方に
接続されかつ出力電極が画素電極501eに接続された
アナログアンプ回路501bと、アナログアンプ回路5
01bの入力電極と電圧保持容量電極501cとの間に
形成された電圧保持容量501dと、画素電極501e
と対向電極501fとの間でスイッチングさせる液晶5
01gと、入力端がアナログアンプ回路501bの出力
電極に接続されかつ出力端がアンプモニタ線5103ま
たは信号線5102に接続されたスイッチ501hとか
らなるアンプ出力検出用画素によって構成されている。
【0231】これらのアンプ出力検出用画素はデータド
ライバ501jから最も離れた最終段走査線5104に
設けられている。また、アンプモニタ線5103の一方
の端は外部測定装置(図示せず)による測定が可能なよ
うに端子電極506aである構成となっている。補正回
路部514は不揮発性メモリ507aと、不揮発性メモ
リ507aの記憶内容に応じた電圧をデータ信号に印加
する電圧出力手段502eとから構成されている。
【0232】図42に示す本発明の第6の実施の形態に
よる液晶表示装置の動作は図39に示す本発明の第4の
実施の形態による液晶表示装置の動作と同様である。本
発明の第6の実施の形態による液晶表示装置におけるア
ンプ出力検出用画素画素の構成は、図35及び図37に
示す構造と同一である。但し、図35に示すスイッチ選
択線の代わりに、表示に使用されない走査線を用いても
良い。
【0233】本実施の形態ではアンプ出力検出用のビッ
トがゲートドライバ501jから最も離れた最終段走査
線5104に接続されると述べたが、これらのアンプ出
力検出用ビットは実際の画像表示に使用されても良い
し、また実際の表示に使用されないダミービットを用い
ても良い。ダミービットを用いる場合にはダミービット
であればどれを用いても良く、ゲートドライバ501j
から最も離れた走査線という記述に限定されない。
【0234】また、本実施の形態ではMOS型トランジ
スタ501aとアナログアンプ回路501bとをp−S
iTFTで形成すると述べたが、単結晶シリコントラン
ジスタで形成しても良いし、作製プロセスにレーザ走査
を用いる他の薄膜トランジスタで形成しても良い。さら
に、レーザ走査に限らず、作製上、走査線方向に顕著な
ばらつきが予想されるプロセスを用いる場合にも本実施
の形態は有効である。
【0235】さらにまた、本実施の形態ではアナログア
ンプ回路501bのゲインを1倍に設定しているが、画
素電圧を入力電圧と異ならせるために、電圧増幅度を変
化させても良い。本実施の形態では画素の選択スイッチ
としてn型MOSトランジスタを採用しているが、p型
MOSトランジスタを採用しても良い。その場合、ゲー
ト走査信号として、選択時にローレベル、非選択時にハ
イレベルとなるパルス信号を入力する。
【0236】本発明の第6の実施の形態による液晶表示
装置においても、本発明の第5の実施の形態による液晶
表示装置と同様の効果が得られる。加えて、本発明の第
5の実施の形態による液晶表示装置において必要であっ
た読み出し回路502a、検出回路502b、A/Dコ
ンバータ2cが不要となるので、回路の構成が簡単にな
るという効果を有する。
【0237】図43は本発明の第7の実施の形態による
液晶表示装置の概略構成を示す図である。図43におい
て、本発明の第7の実施の形態による液晶表示装置は表
示部515と、出力転送部516と、補正回路部517
と、信号源503と、V−T補正部504とを備えてい
る。
【0238】本発明の第7の実施の形態による液晶表示
装置においては、トランジスタの半導体層がレーザアニ
ールによって結晶化あるいは再結晶化された薄膜半導体
層であり、その際のレーザ走査方向は信号線5102と
平行かそれに準ずる角度となっている。
【0239】表示部515はゲートドライバ501iに
よって順次駆動される複数の走査線5101と、データ
ドライバ501jによって順次データ信号が転送される
複数の信号線5102との各交点付近に、ゲート電極が
走査線5101に接続されかつソース電極及びドレイン
電極の一方が信号線5102に接続されたMOS型トラ
ンジスタ(Qn)501aと、入力電極がMOS型トラ
ンジスタ501aのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極501eに接続され
たアナログアンプ回路501bと、アナログアンプ回路
501bの入力電極と電圧保持容量電極501cとの間
に形成された電圧保持容量501dと、画素電極501
eと対向電極501fとの間でスイッチングさせる液晶
501gとからなる表示用画素によって構成されてい
る。
【0240】出力転送部516はゲート電極が走査線5
101に接続されかつソース電極及びドレイン電極の一
方が最終段信号線5105に接続されたMOS型トラン
ジスタ(Qn)501aと、入力電極がトランジスタM
OS型トランジスタ501aのソース電極及びドレイン
電極の他方に接続されかつ出力電極が画素電極501e
に接続されたアナログアンプ回路501bと、アナログ
アンプ回路501bの入力電極と電圧保持容量電極50
1cとの間に形成された電圧保持容量501dと、画素
電極501eと対向電極501fとの間でスイッチング
させる液晶501gと、入力端がアナログアンプ回路5
01bの出力電極に接続されかつ出力端がアンプモニタ
線5103または信号線5102に接続されたスイッチ
501hとからなるアンプ出力検出用画素によって構成
されている。これらのアンプ出力検出用画素はゲートド
ライバ501iから最も離れた最終信号線5105に設
けられている。
【0241】補正回路部517はスイッチ501hに接
続された読み出し回路502aと、読み出し回路502
aからの出力と基準電圧(Vref)との差分を検出す
る検出回路502bと、検出回路502bからの出力を
A/D変換するA/Dコンバータ502cと、A/Dコ
ンバータ502cの出力を記憶するメモリ502dと、
メモリ502dの記憶内容に応じた電圧をデータ信号に
印加する電圧出力手段502eとから構成されている。
【0242】本発明の第7の実施の形態による液晶表示
装置におけるアンプ出力検出用画素の構成は図35及び
図37に示す構造と同一である。但し、図37における
アンプモニタ線の代わりに、表示に使用されない信号線
を用いても良い。
【0243】図43に示す本発明の第7の実施の形態に
よる液晶表示装置の動作は図33に示す本発明の第3の
実施の形態による液晶表示装置の動作と同一である。但
し、本発明の第3の実施の形態による液晶表示装置にお
いてはアンプ出力補正用の差分データがビット毎に存在
するが、本発明の第7の実施の形態による液晶表示装置
においては走査線が共通である場合、補正用差分データ
に同一のものが使用される。
【0244】図43においては、アンプ検出用のビット
は一本のアンプモニタ線(または、信号線)で接続され
ているが、各アンプ出力検出用ビット毎に独立にアンプ
モニタ線を読み出し回路502aに接続するようにして
もよい。また、本実施の形態ではアンプ出力検出用のビ
ットがゲートドライバ501iから最も離れた最終信号
線5105に接続されると述べたが、これはゲートドラ
イバ501iが画面の片側にのみ設置されている場合で
あり、画面の両側に設置されている場合にはどちらかの
ゲートドライバに最も近い信号線に接続する。これらの
アンプ出力検出用ビットは実際の画像表示に使用されて
も良いし、また実際の表示に使用されないダミービット
を用いても良い。ダミービットを用いる場合にはダミー
ビットであればどれを用いても良く、ゲートドライバ5
01iから最も離れた(両側入力の場合は最も近い)信
号線という記述に限定されない。
【0245】また、本実施の形態ではMOS型トランジ
スタ501aとアナログアンプ回路501bとをp−S
iTFTで形成すると述べたが、単結晶シリコントラン
ジスタで形成しても良いし、作製プロセスにレーザ走査
を用いる他の薄膜トランジスタで形成しても良い。この
場合、レーザ走査に限らず、作製上、信号線方向に顕著
なばらつきが予想されるプロセスを用いる場合に本実施
の形態は有効である。
【0246】さらに、本実施の形態ではアナログアンプ
回路501bのゲインを1倍に設定しているが、画素電
圧を入力電圧と異ならせるために、電圧増幅度を変化さ
せても良い。さらにまた、本実施の形態では画素の選択
スイッチとしてn型MOSトランジスタを採用している
が、p型MOSトランジスタを採用しても良い。その場
合、ゲート走査信号として、選択時にローレベル、非選
択時にハイレベルとなるパルス信号を入力する。
【0247】上記のメモリ502dには書き換え可能な
メモリ、書き換え不可能なメモリのどちらを使用しても
よい。書き換え可能なメモリを使用する場合には、揮発
性、不揮発性のメモリであるかは問われない。揮発性の
メモリを使用する場合、アンプ出力の検出及びメモリへ
の書き込みは液晶表示装置の立ち上げ毎に自動的に実施
されるが、不揮発性のメモリにおいても同様の処置を適
用することも可能である。
【0248】また、揮発性・不揮発性に拘らず、書き換
え可能なメモリを使用する場合は、アンプ出力の検出及
びメモリの更新を使用者が任意のタイミングで行えるよ
うにしても良い。また、書き換え可能なメモリを使用し
た場合は、アンプ出力の検出及びメモリへの書き込みに
時間を要するが、アンプ回路特性の経時変化等に対応す
ることが可能となる。本発明の第7の実施の形態におけ
る液晶表示装置においても、本発明の第5の実施の形態
における液晶表示装置によるものと同様の効果が得られ
る。
【0249】図44は本発明の第8の実施の形態による
液晶表示装置の概略構成を示す図である。図44におい
て、本発明の第8の実施の形態による液晶表示装置は表
示部518と、出力転送部519と、補正回路部520
と、信号源503と、V−T補正部504とを備えてい
る。
【0250】本発明の第8の実施の形態による液晶表示
装置においては、トランジスタの半導体層がレーザアニ
ールによって結晶化あるいは再結晶化された薄膜半導体
層であり、その際のレーザ走査方向は走査線5101と
平行かそれに準ずる角度となっている。
【0251】表示部518はゲートドライバ501iに
よって順次駆動される複数の走査線5101と、データ
ドライバ501jによって順次データ信号が転送される
複数の信号線5102との各交点付近に、ゲート電極が
走査線5101に接続されかつソース電極及びドレイン
電極の一方が信号線5102に接続されたMOS型トラ
ンジスタ(Qn)501aと、入力電極がMOS型トラ
ンジスタ501aのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極501eに接続され
たアナログアンプ回路501bと、アナログアンプ回路
501bの入力電極と電圧保持容量電極501cとの間
に形成された電圧保持容量501dと、画素電極501
eと対向電極501fとの間でスイッチングさせる液晶
501gとからなる表示用画素によって構成されてい
る。
【0252】出力転送部519はゲート電極が走査線5
101に接続されかつソース電極及びドレイン電極の一
方が最終段信号線5105に接続されたMOS型トラン
ジスタ(Qn)501aと、入力電極がMOS型トラン
ジスタ501aのソース電極及びドレイン電極の他方に
接続されかつ出力電極が画素電極501eに接続された
アナログアンプ回路501bと、アナログアンプ回路5
01bの入力電極と電圧保持容量電極501cとの間に
形成された電圧保持容量501dと、画素電極501e
と対向電極501fとの間でスイッチングさせる液晶5
01gと、入力端がアナログアンプ回路501bの出力
電極に接続されかつ出力端がアンプモニタ線5103ま
たは信号線5102に接続されたスイッチ501hとか
らなるアンプ出力検出用画素によって構成されている。
これらのアンプ出力検出用画素はゲートドライバ501
iから最も離れた最終信号線5105に設けられてい
る。また、アンプモニタ線5103の一端は外部測定装
置(図示せず)による測定が可能なように端子電極50
6aである構成となっている。
【0253】補正回路部520は不揮発性メモリ507
aと、不揮発性メモリ507aの記憶内容に応じた電圧
をデータ信号に印加する電圧出力手段502eとから構
成されている。図44に示す本発明の第8の実施の形態
による液晶表示装置の動作は図42に示す本発明の第6
の実施の形態による液晶表示装置と同様である。
【0254】本発明の第8の実施の形態による液晶表示
装置におけるアンプ出力検出用画素の構成は図35及び
図37に示す構造と同一である。但し、図37における
アンプモニタ線の代わりに、表示に使用されない信号線
を用いても良い。また、図44においてはアンプ検出用
のビットは一本のアンプモニタ線(または、信号線)で
接続されているが、各アンプ出力検出用ビット毎に独立
に端子電極506aを取り出しても良い。
【0255】また、本実施の形態ではアンプ出力検出用
のビットがゲートドライバ501iから最も離れた最終
信号線5105に接続されると述べたが、これはゲート
ドライバが画面の片側にのみ設置されている場合であ
り、画面の両側に設置されている場合にはどちらかのゲ
ートドライバに最も近い信号線に接続する。これらのア
ンプ出力検出用ビットは実際の画像表示に使用されても
良いし、また実際の表示に使用されないダミービットを
用いても良い。ダミービットを用いる場合にはダミービ
ットであればどれを用いても良く、ゲートドライバ50
1iから最も離れた(両側入力の場合は最も近い)信号
線という記述に限定されない。
【0256】また、本実施の形態ではMOS型トランジ
スタ501aとアナログアンプ回路501bとをp−S
iTFTで形成すると述べたが、単結晶シリコントラン
ジスタで形成しても良いし、作製プロセスにレーザ走査
を用いる他の薄膜トランジスタで形成しても良い。この
場合、レーザ走査に限らず、作製上、信号線方向に顕著
なばらつきが予想されるプロセスを用いる場合に本実施
の形態は有効である。
【0257】さらに、本実施の形態ではアナログアンプ
回路501bのゲインを1倍に設定しているが、画素電
圧を入力電圧と異ならせるために、電圧増幅度を変化さ
せても良い。さらにまた、本実施の形態では画素の選択
スイッチとしてn型MOSトランジスタを採用している
が、p型MOSトランジスタを採用しても良い。その場
合にはゲート走査信号として、選択時にローレベル、非
選択時にハイレベルとなるパルス信号を入力する。本発
明の第8の実施の形態による液晶表示装置においても、
本発明の第6の実施の形態による液晶表示装置と同様の
効果が得られる。
【0258】図45は本発明の第9の実施の形態による
液晶表示装置の概略構成を示す図である。図45におい
て、本発明の第9の実施の形態による液晶表示装置は表
示部521と、補正回路部522と、アンプ出力検出用
画素523と、信号源503と、V−T補正部504と
を備えている。
【0259】表示部521はゲートドライバ501iに
よって順次駆動される複数の走査線5101と、データ
ドライバ501jによって順次データ信号が転送される
複数の信号線5102との各交点付近に、ゲート電極が
走査線5101に接続されかつソース電極及びドレイン
電極の一方が信号線5102に接続されたMOS型トラ
ンジスタ(Qn)501aと、入力電極がMOS型トラ
ンジスタ501aのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極501eに接続され
たアナログアンプ回路501bと、アナログアンプ回路
501bの入力電極と電圧保持容量電極501cとの間
に形成された電圧保持容量501dと、画素電極501
eと対向電極501fとの間でスイッチングさせる液晶
501gとからなる表示用画素によって構成されてい
る。
【0260】4つのアンプ出力検出用画素523は表示
画面の四隅に配設され、ゲート電極が走査線5101に
接続されかつソース電極及びドレイン電極の一方が信号
線5102に接続されたMOS型トランジスタ(Qn)
501aと、入力電極がMOS型トランジスタ501aの
ソース電極及びドレイン電極の他方に接続されかつ出力
電極が画素電極501eに接続されたアナログアンプ回
路501bと、アナログアンプ回路501bの入力電極
と電圧保持容量電極501cとの間に形成された電圧保
持容量501dと、画素電極501eと対向電極501
fとの間でスイッチングさせる液晶501gと、入力端
がアナログアンプ回路501bの出力電極に接続されか
つ出力端がアンプモニタ線5103または信号線510
2に接続されたスイッチ501hとからそれぞれ構成さ
れている。
【0261】補正回路部522はスイッチ501hにア
ンプモニタ線5103または信号線5102によって接
続された読み出し回路502aと、読み出し回路502
aからの出力と基準電圧(Vref)との差分を検出す
る検出回路502bと、検出回路502bからの出力を
A/D変換するA/Dコンバータ502cと、A/Dコ
ンバータ502cの出力を記憶する第1のメモリ522
aと、第1のメモリ522aの記憶内容から各画素毎の
補正電圧を計算する補間回路522bと、補間回路52
2bの出力結果を記憶する第2のメモリ522cと、第
2のメモリ522cの記憶内容に応じた電圧をデータ信
号に印加する電圧出力手段502eとから構成されてい
る。
【0262】本発明の第9の実施の形態による液晶表示
装置におけるアンプ出力検出用画素の構成は図35及び
図37に示す構造と同一である。但し、図35における
スイッチ選択線の代わりに、表示に使用されない走査線
を用いても良い。同様に、図37におけるアンプモニタ
線の代わりに、表示に使用されない信号線を用いても良
い。
【0263】この図45を参照して本発明の第9の実施
の形態による液晶表示装置の動作について説明する。ア
ンプモニタ線5103(信号線5102がこれを兼ねる
こともある)によって出力されたアンプ出力電圧Vou
tは読み出し回路502aによって所定の順序で検出回
路502bへと転送される。
【0264】検出回路502bではアンプ出力電圧Vo
utと基準電圧Vrefとの差分電圧を取り出し、この
差分データはA/Dコンバータ502cによってディジ
タルデータに変換され、第1のメモリ522aに蓄えら
れる。補間回路522bにおいては第1のメモリ522
aに蓄えられた4点分のデータを基に全ビットの補正デ
ータが算出される。
【0265】図46は図45の補間回路522bによる
補間方法を示す概念図である。この図46を参照して補
間回路522bによる補間方法について以下説明する。
ここで、四隅のアンプ出力検出用画素をそれぞれA、
B、C、Dとし、それぞれのアンプ出力補正電圧を△V
a、△Vb、△Vc、△Vdとする。また、A、Bを含
むA−B間のビット数をN+1、Cを含むA−C間のビ
ット数をM+1とする。この時、Aを(0、0)とした
場合のAから数えて(k行、l列)にあるビットの補正
電圧は、 △V1+(△V2−△V1)×k/M ・・・(3) △V1=△Va+(△Vb−△Va)×l/N ・・・(4) △V2=△Vc+(△Vd−△Vc)×l/N ・・・(5) という式で表される。
【0266】このようにして算出された全ビットの補正
データは第2のメモリ522cに記録される。画像表示
に際しては画像データ信号の転送にタイミングを合わせ
て、第2のメモリ522cから電圧出力手段502eに
差分データが送られ、電圧出力手段502eによってそ
れに応じた補正電圧が画像データ信号に対して加算され
る。尚、図45においては画像データ信号に対する他の
補正としてV−T補正が記述されているが、通常、この
他にも極性反転、相展開等の処理が行われる。
【0267】図47は本発明の第9の実施の形態による
液晶表示装置の補正回路部の他の構成例を示すブロック
図である。図47において、補正回路部524において
はアンプ出力検出用画素523から読み出し回路502
aを経て検出回路502bに転送されたアンプ出力電圧
Voutが検出回路502bによって基準電圧Vref
との差分に変換され、A/Dコンバータ502cによっ
てさらにディジタルデータに変換されてメモリ524a
に蓄えられる。
【0268】画像表示に際しては画像データ信号の転送
にタイミングを合わせて、メモリ524aから補間回路
522bに補正データが送られ、補間回路522bによ
って補間処理が行われる。その結果は電圧出力手段50
2eに送られ、電圧出力手段502eによってそれに応
じた補正電圧が画像データ信号に対して加算される。
【0269】図47に示す補正回路部524の構成によ
れば、メモリ524aを図45の補正回路部522に比
較して小規模にすることが可能である。但し、画像デー
タに対する補間処理をリアルタイムで行わなければなら
ない。
【0270】本実施の形態ではアンプ出力検出用のビッ
トが表示画面の四隅に配設されると述べており、これに
は表示に使用されないダミービットを使用することが望
ましいが、表示画素であっても良い。また、図45にお
いて、アンプモニタラインは、同一信号線に接続された
アンプ出力検出ビットについて同一のものを使用してい
るが、各アンプ出力検出用ビット毎に独立にアンプモニ
タ線を読み出し回路502aに接続するようにしても良
い。
【0271】また、本実施の形態ではMOS型トランジ
スタ501aとアナログアンプ回路501bとをp−S
iTFTで形成すると述べたが、a−SiTFT、カド
ミウム・セレン薄膜トランジスタ等の他の薄膜トランジ
スタで形成しても良いし、単結晶シリコントランジスタ
で形成しても良い。この場合、本実施の形態ではアナロ
グアンプ回路501bのゲインを1倍に設定している
が、画素電圧を入力電圧と異ならせるために、電圧増幅
度を変化させても良い。
【0272】さらに、本実施の形態では画素の選択スイ
ッチとしてn型MOSトランジスタを採用しているが、
p型MOSトランジスタを採用しても良い。その場合、
ゲート走査信号として、選択時にローレベル、非選択時
にハイレベルとなるパルス信号を入力する。本実施の形
態においては読み出し回路502aを用いず、アンプ出
力検出用画素523の出力をそのまま検出回路502b
に接続することも可能である。
【0273】本実施の形態ではアンプ出力検出用のビッ
トが表示画面の四隅(A、B、C、D)に配設されると
述べたが、A−B−C−Dの各辺に、アンプ出力検出用
のビットをさらに設けても良く、最大で、ある一列また
は一行の全てのビットをアンプ出力検出用とすることが
できる。
【0274】こうした場合の補間処理は補間を行うビッ
トに最近接したアンプ出力検出用ビット4点を用いて、
図46に示す補間方法の場合と同様に行う。これによっ
て、補間の精度を向上させることが可能となる。
【0275】本発明の第9の実施の形態による液晶表示
装置においても、本発明の第3の実施の形態による液晶
表示装置と同様の効果が得られる。加えて、アンプ出力
検出用のビットが四隅にしか存在しないため、画素開口
率を低下させることなく、アンプ出力を補正することが
可能である。但し、補間処理のために特別の回路を設け
る必要がある。また、補正電圧を求めるのに補間処理を
用いているため、本発明の第7の実施の形態による液晶
表示装置に比較して、補正電圧は正確さに欠ける。
【0276】図48は本発明の液晶表示装置の第10の
実施の形態による液晶表示装置の概略構成を示す図であ
る。図48において、本発明の第10の実施の形態によ
る液晶表示装置は表示部525と、補正回路部526
と、アンプ出力検出用画素523と、信号源503と、
V−T補正部504とを備えている。
【0277】表示部525はゲートドライバ501iに
よって順次駆動される複数の走査線5101と、データ
ドライバ501jによって順次データ信号を転送される
複数の信号線5102との各交点付近に、ゲート電極が
走査線5101に接続されかつソース電極及びドレイン
電極の一方が信号線5102に接続されたMOS型トラ
ンジスタ(Qn)501aと、入力電極がMOS型トラ
ンジスタ501aのソース電極及びドレイン電極の他方
に接続されかつ出力電極が画素電極501eに接続され
たアナログアンプ回路501bと、アナログアンプ回路
501bの入力電極と電圧保持容量電極501cとの間
に形成された電圧保持容量501dと、画素電極501
eと対向電極501fとの間でスイッチングさせる液晶
501gとからなる表示用画素によって構成されてい
る。
【0278】4つのアンプ出力検出用画素523は画素
の四隅に配設され、ゲート電極が走査線5101に接続
されかつソース電極及びドレイン電極の一方が信号線5
102に接続されたMOS型トランジスタ(Qn)50
1aと、入力電極がMOS型トランジスタ501aのソー
ス電極及びドレイン電極の他方に接続されかつ出力電極
が画素電極501eに接続されたアナログアンプ回路5
01bと、アナログアンプ回路501bの入力電極と電
圧保持容量電極501cとの間に形成された電圧保持容
量501dと、画素電極501eと対向電極501fと
の間でスイッチングさせる液晶501gと、入力端がア
ナログアンプ回路501bの出力電極に接続されかつ出
力端がアンプモニタ線5103または信号線5102に
接続されたスイッチ501hとからそれぞれ構成されて
いる。
【0279】また、アンプモニタ線5103の一端は外
部測定装置(図示せず)による測定が可能なように端子
電極506aとなっている。補正回路部526は不揮発
性メモリ507aと、不揮発性メモリ507aの記憶内
容に応じた電圧をデータ信号に印加する電圧出力手段5
02eとから構成されている。
【0280】本発明の第10の実施の形態による液晶表
示装置におけるアンプ出力検出用画素の構成は図35及
び図37に示す構造と同一である。但し、図35におけ
るスイッチ選択線の代わりに、表示に使用されない走査
線を用いても良い。同様に、図37におけるアンプモニ
タ線の代わりに、表示に使用されない信号線を用いても
良い。
【0281】図49は本発明の第10の実施の形態によ
る液晶表示装置の形態の動作を説明するための図であ
る。図49は本発明の第10の実施の形態による液晶表
示装置におけるアンプ出力補正の手順を示したものであ
る。
【0282】アンプ出力電圧Voutはアンプモニタ線
5103または信号線5102によって端子電極506
aに出力される。外部測定装置527は端子電極506
aの電圧Voutを読み取る電圧計508aと、アンプ
出力電圧Voutと基準電圧Vrefとの差分電圧を検
出する差分検出装置508bと、差分データを補間して
全ビットの補正電圧を算出する補間装置527aと、こ
の全ビット分の補正電圧を不揮発性メモリ507aへ記
録する記録装置508cとから構成されている。
【0283】補間装置527aで行われる補間処理は、
図46に示す補間方法と同様である。このようにして、
各画素毎のアンプ出力特性が不揮発性メモリ507aに
記録される。画像表示に際しては画像データ信号の転送
にタイミングを合わせて、不揮発性メモリ507aから
電圧出力手段502eに差分データが送られ、電圧出力
手段502eによってそれに応じた補正電圧が画像デー
タ信号に対して加算される。
【0284】本実施の形態ではアンプ出力検出用のビッ
トが表示画面の四隅に配設されると述べており、これに
は表示に使用されないダミービットを使用することが望
ましいが、表示画素であっても良い。
【0285】また、本実施の形態では、MOS型トラン
ジスタ501aとアナログアンプ回路501bとをp−
SiTFTで形成すると述べたが、a−SiTFT、カ
ドミウム・セレン薄膜トランジスタ等の他の薄膜トラン
ジスタで形成しても良いし、単結晶シリコントランジス
タで形成しても良い。この場合、本実施の形態ではアナ
ログアンプ回路501bのゲインを1倍に設定している
が、画素電圧を入力電圧と異ならせるために、電圧増幅
度を変化させても良い。また、図48において、アンプ
モニタラインは同一信号線に接続されたアンプ出力検出
ビットについて同一のものを使用しているが、各アンプ
出力検出用ビット毎に独立にアンプモニタ線を引き出
し、その一端を端子電極506aとしても良い。
【0286】さらに、本実施の形態では画素の選択スイ
ッチとしてn型MOSトランジスタを採用しているが、
p型MOSトランジスタを採用しても良い。その場合、
ゲート走査信号として、選択時にローレベル、非選択時
にハイレベルとなるパルス信号を入力する。
【0287】本実施の形態においてはアンプ出力検出用
のビットが表示画面の四隅(A、B、C、D)に配設さ
れると述べたが、A−B−C−Dの各辺に、アンプ出力
検出用のビットを更に設けても良く、最大で、ある一列
または一行の全てのビットをアンプ出力検出用とするこ
とができる。こうした場合の補間処理は補間を行うビッ
トに最近接したアンプ出力検出用ビット4点を用いて、
図46に示す補間方法と同様にして行う。これによっ
て、補間の精度を向上させることが可能となる。
【0288】本発明の第10の実施の形態による液晶表
示装置においても、本発明の第9の実施の形態による液
晶表示装置と同様の効果が得られる。加えて、検出回路
502b、A/Dコンバータ502c、補間回路522
b等が不要となるため、回路の構成が簡単になるという
効果を有する。
【0289】このように、本発明の第3〜第10の実施
の形態による液晶表示装置において、メモリ502d、
524a、不揮発性メモリ507a、第1のメモリ52
2a、第2のメモリ522cに蓄えられるデータはアン
プ出力電圧Voutと基準電圧Vrefとの差分電圧そ
のままであっても良いし、これを補正電圧に変換した電
圧であっても良い。また、本発明の第3〜第10の実施
の形態による液晶表示装置は電圧駆動型であれば、液晶
素子に限らず、他の表示素子に適用することも可能であ
る。
【0290】以上のように、本発明の第3〜第10の実
施の形態による液晶表示装置によれば、TN液晶のちら
つきやコントラスト低下を防ぐとともに、比抵抗の小さ
い高分子液晶や、分極を有する強誘電・反強誘電液晶材
料等を表示材料として使用することが可能である。これ
は画素に付帯したアナログアンプ回路501bによって
電圧変動を抑制することが可能なためである。
【0291】また、本発明の第3〜第10の実施の形態
による液晶表示装置によれば、こうしたアナログアンプ
回路501bを付帯した画素間の表示むらを低減するこ
とが可能である。これは基準電圧に対するアンプ出力の
検出手段及び補正手段を備えることによって、画面全体
にわたって正確にアンプ出力の補正を行うことができる
ためである。
【0292】次に、本発明の第11の実施の形態につい
て説明する。まず、第11の実施の形態による液晶表示
装置を原理的に説明する。図74は、アナログアンプ回
路の電源線の一方をゲート走査線に接続した画素構成を
持つ液晶表示装置の構成図を示す図であり、図73は、
図74の一走査線を、電流源を用いた等価回路で表した
図である。図73において、各画素毎にアナログアンプ
回路を通じてゲート走査線に供給される電流を、電流源
(I1、I2、I3・・・In)で置き換えている。走
査線7401のビットピッチ当たりの抵抗をR、ビット
総数をn、入力電極2001に入力される電圧をVg0
(ゲートドライバの電源電圧に相当し、スイッチングト
ランジスタがn型MOSの場合はローレベル側電源電
圧、p型MOSの場合はハイレベル側電源電圧にな
る)、入力電極2001の側から数えてk番目の電流源
Ikと走査線7401との接続点Xkでの電位をVk
(k番目のビットにおけるゲート走査電位に相当)、入
力電極2001と最初の電流流入点X1の間の抵抗をR
0とする。
【0293】ここで、電流源から供給される電流が全て
一定値Iであると仮定しても現象の本質は変わらない。
この場合、k番目のビットにおけるゲート走査線電位V
kは、以下の(6)式で表される。 Vk=-I*R*k2/2+I*R*(n-0.5)*k+I*R*n+I*R0*n+Vg0 ・・・(6)
【0294】スイッチングトランジスタがn型MOSの
場合はI>0なので、走査線電位Vkはビット数kの増
加に対し、ビット総数nまで単調に増加する。p型MO
Sの場合はI<0であるので、逆に単調に減少する。k
=nの時、(6)式は以下の(7)式のようになる。 Vn=I*R*n*(n+1)/2+I*R0*n+Vg0 ・・・(7)
【0295】図74において、スイッチングトランジス
タ(Qn)2301がn型MOSの場合を考える。この
回路が正常なスイッチング動作を行うには、ゲート走査
電圧のローレベルVgL、データ信号電圧のローレベル
VdL、トランジスタ2301のしきい値Vtの間に
は、少なくとも以下の(8)式が成り立つ必要がある。 VgL−VdL<Vt・・・(8)
【0296】ここで、先ほど述べたようにVgL≦Vn
であるから、VgL=Vnの場合について(8)式が成
立すれば、全てのビットについて(8)式が成立する。
(7)式からVnはゲート走査線のビットピッチ当たり
の抵抗Rに対して単調増加であるから、ゲート走査線の
抵抗を下げることが有効である。またVg0を小さくす
ることも効果がある。
【0297】スイッチングトランジスタ2301がp型
MOSの場合、ゲート走査電位のハイレベルVgH、デ
ータ信号電圧のハイレベルVdHとして、正常なスイッ
チング動作のためには、少なくとも以下の(9)式が成
り立つ必要がある。 Vt<VgH−VdH・・・(9)
【0298】ここで、Vn≦VgHであるから、VgH
=Vnの場合について(9)式が成立すればよい。
(7)式から、配線抵抗を小さくすること、Vg0を大
きくすることが有効であることが分かる。
【0299】本実施の形態では、ゲート走査線の形成材
料の一部または全部に、抵抗値の小さなメタルまたはメ
タルシリサイドを用いている。このため、非選択時のゲ
ート走査電位の変動量を抑制し、正常なスイッチング動
作を行うことが可能である。
【0300】また、スイッチングトランジスタがn型M
OSの場合には、ゲートドライバのローレベル側電源に
負電源を用いているので、ゲート走査電位のローレベル
の最大値が小さくなり、やはり正常なスイッチング動作
を行うことが可能である。
【0301】また、スイッチングトランジスタがp型M
OSの場合には、ゲートドライバのハイレベル電源電圧
を、ゲート走査電位の電圧降下を予め見込んで、高出力
側にシフトさせているので、ゲート走査電位のハイレベ
ルの最小値が大きくなり、やはり正常なスイッチング動
作を行うことが可能である。
【0302】次に、本発明の第11〜第13の実施の形
態における液晶表示装置について図面を参照して詳細に
説明する。図54は、本発明の第11の実施の形態にお
ける液晶表示装置の構成を示す図である。図に示すよう
に、本実施の形態の液晶表示装置は、ゲート電極が、少
なくともメタルまたはメタルシリサイドを含む材料によ
り形成された走査線701に接続され、ソース電極及び
ドレイン電極の一方が信号線702に接続されたMOS
型トランジスタ(Qn)703と、入力電極がトランジ
スタ(Qn)703のソース電極及びドレイン電極の他
方に接続され、出力電極が画素電極708に接続され、
正負電源線のどちらか一方が前記走査線701に接続さ
れ、電源線の他方はアンプ電源電極Vamp710に接
続されたアナログアンプ回路704と、このアナログア
ンプ回路704の入力電極と電圧保持容量電極705と
の間に形成された電圧保持容量706と、画素電極70
8と対向電極707との間でスイッチングさせる液晶7
09とで構成されている。
【0303】ここで、MOS型トランジスタ(Qn)7
03及びアナログアンプ回路704は、p−SiTFT
で構成されている。また、アナログアンプ回路704の
ゲインは1倍に設定されている。
【0304】以下、この画素構成を用いた液晶表示装置
の駆動方法を、図55を用いて説明する。図55は、図
54に示した画素構成により液晶を駆動した場合の、ゲ
ート走査電圧Vg、データ信号電圧Vd、アンプ入力電
圧Va、画素電圧Vpixのタイミングチャートを示し
たものである。ゲートドライバの負電源電圧をVgL
0、ゲート走査電圧のローレベル電圧をVgLとする。
【0305】図55に示すように、ゲート走査電圧Vg
が水平走査の期間にハイレベルVgHとなることによっ
て、トランジスタ(Qn)703はオン状態となり、信
号線に入力されているデータ信号Vdがトランジスタ7
03を経由してアナログアンプ回路704の入力電極に
転送される。水平走査期間が終了し、ゲートドライバか
ら走査線701に対してローレベル電圧VgL0が出力
されると、トランジスタ(Qn)703はオフ状態とな
り、アナログアンプ回路の入力電極に転送されたデータ
信号は電圧保持容量706により保持される。
【0306】この際、アンプ入力電圧Vaは、トランジ
スタ(Qn)がオフ状態になる時刻において、トランジ
スタ(Qn)のゲート・ソース間容量を経由してフィー
ドスルー電圧と呼ばれる電圧シフトを起こす。これは図
55では、Vf1、Vf2、Vf3で示されている。
【0307】アンプ入力電圧Vaは、次のフィールド期
間において再びゲート走査電圧Vgがハイレベルとな
り、トランジスタ(Qn)703が選択されるまで保持
される。アナログアンプ回路704は、次のフィールド
でアンプ入力電圧が変化するまでの間、その保持された
アンプ入力電圧Vaに応じたアナログ階調電圧を出力す
ることができる。この保持期間中、走査線701には、
アナログアンプ回路の正電源線から負電源線を経て常に
電流が流入し、ゲート走査電圧Vgのローレベル出力V
gLをシフトさせる。これは図55ではΔVgL1、Δ
VgL2、ΔVgL3で示されている。
【0308】この結果、VgLは、ΔVgLを正として VgL=VgL0+ΔVgL(1または2または3)・・・(10) となる。ΔVgLは同一走査線上においても画素毎に異
なり、また同一画素においてはデータ信号電圧Vdの値
により変化する。本発明の第15の実施の形態において
は、材料に抵抗の小さなメタルまたはメタルシリサイド
を用いて走査線の配線抵抗を低くしているためΔVgL
の絶対値が小さく、VgLの最大値が小さくなるので、
正常なスイッチングの必要条件である、 VgL−VdL<Vt・・・(8) が成立している。
【0309】次に、本発明の第11の実施の形態による
液晶表示装置の効果について説明する。本実施の形態に
おける液晶表示装置では、走査線701には、アナログ
アンプ回路704の正電源線から負電源線を経て常に電
流が流入している。このため、ゲート走査電圧Vgのロ
ーレベル出力が押し上げられてしまうこととなるが、こ
の上昇量は走査線抵抗に応じて増加している。これに対
し、本実施の形態のように、走査線を少なくともメタル
またはメタルシリサイドを含む材料で形成することによ
って低抵抗化することにより、走査電圧Vgのローレベ
ル出力変動を小さく抑えることができ、スイッチング用
MOS型トランジスタ703の動作不良を防止できる。
【0310】これにより、水平走査期間終了後も、画素
電極708はアナログアンプ回路704によって駆動さ
れるので、従来技術で述べたような液晶の応答に伴う画
素電圧Vpixの変動を無くすことができる。このた
め、高分子液晶、分極を有する強誘電液晶・反強誘電液
晶、OCB液晶等、従来技術において保持期間中に電圧
変動が生じてしまう液晶材料をも使用することが可能と
なる。
【0311】更に、TN液晶等の他の液晶を駆動する場
合についても、より正確な階調表示を実現し、画面のち
らつきやコントラスト低下を抑制する効果が得られる。
また、アナログアンプ回路704の電源線の一方を走査
線で兼用しているため、回路の簡素化を実現でき、画素
開口率を余り低下させずに、前記の効果を得ることがで
きる。
【0312】図56(a)は、本実施の形態の効果を示
す走査線の配線抵抗と走査線ローレベル電圧の相関図で
ある。ゲートドライバのハイレベル側電源電圧を16
V、ローレベル側電源電圧を0V、データ信号電圧のハ
イレベルを11V、ローレベルを1V、一走査線当りの
ビット数を640として、走査線のシート抵抗を変化さ
せた場合の、640番目のビットにおける走査線ローレ
ベル電圧の値をシミュレーションにより求めた。計算に
使用したスイッチングMOS型トランジスタのしきい値
Vtnは1Vである。
【0313】ゲート走査電圧のローレベルはシート抵抗
の減少に伴い単調に減少しており、メタルまたはメタル
シリサイドを用いることにより低抵抗の走査線を形成す
るという本実施の形態による有効性が示されている。ま
た、スイッチング動作を正常に行うためには、ゲート走
査電圧のローレベルが、少なくともデータ信号のローレ
ベル電圧としきい値の和(図56の例では2V)より小
さいことが必要である。図56(a)の例ではシート抵
抗が少なくとも3Ω以下であり、これは、配線高さを5
00nm〜1μm程度と仮定した時、1.5×10-4
3×10-4〔Ω・cm〕以下の抵抗率に相当する。走査
線を形成するメタルまたはメタルシリサイドは、例えば
抵抗率が少なくともこの値以下であれば良い。
【0314】図56(b)は、本実施の形態の効果を示
す1走査線当たりの総ビット数と走査線ローレベル電圧
の相関図である。シミュレーション条件は図56(a)
の場合と同様で、走査線のシート抵抗を一定にして1走
査線当たりの総ビット数を変化させた場合の、最大のビ
ットにおける走査線ローレベル電圧の値をシミュレーシ
ョンにより求めた。0.06Ωと5Ωの2種類の走査線
シート抵抗について計算を行っている。
【0315】配線高さを仮に500nmとすると、シー
ト抵抗0.06Ωは抵抗率3×10 -6〔Ω・cm〕に相
当し、これはほぼAlの抵抗率に相当する。このよう
に、本実施の形態の一例としてゲート走査線をAlで形
成した場合、ビット数が6000(=2000×RG
B)程度でも正常なスイッチングが可能となっている。
【0316】一方、シート抵抗が5Ωの場合は抵抗率
2.5×10-4〔Ω・cm〕に相当するが、正常なスイ
ッチング動作が可能と思われるのはビット数がせいぜい
320までの場合である。本実施の形態のように、走査
線を形成する材料に、少なくともメタルまたはメタルシ
リサイドを用いることにより、ビット数が増加しても正
常なスイッチングを行うことが可能である。
【0317】配線抵抗は、同一材料の場合でも線高・線
幅等により変化するが、低抵抗化のために線高や線幅を
極端に大きくすることは、断線や液晶の配向不良の原因
となり、また開口率の低下を生じるため、避けた方が良
く、そうした点でも本実施の形態における液晶表示装置
は有効である。
【0318】図57は、第11の実施の形態による液晶
表示装置の変形例を示す一画素分の回路構成図である。
図に示すように、本例の液晶表示装置は、ゲート電極
が、少なくともメタルまたはメタルシリサイドを含む材
料により形成されたN番目(Nは2以上の整数)の走査
線403に接続され、ソース電極及びドレイン電極の一
方が信号線702に接続されたMOS型トランジスタ4
01と、入力電極が前記MOS型トランジスタ401の
ソース電極及びドレイン電極の他方に接続され、正負電
源線の一方が、少なくともメタルまたはメタルシリサイ
ドを含む材料により形成された(N−1)番目の走査線
404に接続され、電源線の他方はアンプ電源電極Va
mp710に接続され、出力電極が画素電極708に接
続されたアナログアンプ回路402と、このアナログア
ンプ回路402の入力電極と電圧保持容量電極705と
の間に形成された電圧保持容量706と、画素電極70
8と対向電極707との間でスイッチングさせる液晶7
09とで構成されている。図57の変形例においても、
図54の場合と同様の効果が得られる。
【0319】図58は、第11の実施の形態による液晶
表示装置の他の変形例を示す一画素分の回路構成図であ
る。図に示すように、本例の液晶表示装置は、ゲート電
極が、少なくともメタルまたはメタルシリサイドを含む
材料により形成された走査線701に接続され、ソース
電極及びドレイン電極の一方が信号線702に接続され
たMOS型トランジスタ(Qn)750と、入力電極が
トランジスタ(Qn)750のソース電極及びドレイン
電極の他方に接続され、出力電極が画素電極708に接
続され、正負電源線のどちらか一方が前記走査線701
に接続され、電源線の他方が電圧保持容量電極705に
接続されたアナログアンプ回路755と、このアナログ
アンプ回路755の入力電極と前記電圧保持容量電極7
05との間に形成された電圧保持容量706と、画素電
極708と対向電極707との間でスイッチングさせる
液晶709とで構成されている。
【0320】この変形例においては、アナログアンプ回
路755の正負いずれの電源線についても特別な配線が
必要ないため、画素の回路構造を更に簡素にでき、開口
率を高くすることができる。
【0321】図58の変形例においては、図54の効果
に加えて、画素の回路構成を一層簡略でき、開口率を向
上できるという効果も有する。
【0322】なお、アナログアンプ回路755の走査線
に接続されている電源線が、図57の変形例のように隣
接する走査線に接続される形であっても良い。
【0323】上記図54、図57、図58の各変形例で
は、MOS型トランジスタ(Qn)703、401、7
50及びアナログアンプ回路704、402、755
は、poly−SiTFTで形成すると述べたが、a−
SiTFT、カドミウム・セレン薄膜トランジスタ等の
他の薄膜トランジスタで形成しても良いし、単結晶シリ
コントランジスタで形成しても良い。
【0324】また、上記図54、図57、図58の各変
形例では、画素の選択スイッチとして、n型MOSトラ
ンジスタを採用しているが、p型MOSトランジスタを
採用しても良い。その場合、ゲート走査信号として、選
択時にローレベル、非選択時にハイレベルとなるパルス
信号を入力する。
【0325】また、上記図54、図57、図58の各変
形例では、アナログアンプ回路のゲインは1に設定され
ているが、画素電圧を入力電圧と異ならせるために、電
圧増幅度を変化させても良い。
【0326】図59は、第11の実施の形態における液
晶表示装置のさらに他の変形例を示す一画素分の回路構
成図であり、図54のアナログアンプ回路704をトラ
ンジスタで構成する場合の具体的な構成例である。図に
示すように、本例の液晶表示装置は、ゲート電極が、少
なくともメタルまたはメタルシリサイドを含む材料によ
り形成された走査線701に接続され、ソース電極及び
ドレイン電極の一方が信号線702に接続されたn型M
OSトランジスタ(Qn)601と、ゲート電極がその
n型トランジスタ(Qn)601のソース電極及びドレ
イン電極の他方に接続され、ソース電極及びドレイン電
極の一方が走査線701に接続され、ソース電極及びド
レイン電極の他方が画素電極708に接続されたp型M
OSトランジスタ(Qp)602と、このp型MOSト
ランジスタ(Qp)602のゲート電極と電圧保持容量
電極705との間に形成された電圧保持容量706と、
画素電極708と電圧保持容量電極705の間に接続さ
れた抵抗(RL)603と、画素電極708と対向電極
707との間でスイッチングさせる液晶709とで構成
されている。
【0327】抵抗(RL)603は、半導体薄膜あるい
は不純物ドーピングされた半導体薄膜で形成されてい
る。
【0328】以下、図59に示した画素回路構成を用い
た液晶表示装置の駆動方法について説明する。図60
は、図59に示した画素構成により液晶を駆動した場合
の、ゲート走査電圧Vg、データ信号電圧Vd、p型M
OSトランジスタ(Qp)602のゲート電圧Va、画
素電圧Vpixのタイミングチャートを示したものであ
る。ゲートドライバの負電源電圧をVgL0、ゲート走
査電圧のローレベル電圧をVgLとする。
【0329】図に示すように、ゲート走査電圧Vgが水
平走査の期間、ハイレベルVgHとなることによって、
n型MOSトランジスタ(Qn)601はオン状態とな
り、信号線に入力されているデータ信号Vdがn型MO
Sトランジスタ(Qn)601を経由してp型MOSト
ランジスタ(Qp)602のゲート電極に転送される。
【0330】一方、その水平走査期間において、画素電
極708は、p型MOSトランジスタ(Qp)602を
経由してゲート走査電圧VgHが転送されることにより
リセット状態となる。ここで、下記に述べるように、p
型MOSトランジスタ(Qp)602は、水平走査期間
が終了した後、ソースフォロワ型のアナログアンプとし
て動作するが、水平走査期間において画素電圧Vpix
がVgHとなることで、p型MOSトランジスタ(Q
p)602のリセットが同時に行われる。
【0331】水平走査期間が終了し、ゲート走査電圧V
gがローレベルとなると、n型MOSトランジスタ(Q
n)601はオフ状態となり、p型MOSトランジスタ
(Qp)602のゲート電極に転送されたデータ信号は
電圧保持容量706により保持される。この際、p型M
OSトランジスタ(Qp)602のゲート入力電圧Va
は、n型MOSトランジスタ(Qn)601がオフ状態
になる時刻において、n型MOSトランジスタ(Qn)
601のゲート・ソース間容量を経由してフィードスル
ー電圧と呼ばれる電圧シフトを起こす。これは図60で
は、Vf1、Vf2、Vf3で示されている。
【0332】p型MOSトランジスタ(Qp)602の
ゲート入力電圧Vaは、次のフィールド期間において、
再びゲート走査電圧Vgがハイレベルとなり、n型MO
Sトランジスタ(Qn)601が選択されるまで保持さ
れる。
【0333】一方、p型MOSトランジスタ(Qp)6
02は、水平走査期間にリセットが完了しており、画素
電極708をソース電極としたソースフォロワ型アナロ
グアンプとして動作する。この際、電圧保持容量電極7
05には、p型MOSトランジスタ(Qp)602をア
ナログアンプとして動作させるために、少なくとも(V
dmax−Vtp)よりも高い電圧を供給しておく。こ
こで、Vdmaxはデータ信号Vdの最大値、Vtpは
p型MOSトランジスタ(Qp)602のしきい値電圧
である。
【0334】p型MOSトランジスタ(Qp)602
は、次のフィールドでゲート走査電圧がVgHとなって
リセットが行われるまでの間、その保持されたゲート入
力電圧Vaに応じたアナログ階調電圧を出力することが
できる。その出力電圧は、p型MOSトランジスタのト
ランス・コンダクタンスgmpと抵抗(RL)603と
の値によって変わるが、およそ次の式で表される。 Vpix≒Va−Vtp・・・(11)
【0335】ここで、Vtpは通常負の値であるので、
図60に示すように、VpixはVaよりもp型MOS
トランジスタ(Qp)602のしきい値電圧の絶対値だ
け高い電圧となる。この保持期間中、走査線701に
は、アナログアンプ回路の正電源線から負電源線を経て
常に電流が流入し、ゲート走査電圧Vgのローレベル出
力VgLをシフトさせる。これは図60では、ΔVgL
1、ΔVgL2、ΔVgL3で示されている。この結
果、VgLは、ΔVgLを正として VgL=VgL0+ΔVgL(1または2または3)・・・(10) となる。
【0336】ΔVgLは同一走査線上においても画素毎
に異なり、また同一画素においてはデータ信号電圧Vd
の値により変化する。第11の実施の形態においては、
材料に抵抗の小さなメタルまたはメタルシリサイドを用
いて走査線の配線抵抗を低くしているため、ΔVgLの
絶対値が小さく、VgLの最大値が小さくなるので、正
常なスイッチングの必要条件である、 VgL−VdL<Vt・・・(8)が成立している。こ
のようにして、画素電圧Vpixの変動なく、液晶を駆
動することが可能となる。図59の変形例においても、
図54の場合と同様の効果が得られる。
【0337】図61は、第11の実施の形態における液
晶表示装置のさらに他の変形例を示す一画素分の回路構
成図であり、図54のアナログアンプ回路704を2つ
のトランジスタで実施した例である。図に示すように、
本例の液晶表示装置は、ゲート電極が、少なくともメタ
ルまたはメタルシリサイドを含む材料により形成された
走査線701に接続され、ソース電極及びドレイン電極
の一方が信号線702に接続されたn型MOS型トラン
ジスタ(Qn)801と、ゲート電極がそのn型トラン
ジスタ(Qn)801のソース電極及びドレイン電極の
他方に接続され、ソース電極及びドレイン電極の一方が
走査線701に接続され、ソース電極及びドレイン電極
の他方が画素電極708に接続された第1のp型MOS
トランジスタ(Qp1)802と、この第1のp型MO
Sトランジスタ(Qp1)802のゲート電極と電圧保
持容量電極705との間に形成された電圧保持容量70
6と、ゲート電極がバイアス電源(VB)804に接続
され、ソース電極が前記電圧保持容量電極705に接続
され、ドレイン電極が画素電極708に接続された第2
のp型MOSトランジスタ(Qp2)803と、画素電
極708と対向電極707との間でスイッチングさせる
液晶709とで構成されている。
【0338】第2のp型MOSトランジスタ(Qp2)
803は、第1のp型MOSトランジスタ(Qp1)8
02をアナログアンプとして動作させる場合の、バイア
ス電流源として動作している。この図61の変形例の液
晶表示装置の駆動方法は、図59の液晶表示装置の駆動
方法と同様である。
【0339】図61の変形例においても、図59の場合
と同様の効果が期待できる。加えて、図61の変形例
は、第2のp型MOSトランジスタ(Qp2)803の
ゲート電極をバイアス電源(VB)804、ソース電極
を電圧保持容量電極705に接続しているため、両者の
電圧を調節することで、第2のp型MOSトランジスタ
803の動作領域を制御することが可能であり、図59
の場合よりもアナログアンプ回路の制御性が高いという
効果を有する。
【0340】図62は、第11の実施の形態における液
晶表示装置のさらに他の変形例を示す一画素分の回路構
成図であり、図54のアナログアンプ回路704を2つ
のトランジスタで実施した別の例である。図に示すよう
に、本例の液晶表示装置は、ゲート電極が、少なくとも
メタルまたはメタルシリサイドを含む材料により形成さ
れた走査線701に接続され、ソース電極及びドレイン
電極の一方が信号線702に接続されたn型MOS型ト
ランジスタ(Qn)901と、ゲート電極がそのn型ト
ランジスタ(Qn)901のソース電極及びドレイン電
極の他方に接続され、ソース電極及びドレイン電極の一
方が走査線701に接続され、ソース電極及びドレイン
電極の他方が画素電極708に接続された第1のp型M
OSトランジスタ(Qp1)902と、この第1のp型
MOSトランジスタ(Qp1)902のゲート電極と電
圧保持容量電極705との間に形成された電圧保持容量
706と、ゲート電極が電圧保持容量電極705に接続
され、ソース電極がソース電源(VS)904に接続さ
れ、ドレイン電極が画素電極708に接続された第2の
p型MOSトランジスタ(Qp2)903と、画素電極
708と対向電極707との間でスイッチングさせる液
晶709とで構成されている。
【0341】第2のp型MOSトランジスタ(Qp2)
903は、第1のp型MOSトランジスタ(Qp1)9
02をアナログアンプとして動作させる場合の、バイア
ス電流源として動作している。この変形例の液晶表示装
置の駆動方法は、図59の液晶表示装置の駆動方法と同
様である。
【0342】図62の変形例においても、図59の場合
と同様の効果が期待できる。加えて、図62の変形例
は、第2のp型MOSトランジスタ(Qp2)903の
ゲート電極を電圧保持容量電極705、ソース電極をソ
ース電源(VS)904に接続しているため、両者の電
圧を調節することで、第2のp型MOSトランジスタ
(Qp2)903の動作領域を制御することが可能であ
り、図59の場合よりもアナログアンプ回路の制御性が
高いという効果を有する。
【0343】図63は、第11の実施の形態における液
晶表示装置のさらに他の変形例を示す一画素分の回路構
成図であり、図54のアナログアンプ回路704を2つ
のトランジスタで実施した別の例である。図に示すよう
に、本例の液晶表示装置は、ゲート電極が、少なくとも
メタルまたはメタルシリサイドを含む材料により形成さ
れた走査線701に接続され、ソース電極及びドレイン
電極の一方が信号線702に接続されたn型MOS型ト
ランジスタ(Qn)7001と、ゲート電極がそのn型
トランジスタ(Qn)7001のソース電極及びドレイ
ン電極の他方に接続され、ソース電極及びドレイン電極
の一方が前記走査線701に接続され、ソース電極及び
ドレイン電極の他方が画素電極708に接続された第1
のp型MOSトランジスタ(Qp1)7002と、この
第1のp型MOSトランジスタ(Qp1)7002のゲ
ート電極と電圧保持容量電極705との間に形成された
電圧保持容量706と、ゲート電極及びソース電極が電
圧保持容量電極705に接続され、ドレイン電極が画素
電極708に接続された第2のp型MOSトランジスタ
(Qp2)7003と、画素電極708と対向電極70
7との間でスイッチングさせる液晶709とで構成され
ている。
【0344】第2のp型MOSトランジスタ(Qp2)
7003のゲート電極とソース電極はともに電圧保持容
量電極705に接続されているため、第2のp型MOS
トランジスタ(Qp2)7003のゲート・ソース間電
圧Vgspは0Vとなる。このバイアス条件下でアナロ
グアンプを適正に動作させるために、第2のp型MOS
トランジスタ(Qp2)7003のしきい値電圧はチャ
ネル・ドーズによりシフト制御されている。第2のp型
MOSトランジスタ(Qp2)7003は、第1のp型
MOSトランジスタ(Qp1)7002をアナログアン
プとして動作させる場合の、バイアス電流源として動作
している。この変形例の液晶表示装置の駆動方法は、図
59の液晶表示装置の駆動方法と同様である。
【0345】図63の変形例においても、図59の場合
と同様の効果が期待できる。加えて、図63の変形例で
は、図61、図62で必要であったバイアス電源(V
B)804、ソース電源(VS)904が不要であり、
回路の簡素化、高開口率化という効果も有する。ただ
し、第2のp型MOSトランジスタ(Qp2)7003
のしきい値制御を行うために、チャネルドーズ工程が必
要となる。
【0346】図64は、第11の実施の形態における液
晶表示装置のさらに他の変形例を示す一画素分の回路構
成図であり、図54のアナログアンプ回路704を2つ
のトランジスタで実施した別の例である。図に示すよう
に、本例の液晶表示装置は、ゲート電極が、少なくとも
メタルまたはメタルシリサイドを含む材料により形成さ
れた走査線701に接続され、ソース電極及びドレイン
電極の一方が信号線702に接続された第1のn型MO
S型トランジスタ(Qn1)7101と、ゲート電極が
その第1のn型トランジスタ(Qn1)7101のソー
ス電極及びドレイン電極の他方に接続され、ソース電極
及びドレイン電極の一方が走査線701に接続され、ソ
ース電極及びドレイン電極の他方が画素電極708に接
続されたp型MOSトランジスタ(Qp)7102と、
このp型MOSトランジスタ(Qp)7102のゲート
電極と電圧保持容量電極705との間に形成された電圧
保持容量706と、ゲート電極がp型MOSトランジス
タ(Qp)7102のゲート電極に接続され、ソース電
極がドレイン電源(VD)7104に接続され、ソース
電極が画素電極708に接続された第2のn型MOSト
ランジスタ(Qn2)7103と、画素電極708と対
向電極707との間でスイッチングさせる液晶709と
で構成されている。
【0347】第2のn型MOSトランジスタ(Qn2)
7103は、p型MOSトランジスタ(Qp)7202
をアナログアンプとして動作させる場合の、バイアス電
流源として動作している。この変形例においても、図5
9の場合と同様の効果が期待できる。
【0348】図65は、第11の実施の形態における液
晶表示装置のさらに他の変形例を示す一画素分の回路構
成図であり、図54のアナログアンプ回路704をトラ
ンジスタで構成した別の例である。図に示すように、本
例の液晶表示装置は、ゲート電極が、少なくともメタル
またはメタルシリサイドを含む材料により形成された走
査線701に接続され、ソース電極及びドレイン電極の
一方が信号線702に接続されたp型MOS型トランジ
スタ(Qp)7201と、ゲート電極がそのp型トラン
ジスタ(Qp)7201のソース電極及びドレイン電極
の他方に接続され、ソース電極及びドレイン電極の一方
が前記走査線701に接続され、ソース電極及びドレイ
ン電極の他方が画素電極708に接続されたn型MOS
トランジスタ(Qn)7202と、このn型MOSトラ
ンジスタ(Qn)7202のゲート電極と電圧保持容量
電極705との間に形成された電圧保持容量706と、
画素電極708と電圧保持容量電極705の間に接続さ
れた抵抗(RL)7203と、画素電極708と対向電
極707との間でスイッチングさせる液晶709とで構
成されている。
【0349】抵抗(RL)7203は、半導体薄膜ある
いは不純物ドーピングされた半導体薄膜で形成されてい
る。
【0350】以下、図65の画素回路構成を用いた液晶
表示装置の駆動方法について説明する。図66は、図6
5の画素回路構成により液晶を駆動した場合の、ゲート
走査電圧Vg、データ信号電圧Vd、n型MOSトラン
ジスタ(Qn)7202のゲート電圧Va、画素電圧V
pixのタイミングチャートを示したものである。
【0351】図に示すように、ゲート走査電圧Vgが水
平走査の期間、ローレベルVgLとなることによって、
p型MOSトランジスタ(Qp)7201はオン状態と
なり、信号線に入力されているデータ信号Vdがp型M
OSトランジスタ(Qp)7201を経由してn型MO
Sトランジスタ(Qn)7202のゲート電極に転送さ
れる。
【0352】一方、その水平走査期間において、画素電
極708は、n型MOSトランジスタ(Qn)7202
を経由してゲート走査電圧VgLが転送されることによ
りリセット状態となる。ここで、下記に述べるように、
n型MOSトランジスタ(Qn)7202は、水平走査
期間が終了した後、ソースフォロワ型のアナログアンプ
として動作するが、水平走査期間において画素電圧Vp
ixがVgLとなることで、n型MOSトランジスタ
(Qn)7202のリセットが同時に行われる。
【0353】水平走査期間が終了し、ゲート走査電圧V
gがハイレベルになると、p型MOSトランジスタ(Q
p)7201はオフ状態となり、n型MOSトランジス
タ(Qn)7202のゲート電極に転送されたデータ信
号は電圧保持容量706により保持される。この際、n
型MOSトランジスタ(Qn)7202のゲート入力電
圧Vaは、p型MOSトランジスタ(Qp)7201が
オフ状態になる時刻において、p型MOSトランジスタ
(Qp)7201のゲート・ソース間容量を経由してフ
ィードスルー電圧と呼ばれる電圧シフトを起こす。これ
は図66では、Vf1、Vf2、Vf3で示されてい
る。
【0354】n型MOSトランジスタ(Qn)7202
のゲート入力電圧Vaは、次のフィールド期間におい
て、再びゲート走査電圧Vgがローレベルとなり、p型
MOSトランジスタ(Qp)7201が選択されるまで
保持される。一方、n型MOSトランジスタ(Qn)7
202は、水平走査期間にリセットが完了しており、画
素電極708をソース電極としたソースフォロワ型アナ
ログアンプとして動作する。
【0355】この際、電圧保持容量電極705には、n
型MOSトランジスタ(Qn)7202をアナログアン
プとして動作させるために、少なくとも(Vdmin−
Vtn)よりも低い電圧を供給しておく。ここで、Vd
minはデータ信号Vdの最小値、Vtnはn型MOS
トランジスタ(Qn)7202のしきい値電圧である。
【0356】n型MOSトランジスタ(Qn)7202
は、次のフィールドでゲート走査電圧がVgLとなって
リセットが行われるまでの間、その保持されたゲート入
力電圧Vaに応じたアナログ階調電圧を出力することが
できる。その出力電圧Vpixは、n型MOSトランジ
スタのトランス・コンダクタンスgmnと抵抗(RL)
7203との値によって変わるが、およそ次の式で表さ
れる。 Vpix≒Va−Vtn・・・(12)
【0357】ここで、Vtnは通常正の値であるので、
図66に示すように、VpixはVaよりもn型MOS
トランジスタ(Qn)7202のしきい値電圧の絶対値
だけ低い電圧となる。この保持期間中、走査線701か
らは、アナログアンプ回路の負電源線から正電源線を経
て常に電流が流出し、ゲート走査電圧Vgのハイレベル
出力VgHをシフトさせる。これは図60では、ΔVg
H1、ΔVgH2、ΔVgH3で示されている。
【0358】この結果、VgHは、ΔVgHを正として VgH=VgH0−ΔVgH(1または2または3)・・・(13) となる。ΔVgHは同一走査線上においても画素毎に異
なり、また同一画素においてはデータ信号電圧Vdの値
により変化する。
【0359】第11の実施の形態における液晶表示装置
においては、材料に抵抗の小さなメタルまたはメタルシ
リサイドを用いて走査線の配線抵抗を低くしているため
ΔVgHの絶対値が小さく、VgHの最小値が大きくな
るので、正常なスイッチングの必要条件である、 Vt<VgH−VdH・・・(9)が成立している。こ
こで、VdHはデータ信号のハイレベルである。このよ
うにして、画素電圧Vpixの変動なく、液晶を駆動す
る事が可能となる。図65の変形例においても、図59
場合と同様の効果が得られる。
【0360】なお、上記図59〜図64の各変形例で
は、画素の選択スイッチとして、n型MOSトランジス
タを採用しているが、p型MOSトランジスタを採用し
ても良い。その場合、ゲート走査信号として、選択時に
ローレベル、非選択時にハイレベルとなるパルス信号を
入力し、アナログアンプ回路を構成する1つまたは2つ
のトランジスタは、各変形例中のp型はn型に、n型は
p型に変更する。
【0361】図65は、このようにして図59における
スイッチング用n型MOSトランジスタをp型MOSト
ランジスタに、アンプ用p型MOSトランジスタをn型
MOSトランジスタに置き換えた場合の変形例である。
図65の変形例では図59の変形例と同様の効果が得ら
れており、他の図61〜図64の変形例についても、ス
イッチング用トランジスタをp型に変更することが可能
である。
【0362】なお、上記図59〜図65の各変形例で
は、n型MOSトランジスタ(Qn、Qn1、Qn2)
及びp型MOSトランジスタ(Qp、Qp1、Qp2)
は、poly−SiTFTで形成すると述べたが、a−
SiTFT、カドミウム・セレン薄膜トランジスタ等の
他の薄膜トランジスタで形成しても良いし、単結晶シリ
コントランジスタで形成しても良い。また、アナログア
ンプ回路のゲインは1に設定されているが、画素電圧を
入力電圧と異ならせるために、電圧増幅度を変化させて
も良い。
【0363】以上全ての変形例において、走査線(70
1、403、404)は、少なくともメタルまたはメタ
ルシリサイドを含む材料で形成された低抵抗の配線で形
成されており、非選択時のゲート走査電圧の電圧シフト
量を低減することが可能である。
【0364】走査線の抵抗は、正常なスイッチング動作
が行われる程度に低い値である必要がある。即ち、スイ
ッチングトランジスタがn型の場合は、ゲート走査電圧
のローレベルが少なくともデータ信号のローレベル電圧
と閾値の和以下となる抵抗値、スイッチングトランジス
タがp型の場合は、ゲート走査電圧のハイレベルがデー
タ信号のハイレベル電圧と閾値の和以上となる抵抗値で
ある必要がある。図56(a)の例で言えば走査線のシ
ート抵抗が少なくとも3Ω以下の場合であり、配線高さ
を1μm程度と考えると、これは、3×10-4〔Ω・c
m〕以下の抵抗率に相当する。走査線を形成するメタル
またはメタルシリサイドは、(配線高さを1μmとした
場合)抵抗率が少なくともこの値以下のものであれば良
い。ただしこれは一例であって、条件により、必要とさ
れる抵抗率の最大値は異なる。例えば、図56(b)の
ように、画素数の増加によってゲートローレベル電圧の
シフト量は増加するので、こうした場合には、メタルま
たはメタルシリサイドの抵抗値を、画素数に略反比例し
た大きさとなるようにすると良い。
【0365】また、走査線を形成する材料は、高融点金
属または高融点の金属珪化物であることがさらに望まし
い。これらは、より具体的には、Al及びAl合金、M
o及びMo合金、W及びW合金、MoSi2、WSi
2、TiSi2、TaSi2等である。Al合金は、例
えば、Pd、Ti、Ta、Nb、Co、Cr、Mo、
V、Ni、Cu、Fe、Mn等の遷移金属元素のうち、
少なくとも1種類の遷移金属元素を含有したものであ
る。これらの材料は、単体で使用してもよく、また二つ
以上を組み合わせ多層にして使用しても良い。また、不
純物ドーピングされた半導体薄膜のような高抵抗材料で
あっても、ここで挙げた材料と組合せ多層にするなどし
て使用を可能にすることもできる。
【0366】図67は、本発明による第12の実施の形
態における液晶表示装置の構成を概略的に示す図であ
る。この図において、ゲートドライバ7403により順
次駆動される複数の走査線7401と、データドライバ
7404により順次データ信号を転送される複数の信号
線702との各交点付近に、MOS型トランジスタ回路
7402が配設され、このMOS型トランジスタ回路7
402により、画素電極708が駆動されるアクティブ
マトリクス型液晶表示装置であって、前記ゲートドライ
バ7403から走査線7401に入力されるゲート走査
電圧の最小値VgL0は負の値である。
【0367】図68は、図67に示した液晶表示装置の
一画素回路構成の一例を示す図である。図68に示すよ
うに、第12の実施の形態の液晶表示装置は、ゲート電
極が、走査線7401に接続され、ソース電極及びドレ
イン電極の一方が信号線702に接続されたMOS型ト
ランジスタ(Qn)7501と、入力電極がトランジス
タ(Qn)7501のソース電極及びドレイン電極の他
方に接続され、出力電極が画素電極708に接続され、
正負電源線のどちらか一方が前記走査線7401に接続
され、電源線の他方はアンプ電源電極Vamp710に
接続されたアナログアンプ回路7502と、前記アナロ
グアンプ回路7502の入力電極と電圧保持容量電極7
05との間に形成された電圧保持容量706と、画素電
極708と対向電極707との間でスイッチングさせる
液晶709とで構成されている。
【0368】ここで、MOS型トランジスタ(Qn)7
501及びアナログアンプ回路7502は、p−SiT
FTで構成されている。また、アナログアンプ回路75
02のゲインは1倍に設定されている。
【0369】以下、この画素構成を用いた液晶表示装置
の駆動方法を、図69を用いて説明する。図69は、図
68に示した画素構成により液晶を駆動した場合の、ゲ
ート走査電圧Vg、データ信号電圧Vd、アンプ入力電
圧Va、画素電圧Vpixのタイミングチャートを示し
たものである。ゲートドライバの負電源電圧をVgL
0、画素部におけるゲート走査電圧のローレベル電圧を
VgL、トランジスタ(Qn)7501のしきい値をV
tとする。
【0370】図に示すように、ゲート走査電圧Vgが水
平走査の期間にハイレベルVgHとなることによって、
トランジスタ(Qn)7501はオン状態となり、信号
線702に入力されているデータ信号Vdがトランジス
タ(Qn)7501を経由してアナログアンプ回路75
02の入力電極に転送される。水平走査期間が終了し、
ゲートドライバから走査線7501に対してローレベル
電圧VgL0が出力されると、トランジスタ(Qn)7
501はオフ状態となり、アナログアンプ回路7502
の入力電極に転送されたデータ信号は電圧保持容量70
6により保持される。
【0371】ここでVgL0は、 VgL0<0・・・(14) となる電圧である。この際、アンプ入力電圧Vaは、ト
ランジスタ(Qn)7501がオフ状態になる時刻にお
いて、トランジスタ(Qn)7501のゲート・ソース
間容量を経由してフィードスルー電圧と呼ばれる電圧シ
フトを起こす。これは図69では、Vf1、Vf2、V
f3で示されている。
【0372】アンプ入力電圧Vaは、次のフィールド期
間において、再びゲート走査電圧Vgがハイレベルとな
り、トランジスタ(Qn)7501が選択されるまで保
持される。アナログアンプ回路7502は、次のフィー
ルドでアンプ入力電圧が変化するまでの間、その保持さ
れたアンプ入力電圧Vaに応じたアナログ階調電圧を出
力することができる。この保持期間中、走査線7401
には、アナログアンプ回路の正電源線から負電源線を経
て常に電流が流入し、ゲート走査電圧Vgのローレベル
出力VgLをΔVgLだけ押し上げている。
【0373】この結果、VgLは、ΔVgLを正として VgL=VgL0+ΔVgL・・・(15) となる。ΔVgLは同一走査線上においても画素毎に異
なり、また同一画素においてはデータ信号電圧Vdの値
により変化する。第12の実施の形態においては、Vg
L0が負の値であり、VgLの最大値が小さいことか
ら、 VgL−VdL<Vt・・・(8) が成立している。
【0374】次に、第12の実施の形態における液晶表
示装置の効果について説明する。図70は、第12の実
施の形態における液晶表示装置の効果を示すゲートドラ
イバ出力の最小値と走査線ローレベル電圧の相関図であ
る。ゲート走査電圧の入力時ハイレベルを16V、デー
タ信号電圧のハイレベルを11V、ローレベル1V、一
走査線当りの画素数を640、配線のシート抵抗を5Ω
として、ゲートドライバ出力の最小値VgL0を変化さ
せた場合の、640番目の画素における走査線ローレベ
ル電圧の値VgL(640)をシミュレーションにより
求めた。計算に使用したスイッチングMOS型トランジ
スタのしきい値Vtnは1Vである。
【0375】ゲート走査電圧のローレベルが、データ信
号ローレベルVdminとスイッチングMOSトランジ
スタのしきい値Vtの和(この場合は2V)を超えてい
れば、スイッチングトランジスタは正常なスイッチング
を行えない。計算を行った画素回路構成においては、ゲ
ートドライバの最小出力電圧VgL0が、通常用いられ
る0Vの場合、VgL(640)は3.2Vであり、ス
イッチングトランジスタは正常に動作しない。
【0376】第12の実施の形態における液晶表示装置
を用いて、ゲートドライバの最小出力電圧VgL0を−
1.5V以下に設定すれば、シート抵抗5Ωの条件下
で、 VgL(640)<2V・・・(16) となり、スイッチング用MOS型トランジスタの正常な
動作を実現できる(マージンを考慮すればVgL0は−
1.5Vよりも低い値が望ましい)。これは、図56
(a)の例においては、シート抵抗が3Ω以下で実現で
きることであり、シート抵抗の高い材料を用いた場合で
も、画素スイッチングを正常に動作させることが可能と
なっている。
【0377】このように、第12の実施の形態における
液晶表示装置は、走査線の材料にメタルまたはメタルシ
リサイドを用いることなく、イオンドーピングを行った
poly−Si膜などの高抵抗の配線材料を使用するこ
とが可能になるという効果を有する。ただし、アナログ
アンプ回路7502に使用するトランジスタの耐圧など
の観点から、VgL0は出来るだけ0Vに近い方が好ま
しく、せいぜいマイナス数V程度であることが望まし
い。そのため、配線には低抵抗の材料を用いることが望
ましく、第11の実施の形態と組み合わせて用いること
が有効である。
【0378】なお、第12の実施の形態における液晶表
示装置では、MOS型トランジスタ(Qn)7501及
びアナログアンプ回路7502は、poly−SiTF
Tで形成すると述べたが、a−SiTFT、カドミウム
・セレン薄膜トランジスタ等の他の薄膜トランジスタで
形成しても良いし、単結晶シリコントランジスタで形成
しても良い。また、アナログアンプ回路7502のゲイ
ンは1に設定されているが、画素電圧を入力電圧と異な
らせるために、電圧増幅度を変化させても良い。
【0379】第12の実施の形態における液晶表示装置
では、走査線を形成する材料にメタルまたはメタルシリ
サイドを含まなくとも良く、ゲートドライバの最小出力
電圧VgL0の値をマイナスに規定すれば、走査線の材
料を規制せずに第11の実施の形態における液晶表示装
置の各変形例の構成(図54、図57〜図59、図61
〜図64)を全て用いることが可能である。
【0380】図71は、本発明による第13の実施の形
態における液晶表示装置の画素回路構成を示す図であ
る。図に示すように、本実施の形態の液晶表示装置は、
ゲート電極が、走査線7401に接続され、ソース電極
及びドレイン電極の一方が信号線702に接続されたM
OS型トランジスタ(Qp)7801と、入力電極がト
ランジスタ(Qp)7801のソース電極及びドレイン
電極の他方に接続され、出力電極が画素電極708に接
続され、正負電源線のどちらか一方が前記走査線740
1に接続され、電源線の他方はアンプ電源電極Vamp
710に接続されたアナログアンプ回路7802と、こ
のアナログアンプ回路7802の入力電極と電圧保持容
量電極705との間に形成された電圧保持容量706
と、画素電極708と対向電極707との間でスイッチ
ングさせる液晶709とで構成されている。
【0381】ここで、MOS型トランジスタ(Qp)7
801及びアナログアンプ回路7802は、p−SiT
FTで構成されている。また、アナログアンプ回路78
02のゲインは1倍に設定されている。
【0382】以下、この画素回路構成を用いた液晶表示
装置の駆動方法を、図72を用いて説明する。図72
は、図71の画素回路構成により液晶を駆動した場合
の、ゲート走査電圧Vg、データ信号電圧Vd、アンプ
入力電圧Va、画素電圧Vpixのタイミングチャート
を示したものである。ゲートドライバの正電源電圧をV
gH0、画素部におけるゲート走査電圧のハイレベル電
圧をVgH、トランジスタ(Qp)7801のしきい値
をVtとする。
【0383】図に示すように、ゲート走査電圧Vgが水
平走査の期間、ローレベルVgLとなることによって、
トランジスタ(Qp)7801はオン状態となり、信号
線に入力されているデータ信号Vdがトランジスタ(Q
p)7801を経由してアナログアンプ回路7802の
入力電極に転送される。水平走査期間が終了し、ゲート
ドライバから走査線7401に対してハイレベル電圧V
gH0が出力されると、トランジスタ(Qp)7801
はオフ状態となり、アナログアンプ回路7802の入力
電極に転送されたデータ信号は電圧保持容量706によ
り保持される。
【0384】この際、アンプ入力電圧Vaは、トランジ
スタ(Qp)7801がオフ状態になる時刻において、
トランジスタ(Qp)7801のゲート・ソース間容量
を経由してフィードスルー電圧と呼ばれる電圧シフトを
起こす。これは図72では、Vf1、Vf2、Vf3で
示されている。
【0385】アンプ入力電圧Vaは、次のフィールド期
間において、再びゲート走査電圧Vgがローレベルとな
り、トランジスタ(Qp)7801が選択されるまで保
持される。アナログアンプ回路7802は、次のフィー
ルドでアンプ入力電圧が変化するまでの間、その保持さ
れたアンプ入力電圧Vaに応じたアナログ階調電圧を出
力することができる。この保持期間中、走査線7401
からは、アナログアンプ回路の正電源線から負電源線に
対して常に電流が流出し、ゲート走査電圧Vgのハイレ
ベル出力VgHを降下させる。これは図72では、ΔV
gH1、ΔVgH2、ΔVgH3で示されている。
【0386】この結果VgHは、ΔVgHを正として VgH=VgH0−ΔVgH(1または2または3)・・・(17) となる。ΔVgHは同一走査線上においても画素毎に異
なり、また同一画素においてはデータ信号電圧Vdによ
り変化する。
【0387】第13の実施の形態における液晶表示装置
では、全ての画素において、少なくとも VgH>VdH+Vt・・・(18) が成立するようなVgH0を供給することが可能であ
り、これによって正常なスイッチングを行うことが可能
になる。なお、ここでVdHはデータ信号のハイレベル
である。第13の実施の形態における液晶表示装置を用
いれば、スイッチング用MOSトランジスタがp型の場
合について、第12の実施の形態における液晶表示装置
と同様の効果が得られる。
【0388】なお、第13の実施の形態における液晶表
示装置では、MOS型トランジスタ(Qp)7801及
びアナログアンプ回路7802は、poly−SiTF
Tで形成すると述べたが、a−SiTFT、カドミウム
・セレン薄膜トランジスタ等の他の薄膜トランジスタで
形成しても良いし、単結晶シリコントランジスタで形成
しても良い。また、アナログアンプ回路7802のゲイ
ンは1に設定されているが、画素電圧を入力電圧と異な
らせるために、電圧増幅度を変化させても良い。
【0389】また、第13の実施の形態における液晶表
示装置では、走査線を形成する材料にメタルまたはメタ
ルシリサイドを含まなくとも良く、ゲートドライバの正
電源電圧VgH0を十分高い値に規定すれば、第11の
実施の形態の構成(図65のように、図54〜図64で
スイッチング用トランジスタをp型に変更した構成)を
用いることが可能である。
【0390】アナログアンプ回路7802に使用するト
ランジスタの耐圧などの観点から、VgH0は出来るだ
け低い方が好ましい。そのため、配線には低抵抗の材料
を用いることが望ましく、第11の実施の形態における
液晶表示装置と組み合わせて用いることが有効である。
【0391】
【発明の効果】以上説明したように、本発明の液晶表示
装置では、光源が一括点灯式の場合において各ゲート駆
動回路ブロックの走査をほぼ同時にはじめる。従って、
表示に使用できる期間が長い液晶表示装置が得られると
いう効果を奏する。
【0392】また、表示期間が長くなり、また、駆動法
の工夫により液晶表示と光源との連動が可能であるた
め、光の利用効率が高い液晶表示装置が得られるという
効果を奏する。
【0393】さらに、駆動回路を分割し、各駆動回路単
位を小さくしているため、安価で構成が簡単な駆動回路
が使用できるという効果を奏する。
【0394】またさらに、光源と駆動方法との同期を最
適化するため、極めて高画質な表示が得られるという効
果を奏する。
【0395】また、本発明によれば、複数の走査線と複
数の信号線との各交点付近にそれぞれ配置されかつアン
プ出力転送機能を備えたMOS型トランジスタ回路によ
って画素電極を駆動する液晶表示装置において、アンプ
出力転送機能の出力を全ビットについて検出し、その検
出結果に基づいて画素毎にアンプ出力転送機能の出力補
正を行うことによって、保持期間中の画素電圧変動を抑
制するためにアナログアンプ回路が付加された構成の画
素において、アンプ出力のばらつきに起因する画素毎の
表示ばらつきを抑制することができるという効果があ
る。
【0396】また、本発明によれば、アナログアンプ回
路の出力端子を液晶素子に接続し、入力端子をスイッチ
ングトランジスタのソース・ドレイン間を介して信号線
に接続するとともに、このアナログアンプ回路の電源ラ
インが接続されたゲート走査線を、少なくともメタルま
たはメタルシリサイドを含む材料により形成すること
で、ゲート走査線の非選択時電圧の変動を抑制して正常
なスイッチング動作を達成し、電源線を省略した簡素な
構成において、画質の劣化を防ぐと共に、比抵抗の小さ
い高分子液晶材料や、分極を有する強誘電・反強誘電液
晶材料などを使用することができる。
【0397】また、スイッチングトランジスタがn型の
場合は、アナログアンプ回路が接続されたゲート走査線
ドライバ電源のハイレベル電圧を十分に高くすること
で、p型の場合は、アナログアンプ回路が接続されたゲ
ート走査線ドライバ電源のローレベル電圧をマイナスに
シフトすることで、ゲート走査線の非選択時電圧のシフ
ト量を低減し、高抵抗の配線材料においても正常なスイ
ッチング動作を達成し、電源線を省略した簡素な構成に
おいて、画質の劣化を防ぐと共に、比抵抗の小さい高分
子液晶材料や、分極を有する強誘電・反強誘電液晶材料
などを使用することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態における液晶表示
装置の構成を示すブロック図である。
【図2】 本発明の第2の実施の形態における液晶表示
装置の構成を示すブロック図である。
【図3】 本発明の第1の実施の形態における液晶表示
部の表示領域および駆動回路を示す概略図である。
【図4】 本発明の第2の実施の形態における液晶表示
部の表示領域および駆動回路を示す概略図である。
【図5】 本発明の第3の実施の形態における液晶表示
部の表示領域および駆動回路を示す概略図である。
【図6】 本発明の第4の実施の形態における液晶表示
部の表示領域および駆動回路を示す概略図である。
【図7】 本発明の第5の実施の形態における液晶表示
部の表示領域および駆動回路を示す概略図である。
【図8】 本発明の第6の実施の形態における液晶表示
部の表示領域および駆動回路を示す概略図である。
【図9】 本発明の液晶表示装置の駆動方法のリセット
形態を示すタイミングチャートである。
【図10】 本発明の液晶表示装置の駆動方法のリセッ
ト形態を示すタイミングチャートである。
【図11】 本発明の液晶表示装置における第28の実
施の形態による駆動方法の配線と画素の配置を示す概略
図である。
【図12】 本発明の液晶表示装置における第29の実
施の形態による駆動方法の光照射の様子を示す概略図で
あり、(a)は4分割されている左上に光を照射してい
る瞬間、(b)は右上に照射している瞬間、(c)は左
下に照射している瞬間、(d)は右下に照射している瞬
間を示す。
【図13】 本発明の第3の実施の形態による駆動方法
の走査線毎のタイムチャートである。
【図14】 本発明の第3の実施の形態による駆動方法
における、上から1本目の走査線の走査線電圧と透過率
の波形図である。
【図15】 本発明の第3の実施の形態による駆動方法
における、上から8本目の走査線の走査線電圧と透過率
の波形図である。
【図16】 本発明の第11の実施の形態による駆動方
法における、走査線毎のタイムチャートである。
【図17】 本発明の第11の実施の形態による駆動方
法における、上から1本目の走査線の走査線電圧と透過
率の波形図である。
【図18】 本発明の第11の実施の形態による駆動方
法における、上から8本目の走査線の走査線電圧と透過
率の波形図である。
【図19】 本発明の第1の実施例に係わる薄膜トラン
ジスタアレイを示す概略図である。
【図20】 本発明の第2の実施例の一部で採用した特
願平10−041689号公報の図11の光源の点滅法
であり、光源輝度と走査線毎のタイムチャートである。
【図21】 本発明の第3の実施例にかかわる色時分割
入射光学系を示す概略図である。
【図22】 本発明の第6の実施例で使用したプレーナ
型ポリシリコンTFTスイッチの構造を示す断面図であ
る。
【図23】 本発明の第6の実施例で使用したV字型ス
イッチングの電圧透過率特性を示す図である。
【図24】 従来のAC駆動法でデータ信号波形を説明
する図であり、(a)はデータ線印加電圧の波形図、
(b)はゲート線印加電圧の波形図、(c)は高速応答
液晶に(a)、(b)の電圧を印加した時の透過率変化
を示す図である。
【図25】 図24の従来のAC駆動法での走査線毎の
タイミングチャートおよび走査線毎の表示輝度を示す図
である。
【図26】 従来のOCBモードに対してリセット法の
駆動を適用した場合の輝度の時間変化を示す図である。
【図27】 従来のステップ応答を防ぐためのデータ信
号波形を説明する印加電圧の波形図である。
【図28】 図27の印加電圧の時の透過率変化を示す
図である。
【図29】 従来のリセット駆動の形態における全面一
括リセットを示すタイミングチャートである。
【図30】 従来のリセット駆動の形態における走査リ
セットを示すタイミングチャートである。
【図31】 従来の疑似DC駆動法でデータ信号波形を
説明する図であり、(a)はデータ線印加電圧の波形
図、(b)はゲート線印加電圧の波形図、(c)は高速
応答液晶に(a)、(b)の電圧を印加した時の透過率
変化を示す図である。
【図32】 図31の従来の疑似DC駆動法での走査線
毎のタイムチャートおよび走査線毎の表示輝度を示す図
である。
【図33】 本発明の第3の実施の形態による液晶表示
装置の概略構成を示す図である。
【図34】 図33の読み出し回路の構成例を示すブロ
ック図である。
【図35】 本発明の第3の実施の形態による液晶表示
装置の1画素分の構成を示す図である。
【図36】 本発明の第3の実施の形態による液晶表示
装置のアンプ出力検出時の駆動方法を示す図である。
【図37】 本発明の第3の実施の形態による液晶表示
装置の1画素分の他の構成例を示す図である。
【図38】 本発明の第3の実施の形態による液晶表示
装置のアンプ出力検出時の駆動方法を示す図である。
【図39】 本発明の第4の実施の形態による液晶表示
装置の概略構成を示す図である。
【図40】 本発明の第4の実施の形態による液晶表示
装置の動作を説明するためのブロック図である。
【図41】 本発明の第5の実施の形態による液晶表示
装置の概略構成を示す図である。
【図42】 本発明の第6の実施の形態による液晶表示
装置の概略構成を示す図である。
【図43】 本発明の第7の実施の形態による液晶表示
装置の概略構成を示す図である。
【図44】 本発明の第8の実施の形態による液晶表示
装置の概略構成を示す図である。
【図45】 本発明の第9の実施の形態による液晶表示
装置の概略構成を示す図である。
【図46】 図45の補間回路による補間方法を示す概
念図である。
【図47】 本発明の第9の実施の形態による液晶表示
装置の補正回路部の他の構成例を示すブロック図であ
る。
【図48】 本発明の第10の実施の形態による液晶表
示装置の概略構成を示す図である。
【図49】 本発明の第10の実施の形態による液晶表
示装置の動作を説明するための図である。
【図50】 従来例による液晶表示装置の構成を示す図
である。
【図51】 従来例による液晶表示装置の駆動方法を示
す図である。
【図52】 従来例による液晶表示装置における表示専
用画素の一構成例を示す図である。
【図53】 従来例による液晶表示装置における表示専
用画素の他の構成例を示す図である。
【図54】 本発明による液晶表示装置の第11の実施
の形態を示す構成図である。
【図55】 第11の実施の形態の液晶表示装置の駆動
方法を示すタイミングチャートである。
【図56】 第11の実施の形態の液晶表示装置の効果
を示す特性図である。
【図57】 第11の実施の形態の液晶表示装置の変形
例を示す構成図である。
【図58】 第11の実施の形態の液晶表示装置の他の
変形例を示す構成図である。
【図59】 第11の実施の形態の液晶表示装置のさら
に他の変形例を示す構成図である。
【図60】 図59の液晶表示装置の駆動方法を示すタ
イミングチャートである。
【図61】 第11の実施の形態の液晶表示装置のさら
に他の変形例を示す構成図である。
【図62】 第11の実施の形態の液晶表示装置のさら
に他の変形例を示す構成図である。
【図63】 第11の実施の形態の液晶表示装置のさら
に他の変形例を示す構成図である。
【図64】 第11の実施の形態の液晶表示装置のさら
に他の変形例を示す構成図である。
【図65】 第11の実施の形態の液晶表示装置のさら
に他の変形例を示す構成図である。
【図66】 図65の液晶表示装置の駆動方法を示すタ
イミングチャートである。
【図67】 本発明の第12の実施の形態における液晶
表示装置の構成を示す構成図である。
【図68】 第12の実施の形態の液晶表示装置の1画
素分の回路構成を示す構成図である。
【図69】 図68の液晶表示装置の駆動方法を示すタ
イミングチャートである。
【図70】 第12の液晶表示装置の効果を示す特性図
である。
【図71】 本発明による第13の実施の形態における
液晶表示装置の1画素分の回路構成を示す構成図であ
る。
【図72】 第13の実施の形態の液晶表示装置の駆動
方法を示すタイミングチャートである。
【図73】 第11〜第13の実施の形態における液晶
表示装置を原理的に説明するための電流源を用いた等価
回路示す構成図である。
【図74】 従来のアナログアンプを付加した液晶表示
装置の構成図である。
【符号の説明】
1、1a、1b データ駆動回路 2、2a、2b データ駆動回路 3、4 データ線群 5、5a、5b ゲート駆動回路 6、6a、6b ゲート駆動回路 5a−1、5a−2、5b−1、5b−2 分割された
ゲート駆動回路 6a−1、6a−2、6b−1、6b−2 分割された
ゲート駆動回路 7 色時分割入射光学系 8 液晶表示部 9 同期部 11 明暗点滅入射光学系 G1 走査線 D1a、D1b、D2a、D2b データ線 51 信号電極線 52 薄膜トランジスタ 53 走査電極線 54 画素電極 55 偏光分離素子 56 偏光回転素子 57 ミラー 58 黄色−青色偏光板 59 偏光素子A 60 単色偏光板 61 液晶素子B 62 シアン色−赤色偏光板 101 正の書込み 102 正の表示期間 103 負の書込み 104 負の表示期間 501、506、510、513、516、519 出
力転送部 501a、551、561 MOS型トランジスタ 501b アナログアンプ回路 501c 電圧保持容量電極 501d 電圧保持容量 501e 画素電極 501f 対向電極 501g 液晶 501h スイッチ 501i ゲートドライバ 501j データドライバ 502、507、511、514、517、520、5
22、524、526補正回路部 502a 読み出し回路 502b 検出回路 502c A/Dコンバータ 502d、524a メモリ 502e 電圧出力手段 503 信号源 504 V−T補正部 505 アンプ出力検出用画素 506a 端子電極 507a 不揮発性メモリ 508、527 外部測定装置 508a 電圧計 508b 差分検出装置 508c 記録装置 509、512、515、518、521、525 表
示部 521a スイッチ 521b シフトレジスタ 522a 第1のメモリ 522b 補間回路 522c 第2のメモリ 523 アンプ出力検出用画素 527a 補間装置 531、541 第1のMOS型トランジスタ(Qn
1) 532、542 第2のMOS型トランジスタ(Qn
2) 563 アンプ負電源電極 564 アンプ正電源電極 5101 走査線 5102、5202、5203 信号線 5103、5401 アンプモニタ線 5104 最終段走査線 5105 最終段信号線 5201 スイッチ選択線 701、403、404 メタルまたはメタルシリサイ
ドにより形成された走査線 702 信号線 401、701、703、750、801、901、2
301、7001、7201、7202、7501、7
801 MOS型トランジスタ 704、402、755、2302、7502、780
2 アナログアンプ回路 705 電圧保持容量電極 706 電圧保持容量 707 対向電極 708 画素電極 709 液晶 710 アンプ電源電極 7101 第1のn型MOSトランジスタ(Qn1) 7103 第2のn型MOSトランジスタ(Qn2) 802、902、7002 第1のp型MOSトランジ
スタ(Qp1) 803、903、7003 第2のp型MOSトランジ
スタ(Qp2) 573、603、7203 抵抗(RL) 804 バイアス電源(VB) 904 ソース電源(VS) 7104 ドレイン電源(VD) 7401 走査線 7402 MOS型トランジスタ回路 7403 ゲートドライバ 7404 データドライバ 2001 入力電極
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 623 G09G 3/20 642A 624 3/36 642 G02F 1/1335 530 3/36 1/136 500 (72)発明者 木村 和典 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 浅田 秀樹 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 2H091 FA41Z HA07 HA12 LA15 2H092 GA40 GA59 JA25 JA37 JA41 JB22 JB24 JB31 JB33 JB61 KA04 KA05 MA30 NA01 NA05 NA07 NA27 QA07 QA13 QA14 2H093 NA22 NA31 NA43 NC03 NC09 NC11 NC16 NC22 NC24 NC27 NC29 NC34 NC35 NC44 NC58 NC59 NC67 ND10 ND17 ND22 ND52 NE07 NF05 NF17 NF20 5C006 AA22 AC24 AF11 AF46 AF54 AF59 BB14 BB16 BC06 BF09 BF25 EA01 FA11 FA20 5C080 AA10 BB06 CC03 DD05 DD07 DD08 EE19 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05 JJ06

Claims (91)

    【特許請求の範囲】
  1. 【請求項1】 矩形の表示領域の対向する2辺の両側に
    沿って設けられたデータ駆動回路と、他の対向する2辺
    に沿って設けられたゲート駆動回路とを有する液晶表示
    部を備えた液晶表示装置において、 前記液晶表示部は、前記ゲート駆動回路が複数に分割し
    て形成され、前記データ駆動回路の各々から延びる各々
    のデータ線群が、前記複数に分割されたゲート駆動回路
    の各々で電気的に分離され、 前記表示領域に色度が異なる光を順次入射するように配
    置された色時分割入射光学系と、前記液晶表示部と前記
    色時分割入射光学系とを所定の条件で同期する同期部と
    を備えたことを特徴とする液晶表示装置。
  2. 【請求項2】 前記ゲート駆動回路が、前記表示領域の
    前記他の対向する2辺の両側に配置されたことを特徴と
    する請求項1に記載の液晶表示装置。
  3. 【請求項3】 前記データ駆動回路が、前記表示領域の
    前記対向する2辺に沿って、複数に分割して配置された
    ことを特徴とする請求項1または2に記載の液晶表示装
    置。
  4. 【請求項4】 前記ゲート駆動回路が、前記表示領域の
    前記他の対向する2辺に沿って、複数に分割して配置さ
    れたことを特徴とする請求項1〜3のいずれかに記載の
    液晶表示装置。
  5. 【請求項5】 前記ゲート駆動回路によるゲート線と前
    記データ駆動回路によるデータ線との交点のうち、選択
    された交点にのみアクティブ素子を配置したことを特徴
    とする請求項1〜4のいずれかに記載の液晶表示装置。
  6. 【請求項6】 配線の一部を埋設、もしくはブリッジ状
    に設けたことを特徴とする、請求項1〜5のいずれかに
    記載の液晶表示装置。
  7. 【請求項7】 矩形の表示領域の対向する2辺の両側に
    沿って設けられたデータ駆動回路と、前記表示領域の他
    の対向する2辺に沿って設けられたゲート駆動回路とを
    有する液晶表示部を備えた液晶表示装置において、 前記液晶表示部は、前記ゲート駆動回路が複数に分割し
    て形成され、前記データ駆動回路の各々から延びる各々
    のデータ線群が、前記複数に分割されたゲート駆動回路
    の各々で電気的に分離され、 前記表示領域に一定期間の暗い状態を挟んだ点滅光(明
    暗光)を入射するように配置された明暗点滅入射光学系
    と、前記液晶表示部および前記明暗点滅入射光学系を所
    定の条件で同期する同期部とを備えたことを特徴とする
    液晶表示装置。
  8. 【請求項8】 前記ゲート駆動回路が、前記表示領域の
    前記他の対向する2辺の両側に沿って配置されたことを
    特徴とする請求項7に記載の液晶表示装置。
  9. 【請求項9】 前記データ駆動回路が、前記表示領域の
    前記対向する2辺に沿って、複数に分割して配置された
    ことを特徴とする請求項7または8に記載の液晶表示装
    置。
  10. 【請求項10】 前記ゲート駆動回路が、前記表示領域
    の前記他の対向する2辺に沿って、複数に分割して配置
    されたことを特徴する請求項7〜9のいずれかに記載の
    液晶表示装置。
  11. 【請求項11】 前記ゲート駆動回路によるゲート線と
    前記データ駆動回路によるデータ線との交点のうち、選
    択された交点にのみアクティブ素子を配置したことを特
    徴とする請求項7〜10のいずれかに記載の液晶表示装
    置。
  12. 【請求項12】 配線の一部を埋設、もしくはブリッジ
    状に設けたことを特徴とする請求項7〜11のいずれか
    に記載の液晶表示装置。
  13. 【請求項13】 請求項1〜12のいずれかの液晶表示
    装置を駆動させる液晶表示装置の駆動方法において、各
    ゲート駆動回路内でリセットを一括して行うことを特徴
    とする液晶表示装置の駆動方法。
  14. 【請求項14】 前記各ゲート駆動回路のリセットをほ
    ぼ同時にスタートすることを特徴とする請求項13に記
    載の液晶表示装置の駆動方法。
  15. 【請求項15】 前記各ゲート駆動回路内の各走査線
    は、第1フィールドでの走査方向と第2フィールドでの
    走査方向とが異なることを特徴とする請求項13または
    14に記載の液晶表示装置の駆動方法。
  16. 【請求項16】 前記各ゲート駆動回路内の各走査線の
    書込みを順次走査により行うことを特徴とする請求項1
    3〜15のいずれかに記載の液晶表示装置の駆動方法。
  17. 【請求項17】 前記各ゲート駆動回路の書込みを一定
    時間ずらして順次スタートすることを特徴とする請求項
    16に記載の液晶表示装置の駆動方法。
  18. 【請求項18】 前記各ゲート駆動回路の書込みをほぼ
    同時にスタートすることを特徴とする請求項16に記載
    の液晶表示装置の駆動方法。
  19. 【請求項19】 前記各ゲート駆動回路内での各走査線
    の書込みを全走査線ほぼ同時に行うことを特徴とする請
    求項13〜15のいずれかに記載の液晶表示装置の駆動
    方法。
  20. 【請求項20】 請求項1〜12のいずれかの液晶表示
    装置を駆動する液晶表示装置の駆動方法において、各ゲ
    ート駆動回路内で走査しながらリセットを行うことを特
    徴とする液晶表示装置の駆動方法。
  21. 【請求項21】 前記各ゲート駆動回路内の各走査線毎
    に走査することを特徴とする請求項20に記載の液晶表
    示装置の駆動方法。
  22. 【請求項22】 任意に選ばれた複数の走査線を1ブロ
    ックとし、前記1ブロックを同時にリセットし、且つ、
    ブロックを任意に選択し走査し書込みを行うことを特徴
    とする請求項20または21に記載の液晶表示装置の駆
    動方法。
  23. 【請求項23】 前記各ゲート駆動回路の各走査線は、
    第1フィールドでの走査方向と第2フィールドでの走査
    方向とが異なることを特徴とする請求項22に記載の液
    晶表示装置の駆動方法。
  24. 【請求項24】 前記各ゲート駆動回路内での各走査線
    の書込みを順次走査しながら行うことを特徴とする請求
    項20〜23のいずれかに記載の液晶表示装置の駆動方
    法。
  25. 【請求項25】 前記各ゲート駆動回路内での各走査線
    の書込みを一定時間ずらして順次スタートすることを特
    徴とする請求項24に記載の液晶表示装置の駆動方法。
  26. 【請求項26】 任意に選択されたゲート駆動回路での
    走査が終了した後、任意に選択された他のゲート駆動回
    路の書込みをスタートすることを特徴とする請求項25
    に記載の液晶表示装置の駆動方法。
  27. 【請求項27】 前記ゲート駆動回路内の各走査線の書
    き込みをパネル全面を順次走査しながら行うことを特徴
    とする請求項26に記載の液晶表示装置の駆動方法。
  28. 【請求項28】 前記各ゲート駆動回路の書込みをほぼ
    同時にスタートすることを特徴とする請求項24に記載
    の液晶表示装置の駆動方法。
  29. 【請求項29】 前記各ゲート駆動回路内での各走査線
    の書込みを全走査線ほぼ同時に行うことを特徴とする請
    求項20〜23のいずれかに記載の液晶表示装置の駆動
    方法。
  30. 【請求項30】 光学系が、前記液晶表示部全面を一括
    して点灯することを特徴とする請求項13〜29のいず
    れかに記載の液晶表示装置の駆動方法。
  31. 【請求項31】 前記各ゲート駆動回路毎のブロック内
    を一括して点灯し、他のゲート駆動回路では異なるタイ
    ミングで点灯することを特徴とする請求項13〜29の
    いずれかに記載の液晶表示装置の駆動方法。
  32. 【請求項32】 光学系が、前記液晶表示部全面を走査
    しながら点灯することを特徴とする請求項13〜29の
    いずれかに記載の液晶表示装置の駆動方法。
  33. 【請求項33】 前記各ゲート駆動回路毎のブロック内
    を走査して点灯し、他のゲート駆動回路では異なるタイ
    ミングで点灯することを特徴とする請求項13〜29の
    いずれかに記載の液晶表示装置の駆動方法。
  34. 【請求項34】 前記各ゲート駆動回路の各走査線の走
    査のタイミング、光源の輝度の立上がり特性、パネル面
    内での表示ムラの発生を考慮して、走査線と光源の同期
    を行うことを特徴とする請求項13〜33のいずれかに
    記載の液晶表示装置の駆動方法。
  35. 【請求項35】 前記同期にカウンタを用いることを特
    徴とする請求項34に記載の液晶表示装置の駆動方法。
  36. 【請求項36】 入射光学系による光が、前記データ駆
    動回路および前記ゲート駆動回路に入射されないことを
    特徴とする請求項13〜35のいずれかに記載の液晶表
    示装置の駆動方法。
  37. 【請求項37】 入射光学系による光が、前記表示領域
    内のアクティブ素子部に入射しないことを特徴とする請
    求項13〜36のいずれかに記載の液晶表示装置の駆動
    方法。
  38. 【請求項38】 前記データ駆動回路のデータ線の本数
    を倍にし、前記各ゲート駆動回路の走査線の本数を半減
    したことを特徴とする請求項13〜37のいずれかに記
    載の液晶表示装置の駆動方法。
  39. 【請求項39】 光学系が、分割された各ゲート駆動回
    路と各データ駆動回路により形成される多数の表示領域
    ブロックから任意に選択される一つもしくは複数のブロ
    ックを、任意の順で順次走査して点灯することを特徴と
    する請求項13〜38のいずれかに記載の液晶表示装置
    の駆動方法。
  40. 【請求項40】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    する液晶表示装置であって、前記アンプ出力転送機能の
    出力を全ビットについて検出する検出手段と、前記検出
    手段の検出結果に基づいて画素毎に前記アンプ出力転送
    機能の出力補正を行う補正手段とを有することを特徴と
    する液晶表示装置。
  41. 【請求項41】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されたアンプ出力転送機能を備え
    たMOS型トランジスタ回路によって画素電極を駆動す
    る液晶表示装置であって、 前記MOS型トランジスタ回路は、ゲート電極が前記走
    査線に接続されかつソース電極及びドレイン電極の一方
    が前記信号線に接続されたMOSトランジスタと、入力
    電極が前記MOSトランジスタのソース電極及びドレイ
    ン電極の他方に接続されかつ出力電極が画素電極に接続
    されたMOS型アナログアンプ回路と、前記MOS型ア
    ナログアンプ回路の入力電極と電圧保持容量電極との間
    に形成された電圧保持容量と、入力端が前記MOS型ア
    ナログアンプ回路の出力電極に接続されかつ出力端がア
    ンプモニタ線及び前記信号線の一方に接続されたスイッ
    チとから形成され、 前記アンプモニタ線及び信号線の一方を通じて前記アナ
    ログアンプ回路の出力電圧を読み出す読み出し回路と、
    前記読み出し回路によって所定の順序で転送される前記
    アナログアンプ回路の出力電圧と予め設定された基準電
    圧との差分を検出する検出回路と、前記検出回路からの
    差分電圧をディジタルデータに変換する変換手段と、前
    記ディジタル化された前記差分電圧を記憶するメモリ
    と、前記メモリの記憶データに応じて入力画像信号に対
    して補正電圧を印加する電圧発生手段とを有することを
    特徴とする液晶表示装置。
  42. 【請求項42】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されたアンプ出力転送機能を備え
    たMOS型トランジスタ回路によって画素電極が駆動さ
    れるアクティブマトリクス型液晶表示装置において、 前記MOS型トランジスタ回路は、ゲート電極が前記走
    査線に接続されかつソース電極及びドレイン電極の一方
    が前記信号線に接続されたMOSトランジスタと、入力
    電極が前記MOSトランジスタのソース電極及びドレイ
    ン電極の他方に接続されかつ出力電極が画素電極に接続
    されたMOS型アナログアンプ回路と、前記MOS型ア
    ナログアンプ回路の入力電極と電圧保持容量電極との間
    に形成された電圧保持容量と、入力端が前記MOS型ア
    ナログアンプ回路の出力電極に接続されかつ出力端がア
    ンプモニタ線及び前記信号線の一方に接続されたスイッ
    チとから形成され、 前記アンプモニタ線及び前記信号線のうちの一方の一端
    に接続されかつ前記MOS型アナログアンプ回路の出力
    を前記液晶表示装置の外部に出力する端子電極と、前記
    液晶表示装置の外部で測定された前記MOS型アナログ
    アンプ回路の出力電圧データを記憶するメモリと、前記
    メモリの記憶データに応じて入力画像信号に対して補正
    電圧を印加する電圧発生手段とを有することを特徴とす
    る液晶表示装置。
  43. 【請求項43】 前記メモリの記憶データは、前記液晶
    表示装置の外部において、前記MOS型アナログアンプ
    回路の出力電圧の測定と、前記出力電圧と基準電圧との
    差分電圧検出と、その検出結果のディジタルデータへの
    変換とが行われた後に前記メモリへと記憶するよう構成
    したことを特徴とする請求項42記載の液晶表示装置。
  44. 【請求項44】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    し、前記MOS型トランジスタ回路の半導体層がレーザ
    アニールによって結晶化及び再結晶化のいずれかが施さ
    れた薄膜半導体層であり、前記レーザアニールの際に前
    記走査線と略平行にレーザが走査される液晶表示装置で
    あって、 前記アンプ出力転送機能の出力を検出する検出手段と、
    前記検出手段の検出結果に基づいて前記レーザアニール
    の際のレーザ走査方向に対してのみ前記アンプ出力転送
    機能の出力補正を行う補正手段とを有することを特徴と
    する液晶表示装置。
  45. 【請求項45】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    し、前記MOS型トランジスタ回路の半導体層がレーザ
    アニールによって結晶化及び再結晶化のいずれかが施さ
    れた薄膜半導体層であり、前記レーザアニールの際に前
    記走査線と略平行にレーザが走査される液晶表示装置で
    あって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    一方に接続されたスイッチを前記表示用画素の構成に付
    け加えたアンプ出力検出用画素と、 前記アンプ出力検出用画素の前記MOS型アナログアン
    プ回路の出力電圧を前記アンプモニタ線及び前記信号線
    の一方を通じて読み出す読み出し回路と、 前記読み出し回路によって所定の順序で転送される前記
    MOS型アナログアンプ回路の出力電圧と基準電圧との
    差分を検出する検出回路と、 前記検出回路からの差分電圧をディジタルデータに変換
    する変換手段と、 前記変換手段でディジタル化された前記差分電圧を記憶
    するメモリと、 前記メモリの記憶データに応じて入力画像信号に対して
    補正電圧を印加する電圧発生手段とを有することを特徴
    とする液晶表示装置。
  46. 【請求項46】 前記アンプ出力検出用画素は、画面端
    部の1走査線上に形成されたことを特徴とする請求項4
    5に記載の液晶表示装置。
  47. 【請求項47】 前記アンプ出力検出用画素のMOSト
    ランジスタに接続される走査線は、表示に使用されない
    走査線であることを特徴とする請求項45または請求項
    46に記載の液晶表示装置。
  48. 【請求項48】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    し、前記MOS型トランジスタ回路の半導体層がレーザ
    アニールによって結晶化及び再結晶化のいずれかが施さ
    れた薄膜半導体層であり、前記レーザアニールの際に前
    記走査線と略平行にレーザが走査される液晶表示装置で
    あって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    一方に接続されたスイッチを前記表示用画素の構成に付
    け加えたアンプ出力検出用画素と、 前記アンプモニタ線及び前記信号線のうちの一方の一端
    に接続されかつ前記アンプ出力検出用画素の前記MOS
    型アナログアンプ回路の出力を前記液晶表示装置の外部
    に出力する端子電極と、 前記液晶表示装置の外部で測定された前記MOS型アナ
    ログアンプ回路の出力電圧データを記憶するメモリと、 前記メモリの記憶データに応じて入力画像信号に対して
    補正電圧を印加する電圧発生手段とを有することを特徴
    とする液晶表示装置。
  49. 【請求項49】 前記アンプ出力検出用画素は、画面端
    部の1走査線上に形成されたことを特徴とする請求項4
    8に記載の液晶表示装置。
  50. 【請求項50】 前記メモリの記憶データは、前記液晶
    表示装置の外部において、前記MOS型アナログアンプ
    回路の出力電圧の測定と、前記出力電圧と基準電圧との
    差分電圧検出と、その検出結果のディジタルデータへの
    変換とが行われた後に前記メモリへと記憶するよう構成
    したことを特徴とする請求項48または請求項49に記
    載の液晶表示装置。
  51. 【請求項51】 前記アンプ出力検出用画素のMOSト
    ランジスタに接続される走査線は、表示に使用されない
    走査線であることを特徴とする請求項48から請求項5
    0のいずれかに記載の液晶表示装置。
  52. 【請求項52】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    し、前記MOS型トランジスタ回路の半導体層がレーザ
    アニールによって結晶化及び再結晶化のいずれかが施さ
    れた薄膜半導体層であり、前記レーザアニールの際に前
    記信号線と略平行にレーザが走査される液晶表示装置で
    あって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    一方に接続されたスイッチを前記表示用画素の構成に付
    け加えたアンプ出力検出用画素と、 前記アンプ出力検出用画素の前記MOS型アナログアン
    プ回路の出力電圧を前記アンプモニタ線及び前記信号線
    の一方を通じて読み出す読み出し回路と、 前記読み出し回路によって所定の順序で転送される前記
    MOS型アナログアンプ回路の出力電圧と基準電圧との
    差分を検出する検出回路と、 前記検出回路からの差分電圧をディジタルデータに変換
    する変換手段と、 前記変換手段でディジタル化された前記差分電圧を記憶
    するメモリと、 前記メモリのデータに応じて入力画像信号に対して補正
    電圧を印加する電圧発生手段とを有することを特徴とす
    る液晶表示装置。
  53. 【請求項53】 前記アンプ出力検出用画素は、画面端
    部の1走査線上に形成されたことを特徴とする請求項5
    2に記載の液晶表示装置。
  54. 【請求項54】 前記アンプ出力検出用画素のMOSト
    ランジスタに接続される信号線は、表示に使用されない
    信号線であることを特徴とする請求項52または請求項
    53に記載の液晶表示装置。
  55. 【請求項55】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    し、前記MOS型トランジスタ回路の半導体層がレーザ
    アニールによって結晶化及び再結晶化のいずれかが施さ
    れた薄膜半導体層であり、前記レーザアニールの際に前
    記信号線と略平行にレーザが走査される液晶表示装置で
    あって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    一方に接続されたスイッチを前記表示用画素の構成に付
    け加えたアンプ出力検出用画素と、 前記アンプモニタ線及び前記信号線のうちの一方の一端
    に接続されかつ前記アンプ出力検出用画素の前記MOS
    型アナログアンプ回路の出力を前記液晶表示装置の外部
    に出力する端子電極と、 前記液晶表示装置の外部で測定された前記MOS型アナ
    ログアンプ回路の出力電圧データを記憶するメモリと、 前記メモリの記憶データに応じて入力画像信号に対して
    補正電圧を印加する電圧発生手段とを有することを特徴
    とする液晶表示装置。
  56. 【請求項56】 前記アンプ出力検出用画素は、画面端
    部の1走査線上に形成されたことを特徴とする請求項5
    5に記載の液晶表示装置。
  57. 【請求項57】 前記メモリの記憶データは、前記液晶
    表示装置の外部において、前記MOS型アナログアンプ
    回路の出力電圧の測定と、前記出力電圧と基準電圧との
    差分電圧検出と、その検出結果のディジタルデータへの
    変換とが行われた後に前記メモリへと記憶するよう構成
    したことを特徴とする請求項55または請求項56に記
    載の液晶表示装置。
  58. 【請求項58】 前記アンプ出力検出用画素のMOSト
    ランジスタに接続される信号線は、表示に使用されない
    信号線であることを特徴とする請求項55から請求項5
    7のいずれかに記載の液晶表示装置。
  59. 【請求項59】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されかつアンプ出力転送機能を備
    えたMOS型トランジスタ回路によって画素電極を駆動
    する液晶表示装置であって、前記アンプ出力転送機能の
    出力を予め設定された所定ビットについて検出する検出
    手段と、前記検出手段の検出結果に基づいて前記アンプ
    出力転送機能の出力の検出を行った画素間で線形補間処
    理を行うこと補正手段とを有することを特徴とする液晶
    表示装置。
  60. 【請求項60】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されたアンプ出力転送機能を備え
    たMOS型トランジスタ回路によって画素電極を駆動す
    る液晶表示装置であって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    うちの一方に接続されたスイッチを前記表示用画素の構
    成に付け加えたアンプ出力検出用画素と、 前記アンプ出力検出用画素の前記MOS型アナログアン
    プ回路の出力電圧を前記アンプモニタ線及び前記信号線
    の一方を通じて読み出す読み出し回路と、 前記読み出し回路によって所定の順序で転送される前記
    MOS型アナログアンプ回路の出力電圧と基準電圧との
    差分を検出する検出回路と、 前記検出回路からの差分電圧をディジタルデータに変換
    する変換手段と、 前記変換手段でディジタル化された前記差分電圧を記憶
    する第1のメモリと、 前記第1のメモリの記憶データから全ビットの補正電圧
    を線形補間によって算出する補間手段と、 前記補間手段で算出された補正電圧を記憶する第2のメ
    モリと、 前記第2のメモリの記憶データに応じて入力画像信号に
    対して補正電圧を印加する電圧発生手段とを有すること
    を特徴とする液晶表示装置。
  61. 【請求項61】 前記アンプ出力検出用画素は、画面の
    外縁部に4点以上配設されたことを特徴とする請求項6
    0に記載の液晶表示装置。
  62. 【請求項62】 前記アンプ出力検出用画素は、画面の
    四隅に配設されていることを特徴とする請求項60また
    は請求項61に記載の液晶表示装置。
  63. 【請求項63】 前記アンプ出力検出用画素は、表示に
    使用されないダミービットに形成されていることを特徴
    とする請求項60から請求項62のいずれかに記載の液
    晶表示装置。
  64. 【請求項64】 前記補間手段は、補正電圧を算出すべ
    きビットに最も近い4点を選択して前記全ビットの補正
    電圧を線形補間によって算出するよう構成したことを特
    徴とする請求項60から請求項63のいずれかに記載の
    液晶表示装置。
  65. 【請求項65】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されたアンプ出力転送機能を備え
    たMOS型トランジスタ回路によって画素電極を駆動す
    る液晶表示装置であって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    うちの一方に接続されたスイッチを前記表示用画素の構
    成に付け加えたアンプ出力検出用画素と、 前記アンプ出力検出用画素の前記MOS型アナログアン
    プ回路の出力電圧を前記アンプモニタ線及び前記信号線
    の一方を通じて読み出す読み出し回路と、 前記読み出し回路によって所定の順序で転送される前記
    MOS型アナログアンプ回路の出力電圧と基準電圧との
    差分を検出する検出回路と、 前記検出回路からの差分電圧をディジタルデータに変換
    する変換手段と、 前記変換手段でディジタル化された前記差分電圧を記憶
    するメモリと、 前記メモリのデータから全ビットの補正電圧を線形補間
    によって算出する補間手段と、 前記補間手段で算出された補正電圧を入力画像信号に印
    加する電圧発生手段とを有することを特徴とする液晶表
    示装置。
  66. 【請求項66】 前記アンプ出力検出用画素は、画面の
    外縁部に4点以上配設されたことを特徴とする請求項6
    5に記載の液晶表示装置。
  67. 【請求項67】 前記アンプ出力検出用画素は、画面の
    四隅に配設されていることを特徴とする請求項65また
    は請求項66に記載の液晶表示装置。
  68. 【請求項68】 前記アンプ出力検出用画素は、表示に
    使用されないダミービットに形成されていることを特徴
    とする請求項65から請求項67のいずれかに記載の液
    晶表示装置。
  69. 【請求項69】 前記補間手段は、補正電圧を算出すべ
    きビットに最も近い4点を選択して前記全ビットの補正
    電圧を線形補間によって算出するよう構成したことを特
    徴とする請求項65から請求項68のいずれかに記載の
    液晶表示装置。
  70. 【請求項70】 複数の走査線と複数の信号線との各交
    点付近にそれぞれ配置されたアンプ出力転送機能を備え
    たMOS型トランジスタ回路によって画素電極を駆動す
    る液晶表示装置であって、 ゲート電極が前記走査線に接続されかつソース電極及び
    ドレイン電極の一方が前記信号線に接続されたMOSト
    ランジスタと、入力電極が前記MOSトランジスタのソ
    ース電極及びドレイン電極の他方に接続されかつ出力電
    極が画素電極に接続されたMOS型アナログアンプ回路
    と、前記MOS型アナログアンプ回路の入力電極と電圧
    保持容量電極との間に形成された電圧保持容量とからな
    る表示用画素と、 入力端が前記MOS型アナログアンプ回路の出力電極に
    接続されかつ出力端がアンプモニタ線及び前記信号線の
    うちの一方に接続されたスイッチを前記表示用画素の構
    成に付け加えたアンプ出力検出用画素と、 前記アンプモニタ線及び前記信号線のうちの一方の一端
    に接続されかつ前記アンプ出力検出用画素の前記MOS
    型アナログアンプ回路の出力を前記液晶表示装置の外部
    に出力する端子電極と、 前記液晶表示装置の外部で測定された前記MOS型アナ
    ログアンプ回路の出力電圧データを記憶するメモリと、 前記メモリの記憶データに応じて入力画像信号に対して
    補正電圧を印加する電圧発生手段とを有することを特徴
    とする液晶表示装置。
  71. 【請求項71】 前記アンプ出力検出用画素は、画面の
    外縁部に4点以上配設されたことを特徴とする請求項7
    0に記載の液晶表示装置。
  72. 【請求項72】 前記アンプ出力検出用画素は、画面の
    四隅に配設されていることを特徴とする請求項70また
    は請求項71に記載の液晶表示装置。
  73. 【請求項73】 前記アンプ出力検出用画素は、表示に
    使用されないダミービットに形成されていることを特徴
    とする請求項70から請求項72のいずれかに記載の液
    晶表示装置。
  74. 【請求項74】 前記メモリの記憶データは、前記液晶
    表示装置の外部において、前記MOS型アナログアンプ
    回路の出力電圧の測定と、前記出力電圧と基準電圧との
    差分電圧検出と、その検出結果のディジタルデータへの
    変換と、そのディジタルデータの線形補間とが行われた
    後に前記メモリへと記憶するよう構成したことを特徴と
    する請求項70から請求項73のいずれかに記載の液晶
    表示装置。
  75. 【請求項75】 前記ディジタルデータの線形補間は、
    補正電圧を算出すべきビットに最も近い4点を選択して
    行うようにしたことを特徴とする請求項74に記載の液
    晶表示装置。
  76. 【請求項76】 請求項41〜43のいずれかに記載の
    液晶表示装置において、前記アンプ出力転送機能を備え
    たMOS型トランジスタ回路は、ゲート電極が走査線に
    接続されかつソース電極及びドレイン電極の一方がN番
    目の信号線に接続された第1のMOS型トランジスタ
    と、入力電極が前記第1のMOS型トランジスタのソー
    ス電極及びドレイン電極の他方に接続されかつ出力電極
    が画素電極に接続されたアナログアンプ回路と、ゲート
    電極がスイッチ選択線に接続されかつソース電極及びド
    レイン電極の一方が前記アナログアンプ回路の出力電極
    に接続されるとともに前記ソース電極及びドレイン電極
    の他方がN+1番目の信号線に接続された第2のMOS
    型トランジスタと、前記アナログアンプ回路の入力電極
    と電圧保持容量電極との間に形成された電圧保持容量
    と、画素電極と対向電極との間でスイッチングさせる液
    晶とからなることを特徴とする液晶表示装置。
  77. 【請求項77】 請求項45〜58、60〜75のいず
    れかに記載の液晶表示装置において、前記アンプ出力検
    出用画素は、ゲート電極が走査線に接続されかつソース
    電極及びドレイン電極の一方がN番目の信号線に接続さ
    れた第1のMOS型トランジスタと、入力電極が前記第
    1のMOS型トランジスタのソース電極及びドレイン電
    極の他方に接続されかつ出力電極が画素電極に接続され
    たアナログアンプ回路と、ゲート電極がスイッチ選択線
    に接続されかつソース電極及びドレイン電極の一方が前
    記アナログアンプ回路の出力電極に接続されるとともに
    前記ソース電極及びドレイン電極の他方がN+1番目の
    信号線に接続された第2のMOS型トランジスタと、前
    記アナログアンプ回路の入力電極と電圧保持容量電極と
    の間に形成された電圧保持容量と、画素電極と対向電極
    との間でスイッチングさせる液晶とからなることを特徴
    とする液晶表示装置。
  78. 【請求項78】 請求項45〜51、60〜75のいず
    れかに記載の液晶表示装置において、前記アンプ出力検
    出用画素は、ゲート電極がM番目の走査線に接続されか
    つソース電極及びドレイン電極の一方が信号線に接続さ
    れた第1のMOS型トランジスタと、入力電極が前記第
    1のMOS型トランジスタのソース電極及びドレイン電
    極の他方に接続されかつ出力電極が画素電極に接続され
    たアナログアンプ回路と、ゲート電極がM+1番目の走
    査線に接続されかつソース電極及びドレイン電極の一方
    が前記アナログアンプ回路の出力電極に接続されるとと
    もに前記ソース電極及びドレイン電極の他方がアンプモ
    ニタ線に接続された第2のMOS型トランジスタと、前
    記アナログアンプ回路の入力電極と電圧保持容量電極と
    の間に形成された電圧保持容量と、画素電極と対向電極
    との間でスイッチングさせる液晶とからなることを特徴
    とする液晶表示装置。
  79. 【請求項79】 請求項41〜43のいずれかに記載の
    液晶表示装置において、前記アンプ出力転送機能を備え
    たMOS型トランジスタ回路は、ゲート電極が走査線に
    接続されかつソース電極及びドレイン電極の一方が信号
    線に接続された第1のMOS型トランジスタと、入力電
    極が前記第1のMOS型トランジスタのソース電極及び
    ドレイン電極の他方に接続されかつ出力電極が画素電極
    に接続されたアナログアンプ回路と、ゲート電極が前記
    走査線に接続されかつソース電極及びドレイン電極の一
    方が前記アナログアンプ回路の出録電極に接続されると
    ともに前記ソース電極及びドレイン電極の他方がアンプ
    モニタ線に接続された第2のMOS型トランジスタと、
    前記アナログアンプ回路の入力電極と電圧保持容量電極
    との間に形成された電圧保持容量と、画素電極と対向電
    極との間でスイッチングさせる液晶とからなることを特
    徴とする液晶表示装置。
  80. 【請求項80】 請求項45〜58、60〜75のいず
    れかに記載の液晶表示装置において、前記アンプ出力検
    出用画素は、ゲート電極が走査線に接続されかつソース
    電極及びドレイン電極の一方が信号線に接続された第1
    のMOS型トランジスタと、入力電極が前記第1のMO
    S型トランジスタのソース電極及びドレイン電極の他方
    に接続されかつ出力電極が画素電極に接続されたアナロ
    グアンプ回路と、ゲート電極が前記走査線に接続されか
    つソース電極及びドレイン電極の一方が前記アナログア
    ンプ回路の出録電極に接続されるとともに前記ソース電
    極及びドレイン電極の他方がアンプモニタ線に接続され
    た第2のMOS型トランジスタと、前記アナログアンプ
    回路の入力電極と電圧保持容量電極との間に形成された
    電圧保持容量と、画素電極と対向電極との間でスイッチ
    ングさせる液晶とからなることを特徴とする液晶表示装
    置。
  81. 【請求項81】 請求項52〜58、60〜75のいず
    れかに記載の液晶表示装置において、前記アンプ出力検
    出用画素は、ゲート電極が走査線に接続されかつソース
    電極及びドレイン電極の一方がN番目の信号線に接続さ
    れた第1のMOS型トランジスタと、入力電極が前記第
    1のMOS型トランジスタのソース電極及びドレイン電
    極の他方に接続されかつ出力電極が画素電極に接続され
    たアナログアンプ回路と、ゲート電極が走査線に接続さ
    れかつソース電極及びドレイン電極の一方が前記アナロ
    グアンプ回路の出録電極に接続されるとともに前記ソー
    ス電極及びドレイン電極の他方がN+1番目の信号線に
    接続された第2のMOS型トランジスタと、前記アナロ
    グアンプ回路の入力電極と電圧保持容量電極との間に形
    成された電圧保持容量と、画素電極と対向電極との間で
    スイッチングさせる液晶とからなることを特徴とする液
    晶表示装置。
  82. 【請求項82】 請求項41、45〜47、52〜5
    4、60、61、64〜66、68〜71、72〜81
    のいずれかに記載の液晶表示装置において、前記メモリ
    は揮発性メモリからなり、自装置の起動毎に、基準電圧
    に対するアンプ出力電圧の差分データ検出と、前記差分
    データの前記メモリへの書き込みとを行うようにしたこ
    とを特徴とする液晶表示装置。
  83. 【請求項83】 請求項41、45〜47、52〜5
    4、60、61、64〜66、68〜71、72〜81
    のいずれかに記載の液晶表示装置において、前記メモリ
    は書き換え可能な不揮発性メモリからなり、自装置の起
    動毎に、基準電圧に対するアンプ出力電圧の差分データ
    検出と、前記差分データの前記メモリへの書き込みとを
    行うようにしたことを特徴とする液晶表示装置。
  84. 【請求項84】 請求項41、45〜47、52〜5
    4、60、61、64〜66、68〜71、72〜81
    のいずれかに記載の液晶表示装置において、前記メモリ
    は揮発性メモリからなり、自装置に対する所定の操作に
    よって任意のタイミングで、基準電圧に対するアンプ出
    力電圧の差分データ検出と、前記差分データの前記メモ
    リへの書き込みとを行うようにしたことを特徴とする液
    晶表示装置。
  85. 【請求項85】 請求項41、45〜47、52〜5
    4、60、61、64〜66、68〜71、72〜81
    のいずれかに記載の液晶表示装置において、前記メモリ
    は書き換え可能な不揮発性メモリからなり、自装置に対
    する所定の操作によって任意のタイミングで、基準電圧
    に対するアンプ出力電圧の差分データ検出と、前記差分
    データの前記メモリへの書き込みとを行うようにしたこ
    とを特徴とする液晶表示装置。
  86. 【請求項86】 ゲート電極が走査線に接続され、ソー
    ス電極・ドレイン電極の一方が信号線に接続されたMO
    Sトランジスタと、 入力電極が前記MOSトランジスタのソース電極・ドレ
    イン電極の他方に接続され、出力電極が画素電極に接続
    され、正負電源線の一方が前記走査線に接続されたアナ
    ログアンプ回路と、 前記アナログアンプ回路の入力電極と電圧保持容量電極
    との間に形成された電圧保持容量と、 前記画素電極と対向電極との間でスイッチングさせる液
    晶素子とで構成されているアクティブマトリクス型液晶
    表示装置において、 前記走査線を形成する材料が、抵抗値の小さいメタルま
    たはメタルシリサイドを含んでいることを特徴とする液
    晶表示装置。
  87. 【請求項87】 ゲート電極が走査線に接続され、ソー
    ス電極・ドレイン電極の一方が信号線に接続されたn型
    MOSランジスタと、 入力電極が前記n型MOSトランジスタのソース電極・
    ドレイン電極の他方に接続され、出力電極が画素電極に
    接続され、正負電源線の一方が前記走査線に接続された
    アナログアンプ回路と、 前記アナログアンプ回路の入力電極と電圧保持容量電極
    との間に形成された電圧保持容量と、 前記画素電極と対向電極との間でスイッチングさせる液
    晶素子とで構成されているアクティブマトリクス型液晶
    表示装置において、 前記走査線を駆動するゲートドライバのローレベル側電
    源が負電源であることを特徴とする液晶表示装置。
  88. 【請求項88】 ゲート電極が走査線に接続され、ソー
    ス電極・ドレイン電極の一方が信号線に接続されたp型
    MOSランジスタと、 入力電極が前記p型MOSトランジスタのソース電極・
    ドレイン電極の他方に接続され、出力電極が画素電極に
    接続され、正負電源線の一方が前記走査線に接続された
    アナログアンプ回路と、 前記アナログアンプ回路の入力電極と電圧保持容量電極
    との間に形成された電圧保持容量と、 前記画素電極と対向電極との間でスイッチングさせる液
    晶素子とで構成されているアクティブマトリクス型液晶
    表示装置において、 前記走査線を駆動するゲートドライバのハイレベル側電
    源が、全ての画素において、データ信号電圧の最大値と
    前記p型MOSトランジスタのしきい値との和よりもゲ
    ート走査電圧が高くなるような電圧を供給できることを
    特徴とする液晶表示装置。
  89. 【請求項89】 前記走査線を形成する材料が、抵抗値
    の小さいメタルまたはメタルシリサイドを含んでいるこ
    とを特徴とする請求項87または88に記載の液晶表示
    装置。
  90. 【請求項90】 前記走査線を形成するメタルまたはメ
    タルシリサイドの抵抗値は画素数に略反比例することを
    特徴とする請求項86から89のいずれかに記載の液晶
    表示装置。
  91. 【請求項91】 前記走査線に接続される電源線を、当
    該画素が接続された走査線に接続するか又は当該画素が
    接続された走査線の隣接走査線に接続し、 前記走査線に接続されない方の電源線を、専用の配線で
    接続するか又は前記電圧保持容量電極若しくは前記対向
    電極に接続することを特徴とする請求項86から90の
    いずれかに記載の液晶表示装置。
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