WO2011155337A1 - 液晶装置 - Google Patents

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WO2011155337A1
WO2011155337A1 PCT/JP2011/062084 JP2011062084W WO2011155337A1 WO 2011155337 A1 WO2011155337 A1 WO 2011155337A1 JP 2011062084 W JP2011062084 W JP 2011062084W WO 2011155337 A1 WO2011155337 A1 WO 2011155337A1
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WO
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pixel
liquid crystal
switching element
sub
electrode
Prior art date
Application number
PCT/JP2011/062084
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French (fr)
Inventor
豪 鎌田
哲也 井出
誠二 大橋
昇平 勝田
Original Assignee
シャープ株式会社
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel

Definitions

  • the present invention relates to a liquid crystal device.
  • This application claims priority on June 11, 2010 based on Japanese Patent Application No. 2010-134276 for which it applied to Japan, and uses the content here.
  • a TN (Twisted Nematic) mode In a liquid crystal panel used in a liquid crystal device, a TN (Twisted Nematic) mode, a STN (Super Twisted Nematic) mode, an IPS (In-Plane Switching) mode, a VA (Vertical Alignment) mode, and an OCB (OpticalBlend) mode are used. Modes are used.
  • the VA mode is a mode in which liquid crystal molecules are aligned so as to stand perpendicular to the substrate even when the electric field applied to the liquid crystal capacitance is off.
  • FIG. 18 shows an example of the viewing angle characteristic of the ⁇ characteristic when viewed from the front (when the viewing angle is 0 degree) and the viewing angle characteristic of the ⁇ characteristic when viewed from an oblique angle of 45 degrees (when the viewing angle is 45 degrees).
  • the ⁇ characteristic when the liquid crystal device is viewed from an oblique angle is an average of the ⁇ characteristic when the gradation is bright and the ⁇ characteristic when the gradation is dark. Therefore, it is expected that the ⁇ characteristic can be improved.
  • FIG. 19 is a diagram illustrating an example of gradation characteristics when one pixel is divided into two sub-pixels and viewed obliquely.
  • FIG. 20 is a configuration diagram in which one pixel in the prior art is driven by being divided into three sub-pixels.
  • one pixel includes pixel electrodes 531 to 533 of three subpixels.
  • Switching elements 501 to 503 are connected to the pixel electrodes 531 to 533 of each subpixel.
  • the gate electrodes of the switching elements 501 to 503 are connected to a common scanning line 521.
  • the drain electrodes of the switching elements 501 to 503 are connected to the pixel electrodes 531 to 533 of the sub-pixels, respectively.
  • the source electrodes of the switching elements 501 to 503 are connected to a common data line 511.
  • a drain electrode of the switching element 504 is connected to the pixel electrode 531.
  • a source electrode of the switching element 504 is connected to the coupling electrode 541.
  • a coupling capacitor 551 is formed between the junction electrode 541 and the pixel electrode 511.
  • the potential of the subpixel A is reduced by moving the charge of the subpixel A to the coupling capacitor 541 via the switching element 504.
  • the potential of the subpixel B becomes higher than the potential at the time of writing the data line 511 due to the movement of electric charge from the subpixel A.
  • the potential of the subpixel C is maintained at the time of writing the data line 511 because there is no movement of charges. As a result, a potential difference is generated between the subpixel A to the subpixel C (see, for example, Patent Document 1).
  • Patent Document 1 has the problem that the subpixel B has the lowest gradation among the three subpixels, but luminance variation occurs when the coupling capacitance 541 is changed.
  • the coupling capacitor 541 is formed by overlapping electrodes via an insulating film, there is a problem that the coupling capacitance is likely to vary depending on the process and the luminance is likely to be uneven.
  • An object of one embodiment of the present invention is to provide a liquid crystal device that improves viewing angle characteristics while improving luminance unevenness.
  • a liquid crystal device includes a plurality of pixels each including a plurality of subpixels corresponding to a plurality of luminance regions, the plurality of pixels being arranged in a matrix.
  • a first switching element having a drain electrode connected to a pixel electrode of a first subpixel of the plurality of subpixels, and a drain electrode connected to a pixel electrode of the first subpixel;
  • Two switching elements, a plurality of scanning lines, and a control capacitor wherein the gate electrode of the first switching element and the gate electrode of the second switching element are connected to the different scanning lines, respectively, and the second switching element
  • the control capacitor is formed between the source electrode and the common wiring, and the pixel electrode of the first subpixel and the pixel electrode of the second subpixel among the plurality of subpixels are connected to each other. It is coupled in a total capacity.
  • the plurality of scanning lines are arranged in the row direction of the matrix, and further include a plurality of display signal lines for supplying display signals and a third switching element.
  • the first switching element has a gate electrode connected to the n-th scanning line (n is a natural number of 1 or more) and a source electrode connected to the m-th display signal line (m is a natural number of 1 or more).
  • a gate electrode is connected to the (n + 1) th and subsequent scanning lines, and the control capacitor is formed between a source electrode and a common wiring, and a pixel electrode of the second sub-pixel is A drain electrode of a third switching element is connected, and the third switching element has a gate electrode connected to the nth scanning line and a source electrode connected to the mth display signal line. It may be there.
  • the operation of the second switching element may have a certain time difference after the operation of the first switching element, and may be, for example, several lines ahead.
  • the liquid crystal device further includes a control unit, wherein the control unit includes the first switching element and the second switching element for the nth scanning line and the n + 1th scanning line. May be supplied with a signal for turning on at different timings.
  • the liquid crystal device further includes a fourth switching element, and the pixel electrode of the second subpixel and the pixel electrode of the third subpixel among the plurality of subpixels are coupled to each other. And the pixel electrode of the third sub-pixel is connected to the drain electrode of the fourth switching element, and the fourth switching element has a gate electrode connected to the nth scanning line and a source electrode The m-th display signal line may be connected.
  • a pixel electrode of one subpixel of the plurality of subpixels is not electrically connected to a pixel electrode of another plurality of subpixels. It may be.
  • luminance unevenness and viewing angle characteristics are obtained. Can be achieved stably.
  • FIG. 1 is a configuration diagram of an example of a liquid crystal device according to one embodiment of the present invention.
  • 1 is a perspective view illustrating a schematic configuration of a liquid crystal device according to one embodiment of the present invention. It is a figure explaining the matrix structure of the liquid crystal capacity concerning a 1st embodiment. It is a figure explaining the operation
  • FIG. 5 is a simplified representation of the equivalent circuit of FIG. 4 according to the embodiment. It is a figure explaining the operation
  • FIG. 4 is a timing chart of a liquid crystal device including three subpixels according to the embodiment. It is an example of the equivalent circuit of the liquid crystal device which divided
  • FIG. 10 is a simplified representation of the equivalent circuit of FIG. 9 according to the embodiment. 4 is a timing chart of a liquid crystal device including four sub-pixels according to the embodiment. It is an example of the equivalent circuit of the liquid crystal device which divided
  • FIG. 13 is a simplified representation of the equivalent circuit of FIG. 12 according to the embodiment. It is an example of the equivalent circuit of the liquid crystal device which divided
  • FIG. 15 is a simplified representation of the equivalent circuit of FIG. 14 according to the embodiment. 4 is a timing chart of a liquid crystal device including four sub-pixels according to the embodiment. It is a figure which shows an example of the gradation characteristic at the time of dividing
  • FIG. It is a figure which shows an example of the gradation characteristic at the time of dividing one pixel which concerns on a prior art into two sub-pixels, and seeing from diagonally. It is a block diagram which divides and drives 1 pixel which concerns on a prior art into three sub pixels.
  • FIG. 1 is a configuration diagram of an example of a liquid crystal device to which an embodiment of the present invention is applied.
  • m display signal lines (data bus lines) 3, n scanning lines (gate bus lines) 5, and n ⁇ m pixels (p (1, 1) to p (1, m), p (2,1) to p (2, m)... P (n, 1) to p (n, m)).
  • the pixel p is included in the pixel unit 31.
  • the control unit 12 controls the luminance (gradation expression) by controlling the light transmittance of each sub-pixel.
  • the control unit 12 controls the luminance (gradation expression) by controlling the light reflectance of each sub-pixel.
  • FIG. 2 is a perspective view illustrating a schematic configuration of the liquid crystal device according to the present embodiment.
  • the liquid crystal device includes a backlight 11, a polarizing plate 12, a first glass substrate 13, a TFT (thin film transistor) array 14, a liquid crystal 15, a common electrode (counter electrode) 16, and a color filter. 17, a second glass substrate 18, and a polarizing plate 19.
  • the backlight 11 irradiates light from below the first glass substrate 13.
  • the polarizing plate 12 controls light input / output to / from the first glass substrate 13 by polarization.
  • a TFT array 14 in which switching elements, pixel electrodes, and the like are formed is disposed on the first glass substrate 13.
  • Liquid crystal 15 is sealed between the pixel electrode of the TFT array 14 and the common electrode 16.
  • the color filter 17 is disposed on the common electrode 16.
  • the color filter 17 applies the respective filters for RGB and displays light based on the light reflectance or light transmittance of the liquid crystal corresponding to each controlled pixel on the liquid crystal device as RGB colors.
  • the second glass substrate 18 is disposed on the color filter 17.
  • the polarizing plate 19 arrange
  • FIG. 3 is a diagram for explaining a matrix configuration of liquid crystal capacitors in the present embodiment.
  • a plurality of pixels are arranged in a matrix.
  • Each pixel includes three sub-pixels (sometimes referred to as “sub pix”).
  • the pixel p (1, 1) includes sub-pixels sp (1, 1, 1) to sub-pixels sp (3, 1, 1).
  • FIG. 4 is an equivalent circuit diagram when the nth pixel is selected in a liquid crystal device including three subpixels in the present embodiment.
  • FIG. 5 is a simplified representation of the equivalent circuit of FIG.
  • FIG. 6 and FIG. 7 are diagrams for explaining the operation at the time of selecting the (n + 1) th pixel following the operation of the nth pixel in the liquid crystal device including three subpixels in the present embodiment. 4 to 7 show the configuration of one pixel pn.
  • the pixel pn includes three sub-pixels sp1-n to sp3-n.
  • the sub-pixels sp1-n to sp3-n are arranged adjacent to each other in the column direction.
  • Each subpixel includes a liquid crystal capacitor, a switching element on the pixel electrode, and a common electrode portion facing the pixel electrode.
  • the liquid crystal capacitor is composed of a liquid crystal material sandwiched between one pixel electrode and a common electrode facing the pixel electrode, and is expressed as an electric capacity as an electric equivalent circuit.
  • the sub-pixel sp1-n includes a liquid crystal capacitor cl1-n and a switching element T1-n.
  • the subpixel sp2-n includes a liquid crystal capacitor cl2-n and a switching element T2-n.
  • the sub-pixel sp3-n includes a liquid crystal capacitor cl3-n, a switching element T3-n, a switching element T4-n, and a second control capacitor C2-n, and further includes a liquid crystal capacitor cl2-n of the sub-pixel sp2-n.
  • a first control capacitor C1-n is provided between the liquid crystal capacitor cl3-n of the sub-pixel sp3-n.
  • the switching element is, for example, a TFT (Thin Film Transistor).
  • pixel electrodes 101 to 103 are pixel electrodes of the sub-pixels sp1-n to sp3-n. As shown in FIG. 5, only the drain electrode of the switching element T1-n is connected to the pixel electrode 101 of the sub-pixel A (sp1-n). The drain electrode of the switching element T2-n and one of the first control capacitors C1-n are connected to the pixel electrode 102 of the sub-pixel B (sp2-n). The pixel electrode 103 of the sub-pixel C (sp3-n) is connected to the drain electrode of the switching element T3-n, the other terminal of the first control capacitor C1-n, and the source electrode of the switching element T4-n. Yes.
  • the drain electrode of the switching element T4-n is connected to one terminal of the second control capacitor C2-n. That is, the pixel electrode 101 of the sub-pixel A (sp1-n) is not electrically connected to the pixel electrode 102 of the sub-pixel B (sp2-n) and the pixel electrode 103 of the sub-pixel C (sp3-n).
  • the gate electrode of the switching element T1-n is connected to the scanning line GN.
  • the source electrode of the switching element T1-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T1-n is connected to one of the liquid crystal capacitors cl1-n having a capacitive component via the pixel electrode 101.
  • the other terminal of the liquid crystal capacitor cl1-n is grounded (sometimes referred to as “com”) through a common electrode. In other words, the liquid crystal capacitor cl1-n is sandwiched between the common electrode and the pixel electrode 101.
  • the configuration of the sub pixel sp2-n (second sub pixel) will be described.
  • the gate electrode of the switching element T2-n (third switching element) is connected to the scanning line GN.
  • the source electrode of the switching element T2-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T2-n is connected to one of the liquid crystal capacitors cl2-n having a capacitive component via the pixel electrode 102 and to one terminal of the first control capacitor C1-n (coupling capacitor).
  • the other terminal of the liquid crystal capacitor cl2-n is grounded through a common electrode.
  • the source electrode of the switching element T3-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T3-n is connected to one of the liquid crystal capacitors cl3-n having a capacitive component via the pixel electrode 103 and is connected to the other terminal of the first control capacitor C1-n and the switching element T4. It is connected to the drain electrode of ⁇ n (second switching element).
  • the other terminal of the liquid crystal capacitor cl3-n is grounded through a common electrode.
  • the source electrode of the switching element T4-n is connected to one terminal of the second control capacitor C2-n.
  • the other terminal of the second control capacitor C2-n is connected to the common wiring Cs- (n + 1).
  • the gate electrode of the switching element T4-n is connected to the scanning line G- (n + 1).
  • the wiring is connected to the common wiring Cs- (n + 1) for ease of layout, the wiring may be any wiring having a fixed potential, and may be connected to the common wiring Cs-n.
  • all the common wirings may be electrically connected to the same potential, or may be independent.
  • FIG. 8 is a timing chart of a liquid crystal device including three subpixels according to this embodiment.
  • the control unit 12 controls the signal of the display signal line Sm-n to Vdata, and displays the display signal line Sm ⁇ on each source electrode of each switching element T1 to n to T3-n of each subpixel sp1-n to sp3-n.
  • Vdata is supplied from n. (FIG. 8, time t0a).
  • the control unit 12 controls the scanning line GN to the period from time t0a to t1a (rewriting period for one pixel), H level (high potential level, sometimes referred to as “Vhigh”).
  • the switching elements T1-n to T3-n are turned on, and the potential Vdata is supplied from the display signal line Sm-n to the pixel electrodes 101 to 103 constituting the liquid crystal capacitors cl1-n to cl3-n. Therefore, the potential Vdata is generated in the pixel electrodes 101 to 103 as shown in FIG.
  • the period during which the output of the scanning line Gn is H is set according to the total number of scanning lines used in the liquid crystal device. For example, the period during which the output of the scanning line Gn is H corresponds to 1 / (60 ⁇ 1080) (seconds) in a Full-HD compatible liquid crystal device.
  • the signal range of the display signal line Sm-n when the maximum gradation is displayed from the zero gradation is + Vdata to -Vdata.
  • the signal range of the signal line Sm-n is a positive potential +5 V to +1 V and a negative potential -5 V to ⁇ 1 V. This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • the control unit 12 controls the scanning line G- (n + 1) to L level (low potential level, sometimes referred to as “Vlow”), and turns off the switching element T4-n. To do. Therefore, the second control capacitor C2-n holds the potential Vx when the switching element T4-n is in the on state in the immediately preceding frame (L-1). *
  • the control unit 12 controls the scanning line Gn to the L level, turns off the switching elements T1-n to T3-n, controls the scanning line G- (n + 1) to the H level, and switches the switching element T4-n. Turn on the.
  • the liquid crystal capacitance cl1-n of the subpixel sp1-n holds the potential Vdata written during the period from t0a to t1a.
  • the switching element T4-n connected to the liquid crystal capacitor cl3-n of the sub-pixel sp3-n is in the on state, the charge held in the liquid crystal capacitor cl3-n is connected to the source electrode of the switching element T4-n.
  • the second control capacitor C2-n is moved.
  • the potential of the pixel 103 constituting the liquid crystal capacitor cl3-n decreases by ⁇ based on the period from t1a to t2a and the second control capacitor C2-n, and changes from Vdata to Vdata- ⁇ .
  • the pixel 102 constituting the liquid crystal capacitance cl2-n of the sub-pixel sp2-n has a capacitance as shown in FIGS.
  • the potential varies due to the binding.
  • the potential of the pixel 102 constituting the liquid crystal capacitor cl2-n decreases by ⁇ based on the period from t1a to t2a and the first control capacitor C1-n, and changes from Vdata to Vdata- ⁇ .
  • the liquid crystal capacitor cl2-n, the liquid crystal capacitor cl3-n, the first control capacitor C1-n, and the second control capacitor C2-n are set so that the potential of ⁇ is greater than the potential of ⁇ .
  • the control unit 12 controls the switching elements T1-n to T4-n to be turned off, and the liquid crystal capacitors cl1-n to cl3-n of the sub-pixels sp1-n to sp3-n
  • the voltage at time t2a is held until the next frame.
  • the voltage applied to the liquid crystal capacitance of each sub-pixel after t2a is as follows.
  • the voltage of the liquid crystal capacitor cl1-n of the sub-pixel sp1-n is larger than the voltage of the liquid crystal capacitor cl2-n of the sub-pixel sp2-n.
  • the voltage of the liquid crystal capacitor cl2-n of the sub-pixel sp2-n is larger than the voltage of the liquid crystal capacitor cl3-n of the sub-pixel sp3-n.
  • the operation for the L + 1 frame is after time t0b in FIG. 8, and the control unit 12 supplies the display signal line Sm-n with a potential having a polarity opposite to that for the L frame, that is, -Vdata. Therefore, a potential opposite to that in the L frame is generated in each of the subpixels sp1-n to sp3-n.
  • the control unit 12 controls the switching elements T1-n to T3-n to be in the on state during the period from the time t0b to t1b, and the pixel electrodes constituting the liquid crystal capacitors cl1-n to cl3-n.
  • the potential -Vdata is supplied to the display signal lines Sm-n to 101-103.
  • the control unit 12 turns off the switching elements T1-n to T3-n, and turns on the switching element T4-n during the time t1b to t2b, so that Similarly, a potential difference is generated between the sub-pixels to realize gradation expression.
  • one frame is 1/60 second in a liquid crystal device driven at 60 Hz, for example.
  • the areas of the pixel electrodes 101 to 103 of the sub-pixels sp1-n to sp3-n may all be the same, for example.
  • the area of the pixel electrode 101: the area of the pixel electrode 102: the area of the pixel electrode 103 may be 1: 1.5: 2.
  • the reason is as follows.
  • the potential of the pixel electrode 102-n constituting the liquid crystal capacitor cl2-n is lowered from Vdata to Vdata- ⁇ by capacitive coupling. Accordingly, the larger the pixel electrode of the liquid crystal capacitor cl3-n to which the switching element T4-n is connected, the easier it is to lower the voltage of the liquid crystal capacitor cl2-n. Further, in view angle characteristics, it is desirable that the area of a pixel that functions at a high gradation is large.
  • the control unit 12 writes potentials to the pixel electrodes 101 to 103 constituting the liquid crystal capacitors cl1-n to cl3-n of each sub-pixel, and then is connected to the second control capacitor C2-n.
  • the switching element T4-n By controlling the switching element T4-n, the voltage of the liquid crystal capacitor cl3-n is changed, and further, the first control capacitor C1-n connected between the liquid crystal capacitor cl2-n and the liquid crystal capacitor cl3-n. Is used to vary the voltage of the liquid crystal capacitor cl2-n.
  • the liquid crystal capacitance cl1-n of the sub-pixel sp1-n is not boosted for gradation expression after writing, and thus has an effect of being less likely to be uneven at a low gradation.
  • the first control capacitor C1-n between the liquid crystal capacitor cl2-n of the sub-pixel sp2-n and the liquid crystal capacitor cl3-n of the sub-pixel sp3-n is a switching element for control because of simple capacitive coupling. Etc., there is an effect that the aperture ratio does not decrease, and since the potential is less likely to fluctuate, luminance unevenness can be improved.
  • the liquid crystal capacitors cl1-n to cl3-n of all the sub-pixels sp1-n to sp3-n are connected to the display signal line Sm-n via the switching elements T1-n to T3-n. Connected. Therefore, as compared with the method in which the coupling capacitors are connected to each of the plurality of sub-pixels and controlled by one switching element, each of the liquid crystal capacitors cl1-n to cl3-n is not floating, so that there is an effect that no burn-in occurs. .
  • the sub-pixel sp2-n is also compared with the sub-pixel sp2-n as compared with the method in which the sub-pixel sp2-n includes a switching element and a control capacitor for changing the potential in the same manner as the sub-pixel sp3-n. Since the first control capacitor is only formed between the pixel electrode 102 and the pixel electrode 103 of the sub-pixel sp3-n, the structure can be simplified and the aperture ratio can be suppressed. Further, a coupling capacitor is formed for each of the subpixel sp2-n and the subpixel sp3-n, and each coupling capacitor is controlled by each switching element connected to the scanning line of the previous pixel to generate a potential difference. Compared with the method, the structure can be simplified, so that there is an effect of suppressing a decrease in the aperture ratio.
  • the second embodiment relates to a liquid crystal device in which one pixel is divided into four subpixels.
  • the second embodiment will be described with reference to FIGS.
  • FIG. 9 is an example of an equivalent circuit of a liquid crystal device in which one pixel in this embodiment is divided into four sub-pixels.
  • FIG. 10 is a simplified representation of the equivalent circuit of FIG.
  • pixel electrodes 201 to 204 are pixel electrodes of the sub-pixels sp11-n to sp14-n.
  • the gate electrode of the switching element T11-n of the sub-pixel sp11-n is connected to the scanning line Gn.
  • the source electrode of the switching element T11-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T11-n is connected to one of the liquid crystal capacitors cl11-n via the pixel electrode 201.
  • the other terminal of the liquid crystal capacitor cl11-n is grounded through a common electrode.
  • the pixel electrode 201 is not electrically connected to the pixel electrodes 202 to 204.
  • the gate electrode of the switching element T12-n of the subpixel sp12-n (third subpixel) is connected to the scanning line GN.
  • the source electrode of the switching element T12-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T12-n is connected to one of the liquid crystal capacitors cl12-n through the pixel electrode 202 and to one terminal of the first control capacitor C11-n (coupling capacitor).
  • the other terminal of the liquid crystal capacitor cl12-n is grounded through a common electrode.
  • the gate electrode of the switching element T13-n (third switching element) of the sub-pixel sp13-n (second sub-pixel) is connected to the scanning line GN.
  • the source electrode of the switching element T13-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T13-n is connected to one of the liquid crystal capacitors cl13-n via the pixel electrode 203 and connected to the other terminal of the first control capacitor C11-n and the second control capacitor C12-n. It is connected to one terminal of n (coupling capacitance). The other terminal of the liquid crystal capacitor cl13-n is grounded through a common electrode.
  • the gate electrode of the switching element T14-n (first switching element) of the sub-pixel sp14-n (first sub-pixel) is connected to the scanning line GN.
  • the source electrode of the switching element T14-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T14-n is connected to one of the liquid crystal capacitors cl14-n via the pixel electrode 204 and to the other terminal of the second control capacitor C12-n, and the switching element T15-n (first element) 2 switching element).
  • the other terminal of the liquid crystal capacitor cl14-n is grounded through the common electrode.
  • the source electrode of the switching element T15-n is connected to one terminal of the third control capacitor C13-n.
  • the other terminal of the third control capacitor C13-n is connected to the common wiring Cs- (n + 1).
  • the gate electrode of the switching element T15-n is connected to the scanning line G- (n + 1).
  • FIG. 11 is a timing chart of a liquid crystal device including four subpixels according to this embodiment.
  • the control unit 12 controls the signal of the display signal line Sm-n to Vdata (FIG. 11, time t0a).
  • the control unit 12 controls the scanning line Gn to the H level (Vhigh) during the period from time t0a to t1a (rewrite period for one pixel), and the switching elements T11-n to T14-n are turned on.
  • the potential Vdata is supplied from the display signal line Sm-n to the pixel electrodes 201 to 204 constituting the sub-pixels sp11-n to sp14-n.
  • the control unit 12 controls the scanning line G- (n + 1) to the L level and turns off the switching element T15-n.
  • the control unit 12 controls the scanning line Gn to the L level, turns off the switching elements T11-n to T14-n, controls the scanning line G- (n + 1) to the H level, and switches the switching element T15-n. Turn on the.
  • the liquid crystal capacitor cl11-n of the subpixel sp11-n holds the magnitude Vdata of the potential written during the period from t0a to t1a.
  • the switching element T15-n connected to the liquid crystal capacitor cl14-n of the sub-pixel sp14-n is in the on state, the charge held in the liquid crystal capacitor cl14-n is connected to the source electrode of the switching element T15-n.
  • the third control capacitor C13-n is moved.
  • the potential of the pixel 204 constituting the liquid crystal capacitor cl14-n decreases by ⁇ based on the period from t1a to t2a and the third control capacitor C13-n, and changes from Vdata to Vdata- ⁇ .
  • the pixel 203 constituting the liquid crystal capacitor cl13-n of the sub pixel sp13-n is capacitively coupled as shown in FIG.
  • the potential of the pixel 203 constituting the liquid crystal capacitor cl13-n decreases by ⁇ based on the period t1a to t2a and the second control capacitor C12-n, and changes from Vdata to Vdata- ⁇ .
  • the capacitance of each liquid crystal capacitor, the second control capacitor C12-n, and the third control capacitor C13-n is set so that the potential of ⁇ is larger than the potential of ⁇ .
  • the pixel 202 constituting the liquid crystal capacitor cl12-n of the subpixel sp12-n is capacitively coupled as shown in FIG.
  • the potential of the pixel 201 constituting the liquid crystal capacitor cl11-n decreases by ⁇ based on the period from t1a to t2a and the second control capacitor C12-n, and changes from Vdata to Vdata- ⁇ .
  • each liquid crystal capacitor, the first control capacitor C11-n, and the second control capacitor C12-n is set so that the potential of ⁇ is greater than the potential of ⁇ .
  • the values of ⁇ , ⁇ , and ⁇ vary greatly depending on the characteristics of the liquid crystal material, the area ratio of each electrode, the output voltage of the driver, and the like. For example, in the case of a liquid crystal driven at about 5V to 7V, In general, each potential difference is designed to be 0.25V to 1V.
  • the voltage applied to the liquid crystal capacitance of each sub-pixel after time t2a is as follows.
  • the voltage of the liquid crystal capacitor cl11-n of the subpixel sp11-n is larger than the voltage of the liquid crystal capacitor cl12-n of the subpixel sp12-n.
  • the voltage of the liquid crystal capacitor cl12-n of the subpixel sp12-n is larger than the voltage of the liquid crystal capacitor cl13-n of the subpixel sp13-n.
  • the voltage of the liquid crystal capacitor cl13-n of the sub-pixel sp13-n is higher than the voltage of the liquid crystal capacitor cl14-n of the sub-pixel sp14-n.
  • the areas of the pixel electrodes 201 to 204 of the sub-pixels sp11-n to sp14-n may all be the same, for example.
  • the area of the pixel electrode 204 may be larger than the other pixel electrodes 201 to 203.
  • the control unit 12 writes potentials to the pixel electrodes 201 to 204 constituting the liquid crystal capacitors cl11-n to cl14-n of each sub-pixel, and then is connected to the third control capacitor C13-n.
  • the switching element T15-n By controlling the switching element T15-n, the voltage of the liquid crystal capacitor cl14-n is changed, and further, the second control capacitor C12-n connected between the liquid crystal capacitor cl14-n and the liquid crystal capacitor c13-n. Is used to vary the voltage, and the voltage is varied using the first control capacitor C11-n connected between the liquid crystal capacitor cl13-n and the liquid crystal capacitor c12-n.
  • one pixel is divided into four sub-pixels to express four gradations, so that viewing angle characteristics can be improved.
  • the liquid crystal capacitor cl11-n of the sub-pixel sp11-n is not boosted for gradation expression after writing, and thus has an effect of being less likely to be uneven at a low gradation.
  • the first control capacitor C11-n between the liquid crystal capacitor cl12-n of the sub-pixel sp12-n and the liquid crystal capacitor cl13-n of the sub-pixel sp13-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed.
  • the second control capacitor C12-n between the liquid crystal capacitor cl13-n of the sub-pixel sp13-n and the liquid crystal capacitor cl14-n of the sub-pixel sp14-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed. Therefore, there is an effect that the aperture ratio does not decrease, and since the potential is not easily changed, uneven luminance can be improved.
  • the liquid crystal capacitors cl11-n to cl14-n of all the sub-pixels sp11-n to sp14-n are connected via the switching elements T11-n to T14-n. Since the liquid crystal capacitors cl11-n to cl14-n are not floated, there is an effect that no burn-in occurs.
  • the third embodiment is another embodiment of the liquid crystal device in which one pixel is divided into four subpixels.
  • the third embodiment will be described with reference to FIGS.
  • FIG. 12 is an equivalent circuit of a liquid crystal device in which one pixel according to this embodiment is divided into four sub-pixels.
  • FIG. 13 is a simplified representation of the equivalent circuit of FIG.
  • the pixel electrodes 301 to 304 are the pixel electrodes of the subpixels sp21-n to sp24-n. As shown in FIGS. 12 and 13, the difference from the second embodiment is the configuration of the sub-pixel sp22-n to sub-pixel sp24-n.
  • the gate electrode of the switching element T12-n of the sub-pixel sp22-n is connected to the scanning line Gn.
  • the source electrode of the switching element T12-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T12-n is connected to one of the liquid crystal capacitors cl12-n through the pixel electrode 302 and to one terminal of the first control capacitor C21-n.
  • the other terminal of the liquid crystal capacitor cl12-n is grounded through a common electrode.
  • the gate electrode of the switching element T24-n (first switching element) of the subpixel sp24-n (first subpixel) is connected to the scanning line GN.
  • the source electrode of the switching element T24-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T24-n is connected to one of the liquid crystal capacitors cl24-n through the pixel electrode 304 and connected to the other terminal of the first control capacitor C21-n and the second control capacitor C22- It is connected to one terminal of n (coupling capacitance) and connected to the drain electrode of the switching element T25-n.
  • the other terminal of the liquid crystal capacitor cl24-n is grounded through a common electrode.
  • the source electrode of the switching element T25-n is connected to one terminal of the third control capacitor C23-n.
  • the other terminal of the third control capacitor C23-n is connected to the common wiring Cs- (n + 1).
  • the gate electrode of the switching element T25-n is connected to the scanning line G- (n + 1).
  • the gate electrode of the switching element T23-n of the subpixel sp23-n is connected to the scanning line GN.
  • the source electrode of the switching element T23-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T23-n is connected to one of the liquid crystal capacitors cl23-n through the pixel electrode 303 and to the other terminal of the second control capacitor C22-n.
  • the other terminal of the liquid crystal capacitor cl23-n is grounded through a common electrode.
  • the first control capacitor C21 ⁇ is provided between the pixel electrode 304 of the subpixel sp24-n corresponding to the first subpixel and the pixel electrode 202 of the subpixel sp22-n.
  • n (coupling capacity) is formed.
  • a second control capacitor C22-n (coupling capacitor) is formed between the pixel electrode 304 of the subpixel sp24-n corresponding to the first subpixel and the pixel electrode 303 of the subpixel sp23-n. . Therefore, the sub pixel sp22-n or the sub pixel sp23-n corresponds to the second sub pixel, and the switching element T12-n or the switching element T23-n corresponds to the second switching element.
  • the control unit 12 controls the signal of the display signal line Sm-n to Vdata (FIG. 11, time t0a).
  • the control unit 12 controls the scanning line Gn to the H level (Vhigh) during the period from time t0a to t1a (rewrite period for one pixel), and switching elements T11-n to T12-n, T23- n to T24-n are turned on, and the potential Vdata is written to each of the subpixels sp21-n to sp24-n.
  • the control unit 12 controls the scanning line G- (n + 1) to the L level and turns off the switching element T25-n.
  • the control unit 12 controls the scanning line Gn to the L level, turns off the switching elements T11-n to T12-n, T23-n to T24-n, and sets the scanning line G- (n + 1) to the H level. And the switching element T25-n is turned on.
  • the liquid crystal capacitor cl11-n of the subpixel sp21-n holds the magnitude Vdata of the potential written during the period from t0a to t1a.
  • the switching element T25-n connected to the liquid crystal capacitor cl24-n of the sub-pixel sp24-n is in the on state, the charge held in the liquid crystal capacitor cl24-n is connected to the source electrode of the switching element T25-n.
  • the third control capacitor C23-n is moved.
  • the potential of the pixel 304 constituting the liquid crystal capacitor cl24-n decreases by ⁇ based on the period t1a to t2a and the third control capacitor C23-n, and changes from Vdata to Vdata- ⁇ .
  • the potential of the pixel 303 constituting the liquid crystal capacitor cl23-n of the subpixel sp23-n varies due to capacitive coupling. . Therefore, the potential of the pixel 303 constituting the liquid crystal capacitor cl23-n decreases by ⁇ based on the period from t1a to t2a and the second control capacitor C22-n, and changes from Vdata to Vdata- ⁇ .
  • the capacitances of the second control capacitor C22-n and the third control capacitor C23-n are set so that the potential of ⁇ is larger than the potential of ⁇ .
  • the potential of the pixel 302 constituting the liquid crystal capacitor cl12-n of the sub-pixel sp12-n varies due to capacitive coupling. . Therefore, the potential of the pixel 302 constituting the liquid crystal capacitor cl12-n decreases by ⁇ based on the period t1a to t2a and the first control capacitor C21-n, and changes from Vdata to Vdata- ⁇ .
  • the capacitances of the first control capacitor C21-n and the second control capacitor C22-n are set so that the potential of ⁇ is larger than the potential of ⁇ .
  • the voltage applied to the liquid crystal capacitance of each sub-pixel after time t2a is as follows.
  • the voltage of the liquid crystal capacitor cl11-n of the subpixel sp11-n is larger than the voltage of the liquid crystal capacitor cl12-n of the subpixel sp12-n.
  • the voltage of the liquid crystal capacitor cl12-n of the subpixel sp12-n is larger than the potential of the liquid crystal capacitor cl23-n of the subpixel sp23-n.
  • the voltage of the liquid crystal capacitor cl23-n of the subpixel sp23-n is higher than the voltage of the liquid crystal capacitor cl24-n of the subpixel sp24-n.
  • the areas of the pixel electrodes 301 to 204 of the sub-pixels sp21-n to sp24-n may all be the same, for example.
  • the area of the pixel electrode 304 may be made larger than the other pixel electrodes 301 to 303.
  • the control unit 12 writes the potential to the pixel electrodes 301 to 304 constituting the liquid crystal capacitors cl11-n to cl12-n and cl23-n to cl24-n of each sub-pixel, and then performs the third operation.
  • the switching element T25-n connected to the control capacitor C23-n By controlling the switching element T25-n connected to the control capacitor C23-n, the voltage of the liquid crystal capacitor cl24-n is changed, and further, connected between the liquid crystal capacitor cl24-n and the liquid crystal capacitor c23-n.
  • the voltage is varied using the second control capacitor C22-n, and the voltage is varied using the first control capacitor C21-n connected between the liquid crystal capacitor cl23-n and the liquid crystal capacitor c12-n.
  • one pixel is divided into four sub-pixels to express four gradations, so that viewing angle characteristics can be improved.
  • the liquid crystal capacitor cl11-n of the sub-pixel sp11-n is not boosted for gradation expression after writing, and thus has an effect of being less likely to be uneven at a low gradation.
  • the first control capacitor C21-n between the liquid crystal capacitor cl12-n of the subpixel sp12-n and the liquid crystal capacitor cl24-n of the subpixel sp24-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed.
  • the second control capacitor C22-n between the liquid crystal capacitor cl23-n of the sub-pixel sp23-n and the liquid crystal capacitor cl24-n of the sub-pixel sp24-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed. Therefore, there is an effect that the aperture ratio does not decrease, and since the potential is not easily changed, luminance unevenness can be improved.
  • the fourth embodiment relates to a liquid crystal device in which one pixel is divided into five subpixels.
  • the fourth embodiment will be described with reference to FIGS.
  • FIG. 14 is an example of an equivalent circuit of a liquid crystal device in which one pixel in this embodiment is divided into five subpixels.
  • FIG. 15 is a simplified representation of the equivalent circuit of FIG.
  • the pixel electrodes 401 to 405 are pixel electrodes of the sub-pixels sp41-n to sp45-n.
  • the gate electrode of the switching element T41-n of the sub-pixel sp41-n is connected to the scanning line GN.
  • the source electrode of the switching element T41-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T41-n is connected to one of the liquid crystal capacitors cl41-n via the pixel electrode 401.
  • the other terminal of the liquid crystal capacitor cl41-n is grounded through a common electrode.
  • the pixel electrode 401 is not electrically connected to the pixel electrodes 402 to 405.
  • the gate electrode of the switching element T42-n of the subpixel sp42-n is connected to the scanning line GN.
  • the source electrode of the switching element T42-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T42-n is connected to one of the liquid crystal capacitors cl42-n via the pixel electrode 402 and to one terminal of the first control capacitor C41-n.
  • the other terminal of the liquid crystal capacitor cl42-n is grounded through a common electrode.
  • the gate electrode of the switching element T43-n of the subpixel sp43-n (third subpixel) is connected to the scanning line GN.
  • the source electrode of the switching element T43-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T43-n is connected to one of the liquid crystal capacitors cl43-n via the pixel electrode 403 and connected to the other terminal of the first control capacitor C41-n and the second control capacitor C42- It is connected to one terminal of n (coupling capacitance).
  • the other terminal of the liquid crystal capacitor cl43-n is grounded through a common electrode.
  • the gate electrode of the switching element T44-n (third switching element) of the sub-pixel sp44-n (first sub-pixel) is connected to the scanning line GN.
  • the source electrode of the switching element T44-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T44-n is connected to one of the liquid crystal capacitors cl44-n via the pixel electrode 404 and connected to the other terminal of the second control capacitor C42-n and the third control capacitor C43- It is connected to one terminal of n (coupling capacitance).
  • the other terminal of the liquid crystal capacitor cl44-n is grounded through a common electrode.
  • the gate electrode of the switching element T45-n (first switching element) of the sub-pixel sp45-n (first sub-pixel) is connected to the scanning line GN.
  • the source electrode of the switching element T45-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T45-n is connected to one end of the liquid crystal capacitor cl45-n via the pixel electrode 405 and connected to the other terminal of the third control capacitor C43-n and the switching element T46-n 2 switching element).
  • the other terminal of the liquid crystal capacitor cl46-n is grounded through the common electrode.
  • the source electrode of the switching element T46-n is connected to one terminal of the fourth control capacitor C44-n.
  • the other terminal of the fourth control capacitor C44-n is connected to the common wiring Cs- (n + 1).
  • the gate electrode of the switching element T46-n is connected to the scanning line G- (n + 1).
  • FIG. 16 is a timing chart of a liquid crystal device including five subpixels in the present embodiment.
  • the control unit 12 controls the signal of the display signal line Sm-n to Vdata (FIG. 16, time t0a).
  • the control unit 12 controls the scanning line Gn to the H level (Vhigh) during the period from time t0a to t1a (rewriting period for one pixel), and the switching elements T41-n to T45-n are turned on.
  • the potential Vdata is supplied from the display signal line Sm-n to the pixel electrodes 401 to 405 constituting the subpixels sp41-n to sp45-n.
  • the control unit 12 controls the scanning line G- (n + 1) to the L level and turns off the switching element T46-n.
  • the control unit 12 controls the scanning line Gn to the L level, turns off the switching elements T41-n to T45-n, controls the scanning line G- (n + 1) to the H level, and switches the switching element T46-n. Turn on the.
  • the liquid crystal capacitor cl41-n of the sub pixel sp41-n holds the magnitude Vdata of the potential written during the period from t0a to t1a.
  • the switching element T46-n connected to the liquid crystal capacitor cl45-n of the sub-pixel sp45-n is in the on state, the charge held in the liquid crystal capacitor cl45-n is connected to the source electrode of the switching element T46-n. It moves to the fourth control capacitor C44-n.
  • the potential of the pixel 405 constituting the liquid crystal capacitor cl45-n decreases by ⁇ based on the period from t1a to t2a and the fourth control capacitor C44-n, and changes from Vdata to Vdata- ⁇ .
  • the pixel 404 constituting the liquid crystal capacitor cl44-n of the subpixel sp44-n has a potential due to capacitive coupling. Fluctuates. For this reason, the potential of the pixel 404 constituting the liquid crystal capacitor cl44-n decreases by ⁇ based on the period from t1a to t2a and the third control capacitor C43-n, and changes from Vdata to Vdata- ⁇ .
  • the capacitances of the third control capacitor C43-n and the fourth control capacitor C44-n are set so that the potential of ⁇ is larger than the potential of ⁇ .
  • the pixel 403 constituting the liquid crystal capacitor cl43-n of the subpixel sp43-n is capacitively coupled as shown in FIG.
  • the potential of the pixel 403 constituting the liquid crystal capacitor cl43-n decreases by ⁇ based on the period from t1a to t2a and the second control capacitor C42-n, and changes from Vdata to Vdata- ⁇ .
  • the capacitances of the second control capacitor C42-n and the third control capacitor C43-n are set so that the potential of ⁇ is greater than the potential of ⁇ .
  • the pixel 402 constituting the liquid crystal capacitor cl42-n of the sub pixel sp42-n is capacitively coupled as shown in FIG.
  • the potential of the pixel 402 constituting the liquid crystal capacitor cl42-n decreases by ⁇ based on the period t1a to t2a and the first control capacitor C41-n, and changes from Vdata to Vdata- ⁇ .
  • the capacities of the first control capacitor C41-n and the second control capacitor C42-n are set so that the potential of ⁇ is larger than the potential of ⁇ .
  • the voltage applied to the liquid crystal capacitance of each sub-pixel during the period from t1a to t2a is as follows.
  • the voltage of the liquid crystal capacitor cl41-n of the subpixel sp41-n is higher than the voltage of the liquid crystal capacitor cl42-n of the subpixel sp42-n.
  • the voltage of the liquid crystal capacitor cl42-n of the subpixel sp42-n is higher than the voltage of the liquid crystal capacitor cl43-n of the subpixel sp43-n.
  • the voltage of the liquid crystal capacitor cl43-n of the subpixel sp43-n is larger than the voltage of the liquid crystal capacitor cl44-n of the subpixel sp44-n.
  • the voltage of the liquid crystal capacitor cl44-n of the subpixel sp44-n is larger than the voltage of the liquid crystal capacitor cl45-n of the subpixel sp45-n.
  • the areas of the pixel electrodes 401 to 405 of the sub-pixels sp42-n to sp45-n may all be the same, for example.
  • the area of the pixel electrode 405 may be larger than the other pixel electrodes 401 to 404.
  • control unit 12 writes a potential to the pixel electrodes 401 to 405 constituting the liquid crystal capacitors cl41-n to cl45-n of each sub-pixel, and then is connected to the fourth control capacitor C44-n.
  • the switching element T46-n By controlling the switching element T46-n, the voltage of the liquid crystal capacitor cl45-n is changed, and further, a third control capacitor C43-n connected between the liquid crystal capacitor cl45-n and the liquid crystal capacitor c44-n.
  • the second control capacitor C42-n connected between the liquid crystal capacitor cl44-n and the liquid crystal capacitor cl43-n is used to vary the voltage, so that the liquid crystal capacitor cl43-n and the liquid crystal capacitor cl42
  • the voltage is varied using the first control capacitor C41-n connected between ⁇ n.
  • the liquid crystal capacitance cl41-n of the sub-pixel sp41-n is not boosted for gradation expression after writing, and thus has an effect of being less likely to be uneven at a low gradation.
  • the first control capacitor C41-n between the liquid crystal capacitor cl42-n of the sub-pixel sp42-n and the liquid crystal capacitor cl43-n of the sub-pixel sp43-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed.
  • the second control capacitor C42-n between the liquid crystal capacitor cl43-n of the subpixel sp43-n and the liquid crystal capacitor cl44-n of the subpixel sp44-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed.
  • the third control capacitor C43-n between the liquid crystal capacitor cl44-n of the sub-pixel sp44-n and the liquid crystal capacitor cl45-n of the sub-pixel sp45-n is a switching element for control because of simple capacitive coupling. Etc. need not be formed. Therefore, there is an effect that the aperture ratio does not decrease, and since the potential is not easily changed, luminance unevenness can be improved.
  • the liquid crystal capacitors cl41-n to cl45-n of all the sub-pixels sp41-n to sp45-n are connected via the switching elements T41-n to T45-n. Since the liquid crystal capacitors cl41-n to cl45-n are not floating, there is an effect that no burn-in occurs.
  • the sub-pixel sp45-n corresponds to the sixth sub-pixel (sub pix F).
  • a pixel (sub pix E) is formed.
  • a first control capacitor is formed between the liquid crystal capacitors of the second subpixel and the third subpixel.
  • a second control capacitor is formed between the liquid crystal capacitors of the third subpixel and the fourth subpixel.
  • a third control capacitor is formed between the liquid crystal capacitors of the fourth subpixel and the fifth subpixel.
  • a fourth control capacitor is formed between the liquid crystal capacitors of the fifth subpixel and the sixth subpixel.
  • a fifth control capacitor is formed on the source electrode of the switching element connected to the liquid crystal capacitor of the sixth sub-pixel.
  • FIG. 17 is a diagram showing an example of gradation characteristics when one pixel is divided into a plurality of sub-pixels and viewed obliquely.
  • “Local ⁇ ” is an index that takes a logarithm of the normalized transmittance with respect to gradation and further represents a local ⁇ value, and is defined as the following equation (1).
  • T GS1 is a normalized transmittance corresponding to the gradation GS1
  • T GS2 is a normalized transmittance corresponding to the gradation GS2.
  • the ⁇ value changes abruptly around the gradation 150, for example, as indicated by a broken line L1.
  • the variation of the ⁇ value with respect to the gradation decreases as indicated by the solid line L2.
  • the variation of the ⁇ value with respect to the gradation is further reduced as indicated by the dotted line L3.
  • one pixel is divided into three or more subpixels, and a potential difference is generated in the divided subpixels to perform gradation expression, which is viewed obliquely. In this case, it is possible to suppress a phenomenon in which the luminance rapidly changes.
  • a program for realizing the function of the control unit 12 in FIG. 1 of the embodiment is recorded on a computer-readable recording medium, and the program recorded on the recording medium is read into a computer system and executed. You may perform the process of each part.
  • the “computer system” includes an OS and hardware such as peripheral devices. Further, the “computer system” includes a homepage providing environment (or display environment) if a WWW system is used.
  • the “computer-readable recording medium” refers to a storage device such as a flexible medium, a magneto-optical disk, a portable medium such as a ROM or a CD-ROM, and a hard disk incorporated in a computer system.
  • the “computer-readable recording medium” dynamically holds a program for a short time like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line.
  • a network such as the Internet or a communication line such as a telephone line.
  • it also includes those that hold a program for a certain period of time, such as a volatile memory inside a computer system serving as a server or client in that case.
  • the program may be a program for realizing a part of the functions described above, and may be a program capable of realizing the functions described above in combination with a program already recorded in a computer system.
  • the present invention when one pixel is divided into three or more sub-pixels and a gradation is expressed by generating a potential difference in the divided sub-pixels, luminance unevenness and viewing angle characteristics are stabilized. Can be achieved.

Abstract

　この液晶装置は、複数の輝度領域に対応した複数のサブ画素から各々が構成される複数の画素であって、マトリクス状に配置された複数の画素と、前記複数のサブ画素のうち第１のサブ画素の画素電極にドレイン電極が接続されている第１スイッチング素子と、前記第１のサブ画素の画素電極にドレイン電極が接続されている第２スイッチング素子と、複数の走査線と、制御容量とを備え、前記第１スイッチング素子のゲート電極と前記第２スイッチング素子のゲート電極とが各々異なる前記走査線に接続され、前記第２スイッチング素子は、ソース電極とコモン配線との間に前記制御容量が形成され、前記第１のサブ画素の画素電極と前記複数のサブ画素のうち第２のサブ画素の画素電極とが結合容量で結合されている。

Description

液晶装置
　本発明は、液晶装置に関する。
　本願は、２０１０年６月１１日に、日本に出願された特願２０１０－１３４２７６号に基づき優先権を主張し、その内容をここに援用する。
　液晶装置に用いられる液晶パネルにおいて、液晶分子配列としてＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｅｎｄ）モード等が用いられている。ＶＡモードは、液晶容量にかかる電界がオフの場合にも液晶分子が基板に対して垂直に立つように配向させるモードである。
　図１８は、正面から見た場合（視野角０度の場合）のγ特性の視野角特性と斜め４５度から見た場合（視野角４５度の場合）のγ特性の視野角特性の一例を示す図である。図１８において、横軸は階調の値であり、縦軸はγの値である。これらのモードを用いた液晶装置では、図１８の実線で示すように正面から見た場合と比較して、図１８の点線で示すよう斜め、例えば４５度から液晶装置を見た場合のγ特性が下がる。これは特に低～中間調において、正面よりも斜めからの輝度が増す現象であり、結果として画像全体が白っぽくなり、色が薄くなってしまう。
　この視野角改善のため、１画素を複数の画素に分割するマルチ画素技術が導入されている。現在用いられているのは２分割のマルチ画素である。このため、視野角改善の効果が十分ではない。例えば、１画素を２分割した場合、電位差により片方のサブ画素が明るく表示され、他方のサブ画素が暗く表示される。このように２つのサブ画素間で輝度差を生じさせているため、液晶装置を斜めから見たときのγ特性は、階調が明るい場合のγ特性と階調が暗い場合のγ特性を平均したものとなるので、γ特性を改善できることが期待される。
　１画素を２つのサブ画素に分割した場合、上記した輝度が増す現象が二つのサブ画素により二つの階調域に分配される。よって、それぞれのサブ画素における上記現象が抑えられ、結果として斜め方向から見た場合の視野角が改善される。しかし、画素を２分割した場合では、二つ目のサブ画素の輝度が上昇する階調領域での斜めからの輝度変化が大きすぎるため、図１９のように斜めから見た場合のγ特性は、全階調において一様ではない。図１９は、１画素を２つのサブ画素に分割し斜めから見た場合の階調特性の一例を示す図である。
　このような１画素を２つのサブ画素に分割した場合よりさらに視野角特性の改善を行うため、１画素を３個以上のサブ画素にする手法が提案されている。図２０は、従来技術における１画素を３つのサブ画素に分割して駆動する構成図である。図２０のように、１画素は、３つのサブ画素の画素電極５３１～５３３を備えている。各サブ画素の画素電極５３１～５３３にはスイッチング素子５０１～５０３が接続されている。また、各スイッチング素子５０１～５０３の各ゲート電極は共通の走査線５２１に接続されている。各スイッチング素子５０１～５０３の各ドレイン電極はそれぞれ各サブ画素の画素電極５３１～５３３に接続されている。各スイッチング素子５０１～５０３の各ソース電極は共通のデータ線５１１に接続されている。画素電極５３１にはスイッチング素子５０４のドレイン電極が接続されている。スイッチング素子５０４のソース電極が結合電極５４１に接続されている。また、接合電極５４１と画素電極５１１の間には結合容量５５１が形成されている。
　図２０の構成においては、スイッチング素子５０４経由でサブ画素Ａの電荷を、結合容量５４１に移動させることでサブ画素Ａの電位の大きさが小さくなる。一方、サブ画素Ｂの電位は、サブ画素Ａからの電荷の移動によりデータ線５１１の書き込み時の電位より大きくなる。また、サブ画素Ｃの電位については、電荷の移動がないためデータ線５１１の書き込み時の電位が保たれる。この結果、サブ画素Ａ～サブ画素Ｃの間に電位差を生じさせる（例えば、特許文献１参照）。
特開２００５－６２８８２号公報
　しかしながら、特許文献１の従来技術では、サブ画素Ｂが３つのサブ画素の中で最も低い階調であるが、結合容量５４１の変動を受けると輝度のムラが生じるという問題点があった。また、結合容量５４１は、絶縁膜を介した電極の重なりで形成されるため、結合容量がプロセスにより変動しやすく輝度がムラになりやすい問題点があった。
　本発明の一態様は、輝度ムラを改善しつつ、視野角特性を改善する液晶装置を提供することを目的としている。
　上記目的を達成するため、本発明の一態様に係る液晶装置は、複数の輝度領域に対応した複数のサブ画素から各々が構成される複数の画素であって、マトリクス状に配置された複数の画素と、前記複数のサブ画素のうち第１のサブ画素の画素電極にドレイン電極が接続されている第１スイッチング素子と、前記第１のサブ画素の画素電極にドレイン電極が接続されている第２スイッチング素子と、複数の走査線と、制御容量とを備え、前記第１スイッチング素子のゲート電極と前記第２スイッチング素子のゲート電極とが各々異なる前記走査線に接続され、前記第２スイッチング素子は、ソース電極とコモン配線との間に前記制御容量が形成され、前記第１のサブ画素の画素電極と前記複数のサブ画素のうち第２のサブ画素の画素電極とが結合容量で結合されている。
　また、本発明の一態様に係る液晶装置において、前記複数の走査線は、マトリクスの行方向に配置されており、表示信号を供給する複数の表示信号線と、第３スイッチング素子とを更に備え、前記第１スイッチング素子は、ゲート電極がｎ本目（ｎは１以上の自然数）の前記走査線に接続され且つソース電極が前記ｍ本目（ｍは１以上の自然数）の表示信号線に接続され、前記第２スイッチング素子は、ゲート電極がｎ＋１本目以降の前記走査線に接続され且つソース電極とコモン配線との間に前記制御容量が形成され、前記第２のサブ画素の画素電極は、前記第３スイッチング素子のドレイン電極が接続され、前記第３スイッチング素子は、ゲート電極が前記ｎ本目の走査線に接続され且つソース電極が前記ｍ本目の表示信号線接続されているようにしてもよい。なお、第２スイッチング素子の動作は、第１スイッチング素子の動作の後で、有る程度の時間差があってもよく、例えば数ライン先であってもよい。
　また、本発明の一態様に係る液晶装置において、制御部を更に備え、前記制御部は、前記ｎ番目の走査線と前記ｎ＋１番目の走査線とに前記第１スイッチング素子と前記第２スイッチング素子とを異なるタイミングでオン状態にする信号を供給するようにしてもよい。
　また、本発明の一態様に係る液晶装置において、第４スイッチング素子を更に備え、前記第２のサブ画素の画素電極と前記複数のサブ画素のうち第３のサブ画素の画素電極とが結合容量で結合され、前記第３のサブ画素の画素電極は、前記第４スイッチング素子のドレイン電極に接続され、前記第４スイッチング素子は、ゲート電極が前記ｎ本目の走査線に接続され且つソース電極が前記ｍ本目の表示信号線接続されているようにしてもよい。
　また、本発明の一態様に係る液晶装置において、前記複数のサブ画素の中で１個のサブ画素の画素電極は、他の前記複数のサブ画素の画素電極と電気的に接続されていないようにしてもよい。
　本発明の一態様によれば、１つの画素を３またはそれ以上のサブ画素に分割し、分割されたサブ画素に電位差を生じさせて階調表現を行った場合に、輝度ムラと視野角特性を安定して達成することができる。
本発明の一態様に係る液晶装置の一例の構成図である。 本発明の一態様に係る液晶装置の概略構成を示す斜視図である。 第１実施形態に係る液晶容量のマトリックス構成を説明する図である。 同実施形態に係る３つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の動作を説明する図である。 同実施形態に係る図４の等価回路を簡略化して表現した図である。 同実施形態に係る３つのサブ画素を備える液晶装置におけるｎ番目の画素の動作に続くｎ＋１番目の画素選択時の動作を説明する図である。 同実施形態に係る３つのサブ画素を備える液晶装置におけるｎ番目の画素の動作に続くｎ＋１番目の画素選択時の動作を説明する図である。 同実施形態に係る３つのサブ画素を備える液晶装置のタイミングチャートである。 第２実施形態に係る１画素を４つのサブ画素に分割した液晶装置の等価回路の一例である。 同実施形態に係る図９の等価回路を簡略化して表現した図である。 同実施形態に係る４つのサブ画素を備える液晶装置のタイミングチャートである。 第３実施形態に係る１画素を４つのサブ画素に分割した液晶装置の等価回路の一例である。 同実施形態に係る図１２の等価回路を簡略化して表現した図である。 第４実施形態に係る１画素を５つのサブ画素に分割した液晶装置の等価回路の一例である。 同実施形態に係る図１４の等価回路を簡略化して表現した図である。 同実施形態に係る４つのサブ画素を備える液晶装置のタイミングチャートである。 １画素を複数のサブ画素に分割し斜めから見た場合の階調特性の一例を示す図である。 従来技術に係る正面から見た場合（視野角０度の場合）のγ特性の視野角特性と斜め４５度から見た場合（視野角４５度の場合）のγ特性の視野角特性の一例を示す図である。 従来技術に係る１画素を２つのサブ画素に分割し斜めから見た場合の階調特性の一例を示す図である。 従来技術に係る１画素を３つのサブ画素に分割して駆動する構成図である。
　以下、図１～図１７を用いて本発明の実施形態について詳細に説明する。なお、本発明は斯かる実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
　図１は、本発明の実施形態を適用した液晶装置の一例の構成図である。図１のように、液晶装置では、表示信号線（データバスライン）３をｍ本、走査線（ゲートバスライン）５をｎ本、画素をｎ×ｍ個（ｐ（１，１）～ｐ（１，ｍ），ｐ（２，１）～ｐ（２，ｍ）・・・ｐ（ｎ，１）～ｐ（ｎ，ｍ））を備えている。画素ｐは画素部３１に含まれる。例えば、Ｆｕｌｌ－ＨＤの解像度の液晶装置の場合、データバスライン３は、ｍ＝１９２０×３（３はＲＧＢ分）＝５７６０本、ゲートバスライン５は、ｎ＝１０８０本である。なお、一例として、バックライトが配置された透過型の液晶装置の場合、制御部１２により、各サブ画素の光透過率を制御することで輝度（階調表現）が制御される。または、反射型の液晶装置の場合、制御部１２により、各サブ画素の光反射率を制御することで輝度（階調表現）が制御される。
　図２は、本実施形態における液晶装置の概略構成を示す斜視図である。図２のように、液晶装置は、バックライト１１と、偏光板１２と、第１ガラス基板１３と、ＴＦＴ（薄膜トランジスタ）アレイ１４と、液晶１５と、共通電極（対向電極）１６と、カラーフィルタ１７と、第２ガラス基板１８と、偏光板１９とを備えている。
　バックライト１１は、第１ガラス基板１３の下から光を照射する。偏光板１２は、第１ガラス基板１３に入出力される光を偏光によりコントロールする。第１ガラス基板１３の上には、スイッチング素子や画素電極等が形成されているＴＦＴアレイ１４が配置されている。ＴＦＴアレイ１４の画素電極と共通電極１６との間には、液晶１５が封入されている。カラーフィルタ１７は、共通電極１６の上に配置されている。カラーフィルタ１７は、ＲＧＢについてそれぞれのフィルターをかけて、制御された各画素に相当する液晶の光反射率または光透過率に基づく光をＲＧＢ各色として液晶装置上で表示する。第２ガラス基板１８は、カラーフィルタ１７の上に配置されている。第２ガラス基板１８の上には、偏光板１２とクロスニコル（直交ニコル）に配置された偏光板１９が配置されている。
［第１実施形態］
　図３は、本実施形態における液晶容量のマトリックス構成を説明する図である。図３のように、複数の画素がマトリクス状に配置される。各画素は３つのサブ画素（「ｓｕｂ　ｐｉｘ」と言うことがある。）を備える。例えば画素ｐ（１，１）は、サブ画素ｓｐ（１，１，１）～サブ画素ｓｐ（３，１，１）を備えている。
　図４は、本実施形態における３つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路図である。図５は、図４の等価回路を簡略化して表現した図である。また、図６と図７は、本実施形態における３つのサブ画素を備える液晶装置におけるｎ番目の画素の動作に続くｎ＋１番目の画素選択時の動作を説明する図である。なお、図４～図７は、１つの画素ｐ－ｎの構成を表している。
　図４のように、本実施形態における液晶装置は、画素ｐ－ｎは、３つのサブ画素ｓｐ１－ｎ～ｓｐ３－ｎを備える。そして、サブ画素ｓｐ１－ｎ～ｓｐ３－ｎは、列方向に隣接して配置されている。
　各サブ画素は、液晶容量と、画素電極上のスイッチング素子と、画素電極に対向する共通電極の部分とにより構成されている。液晶容量は、１つの画素電極と対向する共通電極との間に挟まれた液晶材料により構成され、電気的等価回路としては電気容量として表現される。図４のように、サブ画素ｓｐ１－ｎは、液晶容量ｃｌ１－ｎとスイッチング素子Ｔ１－ｎとを備える。サブ画素ｓｐ２－ｎは、液晶容量ｃｌ２－ｎとスイッチング素子Ｔ２－ｎとを備える。サブ画素ｓｐ３－ｎは、液晶容量ｃｌ３－ｎとスイッチング素子Ｔ３－ｎとスイッチング素子Ｔ４－ｎと第２の制御容量Ｃ２－ｎを備え、さらに、サブ画素ｓｐ２－ｎの液晶容量ｃｌ２－ｎとサブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎとの間に第１の制御容量Ｃ１－ｎを備えている。なお、スイッチング素子は、例えば、ＴＦＴ（ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）である。
　図５において、画素電極１０１~１０３は、各サブ画素ｓｐ１－ｎ～ｓｐ３－ｎの各画素電極である。図５のように、サブ画素Ａ（ｓｐ１－ｎ）の画素電極１０１は、スイッチング素子Ｔ１－ｎのドレイン電極のみが接続されている。サブ画素Ｂ（ｓｐ２－ｎ）の画素電極１０２は、スイッチング素子Ｔ２－ｎのドレイン電極と第１の制御容量Ｃ１－ｎの一方が接続されている。サブ画素Ｃ（ｓｐ３－ｎ）の画素電極１０３は、スイッチング素子Ｔ３－ｎのドレイン電極と、第１の制御容量Ｃ１－ｎの他方の端子と、スイッチング素子Ｔ４－ｎのソース電極に接続されている。スイッチング素子Ｔ４－ｎのドレイン電極は、第２の制御容量Ｃ２－ｎの一方の端子に接続されている。すなわち、サブ画素Ａ（ｓｐ１－ｎ）の画素電極１０１は、サブ画素Ｂ（ｓｐ２－ｎ）の画素電極１０２及びサブ画素Ｃ（ｓｐ３－ｎ）の画素電極１０３と電気的に接続されていない。
　まず、サブ画素ｓｐ１－ｎの構成を説明する。スイッチング素子Ｔ１－ｎのゲート電極は、走査線Ｇ－ｎに接続される。スイッチング素子Ｔ１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続される。スイッチング素子Ｔ１－ｎのドレイン電極は、画素電極１０１を介して容量成分を有する液晶容量ｃｌ１－ｎの一方に接続される。液晶容量ｃｌ１－ｎの他方の端子は、共通電極を介して接地（「ｃｏｍ」と言うことがある。）されている。すなわち、液晶容量ｃｌ１－ｎは、共通電極と画素電極１０１との間に挟持されている。
　次に、サブ画素ｓｐ２－ｎ（第２のサブ画素）の構成を説明する。スイッチング素子Ｔ２－ｎ（第３スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続される。スイッチング素子Ｔ２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続される。スイッチング素子Ｔ２－ｎのドレイン電極は、画素電極１０２を介して容量成分を有する液晶容量ｃｌ２－ｎの一方に接続され且つ第１の制御容量Ｃ１－ｎ（結合容量）の一方の端子に接続される。液晶容量ｃｌ２－ｎの他方の端子は、共通電極を介して接地されている。
　次に、サブ画素ｓｐ３－ｎ（第１のサブ画素）の構成を説明する。スイッチング素子Ｔ３－ｎ（第１スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続される。スイッチング素子Ｔ３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続される。スイッチング素子Ｔ３－ｎのドレイン電極は、画素電極１０３を介して容量成分を有する液晶容量ｃｌ３－ｎの一方に接続され且つ第１の制御容量Ｃ１－ｎの他方の端子に接続され且つスイッチング素子Ｔ４－ｎ（第２スイッチング素子）のドレイン電極に接続されている。液晶容量ｃｌ３－ｎの他方の端子は、共通電極を介して接地されている。
　また、スイッチング素子Ｔ４－ｎのソース電極は、第２の制御容量Ｃ２－ｎの一方の端子に接続される。第２の制御容量Ｃ２－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）に接続される。スイッチング素子Ｔ４－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。なお、レイアウトの容易さからコモン配線Ｃｓ－（ｎ＋１）に接続しているが、固定された電位を持つ配線であれば良く、コモン配線Ｃｓ－ｎへ接続しても構わない。もちろん一般的な液晶表示装置のようにコモン配線は全て電気的に接続された同電位であっても構わないし、独立していても構わない。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図４と図８を用いて説明する。図８は、本実施形態における３つのサブ画素を備える液晶装置のタイミングチャートである。
　制御部１２は、表示信号線Ｓｍ－ｎの信号をＶｄａｔａに制御し、各サブ画素ｓｐ１－ｎ～ｓｐ３－ｎの各スイッチング素子Ｔ１～ｎ～Ｔ３－ｎの各ソース電極に表示信号線Ｓｍ－ｎからＶｄａｔａを供給する。（図８、時刻ｔ０ａ）。
　次に、制御部１２は、走査線Ｇ－ｎを時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（高電位レベル。「Ｖｈｉｇｈ」と言うことがある。）に制御し、スイッチング素子Ｔ１－ｎ～Ｔ３－ｎをオン状態にし、液晶容量ｃｌ１－ｎ～ｃｌ３－ｎを構成する画素電極１０１～１０３に表示信号線Ｓｍ－ｎから電位Ｖｄａｔａを供給する。このため、画素電極１０１～１０３には、図４のように、電位Ｖｄａｔａが発生する。なお、走査線Ｇ－ｎの出力がＨになる期間は、液晶装置で用いる走査線の総数に応じて設定される。例えば、走査線Ｇ－ｎの出力がＨになる期間は、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｄａｔａ～－Ｖｄａｔａである。例えば、信号線Ｓｍ－ｎの信号レンジは、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。　
　時刻ｔ０ａ～ｔ１ａの期間、制御部１２は、走査線Ｇ－（ｎ＋１）をＬレベル（低電位レベル。「Ｖｌｏｗ」と言うことがある。）に制御し、スイッチング素子Ｔ４－ｎをオフ状態にする。このため、第２の制御容量Ｃ２－ｎには、直前のフレーム（Ｌ－１）でスイッチング素子Ｔ４－ｎがオン状態の時の電位Ｖｘが保持されている。　
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を、図６～図８を用いて説明する。
　制御部１２は、走査線Ｇ－ｎをＬレベルに制御し、スイッチング素子Ｔ１－ｎ～Ｔ３－ｎをオフ状態にし、走査線Ｇ－（ｎ＋１）をＨレベルに制御し、スイッチング素子Ｔ４－ｎをオン状態にする。サブ画素ｓｐ１－ｎの液晶容量ｃｌ１－ｎは、ｔ０ａ～ｔ１ａの期間に書き込まれた電位Ｖｄａｔａを保持する。サブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎに接続されているスイッチング素子Ｔ４－ｎがオン状態のため、液晶容量ｃｌ３－ｎに保持されている電荷が、スイッチング素子Ｔ４－ｎのソース電極に接続されている第２の制御容量Ｃ２－ｎに移動する。この結果、液晶容量ｃｌ３－ｎを構成する画素１０３の電位は、ｔ１ａ～ｔ２ａの期間と第２の制御容量Ｃ２－ｎに基づきαだけ下がり、ＶｄａｔａからＶｄａｔａ－αに変化する。
　サブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎを構成する画素１０３の電位が下がった結果、図７と図８のように、サブ画素ｓｐ２－ｎの液晶容量ｃｌ２－ｎを構成する画素１０２は容量結合により電位が変動する。このため、液晶容量ｃｌ２－ｎを構成する画素１０２の電位は、ｔ１ａ～ｔ２ａの期間と第１の制御容量Ｃ１－ｎに基づきβだけ下がり、ＶｄａｔａからＶｄａｔａ－βに変化する。なお、例えば、αの電位の方がβの電位より大きい関係になるように、液晶容量ｃｌ２－ｎ、液晶容量ｃｌ３－ｎ、第１の制御容量Ｃ１－ｎと第２の制御容量Ｃ２－ｎの容量を設定する。
　時刻ｔ２ａ以降、制御部１２は、スイッチング素子Ｔ１－ｎ～スイッチング素子Ｔ４－ｎをオフ状態に制御し、各サブ画素ｓｐ１－ｎ～ｓｐ３－ｎの各液晶容量ｃｌ１－ｎ～ｃｌ３－ｎには、時刻ｔ２ａ時点の電圧が次のフレームまで保持される。
　この結果、図８のように、ｔ２ａ以降、各サブ画素の液晶容量にかかる電圧は以下のようになる。サブ画素ｓｐ１－ｎの液晶容量ｃｌ１－ｎの電圧がサブ画素ｓｐ２－ｎの液晶容量ｃｌ２－ｎの電圧より大きい。サブ画素ｓｐ２－ｎの液晶容量ｃｌ２－ｎの電圧がサブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎの電圧より大きい。
　このため、各サブ画素の各液晶容量の電圧差に応じて、各サブ画素の各液晶容量の光透過率または光反射率が異なるため、３つの階調表現を実現することができる。
　なお、サブ画素ｓｐ２－ｎの液晶容量ｃｌ２－ｎとサブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎの動作を図６と図７に分けて説明した。しかしながら、実際には、図８のように液晶容量ｃｌ２－ｎと液晶容量ｃｌ３－ｎの画素電極電位の変化は同時に発生している。
　また、Ｌ＋１フレーム時の動作は、図８において時刻ｔ０ｂ以降であり、制御部１２は、表示信号線Ｓｍ－ｎにＬフレーム時とは逆極性の電位、すなわち－Ｖｄａｔａを供給する。このため、各サブ画素ｓｐ１－ｎ～ｓｐ３－ｎには、Ｌフレーム時とは逆の電位が発生する。また、Ｌ＋１フレーム時においても、制御部１２は、時刻ｔ０ｂ～ｔ１ｂの期間、スイッチング素子Ｔ１－ｎ～Ｔ３－ｎがオン状態に制御し、液晶容量ｃｌ１－ｎ～ｃｌ３－ｎを構成する画素電極１０１～１０３に表示信号線Ｓｍ－ｎから電位－Ｖｄａｔａを供給する。次に、制御部１２は、時刻ｔ１ｂ以降、スイッチング素子Ｔ１－ｎ～Ｔ３－ｎをオフ状態にし、時刻ｔ１ｂ～ｔ２ｂの期間、スイッチング素子Ｔ４―ｎをオン状態にすることで、Ｌフレーム時と同様に各サブ画素間に電位差を生じさせ階調表現を実現する。
なお、１フレームは、例えば、６０Ｈｚ駆動の液晶装置であれば、１／６０秒である。
　また、図５において、各サブ画素ｓｐ１－ｎ～ｓｐ３－ｎの画素電極１０１～１０３の面積は、例えば、全て同じでもよい。あるいは、画素電極１０１の面積：画素電極１０２の面積：画素電極１０３の面積＝１：１．５：２でもよい。この理由は以下の通りである。走査線Ｇ－（ｎ＋１）に接続されているスイッチング素子Ｔ４－ｎをオン状態に制御することで、サブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎを構成する画素電極１０３に書き込んだ電位をＶｄａｔａからＶｄａｔａ－αに下げる。さらに、容量結合により液晶容量ｃｌ２－ｎを構成する画素電極１０２－ｎの電位をＶｄａｔａからＶｄａｔａ－βに下げている。従って、スイッチング素子Ｔ４－ｎが接続されている液晶容量ｃｌ３－ｎの画素電極が大きいほど液晶容量ｃｌ２－ｎの電圧を下げることが容易である。また、視角特性上、高階調で機能する画素の面積が大きい方が望ましい。
　以上のように、制御部１２は、各サブ画素の各液晶容量ｃｌ１－ｎ～ｃｌ３－ｎを構成する画素電極１０１～１０３に電位を書き込んだ後、第２の制御容量Ｃ２－ｎに接続されたスイッチング素子Ｔ４－ｎを制御することで、液晶容量ｃｌ３－ｎの電圧を変動させ、さらに、液晶容量ｃｌ２－ｎと液晶容量ｃｌ３－ｎの間に接続された第１の制御容量Ｃ１－ｎを用いて液晶容量ｃｌ２－ｎの電圧を変動させる。これにより、１画素を３つのサブ画素に分割して３階調表現を行うため、２つのサブ画素の構成の液晶装置より視野角特性を改善できる。
　また、サブ画素ｓｐ１－ｎの液晶容量ｃｌ１－ｎは、書き込み後に階調表現のために昇圧が行われないため、低階調でムラになりにくい効果がある。さらに、サブ画素ｓｐ２－ｎの液晶容量ｃｌ２－ｎとサブ画素ｓｐ３－ｎの液晶容量ｃｌ３－ｎとの間の第１の制御容量Ｃ１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がないので、開口率が低下しない効果があり、電位が変動しにくいので輝度ムラを改善できる。
　また、本実施形態では、全てのサブ画素ｓｐ１－ｎ～ｓｐ３－ｎの液晶容量ｃｌ１－ｎ～ｃｌ３－ｎが、各スイッチング素子Ｔ１－ｎ～Ｔ３－ｎを介して表示信号線Ｓｍ－ｎに接続される。従って、複数のサブ画素ごとに結合容量を接続して１つのスイッチング素子で制御する手法と比べて、各液晶容量ｃｌ１－ｎ～ｃｌ３－ｎがフローティングされていないため、焼き付きが発生しない効果がある。
　また、本実施形態によれば、サブ画素ｓｐ２－ｎもサブ画素ｓｐ３－ｎと同じように電位を変化させるためのスイッチング素子と制御容量を備える構成とする手法と比べて、サブ画素ｓｐ２－ｎの画素電極１０２とサブ画素ｓｐ３－ｎの画素電極１０３との間に第１の制御容量を形成するだけなので、構造を簡単にでき開口率の低下を抑える効果もある。
　また、サブ画素ｓｐ２－ｎおよびサブ画素ｓｐ３－ｎごとに結合容量を形成し、この各結合容量を１つ前の画素の走査線に接続された各々のスイッチング素子で制御して電位差を生じさせる手法と比較して、構造を簡単にできるため開口率の低下を抑える効果もある。
［第２実施形態］
　第２の実施形態は、１画素を４つのサブ画素に分割した液晶装置に関する。第２の実施形態は、図９～図１１を用いて説明する。図９は、本実施形態における１画素を４つのサブ画素に分割した液晶装置の等価回路の一例である。図１０は、図９の等価回路を簡略化して表現した図である。図１０において、画素電極２０１～２０４は、各サブ画素ｓｐ１１－ｎ～ｓｐ１４－ｎの各画素電極である。
　図９と図１０のように、サブ画素ｓｐ１１－ｎのスイッチング素子Ｔ１１－ｎのゲート電極は、走査線Ｇ－ｎに接続される。スイッチング素子Ｔ１１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続される。スイッチング素子Ｔ１１－ｎのドレイン電極は、画素電極２０１を介して液晶容量ｃｌ１１－ｎの一方に接続される。液晶容量ｃｌ１１－ｎの他方の端子は、共通電極を介して接地されている。画素電極２０１は、画素電極２０２～２０４と電気的に接続していない。
　サブ画素ｓｐ１２－ｎ（第３のサブ画素）のスイッチング素子Ｔ１２－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１２－ｎのドレイン電極は、画素電極２０２を介して液晶容量ｃｌ１２－ｎの一方に接続され且つ第１の制御容量Ｃ１１－ｎ（結合容量）の一方の端子に接続されている。液晶容量ｃｌ１２－ｎの他方の端子は、共通電極を介して接地されている。
　サブ画素ｓｐ１３－ｎ（第２のサブ画素）のスイッチング素子Ｔ１３－ｎ（第３スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１３－ｎのドレイン電極は、画素電極２０３を介して液晶容量ｃｌ１３－ｎの一方に接続され且つ第１の制御容量Ｃ１１－ｎの他方の端子に接続され且つ第２の制御容量Ｃ１２－ｎ（結合容量）の一方の端子に接続されている。液晶容量ｃｌ１３－ｎの他方の端子は、共通電極を介して接地されている。
　サブ画素ｓｐ１４－ｎ（第１のサブ画素）のスイッチング素子Ｔ１４－ｎ（第１スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１４－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１４－ｎのドレイン電極は、画素電極２０４を介して液晶容量ｃｌ１４－ｎの一方に接続され且つ第２の制御容量Ｃ１２－ｎの他方の端子に接続され且つスイッチング素子Ｔ１５－ｎ（第２スイッチング素子）のドレイン電極に接続されている。液晶容量ｃｌ１４－ｎの他方の端子は、共通電極を介して接地されている。
　スイッチング素子Ｔ１５－ｎのソース電極は、第３の制御容量Ｃ１３－ｎの一方の端子に接続されている。第３の制御容量Ｃ１３－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）に接続されている。スイッチング素子Ｔ１５－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図１１を用いて説明する。図１１は、本実施形態における４つのサブ画素を備える液晶装置のタイミングチャートである。
　制御部１２は、表示信号線Ｓｍ－ｎの信号をＶｄａｔａに制御する（図１１、時刻ｔ０ａ）。次に、制御部１２は、走査線Ｇ－ｎを時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（Ｖｈｉｇｈ）に制御し、スイッチング素子Ｔ１１－ｎ～Ｔ１４－ｎをオン状態にし、各サブ画素ｓｐ１１－ｎ～ｓｐ１４－ｎを構成する画素電極２０１～２０４に表示信号線Ｓｍ－ｎから電位Ｖｄａｔａを供給する。また、時刻ｔ０ａ～ｔ１ａの期間、制御部１２は、走査線Ｇ－（ｎ＋１）をＬレベルに制御し、スイッチング素子Ｔ１５－ｎをオフ状態にする。
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を、図９～図１１を用いて説明する。
　制御部１２は、走査線Ｇ－ｎをＬレベルに制御し、スイッチング素子Ｔ１１－ｎ～Ｔ１４－ｎをオフ状態にし、走査線Ｇ－（ｎ＋１）をＨレベルに制御し、スイッチング素子Ｔ１５－ｎをオン状態にする。サブ画素ｓｐ１１－ｎの液晶容量ｃｌ１１－ｎは、ｔ０ａ～ｔ１ａの期間に書き込まれた電位の大きさＶｄａｔａを保持する。サブ画素ｓｐ１４－ｎの液晶容量ｃｌ１４－ｎに接続されているスイッチング素子Ｔ１５－ｎがオン状態のため、液晶容量ｃｌ１４－ｎに保持されている電荷が、スイッチング素子Ｔ１５－ｎのソース電極に接続されている第３の制御容量Ｃ１３－ｎに移動する。この結果、液晶容量ｃｌ１４－ｎを構成する画素２０４の電位は、ｔ１ａ～ｔ２ａの期間と第３の制御容量Ｃ１３－ｎに基づきαだけ下がり、ＶｄａｔａからＶｄａｔａ－αに変化する。
　そして、サブ画素ｓｐ１４－ｎの液晶容量ｃｌ１４－ｎを構成する画素２０４の電位が下がった結果、図１１のように、サブ画素ｓｐ１３－ｎの液晶容量ｃｌ１３－ｎを構成する画素２０３は容量結合により電位が変動する。このため、液晶容量ｃｌ１３－ｎを構成する画素２０３の電位は、ｔ１ａ～ｔ２ａの期間と第２の制御容量Ｃ１２－ｎに基づきβだけ下がり、ＶｄａｔａからＶｄａｔａ－βに変化する。なお、例えば、αの電位の方がβの電位より大きい関係になるように、各液晶容量と第２の制御容量Ｃ１２－ｎと第３の制御容量Ｃ１３－ｎの容量を設定する。
　そして、サブ画素ｓｐ１３－ｎの液晶容量ｃｌ１３－ｎを構成する画素２０３の電位が下がった結果、図１１のように、サブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎを構成する画素２０２は容量結合により電位が変動する。このため、液晶容量ｃｌ１１－ｎを構成する画素２０１の電位は、ｔ１ａ～ｔ２ａの期間と第２の制御容量Ｃ１２－ｎに基づきγだけ下がり、ＶｄａｔａからＶｄａｔａ－γに変化する。なお、例えば、βの電位の方がγの電位より大きい関係になるように、各液晶容量と第１の制御容量Ｃ１１－ｎと第２の制御容量Ｃ１２－ｎの容量を設定する。
　なお、α、β、γの各値は、液晶材料の特性や各電極の面積比、ドライバの出力電圧などによっても大きく異なるが、一例として、５Ｖ～７Ｖ程度で駆動している液晶の場合、概ねそれぞれの電位差が、０．２５Ｖから１Ｖになるように設計する。
　この結果、図１１のように、時刻ｔ２ａ以降、各サブ画素の液晶容量にかかる電圧は、以下のようになる。サブ画素ｓｐ１１－ｎの液晶容量ｃｌ１１－ｎの電圧がサブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎの電圧より大きい。サブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎの電圧がサブ画素ｓｐ１３－ｎの液晶容量ｃｌ１３－ｎの電圧より大きい。サブ画素ｓｐ１３－ｎの液晶容量ｃｌ１３－ｎの電圧がサブ画素ｓｐ１４－ｎの液晶容量ｃｌ１４－ｎの電圧より大きい。
　このため、各サブ画素の電圧差に応じて各サブ画素の各液晶容量の光透過率または光反射率が異なるため、４つの階調表現を実現することができる。
　また、図１０において、各サブ画素ｓｐ１１－ｎ～ｓｐ１４－ｎの画素電極２０１～２０４の面積は、例えば、全て同じでもよい。あるいは、第１実施形態と同様に、画素電極２０４の面積を他の画素電極２０１～２０３より大きくするようにしてもよい。
　以上のように、制御部１２は、各サブ画素の各液晶容量ｃｌ１１－ｎ～ｃｌ１４－ｎを構成する画素電極２０１～２０４に電位を書き込んだ後、第３の制御容量Ｃ１３－ｎに接続されたスイッチング素子Ｔ１５－ｎを制御することで、液晶容量ｃｌ１４－ｎの電圧を変動させ、さらに、液晶容量ｃｌ１４－ｎと液晶容量ｃ１３－ｎの間に接続された第２の制御容量Ｃ１２－ｎを用いて電圧を変動させ、液晶容量ｃｌ１３－ｎと液晶容量ｃ１２－ｎの間に接続された第１の制御容量Ｃ１１－ｎを用いて電圧を変動させる。これにより、１画素を４つのサブ画素に分割して４階調表現を行うため、視野角特性を改善できる。
　また、第１実施形態と同様に、サブ画素ｓｐ１１－ｎの液晶容量ｃｌ１１－ｎは、書き込み後に階調表現のために昇圧が行われないため、低階調でムラになりにくい効果がある。さらに、サブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎとサブ画素ｓｐ１３－ｎの液晶容量ｃｌ１３－ｎとの間の第１の制御容量Ｃ１１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。また、サブ画素ｓｐ１３－ｎの液晶容量ｃｌ１３－ｎとサブ画素ｓｐ１４－ｎの液晶容量ｃｌ１４－ｎとの間の第２の制御容量Ｃ１２－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。従って、開口率が低下しない効果があり、電位が変動しにくいので輝度ムラを改善できる。
　また、本実施形態では、第１実施形態と同様に、全てのサブ画素ｓｐ１１－ｎ～ｓｐ１４－ｎの液晶容量ｃｌ１１－ｎ～ｃｌ１４－ｎが、各スイッチング素子Ｔ１１－ｎ～Ｔ１４－ｎを介して表示信号線Ｓｍ－ｎに接続する構成としたので、各液晶容量ｃｌ１１－ｎ～ｃｌ１４－ｎがフローティングされていないため焼き付きが発生しない効果がある。
［第３実施形態］
　第３の実施形態は、１画素を４つのサブ画素に分割した液晶装置の他の実施形態である。第３の実施形態は、図１１～図１３を用いて説明する。図１２は、本実施形態における１画素を４つのサブ画素に分割した液晶装置の等価回路である。図１３は、図１２の等価回路を簡略化して表現した図である。画素電極３０１～３０４は、各サブ画素ｓｐ２１－ｎ～ｓｐ２４－ｎの各画素電極である。図１２と図１３のように、第２実施形態との違いは、サブ画素ｓｐ２２－ｎ～サブ画素ｓｐ２４－ｎの構成である。
　図１２と図１３のように、サブ画素ｓｐ２２－ｎのスイッチング素子Ｔ１２－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１２－ｎのドレイン電極は、画素電極３０２を介して液晶容量ｃｌ１２－ｎの一方に接続され且つ第１の制御容量Ｃ２１－ｎの一方の端子に接続されている。液晶容量ｃｌ１２－ｎの他方の端子は、共通電極を介して接地されている。
　サブ画素ｓｐ２４－ｎ（第１サブ画素）のスイッチング素子Ｔ２４－ｎ（第１スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ２４－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ２４－ｎのドレイン電極は、画素電極３０４を介して液晶容量ｃｌ２４－ｎの一方に接続され且つ第１の制御容量Ｃ２１－ｎの他方の端子に接続され且つ第２の制御容量Ｃ２２－ｎ（結合容量）の一方の端子に接続され且つスイッチング素子Ｔ２５－ｎのドレイン電極に接続されている。液晶容量ｃｌ２４－ｎの他方の端子は、共通電極を介して接地されている。スイッチング素子Ｔ２５－ｎのソース電極は、第３の制御容量Ｃ２３－ｎの一方の端子に接続されている。第３の制御容量Ｃ２３－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２５－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。
　サブ画素ｓｐ２３－ｎのスイッチング素子Ｔ２３－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ２３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ２３－ｎのドレイン電極は、画素電極３０３を介して液晶容量ｃｌ２３－ｎの一方に接続され且つ第２の制御容量Ｃ２２－ｎの他方の端子に接続されている。液晶容量ｃｌ２３－ｎの他方の端子は、共通電極を介して接地されている。
　このように、第３実施形態における構成では、第１のサブ画素に相当するサブ画素ｓｐ２４－ｎの画素電極３０４とサブ画素ｓｐ２２－ｎの画素電極２０２との間に第１の制御容量Ｃ２１－ｎ（結合容量）が形成されている。さらに、第１のサブ画素に相当するサブ画素ｓｐ２４－ｎの画素電極３０４とサブ画素ｓｐ２３－ｎの画素電極３０３との間に第２の制御容量Ｃ２２－ｎ（結合容量）が形成されている。このため、サブ画素ｓｐ２２－ｎまたはサブ画素ｓｐ２３－ｎが第２のサブ画素に相当し、スイッチング素子Ｔ１２－ｎまたはスイッチング素子Ｔ２３－ｎが第２スイッチング素子に相当する。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図１１と図１２を用いて説明する。制御部１２は、表示信号線Ｓｍ－ｎの信号をＶｄａｔａに制御する（図１１、時刻ｔ０ａ）。
次に、制御部１２は、走査線Ｇ－ｎを時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（Ｖｈｉｇｈ）に制御し、スイッチング素子Ｔ１１－ｎ～Ｔ１２－ｎ、Ｔ２３－ｎ～Ｔ２４－ｎをオン状態にし、各サブ画素ｓｐ２１－ｎ～ｓｐ２４－ｎに電位Ｖｄａｔａを書き込む。また、時刻ｔ０ａ～ｔ１ａの期間、制御部１２は、走査線Ｇ－（ｎ＋１）をＬレベルに制御し、スイッチング素子Ｔ２５－ｎをオフ状態にする。
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を、図１１と図１２を用いて説明する。
　制御部１２は、走査線Ｇ－ｎをＬレベルに制御し、スイッチング素子Ｔ１１－ｎ～Ｔ１２－ｎ、Ｔ２３－ｎ～Ｔ２４－ｎをオフ状態にし、走査線Ｇ－（ｎ＋１）をＨレベルに制御し、スイッチング素子Ｔ２５－ｎをオン状態にする。サブ画素ｓｐ２１－ｎの液晶容量ｃｌ１１－ｎは、ｔ０ａ～ｔ１ａの期間に書き込まれた電位の大きさＶｄａｔａを保持する。サブ画素ｓｐ２４－ｎの液晶容量ｃｌ２４－ｎに接続されているスイッチング素子Ｔ２５－ｎがオン状態のため、液晶容量ｃｌ２４－ｎに保持されている電荷が、スイッチング素子Ｔ２５－ｎのソース電極に接続されている第３の制御容量Ｃ２３－ｎに移動する。
この結果、液晶容量ｃｌ２４－ｎを構成する画素３０４の電位は、ｔ１ａ～ｔ２ａの期間と第３の制御容量Ｃ２３－ｎに基づきαだけ下がり、ＶｄａｔａからＶｄａｔａ－αに変化する。
　そして、サブ画素ｓｐ２４－ｎの液晶容量ｃｌ２４－ｎの電位が下がった結果、図１２のように、サブ画素ｓｐ２３－ｎの液晶容量ｃｌ２３－ｎを構成する画素３０３は容量結合により電位が変動する。このため、液晶容量ｃｌ２３－ｎを構成する画素３０３の電位は、ｔ１ａ～ｔ２ａの期間と第２の制御容量Ｃ２２－ｎに基づきβだけ下がり、ＶｄａｔａからＶｄａｔａ－βに変化する。なお、例えば、αの電位の方がβの電位より大きい関係になるように、第２の制御容量Ｃ２２－ｎと第３の制御容量Ｃ２３－ｎの容量を設定する。
　また、サブ画素ｓｐ２４－ｎの液晶容量ｃｌ２４－ｎの電位が下がった結果、図１２のように、サブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎを構成する画素３０２は容量結合により電位が変動する。このため、液晶容量ｃｌ１２－ｎを構成する画素３０２の電位は、ｔ１ａ～ｔ２ａの期間と第１の制御容量Ｃ２１－ｎに基づきγだけ下がり、ＶｄａｔａからＶｄａｔａ－γに変化する。なお、例えば、βの電位の方がγの電位より大きい関係になるように、第１の制御容量Ｃ２１－ｎと第２の制御容量Ｃ２２－ｎの容量を設定する。
　この結果、図１２のように、時刻ｔ２ａ以降、各サブ画素の液晶容量にかかる電圧は以下の通りとなる。サブ画素ｓｐ１１－ｎの液晶容量ｃｌ１１－ｎの電圧がサブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎの電圧より大きい。サブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎの電圧がサブ画素ｓｐ２３－ｎの液晶容量ｃｌ２３－ｎの電位より大きい。サブ画素ｓｐ２３－ｎの液晶容量ｃｌ２３－ｎの電圧がサブ画素ｓｐ２４－ｎの液晶容量ｃｌ２４－ｎの電圧より大きい。
　このため、各サブ画素の電位差に応じて各サブ画素の各液晶容量の光透過率または光反射率が異なるため、４つの階調表現を実現することができる。
　また、図１３において、各サブ画素ｓｐ２１－ｎ～ｓｐ２４－ｎの画素電極３０１～２０４の面積は、例えば、全て同じでもよい。あるいは、第１実施形態と同様に、画素電極３０４の面積を他の画素電極３０１～３０３より大きくするようにしてもよい。
　以上のように、制御部１２は、各サブ画素の各液晶容量ｃｌ１１－ｎ～ｃｌ１２－ｎ、ｃｌ２３－ｎ～ｃｌ２４－ｎを構成する画素電極３０１～３０４に電位を書き込んだ後、第３の制御容量Ｃ２３－ｎに接続されたスイッチング素子Ｔ２５－ｎを制御することで、液晶容量ｃｌ２４－ｎの電圧を変動させ、さらに、液晶容量ｃｌ２４－ｎと液晶容量ｃ２３－ｎの間に接続された第２の制御容量Ｃ２２－ｎを用いて電圧を変動させ、液晶容量ｃｌ２３－ｎと液晶容量ｃ１２－ｎの間に接続された第１の制御容量Ｃ２１－ｎを用いて電圧を変動させる。これにより、１画素を４つのサブ画素に分割して４階調表現を行うため、視野角特性を改善できる。
　また、第２実施形態と同様に、サブ画素ｓｐ１１－ｎの液晶容量ｃｌ１１－ｎは、書き込み後に階調表現のために昇圧が行われないため、低階調でムラになりにくい効果がある。さらに、サブ画素ｓｐ１２－ｎの液晶容量ｃｌ１２－ｎとサブ画素ｓｐ２４－ｎの液晶容量ｃｌ２４－ｎとの間の第１の制御容量Ｃ２１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。また、サブ画素ｓｐ２３－ｎの液晶容量ｃｌ２３－ｎとサブ画素ｓｐ２４－ｎの液晶容量ｃｌ２４－ｎとの間の第２の制御容量Ｃ２２－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。従って、開口率が低下しない効果があり、電位が変動しにくいので輝度ムラを改善できる。
　また、本実施形態では、第２実施形態と同様に、全てのサブ画素ｓｐ１１－ｎ～ｓｐ１２－ｎ、ｓｐ２３－ｎ～ｓｐ２４－ｎの液晶容量ｃｌ１１－ｎ～ｃｌ１２－ｎ、ｃｌ２３－ｎ～ｓｐ２４－ｎが、各スイッチング素子Ｔ１１－ｎ～Ｔ１２－ｎ、Ｔ２３－ｎ～Ｔ２４－ｎを介して表示信号線Ｓｍ－ｎに接続する構成としたので、各液晶容量ｃｌ１１－ｎ～ｃｌ１２－ｎ、ｃｌ２３－ｎ～ｃｌ２４ーｎがフローティングされていないため焼き付きが発生しない効果がある。
［第４実施形態］
　第４の実施形態は、１画素を５つのサブ画素に分割した液晶装置に関する。第４の実施形態は、図１４～図１６を用いて説明する。図１４は、本実施形態における１画素を５つのサブ画素に分割した液晶装置の等価回路の一例である。図１５は、図１４の等価回路を簡略化して表現した図である。画素電極４０１～４０５は、各サブ画素ｓｐ４１－ｎ～ｓｐ４５－ｎの各画素電極である。
　図１４と図１５のように、サブ画素ｓｐ４１－ｎのスイッチング素子Ｔ４１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４１－ｎのドレイン電極は、画素電極４０１を介して液晶容量ｃｌ４１－ｎの一方に接続されている。液晶容量ｃｌ４１－ｎの他方の端子は、共通電極を介して接地されている。画素電極４０１は、画素電極４０２～４０５と電気的に接続していない。
　サブ画素ｓｐ４２－ｎのスイッチング素子Ｔ４２－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４２－ｎのドレイン電極は、画素電極４０２を介して液晶容量ｃｌ４２－ｎの一方に接続され且つ第１の制御容量Ｃ４１－ｎの一方の端子に接続されている。液晶容量ｃｌ４２－ｎの他方の端子は、共通電極を介して接地されている。
　サブ画素ｓｐ４３－ｎ（第３のサブ画素）のスイッチング素子Ｔ４３－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４３－ｎのドレイン電極は、画素電極４０３を介して液晶容量ｃｌ４３－ｎの一方に接続され且つ第１の制御容量Ｃ４１－ｎの他方の端子に接続され且つ第２の制御容量Ｃ４２－ｎ（結合容量）の一方の端子に接続されている。液晶容量ｃｌ４３－ｎの他方の端子は、共通電極を介して接地されている。
　サブ画素ｓｐ４４－ｎ（第１のサブ画素）のスイッチング素子Ｔ４４－ｎ（第３スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４４－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４４－ｎのドレイン電極は、画素電極４０４を介して液晶容量ｃｌ４４－ｎの一方に接続され且つ第２の制御容量Ｃ４２－ｎの他方の端子に接続され且つ第３の制御容量Ｃ４３－ｎ（結合容量）の一方の端子に接続されている。液晶容量ｃｌ４４－ｎの他方の端子は、共通電極を介して接地されている。
　サブ画素ｓｐ４５－ｎ（第１のサブ画素）のスイッチング素子Ｔ４５－ｎ（第１スイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４５－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４５－ｎのドレイン電極は、画素電極４０５を介して液晶容量ｃｌ４５－ｎの一方に接続され且つ第３の制御容量Ｃ４３－ｎの他方の端子に接続され且つスイッチング素子Ｔ４６－ｎ（第２スイッチング素子）のドレイン電極に接続されている。液晶容量ｃｌ４６－ｎの他方の端子は、共通電極を介して接地されている。
　スイッチング素子Ｔ４６－ｎのソース電極は、第４の制御容量Ｃ４４－ｎの一方の端子に接続されている。第４の制御容量Ｃ４４－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）に接続されている。スイッチング素子Ｔ４６－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図１４と図１６を用いて説明する。図１６は、本実施形態における５つのサブ画素を備える液晶装置のタイミングチャートである。
　制御部１２は、表示信号線Ｓｍ－ｎの信号をＶｄａｔａに制御する（図１６、時刻ｔ０ａ）。次に、制御部１２は、走査線Ｇ－ｎを時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（Ｖｈｉｇｈ）に制御し、スイッチング素子Ｔ４１－ｎ～Ｔ４５－ｎをオン状態にし、各サブ画素ｓｐ４１－ｎ～ｓｐ４５－ｎを構成する画素電極４０１～４０５に表示信号線Ｓｍ－ｎから電位Ｖｄａｔａを供給する。また、時刻ｔ０ａ～ｔ１ａの期間、制御部１２は、走査線Ｇ－（ｎ＋１）をＬレベルに制御し、スイッチング素子Ｔ４６－ｎをオフ状態にする。
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を、図１４～図１６を用いて説明する。
　制御部１２は、走査線Ｇ－ｎをＬレベルに制御し、スイッチング素子Ｔ４１－ｎ～Ｔ４５－ｎをオフ状態にし、走査線Ｇ－（ｎ＋１）をＨレベルに制御し、スイッチング素子Ｔ４６－ｎをオン状態にする。サブ画素ｓｐ４１－ｎの液晶容量ｃｌ４１－ｎは、ｔ０ａ～ｔ１ａの期間に書き込まれた電位の大きさＶｄａｔａを保持する。サブ画素ｓｐ４５－ｎの液晶容量ｃｌ４５－ｎに接続されているスイッチング素子Ｔ４６－ｎがオン状態のため、液晶容量ｃｌ４５－ｎに保持されている電荷が、スイッチング素子Ｔ４６－ｎのソース電極に接続されている第４の制御容量Ｃ４４－ｎに移動する。この結果、液晶容量ｃｌ４５－ｎを構成する画素４０５の電位は、ｔ１ａ～ｔ２ａの期間と第４の制御容量Ｃ４４－ｎに基づきαだけ下がり、ＶｄａｔａからＶｄａｔａ－αに変化する。
　サブ画素ｓｐ４５－ｎの液晶容量ｃｌ４５－ｎを構成する画素４０５の電位が下がった結果、図１４のように、サブ画素ｓｐ４４－ｎの液晶容量ｃｌ４４－ｎを構成する画素４０４は容量結合により電位が変動する。このため、液晶容量ｃｌ４４－ｎを構成する画素４０４の電位は、ｔ１ａ～ｔ２ａの期間と第３の制御容量Ｃ４３－ｎに基づきβだけ下がり、ＶｄａｔａからＶｄａｔａ－βに変化する。なお、例えば、αの電位の方がβの電位より大きい関係になるように、第３の制御容量Ｃ４３－ｎと第４の制御容量Ｃ４４－ｎの容量を設定する。
　そして、サブ画素ｓｐ４４－ｎの液晶容量ｃｌ４４－ｎを構成する画素４０４の電位が下がった結果、図１４のように、サブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎを構成する画素４０３は容量結合により電位が変動する。このため、液晶容量ｃｌ４３－ｎを構成する画素４０３の電位は、ｔ１ａ～ｔ２ａの期間と第２の制御容量Ｃ４２－ｎに基づきγだけ下がり、ＶｄａｔａからＶｄａｔａ－γに変化する。なお、例えば、βの電位の方がγの電位より大きい関係になるように、第２の制御容量Ｃ４２－ｎと第３の制御容量Ｃ４３－ｎの容量を設定する。
　そして、サブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎを構成する画素４０３の電位が下がった結果、図１４のように、サブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎを構成する画素４０２は容量結合により電位が変動する。このため、液晶容量ｃｌ４２－ｎを構成する画素４０２の電位は、ｔ１ａ～ｔ２ａの期間と第１の制御容量Ｃ４１－ｎに基づきγだけ下がり、ＶｄａｔａからＶｄａｔａ－δに変化する。なお、例えば、γの電位の方がδの電位より大きい関係になるように、第１の制御容量Ｃ４１－ｎと第２の制御容量Ｃ４２－ｎの容量を設定する。
　この結果、図１４のように、ｔ１ａ～ｔ２ａの期間、各サブ画素の液晶容量にかかる電圧は、以下のようになる。サブ画素ｓｐ４１－ｎの液晶容量ｃｌ４１－ｎの電圧がサブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎの電圧より大きい。サブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎの電圧がサブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎの電圧より大きい。サブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎの電圧がサブ画素ｓｐ４４－ｎの液晶容量ｃｌ４４－ｎの電圧より大きい。サブ画素ｓｐ４４－ｎの液晶容量ｃｌ４４－ｎの電圧がサブ画素ｓｐ４５－ｎの液晶容量ｃｌ４５－ｎの電圧より大きい。
　このため、各サブ画素の電位差に応じて各サブ画素の各液晶容量の光透過率または光反射率が異なるため、５つの階調表現を実現することができる。
　また、図１５において、各サブ画素ｓｐ４２－ｎ～ｓｐ４５－ｎの画素電極４０１～４０５の面積は、例えば、全て同じでもよい。あるいは、第１実施形態と同様に、画素電極４０５の面積を他の画素電極４０１～４０４より大きくするようにしてもよい。
　以上のように、制御部１２は、各サブ画素の各液晶容量ｃｌ４１－ｎ～ｃｌ４５－ｎを構成する画素電極４０１～４０５に電位を書き込んだ後、第４の制御容量Ｃ４４－ｎに接続されたスイッチング素子Ｔ４６－ｎを制御することで、液晶容量ｃｌ４５－ｎの電圧を変動させ、さらに、液晶容量ｃｌ４５－ｎと液晶容量ｃ４４－ｎの間に接続された第３の制御容量Ｃ４３－ｎを用いて電圧を変動させ、液晶容量ｃｌ４４－ｎと液晶容量ｃｌ４３－ｎの間に接続された第２の制御容量Ｃ４２－ｎを用いて電圧を変動させ、液晶容量ｃｌ４３－ｎと液晶容量ｃｌ４２－ｎの間に接続された第１の制御容量Ｃ４１－ｎを用いて電圧を変動させる。これにより、１画素を５つのサブ画素に分割して５階調表現を行うため、視視野角特性を改善できる。
　また、第１実施形態と同様に、サブ画素ｓｐ４１－ｎの液晶容量ｃｌ４１－ｎは、書き込み後に階調表現のために昇圧が行われないため、低階調でムラになりにくい効果がある。さらに、サブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎとサブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎとの間の第１の制御容量Ｃ４１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。また、サブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎとサブ画素ｓｐ４４－ｎの液晶容量ｃｌ４４－ｎとの間の第２の制御容量Ｃ４２－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。また、サブ画素ｓｐ４４－ｎの液晶容量ｃｌ４４－ｎとサブ画素ｓｐ４５－ｎの液晶容量ｃｌ４５－ｎとの間の第３の制御容量Ｃ４３－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。従って、開口率が低下しない効果があり、電位が変動しにくいので輝度ムラを改善できる。
　また、本実施形態では、第１実施形態と同様に、全てのサブ画素ｓｐ４１－ｎ～ｓｐ４５－ｎの液晶容量ｃｌ４１－ｎ～ｃｌ４５－ｎが、各スイッチング素子Ｔ４１－ｎ～Ｔ４５－ｎを介して表示信号線Ｓｍ－ｎに接続する構成としたので、各液晶容量ｃｌ４１－ｎ～ｃｌ４５－ｎがフローティングされていないため焼き付きが発生しない効果がある。
　また、本実施形態では、１画素を２つのサブ画素に分割する例から５つのサブ画素に分割する例を説明したが、６つのサブ画素以上に分割する場合にも同様の方法を用いることが可能である。例えば、６つのサブ画素に分割する場合、図１４において、サブ画素ｓｐ４５－ｎが６番目のサブ画素（ｓｕｂ　ｐｉｘ　Ｆ）に相当する。そして、４番目のサブ画素（ｓｕｂ　ｐｉｘ　Ｄ）ｓｐ４４－ｎと６番目のサブ画素（ｓｕｂ　ｐｉｘ　Ｆ）の間に４番目のサブ画素（ｓｕｂ　ｐｉｘ　Ｄ）ｓｐ４４－ｎと同じ構成の５番目のサブ画素（ｓｕｂ　ｐｉｘ　Ｅ）を形成する。そして、２番目のサブ画素と３番目のサブ画素の各液晶容量の間に第１の制御容量を形成する。３番目のサブ画素と４番目のサブ画素の各液晶容量の間に第２の制御容量を形成する。４番目のサブ画素と５番目のサブ画素の各液晶容量の間に第３の制御容量を形成する。５番目のサブ画素と６番目のサブ画素の各液晶容量の間に第４の制御容量を形成する。６番目のサブ画素の液晶容量に接続されているスイッチング素子のソース電極に第５番目の制御容量を形成する。
　図１７は、１画素を複数のサブ画素に分割し、斜めから見た場合の階調特性の一例を示す図である。図１７において、Ｌｏｃａｌ　γとは、階調に対する正規化した透過率について両対数をとり、さらに局所的なγ値を表す指標であり、次式（１）のように定義する。
Ｌｏｃａｌ　γ＝（ｌｏｇＴＧＳ２－ｌｏｇＴＧＳ１）／（ｌｏｇＧＳ２－ｌｏｇＧＳ１）・・・（１）
　式（１）において、ＴＧＳ１は、階調ＧＳ１に対応する正規化された透過率であり、ＴＧＳ２は、階調ＧＳ２に対応する正規化された透過率である。図１７のように、１画素を２のサブ画素に分割した場合、破線Ｌ１のようにγ値が、例えば階調１５０あたりで急激に変化する。また、１画素を３つのサブ画素に分割した場合、実線Ｌ２のように、階調に対するγ値の変動が減少する。さらに、１画素を３つのサブ画素に分割した場合、点線Ｌ３のように、階調に対するγ値の変動がさらに減少する。すなわち、１画素の分割数を増やすことで、ガンマ値がより平坦になり、斜めから見た場合に急激に輝度が変動する現象が抑えることができる。このため、本実施形態の方法を用いて、１つの画素を３またはそれ以上のサブ画素に分割し、分割されたサブ画素に電位差を生じさせて階調表現を行うことで、斜めから見た場合に急激に輝度が変動する現象が抑えることができる。
　なお、実施形態の図１の制御部１２の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
　　また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
　　また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリーのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
　本発明によれば、１つの画素を３またはそれ以上のサブ画素に分割し、分割されたサブ画素に電位差を生じさせて階調表現を行った場合に、輝度ムラと視野角特性を安定して達成することができる。
３－１～３－ｍ、Ｓｍ－ｎ・・・表示信号線
５－１～５－ｎ、Ｇ－（ｎ－１）～Ｇ－（ｎ＋１）・・・走査線
Ｃｓ－ｎ～Ｃｓ－（ｎ＋１）・・・コモン配線
Ｃ１－ｎ～Ｃ２－ｎ・・・制御容量
ｃｌ１－ｎ～ｃｌ３－ｎ・・・液晶容量
Ｔ１－ｎ～Ｔ４－ｎ・・・スイッチング素子
１２・・・制御部
ｐ（１，１）～ｐ（ｎ、ｍ）・・・画素部
ｓｐ（１，１，１）～ｓｐ（３，２，５）・・・サブ画素

Claims (5)

  1. 　複数の輝度領域に対応した複数のサブ画素から各々が構成される複数の画素であって、マトリクス状に配置された複数の画素と、
    　前記複数のサブ画素のうち第１のサブ画素の画素電極にドレイン電極が接続されている第１スイッチング素子と、
    　前記第１のサブ画素の画素電極にドレイン電極が接続されている第２スイッチング素子と、
    　複数の走査線と、
    　制御容量と、
    　を備え、
    　前記第１スイッチング素子のゲート電極と前記第２スイッチング素子のゲート電極とが各々異なる前記走査線に接続され、
    　前記第２スイッチング素子は、ソース電極とコモン配線との間に前記制御容量が形成され、
    　前記第１のサブ画素の画素電極と前記複数のサブ画素のうち第２のサブ画素の画素電極とが結合容量で結合されている液晶装置。
  2. 　前記複数の走査線は、マトリクスの行方向に配置されており、
    　表示信号を供給する複数の表示信号線と、
    　第３スイッチング素子と、
    　を更に備え、
    　前記第１スイッチング素子は、ゲート電極がｎ本目（ｎは１以上の自然数）の前記走査線に接続され且つソース電極が前記ｍ本目（ｍは１以上の自然数）の表示信号線に接続され、
    　前記第２スイッチング素子は、ゲート電極がｎ＋１本目以降の前記走査線に接続され且つソース電極とコモン配線との間に前記制御容量が形成され、
    　前記第２のサブ画素の画素電極は、前記第３スイッチング素子のドレイン電極が接続され、
    　前記第３スイッチング素子は、ゲート電極が前記ｎ本目の走査線に接続され且つソース電極が前記ｍ本目の表示信号線接続されている請求項１に記載の液晶装置。
  3. 　制御部、
    　を更に備え、
    　前記制御部は、前記ｎ番目の走査線と前記ｎ＋１番目の走査線とに、前記第１スイッチング素子と前記第２スイッチング素子とを異なるタイミングでオン状態にする信号を供給する請求項２に記載の液晶装置。
  4. 　第４スイッチング素子、
    　を更に備え、
    　前記第２のサブ画素の画素電極と前記複数のサブ画素のうち第３のサブ画素の画素電極とが結合容量で結合され、
    　前記第３のサブ画素の画素電極は、前記第４スイッチング素子のドレイン電極に接続され、
    　前記第４スイッチング素子は、ゲート電極が前記ｎ本目の走査線に接続され且つソース電極が前記ｍ本目の表示信号線接続されている請求項２に記載の液晶装置。
  5. 　前記複数のサブ画素の中で１個のサブ画素の画素電極は、他の前記複数のサブ画素の画素電極と電気的に接続されていない請求項１に記載の液晶装置。
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