KR100931876B1 - 감소된 플리커를 갖는 액정 디스플레이 패널 - Google Patents

감소된 플리커를 갖는 액정 디스플레이 패널 Download PDF

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Abstract

액정 디스플레이 패널은 상부 기판, 하부 기판 및 상기 상부 기판과 상기 하부 기판 사이에 위치한 복수의 화소들을 포함한다. 상기 화소들 각각은 상기 화소들 각각에 대략 동일한 관통 전압을 제공하기 위한 적어도 하나의 보상 커패시터를 구비하여, 상기 액정 디스플레이 패널의 플리커 영향을 감소시킨다.
Figure R1020030025092
액정, 디스플레이, 패널, 화소, 관통, 전압, 보상, 커패시터, 플리커

Description

감소된 플리커를 갖는 액정 디스플레이 패널{Liquid crystal display panel having reduced flicker}
도 1은 종래 기술의 TFT-LCD의 개락도이다.
도 2는 도 1에 도시된 TFT-LCD의 등가 회로도이다.
도 3은 드라이버 IC 칩들로부터 출력된 출력 전압들의 파형들을 도시한 것이다.
도 4는 본 발명에 의한 등가 회로도이다.
도 5a 및 도 5b는 본 발명의 제1 실시예에 의한 LCD 패널의 화소 배열의 상면도들이다.
도 6은 본 발명의 제2 실시예에 의한 LCD 패널의 화소 배열의 상면도이다.
도 7은 본 발명의 제3 실시예에 의한 LCD 패널의 화소 배열의 상면도이다.
도 8은 본 발명의 제4 실시예에 의한 LCD 패널의 화소 배열의 상면도이다.
본 출원은 여기에 참조로써 포함된 2002년 6월 4일자로 출원된 미국 출원 번호 10/064,049의 일부 계속 출원이다.
본 발명은 액정 디스플레이(LCD: Liquid Crystal Display) 패널에 관한 것으로, 특히 저 플리커를 갖는 액정 디스플레이 패널에 관한 것이다.
박막 트랜지스터 액정 디스플레이(TFT-LCD: Thin Film Transistor Liquid Crystal Display)와 같은, 박막 트랜지스터 디스플레이는 선명한 영상들을 생성하기 위하여 액정 분자들을 구동하기 위한 스위치들로서 매트릭스내에 배열된 커패시터들과 본딩 패드들과 같은 다른 요소들과 함께 많은 박막 트랜지스터들을 사용한다. 종래의 CRT 모니터들을 능가하는 상기 TFT-LCD의 이점들은 더 양호한 휴대가능성, 저전력 소비 및 저 방사를 포함한다. 그러므로, 상기 TFT-LCD는 노트북들, 개인 데이터 보조장치(PDA)들, 전자 완구들 등과 같은 다양한 휴대용 제품들에서 널리 사용된다.
도 1 및 도 2를 참조하라. 도 1은 종래의 TFT-LCD의 개략도이다. 도 2는 상기 TFT-LCD의 등가 회로도이다. TFT-LCD(10)는 하부 기판(12)을 포함한다. 상기 하부 기판(12)은 화소 배열(14), 주사선 구동 회로(16) 및 데이터 라인 구동 회로(18)를 포함한다. 상기 화소 배열(14)은 복수의 주사선들(미도시) 및 복수의 데이터 라인들(미도시)을 포함한다. 그러므로, 복수의 화소들(예를 들어 화소들 A, B, C, B' 및 C')은 상기 주사선들과 상기 데이터 라인들에 의해 정의된다. 상기 화소 A, B 및 C는 동일한 주사선상에 위치하고, 반면에 상기 화소 A, B' 및 C'는 동일한 데이터 라인상에 위치한다.
도 1에 도시된 바와 같이, 상기 주사선 구동 회로(16)는, 칩-온-글래스(COG: Chip-On-Glass) 기술을 사용하여 상기 하부 기판(12)상에 직접 형성된 복수의 드라 이버 IC 칩들(칩들 16a, 16b 및 16c와 같은)을 포함한다. 더욱이, 상기 드라이버 IC 칩들은 소위 와이어링 온 어레이(WOA: Wiring On Array) 기술인, 몇몇 데이터 라인들(17)에 의해 서로 연결되어 있다.
도 2에 도시된 바와 같이, 화소(20)는 액정 셀(LC) 및 박막 트랜지스터(TFT)를 포함한다. 상기 액정 셀(LC)은 화소 전극, 공통 카운터 전극(CE) 및 그 사이에 삽입된 액정층으로 형성되어 있다. 상기 박막 트랜지스터(TFT)는 주사선(GL0)에 연결된 게이트 전극, 데이터 라인(DL0)에 연결된 드레인 전극 및 상기 액정 셀의 화소 전극에 연결된 소스 전극을 포함한다. 상기 박막 트랜지스터(TFT)의 게이트 전극과 소스 전극은 중첩 영역을 형성하기 때문에 기생 커패시터(GS)가 생성된다. 더욱이, 상기 화소(20)는 상기 액정 셀과 주사선(GL1) 사이에 연결된 스토리지 커패시터(SC)를 포함한다. 상기 스토리지 커패시터는 전류 누설로 인한 상기 액정 셀의 전압 변동을 감소시키는데 사용되고 따라서 상기 액정 셀이 전하들을 저장하는 것을 도와준다.
도 2에 도시된 바와 같이, 상기 화소들을 통과하는 광은 상기 액정 셀에 인가된 전압에 따라 변한다. 상기 액정 셀에 대한 전압을 변경함으로써, 각 화소를 통과하는 광의 양은 변경될 수 있고 따라서 상기 TFT-LCD는 소정의 영상들을 표시할 수 있다. 상기 액정 셀에 인가된 전압은 상기 공통 카운터 전극의 전압과 상기 화소 전극의 전압간의 차이다. 상기 박막 트랜지스터가 턴 오프될 때, 상기 화소 전극은 부동 상태에 있게 된다. 어떤 변동이 상기 화소 전극 주위의 전기 요소들의 전압들에서 일어나는 경우, 상기 변동들은 상기 화소 전극의 전압이 그것의 바람직한 전압으로부터 벗어나도록 야기할 것이다. 상기 화소 전극의 전압의 편차는 수학식 1에 의해 표현되는 관통 전압(VFD)으로 지칭된다.
Figure 112003014002813-pat00001
여기에서 CLC는 상기 액정 셀(LC)의 커패시턴스이고, CSC는 상기 스토리지 커패시터(SC)의 커패시턴스이며, CGS는 상기 박막 트랜지스터의 소스 전극과 게이트 전극간의 커패시턴스이며,
Figure 112003014002813-pat00002
는 상기 게이트 전극에 인가된 펄스 전압의 진폭이다.
일반적으로, 상기 공통 카운터 전극의 전압을 조정하는 것은 상기 관통 전압을 보상할 수 있다. 그러나, 상기 주사선의 저항값 및 커패시턴스는 상기 게이트 전극에 인가된 펄스 전압의 하강 에지를 둥글게 하기 때문에, 화소의 관통 전압은 상기 주사선 구동 회로와 상기 화소간의 거리가 증가함에 따라 감소한다. 예를 들어, 도 1에 도시된 바와 같이, 상기 화소 A의 관통 전압은, 관통 전압이 상기 화소 C의 관통 전압보다 더 큰, 상기 화소 B의 관통 전압보다 더 크다(즉 (VFD)A>(VFD)B>(VFD)C, 여기에서, (VFD)A, (VFD)B 및 (VFD)C는 각각 상기 화소들 A, B, C의 관통 전압들을 나타낸다). 따라서, 상기 공통 카운터 전극의 전압을 조정함으로써 모든 화소들에 대한 관통 전압들을 보상하는 것은 어렵다. 그러므로, 플리커없는 TFT-LCD를 제공하는 것은 어렵다.
더욱이, 상기 버스 라인들의 저항값들은 너무 커서, 펄스 전압이 상기 버스 라인들(17)로부터 상기 드라이버 IC 칩들로 입력될 때, 상기 드라이버 IC 칩들의 입력 전압들은 서로 다른데, 이것은 상기 드라이버 IC 칩들로부터 출력된 출력 전압들의 상이한 파형들을 초래한다. 예를 들어, 도 3에 도시된 바와 같이, 상기 칩들 16a, 16b 및 16c로부터 출력된 출력 전압들의 파형들은 아주 다르다. 상기 칩 16a로부터 출력된 전압차(
Figure 112003014002813-pat00003
)는 상기 칩 16c으로부터 출력된 전압차(
Figure 112003014002813-pat00004
)보다 더 큰, 상기 칩 16b로부터 출력된 전압차(
Figure 112003014002813-pat00005
)보다 더 크다. 그러므로, 화소의 관통 전압은 상기 데이터 라인 구동 회로와 상기 화소간의 거리가 증가함에 따라 감소할 것이다. 즉, 도 1에 도시된 바와 같이, 상기 화소 A의 관통 전압은, 관통 전압이 상기 화소 C'의 관통 전압보다 더 큰, 상기 화소 B'의 관통 전압보다 더 큰데(즉, (VFD)A>(VFD)B'>(VFD)C')), 이것은 LCD 패널의 디스플레이 품질을 감소시키는 플리커를 형성한다.
그러므로, 본 발명이 이루고자 하는 기술적 과제는, 상기한 문제들을 해결하기 위한 감소된 플리커를 갖는 액정 디스플레이 패널을 제공하는 것이다.
상기 과제를 달성하기 위하여 본 발명은, 상부 기판, 하부 기판 및 상기 상부 기판과 상기 하부 기판 사이에 위치한 복수의 화소들을 포함하는 액정 디스플레이 패널을 제공한다. 상기 화소들 각각은 상기 화소들 각각에 대략 동일한 관통 전 압을 제공하기 위한 적어도 하나의 보상 커패시터를 구비하여, 상기 액정 디스플레이 패널의 플리커 영향을 감소시킨다.
본 발명이 대응하는 주사선 위에 화소 전극을 중첩시킴으로써 형성된 보상 커패시터를 화소에 도입하는 것은 본 발명의 이점이다. 상기 화소들의 보상 커패시터들의 커패시턴스들을 조정함으로써, 상기 화소들의 관통 전압들은 대략 동일해지고, 이것은 LCD 패널의 플리커 영향을 감소시키며 추가로 LCD 패널의 디스플레이 품질을 개선한다.
본 발명의 이들 목적 및 다른 목적들은 다수의 도면들에 도시된, 바람직한 실시예의 다음 상세한 설명을 읽은 후 당업자에게 명백해질 것임은 의심의 여지가 없다.
하기에, 본 발명이 첨부된 도면들을 참조하여 상세히 설명될 것이다.
도 4를 참조하라. 도 4는 본 발명에 의한 등가 회로도이다. 도 4에 도시된 바와 같이, 등가 회로(40)는 각각 도 1에 도시된 화소들 A, B 및 C에 대응하는, 적어도 화소들 A, B 및 C를 포함한다. 화소 A는 액정 셀(LC) 및 박막 트랜지스터(TA)를 포함한다. 상기 액정 셀(LC)은 화소 전극, 공통 카운터 전극 및 그 사이의 액정층으로 구성되어 있으며, 따라서 상기 액정 셀(LC)은 액정 커패시터로서 간주될 수 있다. 상기 박막 트랜지스터(TA)는 주사선(GL0)에 연결된 게이트 전극, 데이터 라인(DL0)에 연결된 드레인 전극 및 상기 액정 셀(LC)의 상기 화소 전극에 연결된 소스 전극을 포함한다. 더욱이, 상기 게이트 전극이 상기 박막 트랜지스터(TA)의 소 스 전극과 중첩될 때 기생 커패시터(GSA)가 생성된다. 게다가, 화소 A는 상기 액정 셀(LC)의 화소 전극과 상기 주사선(GL0) 사이에 연결된 보상 커패시터(C'A)를 더 포함한다. 즉, 보상 커패시터(C'A)는 상기 주사선(GL0)과 TFT의 소스 전극 또는 상기 화소 전극에 연결되고, 상기 액정 셀(LC)의 화소 전극과 상기 주사선(GL1) 사이에 연결된 스토리지 커패시터(SCA)에 연결된다.
유사하게, 상기 화소 B는 액정 셀(LC), 박막 트랜지스터(TB), 스토리지 커패시터(SCB) 및 보상 커패시터(C'B)를 포함하고, 더욱이 상기 박막 트랜지스터(TB )의 게이트 전극과 소스 전극의 중첩 영역으로 인하여 기생 커패시터(GSB)가 생성된다. 상기 화소 C는 적어도 액정 셀(LC), 박막 트랜지스터(TC), 스토리지 커패시터(SCC) 및 보상 커패시터(C'C)를 포함한다. 더욱이, 게이트 전극이 상기 박막 트랜지스터(TC)의 소스 전극과 중첩될 때 기생 커패시터(GSC)가 형성된다.
도 4에 도시된 바와 같이, 상기 보상 커패시터 C'A, C'B 및 C'C는 각각 상기 기생 커패시터들 GSA, GSB 및 GSC에 병렬로 연결되어 있다. 그러므로, 수학식 1은 다음과 같이 다시 작성될 수 있다:
Figure 112003014002813-pat00006
수학식 2에서, C는 상기 보상 커패시터(C')의 커패시턴스를 나타낸다. 수학식 1 및 2를 참조하면, 일반적으로, CSC 및 CLC 양자는 CGS와 C보다 훨씬 더 크다(즉, CSC, CLC>>CGS, C). 그러므로, 수학식 2는 다음과 같이 다시 작성될 수 있다:
Figure 112003014002813-pat00007
도 4 및 수학식 3을 참조하라. 상기 주사선(GL0)의 저항값 및 커패시턴스에 기인하여, (CGS)A=(CGS)B=(CGS)C, (C SC)A=(CSC)B=(CSC)C, (CLC) A=(CLC)B=(CLC)C 그리고 CA=CB=CC인 경우, 상기 화소들 A, B 및 C의 관통 전압들은 상기 LCD 패널의 플리커 영향을 초래하는 (VFD)A>(VFD)B>(VFD)C 이 된다. 상술된 바와 같이, 상기 화소들 A, B 및 C의 관통 전압들은 상기 LCD 패널의 플리커 영향을 감소시키기 위하여
Figure 112003014002813-pat00008
이 되어야 한다. 수학식 3에 의하면, 상기 보상 커패시터(C'), 상기 기생 커패시터(GS) 또는 상기 스토리지 커패시터(SC)를 조정하는 것은 대략 동일한 상기 화소들 A, B 및 C의 관통 전압들을 달성하기 위해 시도될 수 있다. 상기 보상 커패시터(C'), 상기 기생 커패시터(GS) 또는 상기 스토리지 커패시터(SC)의 커패시턴스를 조정하기 위한 방법들은 다음과 같이 설명된다:
(1) CA<CB<CC, (CGS)A=(CGS)B =(CGS)C, (CSC)A=(CSC)B=(CSC )C 그리고 (CLC)A=(CLC)B=(CLC)C인 경우, 상기 화소들 A, B, C의 관통 전압들은
Figure 112003014002813-pat00009
이 된다. 즉, 상기 화소들 A, B, C의 관통 전압들은 상기 조건 CA<CB<CC이 달성되는 한 대략 동일하다. 따라서, 상기 화소들 각각은 대략 동일한 관통 전압을 가질 것이고, 반면에 상기 보상 커패시터(C')의 커패시턴스는 상기 주사선의 입력단과 상기 화소 사이의 거리가 증가함에 따라 증가한다.
(2) (CGS)A<(CGS)B<(CGS)C, C A=CB=CC, (CSC)A=(CSC)B=(C SC)C 그리고 (CLC)A=(CLC)B=(CLC)C인 경우, 상기 화소들 A, B, C의 관통 전압들은
Figure 112003014002813-pat00010
이 된다. 즉, 상기 화소들 A, B, C의 관통 전압들은 상기 조건 (CGS)A<(CGS)B<(CGS)C이 달성되는 한 대략 동일하다. 그 결과, 상기 주사선의 입력단과 상기 화소 사이의 거리가 증가함에 따라 상기 기생 커패시터(GC)의 커패시턴스는 증가하는 반면에, 상기 화소들 각각은 대략 동일한 관통 전압을 가질 것이다.
(3) (CSC)A>(CSC)B>(CSC)C, C A=CB=CC, (CGS)A=(CGS)B=(C GS)C 그리고 (CLC)A=(CLC)B=(CLC)C인 경우, 상기 화소들 A, B, C의 관통 전압들은
Figure 112003014002813-pat00011
이 된다. 즉, 상기 화소들 A, B, C의 관통 전압들은 상기 조건 (CSC)A>(CSC)B>(CSC)C이 달성되는 한 대략 동일하다. 그 결과, 상기 주사선의 입력단과 상기 화소 사이의 거리가 증가함에 따라 상기 스토리지 커패시터(SC)의 커패시턴스는 감소하는 반면에, 상기 화소들 각각은 대략 동일한 관통 전압을 가질 것이다.
더욱이, 상기한 방법들 (1), (2) 및 (3)은 화소들 A, B, C의 대략 동일한 관통 전압들을 달성하기 위하여 서로 결합될 수 있다. 다음 설명은 상기한 방법들 (1), (2) 및 (3)에 의한 본 발명의 다양한 실시예들을 설명한다.
도 5a 및 도 5b를 참조하라. 도 5a 및 도 5b는 본 발명의 제1 실시예에 의한 LCD 패널의 화소 배열의 상면도들(top views)이다. 더욱이, 본 발명의 제1 실시예는 상기한 방법 (1)에 따라 구현된다. 도 5a에 도시된 바와 같이, 화소 배열(50)은 적어도 주사선 구동 회로(54)에 전기적으로 연결된 주사선(52) 및 데이터 라인 구동 회로(미도시)에 전기적으로 연결된 데이터 라인들(56a, 56b, 56c)을 포함한다. 더욱이, 상기 화소 배열(50)은 각각 박막 트랜지스터들(TA. TB, TC) 및 대응하는 액정 셀들(미도시)을 포함하는 화소들(A, B, C)을 더 포함한다. 상기 박막 트랜지스터들(TA. TB, TC)의 게이트 전극들(60a, 60b, 60c)은 상기 주사선(52)에 연결되어 있다. 상기 박막 트랜지스터들(TA. TB, TC)의 드레인 전극들(62a, 62b, 62c)은 각각 상기 데이터 라인들(56a, 56b, 56c)에 연결되어 있다. 상기 박막 트랜지스터들(TA. TB, TC)의 소스 전극들(64a, 64b, 64c)은 개별적으로 상기 액정 셀들의 화소 전극들(58a, 58b, 58c)에 연결되어 있다. 더욱이, 반도체층들(66a, 66b, 66c)은 각각 상기 게이트 전극들 및 상기 소스, 상기 드레인 전극들 사이에 배치되어 있다.
도 5a에 도시된 바와 같이, 상기 화소들(A, B, C)은 중첩 영역들(68a, 68b, 68c)을 더 포함한다. 상기 중첩 영역(68a)은 상기 소스 전극(64a)을 상기 게이트 전극(60a), 상기 주사선(52)의 부분 위에 중첩시킴으로써 형성된다. 동일하게, 상기 중첩 영역들(68b, 68c)은 각각 상기 소스 전극들(64b, 64c)을 상기 게이트 전극들(60b, 60c), 상기 주사선(52)의 부분 위에 중첩시킴으로써 형성된다. 더욱이, 상기 화소들(A, B, C)은 중첩 영역들(70a, 70b 및 70c)을 더 포함한다. 상기 화소 전 극들(58a, 58b 58c)은 각각 돌출부들(69a, 69b, 69c)을 포함한다.
상기 중첩 영역(70a)은 상기 확장부(69a)를 상기 주사선(52) 위에 중첩시킴으로써 형성된다. 유사하게, 상기 중첩 영역들(70b, 70c)은 각각 상기 확장부들(69b, 69c)을 상기 주사선(52) 위에 중첩시킴으로써 형성된다. 상기 중첩 영역(70a)의 면적은, 면적이 상기 중첩 영역(70c)의 면적보다 더 작은, 상기 중첩 영역(70b)의 면적보다 더 작다.
제1 실시예에서, 상기 중첩 영역들(68a, 68b, 68c)은 각각 도 4에 도시된 상기 기생 커패시터들(GSA, GSB 및 GSC)에 대응하고, 반면에 상기 중첩 영역들(70a, 70b 및 70c)은 각각 도 4에 도시된 상기 보상 커패시터들(C'A, C'B 및 C'C)에 대응한다. 상기 중첩 영역들(70a, 70b 및 70c)의 면적들은 순차적으로 증가하기 때문에, 상기 보상 커패시터(C'A)의 커패시턴스는, 커패시턴스가 상기 보상 커패시터(C'C)의 커패시턴스보다 더 작은, 상기 보상 커패시터(C'B)의 커패시턴스보다 더 작다(즉, CA<CB<CC). 따라서, 화소들(A, B, C)의 관통 전압들은 대략 동일하다(즉,
Figure 112003014002813-pat00012
). 더욱이, 상기 중첩 영역들(70a, 70b 및 70c)의 모양들은 반드시 직사각형이 아니다. 그들은 상기 중첩 영역(70a)의 면적이, 면적이 상기 중첩 영역(70c)의 면적보다 더 작은, 상기 중첩 영역(70b)의 면적보다 더 작은 한 어떤 모양일 수 있다. 더욱이, 상기 화소 전극들과 상기 주사선 사이에 존재하는 큰 공간으로 인하여, 본 발명의 제1 실시예는 대형 액정 디스플레이 패널에 적용될 수 있다.
더욱이, 본 발명의 제1 실시예는 도 5b에 도시된, 대안적인 방식으로 수행될 수 있다. 도 5b의 화소 배열(50)에 도시된 바와 같이, 상기 주사선(52)은 각각 상기 화소 전극들(58a, 58b 및 58c) 아래에 위치한 확장부들(71a, 71b 및 71c)을 포함한다. 그러므로, 중첩 영역들(72a, 72b 및 72c)이 형성되고, 더욱이 상기 중첩 영역(72a)의 면적은, 면적이 상기 중첩 영역(72c)의 면적보다 더 작은, 상기 중첩 영역(72b)의 면적보다 더 작다.
도 5b 및 도 4를 참조하면, 상기 중첩 영역들(68a, 68b 및 68c)은 각각 상기 기생 커패시터들(GSA, GSB 및 GSC)에 대응하고, 반면에 상기 중첩 영역들(72a, 72b 및 72c)은 각각 상기 보상 커패시터들(C'A, C'B 및 C'C)에 대응한다. 상기 중첩 영역들(72a, 72b 및 72c)의 면적들은 순차적으로 증가하기 때문에, 상기 보상 커패시터(C'A)의 커패시턴스는, 커패시턴스가 상기 보상 커패시터(C'C)의 커패시턴스보다 더 작은, 상기 보상 커패시터(C'B)의 커패시턴스보다 더 작다(즉, CA<CB <CC). 따라서, 화소들(A, B, C)의 관통 전압들은 대략 동일하다.
도 5b에 도시된 바와 같이, 액정 분자들의 정렬 방향을 조정하기 위하여, 돌출 구조들(73a, 73b 및 73c)은 상기 화소 전극들(58a, 58b 및 58c) 위에 형성되고, 상기 확장부들(71a, 71b 및 71c) 위에 위치한다. 상기 돌출 구조들(73a, 73b 및 73c)은 상기 주사선(52)의 상기 확장부들(71a, 71b 및 71c)이 액정 분자들의 정렬 방향을 방해하지 못하게 할 수 있다. 일반적으로, 상기 돌출 구조들(73a, 73b 및 73c)은 예를 들어, 감광성 수지막(photoresist) 물질들로 형성된다. 더욱이, 상기 돌출 구조들(73a, 73b 및 73c)은 상기 화소 배열(50)이 위치한 하부 기판(미도시)에 평행하게 위치한, 상부 기판(미도시)상의 공통 전극 위에 형성될 수 있다.
도 6을 참조하라. 도 6은 본 발명의 제2 실시예에 의한 LCD 패널의 화소 배열의 상면도이다. 더욱이, 본 발명의 제2 실시예는 상기한 방법들 (1) 및 (2)에 따라 구현된다. 도 6에 도시된 바와 같이, 상기 화소 배열(50)은 적어도 I 부분 및 II 부분으로 나뉘어진다. 상기 화소들(A, B 및 C)은 I 부분내에 위치한다. 상기 박막 트랜지스터들(TA, TB, TC)의 게이트 전극들(60a, 60b, 60c)은 상기 중첩 영역들(68a, 68b, 68c)내에 위치한 블록들(67a, 67b, 67c)을 더 포함한다. 상기 블록(67a)의 면적은, 면적이 상기 블록(67c)의 면적보다 더 작은, 블록(67b)의 면적보다 더 작다. 따라서, 상기 중첩 영역(68a)의 면적은, 면적이 상기 중첩 영역(68c)의 면적보다 더 작은, 상기 중첩 영역(68b)의 면적보다 더 작다.
도 6 및 도 4를 참조하면, 상기 중첩 영역들(68a, 68b, 68c)은 각각 상기 기생 커패시터들(GSA, GSB 및 GSC)에 대응한다. 상기 중첩 영역들(68a, 68b, 68c)의 면적들은 순차적으로 증가하기 때문에, 상기 기생 커패시터(GSA)의 커패시턴스는, 커패시턴스가 상기 기생 커패시터(GSC)의 커패시턴스보다 더 작은, 상기 기생 커패시터(GSB)의 커패시턴스보다 더 작다((CGS)A<(CGS)B<(C GS)C). 따라서, 화소들(A, B, C)의 관통 전압들은 대략 동일하다(즉,
Figure 112003014002813-pat00013
). 요컨대, 상기 제2 실시예는 상기 화소 배열(50)의 상기 I 부분내의 화소들의 대략 동일한 관통 전압들을 달 성하기 위하여 상기 화소들의 기생 커패시터들(GS)의 커패시턴스들을 조정하는 것을 이용한다.
게다가, 게이트 전극들 및 소스 전극들 양자의 크기들에 대한 제한들 때문에, 상기 화소들의 상기 기생 커패시터들(GS)의 커패시턴스들만을 조정하는 것은 대형 LCD 패널에 적합하지 않다. 그 결과, 본 발명의 제2 실시예에서, 상기 화소 배열(50)은 II 부분을 더 포함하고, 더욱이, 상기 II 부분내의 화소들은 대략 동일한 관통 전압들을 달성하기 위하여 상기 화소들의 보상 커패시터들(C')의 커패시턴스들을 조정하는 것을 이용한다. 상기 II 부분내의 화소들의 구조들은 본 발명의 제1 실시예를 참조하여 설계될 수 있고 다시 설명되지 않을 것이다.
도 7을 참조하라. 도 7은 본 발명의 제3 실시예에 의한 LCD 패널의 화소 배열의 상면도이다. 더욱이, 본 발명의 제3 실시예는 상기한 방법들 (1) 및 (3)에 따라 구현된다. 도 7에 도시된 바와 같이, 상기 화소들(A, B 및 C)은 중첩 영역들(70a, 70b 및 70c)을 포함한다. 화소 전극들(58a, 58b, 58c)은 각각 확장부들(69a, 69b, 69c)을 포함한다. 상기 중첩 영역들(70a, 70b 및 70c)은 각각 상기 확장부들(69a, 69b, 69c)을 상기 주사선(52) 위에 중첩시킴으로써 형성된다. 상기 중첩 영역(70a)의 면적은, 면적이 상기 중첩 영역(70c)의 면적보다 더 작은, 중첩 영역(70b)의 면적보다 더 작다. 더욱이, 상기 화소들(A, B 및 C)은 각각 중첩 영역들(74a, 74b 및 74c)을 더 포함한다. 상기 중첩 영역들(74a, 74b 및 74c)은 상기 화소 전극들(58a, 58b, 58c)을 상기 주사선(52a) 위에 중첩시킴으로써 개별적으로 형성된다. 게다가, 상기 중첩 영역(74a)의 면적은, 면적이 상기 중첩 영역(74c)의 면적보다 더 큰, 상기 중첩 영역(74b)의 면적보다 더 크다.
도 7 및 도 4를 참조하면, 상기 중첩 영역들(74a, 74b 및 74c)은 각각 스토리지 커패시터들(SCA, SCB 및 SCC)에 대응하고, 반면에 상기 중첩 영역들(70a, 70b 및 70c)은 각각 상기 보상 커패시터들(C'A, C'B 및 C'C)에 대응한다. 상기 중첩 영역들(74a, 74b 및 74c)의 면적들은 점점 증가하기 때문에, 상기 보상 커패시터들(C'A, C'B 및 C'C)의 커패시턴스들은 순차적으로 증가한다(즉 CA<CB<C C). 더욱이, 상기 중첩 영역들(74a, 74b 및 74c)의 면적들은 점점 감소하고, 따라서 상기 스토리지 커패시터들(SCA, SCB 및 SCC)의 커패시턴스들은 순차적으로 감소한다(즉 (CSC)A>(CSC)B>(CSC)C). 따라서, 화소들(A, B, C)의 관통 전압들은 대략 동일해질 수 있다(즉,
Figure 112003014002813-pat00014
).
더욱이, 상기 스토리지 커패시터(SC)의 커패시턴스는 제한없이 감소될 수 없는데, 이것은 상기 스토리지 커패시터(SC)가 상기 주사선 구동 회로(54)로부터 더 멀리 있을수록, 그것의 커패시턴스는 더 작아지기 때문이다. 그 결과, 낮은 커패시턴스를 갖는 이러한 스토리지 커패시터가 상기 액정 셀들이 전하들을 유지하도록 도움을 주는 것은 어렵다. 그러므로, 상기 스토리지 커패시터(SC)의 커패시턴스가 더 감소될 수 없을 때, 본 발명의 제3 실시예는 대략 동일한 관통 전압들을 달성하기 위하여 상기 화소들의 상기 보상 커패시터들(C')의 커패시턴스들만을 조정할 것이다. 따라서, 본 발명의 제3 실시예는 상기 화소들 각각에 동일한 관통 전압을 제 공할 수 있을 뿐만 아니라, 상기 스토리지 커패시터가 상기 액정 셀들의 전하들을 유지하는 능력을 잃는 것을 방지한다.
도 8을 참조하라, 도 8은 본 발명의 제4 실시예에 의한 LCD 패널의 화소 배열의 상면도이다. 더욱이, 본 발명의 제4 실시예는 상기한 방법 (1)에 따라 구현된다. 도 8에 도시된 바와 같이, 화소 배열(80)은 적어도 주사선 구동 회로(84)에 전기적으로 연결된 복수의 주사선들(82a 및 82b)과 데이터 라인 구동 회로(88)에 전기적으로 연결된 데이터 라인들(86a, 86b)을 포함한다. 더욱이, 상기 화소 배열(80)은 도 1의 화소들(A, B' 및 C')에 대응하는, 화소들(A, B' 및 C')을 더 포함한다. 상기 화소들(A, B' 및 C')은 박막 트랜지스터들(TA, TB', TC') 및 대응하는 액정 셀들(미도시)을 포함한다. 상기 박막 트랜지스터들(TA, TB', TC')의 게이트 전극들(92a, 92b, 92c)은 상기 주사선들(82a)에 연결되어 있다. 상기 박막 트랜지스터들(TA, TB', TC')의 드레인 전극들(94a, 94b, 94c)은 각각 상기 데이터 라인(86a)에 연결되어 있다. 상기 박막 트랜지스터들(TA, TB', TC')의 소스 전극들(96a, 96b, 96c)은 각각 액정 셀들의 화소 전극들(90a, 90b, 90c)에 연결되어 있다. 더욱이, 반도체층들(98a, 98b, 98c)은 상기 게이트 전극들 및 상기 소스, 드레인 전극들 사이에 개별적으로 배치되어 있다.
더욱이, 도 8에 도시된 바와 같이, 상기 화소 전극들(90a, 90b, 90c)은 확장부들(99a, 99b, 99c)을 포함한다. 따라서, 중첩 영역들(100a, 100b 및 100c)이 상기 화소들(A, B' 및 C')에 형성된다. 상기 중첩 영역(100a)은 상기 확장부(99a)를 상기 주사선(82a) 위에 중첩시킴으로써 형성된다. 유사하게, 상기 중첩 영역들(100b, 100c)은 각각 상기 확장부들(99b, 99c)을 상기 주사선들(82a) 위에 중첩시킴으로써 형성된다. 상기 중첩 영역(100a)의 면적은, 면적이 상기 중첩 영역(100c)의 면적보다 더 작은, 상기 중첩 영역(100b)의 면적보다 더 작다. 더욱이, 상기 화소 전극들(90a, 90b 및 90c)은 상기 화소들(A, B', 및 C')의 스토리지 커패시터들을 형성하는, 중첩 영역들(102a, 102b 및 102c)을 형성하기 위하여 상기 주사선들(82b) 위에 중첩된다.
상기 제4 실시예에서, 상기 중첩 영역들(100a, 100b 및 100c)은 각각 보상 커패시터들(C'A, C'B' 및 C'C')(미도시)에 대응한다. 상기 중첩 영역들(100a, 100b 및 100c)의 면적들은 순차적으로 증가하기 때문에, 상기 보상 커패시터(C'A)의 커패시턴스는, 커패시턴스가 상기 보상 커패시터(C'C')의 커패시턴스보다 더 작은, 상기 보상 커패시터(C'B')의 커패시턴스보다 더 작다(즉 CA<CB'<CC' ). 따라서, 화소들(A, B', C')의 관통 전압들은 대략 동일하다(즉,
Figure 112003014002813-pat00015
).
대안적으로, 상기 중첩 영역들(100a, 100b 및 100c)은, 본 발명의 제4 실시예와 동일한 목적을 이룰 수 있는, 상기 화소 전극들(90a, 90b 및 90c) 아래에 상기 주사선들(82a)을 확장함으로써 형성될 수 있다.
본 발명은 대응하는 주사선 위에 화소 전극을 중첩시킴으로써 형성된 보상 커패시터를 화소에 도입한다. 상기 화소들의 보상 커패시터들의 커패시턴스들을 조 정함으로써, 상기 화소들의 관통 전압들은 대략 동일해지고, 따라서 이것은 LCD 패널의 플리커 영향을 감소시키며 추가로 LCD 패널의 디스플레이 품질을 개선한다.
당업자는 본 발명이 상기 장치의 수많은 변형들 및 변경들이 본 발명의 교시들을 유지하면서 행해질 수 있다는 것을 용이하게 알 것이다. 따라서, 상기한 개시는 첨부된 청구항들의 경계 및 범위에 의해서만 제한되는 것으로 간주되어야 한다.

Claims (43)

  1. 상부 기판, 하부 기판 및 상기 상부 기판과 상기 하부 기판 사이에 위치한 복수의 화소들을 포함하며, 상기 화소들 각각은 각 화소 전극과 제1 주사선 사이에 형성된 적어도 하나의 보상 커패시터를 구비하고, 상기 제1 주사선의 제1 입력단과 상기 화소들 중 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 보상 커패시터의 커패시턴스는 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  2. 제1항에 있어서, 제2 주사선 및 주사선 구동 회로를 더 포함하고, 상기 화소들 각각은 상기 제1 주사선과 상기 제2 주사선 사이에 위치하며, 상기 제1 주사선과 상기 제2 주사선 각각은 상기 주사선 구동 회로가 제1 입력단들을 통해 상기 제1 주사선과 상기 제2 주사선으로 신호들을 입력할 수 있도록 상기 제1 입력단을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  3. 삭제
  4. 제2항에 있어서, 상기 화소들 각각은,
    공통 전극, 대응하는 보상 커패시터에 연결된 화소 전극 및 상기 화소 전극과 상기 공통 전극 사이에 배치된 액정층을 구비하는 액정 셀; 및
    상기 제1 주사선에 연결된 게이트 전극, 대응하는 제1 데이터 라인에 연결된 드레인 전극 및 상기 화소 전극에 연결된 소스 전극을 구비하는 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 액정 디스플레이 패널.
  5. 제4항에 있어서, 상기 보상 커패시터들 각각은 상기 대응하는 화소 전극을 상기 제1 주사선들 위에 중첩시킴으로써 형성되는 제1 중첩 영역으로 구성되어 있는 것을 특징으로 하는 액정 디스플레이 패널.
  6. 제5항에 있어서, 상기 제1 주사선의 제1 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 상기 제1 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  7. 제4항에 있어서, 상기 보상 커패시터들 각각은 대응하는 소스 전극을 대응하는 게이트 전극 위에 중첩시킴으로써 형성되는 제2 중첩 영역으로 구성되어 있는 것을 특징으로 하는 액정 디스플레이 패널.
  8. 제7항에 있어서, 상기 제1 주사선의 제1 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 상기 제2 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  9. 제7항에 있어서, 상기 제2 주사선의 제1 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 스토리지 커패시터의 커패시턴스는 더 작은 것을 특징으로 하는 액정 디스플레이 패널.
  10. 제1항에 있어서, 제2 데이터 라인과 데이터 라인 구동 회로를 더 포함하고, 상기 화소들 각각은 상기 데이터 라인 구동 회로가 제2 입력단을 통해 상기 제2 데이터 라인으로 신호들을 입력할 수 있도록 상기 제2 입력단을 구비하는 상기 제2 데이터 라인에 연결되는 것을 특징으로 하는 액정 디스플레이 패널.
  11. 제10항에 있어서, 상기 제2 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 보상 커패시터의 커패시턴스는 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  12. 제11항에 있어서, 상기 화소들 각각은 제3 주사선과 제4 주사선 사이에 위치하고,
    공통 전극, 대응하는 보상 커패시터에 연결된 화소 전극 및 상기 화소 전극과 상기 공통 전극 사이에 배치된 액정층을 구비하는 액정 셀; 및
    대응하는 제3 주사선에 연결된 게이트 전극, 상기 제2 데이터 라인에 연결된 드레인 전극 및 상기 화소 전극에 연결된 소스 전극을 구비하는 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 액정 디스플레이 패널.
  13. 제12항에 있어서, 상기 보상 커패시터들 각각은 대응하는 화소 전극을 대응하는 제3 주사선 위에 중첩시킴으로써 형성되는 제1 중첩 영역으로 구성되어 있는 것을 특징으로 하는 액정 디스플레이 패널.
  14. 제13항에 있어서, 상기 제2 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 제1 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  15. 제12항에 있어서, 상기 보상 커패시터들 각각은 대응하는 소스 전극을 대응하는 게이트 전극 위에 중첩시킴으로써 형성되는 제2 중첩 영역으로 구성되어 있는 것을 특징으로 하는 액정 디스플레이 패널.
  16. 제15항에 있어서, 상기 제2 입력단과 상기 제2 중첩 영역에 대응하는 화소 사이의 거리가 멀수록, 상기 제2 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  17. 제12항에 있어서, 상기 화소들 각각은 스토리지 커패시터를 더 포함하고, 상기 제2 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 대응하는 화소의 스토리지 커패시터의 커패시턴스는 더 작은 것을 특징으로 하는 액정 디스플레이 패널.
  18. 복수의 주사선들;
    복수의 데이터 라인들; 및
    복수의 화소들을 포함하며,
    상기 화소들 각각은 화소 전극 및 박막 트랜지스터를 구비하고, 상기 박막 트랜지스터는 대응하는 주사선에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 드레인 전극 및 상기 화소 전극에 연결된 소스 전극을 구비하며, 상기 화소들 각각은 각 화소 전극과 대응하는 주사선 사이에 형성된 적어도 하나의 보상 커패시터를 구비하고, 상기 보상 커패시터는 상기 화소 전극을 대응하는 주사선 위에 중첩시킴으로써 형성된 제1 중첩 영역에 의해 형성되며, 상기 주사선의 제1 입력단과 상기 화소들 중 대응하는 화소 사이의 거리가 멀수록, 상기 제1 중첩 영역들의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  19. 삭제
  20. 제18항에 있어서, 상기 화소 전극들 각각은 상기 제1 중첩 영역들 각각을 형성하기 위하여 상기 대응하는 주사선과 부분적으로 중첩되는 제1 확장부를 포함하는 것을 특징으로 하는 액정 디스플레이 패널.
  21. 제18항에 있어서, 상기 화소 전극들 각각은 상기 제1 중첩 영역들 각각을 형성하기 위하여 상기 대응하는 주사선의 제2 확장부와 부분적으로 중첩되는 것을 특징으로 하는 액정 디스플레이 패널.
  22. 제21항에 있어서, 액정 분자들의 정렬 방향을 조정하기 위하여 돌출 구조가 상기 화소 전극들 각각 및 상기 대응하는 제2 확장부 위에 배치되는 것을 특징으로 하는 액정 디스플레이 패널.
  23. 제18항에 있어서, 주사선 구동 회로와 데이터 라인 구동 회로를 더 포함하고, 상기 주사선 구동 회로는 상기 주사선들 각각의 상기 제1 입력단을 통하여 상기 주사선들 각각에 신호들을 입력하고, 상기 데이터 라인 구동 회로는 상기 데이터 라인들 각각의 제2 입력단을 통하여 상기 데이터 라인들 각각에 신호들을 입력하는 것을 특징으로 하는 액정 디스플레이 패널.
  24. 삭제
  25. 제23항에 있어서, 상기 제1 중첩 영역들과 대응하는 제2 입력단 사이의 거리가 멀수록, 상기 제1 중첩 영역들의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  26. 제23항에 있어서, 제2 중첩 영역은 상기 소스 전극들 각각을 상기 소스 전극들 각각의 대응하는 게이트 전극 위에 중첩시킴으로써 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  27. 삭제
  28. 제26항에 있어서, 대응하는 제1 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 제2 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  29. 제26항에 있어서, 대응하는 제2 입력단과 대응하는 화소 사이의 거리가 멀수록, 상기 제2 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  30. 주사선 구동 회로;
    상기 주사선 구동 회로에 연결된 적어도 하나의 주사선;
    제1 화소 전극을 포함하는 적어도 하나의 제1 화소를 구비하는 상기 주사선상에 위치한 제1 영역; 및
    제2 화소 전극을 포함하는 적어도 하나의 제2 화소를 구비하는 상기 주사선상에 위치한 제2 영역을 포함하고,
    상기 제1 화소는 상기 제1 화소 전극과 대응하는 주사선 사이에 형성된 제1 보상 커패시터를 구비하며, 상기 제2 화소는 상기 제2 화소 전극과 대응하는 주사선 사이에 형성된 제2 보상 커패시터를 구비하고, 상기 제1 보상 커패시터는 상기 제1 화소 전극을 상기 주사선 위에 중첩시킴으로써 형성된 제1 중첩 영역에 의해 형성되며, 상기 제2 보상 커패시터는 상기 제2 화소 전극을 상기 주사선 위에 중첩시킴으로써 형성된 제2 중첩 영역에 의해 형성되고,
    상기 제1 영역은 상기 주사선 구동 회로와 상기 제2 영역 사이에 위치하며, 상기 제2 중첩 영역의 면적은 상기 제1 중첩 영역의 면적보다 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  31. 제30항에 있어서, 상기 제1 화소는, 상기 주사선에 연결된 제1 게이트 전극과, 제1 데이터 라인에 연결된 제1 드레인 전극 및 상기 제1 화소 전극에 연결된 제1 소스 전극을 포함하는 제1 박막 트랜지스터를 더 포함하고, 제3 중첩 영역은 상기 제1 소스 전극을 상기 제1 게이트 전극 위에 중첩시킴으로써 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  32. 제31항에 있어서, 상기 제2 화소는, 상기 주사선에 연결된 제2 게이트 전극과, 제2 데이터 라인에 연결된 제2 드레인 전극 및 상기 제2 화소 전극에 연결된 제2 소스 전극을 포함하는 제2 박막 트랜지스터를 더 포함하고, 제4 중첩 영역은 상기 제2 소스 전극을 상기 제2 게이트 전극 위에 중첩시킴으로써 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  33. 제32항에 있어서, 상기 제4 중첩 영역의 면적은 상기 제3 중첩 영역의 면적보다 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  34. 데이터 라인 구동 회로;
    상기 데이터 라인 구동 회로에 연결된 적어도 하나의 데이터 라인;
    적어도 하나의 제1 박막 트랜지스터를 구비하는 상기 데이터 라인상에 위치한 제1 영역; 및
    적어도 하나의 제2 박막 트랜지스터를 구비하는 상기 데이터 라인상에 위치한 제2 영역을 포함하며,
    상기 적어도 하나의 제1 박막 트랜지스터는, 제1 주사선에 연결된 제1 게이트 전극과, 상기 데이터 라인에 연결된 제1 드레인 전극 및 제1 화소 전극에 연결된 제1 소스 전극을 포함하고,
    상기 적어도 하나의 제2 박막 트랜지스터는, 제2 주사선에 연결된 제2 게이트 전극과, 상기 데이터 라인에 연결된 제2 드레인 전극 및 제2 화소 전극에 연결된 제2 소스 전극을 포함하며,
    상기 제1 영역은 상기 제1 화소 전극과 상기 제1 주사선 사이에 형성된 제1 보상 커패시터를 구비하고, 상기 제2 영역은 상기 제2 화소 전극과 상기 제2 주사선 사이에 형성된 제2 보상 커패시터를 구비하며,
    상기 제1 보상 커패시터는 상기 제1 화소 전극을 상기 제1 주사선 위에 중첩시킴으로써 형성된 제1 중첩 영역에 의해 형성되고, 상기 제2 보상 커패시터는 상기 제2 화소 전극을 상기 제2 주사선 위에 중첩시킴으로써 형성된 제2 중첩 영역에 의해 형성되며,
    상기 제1 영역은 상기 데이터 라인 구동 회로와 상기 제2 영역 사이에 위치하고, 상기 제2 중첩 영역의 면적은 상기 제1 중첩 영역의 면적보다 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  35. 제34항에 있어서, 제3 중첩 영역은 상기 제1 소스 전극을 상기 제1 게이트 전극 위에 중첩시킴으로써 형성되고, 제4 중첩 영역은 상기 제2 소스 전극을 상기 제2 게이트 전극 위에 중첩시킴으로써 형성되며, 상기 제4 중첩 영역의 면적은 상기 제3 중첩 영역의 면적보다 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  36. 제34항에 있어서, 상기 제1 영역은 복수의 상기 제1 박막 트랜지스터들을 포함하고, 상기 데이터 라인 구동 회로와 상기 제1 박막 트랜지스터들 중 하나의 제1 박막 트랜지스터 사이의 거리가 멀수록, 대응하는 제1 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  37. 제34항에 있어서, 상기 제2 영역은 복수의 상기 제2 박막 트랜지스터들을 포함하고, 상기 데이터 라인 구동 회로와 상기 제2 박막 트랜지스터들 중 하나의 제2 박막 트랜지스터 사이의 거리가 멀수록, 대응하는 제2 중첩 영역의 면적은 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  38. 주사선 구동 회로로부터 주사 신호들을 전송하기 위한 복수의 주사선들;
    데이터 라인 구동 회로로부터 영상 신호들을 전송하기 위한 복수의 데이터 라인들; 및
    복수의 화소들을 포함하며,
    상기 화소들 각각은,
    액정 커패시터;
    대응하는 주사선과, 대응하는 데이터 라인 및 상기 액정 커패시터에 전기적으로 연결된 박막 트랜지스터; 및
    상기 액정 커패시터와 대응하는 주사선 사이에 전기적으로 연결된 보상 커패시터를 포함하고,
    상기 주사선 구동 회로와 상기 화소들 중 대응하는 화소 사이의 거리가 멀수록, 대응하는 화소의 보상 커패시터의 커패시턴스는 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  39. 삭제
  40. 제38항에 있어서, 상기 데이터 라인 구동 회로와 상기 화소들 중 대응하는 화소 사이의 거리가 멀수록, 대응하는 보상 커패시터의 커패시턴스는 더 큰 것을 특징으로 하는 액정 디스플레이 패널.
  41. 제38항에 있어서, 상기 화소들 각각은 상기 화소의 액정 커패시터에 연결된 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 액정 디스플레이 패널.
  42. 제41항에 있어서, 상기 주사선 구동 회로와 상기 스토리지 커패시터 사이의 거리가 멀수록, 상기 스토리지 커패시터의 커패시턴스는 더 작은 것을 특징으로 하는 액정 디스플레이 패널.
  43. 제41항에 있어서, 상기 데이터 라인 구동 회로와 상기 스토리지 커패시터 사이의 거리가 멀수록, 상기 스토리지 커패시터의 커패시턴스는 더 작은 것을 특징으로 하는 액정 디스플레이 패널.
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