JPH04254823A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に係り、
特に、薄膜トランジスタと透明画素電極とを画素の一構
成要素とするアクティブ・マトリクス方式の液晶表示装
置に関する。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比　１．０）されているので、時分割
駆動方式を採用している、いわゆる単純マトリクス方式
と比べてアクティブ方式はコントラストが良く、特にカ
ラー液晶表示装置では欠かせない技術となりつつある。 スイッチング素子として代表的なものとしては薄膜トラ
ンジスタ（ＴＦＴ）がある。

【０００３】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した１２．５型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁１９３〜２１０、１９８６年１２月１５日、日経マグ
ロウヒル社発行、で知られている。

【０００４】

【発明が解決しようとする課題】液晶表示素子（＝液晶
表示パネル、液晶表示部）は、第１の透明ガラス基板上
に薄膜トランジスタおよび透明画素電極、薄膜トランジ
スタの保護膜、液晶の分子の向きを設定するための第１
の配向膜を順次設けた第１の基板と、第２の透明ガラス
基板上にブラックマトリクス、カラーフィルタ、カラー
フィルタの保護膜、共通透明画素電極、第２の配向膜を
順次設けた第２の基板とを互いの配向膜が向き合うよう
に重ね合わせ、両基板の各配向膜の間に液晶を満たし、
基板周囲に配置したシール材によって封止して構成され
る。

【０００５】なお、従来は、薄膜トランジスタを設けた
第１の透明ガラス基板側にバックライトを配置していた
。このため、第１の透明ガラス基板側から照射されるバ
ックライトの光が、第２の透明ガラス基板の内面に広い
面積をもって存在し、かつクロム（Ｃｒ）等の反射性の
金属材料からなるブラックマトリクスで内側に反射し、
薄膜トランジスタのチャネル形成領域となる半導体層に
光が当り、光照射による導電現象が生じ、薄膜トランジ
スタのオフ特性が劣化する問題があった。

【０００６】また、表示画面側（観察側）となる第２の
透明ガラス基板の内面には、反射性の金属材料からなり
、表示画面の広い面積を占めるブラックマトリクスが形
成されているため、表示画面側の外部の光がブラックマ
トリクスで外側に反射し、画面が見にくく（鏡のように
なる）、コントラストが低下し、表示品質が低下する問
題がある。

【０００７】これらの問題は、テレビやＶＤＴ（ビジュ
アル　ディスプレイ　ターミナル）等の用途にはそれ程
大きな問題とならないが、ＯＨＰ（オーバー　ヘッド　
プロジェクタ）の用途のように強い光を使用する場合、
大きな問題となる。

【０００８】本発明は上記の課題を解決するためになさ
れたもので、その目的は、光照射による導電現象や表示
品質の低下を抑制することができる液晶表示装置を提供
することを目的とする。

【０００９】本発明の他の目的は、強い光を使用するＯ
ＨＰに適用することができる液晶表示装置を提供するこ
とにある。

【００１０】

【課題を解決するための手段】上記の課題を達成するた
め、本発明は、薄膜トランジスタ、透明画素電極を設け
た第１の透明基板と、ブラックマトリクス、共通透明画
素電極を設けた第２の透明基板とを互いの透明画素電極
が対向するように重ね合わせ、両基板間に液晶を封止し
てなる液晶表示素子を有し、かつ、上記第２の透明基板
の側にバックライトを配置したことを特徴とする。

【００１１】

【作用】本発明の液晶表示装置では、ブラックマトリク
スを設けた透明基板の側にバックライトを配置したので
、従来装置のように液晶層を通過したバックライトの光
が、反射性の金属材料からなり、かつ広い面積を有する
ブラックマトリクスで反射し、薄膜トランジスタのチャ
ネル形成領域となる半導体層に光が当り、光照射による
導電現象が生じ、薄膜トランジスタのオフ特性が劣化す
る問題を解決できる。

【００１２】また、表示画面側には反射性の金属材料か
らなり、かつ広い面積を有するブラックマトリクスが存
在しないので、表示画面側の外部の光がブラックマトリ
クスで反射し、画面が見にくいという問題を解決できる
。

【００１３】したがって、本発明の液晶表示装置をテレ
ビやＶＤＴ等に適用した場合に効果があることはもちろ
ん、強い光を使用するＯＨＰに適用することができる。

【００１４】

【実施例】以下、本発明を適用すべきアクティブ・マト
リクス方式のカラー液晶表示装置を説明する。

【００１５】なお、液晶表示装置を説明するための全図
において、同一機能を有するものは同一符号を付け、そ
の繰り返しの説明は省略する。

【００１６】以下、本発明の構成について、アクティブ
・マトリクス方式のカラー液晶表示装置に本発明を適用
した実施例とともに説明する。

【００１７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１８】図１は、本発明の一実施例のアクティブ・
マトリクス方式のカラー液晶表示装置の液晶表示部（液
晶表示素子）の（ＴＦＴ部（：図３の１−１切断線部）
とシール部の）断面図である。

【００１９】図２ＡはＯＨＰ本体の外観斜視図、図２Ｂ
はＯＨＰ本体の側面図である。

【００２０】図３は本発明が適用される液晶表示装置の
一画素とその周辺を示す平面図、図４は図３の４−４切
断線における断面図である。また、図５（要部平面図）
には図３に示す画素を複数配置したときの平面図を示す
。

【００２１】（画素配置）図３に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保
持容量素子Ｃａｄｄ　を含む。走査信号線ＧＬは列方向
に延在し、行方向に複数本配置されている。映像信号線
ＤＬは行方向に延在し、列方向に複数本配置されている
。

【００２２】（表示部断面全体構造）図１に示すように
、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側には
薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１が
形成され、上部透明ガラス基板ＳＵＢ２側にはカラーフ
ィルタＦＩＬ、遮光用ブラックマトリクスパターンを形
成する遮光膜ＢＭが形成されている。下部透明ガラス基
板ＳＵＢ１はたとえば１．１［ｍｍ］程度の厚さで構成
されている。また、透明ガラス基板ＳＵＢ１、ＳＵＢ２
の両面にはディップ処理等によって形成された酸化シリ
コン膜ＳＩＯが設けられている。このため、透明ガラス
基板ＳＵＢ１、ＳＵＢ２の表面に鋭い傷があったとして
も、鋭い傷を酸化シリコン膜ＳＩＯで覆うことができる
ので、走査信号線ＧＬ、カラーフィルタＦＩＬが損傷す
るのを有効に防止することができる。

【００２３】図１の中央部は一画素部分の断面を示して
いるが、左側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の左
側縁部分で外部引出配線の存在する部分の断面を示して
おり、左側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。

【００２４】図１の左側、右側のそれぞれに示すシール
材ＳＬは液晶ＬＣを封止するように構成されており、液
晶封入口（図示していない）を除く透明ガラス基板ＳＵ
Ｂ１、ＳＵＢ２の縁周囲全体に沿って形成されている。 シール材ＳＬはたとえばエポキシ樹脂で形成されている
。

【００２５】上部透明ガラス基板ＳＵＢ２側の共通透明
画素電極ＩＴＯ２は、少なくとも一個所において、銀ペ
ースト材ＳＩＬによって下部透明ガラス基板ＳＵＢ１側
に形成された外部引出配線に接続されている。この外部
引出配線はゲート電極ＧＴ、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２のそれぞれと同一製造工程で形成される。

【００２６】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、保護膜ＰＳＶ１
、ＰＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材Ｓ
Ｌの内側に形成される。偏光板ＰＯＬ１、ＰＯＬ２はそ
れぞれ下部透明ガラス基板ＳＵＢ１、上部透明ガラス基
板ＳＵＢ２の外側の表面に形成されている。

【００２７】液晶ＬＣは液晶分子の向きを設定する下部
配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間に封入され
、シール部ＳＬによってシールされている。

【００２８】下部配向膜ＯＲＩ１は下部透明ガラス基板
ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。

【００２９】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００３０】この液晶表示装置は下部透明ガラス基板Ｓ
ＵＢ１側、上部透明ガラス基板ＳＵＢ２側のそれぞれの
層を別々に形成し、その後上下透明ガラス基板ＳＵＢ１
、ＳＵＢ２を重ね合わせ、両者間に液晶ＬＣを封入する
ことによって組み立てられる。

【００３１】（バックライトの配置）本実施例の液晶表
示装置では、図１に示すように、ブラックマトリクスＢ
Ｍを設けた上部透明ガラス基板ＳＵＢ２側にバックライ
トＢＬが配置されている。従来装置では、バックライト
ＢＬは薄膜トランジスタＴＦＴを設けた透明ガラス基板
ＳＵＢ１側に配置したので、透明ガラス基板ＳＵＢ１お
よび液晶ＬＣ層を通過したバックライトＢＬの光が、Ｃ
ｒ等の反射性の金属材料からなり、かつ広い面積を有す
る（図８のハッチングで示す）ブラックマトリクスＢＭ
で反射し、薄膜トランジスタＴＦＴのチャネル形成領域
となるｉ型半導体層ＡＳに光が当り、光照射による導電
現象が生じ、薄膜トランジスタＴＦＴのオフ特性が劣化
する問題があった。しかし、本実施例では、バックライ
トＢＬが上部透明ガラス基板ＳＵＢ２側に配置されてい
るので、このような問題は生じない。すなわち、光照射
による導電現象、つまり薄膜トランジスタＴＦＴのオフ
特性の劣化の問題を解決できる。

【００３２】また、従来装置では、バックライトＢＬが
透明ガラス基板ＳＵＢ２側に配置され、ブラックマトリ
クスＢＭが設けられた透明ガラス基板ＳＵＢ２が表示画
面側（観察側）となるため、表示画面側の外部の光が、
反射性の金属材料からなり、かつ広い面積を有するブラ
ックマトリクスＢＭで反射し、画面が見にくいという問
題があった。しかし、本実施例では、表示画面側にブラ
ックマトリクスＢＭが存在しないので、このような問題
が生じず、コントラストを向上でき、表示品質を向上で
きる。

【００３３】したがって、本実施例の液晶表示装置をテ
レビやＶＤＴ等に適用した場合に効果があることはもち
ろん、図２Ａ、図２Ｂに示すような強い光を使用するＯ
ＨＰに適用することができる。図２Ａ、図２Ｂにおいて
、ＬＣＤは液晶表示素子である。

【００３４】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくなり
、バイアスを零にすると、チャネル抵抗は大きくなるよ
うに動作する。

【００３５】各画素の薄膜トランジスタＴＦＴは、画素
内において２つ（複数）に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構
成されている。薄膜トランジスタＴＦＴ１、ＴＦＴ２の
それぞれは実質的に同一サイズ（チャネル長、チャネル
幅が同じ）で構成されている。この分割された薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、主にゲート
電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型非晶質シリコン（Ｓ
ｉ）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤ
１、ドレイン電極ＳＤ２で構成されている。なお、ソー
ス・ドレインは本来その間のバイアス極性によって決ま
り、この液晶表示装置の回路ではその極性は動作中反転
するので、ソース・ドレインは動作中入れ替わると理解
されたい。しかし、以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。

【００３６】（ゲート電極ＧＴ）ゲート電極ＧＴは図６
（図３の第１導電膜ｇ１、第２導電膜ｇ２およびｉ型半
導体層ＡＳのみを描いた平面図）に詳細に示すように、
走査信号線ＧＬから垂直方向（図３および図６において
上方向）に突出する形状で構成されている（Ｔ字形状に
分岐されている）。ゲート電極ＧＴは薄膜トランジスタ
ＴＦＴ１、ＴＦＴ２のそれぞれの形成領域まで突出する
ように構成されている。薄膜トランジスタＴＦＴ１、Ｔ
ＦＴ２のそれぞれのゲート電極ＧＴは、一体に（共通ゲ
ート電極として）構成されており、走査信号線ＧＬに連
続して形成されている。ゲート電極ＧＴは、薄膜トラン
ジスタＴＦＴの形成領域において大きい段差を作らない
ように、単層の第１導電膜ｇ１で構成する。第１導電膜
ｇ１はたとえばスパッタで形成されたクロム（Ｃｒ）膜
を用い、１０００［Å］程度の膜厚で形成する。

【００３７】このゲート電極ＧＴは図３、図１および図
６に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。 したがって、この不透明なクロムからなるゲート電極Ｇ
Ｔが影となって、ｉ型半導体層ＡＳには表示画面側（観
察側）からの外部の光は当たらず、光照射による導電現
象すなわち薄膜トランジスタＴＦＴのオフ特性劣化は起
きにくくなる。なお、ゲート電極ＧＴの本来の大きさは
、ソース電極ＳＤ１とドレイン電極ＳＤ２との間をまた
がるに最低限必要な（ゲート電極ＧＴとソース電極ＳＤ
１、ドレイン電極ＳＤ２との位置合わせ余裕分も含めて
）幅を持ち、チャネル幅Ｗを決めるその奥行き長さはソ
ース電極ＳＤ１とドレイン電極ＳＤ２との間の距離（チ
ャネル長）Ｌとの比、すなわち相互コンダクタンスｇｍ
を決定するファクタＷ／Ｌをいくつにするかによって決
められる。

【００３８】この液晶表示装置におけるゲート電極ＧＴ
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。

【００３９】なお、ゲート電極ＧＴのゲートおよび遮光
の機能面からだけで考えれば、ゲート電極ＧＴおよび走
査信号線ＧＬは単一の層で一体に形成してもよく、この
場合不透明導電材料としてシリコンを含有させたアルミ
ニウム（Ａｌ）、純アルミニウム、パラジウム（Ｐｄ）
を含有させたアルミニウム等を選ぶことができる。

【００４０】（走査信号線ＧＬ）走査信号線ＧＬは第１
導電膜ｇ１およびその上部に設けられた第２導電膜ｇ２
からなる複合膜で構成されている。この走査信号線ＧＬ
の第１導電膜ｇ１はゲート電極ＧＴの第１導電膜ｇ１と
同一製造工程で形成され、かつ一体に構成されている。 第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００［Å］程度の膜厚
で形成する。第２導電膜ｇ２は走査信号線ＧＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成されている。

【００４１】また、走査信号線ＧＬは第１導電膜ｇ１の
幅寸法に比べて第２導電膜ｇ２の幅寸法を小さく構成し
ている。すなわち、走査信号線ＧＬはその側壁の段差形
状がゆるやかになっている。

【００４２】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用い
、３０００［Å］程度の膜厚で形成する。

【００４３】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳは
、図６に示すように、複数に分割された薄膜トランジス
タＴＦＴ１、ＴＦＴ２のそれぞれのチャネル形成領域と
して使用される。ｉ型半導体層ＡＳは非晶質シリコン膜
または多結晶シリコン膜で形成し、約１８００［Å］程
度の膜厚で形成する。

【００４４】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ３Ｎ４からなるゲート絶縁膜として使用さ
れる絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ
装置で、しかもそのプラズマＣＶＤ装置から外部に露出
することなく形成される。また、オーミックコンタクト
用のＰをドープしたＮ（＋）型半導体層ｄ０（図１）も
同様に連続して約　４００［Å］の厚さに形成される。 しかる後、下部透明ガラス基板ＳＵＢ１はＣＶＤ装置か
ら外に取り出され、写真処理技術によりＮ（＋）型半導
体層ｄ０およびｉ型半導体層ＡＳは図３、図１および図
６に示すように独立した島状にパターニングされる。

【００４５】ｉ型半導体層ＡＳは、図３および図６に詳
細に示すように、走査信号線ＧＬと映像信号線ＤＬとの
交差部（クロスオーバ部）の両者間にも設けられている
。この交差部のｉ型半導体層ＡＳは交差部における走査
信号線ＧＬと映像信号線ＤＬとの短絡を低減するように
構成されている。（ソース電極ＳＤ１、ドレイン電極Ｓ
Ｄ２）複数に分割された薄膜トランジスタＴＦＴ１、Ｔ
ＦＴ２のそれぞれのソース電極ＳＤ１とドレイン電極Ｓ
Ｄ２とは、図１、図３および図７（図３の第１〜第３導
電膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。

【００４６】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ（＋）型半導体層ｄ０に接触する下層側
から、第１導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ
３を順次重ね合わせて構成されている。ソース電極ＳＤ
１の第１導電膜ｄ１、第２導電膜ｄ２および第３導電膜
ｄ３は、ドレイン電極ＳＤ２の第１導電膜ｄ１、第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００４７】第１導電膜ｄ１はスパッタで形成したクロ
ム膜を用い、　５００〜１０００［Å］の膜厚（この液
晶表示装置では、　６００［Å］程度の膜厚）で形成す
る。クロム膜は膜厚を厚く形成するとストレスが大きく
なるので、２０００［Å］程度の膜厚を越えない範囲で
形成する。クロム膜はＮ（＋）型半導体層ｄ０との接触
が良好である。クロム膜は後述する第２導電膜ｄ２のア
ルミニウムがＮ（＋）型半導体層ｄ０に拡散することを
防止するいわゆるバリア層を構成する。第１導電膜ｄ１
としては、クロム膜の他に高融点金属（Ｍｏ、Ｔｉ、Ｔ
ａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ２、Ｔｉ
Ｓｉ２、ＴａＳｉ２、ＷＳｉ２）膜で形成してもよい。

【００４８】第１導電膜ｄ１を写真処理でパターニング
した後、同じ写真処理用マスクを用いて、あるいは第１
導電膜ｄ１をマスクとして、Ｎ（＋）型半導体層ｄ０が
除去される。つまり、ｉ型半導体層ＡＳ上に残っていた
Ｎ（＋）型半導体層ｄ０は第１導電膜ｄ１以外の部分が
セルフアラインで除去される。このとき、Ｎ（＋）型半
導体層ｄ０はその厚さ分は全て除去されるようエッチさ
れるので、ｉ型半導体層ＡＳも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すればよい。

【００４９】しかる後、第２導電膜ｄ２がアルミニウム
のスパッタリングで３０００〜５５００［Å］の膜厚（
この液晶表示装置では、３５００［Å］程度の膜厚）に
形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極ＳＤ１、
ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低
減するように構成されている。第２導電膜ｄ２としては
アルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物と
して含有させたアルミニウム膜で形成してもよい。

【００５０】第２導電膜ｄ２の写真処理技術によるパタ
ーニング後、第３導電膜ｄ３が形成される。この第３導
電膜ｄ３はスパッタリングで形成された透明導電膜（Ｉ
ｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ　　ＩＴＯ：ネサ膜）
からなり、１０００〜２０００［Å］の膜厚（この液晶
表示装置では、１２００［Å］程度の膜厚）で形成され
る。この第３導電膜ｄ３はソース電極ＳＤ１、ドレイン
電極ＳＤ２および映像信号線ＤＬを構成するとともに、
透明画素電極ＩＴＯ１を構成するようになっている。

【００５１】ソース電極ＳＤ１の第１導電膜ｄ１、ドレ
イン電極ＳＤ２の第１導電膜ｄ１のそれぞれは、上層の
第２導電膜ｄ２および第３導電膜ｄ３に比べて内側に（
チャネル領域内に）大きく入り込んでいる。つまり、こ
れらの部分における第１導電膜ｄ１は第２導電膜ｄ２、
第３導電膜ｄ３とは無関係に薄膜トランジスタＴＦＴの
チャネル長Ｌを規定できるように構成されている。

【００５２】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ（＋）型半
導体層ｄ０の膜厚およびｉ型半導体層ＡＳの膜厚を加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤ１は、ｉ型半導体層ＡＳの段
差形状に沿って形成された第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極ＩＴＯ１
と接続される側を小さいサイズで形成した第２導電膜ｄ
２と、この第２導電膜ｄ２から露出する第１導電膜ｄ１
に接続された第３導電膜ｄ３とで構成されている。ソー
ス電極ＳＤ１の第２導電膜ｄ２は第１導電膜ｄ１のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層ＡＳの段差形状を乗り越えられないので、このｉ型半
導体層ＡＳを乗り越えるために構成されている。つまり
、第２導電膜ｄ２は厚く形成することでステップカバレ
ッジを向上している。第２導電膜ｄ２は厚く形成できる
ので、ソース電極ＳＤ１の抵抗値（ドレイン電極ＳＤ２
や映像信号線ＤＬについても同様）の低減に大きく寄与
している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型半導
体層ＡＳに起因する段差形状を乗り越えることができな
いので、第２導電膜ｄ２のサイズを小さくすることで、
露出する第１導電膜ｄ１に接続するように構成されてい
る。第１導電膜ｄ１と第３導電膜ｄ３とは接着性が良好
であるばかりか、両者間の接続部の段差形状が小さいの
で、ソース電極ＳＤ１と透明画素電極ＩＴＯ１とを確実
に接続することができる。

【００５３】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００５４】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１に接続されている。このため
、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの１つた
とえば薄膜トランジスタＴＦＴ１に欠陥が発生したとき
には、製造工程においてレーザ光等によって、薄膜トラ
ンジスタＴＦＴ１と映像信号線ＤＬとを切り離すととも
に、薄膜トランジスタＴＦＴ１と透明画素電極ＩＴＯ１
とを切り離せば、点欠陥、線欠陥にはならず、しかも２
つの薄膜トランジスタＴＦＴ１、ＴＦＴ２に同時に欠陥
が発生することはほとんどないから、点欠陥が発生する
確率を極めて小さくすることができる。

【００５５】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、８０
００［Å］程度の膜厚で形成する。

【００５６】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、バックライトＢＬの光（図１では上方からの
光）がチャネル形成領域として使用されるｉ型半導体層
ＡＳに入射されないように、遮光膜ＢＭが設けられ、遮
光膜ＢＭは図８のハッチングに示すようなパターンとさ
れている。なお、図８は図３におけるＩＴＯ膜からなる
第３導電膜ｄ３、カラーフィルタＦＩＬおよび遮光膜Ｂ
Ｍのみを描いた平面図である。遮光膜ＢＭは光に対する
遮蔽性が高いたとえばアルミニウム膜やクロム膜等で形
成されており、この液晶表示装置ではクロム膜がスパッ
タリングで１３００［Å］程度の膜厚に形成される。反
射性不透明材から成る遮光膜ＢＭは、図３、図８および
図１から明らかなように、同じような反射性不透明材か
ら成るゲート電極ＧＴよりはるかに面積が広い（ブラッ
クマトリクスＢＭはゲート電極ＧＴとオーバーラップし
、かつ面積も大である。図３参照）。したがって、外光
（自然光または室内の螢光灯等の一般的な照明）とバッ
クライト光を比べ、強い光が入射される側（本実施例で
はバックライト光側）に広い面積のブラックマトリクス
ＢＭを配置した場合は、その逆の配置に比べて、反射に
よる半導体層ＡＳへの光の照射量を減らすことができる
。したがって、ＯＨＰのように強い光のバックライトを
使用する場合でも、薄膜トランジスタＴＦＴのチャネル
形成領域となる半導体層ＡＳに光が当り、光照射による
導電現象が生じ、薄膜トランジスタＴＦＴのオフ特性が
劣化するのを抑制することができる。

【００５７】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分はバックライト光や外部の自然光が当たら
なくなる。遮光膜ＢＭは図８のハッチング部分で示すよ
うに、画素の周囲に形成され、つまり遮光膜ＢＭは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。したがって、各画
素の輪郭が遮光膜ＢＭによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜ＢＭはｉ型半導体層Ａ
Ｓに対する遮光とブラックマトリクスとの２つの機能を
もつ。

【００５８】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図３右下部分）
が遮光膜ＢＭによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないので
、表示特性が劣化することはない。

【００５９】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖｃｏｍ　が印加されるように構成されている。コモン
電圧Ｖｃｏｍ　は映像信号線ＤＬに印加されるロウレベ
ルの駆動電圧Ｖｄｍｉｎとハイレベルの駆動電圧Ｖｄｍ
ａｘ　との中間電位である。

【００６０】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置にストライプ状に形成され（
図９）、染め分けられている（図９は図５の第３導電膜
層ｄ３、遮光膜ＢＭおよびカラーフィルタＦＩＬのみを
描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルターＦＩＬ
はそれぞれ、４５°、　１３５°、クロスのハッチを施
してある）。カラーフィルタＦＩＬは図８に示すように
透明画素電極ＩＴＯ１の全てを覆うように大き目に形成
され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画
素電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極
ＩＴＯ１の周縁部より内側に形成されている。

【００６１】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この後
、染色基材を赤色染料で染め、固着処理を施し、赤色フ
ィルタＲを形成する。つぎに、同様な工程を施すことに
よって、緑色フィルタＧ、青色フィルタＢを順次形成す
る。

【００６２】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００６３】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図１０に示す。 同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００６４】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，ｅｎｄ　は走査タイミングの順序に従
って付加されている。

【００６５】映像信号線Ｘ（添字省略）は交互に上側（
または奇数）映像信号駆動回路Ｈｅ、下側（または偶数
）映像信号駆動回路Ｈｏに接続されている。

【００６６】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６７】（保持容量素子Ｃａｄｄ　の構造）透明画
素電極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続され
る端部と反対側の端部において、隣りの走査信号線ＧＬ
と重なるように形成されている。この重ね合わせは、図
４からも明らかなように、透明画素電極ＩＴＯ１を一方
の電極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極
ＰＬ１とする保持容量素子（静電容量素子）Ｃａｄｄ　
を構成する。この保持容量素子Ｃａｄｄ　の誘電体膜は
、薄膜トランジスタＴＦＴのゲート絶縁膜として使用さ
れる絶縁膜ＧＩと同一層で構成されている。

【００６８】保持容量素子Ｃａｄｄ　は、図６からも明
らかなように、走査信号線ＧＬの第１導電膜ｇ１の幅を
広げた部分に形成されている。なお、映像信号線ＤＬと
交差する部分の第１導電膜ｇ１は映像信号線ＤＬとの短
絡の確率を小さくするため細くされている。

【００６９】保持容量素子Ｃａｄｄ　を構成するために
重ね合わされる透明画素電極ＩＴＯ１と電極ＰＬ１との
間の一部には、ソース電極ＳＤ１と同様に、段差形状を
乗り越える際に透明画素電極ＩＴＯ１が断線しないよう
に、第１導電膜ｄ１および第２導電膜ｄ２で構成された
島領域が設けられている。この島領域は、透明画素電極
ＩＴＯ１の面積（開口率）を低下しないように、できる
限り小さく構成する。

【００７０】（保持容量素子Ｃａｄｄ　の等価回路とそ
の動作）図３に示される画素の等価回路を図１１に示す
。図１１において、Ｃｇｓは薄膜トランジスタＴＦＴの
ゲート電極ＧＴとソース電極ＳＤ１との間に形成される
寄生容量である。寄生容量Ｃｇｓの誘電体膜は絶縁膜Ｇ
Ｉである。Ｃｐｉｘ　は透明画素電極ＩＴＯ１（ＰＩＸ
）と共通透明画素電極ＩＴＯ２（ＣＯＭ）との間に形成
される液晶容量である。液晶容量Ｃｐｉｘ　の誘電体膜
は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ１、Ｏ
ＲＩ２である。 Ｖｌｃは中点電位である。

【００７１】保持容量素子Ｃａｄｄ　は、薄膜トランジ
スタＴＦＴがスイッチングするとき、中点電位（画素電
極電位）Ｖｌｃに対するゲート電位変化ΔＶｇ　の影響
を低減するように働く。この様子を式で表すと、次式の
ようになる。

【００７２】 ΔＶｌｃ＝｛Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ）
｝×ΔＶｇここで、ΔＶｌｃはΔＶｇ　による中点電位
の変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣに加
わる直流成分の原因となるが、保持容量Ｃａｄｄ　を大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Ｃａｄｄ　は放電時間を長くする作
用もあり、薄膜トランジスタＴＦＴがオフした後の映像
情報を長く蓄積する。液晶ＬＣに印加される直流成分の
低減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り
替え時に前の画像が残るいわゆる焼き付きを低減するこ
とができる。

【００７３】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃｇｓが大きくなり、中
点電位Ｖｌｃはゲート（走査）信号Ｖｇ　の影響を受け
易くなるという逆効果が生じる。しかし、保持容量素子
Ｃａｄｄ　を設けることによりこのデメリットも解消す
ることができる。

【００７４】保持容量素子Ｃａｄｄ　の保持容量は、画
素の書込特性から、液晶容量Ｃｐｉｘ　に対して４〜８
倍（４・Ｃｐｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、寄生容
量Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜
３２・Ｃｇｓ）程度の値に設定する。

【００７５】（保持容量素子Ｃａｄｄ　電極線の結線方
法）保持容量電極線としてのみ使用される初段の走査信
号線ＧＬ（Ｙ０）は、図１０に示すように、共通透明画
素電極ＩＴＯ２（Ｖｃｏｍ　）に接続する。共通透明画
素電極ＩＴＯ２は、図１に示すように、液晶表示装置の
周縁部において銀ペースト材ＳＬによって外部引出配線
に接続されている。しかも、この外部引出配線の一部の
導電膜（ｇ１およびｇ２）は走査信号線ＧＬと同一製造
工程で構成されている。この結果、最終段の保持容量電
極線ＧＬは、共通透明画素電極ＩＴＯ２に簡単に接続す
ることができる。

【００７６】初段の保持容量電極線Ｙ０　は最終段の走
査信号線Ｙｅｎｄ　に接続、Ｖｃｏｍ　以外の直流電位
点（交流接地点）に接続するかまたは垂直走路回路Ｖか
ら１つ余分に走査パルスＹ０　を受けるように接続して
もよい。

【００７７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【００７８】たとえば、上述実施例においては、ゲート
電極形成→ゲート絶縁膜形成→半導体層形成→ソース・
ドレイン電極形成の逆スタガ構造を示したが、上下関係
または作る順番がそれと逆のスタガ構造でも本発明は有
効である。

【００７９】

【発明の効果】以上説明したように、本発明の液晶表示
装置では、液晶層を通過したバックライトの光がブラッ
クマトリクスで反射し、薄膜トランジスタのチャネル形
成領域となる半導体層に光が当り、光照射による導電現
象が生じ、薄膜トランジスタのオフ特性が劣化する問題
を解決できる。また、表示画面側の外部の光がブラック
マトリクスで反射し、画面が見にくいという問題を解決
でき、表示品質を向上できる。したがって、本発明の液
晶表示装置をテレビやＶＤＴ等に適用する場合に効果が
あることはもちろん、強い光を使用するＯＨＰに適用す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のアクティブ・マトリクス方
式のカラー液晶表示装置の液晶表示部（液晶表示素子）
の（ＴＦＴ部（：図３の２Ｂ−２Ｂ切断線部）とシール
部の）断面図である。

【図２Ａ】ＯＨＰ本体の外観斜視図である。

【図２Ｂ】ＯＨＰ本体の側面図である。

【図３】本発明が適用されるアクティブ・マトリクス方
式のカラー液晶表示装置の液晶表示部の一画素を示す要
部平面図である。

【図４】図３の２Ｃ−２Ｃ切断線における断面図である
。

【図５】図３に示す画素を複数配置した液晶表示部の要
部平面図である。

【図６】図３に示す画素の所定の層のみを描いた平面図
である。

【図７】図３に示す画素の所定の層のみを描いた平面図
である。

【図８】図３に示す画素の所定の層のみを描いた平面図
である。

【図９】図５に示す画素電極層、遮光膜およびカラーフ
ィルタ層のみを描いた要部平面図である。

【図１０】アクティブ・マトリクス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図である。

【図１１】図３に示す画素の等価回路図である。

【符号の説明】

ＴＦＴ…薄膜トランジスタ、ＩＴＯ１…透明画素電極、
ＳＵＢ１…下部透明ガラス基板、ＢＭ…ブラックマトリ
クス、ＩＴＯ２…共通透明画素電極、ＳＵＢ２…上部透
明ガラス基板、ＬＣ…液晶、ＬＣＤ…液晶表示素子、Ｂ
Ｌ…バックライト、ＡＳ…ｉ型半導体層。

Claims (2)

【特許請求の範囲】
1. 【請求項１】薄膜トランジスタ、透明画素電極を設けた
   第１の透明基板と、ブラックマトリクス、共通透明画素
   電極を設けた第２の透明基板とを互いの透明画素電極が
   対向するように重ね合わせ、両基板間に液晶を封止して
   なる液晶表示素子を有し、かつ、上記第２の透明基板の
   側にバックライトを配置したことを特徴とする液晶表示
   装置。
2. 【請求項２】上記バックライトの光の強さは外光よりも
   大きく、かつ液晶層を基準にして、上記第１の透明基板
   側には反射性不透明材から成るパターンが設けられ、上
   記ブラックマトリクスの面積は上記パターンよりも大き
   いことを特徴とする請求項１記載の液晶表示装置。