JPH03290623A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野］ 二の発明は液晶表示装置の製造方法、特に薄膜トランジ
スタ等を使用したアクティブ・マトリクス方式の液晶表
示装置の製造方法に関する。

［従来の技術１ アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極のそれぞれに対応し
て非線形素子（スイッチング素子）を設けたものである
。各画素における液晶は理論的には常時駆動（デユーテ
ィ比１．０）されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はコントラストが良く、特にカラー液晶表示装置
では欠かせない技術となりつつある。スイッチング素子
として代表的なものとしては薄膜トランジスタ（ＴＰＴ
）がある。

アクティブ・マトリクス方式の液晶表示装置を製造する
場合には、薄膜トランジスタを形成したのちに、保護膜
を形成しているが、保護膜を形成する場合に走査信号線
、映像信号線に静電気が侵入すると、ゲート絶縁膜とし
て使用される絶縁膜が破壊されて、ゲート電極とソース
電極、ドレイン電極とが短絡してしまうことがある。

このため、従来のアクティブ・マトリクス方式の液晶表
示装置の製造方法においては、ゲート端子を接続するゲ
ート端子接続配線、ドレイン端子を接続するドレイン端
子接続配線を設け、ゲート端子接続配線とドレイン端子
接続配線とを接続したのちに、保護膜を形成し、下部透
明ガラス基板を切断することにより、ゲート端子、ドレ
イン端子とゲート端子接続配線、ドレイン端子接続配線
とを切断している。

なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば［冗長構成を採用
した１２．５型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁１９３〜２
１０．１９８６年１２月１５日、日経マグロウヒル社発
行、で知られている。

【発明が解決しようとする課題１ 上記のような液晶表示装置の製造方法においては、下部
透明ガラス基板を切断する前に、ゲート電極とソース電
極、ドレイン電極と間の短絡の有無を検出する電極短絡
検査、全点灯検査等のゲート端子接続配線、ドレイン端
子接続配線に別の電圧を印加する電圧印加検査を行なう
ことができない。

この発明は上述の課題を解決するためになされたもので
、下部透明ガラス基板を切断する前に、ゲート端子接続
配線、ドレイン端子接続配線に別の電圧を印加する電圧
印加検査を行なうことができる液晶表示装置の製造方法
を提供することを目的とする。

に課題を解決するための手段１ この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリクス方式の液晶表示装置の製造方法にお
いて、ゲート端子を接続するゲート端子接続配線、ドレ
イン端子を接続するドレイン端子接続配線を設け、上記
ゲート端子接続配線と上記ドレイン端子接続配線とを配
線接続配線で接続し、保護膜を形成したのち、上記ゲー
ト端子接続配線、上記ドレイン端子接続配線に別の電圧
を印加する電圧印加検査を行なう前に上記配線接続配線
を切断し、または上記ゲート端子接続配線と上記ドレイ
ン端子接続配線とを半導体薄膜層で接続したのち、保護
膜を形成する。

（作用） この液晶表示装置の製造方法においては、配線接続配線
または半導体薄膜層によりゲート端子接続配線とドレイ
ン端子接続配線とを接続したのちに、保護膜を形成する
から、保護膜を形成する際に走査信号線、映像信号線に
静電気が侵入したとしても、ゲート電極とソース電極、
ドレイン電極との間に電位差が生ずることはなく、また
下部透明ガラス基板を切断する前に、ゲート端子接続配
線とドレイン端子接続配線とが短絡しない状態にするこ
とができる。

（実施例） 以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。

なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。

第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第２Ｂ図は第２Ａ図のｎＢ−Ｉ［Ｂ切断線におけ
る断面と表示パネルのシール部付近の断面を示す図、第
２Ｃ図は第２Ａ図の■ｃ−ｎｃ切断線における断面図で
ある。また、第３図（要部平面図）には第２Ａ図に示す
画素を複数配置したときの平面図を示す。

（画素配置） 第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。

各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴＯ
Ｉおよび保持容量素子Ｃａｄｄを含む。走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。

（表示部断面全体構造） 第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板ＳＵＢ　ｌ側には薄膜トランジスタＴＰＴおよび
透明画素電極ＩＴＯＩが形成され、上部透明ガラス基板
５ＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラック
マトリクスパターンを形成する遮光膜ＢＭが形成されて
いる。下部透明ガラス基板ＳＵＢ　１はたとえば１．１
　［ｍｍ］程度の厚さで構成されている。

第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＯＢ　１％５ＵＢ２の左側縁部
分で外部引出配線の存在する部分の断面を示しており、
右側は透明ガラス基板５ＯＢ１．５ＵＢ２の右側縁部分
で外部引出配線の存在しない部分の断面を示している。

第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の縁周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。

上部透明ガラス基板５ＵＢ２側の共通透明画素電極ＩＴ
Ｏ２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極ＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
のそれぞれと同一製造工程で形成される。

配向膜０ＲＩＩ、０ＲＩ２、透明画素電極ＩＴＯ１、共
通透明画素電極ＩＴＯ２、保護膜ｐｓｖ１、ＰＳＶ２、
絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬ　ｌ、ＰＯＬ２はそれぞれ下部
透明ガラス基板ＳＵＢ　１、上部透明ガラス基板５ＯＢ
２の外側の表面に形成されている。

液晶ＬＣは液晶分子の向きを設定する下部配向膜０ＲＩ
Ｉと上部配向膜ＯＲＩ’　２との間に封入され、シール
部ＳＬよってシールされている。

下部配向膜○ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。

上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光１１ｉＢＭ、カラーフィルタＦｒＬ、保護
膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）およ
び上部配向膜０ＲＩ２が順次積層して設けられている。

この液晶表示装置は下部透明ガラス基板５ＵＢＩ側、上
部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板５ＵＢＩ％５ＵＢ２を
重ね合わせ、両者間に液晶Ｌ′Ｃを封入することによっ
て組み立てられる。

（薄膜トランジスタＴＰＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。

各画素の薄膜トランジスタＴＰＴは、画素内において２
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩおよびＴＦＴ２で構成されている
。薄膜トランジスタＴＦＴ　ｌ、ＴＰＴ２のそれぞれは
実質的に同一サイス（チャネル長、幅が同じ）で構成さ
れている。この分割された薄膜トランジスタＴＦＴ　Ｉ
、ＴＰＴ２のそれぞれは、主にゲート電ｍＧＴ、ゲート
絶縁膜ＧＩ、ｉ型（真性、ｉｎｔ、ｒｊｎｓｉｃ、導電
型決定不純物がドープされていない）非晶質シリコン（
Ｓｌ）からなるＩ型半導体層ＡＳ、一対のソース電接Ｓ
ＤＩ、ドレイン電極ＳＤ２で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい。しかし、以下の説明でも、便宜上一方をソ
ース、他方をドレインと固定して表現する。

（ゲート電極ＧＴ） ゲート電極ＧＴは第４図（第２Ａ図の第１導電膜ｇｌ、
第２導電膜ｇ２および１型半導体層ＡＳのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第２Ａ図および第４図において上方向）に突出する
形状で構成されてぃる（丁字形状に分岐されている）。

ゲート電極ＧＴは薄膜トランジスタＴＦＴＩ、ＴＰＴ２
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタＴＦＴ　１、ＴＰＴ２のそれぞれ
のゲート電極ＧＴは、一体に（共通ゲート電極として）
構成されており、走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差を作らないように、単層の第
１導電膜ｇ１で構成する。第１導電膜ｇ１はたとえばス
パッタで形成されたクロム（Ｃｒ）膜を用い、ｔｏｏＯ
［人コ程度の膜厚で形成する。

このゲート電極ＧＴは第２Ａ図、第２Ｂ図および第４図
に示されているように、ｉ型半導体層ＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板ＳＵＢ　１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なりロムからなるゲート電極ＧＴが影となって、ｉ型半
導体層ＡＳにはバックライト光が当たらず、光照射によ
る導電現象すなわち薄膜トランジスタＴＰＴのオフ特性
劣化は起きにくくなる。なお、ゲート電極ＧＴの本来の
大きさは、ソース電極ＳＤＩとドレイン電極ＳＤ２との
間をまたがるに最低限必要な（ゲート電極ＧＴとソース
電極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ余裕分
も含めて）幅を持ち、チャネル幅Ｗを決めるその奥行き
長さはソース電極ＳＤｌとドレイン電極ＳＤ２との間の
距離（チャネル長）Ｌどの比、すなわち相互コンダクタ
ンスｇｍを決定するファクタＷ／Ｌをいくつにするかに
よって決められる。

この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。

なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＧＬ
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（ＡＩ
）、純アルミニウム、パラジウム（Ｐｄ）を含有させた
アルミニウム等を選ぶことができる。

（走査信号線ＧＬ） 走査信号線ＧＬは第１導電膜ｇｌおよびその上部に設け
られた第２導電膜ｇ２からなる複合ｊ摸で構成されてい
る。この走査信号線ＧＬの第１導電膜ｇｌはゲート電極
ＧＴの第１導電膜ｇｌと同一製造工程で形成され、かつ
一体に構成されている。

第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００［Ａ］程度の膜厚
で形成する。第２導電膜ｇ２は走査信号線ＧＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成されている。

また、走査信号線ＧＬは第１導電膜ｇ１の幅寸法に比べ
て第２導電膜ｇ２の幅寸法を小さく構成している。すな
わち、走査信号線ＧＬはその側壁の段差形状がゆるやか
になっている。

（絶縁膜Ｇｌ） 絶縁膜ＧＩは薄膜トランジスタＴＦＴＩ、ＴＦＴ２のそ
れぞれのゲート絶縁膜として使用される。

絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩはたとえばプラズマＣ
ＶＤで形成された窒化シリコン膜を用い、３０００［人
］程度の膜厚で形成する。

（１型半導体層ＡＳ） ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ、ＴＦＴ２のそれぞれ
のチャネル形成領域として使用される。１型半導体層Ａ
Ｓは非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人コ程度の膜厚で形成する。

このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４からなるゲート絶縁膜として使用される絶縁膜Ｇ
Ｉの形成に連続して、同じプラズマＣＶＤ装置で、しか
もそのプラズマＣＶＤ装置から外部に露出することなく
形成される。また、オーミックコンタクト用のＰをドー
プしたＮ１型半導体層ｄｏ（第２Ｂ図）も同様に連続し
て約４００［人］の厚さに形成される。しかる後、下部
透明ガラス基板ＳＵＢ　ｌはＣＶＤ装置から外に取り出
され、写真処理技術によりＮ＋型半導体層ｄｏおよび１
型半導体層ＡＳは第２Ａ図、第２Ｂ図および第４図に示
すように独立した島状にパターニングされる。

１型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（グロスオーバ部）の両者間にも設けられている。この
交差部の１型半導体層ＡＳは交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減するように構成さ
れている。

（ソース電極ＳＤＩ、ドレイン電極５Ｄ２）複数に分割
された薄膜トランジスタＴＦＴ　１、ＴＰＴ２のそれぞ
れのソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２
Ａ図、第２Ｂ図および第５図（第２Ａ図の第１〜第３導
電膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ′″型半導体層ｄｏに接触する下層側から、第１導電
膜ｄｌ、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合
わせて構成されている。ソース電極ＳＤＩの第１導電膜
ｄ１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイ
ン電極ＳＤ２の第１導電膜ｄｌ、第２導電１１ｔＪｄ２
および第３導電膜ｄ３と同一製造工程で形成される。

第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００〜＋０００［人］の膜厚くこの液晶表示装置では
、６００［人コ程度の膜厚）で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０［人コ程度の膜厚を越えない範囲で形成する。クロム
膜はＮ”型半導体層ｄｏとの接触が良好である。クロム
膜は後述する第２導電膜ｄ２のアルミニウムがＮ＋型半
導体層ｄｏに拡散することを防止するいわゆるバリア層
を構成する。

第１導電膜ｄ１としては、クロム膜の他に高融点金属（
Ｍｏ％Ｔｉ、Ｔａ１Ｗ）膜、高融点金属シリサイド（Ｍ
ｏＳｉ、、ＴｉＳｉ、、ＴａＳｉ、ＷＳｉ、）膜で形成
してもよい。

第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄ１を
マスクとして、Ｎ１型半導体層ｄＯが除去される。つま
り、ｌ型土導体層ＡＳ上に残っていたＮ＋型半導体層ｄ
ｏは第１導電膜ｄｉ以外の部分がセルファラインで除去
される。このとき、Ｎ１型半導体層ｄＯはその厚さ分は
全て除去されるようエッチされるので、ｌ型半導体層Ａ
Ｓも若干その表面部分でエッチされるが、その程度はエ
ッチ時間で制御すればよい。

しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人コの膜厚（この液晶表示
装置では、３５００［へ］程度の膜厚）に形成される。

アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低
減するように構成されている。第２導電膜ｄ２としては
アルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物と
して含有させたアルミニウム膜で形成してもよい。

第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｉｕｍ−
Ｔｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔ○　ネサ月莫）からなり
、１０００〜２０００［人］の膜厚（二の液晶表示装置
では、１２００［入コ程度のｊＱ厚）で形成される。こ
の第３導電膜ｄ３はソース電極ＳＤＩ、ドレイン電極Ｓ
Ｄ２および映像信号線ＤＬを構成するとともに、透明画
素電極ＩＴＯＩを構成するようになっている。

ソース電極ＳＤＩの第１導電膜ｄｉ、ドレイン電極ＳＤ
２の第１導電膜ｄｌのそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べて内側に（チャネル領域
内に）大きく入り込んでいる。つまり、これらの部分に
おける第１導電膜ｄｌは第２導電膜ｄ２、第３導電膜ｄ
３とは無関係に薄膜トランジスタＴＰＴのチャネル長り
を規定できるように構成されている。

ソース電極ＳＤＩは透明画素電極ＩＴ○１に接続されて
いる。ソース電極ＳＤＩは、１型半導体層ＡＳの段差形
状（第１導電膜ｇｌの膜厚、Ｎ１型半導体層ｄＯの膜厚
および工型半導体層ＡＳの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、ｌ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄｉと、この第１導電膜ｄｉの上部
にそれに比べて透明画素電極ＩＴＯＩと接続される側を
小さいサイズで形成した第２導電膜ｄ２と、この第２導
電膜ｄ２から露出する第１導電膜ｄｉに接続された第３
導電膜ｄ３とで構成されている。

ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、１型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｌ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、露出する第１導電膜ｄｌに接続するように構成され
ている。第１導電膜ｄｉと第３導電膜ｄ３とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極ＳＤｌと透明画素電極ＩＴＯＩとを
確実に接続することができる。

（透明画素電極ＩＴＯＩ） 透明画素電極ＩＴＯＩは各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する。

透明画素電極ＩＴＯＩは画素の複数に分割された薄膜ト
ランジスタＴＦＴＩ、ＴＦＴ２のそれぞれに対応して２
つの分割透明画素電極Ｅ１、Ｅ２に分割されている。分
割透明画素電極Ｅｌ、Ｅ２はそれぞれ薄膜トランジスタ
ＴＰＴのソース電極ＳＤＩに接続されている。

分割透明画素電極Ｅ１、Ｅ２のそれぞれは実質的に同一
面積となるようにパターニングされている。

このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＦＴ１、ＴＰＴ２に分割し、この複
数に分割された薄膜トランジスタＴ　Ｆ　’「１％ＴＦ
Ｔ２のそれぞれに分割透明画素電極Ｅｌ、Ｅ２のそれぞ
れを接続することにより、分割された一部分（たとえば
、薄膜トランジスタＴＦＴＩ）が点欠陥になっても、画
素全体でみれば点欠陥でなくなる（薄膜トランジスタＴ
ＦＴ　２が欠陥でない）ので、点欠陥の確率を低減する
ことができ、また欠陥を見にくくすることができる。

また、分割透明画素電極Ｅｌ、Ｅ２のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極Ｅ
ｌ、Ｅ２のそれぞれと共通透明画素電極ＩＴ○２とで構
成されるそれぞれの液晶容量Ｃｐｉｘを均一にすること
ができる。

（保護膜ＰＳＶＩ） 薄膜トランジスタＴＰＴおよび透明画素電極工Ｔ○１上
には保護膜ＰＳＶＩが設けられている。

保護膜ＰＳＶＩは主に薄膜トラン、ジスタＴＦＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。保護膜ＰＳＶＩはた
とえばプラズマＣＶＤ装置で形成した酸化シリコン膜や
窒化シリコン膜で形成されており、５ｏｏｏ［Ａ　］程
度の膜厚で形成する。

（遮光膜ＢＭ） 上部透明′ガラス基板５ＵＢ２側には、外部光（第２Ｂ
図では上方からの光）がチャネル形成領域として使用さ
れるｉ型半導体層ＡＳに入射されないように、遮蔽膜Ｂ
Ｍが設けられ、遮蔽膜ＢＭは第６図のハツチングに示す
ようなパターンとされている。なお、第６図は第２Ａ図
におけるＩＴＯ膜からなる第３導電膜ｄ３、カラーフィ
ルタＦＩＬおよび遮光膜ＢＭのみを描いた平面図である
。

遮光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで１３００［Ａ　］程
度の膜厚に形成される。

したがって、薄膜トランジスタＴＦＴＩ、ＴＦＴ２のｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマトリクス）、この格子で１画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜ＢＭによってはっきりとし、コントラストか向上
する。つまり、遮光膜ＢＭはｌ型半導体層ＡＳに対する
遮光とブラックマトリクスとの２つの機能をもつ。

なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもできる。

（共通透明画素電極Ｉ　Ｔｏ　２） 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板ＳＵ
Ｂ　ｌ側に画素ごとに設けられた透明画素電極ＩＴＯＩ
に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴＯ
Ｉと共通透明画素電極ＩＴＯ２との間の電位差（電界）
に応答して変化する。

この共通透明画素電極ＩＴ○２にはコモン電圧Ｖ　ｃｏ
ｍが印加されるように構成されている。コモン電圧Ｖ　
ｃｏｍは映像信号線ＤＬに印加されるロウレベルの駆動
電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖ　ｄ　ｍａｘ
との中間電位である。

（カラーフィルタＦ　ｒ　Ｌ） カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置に各画素ごと
にドツト状に形成され（第７図）、染め分けられている
（第７図は第３図の第３導電膜層ｄ３、遮光膜ＢＭおよ
びカラーフィルタＦＩＬのみを描いたもので、Ｒ，Ｂ、
Ｇの各カラーフィルターＦＩＬはそれぞれ、４５゜＋３
５°、クロスのハツチを施しである）。カラーフィルタ
ＦＩＬは第６図に示すように透明画素電極ＩＴＯＩ　　
（Ｅｌ、Ｅ２）の全てを覆うように太き目に形成され、
遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素電極
ＩＴ○１のエツジ部分と重なるよう透明画素電極ＩＴＯ
Ｉの周縁部より内側に形成されている。

カラーフィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。

（保護膜ＰＳＶ２） 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている。保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。

（表示装置全体等価回路） 表示マトリクス部の等何回路とその周辺回路の結線図を
第８図に示す。同図は回路図ではあるが、実際の幾何学
的配置に対応して描かれている。ＡＲは複数の画素を二
次元状に配列したマトリクス・アレイである。

図中、Ｘは映像信号線ＤＬを意味し、添字Ｇ、Ｂおよび
Ｒがそれぞれ緑、青および赤画素に対応して付加されて
いる。Ｙは走査信号線Ｇｌ−を意味し、添字１１２１３
１・・・、　ｅｎｄは走査タイミングの順序に従って付
加されている。

映像信号線Ｘ（添字省略）は交互に上側（または奇数）
映像信号駆動回路Ｈｅ、下側（または偶数）映像信号駆
動回路Ｈｏに接続されている。

ＳＵＰは１つの電圧源から複数の分圧した安定化された
電圧源を得るための電源回路やホスト（上位演算処理装
置）からのＣＲＴ　（陰極線管）用の情報をＴＰＴ液晶
表示装置用の情報に交換する回路を含む回路である。

（保持容量素子Ｃａｄｄの構造） 分割透明画素電極Ｅｌ、Ｅ２のそれぞれは、薄膜トラン
ジスタＴＰＴと接続される端部と反対側の端部において
、隣りの走査信号線ＧＬと重なるよう、Ｌ字状に屈折し
て形成されている。この重ね合わせは、第２Ｃ図からも
明らかなように、分割透明画素電極Ｅｌ、Ｅ２のそれぞ
れを一方の電極ＰＬ２とし、隣りの走査信号線ＧＬを他
方の電極ＰＬＩとする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される絶縁膜Ｇｌと同一層で構成されている。

保持容量素子Ｃａｄｄは、第４図からも明らかなように
、ゲート線ＧＬの第１導電膜ｇ１の幅を広げた部分に形
成されている。なお、映像信号線ＤＬと交差する部分の
第１導電膜ｇｌは映像信号線ＤＬとの短絡の確率を小さ
くするため細くされている。

保持容量素子Ｃａｄｄを構成するために重ね合わされる
分割透明画素電極Ｅ１、Ｅ２のそれぞれと電極ＰＬＩと
の間の一部には、ソース電極ＳＤＩと同様に、段差形状
を乗り越える際に透明画素電極ＩＴＯＩが断線しないよ
うに、第１導電膜ｄ１および第２導電膜ｄ２で構成され
た島領域が設けられている。この島領域は、透明画素電
極ＩＴＯ１の面積（開口率）を低下しないように、でき
る限り小さく構成する。

（保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース１１％ＳＤＩとの間に形成される寄生容量
である。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＣＩである
。Ｃｐｉｘは透明画素電極ＩＴＯＩ　　（ＰＩＸ）と共
通透明画素電極ＩＴ０２　（ＣＯＭ）との間に形成され
る液晶容量である。液晶容量Ｃｐｉｘの誘電体膜は液晶
ＬＣ１保護膜ＰＳＶＩおよび配向膜ＯＲＩ　ｌ、ＯＲＩ
　２である。Ｖｌｃは中点電位である。

保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｌｃ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと、次式のようになる。

ΔＶｌｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
））　ＸΔＶｇここで、ΔＶｌ’ｃはΔＶｇによる中点
電位の変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣ
に加わる直流成分の原因となるが、保持容量Ｃａｄｄを
大きくすればする程、その値を小さくすることができる
。また、保持容量素子Ｃａｄｄは放電時間を長くする作
用もあり、薄膜トランジスタＴＰＴがオフした後の映像
情報を長く蓄積する。液晶ＬＣに印加される直流成分の
低減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り
替え時に前の画像が残るいわゆる焼き付きを低減するこ
とができる。

前述したように、ゲート電極ＧＴはｌ型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生容量Ｃｇｓが大きくなり、中点電位Ｖｌｃ
はゲート（走査）信号Ｖｇの影響を受は易くなるという
逆効果が生じる。

しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。

保持容量素子Ｃａｄｄの保持容量は、画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
（Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、寄生容量Ｃｇｓに
対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２・Ｃ
ｇｓ）程度の値に設定する。

（保持容量素子Ｃａｄｄ電極線の結線方法）保持容量電
極線としてのみ使用される初段の走査信号線ＧＬ　（Ｙ
、）は、第８図に示すように、共通透明画素電極Ｉ　Ｔ
ｏ　２　（Ｖｃｏｍ　）に接続する。

共通透明画素電極ＩＴＯ２は、第２Ｂ図に示すように、
液晶表示装置の周縁部において銀ペースト材ＳＬによっ
て外部引出配線に接続されている。

しかも、この外部引出配線の一部の導電層（ｇｌおよび
ｇ２）は走査信号線ＧＬと同一製造工程で構成されてい
る。この結果、最終段の保持容量電極線ＧＬは、共通透
明画素電極ＩＴＯ２に簡単に接続することができる。

初段の保持容量電極線Ｙ０は最終段の走査信号線Ｙ　ｅ
ｎｄに接続、Ｖ　ｃｏｍ以外の直流電位点（交流接地点
）に接続するかまたは垂直走路回路Ｖから１つ余分に走
査パルスＹ、を受けるように接続してもよい。

つぎに、この発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法について説明する。ま
ず、第１Ａ図、第１Ｂ図（第１図のＩＢ−ＩＢ切断線に
おける断面図）に示すように、薄膜トランジスタＴＰＴ
を形成すると同時に、走査信号線ＧＬと接続されたゲー
ト端子ＧＴＭを接続するケート端子接続配線ＧＴＣ１映
像信号線ＤＬと接続されたドレイン端子ＤＴＭを接続す
るドレイン端子接続配線ＤＴＣを設けるとともに、ゲー
ト端子接続配線ＧＴＣとドレイン端子接続配線ＤＴＣと
を配線接続配線ＣＯＣで接続する。この場合、ゲート端
子接続配線ＧＴＣ、ドレイン端子接続配線ＤＴＣを第１
導電膜ｇｌ、第１導電膜ｄ１、第３導電膜ｄ３で構成し
、配線接続配線ＣＯＣを第３導電膜ｄ３で構成し、配線
接続配線ＣＯＣの幅をゲート端子接続配線ＧＴＣ、ドレ
イン端子接続配線ＤＴＣの幅より小さくする。つぎに、
保護膜ＰＳＶＩ、配向膜０ＲＩＩを形成する。つぎに、
第１Ｃ図に示すように、ＢＴ処理の電圧（＋１００Ｖ）
印加の際に、揮発性の溶液であるフロリナート（商品名
）を配線接続配線ＣＯＣに滴下すると、フロリナートが
蒸発する際に潜熱を奪うから、配線接続配線０００部に
水滴が付着するので、配線接続配線ＣＯＣがイオン化し
て腐食する電食作用により、配線接続配線ＣｏＣか切断
される。つきに、電極短絡検査、全点灯検査を行なう。

つぎに、下部透明カラス基板ＳＵＢ　ｌを切断すること
により、ゲート端子ＧＴＭ、ドレイン端子ＤＴＭとゲー
ト端子接続配線ＧＴＣ、トレイン端子接続配線ＤＴＣと
を切断する。

この液晶表示装置の製造方法においては、配線接続配線
ＣＯＣによりゲート端子接続配線ＧＴＣとドレイン端子
接続配線ＤＴＣとを接続したのちに、保護膜ＰＳＶＩ、
配向膜０ＲＩＩを形成するから、走査信号線ＧＬ、映像
信号線ＤＬに静電気が侵入したとしても、ゲート電極Ｇ
Ｔとソース電極ＳＤＩ、ドレイン電極ＳＤ２との間に電
位差が生ずることはないので、ゲート電極ＧＴとソース
電極ＳＤＩ、ドレイン電極ＳＤ２とが短絡してしまうこ
とはない。また、下部透明ガラス基板５ＵＢ１を切断す
る前に、ゲート端子接続配線ＧＴＣとドレイン端子接続
配線ＤＴＣとが短絡しない状態にすることができるから
、電極短絡検査、全点灯検査を行なうことができる。さ
らに、ＢＴ処理の電圧印加の際に配線接続配線ＣＯＣを
切断することかできるから、続けてＢＴ処理の熱処理、
電極短絡検査を行なうことかできるので、配線接続配線
ＣＯＣを切断するために透明カラス基板ＳＵＢ　］を着
脱する作業を行なう必要がない。

つきに、この発明に係る他のアクティブ・マトリックス
方式のカラー液晶表示装置の製造方法について説明する
。まず、第１Ｄ図、第１Ｅ図（第１Ｄ図のＩ　Ｅ−Ｉ　
Ｅ切断線における断面図）に示すように、薄膜トランジ
スタＴＰＴを形成すると同時に、走査信号線ＧＬと接続
されたゲート端子ＧＴＭを接続するゲート端子接続配線
ＧＴＣ１映像信号線ＤＬと接続されたドレイン端子ＤＴ
Ｍを接続するドレイン端子接続配線ＤＴＣを設けるとと
もに、ゲート端子接続配線ＧＴＣとドレイン端子接続配
線ＤＴＣとを配線接続配線ＣＯＣで接続し、またゲート
端子接続配Ｊ、ｌ　Ｇ　Ｔ　Ｃ、ドレイン端子接続配線
ＤＴＣの端部に段切れ防止膜ＣＰＦを設ける。この場合
、ゲート端子接続配線ＧＴＣ、ドレイン端子接続配線Ｄ
ＴＣを第１導電膜ｇｌ、＋ＴＯ膜からなりかつ透明画素
電極ＩＴ○１を構成する第１導電膜ｄｌｌで構成し、配
線接続配線ＣＯＣを第１導電膜ｄｌｌで構成し、段切れ
防止１１Ｘ　ＣＰ　Ｆをクロム膜からなりかつ映像信号
線Ｄ　Ｉ−、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の
第１層を構成する第２導電膜ｄ２１、アルミニウム膜か
らなりかつ映像信号線ＤＬ、ソース電極Ｓ　Ｄ　Ｉ、ド
レイン電ｗｌＳ　Ｄ　２の第２層を構成する第３導電膜
ｄ３１で構成し、配線接続配線ＣＯＣの幅をケート端子
接続配線ＧＴＣ、ドレイン端子接続配線ＤＴＣの幅より
小さくする。つぎに、保護膜ＰＳＶｌ、配向膜○ＲＩＩ
を形成する。この場合、段切れ防止膜ＣＰＦの上部にも
保護膜ＰＳＶＩを設ける。つぎに、第１Ｆ図に示すよう
に、ＢＴ処理の電圧（＋１００Ｖ）印加の際に、揮発性
の溶液であるフロリナート（商品名）を配線接続配線Ｃ
ＯＣに滴下することにより配線接続配線ＣＯＣを切断す
る。つぎに、電極短絡検査、全点灯検査を行なう。つぎ
に、下部透明ガラス基板ＳＵＢ　ｌを切断することによ
り、ゲート端子ＧＴＭ、ドレイン端子Ｄ　Ｔ　Ｍとゲー
ト端子接続配線ＧＴＣ、ドレイン端子接続配線ＤＴＣと
を切断する。

また、配線接続配線ＣＯＣにレーザ光線を照射して、配
線接続配線ＣＯＣを切断してもよい。

さらに、配線接続配線ＣＯＣに電圧を印加して、ジュー
ル熱により配線接続配線ＣＯＣを切断してもよい。

また、配線接続配線ＣＯＣに電圧を印加して、電食作用
により配線接続配線ＣＯＣを切断してもよい。

さらに、ガラス切りなどを用いて、配線接続配線ＣＯＣ
を機械的に切断してもよい。

また、フォトリソグラフィを利用して配線接続配線ＣＯ
Ｃを切断してもよい。

さらに、配線接続配線ＣＯＣにエツチング液を滴下する
ことにより、配線接続配線ＣＯＣを切断してもよい。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。

たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成−半導体層形成−ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でもこの発明は有効である。

また、保持容量電極端子を有するときには、保持容量電
極端子を接続する保持容量電極端子接続配線を設け、ゲ
ート端子接続配線、ドレイン端子接続配線と保持容量電
極端子接続配線とを配線接続配線で接続し、保護膜を形
成したのち、ゲート端子接続配線、ドレイン端子接続配
線に別の電圧を印加する電圧印加検査を行なう前に配線
接続配線を切断してもよい。さらに、上述実施例におい
ては、ゲート端子接続配線ＧＴＣとドレイン端子接続配
線ＤＴＣとを配線接続配Ｂｃｏｃで接続したが、ゲート
端子接続配線ＧＴＣとドレイン端子接続配線ＤＴＣとを
半導体薄膜層で接続し、保護膜ＰＳＶＩを形成すれば、
保護膜ＰＳＶＩの膜堆積時に走査信号線ＧＬ、映像信号
線ＤＬに静電気が侵入したとしても、ゲート電極Ｇ　Ｔ
とソース電極ＳＤＩ、ドレイン電極ｉ極ＳＤ２との間に
電位差が生ずることはないので、ゲート電極ＧＴとソー
ス電極ＳＤＩ、ドレイン電極ＳＤ２とが短絡してしまう
ことはなく、また保護膜ＰＳＶ　ｌ形成時のドライエツ
チングにより、半導体薄膜層が除去されるから、下部透
明ガラス基板５ＵＢＩを切断する前に、ゲート端子接続
配線ＧＴＣとドレイン端子接続配線ＤＴＣとが短絡しな
い状態にすることができるので、電極短絡検査、全点灯
検査を行なうことができる。

［発明の効果］ 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、保護膜を形成する際に走査信号線、
映像信号線に静電気が侵入したとしても、ゲート電極と
ソース電極、ドレイン電極との間に電位差が生ずること
はないから、ゲート電極とソース電極、ドレイン電極と
が短絡してしまうことはなく、また下部透明ガラス基板
を切断する前に、ゲート端子接続配線とドレイン端子接
続配線とが短絡しない状態にすることができるから、ゲ
ート端子接続配線、ドレイン端子接続配線に別の電圧を
印加する電圧印加検査を行なうことができる。このよう
に、この発明の効果は顕著である。

【図面の簡単な説明】

第１Ａ図〜第１Ｃ図はこの発明に係るアクティブ・マト
リックス方式のカラー液晶表示装置の製造方法の説明図
（第１Ｂ図は第１Ａ図のＩＢ−ＩＢ切断線における断面
図）、第１Ｄ図〜第１Ｆ図はこの発明に係る他のアクテ
ィブ・マトリックス方式のカラー液晶表示装置の製造方
法の説明図（第１Ｅ図は第１Ｄ図のＩ　Ｅ−Ｉ　Ｅ切断
線における断面図）、第２Ａ図はこの発明が適用される
アクティブ・マトリックス方式のカラー液晶表示装置の
液晶表示部の一画素を示す要部平面図、第２Ｂ図は第２
Ａ図のＩＩＢ−ＩＩＢ切断線で切った部分とシール部周
辺部の断面図、第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線
における断面図、第３図は第２Ａ図に示す画素を複数配
置した液晶表示部の要部平面図、第４図〜第６図は第２
Ａ図に示す画素の所定の層のみを描いた平面図、第７図
は第３図に示す画素電極層、遮光膜およびカラーフィル
タ層のみを描いた要部平面図、第８図はアクティブ・マ
トリックス方式のカラー液晶表示装置の液晶表示部を示
す等価回路図、第９図は第２Ａ図に記載される画素の等
価回路図である。 ＳＯＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・１型半導体層 ＳＤ・・・ソース電極またはドレイン電極ＰＳｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・寄生容量 Ｃｐｉｘ・・・液晶容量 ＧＴＭ・・・ゲート端子 ＤＴＭ・・・ドレイン端子 ＧＴＣ・・・ゲート端子接続配線 ＤＴＣ・・・ドレイン端子接続配線 ＣＯＣ・・・配線接続配線 第」Ｄ図 第１Ｆ図

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリクス方式の液晶表示装置の製
   造方法において、ゲート端子を接続するゲート端子接続
   配線、ドレイン端子を接続するドレイン端子接続配線を
   設け、上記ゲート端子接続配線と上記ドレイン端子接続
   配線とを配線接続配線で接続し、保護膜を形成したのち
   、上記ゲート端子接続配線、上記ドレイン端子接続配線
   に別の電圧を印加する電圧印加検査を行なう前に上記配
   線接続配線を切断し、または上記ゲート端子接続配線と
   上記ドレイン端子接続配線とを半導体薄膜層で接続した
   のち、保護膜を形成することを特徴とする液晶表示装置
   の製造方法。