JPH04120518A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野１ この発明は液晶表示装置、特に薄膜トランジスタ等を使
用したアクティブ・マトリクス方式の液晶表示装置の製
造方法に関する。

【従来の技術ｌ アクティブ・マトリクス方式の液晶表示装置（ま、マト
リクス状に配列された複数の画素電極のそれぞれに対応
して非線形素子（スイ・ソチング素子）を設けたもので
ある。各画素における液晶Ｃま理論的には常時駆動（デ
ユーティ比１．０）されてし）るので、時分割駆動方式
を採用してし＼る、し）わゆる単純マトリクス方式と比
べてアクティブ方式Ｃまコントラストが良く、特にカラ
ー液晶表示装置で番よ欠かせない技術となりつつある。

スイ・ソチング素子として代表的なものとしては薄膜ト
ランジスタ（ＴＰＴ）がある。

従来のアクティブ・マトリクス方式の液晶表示装置の製
造方法においては、薄膜トランジスタ等を保護する保護
膜を設けるときに、静電気Ｇこよってゲート絶縁膜とし
て使用される絶縁膜力τ破壊されて、ゲート電極とソー
ス電極、ドレイン電極とが短絡するのを防止するために
、保護膜を設番するときには、静電破壊防止線によりゲ
ート端子、ドレイン端子を介してゲート電極とソース電
極、ドレイン電極と接続している。

また、従来のアクティブ・マトリクス方式の沼晶表示装
置においては、走査信号線、ゲートを梳と映像信号線、
ソース電極、ドレイン電極とが短絡するのを防止するた
め、に、走査信号線、ゲート電極上に陽極酸化膜を設け
ている。

なお、薄膜トランジスタを使用したアクティブマトリク
ス方式の液晶表示装置は、たとえば「冗長構成を採用し
た１２．５型アクテイブ・マトリクス方式カラー液晶デ
イスプレィ」、日経エレクトロニクス、頁１９３〜２１
０．１９８６年１２月１５日、日経マグロウヒル社発行
、で知られている。

【発明が解決しようとする課題） 絶縁膜の静電破壊を防止し、しかも走査信号線ゲート電
極上に陽極酸化膜を設ける場合に、静電破壊防止線と陽
極酸化線とを別々に設けたときには、ゲート端子の外側
に２本の線を設ける必要があるから、製造コストが高値
となる。

この発明は上述の課題を解決するためになされたもので
、製造コストが安価となる液晶表示装置の製造方法を提
供することを目的とする。

［課題を解決するための手段］ この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とし、少な
くともゲート電極の上に陽極酸化膜が設けられたアクテ
ィブ・マトリクス方式の液晶表示装置を製造する方法に
おいて、上記薄膜トランジスタを保護する保護膜を形成
するときに上記薄膜トランジスタのゲート絶縁膜として
使用される絶縁膜が静電破壊されるのを防止するための
静電破壊防止線を、上記陽極酸化膜を設けるための陽極
酸化線として使用する。

［作用］ この液晶表示装置の製造方法においては、静電破壊防止
線を陽極酸化線として使用するから、端子の外側に１本
の線を設ければよい。

［実施例１ 以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。

なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。

第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第２Ｂ図は第２Ａ図のｎＢ−ＩＩＢ切断線におけ
る断面と表示パネルのシール部付近の断面を示す図、第
２Ｃ図は第２Ａ図の■ｃ−ｎｃ切断線における断面図で
ある。また、第３図（要部平面図）には第２Ａ図に示す
画素を複数配置したときの平面図を示す。

（画素配置） 第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＯＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。

各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴ○
１および保持容量素子Ｃａｄｄを含む。走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。

（表示部断面全体構造） 第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板ＳＵＢ　ｌ側には薄膜トランジスタＴＰＴおよび
透明画素電極ＩＴＯＩが形成され、上部透明ガラス基板
５ＵＢＺ側にはカラーフィルタＦＩＬ、遮光用ブラック
マトリクスパターンを形成する遮光膜ＢＭが形成されて
いる。下部透明ガラス基板ＳＵＢ　１はたとえばＩ　、
　１　［ｍｍ］程度の厚さで構成されている。また、透
明ガラス基板５ＵＢ１．５ＵＢ２の両面にはデイツプ処
理等によって形成された酸化シリコン膜ＳＩ○が設けら
れている。このため、透明ガラス基板５ＵＢＩ、５ＯＢ
２の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン１ｓｒｏで覆うことができるので、走査信号線ＧＬ
、カラーフィルタＦＩＬが損傷するのを有効に防止する
ことができる。

第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ、５ＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板ＳＵＢ１．５ＵＢ２の右側縁部分で
外部引出配線の存在しない部分の断面を示している。

第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢ　ｌ、
ＳＵＢ　２の縁周囲全体に沿って形成されている。シー
ル材ＳＬはたとえばエポキシ樹脂で形成されている。

上部透明ガラス基板５ＵＢ２側の共通透明画素電極ＩＴ
○２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電ｍＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
のそれぞれと同一製造工程で形成される。

配向膜○ＲＩＩ、○ＲＩ２、透明画素電極ＩＴ○１、共
通透明画素電極ＩＴＯ２、保護膜ＰＳｖ１、ＰＳＶ２、
絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬＩ、ＰＯＬ２はそれぞれ下部透
明ガラス基板ＳＵＢ　１、上部透明ガラス基板Ｓ　ＬＴ
　Ｂ　２の外側の表面に形成されている。

液晶ＬＣは液晶分子の向きを設定する下部配向膜○ＲＩ
Ｉと上部配向膜○ＲＴ２との間に封入され、シール部Ｓ
Ｌによってシールされている。

下部配向膜○ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。

上部透明ガラス基板５ＯＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ１保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）および上
部配向膜０ＲＩ２が順次積層して設けられている。

この液晶表示装置は下部透明ガラス基板５ＵＢｌ側、上
部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板ＳＯＢ　１．５ＵＢ２
を重ね合わせ、両者間に液晶ＬＣを封入することによっ
て組み立てられる。

（薄膜トランジスタＴＰＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。

各画素の薄膜トランジスタＴＰＴは、画素内において２
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩおよびＴＦＴ２で構成されている
。薄膜トランジスタＴＦＴｌ、ＴＰＴ２のそれぞれは実
質的に同一サイズ（チャネル長、幅が同じ）で構成され
ている。この分割された薄膜トランジスタＴＦＴＩ、Ｔ
ＦＴ２のそれぞれは、主にゲート電極ＧＴ、ゲート絶縁
膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定
不純物がドープされていない）非晶質シリコン（Ｓｉ）
からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ、
ドレイン電極ＳＤ２で構成されている。なお、ソース・
ドレインは本来その間のバイアス極性によって決まり、
この液晶表示装置の回路ではその極性は動作中反転する
ので、ソース・ドレインは動作中入れ替わると理解され
たい。しかし、以下の説明でも、便宜上一方をソース、
他方をドレインと固定して表現する。

（ゲート電極ＧＴ） ゲート電極ＧＴは第４図（第２Ａ図の第２導電膜ｇ２お
よびｉ型半導体層ＡＳのみを描いた平面図）に詳細に示
すように、走査信号線ＧＬから垂直方向（第２Ａ図およ
び第４図において上方向）に突出する形状で構成されて
いる（丁字形状に分岐されている）。ゲート電極ＧＴは
薄膜トランジスタＴＦＴＩ、ＴＦＴ２のそれぞれの形成
領域まで突出するように構成されている。薄膜トランジ
スタＴＦＴＩ、ＴＰＴ２のそれぞれのゲート電極ＧＴは
、一体に（共通ゲート電極として）構成されており、走
査信号線ＧＬに連続して形成されている。ゲート電極Ｇ
Ｔは、単層の第２導電膜ｇ２で構成する。第２導電膜ｇ
２はたとえばスパッタで形成されたアルミニウム膜を用
い、１ｏｏｏ〜５５００［Ａ］程度の膜厚で形成する。

また、ゲート電極ＧＴ上にはアルミニウムの陽極酸化膜
ＡＯＦが設けられている。

このゲート電極ＧＴは第２Ａ図、第２Ｂ図および第４図
に示されているように、ｌ型半導体装置Ｓを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板ＳＵＢ　１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なアルミニウムからなるゲート電極ＧＴが影となって、
ｉ型半導体層ＡＳにはバックライト光が当たらず、光照
射による導電現象すなわち薄膜トランジスタＴＰＴのオ
フ特性劣化は起きにくくなる。なお、ゲート電極ＧＴの
本来の大きさは、ソース電極ＳＤＩとドレイン電極ＳＤ
２との間をまたがるに最低限必要な（ゲート電極ＧＴと
ソース電極ＳＤＩ、ドレイン電極ＳＤ２との位置合わせ
余裕分も含めて）幅を持ち、チャネル幅Ｗを決めるその
奥行き長さはソース電極ＳＤＩとドレイン電極ＳＤ２と
の間の距離（チャネル長）Ｌどの比、すなわち相互コン
ダクタンスｇｍを決定するファクタＷ／Ｌをいくつにす
るかによって決められる。

この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。

（走査信号線ＧＬ） 走査信号線ＧＬは第２導電膜ｇ２で構成されている。こ
の走査信号線ＧＬの第２導電膜ｇ２はゲート電極ＧＴの
第２導電膜ｇ２と同一製造工程で形成され、かつ一体に
構成されてしする。また、走査信号線ＧＬ上にはアルミ
ニウムの陽極酸化膜Ａ○Ｆが設けられている。

（絶縁膜ＧＩ） 絶縁膜ＧＩは薄膜トランジスタＴＦＴ　１、ＴＦＴ２の
それぞれのゲート絶縁膜として使用される。

絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＯＬの上
層に形成されている。絶縁膜ＧＩはたとえばプラズマＣ
ｖＤで形成された窒化シリコン膜を用い、３０００［Ａ
］径程度膜厚で形成する。

（１型半導体層ＡＳ） ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ、ＴＦＴ２のそれぞれ
のチャネル形成領域として使用される。、ｊ型半導体層
ＡＳは非晶質シリコン膜または多結晶シリコン膜で形成
し、約１８００［人コ程度の膜厚で形成する。

このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４からなるゲート絶縁膜として使用される絶縁膜Ｇ
Ｉの形成に連続して、同じプラズマＣＶＤ装置で、しか
もそのプラズマＣＶＤ装置から外部に露出することなく
形成される。また、オーミックコンタクト用のＰをドー
プしたＮ１型半導体層ｄｏ（第２Ｂ図）も同様に連続し
て約４００［Ａ］の厚さに形成される。しかる後、下部
透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取り出さ
れ、写真処理技術によりＮ＋型半導体層ｄｏおよびｉ型
半導体層ＡＳは第２Ａ図、第２Ｂ図および第４図に示す
ように独立した島状にパターニングされる。

１型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＯＬと映像信号線ＤＬとの短絡を低減するように構成さ
れている。

（ソース電極ＳＤＩ、ドレイン電極５Ｄ２）複数に分割
された薄膜トランジスタＴＦＴ　１、ＴＦＴ２のそれぞ
れのソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２
Ａ図、第２Ｂ図および第５図（第２Ａ図の第１〜第３導
電膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｌ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２の第１導電膜ｄｌ、第２導電膜ｄ２および第
３導電膜ｄ３と同一製造工程で形成される。

第１導電膜ｄｉはスパッタで形成したクロム膜を用い、
５００〜ｌ０００［人コの膜厚（この液晶表示装置では
、６００［人］程度の膜厚）で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０［Ａ］径程度膜厚を越えない範囲で形成する。クロム
膜はＮ＋型半導体層ｄｏとの接触が良好である。クロム
膜は後述する第２導電膜ｄ２のアルミニウムがＮ１型半
導体層ｄｏに拡散することを防止するいわゆるバリア層
を構成する。

第１４’電膜ｄｌとしては、クロム膜の他に高融点金属
（ＭＯｌＴ」、Ｔａ、Ｗ）膜、高融点金属シリサイド（
ＭｏＳｉ、、ＴｉＳｉ、、ＴａＳｉ、。

ＷＳｉ、）膜で形成してもよい。

第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄ１を
マスクとして、Ｎ１型半導体層ｄＯが除去される。つま
り、１型半導体層ＡＳ上に残っていたＮゝ型半導体層ｄ
ｏは第１導電膜ｄ１以外の部分がセルファラインで除去
される。このとき、Ｎ“型半導体層ｄＯはその厚さ分は
全て除去されるようエッチされるので、ｉ型半導体層Ａ
Ｓも若干その表面部分でエッチされるが、その程度はエ
ッチ時間で制御すればよい。

しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［入コの膜厚（この液晶表示
装置では、３５００［人］程度の膜厚）に形成される。

アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極ＳＤ１、
ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低
減するように構成されている。第２導電膜ｄ２としては
アルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物と
して含有させたアルミニウム膜で形成してもよい。

第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電ｇ　（Ｉｎｄｉｕｎ
＋−Ｔｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔ　Ｏ：ネサＭ）から
なり、１０００〜２０００［人コの膜厚（この液晶表示
装置では、１２００［人］程度の膜厚）で形成される。

この第３導ｔｌ［ｄ３はソース電極ＳＤＩ、ドレイン電
極ＳＤ２および映像信号線ＤＬを構成するとともに、透
明画素電極ＩＴＯＩを構成するようになっている。

ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電ｇｄ３に比べて内側に（チャネル領域
内に）大きく入り込んでいる。つまり、これらの部分に
おける第１導電膜ｄ１は第２導電膜ｄ２、第３導電膜ｄ
３とは無関係に薄膜トランジスタＴＰＴのチャネル長り
を規定できるように構成されている。

ソース電極ＳＤＩは透明画素電極ＩＴ○１に接続されて
いる。ソース電極ＳＤＩは、ｌ型半導体層ＡＳの段差形
状（第１導電Ｍｇｌの膜厚、Ｎ４″型半導体層ｄｏの膜
厚およびｌ型半導体層ＡＳの膜厚を加算した膜厚に相当
する段差）に沿って構成されている。具体的には、ソー
ス電極ＳＤＩは、ｌ型半導体層ＡＳの段差形状に沿って
形成された第１導電膜ｄ１と、この第１導電膜ｄ１の上
部にそれに比べて透明画素電極ＩＴＯＩと接続される側
を小さいサイズで形成した第２導電膜ｄ２と、この第２
導電膜ｄ２がら露出する第１導電膜ｄ１に接続された第
３導電膜ｄ３とで構成されている。

ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大がら厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｌ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、′ｔｌ呂する第１導電膜ｄ１に接続するように構成
されている。第１導電膜ｄ１と第３導電膜ｄ３とは接着
性が良好であるばかりか、両者間の接続部の段差形状が
小さいので、ソース電極ＳＤＩと透明画素電極ＩＴ○１
とを確実に接続することができる。

（透明画素電極ＩＴＯＩ） 透明画素電極ＩＴＯＩは液晶表示部の画素電極の一方を
構成する。

透明画素電極ＩＴ○１は薄原トランジスタＴＦＴＩのソ
ース電極ＳＤＩおよび薄膜トランジス七ＴＰＴ２のソー
ス電極ＳＤＩに接続されている。

このため、薄膜トランジスタＴＦＴＩ、ＴＦＴ：のうち
の１つたとえば薄膜トランジスタＴＦＴ　１に欠陥が発
生したときには、製造工程においてＬ−ザ光等によって
、薄膜トランジスタＴＦＴ１．：映像信号線ＤＬとを切
り離すとともに、薄膜トランジスタＴＦＴ１と透明画素
電極ＩＴＯＩとを与り離せば、点欠陥、線欠陥にはなら
ず、しかも２つの薄膜トランジスタＴＦＴＩ、ＴＦＴ２
に開明に欠陥が発生することはほとんどないから、点り
陥が発生する確率を極めて小さくすることができる。

（保護膜ＰＳＶＩ） 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯＩ上
には保護膜ＰＳＶＩが設けられている。

保護ＪＩＰＳＶＩは主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。保護膜ＰＳＶＩはた
とえばプラズマＣＶＤ装置で形成した酸化シリコン膜や
窒化シリコン膜で形成されており、８０００［人］程度
の膜厚で形成する。

（ゲート端子ＧＴＭ、ドレイン端子ＤＴ、Ｍ）第２Ｄ図
に示すように、ゲート端子Ｇ　Ｔ　Ｍは第１導電膜ｇｌ
と第３導電膜ｄ３とで構成されている。

また、第２Ｅ図に示すように、ドレイン端子ＤＴＭは第
１導電膜ｇ１と第３導電膜ｄ３とで構成されている。

第１導電膜ｇｌはたとえばスパッタで形成されたクロム
（Ｃｒ）膜を汚い、ｌ０００［人コ程度の膜厚で形成す
る。

（遮光ＭＢＭ） 上部透明ガラス基板５ＯＢ２側には、外部光（第２Ｂ図
では上方からの光）がチャネル形成領域として使用され
る１型半導体層ＡＳに入射されないように、遮光膜ＢＭ
が設けられ、遮光膜ＢＭは第６図のハツチングに示すよ
うなパターンとされている。なお、第６図は第２Ａ図に
おけるＩＴＯ膜からなる第３導電膜ｄ３、カラーフィル
タＦＩＬおよび遮光膜ＢＭのみを描いた平面図である遮
光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニウ
ム膜やクロム膜等で形成されており、この液晶表示装置
ではクロム膜がスパッタリングで１３００［人コ程度の
膜厚に形成される。

したがって、薄膜トランジスタＴＦＴＩ、ＴＦＴ２のｉ
型半導体層ＡＳは上下にある遮光ｇＢＭおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマトリゲス）、この格子で１画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜ＢＭによってはっきりとし、コントラストが向上
する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対する
遮光とブラックマトリクスとの２つの機能をもつ。

また、透明画素電極ＩＴ○１のラビング方向の根本側の
エツジ部に対向する部分（第２Ａ図右下部分）が遮光膜
ＢＭによって遮光されているから、上記部分にドメイン
が発生したとしても、ドメインが見えないので、表示特
性が劣化することはない。

なお、バックライトを上部透明ガラス基板Ｓ　ＵＢ２側
に取り付け、下部透明ガラス基板ＳＵＢ　１を観察側（
外部露出側）とすることもできる。

（共通透明画素電極ＩＴＯ２） 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板ＳＵ
Ｂ　ｌ側に画素ごとに設けられた透明画素電極ＩＴＯＩ
に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ○
１と共通透明画素電極ＩＴ○２との間の電位差（電界）
に応答して変化する。

この共通透明画素電極ＩＴ○２にはコモン電圧ＶｃｏＩ
１１が印加されるように構成されている。コモン電圧Ｖ
　ＣＯｍは映像信号線ＤＬに印加されるロウレベルの駆
動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖ　ｄ　ｍａ
ｘとの中間電位である。

（カラーフィルタＦＩＬ） カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置にストライプ
状に形成され（第７図）、染め分けられている（第７図
は第３図の第３導電膜層ｄ３、遮光膜ＢＭおよびカラー
フィルタＦＩＬのみを描いたもので、Ｂ、Ｒ，Ｇの各カ
ラーフィルターＦＩＬはそれぞれ、４．５’　　　１３
５°　クロスのハツチを施しである）。カラーフィルタ
ＦＩＬは第６図に示すように透明画素電極ＩＴ○１の全
てを覆うように太き目に形成され、遮光膜ＢＭはカラー
フィルタＦＩＬおよび透明画素電極ＩＴＯ１のエツジ部
分と重なるよう透明画素電極ＩＴ○ｌの周縁部より内側
に形成されている。

カラーフィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。

（保護膜ＰＳＶ２） 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている。保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。

（表示装置全体等価回路） 表示マトリクス部の等価回路とその周辺回路の結線図を
第８図に示す。同図は回路図ではあるが、実際の幾何学
的配置に対応して描かれている。ＡＲは複数の画素を二
次元状に配列したマトリクス・アレイである。

図中、Ｘは映像信号線ＤＬを意味し、添字Ｇ、Ｂおよび
Ｒがそれぞれ緑、青および赤画素に対応して付加されて
いる。Ｙは走査信号線ＧＬを意味し、添字１，２，３．
・・・、　ｅｎｄは走査タイミングの順序に従って付加
されている。

映像信号線Ｘ（添字省略）は交互に上側（または奇数）
映像信号駆動回路Ｈｅ、下側（または偶数）映像信号駆
動回路Ｈｏに接続されている。

ＳＵＰは１つの電圧源から複数の分圧した安定化された
電圧源を得るための電源回路やホスト（上位演算処理装
置）からのＣＲＴ　（陰極線管）用の情報をＴＰＴ液晶
表示装置用の情報に交換する回路を含む回路である。

（保持容量素子Ｃａｄｄの構造） 透明画素電極ＩＴ○１は、薄膜トランジスタＴＰＴと接
続される端部と反対側の端部において、隣りの走査信号
線ＯＬと重なるように形成されている。この重ね合わせ
は、第２Ｃ図からも明らかなように、透明画素電極ＩＴ
ＯＩを一方の電極ＰＬ２とし、隣りの走査信号線ＧＬを
他方の電極ＰＬ１とする保持容量素子（静電容量素子）
　Ｃａｄｄを構成する。この保持容量素子Ｃａｄｄの誘
電体膜は、薄膜トランジスタＴＰＴのゲート絶縁膜とし
て使用される絶縁膜Ｇｌおよび陽極酸化膜ＡＯＦで構成
されている。

保持容量素子Ｃａｄｄは、第４図からも明らかなように
、走査信号線ＧＬの第２導電膜ｇ２の幅を広げた部分に
形成されている。なお、映像信号線ＤＬと交差する部分
の第２導電膜ｇ２は映像信号線ＤＬとの短絡の確率を小
さくするため細くされている。

保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極ＩＴＯＩと電極ＰＬＩとの間の一部には、
ソース電極ＳＤＩと同様に、段差形状を乗り越える際に
透明画素電極ＩＴ○１が断線しないように、第１導電膜
ｄ１および第２導電膜ｄ２で構成された島領域が設けら
れている。この島領域は、透明画素電極ＩＴ○１の面積
（開口率）を低下しないように、できる限り小さく構成
する。

（保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース電極ＳＤＩとの間に形成される寄生容量で
ある。寄生容量Ｃｇｓの誘電体膜は絶縁膜（、Ｉである
。Ｃｐｉｘは透明画素電極ＩＴＯＩ　　（ＰＩＸ）と共
通透明画素電極ＩＴ○２　（ＣＯＭ）との間に形成され
る液晶容量である。液晶容量Ｃｐｊｘの誘電体膜は液晶
ＬＣ１保ｇｐｓｖ１および配向膜○Ｒ１１、○Ｒｒ２で
る。Ｖｌｃは中点電位である。

保持容量素子Ｃａｄｄは、薄膜トランジスタＴＴがスイ
ッチングするとき、中点電位（画素型）電位）Ｖｌｃに
対するゲート電位変化ΔＶｇの影１を低減するように働
く。この様子を式で表すと、次式のようになる。

△ＶＬｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
））　Ｘ　ΔＶここで、△Ｖｌｃは△Ｖｇによる中点電
位の変化りを表わす。この変化分△Ｖｌｃは液晶ＬＣに
加ゎイ直流成分の原因となるが、保持容量Ｃａｄｄを大
きくすればする程、その値を小さくすることができる。

また、保持容量素子Ｃａｄｄは放電時間を長くする作用
もあり、薄膜トランジスタＴＰＴがオフした後の映像情
報を長く蓄積する。液晶ＬＣに回加される直流成分の低
減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。

前述したように、ゲート電極ＧＴは１型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、　　ドレイン電極ＳＤ２とのオーバラップ面積が増え
、したがって寄生容量Ｃｇｓが大きくなり、中点電位〜
’ｌｃはゲート（走査）信号Ｖｇの影響を受は易くなる
という逆効果が生じる。

しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。

保持容量素子Ｃａｄｄの保持容量は、画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
＜　Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、寄生容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２−
　Ｃｇｓ）程度の値に設定する。

（保持容量素子Ｃａｄｄ　を極線の結線方法）保持容量
電極線としてのみ使用される初段の走査信号線ＧＬ　（
Ｙ、）は、第８図に示すように、共通透明画素電極Ｉ　
Ｔｏ　２　（Ｖｃｏｍ　）に接続する。

共通透明画素電極ＩＴＯ２は、第２Ｂ図に示すように、
液晶表示装置の周縁部において銀ペースト材ＳＬによっ
て外部引出配線に接続されている。

しかも、この外部引出配線の一部の導電膜（ｇｌおよび
ｇ２）は走査信号線ＧＬと同一製造工程で構成されてい
る。この結果、最終段の保持容量電極線ＧＬは、共通透
明画素電極ＩＴ○２に簡単に接続することができる。

初段の保持容量電極線Ｙ。は最終段の走査信号線Ｙ　ｅ
ｎｄに接続、Ｖ　ｃｏｍ以外の直流電位点（交流接地点
）に接続するかまたは垂直走路回路Ｖがら１つ余分に走
査パルスＹ。を受けるように接続してもよい。

つぎに、この発明に係る液晶表示装置の製造方法につい
て説明する。まず、７ｏ５９ガラス（商品名）からなる
下部透明ガラス基板５ＵＢＩの両面に酸化シリコン膜Ｓ
ＩＯをデイツプ処理により設けたのち、５００℃、６０
分間のベークを行なう。

つぎに、下部透明ガラス基板５ＵＢＩ上に膜厚が１１０
０［Ａ］のクロムからなる第１導電膜ｇ１をスパッタリ
ングにより設ける。つぎに、エツチング液として硝酸第
２セリウムアンモニウム溶液を使用した写真蝕刻技術で
第１導電膜ｇｌを選択的にエツチングすることによって
、第１図に示すように、ゲート端子ＧＴＭおよびドレイ
ン端子ＤＴＭを形成するとともに、ゲート端子ＧＴＭを
接続する静電破壊防止線ＤＰＬ、静電破壊防止線ＤＰＬ
に接続されたパッドＰＡＤを形成する。つぎに、レジス
トを剥離液５５０２　（商品名）で除去したのち、０３
　アッシャ−を１分間行なう。つぎに、膜厚が２６００
［人］のアルミニウムーパラジウム、アルミニウムーシ
リコン、アルミニウムーシリコン−チタン、アルミニウ
ムーシリコン−銅等からなる第２導電膜ｇ２をスパッタ
リングにより設ける。つぎに、エツチング液としてリン
酸と硝酸と酢酸との混酸を使用した写真蝕刻技術で第２
導電膜ｇ２を選択的にエツチングすることにより、走査
信号線ＧＬ、ゲート電極ＧＴおよび保持容量素子Ｃａｄ
ｄの電極ＰＬＩを形成する。この場合、第２導電膜ｇ２
の第１導電膜ｇ１との重ね合わせ部をくし形にするとと
もに、上記重ね合わせ部の近傍を線幅が２０−以下のス
トライプ状にする。つぎに、ドライエツチング装置にＳ
Ｆ、ガスを導入して、シリコン等の残渣を除去したのち
、レジストを除去する。つぎに、第１図に示すように、
陽極酸化用のレジストＲ３Ｔを設ける。この場合、レジ
ストＲ３Ｔの端部が走査信号線ＧＬと直角になるように
するとともに、レジストＲ３Ｔの端部と第１導電膜ｇ１
の端部との距離を１００ｕｒｎ以上にする。つぎに、パ
ッドＰＡＤに陽極酸化電圧を印加することにより、第２
導電膜ｇ２を陽極酸化して、走査信号線ＧＬ上およびゲ
ート電極ＧＴ上に陽極酸化膜ＡＯＦを設ける。つぎに、
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が３５００［Ａ］の窒化シリコ
ン膜を設け、プラズマＣＶＤ装置にシランガス、水素ガ
スを導入して、膜厚が２１００［Ａ］の１型非晶質シリ
コン膜を設けたのち、プラズマＣＶＤ装置に水素ガス、
ホスフィンガスを導入して、膜厚が３００［人］のＮ＋
型多シリコン膜設ける。つぎに、ドライエツチングガス
としてＳＦ、、ＣＣＵ、　を使用した写真蝕刻技術でＮ
′″型シリコン膜、１型非晶質シリコン膜を選択的にエ
ツチングすることにより、ｉ型半導体層ＡＳを形成する
。つぎに、レジストを除去したのち、ドライエツチング
ガスとしてＳＦ、　　を使用した写真蝕刻技術で、窒化
シｌ）コン膜を選択的にエツチングすることによって、
絶縁膜ＣＩを形成する。つぎに、レジストを除去したの
ち、膜厚が６００［Ａ］のクロムからなる第１導電膜ｄ
１をスパッタリングにより設ける。つぎに、写真蝕刻技
術で第１導電膜ｄ１を選択的に工・ソチングすることに
より、映像信号線ＤＬ、ソース電極ＳＤＩ、ドレイン電
極ＳＤ２の第１層およびドレイン電極ＤＴＭを接続しか
つ第１図に示す静電破壊防止線ＤＰＬと接続された静電
破壊防止線（図示せず）を形成する。つぎに、レジスト
を除去する前に、ドライエツチング装置にＣＣＵ、　、
ＳＦ、　　を導入して、Ｎ＋型多シリコン膜選択的に工
・ソチングすることにより、Ｎ４″型半導体層ｄｏを形
成する。

つぎに、レジストを除去したのち、Ｏ，ア・ソシャーを
１分間行なう。つぎに、膜厚が３５００［Ａ］のアルミ
ニウムーパラジウム、アルミニウムーシリコン、アルミ
ニウムーシリコン−チタン、アルミニウムーシリコン−
銅等からなる第２導電膜ｄ２をスパッタリングにより設
ける。つぎに、写真蝕刻技術で第２導電膜ｄ２を選択的
にエツチングすることにより、映像信号線ＤＬ、ソース
電極ＳＤＩ、ドレイン電極ＳＤ２の第２層を形成する。

つぎに、レジストを除去したのち、０３アッシャ−を１
分間行なう。つぎに、膜厚が１２００［人コのＩＴＯ膜
からなる第３導電膜ｄ３をスパッタリングにより設ける
。つぎに、エツチング液として塩酸と硝酸との混酸を使
用した写真蝕刻技術で第３導電膜ｄ３を選択的にエツチ
ングすることにより、映像信号線ＤＬ、ソース電極ＳＤ
１、ドレイン電極ＳＤ２の第３層、ゲート端子ＧＴＭ、
ドレイン端子ＤＴＭの最上層および透明画素電極ＩＴ○
１を形成する。つぎに、レジストを除去したのち、プラ
ズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガ
スを導入して、膜厚が１ＣＩＩｍ］の窒化シリコン膜を
設ける。つぎに、ドライエツチングガスとしてＳＦ、　
を使用した写真蝕刻技術で窒化シリコン膜を選択的にエ
ツチングすることによって、保護膜ＰＳＶＩを形成する
。

この液晶表示装置の製造方法においては、静電破壊防止
線ＤＰＬを陽極酸化線として使用するから、ゲート端子
ＧＴＭの外側に１本の線を設ければよいので、製造コス
トが安価となる。また、第２導電膜ｇ２の第１導電膜ｇ
１との重ね合わせ部をくし形にするとともに、上記重ね
合わせ部の近傍を線幅が２０ａｍ以下のストライプ状に
するから、ホイスカが発生するのを防止することができ
る。

さらに、レジストＲＳＴの端部が走査信号１＄１ＯＬと
直角になるようにしているから、レジストＲ３Ｔの端部
が走査信号線ＧＬと鋭角で交差しないので、レジストＲ
３Ｔの端部が剥がれることがないため、その部分の第２
導電膜ｇ２が溶出するのを防止することができる。また
、レジストＲ３Ｔの端部と第１導電膜ｇ１の端部との距
離を１１００Ｉ１以上にしているから、レジストＲＳＴ
と第２導電膜ｇ２との界面からしみ込んだ陽極酸化液が
第１導電膜ｇ１に達することがないので、第１導電膜ｇ
１の端部が溶出するのを防止することができる。

さらに、静電破壊防止線ＤＰＬはドレイン端子ＤＴＭ部
の第１導電膜ｇ１に接続されていないが陽極酸化時にド
レイン端子０７Ｍ部の第１導電Ｉｇｌが溶出することは
ない。また、ドレイン端−ＤＴＭを第１導電膜ｇｌによ
って構成しているンら、ドレイン端子ＤＴＭの下の下部
透明ガラスノ板５ＵＢＩの表面が荒らされることはない
ので、ドレイン端子ＤＴＭの接着性が良好であり、信ψ
性が向上する。

以上、本発明者によってなされた発明を、前笥実施例に
基づき具体的に説明したが、この発明に前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成−半導体層形成→ソースドレイン電極形
成の逆スタガ檎造を示したが、上下関係または作る順番
がそれと逆のスタガ構造でもこの発明は有効である。ま
た、上述実施例においては、第１導ｔ１Ｍｄｌ、第２導
電膜ｄ２を形成したのちに、第３導電膜ｄ３を形成した
が、ＩＴ○膜により透明画素電極ＩＴＯＩ等を形成した
のちに、クロム膜、アルミニウム膜により映像信号線Ｄ
Ｌ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２等を形成し
てもよい。

（発明の効果１ 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、端子の外側に１本の線を設ければよ
いから、製造コストが安価となる。

このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係る液晶表示装置の製造方法の説明
図、第２Ａ図はこの発明が適用されるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、第２Ｂ図は第２Ａ図のｎＢ−ＴＩ
Ｂ切断線で切った部分とシール部周辺部の断面図、第２
Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線における断面図、第
２Ｄ図は第２Ａ図に示す液晶表示装置のゲート端子部を
示す断面図、第２Ｅ図は第２Ａ図に示す液晶表示装置の
ドレイン端子部を示す断面図、第３図は第２Ａ図に示す
画素を複数配置した液晶表示部の要部平面図、第４図〜
第６図は第２Ａ図に示す画素の所定の層のみを描いた平
面図、第７図は第３図に示す画素電極層、遮光膜および
カラーフィルタ層のみを描いた要部平面図、第８図はア
クティブ・マトリックス方式のカラー液晶表示装置の液
晶表示部を示す等価回路図、第９図は第２Ａ図に示す画
素の等価回路図である。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 Ｇｌ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ■Ｔｏ・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄ＋：Ｉ・・・保持容量素子 Ｃｇｓ・・・寄生容量 Ｃｐｉｘ・・・液晶容量 ＡＯＦ・・・陽極酸化膜 ＤＰＬ・・・静電破壊防止線

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とし、少なくともゲート電極の上に陽極酸化膜が設けら
   れたアクティブ・マトリクス方式の液晶表示装置を製造
   する方法において、上記薄膜トランジスタを保護する保
   護膜を形成するときに上記薄膜トランジスタのゲート絶
   縁膜として使用される絶縁膜が静電破壊されるのを防止
   するための静電破壊防止線を、上記陽極酸化膜を設ける
   ための陽極酸化線として使用することを特徴とする液晶
   表示装置の製造方法。