JPH04345132A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は液晶表示装置、特に薄
膜トランジスタ等を使用したアクティブ・マトリクス方
式の液晶表示装置に関する。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比１．０）されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ（ＴＦＴ）がある。

【０００３】アクティブ・マトリクス方式の液晶表示装
置においては、薄膜トランジスタの半導体層に光が入射
すると、半導体層の光導電性による薄膜トランジスタの
オフ特性の劣化が生ずる。このため、従来の液晶表示装
置においては、薄膜トランジスタが設けられた第１の基
板とは反対側の第２の基板の薄膜トランジスタに対応す
る部分にクロム等の不透明金属からなる遮光膜を設ける
ことにより、第２の基板側から入射した光が薄膜トラン
ジスタの半導体層に入射するの防止している。

【０００４】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した１２．５型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁１９３〜２１０、１９８６年１２月１５日、日経マグ
ロウヒル社発行、で知られている。

【０００５】

【発明が解決しようとする課題】しかし、このような液
晶表示装置においては、第１の基板側から入射した光が
遮光膜で反射し、その反射光が薄膜トランジスタの半導
体層に入射するから、半導体層の光導電性による薄膜ト
ランジスタのオフ特性の劣化が生ずる。

【０００６】この発明は上述の課題を解決するためにな
されたもので、薄膜トランジスタのオフ特性の劣化が生
ずることがない液晶表示装置を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】この目的を達成するため
、この発明においては、薄膜トランジスタと画素電極と
を画素の一構成要素とし、上記薄膜トランジスタが設け
られた第１の基板とは反対側の第２の基板の上記薄膜ト
ランジスタに対応する部分に反射性の遮光膜が設けられ
たアクティブ・マトリクス方式の液晶表示装置において
、少なくとも上記薄膜トランジスタの半導体層の上方の
保護膜上に、上記半導体層が吸収する光に対して不透明
な不透明膜を設ける。

【０００８】この場合、上記不透明膜の輪郭が上記遮光
膜の輪郭より内側でかつ上記半導体層の輪郭よりも外側
となるようにするのが好ましい。

【０００９】

【作用】この液晶表示装置においては、第１の基板側か
ら入射した光が遮光膜で反射したとしても、その反射光
は不透明膜によって吸収されるから、上記反射光が薄膜
トランジスタの半導体層に入射することはないので、半
導体層の光導電性による薄膜トランジスタのオフ特性の
劣化が生ずることはない。

【００１０】また、不透明膜の輪郭が遮光膜の輪郭より
内側でかつ半導体層の輪郭よりも外側となるようにすれ
ば、開口率が低下することがなく、また反射光が薄膜ト
ランジスタの半導体層に入射するのを確実に防止するこ
とができる。

【００１１】

【実施例】以下、この発明の構成について、アクティブ
・マトリクス方式のカラー液晶表示装置にこの発明を適
用した実施例とともに説明する。

【００１２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１３】図２はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図３は図２の３−３切断線における断面
と表示パネルのシール部付近の断面を示す図、図４は図
２の４−４切断線における断面図である。また、図７（
要部平面図）には図２に示す画素を複数配置したときの
平面図を示す。

【００１４】（画素配置）図２に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保
持容量素子Ｃａｄｄを含む。走査信号線ＧＬは列方向に
延在し、行方向に複数本配置されている。映像信号線Ｄ
Ｌは行方向に延在し、列方向に複数本配置されている。

【００１５】（表示部断面全体構造）図３に示すように
、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側には
薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１が
形成され、上部透明ガラス基板ＳＵＢ２側にはカラーフ
ィルタＦＩＬ、遮光用ブラックマトリクスパターンを形
成する遮光膜ＢＭが形成されている。下部透明ガラス基
板ＳＵＢ１はたとえば１．１ｍｍ程度の厚さで構成され
ている。また、透明ガラス基板ＳＵＢ１、ＳＵＢ２の両
面にはディップ処理等によって形成された酸化シリコン
膜ＳＩＯが設けられている。このため、透明ガラス基板
ＳＵＢ１、ＳＵＢ２の表面に鋭い傷があったとしても、
鋭い傷を酸化シリコン膜ＳＩＯで覆うことができるので
、走査信号線ＧＬ、カラーフィルタＦＩＬが損傷するの
を有効に防止することができる。

【００１６】図３の中央部は一画素部分の断面を示して
いるが、左側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の左
側縁部分で外部引出配線の存在する部分の断面を示して
おり、右側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。

【００１７】図３の左側、右側のそれぞれに示すシール
材ＳＬは液晶ＬＣを封止するように構成されており、液
晶封入口（図示せず）を除く透明ガラス基板ＳＵＢ１、
ＳＵＢ２の縁周囲全体に沿って形成されている。シール
材ＳＬはたとえばエポキシ樹脂で形成されている。

【００１８】上部透明ガラス基板ＳＵＢ２側の共通透明
画素電極ＩＴＯ２は、少なくとも一個所において、銀ペ
ースト材ＳＩＬによって下部透明ガラス基板ＳＵＢ１側
に形成された外部引出配線に接続されている。この外部
引出配線はゲート電極ＧＴ、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２のそれぞれと同一製造工程で形成される。

【００１９】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、保護膜ＰＳＶ１
、ＰＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材Ｓ
Ｌの内側に形成される。偏光板ＰＯＬ１、ＰＯＬ２はそ
れぞれ下部透明ガラス基板ＳＵＢ１、上部透明ガラス基
板ＳＵＢ２の外側の表面に形成されている。

【００２０】液晶ＬＣは液晶分子の向きを設定する下部
配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間に封入され
、シール部ＳＬによってシールされている。

【００２１】下部配向膜ＯＲＩ１は下部透明ガラス基板
ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。

【００２２】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００２３】この液晶表示装置は下部透明ガラス基板Ｓ
ＵＢ１側、上部透明ガラス基板ＳＵＢ２側のそれぞれの
層を別々に形成し、その後上下透明ガラス基板ＳＵＢ１
、ＳＵＢ２を重ね合わせ、両者間に液晶ＬＣを封入する
ことによって組み立てられる。

【００２４】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくなり
、バイアスを零にすると、チャネル抵抗は大きくなるよ
うに動作する。

【００２５】各画素の薄膜トランジスタＴＦＴは、画素
内において２つ（複数）に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構
成されている。薄膜トランジスタＴＦＴ１、ＴＦＴ２の
それぞれは実質的に同一サイズ（チャネル長、幅が同じ
）で構成されている。この分割された薄膜トランジスタ
ＴＦＴ１、ＴＦＴ２のそれぞれは、主にゲート電極ＧＴ
、ゲート絶縁膜ＧＩ、ｉ型（真性、ｉｎｔｒｉｎｓｉｃ
、導電型決定不純物がドープされていない）非晶質シリ
コン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース
電極ＳＤ１、ドレイン電極ＳＤ２で構成されている。な
お、ソース・ドレインは本来その間のバイアス極性によ
って決まり、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース・ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明でも、便宜上一
方をソース、他方をドレインと固定して表現する。

【００２６】（ゲート電極ＧＴ）ゲート電極ＧＴは図８
（図２の第２導電膜ｇ２およびｉ型半導体層ＡＳのみを
描いた平面図）に詳細に示すように、走査信号線ＧＬか
ら垂直方向（図２および図８において上方向）に突出す
る形状で構成されている（Ｔ字形状に分岐されている）
。ゲート電極ＧＴは薄膜トランジスタＴＦＴ１、ＴＦＴ
２のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれ
のゲート電極ＧＴは、一体に（共通ゲート電極として）
構成されており、走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、単層の第２導電膜ｇ２で構成
する。第２導電膜ｇ２はたとえばスパッタで形成された
アルミニウム膜を用い、１０００〜５５００Å程度の膜
厚で形成する。また、ゲート電極ＧＴ上にはアルミニウ
ムの陽極酸化膜ＡＯＦが設けられている。

【００２７】このゲート電極ＧＴは図２、図３および図
８に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。 したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なアルミニウムからなるゲート電極ＧＴが影となって、
ｉ型半導体層ＡＳにはバックライト光が当たらず、光照
射による導電現象すなわち薄膜トランジスタＴＦＴのオ
フ特性劣化は起きにくくなる。なお、ゲート電極ＧＴの
本来の大きさは、ソース電極ＳＤ１とドレイン電極ＳＤ
２との間をまたがるに最低限必要な（ゲート電極ＧＴと
ソース電極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ
余裕分も含めて）幅を持ち、チャネル幅Ｗを決めるその
奥行き長さはソース電極ＳＤ１とドレイン電極ＳＤ２と
の間の距離（チャネル長）Ｌとの比、すなわち相互コン
ダクタンスｇｍを決定するファクタＷ／Ｌをいくつにす
るかによって決められる。

【００２８】この液晶表示装置におけるゲート電極ＧＴ
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。

【００２９】（走査信号線ＧＬ）走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。また
、走査信号線ＧＬ上にはアルミニウムの陽極酸化膜ＡＯ
Ｆが設けられている。

【００３０】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用い
、３０００Å程度の膜厚で形成する。

【００３１】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳは
、図８に示すように、複数に分割された薄膜トランジス
タＴＦＴ１、ＴＦＴ２のそれぞれのチャネル形成領域と
して使用される。ｉ型半導体層ＡＳは非晶質シリコン膜
または多結晶シリコン膜で形成し、約１８００Å程度の
膜厚で形成する。

【００３２】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ３Ｎ４からなるゲート絶縁膜として使用さ
れる絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ
装置で、しかもそのプラズマＣＶＤ装置から外部に露出
することなく形成される。また、オーミックコンタクト
用のリン（Ｐ）をドープしたＮ（＋）型半導体層ｄ０（
図３）も同様に連続して約４００Åの厚さに形成される
。 しかる後、下部透明ガラス基板ＳＵＢ１はＣＶＤ装置か
ら外に取り出され、写真処理技術によりＮ（＋）型半導
体層ｄ０およびｉ型半導体層ＡＳは図２、図３および図
８に示すように独立した島状にパターニングされる。

【００３３】ｉ型半導体層ＡＳは、図２および図８に詳
細に示すように、走査信号線ＧＬと映像信号線ＤＬとの
交差部（クロスオーバ部）の両者間にも設けられている
。この交差部のｉ型半導体層ＡＳは交差部における走査
信号線ＧＬと映像信号線ＤＬとの短絡を低減するように
構成されている。

【００３４】（ソース電極ＳＤ１、ドレイン電極ＳＤ２
）複数に分割された薄膜トランジスタＴＦＴ１、ＴＦＴ
２のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ２
とは、図２、図３および図９（図２の第１〜第３導電膜
ｄ１〜ｄ３のみを描いた平面図）で詳細に示すように、
ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられている
。

【００３５】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ（＋）型半導体層ｄ０に接触する下層側
から、第１導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ
３を順次重ね合わせて構成されている。ソース電極ＳＤ
１の第１導電膜ｄ１、第２導電膜ｄ２および第３導電膜
ｄ３は、ドレイン電極ＳＤ２の第１導電膜ｄ１、第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００３６】第１導電膜ｄ１はスパッタで形成したクロ
ム膜を用い、５００〜１０００Åの膜厚（この液晶表示
装置では、６００Å程度の膜厚）で形成する。クロム膜
は膜厚を厚く形成するとストレスが大きくなるので、２
０００Å程度の膜厚を越えない範囲で形成する。クロム
膜はＮ（＋）型半導体層ｄ０との接触が良好である。ク
ロム膜は後述する第２導電膜ｄ２のアルミニウムがＮ（
＋）型半導体層ｄ０に拡散することを防止するいわゆる
バリア層を構成する。第１導電膜ｄ１としては、クロム
膜の他に高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融
点金属シリサイド（ＭｏＳｉ２、ＴｉＳｉ２、ＴａＳｉ
２、ＷＳｉ２）膜で形成してもよい。

【００３７】第１導電膜ｄ１を写真処理でパターニング
した後、同じ写真処理用マスクを用いて、あるいは第１
導電膜ｄ１をマスクとして、Ｎ（＋）型半導体層ｄ０が
除去される。つまり、ｉ型半導体層ＡＳ上に残っていた
Ｎ（＋）型半導体層ｄ０は第１導電膜ｄ１以外の部分が
セルフアラインで除去される。このとき、Ｎ（＋）型半
導体層ｄ０はその厚さ分は全て除去されるようエッチさ
れるので、ｉ型半導体層ＡＳも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すればよい。

【００３８】しかる後、第２導電膜ｄ２がアルミニウム
のスパッタリングで３０００〜５５００Åの膜厚（この
液晶表示装置では、３５００Å程度の膜厚）に形成され
る。アルミニウム膜はクロム膜に比べてストレスが小さ
く、厚い膜厚に形成することが可能で、ソース電極ＳＤ
１、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値
を低減するように構成されている。第２導電膜ｄ２とし
てはアルミニウム膜の他にシリコンや銅（Ｃｕ）を添加
物として含有させたアルミニウム膜で形成してもよい。

【００３９】第２導電膜ｄ２の写真処理技術によるパタ
ーニング後、第３導電膜ｄ３が形成される。この第３導
電膜ｄ３はスパッタリングで形成された透明導電膜（Ｉ
ｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ　　ＩＴＯ：ネサ膜）
からなり、１０００〜２０００Åの膜厚（この液晶表示
装置では、１２００Å程度の膜厚）で形成される。この
第３導電膜ｄ３はソース電極ＳＤ１、ドレイン電極ＳＤ
２および映像信号線ＤＬを構成するとともに、透明画素
電極ＩＴＯ１を構成するようになっている。

【００４０】ソース電極ＳＤ１の第１導電膜ｄ１、ドレ
イン電極ＳＤ２の第１導電膜ｄ１のそれぞれは、上層の
第２導電膜ｄ２および第３導電膜ｄ３に比べて内側に（
チャネル領域内に）大きく入り込んでいる。つまり、こ
れらの部分における第１導電膜ｄ１は第２導電膜ｄ２、
第３導電膜ｄ３とは無関係に薄膜トランジスタＴＦＴの
チャネル長Ｌを規定できるように構成されている。

【００４１】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ（＋）型半
導体層ｄ０の膜厚およびｉ型半導体層ＡＳの膜厚を加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤ１は、ｉ型半導体層ＡＳの段
差形状に沿って形成された第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極ＩＴＯ１
と接続される側を小さいサイズで形成した第２導電膜ｄ
２と、この第２導電膜ｄ２から露出する第１導電膜ｄ１
に接続された第３導電膜ｄ３とで構成されている。ソー
ス電極ＳＤ１の第２導電膜ｄ２は第１導電膜ｄ１のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層ＡＳの段差形状を乗り越えられないので、このｉ型半
導体層ＡＳを乗り越えるために構成されている。つまり
、第２導電膜ｄ２は厚く形成することでステップカバレ
ッジを向上している。第２導電膜ｄ２は厚く形成できる
ので、ソース電極ＳＤ１の抵抗値（ドレイン電極ＳＤ２
や映像信号線ＤＬについても同様）の低減に大きく寄与
している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型半導
体層ＡＳに起因する段差形状を乗り越えることができな
いので、第２導電膜ｄ２のサイズを小さくすることで、
露出する第１導電膜ｄ１に接続するように構成されてい
る。第１導電膜ｄ１と第３導電膜ｄ３とは接着性が良好
であるばかりか、両者間の接続部の段差形状が小さいの
で、ソース電極ＳＤ１と透明画素電極ＩＴＯ１とを確実
に接続することができる。

【００４２】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００４３】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１に接続されている。このため
、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの１つた
とえば薄膜トランジスタＴＦＴ１に欠陥が発生したとき
には、製造工程においてレーザ光等によって、薄膜トラ
ンジスタＴＦＴ１と映像信号線ＤＬとを切り離すととも
に、薄膜トランジスタＴＦＴ１と透明画素電極ＩＴＯ１
とを切り離せば、点欠陥、線欠陥にはならず、しかも２
つの薄膜トランジスタＴＦＴ１、ＴＦＴ２に同時に欠陥
が発生することはほとんどないから、点欠陥が発生する
確率を極めて小さくすることができる。

【００４４】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、５０
００Å程度の膜厚で形成する。

【００４５】（不透明半導体膜ＯＰＦ）図１、図２、図
８、図９、図１０にも示されるように、薄膜トランジス
タＴＦＴ、映像信号線ＤＬ、ソース電極ＳＤ１およびド
レイン電極ＳＤ２の上方の保護膜ＰＳＶ１上に、ｉ型非
晶質シリコンからなり、膜厚が５０００Åの不透明半導
体膜ＯＰＦが設けられている。このため、下部透明ガラ
ス基板ＳＵＢ１側から入射した光が遮光膜ＢＭで反射し
たとしても、その反射光は不透明半導体膜ＯＰＦによっ
て吸収されるから、上記反射光が薄膜トランジスタＴＦ
Ｔの半導体層ＡＳに入射することはないので、半導体層
ＡＳの光導電性による薄膜トランジスタＴＦＴのオフ特
性の劣化が生ずることはない。また、不透明半導体膜Ｏ
ＰＦは保護膜としての役目をも果たすから、保護膜ＰＳ
Ｖ１の膜厚を小さくすることができるので、液晶駆動電
圧を小さくすることができる。たとえば、液晶ＬＣの厚
さが７μｍ、窒化シリコンからなる保護膜ＰＳＶ１の膜
厚が１μｍの場合には、保護膜ＰＳＶ１には約１０％の
電圧が印加されるから、液晶ＬＣのみの場合に比較して
液晶駆動電圧を１０％高くする必要があるのに対して、
保護膜ＰＳＶ１の膜厚を５０００Åとしたときには、液
晶ＬＣのみの場合に比較して液晶駆動電圧を５％高くす
ればよい。さらに、映像信号線ＤＬ、ソース電極ＳＤ１
およびドレイン電極ＳＤ２の上方の保護膜ＰＳＶ１上に
も不透明半導体膜ＯＰＦが設けられているから、保護膜
ＰＳＶ１の膜厚を小さくしたとしても、映像信号線ＤＬ
、ソース電極ＳＤ１およびドレイン電極ＳＤ２を保護す
ることができる。また、不透明半導体膜ＯＰＦの輪郭が
遮光膜ＢＭの輪郭より内側でかつ半導体層ＡＳの輪郭よ
りも外側となるようにしているから、開口率が低下する
ことがないので、表示品質が低下することがなく、また
反射光が半導体層ＡＳに入射するのを確実に防止するこ
とができるから、薄膜トランジスタＴＦＴのオフ特性の
劣化を確実に防止することができる。

【００４６】（ゲート端子ＧＴＭ、ドレイン端子ＤＴＭ
）図５に示すように、ゲート端子ＧＴＭは第１導電膜ｇ
１と第３導電膜ｄ３とで構成されている。

【００４７】また、図６に示すように、ドレイン端子Ｄ
ＴＭは第１導電膜ｇ１と第３導電膜ｄ３とで構成されて
いる。

【００４８】第１導電膜ｇ１はたとえばスパッタで形成
されたクロム（Ｃｒ）膜を用い、１０００Å程度の膜厚
で形成する。

【００４９】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、外部光（図３では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭは図１
０のハッチングに示すようなパターンとされている。な
お、図１０は図２におけるＩＴＯ膜からなる第３導電膜
ｄ３、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描
いた平面図である。遮光膜ＢＭは光に対する遮蔽性が高
いたとえばアルミニウム膜やクロム膜等で形成されてお
り、この液晶表示装置ではクロム膜がスパッタリングで
１３００Å程度の膜厚に形成される。

【００５０】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜ＢＭは図１０のハッチング部分で示す
ように、画素の周囲に形成され、つまり遮光膜ＢＭは格
子状に形成され（ブラックマトリクス）、この格子で１
画素の有効表示領域が仕切られている。したがって、各
画素の輪郭が遮光膜ＢＭによってはっきりとし、コント
ラストが向上する。つまり、遮光膜ＢＭはｉ型半導体層
ＡＳに対する遮光とブラックマトリクスとの２つの機能
をもつ。

【００５１】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図２右下部分）
が遮光膜ＢＭによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないので
、表示特性が劣化することはない。

【００５２】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００５３】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖｃｏｍが印加されるように構成されている。コモン電
圧Ｖｃｏｍは映像信号線ＤＬに印加されるロウレベルの
駆動電圧Ｖｄｍｉｎとハイレベルの駆動電圧Ｖｄｍａｘ
との中間電位である。

【００５４】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置にストライプ状に形成され（
図１１）、染め分けられている（図１１は図７の第３導
電膜層ｄ３、遮光膜ＢＭおよびカラーフィルタＦＩＬの
みを描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルターＦ
ＩＬはそれぞれ、４５°、１３５°、クロスのハッチを
施してある）。カラーフィルタＦＩＬは図１０に示すよ
うに透明画素電極ＩＴＯ１の全てを覆うように大き目に
形成され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透
明画素電極ＩＴＯ１のエッジ部分と重なるよう透明画素
電極ＩＴＯ１の周縁部より内側に形成されている。

【００５５】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この後
、染色基材を赤色染料で染め、固着処理を施し、赤色フ
ィルタＲを形成する。つぎに、同様な工程を施すことに
よって、緑色フィルタＧ、青色フィルタＢを順次形成す
る。

【００５６】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００５７】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図１２に示す。 同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００５８】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，ｅｎｄは走査タイミングの順序に従っ
て付加されている。

【００５９】映像信号線Ｘ（添字省略）は交互に上側（
または奇数）映像信号駆動回路Ｈｅ、下側（または偶数
）映像信号駆動回路Ｈｏに接続されている。

【００６０】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６１】（保持容量素子Ｃａｄｄの構造）透明画素
電極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される
端部と反対側の端部において、隣りの走査信号線ＧＬと
重なるように形成されている。この重ね合わせは、図４
からも明らかなように、透明画素電極ＩＴＯ１を一方の
電極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極Ｐ
Ｌ１とする保持容量素子（静電容量素子）Ｃａｄｄを構
成する。この保持容量素子Ｃａｄｄの誘電体膜は、薄膜
トランジスタＴＦＴのゲート絶縁膜として使用される絶
縁膜ＧＩおよび陽極酸化膜ＡＯＦで構成されている。

【００６２】保持容量素子Ｃａｄｄは、図８からも明ら
かなように、走査信号線ＧＬの第２導電膜ｇ２の幅を広
げた部分に形成されている。なお、映像信号線ＤＬと交
差する部分の第２導電膜ｇ２は映像信号線ＤＬとの短絡
の確率を小さくするため細くされている。

【００６３】保持容量素子Ｃａｄｄを構成するために重
ね合わされる透明画素電極ＩＴＯ１と電極ＰＬ１との間
の一部には、ソース電極ＳＤ１と同様に、段差形状を乗
り越える際に透明画素電極ＩＴＯ１が断線しないように
、第１導電膜ｄ１および第２導電膜ｄ２で構成された島
領域が設けられている。この島領域は、透明画素電極Ｉ
ＴＯ１の面積（開口率）を低下しないように、できる限
り小さく構成する。（保持容量素子Ｃａｄｄの等価回路
とその動作）図２に示される画素の等価回路を図１３に
示す。図１３において、Ｃｇｓは薄膜トランジスタＴＦ
Ｔのゲート電極ＧＴとソース電極ＳＤ１との間に形成さ
れる寄生容量である。寄生容量Ｃｇｓの誘電体膜は絶縁
膜ＧＩである。Ｃｐｉｘは透明画素電極ＩＴＯ１（ＰＩ
Ｘ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）との間に形
成される液晶容量である。液晶容量Ｃｐｉｘの誘電体膜
は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ１、Ｏ
ＲＩ２である。Ｖｌｃは中点電位である。

【００６４】保持容量素子Ｃａｄｄは、薄膜トランジス
タＴＦＴがスイッチングするとき、中点電位（画素電極
電位）Ｖｌｃに対するゲート電位変化ΔＶｇの影響を低
減するように働く。この様子を式で表すと、次式のよう
になる。

【００６５】 ΔＶｌｃ＝｛Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ）
｝×ΔＶｇここで、ΔＶｌｃはΔＶｇによる中点電位の
変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣに加わ
る直流成分の原因となるが、保持容量Ｃａｄｄを大きく
すればする程、その値を小さくすることができる。また
、保持容量素子Ｃａｄｄは放電時間を長くする作用もあ
り、薄膜トランジスタＴＦＴがオフした後の映像情報を
長く蓄積する。液晶ＬＣに印加される直流成分の低減は
、液晶ＬＣの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残るいわゆる焼き付きを低減することがで
きる。

【００６６】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃｇｓが大きくなり、中
点電位Ｖｌｃはゲート（走査）信号Ｖｇの影響を受け易
くなるという逆効果が生じる。しかし、保持容量素子Ｃ
ａｄｄを設けることによりこのデメリットも解消するこ
とができる。

【００６７】保持容量素子Ｃａｄｄの保持容量は、画素
の書込特性から、液晶容量Ｃｐｉｘに対して４〜８倍（
４・Ｃｐｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、寄生容量Ｃ
ｇｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜３２
・Ｃｇｓ）程度の値に設定する。

【００６８】（保持容量素子Ｃａｄｄ電極線の結線方法
）保持容量電極線としてのみ使用される初段の走査信号
線ＧＬ（Ｙ０）は、図１２に示すように、共通透明画素
電極ＩＴＯ２（Ｖｃｏｍ）に接続する。共通透明画素電
極ＩＴＯ２は、図３に示すように、液晶表示装置の周縁
部において銀ペースト材ＳＬによって外部引出配線に接
続されている。しかも、この外部引出配線の一部の導電
膜（ｇ１およびｇ２）は走査信号線ＧＬと同一製造工程
で構成されている。この結果、最終段の保持容量電極線
ＧＬは、共通透明画素電極ＩＴＯ２に簡単に接続するこ
とができる。

【００６９】初段の保持容量電極線Ｙ０は最終段の走査
信号線Ｙｅｎｄに接続、Ｖｃｏｍ以外の直流電位点（交
流接地点）に接続するかまたは垂直走路回路Ｖから１つ
余分に走査パルスＹ０を受けるように接続してもよい。

【００７０】つぎに、この発明に係る液晶表示装置の製
造方法について説明する。まず、７０５９ガラス（商品
名）からなる下部透明ガラス基板ＳＵＢ１の両面に酸化
シリコン膜ＳＩＯをディップ処理により設けたのち、５
００℃、６０分間のベークを行なう。つぎに、下部透明
ガラス基板ＳＵＢ１上に膜厚が１１００Åのクロムから
なる第１導電膜ｇ１をスパッタリングにより設ける。つ
ぎに、エッチング液として硝酸第２セリウムアンモニウ
ム溶液を使用した写真蝕刻技術で第１導電膜ｇ１を選択
的にエッチングすることによって、ゲート端子ＧＴＭお
よびドレイン端子ＤＴＭを形成するとともに、ゲート端
子ＧＴＭを接続する陽極酸化バスライン（図示せず）、
陽極酸化バスラインに接続された陽極酸化パッド（図示
せず）を形成する。つぎに、レジストを剥離液Ｓ５０２
（商品名）で除去したのち、Ｏ２アッシャーを１分間行
なう。つぎに、膜厚が２６００Åのアルミニウム−パラ
ジウム、アルミニウム−シリコン、アルミニウム−シリ
コン−チタン、アルミニウム−シリコン−銅等からなる
第２導電膜ｇ２をスパッタリングにより設ける。つぎに
、エッチング液としてリン酸と硝酸と酢酸との混酸を使
用した写真蝕刻技術で第２導電膜ｇ２を選択的にエッチ
ングすることにより、走査信号線ＧＬ、ゲート電極ＧＴ
および保持容量素子Ｃａｄｄの電極ＰＬ１を形成する。 つぎに、ドライエッチング装置にＳＦ６ガスを導入して
、シリコン等の残渣を除去したのち、レジストを除去す
る。つぎに、陽極酸化用のレジストを設ける。つぎに、
３％酒石酸をアンモニアによりｐＨ７．０±０．５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に下部透明ガラス基板ＳＵＢ１
の陽極酸化すべき部分を浸漬し、陽極酸化パッドに陽極
酸化電圧を印加することにより、第２導電膜ｇ２を陽極
酸化して、走査信号線ＧＬ上およびゲート電極ＧＴ上に
陽極酸化膜ＡＯＦを設ける。つぎに、プラズマＣＶＤ装
置にアンモニアガス、シランガス、窒素ガスを導入して
、膜厚が２０００Åの窒化シリコン膜を設け、プラズマ
ＣＶＤ装置にシランガス、水素ガスを導入して、膜厚が
２１００Åのｉ型非晶質シリコン膜を設けたのち、プラ
ズマＣＶＤ装置に水素ガス、ホスフィンガスを導入して
、膜厚が３００ÅのＮ（＋）型非晶質シリコン膜を設け
る。つぎに、ドライエッチングガスとしてＳＦ６、ＣＣ
ｌ４を使用した写真蝕刻技術でＮ（＋）型非晶質シリコ
ン膜、ｉ型非晶質シリコン膜を選択的にエッチングする
ことにより、ｉ型半導体層ＡＳを形成する。つぎに、レ
ジストを除去したのち、ドライエッチングガスとしてＳ
Ｆ６を使用した写真蝕刻技術で、窒化シリコン膜を選択
的にエッチングすることによって、絶縁膜ＧＩを形成す
る。つぎに、レジストを除去したのち、膜厚が６００Å
のクロムからなる第１導電膜ｄ１をスパッタリングによ
り設ける。つぎに、写真蝕刻技術で第１導電膜ｄ１を選
択的にエッチングすることにより、映像信号線ＤＬ、ソ
ース電極ＳＤ１、ドレイン電極ＳＤ２の第１層を形成す
る。つぎに、レジストを除去する前に、ドライエッチン
グ装置にＣＣｌ４、ＳＦ６を導入して、Ｎ（＋）型非晶
質シリコン膜を選択的にエッチングすることにより、Ｎ
（＋）型半導体層ｄ０を形成する。つぎに、レジストを
除去したのち、Ｏ２アッシャーを１分間行なう。つぎに
、膜厚が４０００Åのアルミニウム−パラジウム、アル
ミニウム−シリコン、アルミニウム−シリコン−チタン
、アルミニウム−シリコン−銅等からなる第２導電膜ｄ
２をスパッタリングにより設ける。つぎに、写真蝕刻技
術で第２導電膜ｄ２を選択的にエッチングすることによ
り、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極
ＳＤ２の第２層を形成する。つぎに、レジストを除去し
たのち、Ｏ２アッシャーを１分間行なう。つぎに、膜厚
が１２００ÅのＩＴＯ膜からなる第３導電膜ｄ３をスパ
ッタリングにより設ける。つぎに、エッチング液として
塩酸と硝酸との混酸を使用した写真蝕刻技術で第３導電
膜ｄ３を選択的にエッチングすることにより、映像信号
線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第３
層、ゲート端子ＧＴＭ、ドレイン端子ＤＴＭの最上層お
よび透明画素電極ＩＴＯ１を形成する。つぎに、レジス
トを除去したのち、プラズマＣＶＤ装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が５０００
Åの窒化シリコン膜を設け、つづいてプラズマＣＶＤ装
置にシランガス、水素ガスを導入して、膜厚が５０００
Åのｉ型非晶質シリコン膜を設ける。つぎに、ドライエ
ッチングガスとしてＳＦ６、ＣＣｌ４を使用した写真蝕
刻技術でｉ型非晶質シリコン膜を選択的にエッチングす
ることにより、不透明半導体膜ＯＰＦを形成する。つぎ
に、ドライエッチングガスとしてＳＦ６を使用した写真
蝕刻技術で窒化シリコン膜を選択的にエッチングするこ
とによって、保護膜ＰＳＶ１を形成する。

【００７１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、この発明は、
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

【００７２】たとえば、上述実施例においては、ゲート
電極形成→ゲート絶縁膜形成→半導体層形成→ソース・
ドレイン電極形成の逆スタガ構造を示したが、上下関係
または作る順番がそれと逆のスタガ構造でもこの発明は
有効である。また、上述実施例においては、ｉ型非晶質
シリコンからなる不透明半導体膜ＯＰＦを用いたが、薄
膜トランジスタの半導体層が吸収する光に対して不透明
な不透明膜を設ければよい。また、上述実施例において
は、不透明半導体膜ＯＰＦの膜厚を５０００Åとしたが
、不透明半導体膜ＯＰＦの膜厚を１０００Å以上とすれ
ば、光を吸収することができる。また、上述実施例にお
いては、保護膜ＰＳＶ１の膜厚を５０００Åとしたが、
保護膜ＰＳＶ１の膜厚を２０００Å以上とすれば、特に
特性上の問題はない。また、上述実施例においては、ク
ロム、アルミニウムからなる第１、第２導電膜ｄ１、ｄ
２を形成したのちにＩＴＯからなる第３導電膜ｄ３を形
成したが、ＩＴＯ膜を形成したのちにクロム膜、アルミ
ニウム膜を形成してもよい。

【００７３】

【発明の効果】以上説明したように、この発明に係る液
晶表示装置においては、第１の基板側から入射した光が
遮光膜で反射した反射光が薄膜トランジスタの半導体層
に入射することはないので、半導体層の光導電性による
薄膜トランジスタのオフ特性の劣化が生ずることはない
。

【００７４】また、不透明膜の輪郭が遮光膜の輪郭より
内側でかつ半導体層の輪郭よりも外側となるようにすれ
ば、開口率が低下することがないから、表示品質が低下
することがなく、また反射光が薄膜トランジスタの半導
体層に入射するのを確実に防止することができるから、
薄膜トランジスタのオフ特性の劣化を確実に防止するこ
とができる。

【００７５】このように、この発明の効果は顕著である
。

【図面の簡単な説明】

【図１】図３の一部詳細図である。

【図２】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。

【図３】図２の３−３切断線で切った部分とシール部周
辺部の断面図である。

【図４】図２の４−４切断線における断面図である。

【図５】図２に示す液晶表示装置のゲート端子部を示す
断面図である。

【図６】図２に示す液晶表示装置のドレイン端子部を示
す断面図である。

【図７】図２に示す画素を複数配置した液晶表示部の要
部平面図である。

【図８】図２に示す画素の所定の層のみを描いた平面図
である。

【図９】図２に示す画素の所定の層のみを描いた平面図
である。

【図１０】図２に示す画素の所定の層のみを描いた平面
図である。

【図１１】図７に示す画素電極層、遮光膜およびカラー
フィルタ層のみを描いた要部平面図である。

【図１２】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。

【図１３】図２に示す画素の等価回路図である。

【符号の説明】

ＳＵＢ…透明ガラス基板 ＧＬ…走査信号線 ＤＬ…映像信号線 ＧＩ…絶縁膜 ＧＴ…ゲート電極 ＡＳ…ｉ型半導体層 ＳＤ…ソース電極またはドレイン電極 ＰＳＶ…保護膜 ＢＭ…遮光膜 ＬＣ…液晶 ＴＦＴ…薄膜トランジスタ ＩＴＯ…透明画素電極 ｇ、ｄ…導電膜 Ｃａｄｄ…保持容量素子 Ｃｇｓ…寄生容量 Ｃｐｉｘ…液晶容量 ＡＯＦ…陽極酸化膜 ＯＰＦ…透明半導体膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】薄膜トランジスタと画素電極とを画素の一
   構成要素とし、上記薄膜トランジスタが設けられた第１
   の基板とは反対側の第２の基板の上記薄膜トランジスタ
   に対応する部分に反射性の遮光膜が設けられたアクティ
   ブ・マトリクス方式の液晶表示装置において、少なくと
   も上記薄膜トランジスタの半導体層の上方の保護膜上に
   、上記半導体層が吸収する光に対して不透明な不透明膜
   を設けたことを特徴とする液晶表示装置。
2. 【請求項２】上記不透明膜の輪郭が上記遮光膜の輪郭よ
   り内側でかつ上記半導体層の輪郭よりも外側となるよう
   にしたことを特徴とする請求項第１項記載の液晶表示装
   置。