JPH05224196A

JPH05224196A - 液晶表示装置とその製造方法

Info

Publication number: JPH05224196A
Application number: JP2919692A
Authority: JP
Inventors: Takashi Yajima; 敬司矢島; Akira Aoki; 晃青木; Masahiko Suzuki; 雅彦鈴木; Shinzo Matsumoto; 信三松本; Toshiro Iwata; 敏郎岩田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-17
Filing date: 1992-02-17
Publication date: 1993-09-03

Abstract

(57)【要約】【目的】表示パネル周辺からのマトリクス部への漏れ光
が入り込むのを防ぎ、上基板ＳＵＢ２の切断形状に凹凸
ができないようにする。【構成】遮光膜ＢＭを液晶ＬＣのシール材ＳＬの外側で
上基板ＳＵＢ２の縁よりも内側に留まるよう延長する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置、特に薄膜
トランジスタを使用したアクティブマトリクス液晶表示
デバイスに関する。

【０００２】

【従来の技術】薄膜トランジスタを使用したアクティブ
マトリクス液晶表示デバイスは例えば特開昭６３−３０
９９２１号公報で知られている。

【０００３】このようなデバイスでは、トランジスタに
光が入射するとゲート電圧が非導通レベルの動作電圧で
あってもソース・ドレイン間に規定以上の電流が流れる
ので、同公報に示すようにトランジスタの上方に遮光膜
を設けたり、液晶を挟んで反対側のガラス基板に同様な
働きを兼ねさせた遮光膜（ブラックマトリクス）を設け
たりすることが知られている。

【０００４】

【発明が解決しようとする課題】前述したブラックマト
リクス層は、複数の画素を配列したマトリクス領域（表
示有効領域）だけに留まること無く、性能、信頼性、コ
ストや製造条件等を考慮してできるだけ活用することが
好ましい。

【０００５】従って、本発明の一つの目的は低価格で製
造できる液晶表示デバイスを提供することにある。

【０００６】本発明の他の目的は信頼性の高い液晶表示
デバイスを提供することにある。

【０００７】本発明の他の目的は表示品質の高い液晶表
示デバイスを提供することにある。

【０００８】本発明の更に他の目的は製造し易い液晶表
示デバイスを提供することにある。

【０００９】

【課題を解決するための手段】本発明の一実施例によれ
ば、各画素の所定部分を遮光する遮光層と同一レベルの
額縁状の遮光パターンが液晶層のシールパターンの内側
から外側までのガラス基板の縁に達しない範囲で延長さ
れた液晶表示装置が提供される。

【００１０】

【作用】遮光パターンがマトリクスの周辺部にも形成さ
れているので実装装置などの反射光等に起因する漏れ光
がマトリクス内に入り込むのを制限でき、またガラスの
切断領域にはそのパターンが形成されていないので切断
時の不具合が軽減される。

【００１１】

【実施例】本発明、本発明の更に他の目的及び本発明の
更に他の特徴は図面を参照した以下の説明から明らかと
なるであろう。

【００１２】（アクティブ・マトリクス液晶表示装置）
以下、アクティブ・マトリクス方式のカラー液晶表示装
置にこの発明を適用した実施例を説明する。なお、以下
説明する図面で、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１３】（マトリクス部の概要）図１はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図２は図１の２
−２切断線における断面を示す図、図３は図１の３−３
切断線における断面図である。また、図４には図１に示
す画素を複数配置したときの平面図を示す。

【００１４】図１に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは列方向に延在し、行方
向に複数本配置されている。映像信号線ＤＬは行方向に
延在し、列方向に複数本配置されている。

【００１５】図２に示すように、液晶ＬＣを基準に下部
透明ガラス基板ＳＵＢ１側には薄膜トランジスタＴＦＴ
および透明画素電極ＩＴＯ１が形成され、上部透明ガラ
ス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブ
ラックマトリクスパターンＢＭが形成されている。下部
透明ガラス基板ＳＵＢ１はたとえば１.１mm程度の厚さ
で構成されている。また、透明ガラス基板ＳＵＢ１、Ｓ
ＵＢ２の両面にはディップ処理等によって形成された酸
化シリコン膜ＳＩＯが設けられている。このため、透明
ガラス基板ＳＵＢ１、ＳＵＢ２の表面に鋭い傷があった
としても、鋭い傷を酸化シリコン膜ＳＩＯで覆うことが
できるので、その上にデポジットされる走査信号線Ｇ
Ｌ、遮光膜ＢＭ等の膜質を均質に保つことができる。

【００１６】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００１７】（マトリクス周辺の概要）図１６は上下の
ガラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルのマト
リクス（ＡＲ）周辺の要部平面を、図１７はその周辺部
を更に誇張した平面を、図１８は図１６及び図１７のパ
ネル左上角部に対応するシール部ＳＬ付近の拡大平面を
示す図である。また、図１９は図２の断面を中央にし
て、左側に図１８の１９ａ−１９ａ切断線における断面
を、右側に映像信号駆動回路が接続されるべき外部接続
端子ＤＴＭ付近の断面を示す図である。同様に図２０
は、左側に走査回路が接続されるべき外部接続端子ＧＴ
Ｍ付近の断面を、右側に外部接続端子が無いところのシ
ール部付近の断面を示す図である。

【００１８】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のためどの品種でも標準化さ
れた大きさのガラス基板を加工してから各品種に合った
サイズに小さくし、いずれの場合も一通りの工程を経て
からガラスを切断する。図１６〜図１８は後者の例を示
すもので、図１６、図１７の両図とも上下基板ＳＵＢ
１，ＳＵＢ２の切断後を、図１８は切断前を表してお
り、ＬＮは両基板の切断前の縁を、ＣＴ１とＣＴ２はそ
れぞれ基板ＳＵＢ１，ＳＵＢ２の切断すべき位置を示
す。いずれの場合も、完成状態では外部接続端子群Ｔ
ｇ，Ｔｄが存在する（図で上下辺と左辺の）部分はそれ
らを露出するように上側基板ＳＵＢ２の大きさが下側基
板ＳＵＢ１よりも内側に制限されている。

【００１９】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。

【００２０】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００２１】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。

【００２２】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００２３】各画素の薄膜トランジスタＴＦＴは、画素
内において２つ(複数)に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構
成されている。薄膜トランジスタＴＦＴ１、ＴＦＴ２の
それぞれは実質的に同一サイズ（チャネル長、チャネル
幅が同じ）で構成されている。この分割された薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、ゲート電極
ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsic、導
電型決定不純物がドープされていない）非晶質シリコン
（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース電極
ＳＤ１、ドレイン電極ＳＤ２を有す。なお、ソース、ド
レインは本来その間のバイアス極性によって決まるもの
で、この液晶表示装置の回路ではその極性は動作中反転
するので、ソース、ドレインは動作中入れ替わると理解
されたい。しかし、以下の説明では、便宜上一方をソー
ス、他方をドレインと固定して表現する。

【００２４】（ゲート電極ＧＴ）ゲート電極ＧＴは図５
（図１の第２導電膜ｇ２およびｉ型半導体層ＡＳのみを
描いた平面図）に示すように、走査信号線ＧＬから垂直
方向（図１および図５において上方向）に突出する形状
で構成されている（Ｔ字形状に分岐されている）。ゲー
ト電極ＧＴは薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれの能動領域を越えるよう突出している。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれのゲート電極Ｇ
Ｔは、一体に（共通ゲート電極として）構成されてお
り、走査信号線ＧＬに連続して形成されている。本例で
は、ゲート電極ＧＴは、単層の第２導電膜ｇ２で形成さ
れている。第２導電膜ｇ２はたとえばスパッタで形成さ
れたアルミニウム（Ａｌ）膜を用い、１０００〜５５０
０Å程度の膜厚で形成する。また、ゲート電極ＧＴ上に
はＡｌの陽極酸化膜ＡＯＦが設けられている。

【００２５】このゲート電極ＧＴは図１、図２および図
５に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。
したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なＡｌからなるゲート電極ＧＴが影となって、ｉ型半導
体層ＡＳにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタＴＦＴのオフ特性劣
化は起きにくくなる。なお、ゲート電極ＧＴの本来の大
きさは、ソース電極ＳＤ１とドレイン電極ＳＤ２との間
をまたがるに最低限必要な（ゲート電極ＧＴとソース電
極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ余裕分も
含めて）幅を持ち、チャネル幅Ｗを決めるその奥行き長
さはソース電極ＳＤ１とドレイン電極ＳＤ２との間の距
離（チャネル長）Ｌとの比、すなわち相互コンダクタン
スgmを決定するファクタＷ／Ｌをいくつにするかによっ
て決められる。この液晶表示装置におけるゲート電極Ｇ
Ｔの大きさはもちろん、上述した本来の大きさよりも大
きくされる。

【００２６】（走査信号線ＧＬ）走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００２７】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用
い、１２００〜２７００Åの膜厚（この液晶表示装置で
は、２０００Å程度の膜厚）で形成する。ゲート絶縁膜
ＧＩは図１８に示すように、マトリクス部ＡＲの全体を
囲むように形成され、周辺部は外部接続端子ＤＴＭ，Ｇ
ＴＭを露出するよう除去されている。

【００２８】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳ
は、図５に示すように、複数に分割された薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのチャネル形成領域
として使用される。ｉ型半導体層ＡＳは非晶質シリコン
膜または多結晶シリコン膜で形成し、２００〜２２００
Åの膜厚（この液晶表示装置では、２０００Å程度の膜
厚）で形成する。

【００２９】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン（Ｐ）を２.５％ドープしたＮ(＋)型半導体層ｄ
０（図２）も同様に連続して２００〜５００Åの膜厚
（この液晶表示装置では、３００Å程度の膜厚）で形成
される。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶ
Ｄ装置から外に取り出され、写真処理技術によりＮ(＋)
型半導体層ｄ０およびｉ型半導体層ＡＳは図１、図２お
よび図５に示すように独立した島状にパターニングされ
る。

【００３０】ｉ型半導体層ＡＳは、図１および図５に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減する。

【００３１】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００３２】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。なお、２つの薄膜トランジスタ
ＴＦＴ１、ＴＦＴ２に同時に欠陥が発生することは稀で
あり、このような冗長方式により点欠陥や線欠陥の確率
を極めて小さくすることができる。透明画素電極ＩＴＯ
１は第１導電膜ｄ１によって構成されており、この第１
導電膜ｄ１はスパッタリングで形成された透明導電膜
（Indium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０
００〜２０００Åの膜厚（この液晶表示装置では、１４
００Å程度の膜厚）で形成される。

【００３３】（ソース電極ＳＤ１、ドレイン電極ＳＤ
２）複数に分割された薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ
２とは、図１、図２および図６（図１の第１〜第３導電
膜ｄ１〜ｄ３のみを描いた平面図）に示すように、ｉ型
半導体層ＡＳ上にそれぞれ離隔して設けられている。

【００３４】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ(＋)型半導体層ｄ０に接触する下層側か
ら、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤ１の第２導電膜ｄ２
および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００３５】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの膜厚（この
液晶表示装置では、６００Å程度の膜厚）で形成する。
Ｃｒ膜は膜厚を厚く形成するとストレスが大きくなるの
で、２０００Å程度の膜厚を越えない範囲で形成する。
Ｃｒ膜はＮ(＋)型半導体層ｄ０との接触が良好である。
Ｃｒ膜は後述する第３導電膜ｄ３のＡｌがＮ(＋)型半導
体層ｄ０に拡散することを防止するいわゆるバリア層を
構成する。第２導電膜ｄ２として、Ｃｒ膜の他に高融点
金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイ
ド（ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を
用いてもよい。

【００３６】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの膜厚（この液晶表示装置では、
４０００Å程度の膜厚）に形成される。Ａｌ膜はＣｒ膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および
映像信号線ＤＬの抵抗値を低減するように構成されてい
る。第３導電膜ｄ３として純Ａｌ膜の他にシリコンや銅
（Ｃｕ）を添加物として含有させたＡｌ膜を用いてもよ
い。

【００３７】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００３８】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳ段差（第２導電膜ｇ２の膜厚、陽極酸化膜ＡＯＦの
膜厚、ｉ型半導体層ＡＳの膜厚およびＮ(＋)型半導体層
ｄ０の膜厚を加算した膜厚に相当する段差）に沿って構
成されている。具体的には、ソース電極ＳＤ１は、ｉ型
半導体層ＡＳの段差に沿って形成された第２導電膜ｄ２
と、この第２導電膜ｄ２の上部に形成した第３導電膜ｄ
３とで構成されている。ソース電極ＳＤ１の第３導電膜
ｄ３は第２導電膜ｄ２のＣｒ膜がストレスの増大から厚
く形成できず、ｉ型半導体層ＡＳの段差形状を乗り越え
られないので、このｉ型半導体層ＡＳを乗り越えるため
に構成されている。つまり、第３導電膜ｄ３は厚く形成
することでステップカバレッジを向上している。第３導
電膜ｄ３は厚く形成できるので、ソース電極ＳＤ１の抵
抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても
同様）の低減に大きく寄与している。

【００３９】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００４０】保護膜ＰＳＶ１は図１８に示すように、マ
トリクス部ＡＲの全体を囲むように形成され、周辺部は
外部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、
また上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵ
Ｂ１の外部接続端子接続用引出配線ＩＮＴに銀ペースト
ＡＧＰで接続する部分も除去されている。保護膜ＰＳＶ
１とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保
護効果を考え厚くされ、後者はトランジスタの相互コン
ダクタンスｇｍを薄くされる。従って図１８に示すよう
に、保護効果の高い保護膜ＰＳＶ１は周辺部もできるだ
け広い範囲に亘って保護するようゲート絶縁膜ＧＩより
も大きく形成されている。

【００４１】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、外部光（図２では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭは図７
のハッチングに示すようなパターンとされている。な
お、図７は図１におけるＩＴＯ膜からなる第１導電膜ｄ
１、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描い
た平面図である。遮光膜ＢＭは光に対する遮蔽性が高い
たとえばアルミニウム膜やクロム膜等で形成されてお
り、この液晶表示装置ではクロム膜がスパッタリングで
１３００Å程度の膜厚に形成される。

【００４２】従って、薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび
大き目のゲート電極ＧＴによってサンドイッチにされ、
その部分は外部の自然光やバックライト光が当たらなく
なる。遮光膜ＢＭは図７のハッチング部分で示すよう
に、画素の周囲に形成され、つまり遮光膜ＢＭは格子状
に形成され（ブラックマトリクス）、この格子で１画素
の有効表示領域が仕切られている。従って、各画素の輪
郭が遮光膜ＢＭによってはっきりとし、コントラストが
向上する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対
する遮光とブラックマトリクスとの２つの機能をもつ。

【００４３】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図１右下部分）
が遮光膜ＢＭによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。

【００４４】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００４５】遮光膜ＢＭは周辺部にも図１７に示すよう
に額縁状のパターンに形成され、そのパターンはドット
状に複数の開口を設けた図７に示すマトリクス部のパタ
ーンと連続して形成されている。周辺部の遮光膜ＢＭは
図１７〜図２０に示すように、シール部ＳＬの外側に延
長され、パソコン等の実装機に起因する反射光等の漏れ
光がマトリクス部に入り込むのを防いでいる。他方、こ
の遮光膜ＢＭは基板ＳＵＢ２の縁よりも約０．３〜１．
０ｍｍ程内側に留められ、基板ＳＵＢ２の切断領域を避
けて形成されている。基板ＳＵＢ２は例えば径が２．５
ｍｍで、厚さが０．５〜０．８ｍｍの超硬ローラを使っ
て切断するが、その際遮光膜ＢＭが切断領域に残ってい
ると、クラックが垂直に進行せず、切断の側面形状がガ
タガタとなる。その原因は遮光膜ＢＭの形成がガラスに
複雑な歪を与えているからであると考えられる。ガラス
側面が凹凸状になるということは、それだけパネルサイ
ズが大きくなることに繋がり、更に深刻なのはシール部
のすぐ外側の上下基板ＳＵＢ１，ＳＵＢ２間の隙間に均
一に洗浄液が回り込まず、汚染により外部接続端子部の
電触や液晶材の品質が損なわれることである。遮光膜Ｂ
Ｍを切断領域ＣＴ２から内側に留めることによって上述
した問題が少なくなることが本発明者逹の緻密な分析や
努力で確認された。

【００４６】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置にストライプ状に形成され
（図８）、染め分けられている（図８は図４の第１導電
膜膜ｄ１、遮光膜ＢＭおよびカラーフィルタＦＩＬのみ
を描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルターＦＩ
Ｌはそれぞれ、４５°、１３５°、クロスのハッチを施
してある）。カラーフィルタＦＩＬは図７，９に示すよ
うに透明画素電極ＩＴＯ１の全てを覆うように大き目に
形成され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透
明画素電極ＩＴＯ１のエッジ部分と重なるよう透明画素
電極ＩＴＯ１の周縁部より内側に形成されている。

【００４７】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００４８】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００４９】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖｄminとハイレベルの駆動電圧Ｖ
ｄmaxとの中間電位に設定されるが、映像信号駆動回路
で使用される集積回路の電源電圧を約半分に低減したい
場合は、交流電圧を印加すれば良い。なお、共通透明画
素電極ＩＴＯ２の平面形状は図１７、図１８を参照され
たい。

【００５０】（ゲート端子部）図９は表示マトリクスの
走査信号線ＧＬからその外部接続端子ＧＴＭまでの接続
構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図１８下方付近に対応し、斜め配線の部分は
便宜状一直線状で表した。

【００５１】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ₂Ｏ₃膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは走査線ＧＬに単一の直
線では交差せず、クランク状に折れ曲がって交差させて
いる。

【００５２】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている。

【００５３】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性の良いＣｒ層ｇ１と、更にその表面を保護し画素電
極ＩＴＯ１と同レベル（同層、同時形成）の透明導電層
ｄ１とで構成されている。なお、ゲート絶縁膜ＧＩ上及
びその側面部に形成された導電層ｄ２及びｄ３は、導電
層ｄ３やｄ２のエッチング時ピンホール等が原因で導電
層ｇ２やｇ１が一緒にエッチングされないようその領域
をホトレジストで覆っていた結果として残っているもの
である。又、ゲート絶縁膜ＧＩを乗り越えて右方向に延
長されたＩＴＯ層ｄ１は同様な対策を更に万全とさせた
ものである。

【００５４】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図１８に示すように上下に複数本並べられ端子群Ｔｇ
（図１７、図１８）、ゲート端子の左端は、製造過程で
は、基板の切断領域ＣＴ１を越えて延長され配線ＳＨｇ
によって短絡される。製造過程におけるこのような短絡
線ＳＨｇは陽極化成時の給電と、配向膜ＯＲＩ１のラビ
ング時等の静電破壊防止に役立つ。

【００５５】（ドレイン端子ＤＴＭ）図１０は映像信号
線ＤＬからその外部接続端子ＤＴＭまでの接続を示す図
であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ
−Ｂ切断線における断面を示す。なお、同図は図１８右
上付近に対応し、斜め配線の部分は便宜状一直線状で表
しており、また方向も便宜上変えてあるが右端方向が基
板ＳＵＢ１の上端部（又は下端部）に該当する。

【００５６】ＴＳＴｄは検査端子でありここには外部回
路は接続されない。検査端子ＴＳＴｄと外部接続ドレイ
ン端子ＤＴＭは上下方向に千鳥状に複数交互に配列さ
れ、検査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の
端部に到達することなく終端しているが、ドレイン端子
ＤＴＭは、図１８に示すように端子群Ｔｄ（添字省略）
を構成し基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長
され、製造過程中は静電破壊防止のためその全てが互い
に配線ＳＨｄによって短絡される。検査端子ＴＳＴｄが
存在する映像信号線ＤＬのマトリクスを挟んで反対側に
はドレイン接続端子が接続され、逆にドレイン接続端子
ＤＴＭが存在する映像信号線ＤＬのマトリクスを挟んで
反対側には検査端子が接続される。

【００５７】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。ゲート絶縁膜
ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜
ＧＩの縁をテーパ状にエッチングするためのものであ
る。端子ＤＴＭ上では外部回路との接続を行うため保護
膜ＰＳＶ１は勿論のこと取り除かれている。ＡＯは前述
した陽極酸化マスクでありその境界線はマトリクス全体
をを大きく囲むように形成され、図ではその境界線から
左側がマスクで覆われるが、この図で覆われない部分に
は層ｇ２が存在しないのでこのパターンは直接は関係し
ない。

【００５８】（保持容量素子Ｃaddの構造）透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図１、
図３からも明らかなように、透明画素電極ＩＴＯ１を一
方の電極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電
極ＰＬ１とする保持容量素子（静電容量素子）Ｃaddを
構成する。この保持容量素子Ｃaddの誘電体膜は、薄膜
トランジスタＴＦＴのゲート絶縁膜として使用される絶
縁膜ＧＩおよび陽極酸化膜ＡＯＦで構成されている。

【００５９】保持容量素子Ｃaddは、図５からも明らか
なように、走査信号線ＧＬの第２導電膜ｇ２の幅を広げ
た部分に形成されている。なお、映像信号線ＤＬと交差
する部分の第２導電膜ｇ２は映像信号線ＤＬとの短絡の
確率を小さくするため細くされている。

【００６０】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。

【００６１】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図１１に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００６２】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００６３】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００６４】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００６５】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６６】（保持容量素子Ｃaddの等価回路とその動
作）図１に示される画素の等価回路を図１２に示す。図
１２において、Ｃgsは薄膜トランジスタＴＦＴのゲート
電極ＧＴとソース電極ＳＤ１との間に形成される寄生容
量である。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩおよび
陽極酸化膜ＡＯＦである。Ｃpixは透明画素電極ＩＴＯ
１（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）と
の間に形成される液晶容量である。液晶容量Ｃpixの誘
電体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ
１、ＯＲＩ２である。Ｖlcは中点電位である。

【００６７】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００６８】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、ΔＶlcはΔＶgによる中点電位の変化分を表わ
す。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の原
因となるが、保持容量Ｃaddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子Ｃ
addは放電時間を長くする作用もあり、薄膜トランジス
タＴＦＴがオフした後の映像情報を長く蓄積する。液晶
ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。

【００６９】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。

【００７０】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００７１】（保持容量素子Ｃadd電極線の結線方法）
保持容量電極線としてのみ使用される初段の走査信号線
ＧＬ（Ｙ₀）は、図１１に示すように、共通透明画素電
極ＩＴＯ２（Ｖcom）と同じ電位にする。図１８の例で
は、初段の走査信号線は端子ＧＴ０、引出線ＩＮＴ、端
子ＤＴ０及び外部配線を通じて共通電極ＣＯＭに短絡さ
れる。或いは、初段の保持容量電極線Ｙ₀は最終段の走
査信号線Ｙendに接続、Ｖcom以外の直流電位点（交流接
地点）に接続するかまたは垂直走査回路Ｖから１つ余分
に走査パルスＹ₀を受けるように接続してもよい。

【００７２】（製造方法）つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１３〜図１５
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図２に示す画素部分、右側
は図９に示すゲート端子付近の断面形状でみた加工の流
れを示す。工程Ｄを除き工程Ａ〜工程Ｉは各写真処理に
対応して区分けしたもので、各工程のいずれの断面図も
写真処理後の加工が終わりフォトレジストを除去した段
階を示している。なお、写真処理とは本説明ではフォト
レジストの塗布からマスクを使用した選択露光を経てそ
れを現像するまでの一連の作業を示すものとし、繰返し
の説明は避ける。以下区分けした工程に従って、説明す
る。

【００７３】工程Ａ、図１３７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スラインＳＨｇ、ドレイン端子ＤＴＭを短絡するバスラ
インＳＨｄ、陽極酸化バスラインＳＨｇに接続された陽
極酸化パッド（図示せず）を形成する。

【００７４】工程Ｂ、図１３膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００７５】工程Ｃ、図１３写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成
電流密度が０.５ｍＡ／ｃｍ²になるように調整する（定
電流化成）。次に所定のＡｌ₂Ｏ₃膜厚が得られるのに必
要な化成電圧１２５Ｖに達するまで陽極酸化を行う。そ
の後この状態で数１０分保持することが望ましい（定電
圧化成）。これは均一なＡｌ₂Ｏ₃膜を得る上で大事なこ
とである。それによって、導電膜ｇ２を陽極酸化され、
走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に
膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される工程Ｄ、図１４プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。

【００７６】工程Ｅ、図１４写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜を選択的にエッチングすることにより、ｉ型半導体層
ＡＳの島を形成する。

【００７７】工程Ｆ、図１４写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化Ｓｉ膜を選択的にエッチングする。

【００７８】工程Ｇ、図１５膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００７９】工程Ｈ、図１５膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液
でエッチングし、第２導電膜ｄ２を工程Ａと同様な液で
エッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２を形成する。つぎに、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ(＋)型非晶質Ｓ
ｉ膜をエッチングすることにより、ソースとドレイン間
のＮ(＋)型半導体層ｄ０を選択的に除去する。

【００８０】工程Ｉ、図１５プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ₆を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。

【００８１】（変形例）前述の実施例では、遮光膜ＢＭ
がトランジスタへの遮光とブラックマトリクス機能とを
兼用させた例で説明したが、それぞれ単独の働きの場合
も本発明は同様に適用できる。また遮光膜の材質として
はＣｒに限らずＡｌなどでも良い。

【００８２】

【発明の効果】上記本発明の実施例によれば、遮光膜を
シール部の外に基板の縁に達しない範囲で延長している
ので、周辺からの漏れ光に強く、基板切断形状をきれい
にすることができ、表示品質や信頼性が向上する。

【図面の簡単な説明】

【図１】この発明を適用したアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素とその
周辺を示す要部平面図である。

【図２】図１の２−２切断線における１画素とその周辺
を示す断面図である。

【図３】図１の３−３切断線における付加容量Ｃaddの
断面図である。

【図４】図１に示す画素を複数配置した液晶表示部の要
部平面図である。

【図５】図１に示す画素の層ｇ２，ＡＳのみを描いた平
面図である。

【図６】図１に示す画素の層ｄ１，ｄ２，ｄ３のみを描
いた平面図である。

【図７】図１に示す画素の画素電極層、遮光膜およびカ
ラーフィルタ層のみを描いた平面図である。

【図８】図６に示す画素配列の画素電極層、遮光膜およ
びカラーフィルタ層のみを描いた要部平面図である。

【図９】ゲート端子ＧＴＭとゲート配線ＧＬの接続部近
辺を示す平面と断面の図である。

【図１０】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。

【図１１】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。

【図１２】図１に示す画素の等価回路図である。

【図１３】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１４】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１５】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１６】表示パネルのマトリクス周辺部の構成を説明
するための平面図である。

【図１７】図１６の周辺部をやや誇張し更に具体的に説
明するためのパネル平面図である。

【図１８】上下基板の電気的接続部を含む表示パネルの
角部の拡大平面図である。

【図１９】マトリクスの画素部を中央に、両側にパネル
角付近と映像信号端子部付近を示す断面図である。

【図２０】左側に走査信号端子、右側に外部接続端子の
無いパネル縁部分を示す断面図である。

【符号の説明】

ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ型半導体層ＳＤ…ソース電極またはドレイン電極、ＰＳＶ…保護
膜、ＢＭ…遮光膜ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…透明
画素電極ｇ、ｄ…導電膜、Ｃadd…保持容量素子、ＡＯＦ…陽極
酸化膜ＡＯ…陽極酸化マスク、ＧＴＭ…ゲート端子、ＤＴＭ…
ドレイン端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者松本信三千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者岩田敏郎千葉県茂原市早野3300番地株式会社日立製作所茂原工場内

Claims

【特許請求の範囲】

【請求項１】複数の画素電極を有する画素を複数個形成
した第１の基板と、上記画素電極に対向する対向電極層
と上記各画素の縁部分への光の入射を遮り上記各画素の
輪郭を際立てるための遮光層を形成した第２の基板と、
液晶層と、上記第１及び第２の基板間で上記液晶層を閉
じ込めるシールパターンとを具備して成り、上記遮光層
は上記シールパターンの内側から外側に亘って形成され
ていることを特徴とする液晶表示装置。
【請求項２】画素電極と該画素電極に駆動信号を伝達す
る薄膜トランジスタとを有する画素を複数個形成した第
１の基板と、上記画素電極に対向する対向電極層と上記
トランジスタへの光の入射を遮るための遮光層を形成し
た第２の基板と、液晶層と、上記第１及び第２の基板間
で上記液晶層を閉じ込めるシールパターンとを具備して
成り、上記遮光層は上記シールパターンの内側から外側
に亘って形成されていることを特徴とする液晶表示装
置。
【請求項３】上記遮光層は上記第２の基板の縁よりも内
側の範囲で形成されていることを特徴とする請求項１又
は２記載の液晶表示装置。
【請求項４】画素電極と該画素電極に駆動信号を伝達す
る薄膜トランジスタとを有する画素が複数個形成される
第１の基板と、上記画素電極に対向する対向電極層と上
記トランジスタへの光の入射を遮るための遮光層が形成
される第２の基板と、液晶層と、上記第１及び第２の基
板間で上記液晶層を閉じ込めるシールパターンとを具備
する液晶表示装置の製造方法であって、出来上がりサイ
ズよりも大きめの上記第２の基板を準備する工程と、該
第２の基板の縁よりも内側の範囲で上記遮光層を形成す
る工程と、上記シールパターンを上記遮光層がその内側
と外側に跨るような位置に形成する工程と、上記第２の
基板の上記遮光層が形成されていない縁付近を切断する
工程とを具備して成ることを特徴とする液晶表示装置の
製造方法。