JPH05196961A - 薄膜デバイスの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】陽極酸化時、走査信号線ＧＬのＡｌ層ｇ２が断
線することを防ぐ。 【構成】陽極酸化マスクＡＯを走査信号線ＧＬのＡｌ層
ｇ２上でクランク状に形成して、陽極酸化を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜デバイス、特に陽極
酸化を利用する薄膜トランジスタ、とりわけアクティブ
マトリクス液晶表示デバイスに関する。

【０００２】

【従来の技術】ゲート電極をＡｌとし、これを陽極酸化
して得られるＡｌ₂Ｏ₃をゲート絶縁膜の一部に用いた液
晶表示パネル用の薄膜トランジスタ基板（以下ＴＦＴ基
板と記す）は例えば本出願人が出願した特開平３−２３
２２７４号公報で知られており、その例を図１９に示
す。

【０００３】同図において（ａ）（ｂ）（ｃ）（ｄ）は
各々等価回路、平面図、端子部拡大図、断面図を示すも
のである。

【０００４】Ｇ₁、Ｇ₂はゲート端子、Ｇ₁´、Ｇ₂´はゲ
ート配線、Ｄ₁，Ｄ₂はドレイン線、Ｔ₁、Ｔ₂は薄膜トラ
ンジスタ、ＬＣは液晶を示す。Ｃaddは、１７の透明電
極（画素電極）とゲート配線の重なった容量部分を示
す。

【０００５】以下、従来技術によるプロセス工程を述べ
る。スパッタリングや蒸着等によりＣｒを堆積しＣｒ端
子１１を形成する。次ぎに、スパッタリングや蒸着等に
よりＡｌを堆積し、Ａｌゲート配線１２を形成する。Ｃ
ｒの端子部とＡｌゲート配線の接続部分は（ｃ）で示す
ような構造を持つ。これはＡｌを巾１０μｍ程度の格子
状に形成し、ホイスカなどの発生を防ぐものである。

【０００６】この状態でＣｒ端子部をホトレジストで被
覆し、Ａｌゲート配線部を陽極酸化する。このホトレジ
ストの被覆位置は、(ｂ)，(ｃ)で示したｌ₁の位置で、
ｌ₁より右の領域は陽極酸化を行なう領域(画素部)であ
り、左側は行なわない（ホトレジストで覆う）領域であ
る。この時、ｌ₁は、(ｃ)に示すごとくＣｒ端子１１を
ホトレジストで完全に被覆するような位置とされる。な
ぜならば、Ｃｒが露出していると、陽極酸化時に溶解し
端子部が消失するからである。

【０００７】Ａｌゲート配線のホトレジスト被覆位置右
側は、陽極酸化されるので表面がＡｌ₂Ｏ₃になり、Ａｌ
／Ａｌ₂Ｏ₃の２層構造となる。

【０００８】陽極酸化後、プラズマＣＶＤによりＳｉＮ
／ａ−Ｓｉ(i)／ａ−Ｓｉ(ｎ)層の３層膜を形成する。

【０００９】(ｄ)の断面図で示す１４がゲート絶縁膜の
ＳｉＮ、１５がａ−Ｓｉ(ｉ型)、１６がａ−Ｓｉ(ｎ型)
である。

【００１０】その後、スパッタリングによりＩＴＯを堆
積し、透明電極１７を形成する。この時１７の透明電極
とＡｌゲート配線の重なり部分はＣaddとなる。また１
１のゲート端子部分のＣｒ表面にＩＴＯを形成する。

【００１１】次ぎにスパッタリングによりＣｒ、Ａｌを
堆積しドレイン電極１８を形成する。１８´はソース電
極であり１７の透明電極と接続している。１８´´は、
端子部でＩＴＯが段差で断線しないようＣｒ／Ａｌを形
成する。この状態でドライエッチングにより１６のａ−
Ｓｉ(ｎ)層を除去する。最後にプラズマＣＶＤによりＳ
ｉＮ膜を堆積しパッシベーション膜を形成する。

【００１２】

【発明が解決しようとする課題】上記従来技術は陽極酸
化工程において、Ａｌゲート配線と交差するホトレジ膜
パタンが直線状になっており、この部分のホトレジ膜接
着力が低下すると液が浸透する。ホトレジ膜とＡｌの間
に液が浸透すると、Ａｌの溶断が発生する。初期から発
生する場合は、印加電圧が小さいので溶断も小さいが、
印加電圧が大きい(１００Ｖ程度)場合はゲート配線が断
線する事故となる。

【００１３】Ａｌの溶断は、陽極酸化中にホトレジ膜の
被覆がなくなりＡｌが露出すると、この部分に大きな電
流が集中し(他の部分はＡｌ₂Ｏ₃膜が生成されているた
め)、この時のジュ−ル熱のために発生する。

【００１４】このように、上記従来技術では陽極酸化中
にＡｌゲート配線が断線するのを防ぐ対策が十分でな
く、歩留まり向上を阻害する要因が残っていることが本
発明者等によって明らかにされた。

【００１５】本発明の一つの目的は歩留まりを向上でき
る薄膜デバイスの製造方法を提供することである。

【００１６】本発明の他の目的は信頼性の高い薄膜デバ
イスを提供することである。

【００１７】本発明の更に他の目的は、Ａｌゲート配線
上のホトレジパタンの接着性が弱く、陽極酸化中に液の
浸透が起きてもＡｌの溶断が発生しないＴＦＴ基板の製
造方法を提供することにある。

【００１８】

【課題を解決するための手段】本発明の一実施例によれ
ば、陽極酸化マスクの境界線がゲート配線をクランク状
に横切る形成される、薄膜デバイスの製造方法が提供さ
れる。

【００１９】

【作用】陽極酸化時、ゲート線が融け始めても、それは
上記クランク部分で止まるので、配線全体が断線するこ
とが避けられる。

【００２０】

【実施例】本発明、本発明の更に他の目的及び本発明の
更に他の特徴は図面を参照した以下の説明から明らかと
なるであろう。

【００２１】（現象、原理）実施例の子細を述べるのに
先立ち、従来技術の問題点解析結果と比較した本発明の
コンセプトを説明する。

【００２２】従来のＡｌゲート配線の溶断について図１
６を用いて説明する。同図において、１２はＡｌゲート
配線を示し、１３は表面が酸化物Ａｌ₂Ｏ₃で被覆された
Ａｌゲート配線を示す。ｌ₁は選択的陽極酸化用ホトレ
ジストのパタン端面（境界）の位置を示し、２０はホト
レジストである。

【００２３】Ａｌゲート配線の表面が汚染されている場
合や、ホトレジスト条件の変動に（ベーク温度等）より
膜の接着性が低下するような場合、ホトレジスト膜の端
面の接着力が大きく劣化しする。特にＡｌゲート配線と
交差する部分Ｂでは、Ａｌの段差により接着力低下の影
響がさらに強調される。

【００２４】この状態で陽極酸化を行なうと、ホトレジ
スト膜で被覆されていない部分は印加電圧に依存した酸
化膜厚が形成される。一般に陽極酸化の電流密度は０．
５ｍＡ／cm²程度であり、８０cm²程度のＡｌを陽極酸化
するに必要な電流は４０ｍＡとなる。陽極酸化の電圧
は、要求されるＡｌ₂Ｏ₃膜厚に関連し、２０００Å程度
の膜厚ならば約１４５Ｖ必要である。この時、ホトレジ
スト膜の接着力が弱い部分すなわちＢから酸化液が浸透
すると、この部分のみＡｌが露出する。他の部分は表面
にＡｌ₂Ｏ₃膜が成長しているため、Ａｌが露出した部分
に大きな電流が集中する。この結果ジュ−ル熱によりＡ
ｌが溶断する。

【００２５】ホトレジスト膜端面では、液が除々に浸透
する場合は問題無いが、通常は接着力に見合った破壊電
圧で始めてホトレジスト膜が破断しＡｌが露出する。こ
のため陽極酸化電圧が大きい場合は、Ａｌ配線が断線す
る。

【００２６】Ａｌ配線の溶断は、ホトレジスト膜の端面
に沿って発生する。

【００２７】これを防ぐための本発明の概念を図１７を
用いて説明する。

【００２８】図中ｌ₁（ＡＯ）はホトレジストパタン端
面の位置を示し、従来のホトレジストパタンはＡｌ配線
と直線で交差するように形成されていたが、本改良では
クランク状に形成される。今、Ａｌゲート配線の段差部
と交差するホトレジスト部分Ｂから剥離が始まり、陽極
酸化電圧によりＡｌ溶断が発生しても、ホトレジスト膜
の端面に沿って進行するためそれはクランク状の部分で
止まる。

【００２９】（アクティブ・マトリクス液晶表示装置）
以下、アクティブ・マトリクス方式のカラー液晶表示装
置にこの発明を適用した実施例を説明する。なお、以下
説明する図面で、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００３０】図２はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図３は図２の３−３切断線における断面
を示す図、図４は図２の４−４切断線における断面図で
ある。また、図５には図２に示す画素を複数配置したと
きの平面図を示す。

【００３１】（画素配置）図２に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保
持容量素子Ｃaddを含む。走査信号線ＧＬは列方向に延
在し、行方向に複数本配置されている。映像信号線ＤＬ
は行方向に延在し、列方向に複数本配置されている。

【００３２】（表示部断面全体構造）図３に示すよう
に、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側に
は薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１
が形成され、上部透明ガラス基板ＳＵＢ２側にはカラー
フィルタＦＩＬ、遮光用ブラックマトリクスパターンＢ
Ｍが形成されている。下部透明ガラス基板ＳＵＢ１はた
とえば１.１mm程度の厚さで構成されている。また、透
明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディップ処
理等によって形成された酸化シリコン膜ＳＩＯが設けら
れている。このため、透明ガラス基板ＳＵＢ１、ＳＵＢ
２の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜ＳＩＯで覆うことができるので、その上にデポジ
ットされる走査信号線ＧＬ、遮光膜ＢＭ等の膜質を均質
に保つことができる。

【００３３】図示していないが、液晶封入口を除く透明
ガラス基板ＳＵＢ１、ＳＵＢ２の縁周囲全体に沿って液
晶ＬＣを封止するようにシール材が形成され。シール材
は例えばエポキシ樹脂から成る。上部透明ガラス基板Ｓ
ＵＢ２側の共通透明画素電極ＩＴＯ２は、少なくとも一
個所において、銀ペースト材によって下部透明ガラス基
板ＳＵＢ１側に形成された外部引出配線に接続されてい
る。この外部引出配線は後述するゲート端子ＧＴＭ、ド
レイン端子ＤＴＭと同一製造工程で形成される。

【００３４】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シール材の内側に形成される。偏光板ＰＯＬ１、Ｐ
ＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ１、上部透
明ガラス基板ＳＵＢ２の外側の表面に形成されている。
液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩ
１と上部配向膜ＯＲＩ２との間に封入され、シール材に
よってシールされている。下部配向膜ＯＲＩ１は下部透
明ガラス基板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成
される。

【００３５】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００３６】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、その後下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、下部透
明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２と
の間に液晶ＬＣを封入することによって組み立てられ
る。

【００３７】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００３８】各画素の薄膜トランジスタＴＦＴは、画素
内において２つ(複数)に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構
成されている。薄膜トランジスタＴＦＴ１、ＴＦＴ２の
それぞれは実質的に同一サイズ（チャネル長、チャネル
幅が同じ）で構成されている。この分割された薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、ゲート電極
ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsic、導
電型決定不純物がドープされていない）非晶質シリコン
（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース電極
ＳＤ１、ドレイン電極ＳＤ２を有す。なお、ソース、ド
レインは本来その間のバイアス極性によって決まるもの
で、この液晶表示装置の回路ではその極性は動作中反転
するので、ソース、ドレインは動作中入れ替わると理解
されたい。しかし、以下の説明では、便宜上一方をソー
ス、他方をドレインと固定して表現する。

【００３９】（ゲート電極ＧＴ）ゲート電極ＧＴは図６
（図２の第２導電膜ｇ２およびｉ型半導体層ＡＳのみを
描いた平面図）に示すように、走査信号線ＧＬから垂直
方向（図２および図６において上方向）に突出する形状
で構成されている（Ｔ字形状に分岐されている）。ゲー
ト電極ＧＴは薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれの能動領域を越えるよう突出している。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれのゲート電極Ｇ
Ｔは、一体に（共通ゲート電極として）構成されてお
り、走査信号線ＧＬに連続して形成されている。本例で
は、ゲート電極ＧＴは、単層の第２導電膜ｇ２で形成さ
れている。第２導電膜ｇ２はたとえばスパッタで形成さ
れたアルミニウム（Ａｌ）膜を用い、１０００〜５５０
０Å程度の膜厚で形成する。また、ゲート電極ＧＴ上に
はＡｌの陽極酸化膜ＡＯＦが設けられている。

【００４０】このゲート電極ＧＴは図２、図３および図
６に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。
したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なＡｌからなるゲート電極ＧＴが影となって、ｉ型半導
体層ＡＳにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタＴＦＴのオフ特性劣
化は起きにくくなる。なお、ゲート電極ＧＴの本来の大
きさは、ソース電極ＳＤ１とドレイン電極ＳＤ２との間
をまたがるに最低限必要な（ゲート電極ＧＴとソース電
極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ余裕分も
含めて）幅を持ち、チャネル幅Ｗを決めるその奥行き長
さはソース電極ＳＤ１とドレイン電極ＳＤ２との間の距
離（チャネル長）Ｌとの比、すなわち相互コンダクタン
スgmを決定するファクタＷ／Ｌをいくつにするかによっ
て決められる。この液晶表示装置におけるゲート電極Ｇ
Ｔの大きさはもちろん、上述した本来の大きさよりも大
きくされる。

【００４１】（走査信号線ＧＬ）走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００４２】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用
い、１２００〜２７００Åの膜厚（この液晶表示装置で
は、２０００Å程度の膜厚）で形成する。

【００４３】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳ
は、図６に示すように、複数に分割された薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのチャネル形成領域
として使用される。ｉ型半導体層ＡＳは非晶質シリコン
膜または多結晶シリコン膜で形成し、２００〜２２００
Åの膜厚（この液晶表示装置では、２０００Å程度の膜
厚）で形成する。

【００４４】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン（Ｐ）を２.５％ドープしたＮ(＋)型半導体層ｄ
０（図３）も同様に連続して２００〜５００Åの膜厚
（この液晶表示装置では、３００Å程度の膜厚）で形成
される。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶ
Ｄ装置から外に取り出され、写真処理技術によりＮ(＋)
型半導体層ｄ０およびｉ型半導体層ＡＳは図２、図３お
よび図６に示すように独立した島状にパターニングされ
る。

【００４５】ｉ型半導体層ＡＳは、図２および図６に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減する。

【００４６】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００４７】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。なお、２つの薄膜トランジスタ
ＴＦＴ１、ＴＦＴ２に同時に欠陥が発生することは稀で
あり、このような冗長方式により点欠陥や線欠陥の確率
を極めて小さくすることができる。透明画素電極ＩＴＯ
１は第１導電膜ｄ１によって構成されており、この第１
導電膜ｄ１はスパッタリングで形成された透明導電膜
（Indium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０
００〜２０００Åの膜厚（この液晶表示装置では、１４
００Å程度の膜厚）で形成される。

【００４８】（ソース電極ＳＤ１、ドレイン電極ＳＤ
２）複数に分割された薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ
２とは、図２、図３および図７（図２の第１〜第３導電
膜ｄ１〜ｄ３のみを描いた平面図）に示すように、ｉ型
半導体層ＡＳ上にそれぞれ離隔して設けられている。

【００４９】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ(＋)型半導体層ｄ０に接触する下層側か
ら、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤ１の第２導電膜ｄ２
および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００５０】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの膜厚（この
液晶表示装置では、６００Å程度の膜厚）で形成する。
Ｃｒ膜は膜厚を厚く形成するとストレスが大きくなるの
で、２０００Å程度の膜厚を越えない範囲で形成する。
Ｃｒ膜はＮ(＋)型半導体層ｄ０との接触が良好である。
Ｃｒ膜は後述する第３導電膜ｄ３のＡｌがＮ(＋)型半導
体層ｄ０に拡散することを防止するいわゆるバリア層を
構成する。第２導電膜ｄ２として、Ｃｒ膜の他に高融点
金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイ
ド（ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を
用いてもよい。

【００５１】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの膜厚（この液晶表示装置では、
４０００Å程度の膜厚）に形成される。Ａｌ膜はＣｒ膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および
映像信号線ＤＬの抵抗値を低減するように構成されてい
る。第３導電膜ｄ３として純Ａｌ膜の他にシリコンや銅
（Ｃｕ）を添加物として含有させたＡｌ膜を用いてもよ
い。

【００５２】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００５３】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳ段差（第２導電膜ｇ２の膜厚、陽極酸化膜ＡＯＦの
膜厚、ｉ型半導体層ＡＳの膜厚およびＮ(＋)型半導体層
ｄ０の膜厚を加算した膜厚に相当する段差）に沿って構
成されている。具体的には、ソース電極ＳＤ１は、ｉ型
半導体層ＡＳの段差に沿って形成された第２導電膜ｄ２
と、この第２導電膜ｄ２の上部に形成した第３導電膜ｄ
３とで構成されている。ソース電極ＳＤ１の第３導電膜
ｄ３は第２導電膜ｄ２のＣｒ膜がストレスの増大から厚
く形成できず、ｉ型半導体層ＡＳの段差形状を乗り越え
られないので、このｉ型半導体層ＡＳを乗り越えるため
に構成されている。つまり、第３導電膜ｄ３は厚く形成
することでステップカバレッジを向上している。第３導
電膜ｄ３は厚く形成できるので、ソース電極ＳＤ１の抵
抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても
同様）の低減に大きく寄与している。

【００５４】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００５５】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、外部光（図３では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭは図８
のハッチングに示すようなパターンとされている。な
お、図８は図２におけるＩＴＯ膜からなる第１導電膜ｄ
１、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描い
た平面図である。遮光膜ＢＭは光に対する遮蔽性が高い
たとえばアルミニウム膜やクロム膜等で形成されてお
り、この液晶表示装置ではクロム膜がスパッタリングで
１３００Å程度の膜厚に形成される。

【００５６】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜ＢＭは図８のハッチング部分で示すよ
うに、画素の周囲に形成され、つまり遮光膜ＢＭは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。したがって、各画
素の輪郭が遮光膜ＢＭによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜ＢＭはｉ型半導体層Ａ
Ｓに対する遮光とブラックマトリクスとの２つの機能を
もつ。

【００５７】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図２右下部分）
が遮光膜ＢＭによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。

【００５８】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００５９】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置にストライプ状に形成され
（図９）、染め分けられている（図９は図５の第１導電
膜膜ｄ１、遮光膜ＢＭおよびカラーフィルタＦＩＬのみ
を描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルターＦＩ
Ｌはそれぞれ、４５°、１３５°、クロスのハッチを施
してある）。カラーフィルタＦＩＬは図８，９に示すよ
うに透明画素電極ＩＴＯ１の全てを覆うように大き目に
形成され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透
明画素電極ＩＴＯ１のエッジ部分と重なるよう透明画素
電極ＩＴＯ１の周縁部より内側に形成されている。

【００６０】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００６１】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００６２】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。コモン電圧
Ｖcomは映像信号線ＤＬに印加されるロウレベルの駆動
電圧Ｖｄminとハイレベルの駆動電圧Ｖｄmaxとの中間電
位である。

【００６３】（ゲート端子部）図１は表示マトリクスの
走査信号線ＧＬからその外部接続端子ＧＴＭまでの接続
構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図５のマトリクスを基準にすれば基板ＳＵＢ
１の左端付近を示すものである。

【００６４】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ₂Ｏ₃膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは前述したように、走査
線ＧＬに単一の直線では交差せず、クランク状に折れ曲
がって交差させている。

【００６５】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている（図
１７の例と異なる部分である）。

【００６６】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性の良いＣｒ層ｇ１と、更にその表面を保護し画素電
極ＩＴＯ１と同レベル（同層、同時形成）の透明導電層
ｄ１とで構成されている。なお、ゲート絶縁膜ＧＩ上及
びその側面部に形成された導電層ｄ２及びｄ３は、導電
層ｄ３やｄ２のエッチング時ピンホール等が原因で導電
層ｇ２やｇ１が一緒にエッチングされないようその領域
をホトレジストで覆っていた結果として残っているもの
である。又、ゲート絶縁膜ＧＩを乗り越えて右方向に延
長されたＩＴＯ層ｄ１は同様な対策を更に万全とさせた
ものである。

【００６７】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図で上下に複数本並べられ、図でゲート端子の左端は、
製造過程では、基板の切断領域を越えて延長され短絡さ
れる。製造過程におけるこのような短絡は陽極化成時の
給電と、配向膜ＯＲＩ１のラビング時等の静電破壊防止
に役立つ。

【００６８】（ドレイン端子ＤＴＭ）図１０は映像信号
線ＤＬからその外部接続端子ＤＴＭまでの接続を示す図
であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ
−Ｂ切断線における断面を示す。同図は、図５のマトリ
クスを基準にすれば基板ＳＵＢ１の上端部及び下端部を
示しており、便宜上方向は変えてあるが左端方向が基板
ＳＵＢ１の上端部又は下端部に該当する。

【００６９】ＴＳＴｄは検査端子でありここには外部回
路は接続されない。検査端子ＴＳＴｄと外部接続ドレイ
ン端子ＤＴＭは上下方向に千鳥状に複数交互に配列さ
れ、検査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の
端部に到達することなく終端しているが、ドレイン端子
ＤＴＭは基板ＳＵＢ１の切断線を越えて更に延長され、
製造過程中は静電破壊防止のためその全てが互いに短絡
される。図中検査端子ＴＳＴｄが存在する映像信号線Ｄ
Ｌのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子ＤＴＭが存在する映像
信号線ＤＬのマトリクスを挟んで反対側には検査端子が
接続される。

【００７０】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。ゲート絶縁膜
ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜
ＧＩの縁をテーパ状にエッチングするためのものであ
る。端子ＤＴＭ上では外部回路との接続を行うため保護
膜ＰＳＶ１は勿論のこと取り除かれている。ＡＯは前述
した陽極酸化マスクでありその境界線はマトリクス全体
をを大きく囲むように形成され、図ではその境界線から
左側がマスクで覆われるが、この図で覆われない部分に
は層ｇ２が存在しないのでこのパターンは直接は関係し
ない。

【００７１】（保持容量素子Ｃaddの構造）透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００７２】保持容量素子Ｃaddは、図６からも明らか
なように、走査信号線ＧＬの第２導電膜ｇ２の幅を広げ
た部分に形成されている。なお、映像信号線ＤＬと交差
する部分の第２導電膜ｇ２は映像信号線ＤＬとの短絡の
確率を小さくするため細くされている。保持容量素子Ｃ
addの電極ＰＬ１の段差部において透明画素電極ＩＴＯ
１が断線しても、その段差をまたがるように形成された
第２導電膜ｄ２および第３導電膜ｄ３で構成された島領
域によってその不良は補償される。この島領域は、開口
率を低下しないように、できる限り小さく構成する。

【００７３】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図１１に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００７４】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００７５】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００７６】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００７７】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００７８】（保持容量素子Ｃaddの等価回路とその動
作）図２に示される画素の等価回路を図１２に示す。図
１２において、Ｃgsは薄膜トランジスタＴＦＴのゲート
電極ＧＴとソース電極ＳＤ１との間に形成される寄生容
量である。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩおよび
陽極酸化膜ＡＯＦである。Ｃpixは透明画素電極ＩＴＯ
１（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）と
の間に形成される液晶容量である。液晶容量Ｃpixの誘
電体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ
１、ＯＲＩ２である。Ｖlcは中点電位である。

【００７９】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００８０】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶｇ ここで、ΔＶｌｃはΔＶgによる中点電位の変化分を表
わす。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の
原因となるが、保持容量Ｃaddを大きくすればする程、
その値を小さくすることができる。また、保持容量素子
Ｃaddは放電時間を長くする作用もあり、薄膜トランジ
スタＴＦＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
いわゆる焼き付きを低減することができる。

【００８１】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００８２】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００８３】（保持容量素子Ｃadd電極線の結線方法）
保持容量電極線としてのみ使用される初段の走査信号線
ＧＬ（Ｙ₀）は、図１１に示すように、共通透明画素電
極ＩＴＯ２（Ｖcom）に接続する。基板ＳＵＢ２の共通
透明画素電極ＩＴＯ２は、前述したように、液晶表示装
置の周縁部において銀ペースト材によって基板ＳＵＢ１
の外部引出配線に接続されているので、初段の走査信号
線ＧＬ（Ｙ₀）は基板ＳＵＢ１側でその外部引出配線に
接続すれば良い。或いは、初段の保持容量電極線Ｙ₀は
最終段の走査信号線Ｙendに接続、Ｖcom以外の直流電位
点（交流接地点）に接続するかまたは垂直走査回路Ｖか
ら１つ余分に走査パルスＹ₀を受けるように接続しても
よい。

【００８４】（製造方法）つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１３〜図１５
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図３に示す画素部分、右側
は図１に示すゲート端子付近の断面形状でみた加工の流
れを示す。工程Ｄを除き工程Ａ〜工程Ｉは各写真処理に
対応して区分けしたもので、各工程のいずれの断面図も
写真処理後の加工が終わりフォトレジストを除去した段
階を示している。なお、写真処理とは本説明ではフォト
レジストの塗布からマスクを使用した選択露光を経てそ
れを現像するまでの一連の作業を示すものとし、繰返し
の説明は避ける。以下区分けした工程に従って、説明す
る。

【００８５】工程Ａ、図１３ ７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スライン（図示せず）、ドレイン端子ＤＴＭを短絡する
バスライン（図示せず）、陽極酸化バスラインに接続さ
れた陽極酸化パッド（図示せず）を形成する。

【００８６】工程Ｂ、図１３ 膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００８７】工程Ｃ、図１３ 写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成
電流密度が０.５ｍＡ／ｃｍ²になるように調整する（定
電流化成）。次に所定のＡｌ₂Ｏ₃膜厚が得られるのに必
要な化成電圧１２５Ｖに達するまで陽極酸化を行う。そ
の後この状態で数１０分保持することが望ましい（定電
圧化成）。これは均一なＡｌ₂Ｏ₃膜を得る上で大事なこ
とである。それによって、導電膜ｇ２を陽極酸化され、
走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に
膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される 工程Ｄ、図１４ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。

【００８８】工程Ｅ、図１４ 写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜を選択的にエッチングすることにより、ｉ型半導体層
ＡＳの島を形成する。

【００８９】工程Ｆ、図１４ 写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化Ｓｉ膜を選択的にエッチングする。

【００９０】工程Ｇ、図１５ 膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００９１】工程Ｈ、図１５ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液
でエッチングし、第２導電膜ｄ２を工程Ａと同様な液で
エッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２を形成する。つぎに、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ(＋)型非晶質Ｓ
ｉ膜をエッチングすることにより、ソースとドレイン間
のＮ(＋)型半導体層ｄ０を選択的に除去する。

【００９２】工程Ｉ、図１５ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ₆を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。

【００９３】（変形例）前述の実施例では、Ａｌゲート
配線上のホトレジパタンを、クランク形状で構成した
が、この形状にとらわれるものではない。要はホトレジ
パタンに剥離が発生し進行する時に、これを止める形状
なら矩形、三角形、円形、台形等の単独または組合せで
構成してもよい。

【００９４】他の実施例を図１８で説明する。同図の
(ａ)はクランク形状が凸形であるもの、(ｂ)はクランク
形状が凹形のもの、(ｃ)はクランク形状が多数集まった
もの、(ｄ)はクランク形状が多数集まり階段状になった
もの、(ｅ)は凸形の複数個集まったもの、(ｆ)は凹形の
複数個集まったものを示す。クランクの角度は鈍角より
も、鋭角のほうが進行しにくいがそれに特にとらわれる
ものではなく、単純な直線に比べれば鈍角でも同様の効
果がある。

【００９５】（応用範囲）以上、本発明者によってなさ
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００９６】例えば、前述の実施例では最も大きい量産
効果が期待できる液晶表示装置で説明したが、本発明は
それに限らず、薄膜トランジスタを使用した密着式フォ
トセンサー、エレクトロルミネセント表示装置等の薄膜
デバイスにも適用できる。

【００９７】

【発明の効果】上記本発明の実施例によれば、Ａｌゲー
ト配線を陽極酸化する工程で断線する不良が無くなり、
高性能、高信頼性を有するＡｌゲート配線、Ａｌ₂Ｏ₃ゲ
ート絶縁膜を持つＴＦＴ基板を低コスト（１０％向上）
で製作できるようになった。

【図面の簡単な説明】

【図１】本発明が適用されたゲート端子ＧＴＭとゲート
配線ＧＬの接続部近辺を示す平面と断面の図である。

【図２】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。

【図３】図２の３−３切断線荷おける１画素とその周辺
を示す断面図である。

【図４】図２の４−４切断線における付加容量Ｃaddの
断面図である。

【図５】図２に示す画素を複数配置した液晶表示部の要
部平面図である。

【図６】図２に示す画素の層ｇ２，ＡＳのみを描いた平
面図である。

【図７】図２に示す画素の層ｄ１，ｄ２，ｄ３のみを描
いた平面図である。

【図８】図２に示す画素の画素電極層、遮光膜およびカ
ラーフィルタ層のみを描いた平面図である。

【図９】図７に示す画素配列の画素電極層、遮光膜およ
びカラーフィルタ層のみを描いた要部平面図である。

【図１０】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。

【図１１】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。

【図１２】図２に示す画素の等価回路図である。

【図１３】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１４】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１５】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１６】従来の問題点を説明する平面図である。

【図１７】本発明の概念、現象を説明する平面図であ
る。

【図１８】本発明の他の実施例を示す平面図である。

【図１９】従来の技術を説明する図である。

【符号の説明】

ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線 ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ型半導体層 ＳＤ…ソース電極またはドレイン電極、ＰＳＶ…保護
膜、ＢＭ…遮光膜 ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…透明
画素電極 ｇ、ｄ…導電膜、Ｃadd…保持容量素子、ＡＯＦ…陽極
酸化膜 ＡＯ…陽極酸化マスク、ＧＴＭ…ゲート端子、ＤＴＭ…
ドレイン端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (72)発明者 松川 由佳 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 谷口 秀明 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 笹野 晃 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内

Claims (3)

【特許請求の範囲】
1. 【請求項１】ソース、ドレイン、ゲート、半導体層及び
   該半導体層と上記ゲートの間に形成されるゲート絶縁膜
   を有する薄膜トランジスタと、外部接続端子と、上記ゲ
   ートと上記端子とを電気的に接続するためのゲート配線
   とを一つの基板上に形成する薄膜デバイスの製造方法で
   あって、上記ゲート及び上記ゲート配線を構成する金属
   層を上記基板上に選択的に形成する第一の工程と、その
   境界線が上記ゲート配線上に位置し、上記境界線を基準
   にして、一方では上記ゲート側の上記金属層を覆い、他
   方では上記端子側の上記金属層を露出するマスク層を形
   成する第二の工程と、上記マスク層のパターンに従って
   上記金属層の表面を選択的に陽極酸化する第三の工程と
   を具備して成り、上記ゲート配線上における上記境界線
   は折線状であることを特徴とする薄膜デバイスの製造方
   法。
2. 【請求項２】上記ゲート絶縁膜は上記金属層の陽極酸化
   膜と、上記第三の工程後に形成される絶縁層とを含むこ
   とを特徴とする請求項１記載の薄膜デバイスの製造方
   法。
3. 【請求項３】上記金属層はＡｌを含み、上記端子はＣｒ
   を含むことを特徴とする請求項１又は２記載の薄膜デバ
   イスの製造方法。