JPH06175121A

JPH06175121A - 液晶表示装置

Info

Publication number: JPH06175121A
Application number: JP33041692A
Authority: JP
Inventors: Yoshiki Watanabe; 善樹渡辺; Akira Ishii; 彰石井; Shigeru Matsuyama; 茂松山; Akira Aoki; 晃青木
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1992-12-10
Filing date: 1992-12-10
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】カラーフィルタのＣＩＥ色度を自由にかつ頻
繁に変更したときの製造コストを安価にする。【構成】赤色カラーフィルタＦＩＬ（Ｒ）をイエロー
フィルタ層ＹＥＦとレッドフィルタ層ＲＥＦとを積層し
て形成し、緑色カラーフィルタＦＩＬ（Ｇ）をイエロー
フィルタ層ＹＥＦとシアンフィルタ層ＣＹＦとを積層し
て形成し、青色カラーフィルタＦＩＬ（Ｂ）をシアンフ
ィルタ層ＣＹＦとブルーフィルタ層ＢＬＦとを積層して
形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置等
の液晶表示装置に関するものである。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比１．０）されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ（ＴＦＴ）がある。

【０００３】図２０は従来のアクティブ・マトリクス方
式の液晶表示装置の一部を示す概略断面図である。図に
示すように、上部透明ガラス基板ＳＵＢ２の両面には酸
化シリコン膜ＳＩＯが設けられ、上部透明ガラス基板Ｓ
ＵＢ２の外側の表面には偏光板ＰＯＬ２が形成され、上
部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面には
遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ２、
共通透明画素電極ＩＴＯ２（ＣＯＭ）および上部配向膜
ＯＲＩ２が順次積層して設けられている。

【０００４】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した１２．５型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁１９３〜２１０、１９８６年１２月１５日、日経マグ
ロウヒル社発行、で知られている。

【０００５】

【発明が解決しようとする課題】このような液晶表示装
置においては、カラーフィルタＦＩＬが着色される顔
料、染料すなわち色剤の種類、内添料を変更することに
より、カラーフィルタＦＩＬのＣＩＥ色度を自由に変更
することができるが、色剤の種類、内添料を頻繁に変更
したときには、製造コストが極めて高価となる。

【０００６】この発明は上述の課題を解決するためにな
されたもので、カラーフィルタのＣＩＥ色度を自由にか
つ頻繁に変更したとしても、製造コストが高価となるこ
とがなく、容易に液晶表示装置を提供することを目的と
する。

【０００７】

【課題を解決するための手段】この目的を達成するた
め、この発明においては、カラーフィルタを有する液晶
表示装置において、上記カラーフィルタを異なる色のフ
ィルタ層を積層して形成する。

【０００８】

【作用】この液晶表示装置においては、異なる色のフィ
ルタ層それぞれの膜厚を変更することにより、カラーフ
ィルタのＣＩＥ色度を変更することが容易にできる。

【０００９】

【実施例】

（アクティブ・マトリクス液晶表示装置）以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１０】図２はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図３は図２の３−３切断線における断面
を示す図、図４は図２の４−４切断線における断面図で
ある。また、図５には図２に示す画素を複数配置したと
きの平面図を示す。

【００１１】（画素配置）図２に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保
持容量素子Ｃaddを含む。走査信号線ＧＬは列方向に延
在し、行方向に複数本配置されている。映像信号線ＤＬ
は行方向に延在し、列方向に複数本配置されている。

【００１２】（表示部断面全体構造）図３に示すよう
に、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側に
は薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１
が形成され、上部透明ガラス基板ＳＵＢ２側にはカラー
フィルタＦＩＬ、遮光用ブラックマトリクスパターンＢ
Ｍが形成されている。下部透明ガラス基板ＳＵＢ１はた
とえば１.１mm程度の厚さで構成されている。また、透
明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディップ処
理等によって形成された酸化シリコン膜ＳＩＯが設けら
れている。このため、透明ガラス基板ＳＵＢ１、ＳＵＢ
２の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜ＳＩＯで覆うことができるので、その上にデポジ
ットされる走査信号線ＧＬ、遮光膜ＢＭ等の膜質を均質
に保つことができる。

【００１３】図示していないが、液晶封入口を除く透明
ガラス基板ＳＵＢ１、ＳＵＢ２の縁周囲全体に沿って液
晶ＬＣを封止するようにシール材が形成され、シール材
はたとえばエポキシ樹脂からなる。上部透明ガラス基板
ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なくとも
一個所において、銀ペースト材によって下部透明ガラス
基板ＳＵＢ１側に形成された外部引出配線に接続されて
いる。この外部引出配線は後述するゲート端子ＧＴＭ、
ドレイン端子ＤＴＭと同一製造工程で形成される。

【００１４】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２のそれぞれの層
は、シール材の内側に形成される。偏光板ＰＯＬ１、Ｐ
ＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ１、上部透
明ガラス基板ＳＵＢ２の外側の表面に形成されている。
液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩ
１と上部配向膜ＯＲＩ２との間に封入され、シール材に
よってシールされている。下部配向膜ＯＲＩ１は下部透
明ガラス基板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成
される。

【００１５】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００１６】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、その後下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、下部透
明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２と
の間に液晶ＬＣを封入することによって組み立てられ
る。

【００１７】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００１８】各画素の薄膜トランジスタＴＦＴは、画素
内において２つ(複数)に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構
成されている。薄膜トランジスタＴＦＴ１、ＴＦＴ２の
それぞれは実質的に同一サイズ（チャネル長、チャネル
幅が同じ）で構成されている。この分割された薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、ゲート電極
ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsic、導
電型決定不純物がドープされていない）非晶質Ｓｉから
なるｉ型半導体層ＡＳ、一対のソース電極ＳＤ１、ドレ
イン電極ＳＤ２を有す。なお、ソース、ドレインは本来
その間のバイアス極性によって決まるもので、この液晶
表示装置の回路ではその極性は動作中反転するので、ソ
ース、ドレインは動作中入れ替わると理解されたい。し
かし、以下の説明では、便宜上一方をソース、他方をド
レインと固定して表現する。

【００１９】（ゲート電極ＧＴ）ゲート電極ＧＴは図６
（図２の第２導電膜ｇ２およびｉ型半導体層ＡＳのみを
描いた平面図）に示すように、走査信号線ＧＬから垂直
方向（図２および図６において上方向）に突出する形状
で構成されている（Ｔ字形状に分岐されている）。ゲー
ト電極ＧＴは薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれの能動領域を越えてるよう突出している。薄膜ト
ランジスタＴＦＴ１、ＴＦＴ２のそれぞれのゲート電極
ＧＴは、一体に（共通ゲート電極として）構成されてお
り、走査信号線ＧＬに連続して形成されている。この実
施例では、ゲート電極ＧＴは、単層の第２導電膜ｇ２で
形成されている。第２導電膜ｇ２はたとえばスパッタで
形成されたＡｌ膜を用い、１０００〜５５００Å程度の
膜厚で形成する。また、ゲート電極ＧＴ上にはＡｌの陽
極酸化膜ＡＯＦが設けられている。

【００２０】このゲート電極ＧＴは図２、図３および図
６に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。
したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光
灯等のバックライトを取り付けた場合、この不透明なＡ
ｌからなるゲート電極ＧＴが影となって、ｉ型半導体層
ＡＳにはバックライト光が当たらず、光照射による導電
現象すなわち薄膜トランジスタＴＦＴのオフ特性劣化は
起きにくくなる。なお、ゲート電極ＧＴの本来の大きさ
は、ソース電極ＳＤ１とドレイン電極ＳＤ２との間をま
たがるに最低限必要な（ゲート電極ＧＴとソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２との位置合わせ余裕分も含め
て）幅を持ち、チャネル幅Ｗを決めるその奥行き長さは
ソース電極ＳＤ１とドレイン電極ＳＤ２との間の距離
（チャネル長）Ｌとの比、すなわち相互コンダクタンス
gmを決定するファクタＷ／Ｌをいくつにするかによって
決められる。この液晶表示装置におけるゲート電極ＧＴ
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。

【００２１】（走査信号線ＧＬ）走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００２２】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用
い、１２００〜２７００Åの膜厚（この液晶表示装置で
は、２０００Å程度の膜厚）で形成する。

【００２３】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳ
は、図６に示すように、複数に分割された薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのチャネル形成領域
として使用される。ｉ型半導体層ＡＳは非晶質Ｓｉ膜ま
たは多結晶Ｓｉ膜で形成し、２００〜２２００Åの膜厚
（この液晶表示装置では、２０００Å程度の膜厚）で形
成する。

【００２４】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン（Ｐ）を２.５％ドープしたＮ(＋)型半導体層ｄ
０（図３）も同様に連続して２００〜５００Åの膜厚
（この液晶表示装置では、３００Å程度の膜厚）で形成
される。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶ
Ｄ装置から外に取り出され、写真処理技術によりＮ(＋)
型半導体層ｄ０およびｉ型半導体層ＡＳは図２、図３お
よび図６に示すように独立した島状にパターニングされ
る。

【００２５】ｉ型半導体層ＡＳは、図２および図６に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減する。

【００２６】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００２７】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すればよい。なお、２つの薄膜トランジスタ
ＴＦＴ１、ＴＦＴ２に同時に欠陥が発生することは稀で
あり、このような冗長方式により点欠陥や線欠陥の確率
を極めて小さくすることができる。透明画素電極ＩＴＯ
１は第１導電膜ｄ１によって構成されており、この第１
導電膜ｄ１はスパッタリングで形成された透明導電膜
（Indium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０
００〜２０００Åの膜厚（この液晶表示装置では、１４
００Å程度の膜厚）で形成される。

【００２８】（ソース電極ＳＤ１、ドレイン電極ＳＤ
２）複数に分割された薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ
２とは、図２、図３および図７（図２の第１〜第３導電
膜ｄ１〜ｄ３のみを描いた平面図）に示すように、ｉ型
半導体層ＡＳ上にそれぞれ離隔して設けられている。

【００２９】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ(＋)型半導体層ｄ０に接触する下層側か
ら、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤ１の第２導電膜ｄ２
および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００３０】第２導電膜ｄ２はスパッタで形成したＣｒ
膜を用い、５００〜１０００Åの膜厚（この液晶表示装
置では、６００Å程度の膜厚）で形成する。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
(＋)型半導体層ｄ０との接触が良好である。Ｃｒ膜は後
述する第３導電膜ｄ３のＡｌがＮ(＋)型半導体層ｄ０に
拡散することを防止するいわゆるバリア層を構成する。
第２導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍ
ｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍｏ
Ｓｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いても
よい。

【００３１】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの膜厚（この液晶表示装置では、
４０００Å程度の膜厚）に形成される。Ａｌ膜はＣｒ膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および
映像信号線ＤＬの抵抗値を低減するように構成されてい
る。第３導電膜ｄ３として純Ａｌ膜の他にＳｉやＣｕを
添加物として含有させたＡｌ膜を用いてもよい。

【００３２】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００３３】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳ段差（第２導電膜ｇ２の膜厚、陽極酸化膜ＡＯＦの
膜厚、ｉ型半導体層ＡＳの膜厚およびＮ(＋)型半導体層
ｄ０の膜厚を加算した膜厚に相当する段差）に沿って構
成されている。具体的には、ソース電極ＳＤ１は、ｉ型
半導体層ＡＳの段差に沿って形成された第２導電膜ｄ２
と、この第２導電膜ｄ２の上部に形成した第３導電膜ｄ
３とで構成されている。ソース電極ＳＤ１の第３導電膜
ｄ３は第２導電膜ｄ２のＣｒ膜がストレスの増大から厚
く形成できず、ｉ型半導体層ＡＳの段差形状を乗り越え
られないので、このｉ型半導体層ＡＳを乗り越えるため
に構成されている。つまり、第３導電膜ｄ３は厚く形成
することでステップカバレッジを向上している。第３導
電膜ｄ３は厚く形成できるので、ソース電極ＳＤ１の抵
抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても
同様）の低減に大きく寄与している。

【００３４】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００３５】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、外部光（図３では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭは図８
のハッチングに示すようなパターンとされている。な
お、図８は図２におけるＩＴＯ膜からなる第１導電膜ｄ
１、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描い
た平面図である。遮光膜ＢＭは光に対する遮蔽性が高い
たとえばＡｌ膜やＣｒ膜等で形成されており、この液晶
表示装置ではＣｒ膜がスパッタリングで１３００Å程度
の膜厚に形成される。

【００３６】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜ＢＭは図８のハッチング部分で示すよ
うに、画素の周囲に形成され、つまり遮光膜ＢＭは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。したがって、各画
素の輪郭が遮光膜ＢＭによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜ＢＭはｉ型半導体層Ａ
Ｓに対する遮光とブラックマトリクスとの２つの機能を
もつ。

【００３７】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図２右下部分）
が遮光膜ＢＭによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。

【００３８】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００３９】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置にストライプ状に形成され
（図９）、染め分けられている（図９は図５の第１導電
膜膜ｄ１、遮光膜ＢＭおよびカラーフィルタＦＩＬのみ
を描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルタＦＩＬ
はそれぞれ、４５°、１３５°、クロスのハッチを施し
てある）。カラーフィルタＦＩＬは図８、図９に示すよ
うに透明画素電極ＩＴＯ１の全てを覆うように大き目に
形成され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透
明画素電極ＩＴＯ１のエッジ部分と重なるよう透明画素
電極ＩＴＯ１の周縁部より内側に形成されている。

【００４０】図２等に示す液晶表示装置の一部を示す概
略断面図である図１にも示すように、赤色カラーフィル
タＦＩＬ（Ｒ）はイエローフィルタ層ＹＥＦとレッドフ
ィルタ層ＲＥＦとを積層して形成され、緑色カラーフィ
ルタＦＩＬ（Ｇ）はイエローフィルタ層ＹＥＦとシアン
フィルタ層ＣＹＦとを積層して形成され、青色カラーフ
ィルタＦＩＬ（Ｂ）はシアンフィルタ層ＣＹＦとブルー
フィルタ層ＢＬＦとを積層して形成されている。

【００４１】このため、イエローフィルタ層ＹＥＦ、レ
ッドフィルタ層ＲＥＦ、シアンフィルタ層ＣＹＦ、ブル
ーフィルタ層ＢＬＦそれぞれの膜厚を変更することによ
り、カラーフィルタＦＩＬのＣＩＥ色度を変更すること
ができるから、色剤の種類、内添料を変更せずにカラー
フィルタＦＩＬのＣＩＥ色度を変更することができるの
で、カラーフィルタのＣＩＥ色度を自由にかつ頻繁に変
更したとしても、製造コストが高価となることがない。

【００４２】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術でイ
エローフィルタ層ＹＥＦ形成領域以外の染色基材を除去
する。この後、染色基材をイエロー染料で染め、固着処
理を施す。つぎに、同様な工程を施すことによって、シ
アンフィルタ層ＣＹＦ、レッドフィルタ層ＲＥＦ、ブル
ーフィルタ層ＢＬＦを順次形成する。

【００４３】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００４４】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。コモン電圧
Ｖcomは映像信号線ＤＬに印加されるロウレベルの駆動
電圧Ｖｄminとハイレベルの駆動電圧Ｖｄmaxとの中間電
位である。

【００４５】（ゲート端子ＧＴＭ）図１は表示マトリク
スの走査信号線ＧＬからその外部接続端子であるゲート
端子ＧＴＭまでの接続構造を示す図であり、(Ａ)は平面
であり、(Ｂ)は(Ａ)のＢ−Ｂ切断線における断面を示し
ている。なお、同図は図５のマトリクスを基準にすれば
下部透明ガラス基板ＳＵＢ１の左端付近を示すものであ
る。

【００４６】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。したがって、このホトレジストは陽極酸化後除去さ
れ、図に示すマスクパターンＡＯは完成品としては残ら
ないが、ゲート配線ＧＬには断面図に示すように陽極酸
化膜ＡＯＦが選択的に形成されるので、その軌跡が残
る。平面図において、ホトレジストの境界線ＡＯを基準
にして左側はレジストで覆い陽極酸化をしない領域、右
側はレジストから露出され陽極酸化される領域である。
陽極酸化された第２導電膜ｇ２は表面にその酸化物Ａｌ
₂Ｏ₃膜すなわち陽極酸化膜ＡＯＦが形成され、下方の導
電部は体積が減少する。もちろん、陽極酸化はその導電
部が残るように適切な時間、電圧などを設定して行われ
る。マスクパターンＡＯは走査信号線ＧＬに単一の直線
では交差せず、クランク状に折れ曲がって交差させてい
る。このため、走査信号線ＧＬの段差部と交差するホト
レジスト部分から剥離が始まり、陽極酸化電圧により第
２導電膜ｇ２の溶断が発生しても、その溶断はホトレジ
スト膜の端面に沿って進行するため、第２導電膜ｇ２の
溶断はクランク状の部分で止まる。したがって、陽極酸
化時に走査信号線ＧＬが断線するのを防止することがで
きる。

【００４７】なお、この実施例では、第２導電膜ｇ２上
のホトレジパタンを、クランク形状で構成したが、この
形状にとらわれるものではない。要はホトレジパタンに
剥離が発生し進行する時に、これを止める形状なら矩
形、三角形、円形、台形等の単独または組合せで構成し
てもよい。

【００４８】図(Ａ)中第２導電膜ｇ２は、判り易くする
ためハッチを施してあるが、陽極酸化されない領域は櫛
状にパターニングされている。これは、第２導電膜ｇ２
の幅が広いと表面にホイスカが発生するので、１本１本
の幅は狭くし、それらを複数本並列に束ねた構成とする
ことにより、ホイスカの発生を防ぎつつ、断線の確率や
導電率の犠牲を最低限に押さえる狙いである。したがっ
て、この液晶表示装置では櫛の根本に相当する部分もマ
スクパターンＡＯに沿ってずらしている。

【００４９】ゲート端子ＧＴＭは酸化シリコン膜ＳＩＯ
と接着性の良いＣｒ膜からなる第１導電膜ｇ１と、さら
にその表面を保護し透明画素電極ＩＴＯ１と同レベル
（同層、同時形成）の透明な第１導電層ｄ１とで構成さ
れている。なお、ゲート絶縁膜ＧＩ上およびその側面部
に形成された第２導電膜ｄ２および第３導電膜ｄ３は、
第３導電膜ｄ３や第２導電膜ｄ２のエッチング時にピン
ホール等が原因で第２導電膜ｇ２や第１導電膜ｇ１が一
緒にエッチングされないようその領域をホトレジストで
覆っていた結果として残っているものである。また、ゲ
ート絶縁膜ＧＩを乗り越えて右方向に延長された第１導
電膜ｄ１は同様な対策を更に万全とさせたものである。

【００５０】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置するゲート端子Ｇ
ＴＭはそれらから露出し外部回路との電気的接触ができ
るようになっている。図では、走査信号線ＧＬとゲート
端子ＧＴＭの一つの対のみが示されているが、実際はこ
のような対が図で上下に複数本並べられ、図でゲート端
子ＧＴＭの左端は、製造過程では、下部透明ガラス基板
ＳＵＢ１の切断領域を越えて延長され、短絡される。製
造過程におけるこのような短絡は陽極酸化時の給電と、
配向膜ＯＲＩ１のラビング時等の静電破壊防止に役立
つ。

【００５１】（ドレイン端子ＤＴＭ）図１０は映像信号
線ＤＬからその外部接続端子であるドレイン端子ＤＴＭ
までの接続を示す図であり、(Ａ)はその平面を示し、
(Ｂ)は(Ａ)のＢ−Ｂ切断線における断面を示す。同図
は、図５のマトリクスを基準にすれば下部透明ガラス基
板ＳＵＢ１の上端部および下端部を示しており、便宜上
方向は変えてあるが左端方向が下部透明ガラス基板ＳＵ
Ｂ１の上端部または下端部に該当する。

【００５２】ＴＳＴｄは検査端子であり、検査端子ＴＳ
Ｔｄには外部回路は接続されない。検査端子ＴＳＴｄと
ドレイン端子ＤＴＭとは上下方向に千鳥状に複数交互に
配列され、検査端子ＴＳＴｄは図に示すとおり下部透明
ガラス基板ＳＵＢ１の端部に到達することなく終端して
いるが、ドレイン端子ＤＴＭは下部透明ガラス基板ＳＵ
Ｂ１の切断線を越えて更に延長され、製造過程中は静電
破壊防止のためその全てが互いに短絡される。図中検査
端子ＴＳＴｄが存在する映像信号線ＤＬのマトリクスを
挟んで反対側にはドレイン端子ＤＴＭが接続され、逆に
ドレイン端子ＤＴＭが存在する映像信号線ＤＬのマトリ
クスを挟んで反対側には検査端子ＴＳＴｄが接続され
る。

【００５３】ドレイン端子ＤＴＭは前述したゲート端子
ＧＴＭと同様な理由でＣｒ膜からなる第１導電膜ｇ１お
よびＩＴＯ膜からなる第１導電膜ｄ１の２層で形成され
ており、ゲート絶縁膜ＧＩを除去した部分で映像信号線
ＤＬと接続されている。ゲート絶縁膜ＧＩの端部上に形
成された半導体層ＡＳはゲート絶縁膜ＧＩの縁をテーパ
状にエッチングするためのものである。ドレイン端子Ｄ
ＴＭ上では外部回路との接続を行なうため保護膜ＰＳＶ
１はもちろんのこと取り除かれている。ＡＯは前述した
陽極酸化マスクであり、その境界線はマトリクス全体を
を大きく囲むように形成され、図では陽極酸化マスクＡ
Ｏの境界線から左側がマスクで覆われるが、この図で覆
われない部分には第２導電膜ｇ２が存在しないので、こ
のパターンは直接は関係しない。

【００５４】（保持容量素子Ｃaddの構造）透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００５５】保持容量素子Ｃaddは、図６からも明らか
なように、走査信号線ＧＬの第２導電膜ｇ２の幅を広げ
た部分に形成されている。なお、映像信号線ＤＬと交差
する部分の第２導電膜ｇ２は映像信号線ＤＬとの短絡の
確率を小さくするため細くされている。保持容量素子Ｃ
addの電極ＰＬ１の段差部において透明画素電極ＩＴＯ
１が断線しても、その段差をまたがるように形成された
第２導電膜ｄ２および第３導電膜ｄ３で構成された島領
域によってその不良は補償される。この島領域は、開口
率を低下しないように、できる限り小さく構成する。

【００５６】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図１１に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００５７】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序にしたが
って付加されている。

【００５８】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００５９】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００６０】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６１】（保持容量素子Ｃaddの等価回路とその動
作）図２に示される画素の等価回路を図１２に示す。図
１２において、Ｃgsは薄膜トランジスタＴＦＴのゲート
電極ＧＴとソース電極ＳＤ１との間に形成される寄生容
量である。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩおよび
陽極酸化膜ＡＯＦである。Ｃpixは透明画素電極ＩＴＯ
１（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）と
の間に形成される液晶容量である。液晶容量Ｃpixの誘
電体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ
１、ＯＲＩ２である。Ｖlcは中点電位である。

【００６２】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００６３】 ΔＶlc＝{Ｃgs／(Ｃgs＋Ｃadd＋Ｃpix)}×ΔＶg ここで、ΔＶlcはΔＶgによる中点電位の変化分を表わ
す。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の原
因となるが、保持容量Ｃaddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子Ｃ
addは放電時間を長くする作用もあり、薄膜トランジス
タＴＦＴがオフした後の映像情報を長く蓄積する。液晶
ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。

【００６４】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００６５】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００６６】（保持容量素子Ｃadd電極線の結線方法）
保持容量電極線としてのみ使用される初段の走査信号線
ＧＬ（Ｙ₀）は、図１１に示すように、共通透明画素電
極ＩＴＯ２（Ｖcom）に接続する。上部透明ガラス基板
ＳＵＢ２の共通透明画素電極ＩＴＯ２は、前述したよう
に、液晶表示装置の周縁部において銀ペースト材によっ
て下部透明ガラス基板ＳＵＢ１の外部引出配線に接続さ
れているので、初段の走査信号線ＧＬ（Ｙ₀）は下部透
明ガラス基板ＳＵＢ１側でその外部引出配線に接続すれ
ば良い。あるいは、初段の保持容量電極線Ｙ₀は最終段
の走査信号線Ｙendに接続、Ｖcom以外の直流電位点（交
流接地点）に接続するかまたは垂直走査回路Ｖから１つ
余分に走査パルスＹ₀を受けるように接続してもよい。

【００６７】（製造方法）つぎに、上述した液晶表示装
置の下部透明ガラス基板ＳＵＢ１側の製造方法について
図１３〜図１５を参照して説明する。なお同図におい
て、中央の文字は工程名の略称であり、左側は図３に示
す画素部分、右側は図１に示すゲート端子付近の断面形
状でみた加工の流れを示す。工程Ｄを除き工程Ａ〜工程
Ｉは各写真処理に対応して区分けしたもので、各工程の
いずれの断面図も写真処理後の加工が終わりフォトレジ
ストを除去した段階を示している。なお、写真処理とは
本説明ではフォトレジストの塗布からマスクを使用した
選択露光を経てそれを現像するまでの一連の作業を示す
ものとし、繰返しの説明は避ける。以下区分けした工程
に従って、説明する。

【００６８】工程Ａ（図１３）７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のＣｒ膜からなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スライン（図示せず）、ドレイン端子ＤＴＭを短絡する
バスライン（図示せず）、陽極酸化バスラインに接続さ
れた陽極酸化パッド（図示せず）を形成する。

【００６９】工程Ｂ（図１３）膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００７０】工程Ｃ（図１３）写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に下部透明ガラス基板ＳＵＢ１
を浸漬し、陽極酸化電流密度が０.５ｍＡ／ｃｍ²になる
ように調整する（定電流陽極酸化）。つぎに、所定のＡ
ｌ₂Ｏ₃膜厚が得られるのに必要な陽極酸化電圧１２５Ｖ
に達するまで陽極酸化を行なう。その後、この状態で数
１０分保持することが望ましい（定電圧陽極酸化）。こ
れは均一な陽極酸化膜ＡＯＦを得る上で大事なことであ
る。それによって、第２導電膜ｇ２を陽極酸化され、走
査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に膜
厚が１８００Åの陽極酸化膜ＡＯＦが形成される。

【００７１】工程Ｄ（図１４）プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化シリコン膜
を設け、プラズマＣＶＤ装置にシランガス、水素ガスを
導入して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設け
たのち、プラズマＣＶＤ装置に水素ガス、ホスフィンガ
スを導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜
を設ける。

【００７２】工程Ｅ（図１４）写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜を選択的にエッチングすることにより、ｉ型半導体層
ＡＳの島を形成する。

【００７３】工程Ｆ（図１４）写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化シリコン膜を選択的にエッチングする。

【００７４】工程Ｇ（図１５）膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００７５】工程Ｈ（図１５）膜厚が６００ÅのＣｒ膜からなる第２導電膜ｄ２をスパ
ッタリングにより設け、さらに膜厚が４０００ÅのＡｌ
−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−
Ｃｕ等からなる第３導電膜ｄ３をスパッタリングにより
設ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な
液でエッチングし、第２導電膜ｄ２を工程Ａと同様な液
でエッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、
ドレイン電極ＳＤ２を形成する。つぎに、ドライエッチ
ング装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ(＋)型非晶質
Ｓｉ膜をエッチングすることにより、ソースとドレイン
間のＮ(＋)型半導体層ｄ０を選択的に除去する。

【００７６】工程Ｉ（図１５）プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化シリコン膜を設
ける。写真処理後、ドライエッチングガスとしてＳＦ₆
を使用した写真蝕刻技術で窒化シリコン膜を選択的にエ
ッチングすることによって、保護膜ＰＳＶ１を形成す
る。

【００７７】図１７はこの発明に係る他の液晶表示装置
の一部を示す概略断面図である。図に示すように、この
液晶表示装置においては、赤色カラーフィルタＦＩＬ
（Ｒ）のイエローフィルタ層ＹＥＦと緑色カラーフィル
タＦＩＬ（Ｇ）のイエローフィルタ層ＹＥＦとが同一層
であり、緑色カラーフィルタＦＩＬ（Ｇ）のシアンフィ
ルタ層ＣＹＦと青色カラーフィルタＦＩＬ（Ｂ）のシア
ンフィルタ層ＣＹＦとが同一層である。

【００７８】図１８はこの発明に係る他の液晶表示装置
の一部を示す概略断面図である。図に示すように、この
液晶表示装置においては、青色カラーフィルタＦＩＬ
（Ｂ）のブルーフィルタ層ＢＬＦがシアンフィルタ層Ｃ
ＹＦより上部ガラス透明基板ＳＵＢ２側に設けられてい
る。

【００７９】図１９はこの発明に係る他の液晶表示装置
の一部を示す概略断面図である。図に示すように、この
液晶表示装置においては、青色カラーフィルタＦＩＬ
（Ｂ）のブルーフィルタ層ＢＬＦがシアンフィルタ層Ｃ
ＹＦより上部ガラス透明基板ＳＵＢ２側に設けられ、赤
色カラーフィルタＦＩＬ（Ｒ）のイエローフィルタ層Ｙ
ＥＦと緑色カラーフィルタＦＩＬ（Ｇ）のイエローフィ
ルタ層ＹＥＦとが同一層であり、緑色カラーフィルタＦ
ＩＬ（Ｇ）のシアンフィルタ層ＣＹＦと青色カラーフィ
ルタＦＩＬ（Ｂ）のシアンフィルタ層ＣＹＦとが同一層
である。

【００８０】

【発明の効果】以上説明したように、この発明に係る液
晶表示装置においては、異なる色のフィルタ層それぞれ
の膜厚を変更することにより、カラーフィルタのＣＩＥ
色度を変更することができるから、カラーフィルタのＣ
ＩＥ色度を自由にかつ頻繁に変更したとしても、製造コ
ストが高価となることがない。このように、この発明の
効果は顕著である。

【図面の簡単な説明】

【図１】図２等に示す液晶表示装置の一部を示す概略断
面図である。

【図２】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。

【図３】図２の３−３切断線における１画素とその周辺
を示す断面図である。

【図４】図２の４−４切断線における保持容量素子Ｃad
dの断面図である。

【図５】図２に示す画素を複数配置した液晶表示部の要
部平面図である。

【図６】図２に示す画素の導電膜ｇ２、ｉ型半導体層Ａ
Ｓのみを描いた平面図である。

【図７】図２に示す画素の導電膜ｄ１、ｄ２、ｄ３のみ
を描いた平面図である。

【図８】図２に示す画素の画素電極層、遮光膜およびカ
ラーフィルタ層のみを描いた平面図である。

【図９】図５に示す画素配列の画素電極層、遮光膜およ
びカラーフィルタ層のみを描いた要部平面図である。

【図１０】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。

【図１１】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。

【図１２】図２に示す画素の等価回路図である。

【図１３】下部透明ガラス基板ＳＵＢ１側の工程Ａ〜Ｃ
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。

【図１４】下部透明ガラス基板ＳＵＢ１側の工程Ｄ〜Ｆ
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。

【図１５】下部透明ガラス基板ＳＵＢ１側の工程Ｇ〜Ｉ
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。

【図１６】ゲート端子ＧＴＭと走査信号線ＧＬとの接続
部近辺を示す平面と断面の図である。

【図１７】この発明に係る他の液晶表示装置の一部を示
す概略断面図である。

【図１８】この発明に係る他の液晶表示装置の一部を示
す概略断面図である。

【図１９】この発明に係る他の液晶表示装置の一部を示
す概略断面図である。

【図２０】従来の液晶表示装置の一部を示す概略断面図
である。

【符号の説明】

ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ型半導体層ＳＤ…ソース電極またはドレイン電極、ＰＳＶ…保護
膜、ＢＭ…遮光膜ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…透明
画素電極ｇ、ｄ…導電膜、Ｃadd…保持容量素子、ＡＯＦ…陽極
酸化膜ＡＯ…陽極酸化マスク、ＧＴＭ…ゲート端子、ＤＴＭ…
ドレイン端子ＦＩＬ…カラーフィルタ、ＲＥＦ…レッドフィルタ層ＹＥＦ…イエローフィルタ層、ＣＹＦ…シアンフィルタ
層ＢＬＦ…ブルーフィルタ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者松山茂千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者青木晃千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】カラーフィルタを有する液晶表示装置にお
いて、上記カラーフィルタを異なる色のフィルタ層を積
層して形成したことを特徴とする液晶表示装置。