JPH07175084A - 液晶表示装置及びその製造方法 - Google Patents

液晶表示装置及びその製造方法

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JPH07175084A
JPH07175084A JP32155593A JP32155593A JPH07175084A JP H07175084 A JPH07175084 A JP H07175084A JP 32155593 A JP32155593 A JP 32155593A JP 32155593 A JP32155593 A JP 32155593A JP H07175084 A JPH07175084 A JP H07175084A
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signal line
substrate
video signal
electrode
liquid crystal
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JP32155593A
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Kikuo Ono
記久雄 小野
Kazuhiro Ogawa
和宏 小川
Takashi Suzuki
隆 鈴木
Koichi Abu
恒一 阿武
Hiroki Sakuta
弘樹 作田
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】ＴＦＴ基板製作時の工程数を削減できると同時
に製造歩留まりの高い液晶表示装置及びその製造方法を
提供すること。 【構成】映像信号線は透明導電膜で形成されると共に薄
膜トランジスタまで延びてドレイン電極を構成し、画素
電極は透明導電膜で形成されると共に薄膜トランジスタ
まで延びてソース電極を構成するようにした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（ＴＦ
Ｔ）を使用したアクティブマトリクス駆動型液晶表示装
置およびその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス方式の液晶表示装
置は、表示パネルにマトリクス状に配列された複数の画
素電極の各々に対応してスイッチング素子を設けたもの
で、時分割駆動方式を採用している単純マトリクス方式
と較べてアクティブ方式はコントラストが良く特にカラ
ー表示では欠かせない技術になっている。
【０００３】アクティブマトリクス方式の液晶表示装置
を実現する上で解決すべき課題は、ガラスなどの透明基
板上にＴＦＴ，走査信号線，映像信号線，画素電極を形
成したＴＦＴ基板の製造コストを低減することである。
これについては、特開昭62−32651 号公報に薄膜トラン
ジスタの半導体層とゲート絶縁膜を同一パターンで同時
に形成することにより、ホトリソグラフィー工程の低減
を図ることができる旨記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、特開昭
62−32651 号公報に開示された方法では、薄膜トランジ
スタの部分で半導体層とゲート絶縁膜が同じ形状で島状
にパターニングされているため、ドレイン電極あるいは
ソース電極が正常なパターンで形成されない場合、島状
パターンの側面に沿って両電極とゲート電極とが短絡す
る線欠陥不良が増加する。
【０００５】さらに、走査信号線と映像信号線の交差部
では、両信号線は半導体層とゲート絶縁膜が同じ形状で
形成された島状パターンを介して分離されているため、
映像信号線（ドレインライン）は島状パターンの部分で
大きな段差を乗り越えて配線される必要があり、パター
ン周辺部の段差で断線しやすくなるなどの欠点がある。
【０００６】本発明の目的は、ＴＦＴ基板製作時の工程
数を削減できると同時に製造歩留まりの高い液晶表示装
置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、一方の表面上に、一方向に延びる複数の走査信号線
と、走査信号線と交差する方向に延び走査信号線と絶縁
された複数の映像信号線，隣接する走査信号線と隣接す
る映像信号線とで包囲された領域に両信号線から離れて
配置された画素電極，走査信号線と映像信号線の各交差
点付近に配置されゲート電極が走査信号線に、ドレイン
電極が映像信号線に、ソース電極が画素電極にそれぞれ
接続された薄膜トランジスタを形成したＴＦＴ基板と、
ＴＦＴ基板の一方の表面との対向面に共通電極を形成し
た対向基板と、ＴＦＴ基板と対向基板との間に挾持され
た液晶層とを具備する液晶表示装置において、映像信号
線は透明導電膜で形成されると共に薄膜トランジスタま
で延びてドレイン電極を構成し、画素電極は透明導電膜
で形成されると共に薄膜トランジスタまで延びてソース
電極を構成するようにした。また、映像信号線は透明導
電膜の下層に半導体層及び絶縁層を有すると共に、この
半導体層，絶縁層は薄膜トランジスタまで延びてそれぞ
れ能動層，ゲート絶縁膜を構成するようにした。
【０００８】さらに、前記液晶表示装置の製造方法にお
いて、ＴＦＴ基板が、透明基板上に所定パターンを有す
る走査信号線及びゲート電極を形成する第１の工程と、
透明基板，走査信号線及びゲート電極上に絶縁層及び半
導体層を順次形成する第２の工程と、絶縁層及び半導体
層を選択エッチングして、一部が走査信号線及びゲート
電極上に位置する薄膜トランジスタの半導体領域を形成
する第３の工程と、透明基板，走査信号線，半導体層上
に透明導電膜を形成する第４の工程と、透明導電膜を選
択エッチングして映像信号線，画素電極，ドレイン電極
及びソース電極を形成する第５の工程とによって製造さ
れるようにした。
【０００９】
【作用】従来画素電極と異なる材料で構成されていたソ
ース電極，ドレイン電極及び映像信号線を画素電極と同
じ透明導電材料で構成し、これらを同時に形成すること
により工程数を削減でき、それにともなって製造歩留ま
りが高くなる。
【００１０】また、映像信号線を構成する透明導電膜の
下層に薄膜トランジスタの能動層及びゲート絶縁膜まで
延びた半導体層，絶縁層を有するため、透明導電膜が映
像信号線に沿って乗り越えるべき段差は小さく、断線が
大幅に低減する。
【００１１】
【実施例】以下、本発明の液晶表示装置及びその製造方
法を具体的な実施例を用いて説明する。
【００１２】（実施例１） 《マトリクス部》図１に本実施例のアクティブマトリク
ス液晶表示装置における表示パネルのマトリクス部(表
示部)の断面構造を示す。表示パネルは、透明ガラス基
板ＳＵＢ１の一方の表面に薄膜トランジスタＴＦＴや画
素電極ＩＴＯ１，各種配線などを形成したＴＦＴ基板Ｔ
ＦＴＳＵＢと、別の透明ガラス基板ＳＵＢ２の一方の表
面に共通電極ＩＴＯ２やカラーフィルタＦＩＬ，ブラッ
クマトリクスＢＭなどを形成した対向基板ＯＰＳＵＢ
と、両基板を対向させてその間隙に充填した液晶層ＬＣ
とから構成される。
【００１３】画素電極ＩＴＯ１と共通電極ＩＴＯ２との
間に画像信号電圧を印加して両電極間の液晶層ＬＣの電
気光学的状態を制御し、表示パネルのこの部分の光透過
状態を変化させ、所定の画像を表示する。
【００１４】液晶パネルの対向基板ＯＰＳＵＢ側にはバ
ックライトが設置され、液晶パネルの画素部を透過する
光をＴＦＴ基板ＴＦＴＳＵＢ側から観察する。
【００１５】なお、以下で説明する図面では、同一機能
を有する部分に同一符号を付ける。 《ＴＦＴ基板》図２は、ＴＦＴ基板ＴＦＴＳＵＢを構成
する各層の平面パターンを示す図であり、一画素とその
周辺の領域を示す。図１は、図２の１−１切断線におけ
る断面図である。また、図３，図４及び図５は、それぞ
れ図２の３−３切断線，４−４切断線及び５−５切断線
における断面図である。
【００１６】次に、図１〜図５を用いてＴＦＴ基板ＴＦ
ＴＳＵＢの構造を詳しく説明する。ＴＦＴ基板の表面に
は互いに平行複数のゲートライン（走査信号線または水
平信号線）ＧＬと、ゲートラインと交差するように形成
された互いに平行複数のデータライン（映像信号線また
は垂直信号線）ＤＬが設けられている。隣接する２本の
ゲートラインＧＬと、隣接する２本のデータラインＤＬ
で囲まれた領域が画素領域となり、この領域には略全面
に画素電極ＩＴＯ１が形成されている。スイッチング素
子としての薄膜トランジスタＴＦＴ（図２の破線で示し
た領域）は各画素電極に対応してゲートライン上に形成
され、そのソース電極ＳＤ１が画素電極に接続される。
ゲートラインＧＬに与えられた走査電圧はゲートライン
の一部で構成されるＴＦＴのゲート電極に印加されてＴ
ＦＴがＯＮ状態となり、この時データラインＤＬに供給
された画像信号がＴＦＴのドレイン電極ＳＤ２に入力さ
れ、ソース電極ＳＤ１を介して画素電極ＩＴＯ１に書き
込まれる。
【００１７】《薄膜トランジスタＴＦＴ》図１に示すよ
うに、透明ガラス基板ＳＵＢ１の両面にはディップ処理
等により酸化シリコン膜ＳＩＯが設けられる。透明ガラ
ス基板ＳＵＢ１表面の酸化シリコン膜上にはゲートライ
ンＧＬが形成され、その上に後述のように絶縁膜，半導
体層などが形成され薄膜トランジスタＴＦＴが構成され
る。薄膜トランジスタは、ゲートラインＧＬにバイアス
電圧を印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアス電圧をゼロにすると、チャネル
抵抗は大きくなるように動作する。
【００１８】ゲートラインＧＬの一部であるゲート電極
上に窒化シリコンからなるゲート絶縁膜ＧＩを設け、そ
の上に意図的に不純物を添加していない非晶質シリコン
からなるｉ型半導体層ＡＳ及び不純物を添加した非晶質
シリコンからなるＮ（＋）型半導体層ｄ０を形成し、さ
らにその上にソース電極ＳＤ１、ドレイン電極ＳＤ２を
形成し、薄膜トランジスタとする。ゲート絶縁膜ＧＩ及
びｉ型半導体層ＡＳは、ほぼ同じ平面パターンに形成さ
れる。ｉ型半導体層ＡＳが薄膜トランジスタの能動層を
構成する。
【００１９】絶縁膜ＧＩとしては、例えばプラズマＣＶ
Ｄで形成された窒化シリコン膜が選ばれ、２０００〜４
０００Åの厚さに（本実施例では、３５００Å程度）形
成される。
【００２０】ｉ型半導体層ＡＳは、２００〜２５００Å
の厚さ（本実施例では、２０００Å程度）で形成され
る。Ｎ（＋）型半導体層ｄ０はｉ型半導体層ＡＳとオー
ミックコンタクトを形成するために設けられ、リン
（Ｐ）をドープした非晶質シリコン半導体で形成され
る。
【００２１】ソース電極，ドレイン電極の呼称は本来そ
の間のバイアスの極性によって決められる。本発明の液
晶表示装置では、動作中にその極性が反転するのでソー
ス電極，ドレイン電極が入れ替わるが、以下の説明で
は、便宜上一方をソース電極，他方をドレイン電極と固
定して呼ぶことにする。
【００２２】ソース電極ＳＤ１，ドレイン電極ＳＤ２の
それぞれは、Ｎ（＋）型半導体層ｄ０上に形成され、第
１導電膜ｄ１，第２導電膜ｄ２の積層膜により構成され
ている。第１導電膜ｄ１は厚さ１０〜８０Å（本実施例
では、５０Å程度）のモリブデンシリサイド(ＭｏＳｉ)
膜、第２の導電膜ｄ２は酸化インジウム錫(Indium-Tin-
Oxide、以下略してＩＴＯと呼ぶ）などの透明導電膜Ｉ
ＴＯ１でそれぞれ形成される。ＭｏＳｉからなる第１導
電膜ｄ１はＮ（＋）型半導体層ｄ０と透明導電膜ＩＴＯ
１（ｄ２）との整流特性を良好にする目的で使用され
る。第１導電膜ｄ１は、Ｍｏ以外の高融点金属（Ｔｉ，
Ｔａ，Ｗ）のシリサイドで形成されても良い。薄膜トラ
ンジスタ部（図２の破線で示した領域）では、Ｎ（＋）
型半導体層ｄ０及びソース電極ＳＤ１，ドレイン電極Ｓ
Ｄ２のそれぞれを構成する第１導電膜ｄ１，第２導電膜
ｄ２はほぼ同一の平面パターンである。これにより薄膜
トランジスタＴＦＴのチャネル長（ソース電極とドレイ
ン電極の間のｉ型半導体層領域すなわち能動領域の長さ
で、動作電流を制御するパラメータ）を精度良く制御で
きる。
【００２３】《画素電極》画素電極は透明導電膜ＩＴＯ
１で形成され、薄膜トランジスタのソース電極ＳＤ１に
接続され、これを構成する第２導電膜ｄ２と一体的に形
成される。透明導電膜ＩＴＯ１はＩＴＯのスパッタリン
グ膜によって形成され、その厚さは700〜３０００Å
（本実施例では１４００Å程度）である。
【００２４】《ゲート電極（ゲートラインＧＬ）》図
１，図３に示すように、ゲートラインＧＬは、単層の導
電膜ｇ１で形成されている。導電膜ｇ１としては例えば
スパッタで形成されたクロム（Ｃｒ）膜が用いられ、１
０００〜２５００Åの厚さに（本実施例では、１２００
Å程度）形成される。また、図２からわかるようにゲー
トラインＧＬはデータラインＤＬとの交差部付近で中央
が除去されて二俣に分岐している。通常ゲートラインＧ
ＬとデータラインＤＬの交差部では、絶縁膜によって両
ラインが互いに電気的に絶縁されている。しかし何らか
の原因でこの部分の二俣のラインの一方がデータライン
ＤＬと短絡した場合、短絡部をレーザを用いて切断し、
他方の（切断されない）ラインによって信号伝送を行う
ようにする。これにより、ライン欠陥とならず正常に動
作させることができる。
【００２５】《データラインＤＬ》図２，図４，図５に
示すように、データラインＤＬは、透明ガラス基板ＳＵ
Ｂ１上に導電膜ｇ１を島状（隣り合ったゲートラインＧ
Ｌの間に形成した短冊状のパターン)に形成し、その上
に絶縁膜ＧＩ，ｉ型半導体層ＡＳ，Ｎ(＋）型半導体層
ｄ０を積層し、さらにｉ型半導体層ＡＳ及びＮ（＋）型
半導体層ｄ０の表面をＭｏＳｉからなる第１導電膜ｄ１
で覆い、絶縁膜ＧＩの側面及び第１導電膜ｄ１の上面，
側面を透明導電膜ＩＴＯ１で覆った構成となっている。
これらのうち主として電気伝導に寄与し、信号を伝達す
るのは導電膜ｇ１と透明導電膜ＩＴＯ１である。
【００２６】データラインＤＬを構成する導電膜ｇ１は
Ｃｒからなり上層のＩＴＯからなる第２導電膜ｄ２と電
気的に接触している。これにより、データラインＤＬの
抵抗はほぼ導電膜ｇ１と第２導電膜ｄ２の並列抵抗とな
るためデータラインＤＬの配線抵抗を低減でき、映像信
号の伝送速度を大きくできる。データラインＤＬを構成
する導電膜ｇ１は、ゲートラインＧＬと同時に形成さ
れ、ゲートラインＧＬとは電気的に接続しないよう分離
されている。
【００２７】透明導電膜ＩＴＯ１で第１導電膜ｄ１上部
及び側面を被覆する構造により、データラインＤＬの配
線幅を狭く設定できるため、その分画素電極を大きくし
て表示装置の開口率を大きくでき、明るい画面を得るこ
とができる。
【００２８】図２からわかるように、薄膜トランジスタ
ＴＦＴを構成する絶縁膜ＧＩ，ｉ型半導体層ＡＳ，Ｎ
（＋）型半導体層ｄ０，ＭｏＳｉ膜ｄ１及び透明導電膜
ＩＴＯ１はそれぞれデータラインＤＬにまで延在され、
これらの各層（膜）は薄膜トランジスタ領域からデータ
ラインにかけて一つにつながったパターンを形成してい
る。ＭｏＳｉ膜ｄ１の膜厚は上述のように非常に薄いた
め、絶縁膜ＧＩ及びｉ型半導体層ＡＳはほぼ同じ平面形
状となっている（図４参照）。データライン上の透明導
電膜ＩＴＯ１は、薄膜トランジスタのソース電極，ドレ
イン電極及び画素電極を構成する透明導電膜ＩＴＯ１と
同時に形成される。
【００２９】図４は隣り合うデータラインＤＬ間の断面
図である。ＩＴＯからなる第２導電膜ｄ２は第１導電層
ｄ１，Ｎ（＋）型半導体層ｄ０，ｉ型半導体層ＡＳ及び
絶縁膜ＧＩの上に形成され、データラインの幅方向の両
側では第１導電膜ｇ１上にある。透明導電膜ＩＴＯはガ
ラス基板上よりも半導体やシリサイドの上に形成された
方が抵抗が低く、ウェットエッチングが容易な大きな結
晶粒ができ、そのためにデータラインの低抵抗化とエッ
チング残渣の低減（点欠陥低減）が可能である。
【００３０】また、図１に示すようにゲートラインＧＬ
とソース電極ＳＤ１およびドレイン電極ＳＤ２が重なる
領域ではｉ型半導体層ＡＳの輪郭線とソース電極ＳＤ１
およびドレインＳＤ２の輪郭線間の距離ｄを大きくして
いるため残渣低減の効果がさらに大きく、またゲートラ
インＧＬとデータラインＤＬ，ソース電極ＳＤ１，ドレ
イン電極ＳＤ２のショートによる線欠陥を大きく低減で
きる特徴がある。
【００３１】データラインＤＬが上記のようにｉ型半導
体層ＡＳ及び絶縁膜ＧＩを含む積層膜で構成されること
はゲートラインＧＬとデータラインＤＬの交差部におい
て、両者を絶縁分離し断線や短絡に伴う線欠陥を低減す
る。以下、これを説明する。図２の５−５切断線の断面
構造図である図５に見るように、データラインＤＬは透
明導電極ＩＴＯ１（ｄ２），ＭｏＳｉの第１導電膜ｄ１
その下部にはＮ(＋)型半導体層ｄ０，ｉ型半導体層ＡＳ
及び絶縁膜ＧＩが形成され、その下部に第１導電層ｇ１
がある。このため、データラインＤＬがその配線に沿っ
て乗り越えるべき段差は、ゲートラインＧＬを構成する
導電膜ｇ１のみで、例えば、特開昭62−32651 号に記載
のようにゲートラインＧＬとデータラインＤＬの交差領
域にのみに絶縁層及び半導体層を島状に形成した場合に
比べて、データラインＤＬの配線方向の段差が少ない。
断線確率は段差が増加すると共に高くなるため、本実施
例ではデータラインの断線確率は小さくなる。また、Ｎ
（＋）型半導体層ｄ０と高融点金属シリサイドである第
１導電膜ｄ１（本実施例ではＭｏＳｉ）はＮ(＋)半導体
層ｄ０との熱界面反応で形成されたものであるため接着
力が向上し、断線確率はさらに低減する。
【００３２】同様な理由により、ゲートラインＧＬのパ
ターン周縁部とソース電極ＳＤ１及びドレイン電極ＳＤ
２の交差部においても、断線や短絡に伴う欠陥が低減す
る。 《保護膜ＰＳＶ１》図１，図２，図４に示すように、Ｔ
ＦＴ基板ＴＦＴＳＵＢの薄膜トランジスタを形成した側
の表面は、画素電極ＩＴＯ１の中央部、及び後述のよう
にＴＦＴ基板の周辺部に設けられたゲート端子部及びド
レイン端子部などを除いて保護膜ＰＳＶ１で覆われる。
【００３３】保護膜ＰＳＶ１は主に薄膜トランジスタＴ
ＦＴを湿気等から保護するために形成され、透明性が高
くしかも耐湿性の良い材料を使用する。例えば、保護膜
PSV1はプラズマＣＶＤにより厚さ１μｍ程度の酸化シリ
コン膜や窒化シリコン膜で形成される。一般には、保護
膜ＰＳＶ１はプラズマＣＶＤ装置などの真空装置で形成
されるが、エポキシ樹脂などの有機系材料を塗布して形
成してもよく、この場合スループットが向上する。
【００３４】図１１は表示パネルの角部の拡大平面図
（ＴＦＴ基板ＴＦＴＳＵＢと対向基板ＯＰＳＵＢを互い
に重ね合わせた状態を示す）である。同図に示すよう
に、保護膜ＰＳＶ１は表示パネル中央のマトリクス部
(表示部)ＡＲの全体を囲むように形成され、周辺部では
外部の駆動回路との接続を行う外部接続端子ＤＴＭ，Ｇ
ＴＭの一部あるいは全部を露出するように除去される。
また後述の対向基板OPSUB 表面に形成された共通電極Ｃ
ＯＭをＴＦＴ基板ＴＦＴＳＵＢの外部接続端子接続用の
引出配線ＩＮＴに銀ペーストＡＧＰを用いて接続する部
分からも保護膜が除去されている。
【００３５】《ゲート端子部》図６はＴＦＴ基板上のゲ
ートラインＧＬの終端部付近から外部の駆動回路との接
続部分であるゲート端子ＧＴＭまでの部分の平面図、図
７は図６の７−７切断線における断面図である。なお、
同図は図１１の左下付近に対応する。
【００３６】ゲート端子ＧＴＭは、ゲートラインＧＬを
構成する導電膜ｇ１と透明導電膜からなる第２導電膜ｄ
２との積層膜からなっており、透明導電膜ｄ２が外界に
露出している。ＩＴＯからなる透明導電膜は導電膜ｇ１
のＣｒを外界の雰囲気から保護する。ゲート端子ＧＴＭ
の透明導電膜は、画素電極やデータラインを構成する透
明導電膜ＩＴＯ１と同時に形成される。
【００３７】図６に示すように、ゲート端子ＧＴＭ部の
み保護膜ＰＳＶ１がいわゆるスルーホール状に除去され
ている。また、導電膜ｇ１よりも第２導電膜ｄ２の方が
大きめのパターンになっている。これは薬品，水分等が
侵入し、Ｃｒからなる導電膜ｇ１が腐食されることを防
止するためである。本構造では、保護膜ＰＳＶ１以外で
外界に露出している部分は透明導電膜のみであり、腐食
に対して著しく強く信頼性の高い構造である。
【００３８】図１０は表示パネル周辺部の概略的な構造
を示す平面図である。ＴＦＴ基板ＴＦＴＳＵＢの周辺部
では各ゲートラインに対応して複数のゲート端子ＧＴＭ
が並べて配置され、ゲート端子群Ｔｇを構成する。
【００３９】ＴＦＴ基板の製造過程では、図６，図７に
示すゲート端子の左端は、図１１に示すように基板の切
断領域ＣＴ１（ＴＦＴ基板形成後切断）を越えて延長さ
れて形成され、配線ＳＨｇによって互いに短絡される。
製造時において複数のゲートラインを互いに接続するの
は、後述の配向膜ＯＲＩ１のラビング時などに発生する
静電気により薄膜トランジスタＴＦＴが破壊されること
を防止するためと、ゲートラインの陽極化成を行う場合
における給電のためである。
【００４０】《ドレイン端子ＤＴＭ》図８はＴＦＴ基板
上のデータラインＤＬの終端部付近から外部の駆動回路
との接続部分であるドレイン端子ＤＴＭまでの部分の平
面図であり、図９は図６の９−９切断線における断面図
である。なお、これらの図は図１１の右上付近に対応す
る。
【００４１】図８においてＴＳＴｄは検査端子である。
ここには外部回路は接続されないが、プローブ針等を接
触できるよう配線部より線幅が広げられている。同様
に、ドレイン端子ＤＴＭ付近も外部回路との接続ができ
るように配線部より線幅が広げられている。
【００４２】ＴＦＴ基板の一方の辺から他方の辺にＴＦ
Ｔ基板を横切って延びるデータラインＤＬの一方の端に
はドレイン端子ＤＴＭが形成され、他方の端には検査端
子ＴＳＴｄが形成される。そしてＴＦＴ基板の一方の辺
または他方の辺では、検査端子ＴＳＴｄと外部接続端子
ＤＴＭは千鳥足状に複数個交互に配列されている。図１
１に示すように、検査端子ＴＳＴｄはＴＦＴ基板ＴＦＴ
ＳＵＢの端部に到達することなく終端しているが、ドレ
イン端子ＤＴＭはドレイン端子群Ｔｄ（ｅ）を構成しＴ
ＦＴ基板ＴＦＴＳＵＢの切断線ＣＴ１を越えてさらに延
長され、上述のゲート端子ＧＴＭの場合と同様製造過程
中は薄膜トランジスタの静電破壊防止のためにその全て
が互いに配線ＳＨｄによって短絡される。
【００４３】ドレイン端子ＤＴＭは、上述のゲート端子
ＧＴＭの場合と同様の理由でゲートラインＧＬを構成す
るＣｒからなる第１導電膜ｇ１と透明導電膜ｄ２の２層
で形成されている。ドレイン端子部では外部回路との接
続を行うために保護膜ＰＳＶ１が除去され、スルーホー
ル状に加工されている。
【００４４】マトリクス部からドレイン端子ＤＴＭまで
の引出配線は図９の（Ｃ）部にも示されるように、ドレ
イン端子部のｄ２上に保護膜ＰＳＶ１がありその上部の
シールパターンＳＬの途中までＰＳＶ１が積層された構
造になっているが、電食しやすいＣｒ層ｇ１を保護膜Ｐ
ＳＶ１やシールパターンＳＬでできるだけ保護する狙い
である。
【００４５】≪対向基板ＯＰＳＵＢ≫次に、対向基板Ｏ
ＰＳＵＢの構成を説明する。
【００４６】図１に示すように、下部透明ガラス基板Ｓ
ＵＢ１と同様に上部透明ガラス基板ＳＵＢ２の両面には
ディップ処理等により酸化シリコン膜ＳＩＯが設けられ
る。液晶層ＬＣ側の酸化シリコン膜ＳＩＯ膜の上には、
遮光膜ＢＭ，赤（Ｒ），緑（Ｇ），青（Ｂ）のカラーフ
ィルタＦＩＬ，保護膜ＰＳＶ２，共通透明画素電極ＩＴ
Ｏ２（ＣＯＭ）及び上部配向膜ＯＲＩ２が順次積層して
設けられる。
【００４７】《遮光膜ＢＭ》バックライト光がｉ型半導
体層ＡＳに照射されないよう、対向基板ＯＰＳＵＢには
遮光膜ＢＭが設けられている。遮光膜ＢＭは光に対する
遮光性が高いたとえばアルニウム膜やクロム膜等で形成
され、本実施例ではクロム膜をスパッタリングで１３０
０Å程度の厚さに形成している。
【００４８】従って、薄膜トランジスタＴＦＴのｉ型半
導体層ＡＳのうち少なくともソース電極ＳＤ１とドレイ
ン電極ＳＤ２間のいわゆるチャネル領域には、対向基板
ＯＰＳＵＢに形成された遮光膜ＢＭおよびＴＦＴ基板Ｔ
ＦＴＳＵＢに形成された薄膜トランジスタより大きめの
ゲートラインＧＬによって遮光され、表示パネル外部の
外来光やバックライト光は照射されない。
【００４９】遮光膜ＢＭは各画素の周囲に格子状に形成
され(いわゆるブラックマトリクス)、この格子によって
１画素の有効表示領域が仕切られている。従って、各画
素の輪郭が遮光膜ＢＭによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜ＢＭはｉ型半導体層Ａ
Ｓに対する遮光とブラックマトリクスとしての二つの機
能をもつ。
【００５０】遮光膜ＢＭは表示パネルの周辺部にも額縁
状に形成され、そのパターンは画素領域のパターンと連
続して形成される。周辺部の遮光膜ＢＭはパソコン等の
実装機に起因する反射光等の漏れ光がマトリクス部に入
り込むのを防いでいる。
【００５１】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは各画素の位置に赤，緑，青の繰返しでストライ
プ状に形成される。カラーフィルタＦＩＬは対向するＴ
ＦＴ基板ＴＦＴＳＵＢ上の透明画素電極の全てを覆うよ
う透明画素電極より大きめに形成される。一方、遮光膜
ＢＭはカラーフィルタＦＩＬ及び透明画素電極の周辺部
分と重なるよう透明画素電極の周縁部より内側に形成さ
れている。
【００５２】カラーフィルタＦＩＬは次のように形成す
ることができる。まず上部透明ガラス基板ＳＵＢ２の表
面にアクリル系樹脂等の染色基材を形成する。この後、
染色基材を赤色染料で染め、固着処理を施し、赤色フィ
ルタＦＩＬ（Ｒ）を形成する。つぎに、同様な工程を施
すことによって、緑色フィルタＦＩＬ（Ｇ），青色フィ
ルタＦＩＬ（Ｂ）を順次形成する。
【００５３】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣにしみだすことを防
止するために設けられる。保護膜ＰＳＶ２は、たとえば
アクリル樹脂，エポキシ樹脂等の透明樹脂材料で形成さ
れる。
【００５４】《共通透明画素電極ＩＴＯ２》共通透明電
極ＩＴＯ２は、液晶層ＬＣに電圧を印加するための一方
の電極（他方の電極はＴＦＴ基板上の透明画素電極）
で、対向基板の表示領域全体に一様に形成される。液晶
層の光学的状態は共通透明電極と透明画素電極間の電圧
(電界)によって制御される。共通透明画素電極ＩＴＯ２
にはコモン電圧Ｖcom が印加されるよう構成される。本
実施例では、コモン電圧Ｖcom はデータラインＤＬに印
加される最小レベルの駆動電圧Ｖdminと最大レベルの駆
動電圧Ｖdmaxとの中間直流電位に設定されるが、映像信
号駆動回路に使用される集積回路の電源電圧を約半分に
低減したい場合、交流電圧が印加される。なお、図１１
には表示パネルの角部における共通透明画素電極ＩＴＯ
２の平面形状が示されている。
【００５５】《ＴＦＴ基板ＴＦＴＳＵＢの製造方法》次
に、上述した液晶表示装置のＴＦＴ基板ＴＦＴＳＵＢの
製造方法を図１２〜図１６を用いて説明する。図１２〜
図１６はそれぞれ各製造工程に対応し、図１２から順に
図１６まで進行する。これらの図において、中央に各工
程を構成するサブ工程の流れを示し、その左側には各工
程での画素部の断面形状（図１に対応）、右側にはゲー
ト端子部付近の断面形状（図７に対応）を示す。また、
図１７にはこのような製造工程を経て製造されたＴＦＴ
基板の薄膜トランジスタと画素電極の接続部付近（図１
の３−３切断線の一部）の断面形状を示す。図１２，図
１４，図１５，図１６の工程はそれぞれ写真（ホト）処
理工程に対応している。ここで、写真（ホト）処理工程
とは本発明ではホトレジストの塗布からマスクを使用し
た選択露光を経てそれを現像するまでの一連の作業を示
すものとする。これらの図から明らかなように、本発明
ではＴＦＴ基板を４回のホト処理工程を経て製造するこ
とができる。以下、各工程を順を追って説明する。
【００５６】両面に酸化シリコン膜ＳＩＯを設けた透明
ガラス基板ＳＵＢ１を準備し、その一方面上全面にＣｒ
膜を例えばスパッタリングにより形成する。このＣｒ膜
上にホト処理（第１ホト）によって所定パターンのマス
クを形成した後、Ｃｒ膜を選択的にエッチングし、所定
パターンの導電膜ｇ１を形成する（図１２）。
【００５７】次に、透明ガラス基板ＳＵＢ１の一方面上
に設けた導電膜ｇ１上に、例えばプラズマＣＶＤ装置に
よって窒化Ｓｉ膜，ｉ型非晶質Ｓｉ膜，Ｎ（＋）型の非
晶質Ｓｉ膜を順次形成する（図１３）。
【００５８】ホト処理(第２ホト）によってマスクを形
成した後、ＳＦ6ガスを用い、Ｎ(＋)型非晶質Ｓｉ膜
（Ｎ（＋）型半導体層ｄ０），ｉ型非晶質Ｓｉ膜（ｉ型
半導体層ＡＳ），窒化Ｓｉ膜（絶縁膜ＧＩ）の３層を連
続して薄膜トランジスタ領域，データライン領域および
ゲート端子，ドレイン端子領域にのみ残して他をエッチ
ング除去する。次に、その上にＭｏ膜を例えばスパッタ
リングにより形成する。その後、例えば窒素雰囲気中で
熱処理し、上記Ｎ（＋）型半導体層ｄ０及びｉ型半導体
層ＡＳの側面に熱反応で形成したＭｏＳｉ層（第１導電
膜ｄ１）を形成する。引き続き、エッチングにより反応
していないＭｏ膜を選択的に除去する。この際、特にホ
ト処理によるマスクを形成する必要はない。上記熱処理
は必ずしも必要はなく、基板を加熱した状態でＭｏ膜を
スパッタすることによっても良好なＭｏＳｉ層が形成さ
れる（図１４）。
【００５９】第１導電膜ｄ１を形成する際、Ｍｏ膜の他
に高融点金属（Ｔｉ，Ｔａ，Ｗ）膜を用いても良い。な
お、第１導電膜ｄ１形成時にはすでに下層のゲートライ
ンＧＬが表面に露出しているので、第１導電膜にはゲー
トラインを構成する材料と異なる材料を用いる。
【００６０】第１導電膜ｄ１であるＭｏＳｉはＮ（＋）
型非晶質Ｓｉ，ｉ型非晶質Ｓｉとの反応で形成されるシ
リサイド層であるため、ホトレジストパターンを用いて
加工する必要はなく、ホト工程を削減できる効果があ
る。
【００６１】上記のようにＮ（＋）型非晶質Ｓｉ膜ｄ
０，ｉ型非晶質Ｓｉ膜ＡＳ，窒化Ｓｉ膜ＧＩの３層のＣ
ＶＤ膜をフッ素（Ｆ）を主成分とするガスＳＦ6 で連続
的にエッチングすることが本実施例の製造方法の特徴で
ある。ＳＦ6 ガスに対するエッチング速度の比はｉ型Ｓ
ｉ層ＡＳを１とすると、Ｎ（＋）型非晶質Ｓｉ膜ｄ０が
約４，窒化Ｓｉ膜ＧＩが約８で、Ｎ（＋）型非晶質Ｓｉ
膜，ｉ型非晶質Ｓｉ膜，窒化Ｓｉ膜の順に大きい。従っ
て、Ｎ（＋）型非晶質Ｓｉ膜のエッチングが完了し、ｉ
型非晶質Ｓｉ膜がエッチングされ始めると上部のＮ
（＋）型非晶質Ｓｉ膜がサイドエッチされ、結果的にｉ
型非晶質Ｓｉ膜の端部が約７０〜７５度の角度でテーパ
（傾斜）状に加工される。また、ｉ型非晶質Ｓｉ膜がエ
ッチングが完了し、次に窒化Ｓｉ膜がエッチングされ始
めると上部のＮ（＋）型非晶質Ｓｉ膜，ｉ型非晶質Ｓｉ
膜の順にサイドエッチされ、結果的に図１７に示すよう
にｉ型非晶質Ｓｉ膜ＡＳの端部が約５０度，窒化Ｓｉ膜
ＧＩの端部が２０度の角度でテーパ加工される。このよ
うなテーパ形状により、後の工程でその上部にソース電
極ＳＤ１を形成した場合、テーパがなく段差がある場合
に比べて断線の確率が著しく低減される。Ｎ（＋）型非
晶質Ｓｉ膜ｄ０はテーパ角度は９０度に近いが膜厚が３
００Åと薄く、またＭｏＳｉ層が形成される際にその角
部がまるくなるためにこの段差での断線の確率は非常に
小さい。従って、Ｎ（＋）型非晶質Ｓｉ膜，ｉ型非晶質
Ｓｉ膜，窒化Ｓｉ膜の平面パターンは厳密には同一では
なく、断面が順テーパ形状となるためにＮ（＋）型非晶
質Ｓｉ膜のパターンが最も小さく、続いてｉ型非晶質Ｓ
ｉ膜，窒化Ｓｉ膜の順に大きなパターンとなる。
【００６２】以上のように、下層側より窒化Ｓｉ膜Ｇ
Ｉ，ｉ型非晶質Ｓｉ層ＡＳ，Ｎ（＋）型非晶質Ｓｉ膜ｄ
０，第１導電膜ｄ１の４層積層構造とすることにより、
断線防止に対して効果的なテーパ形状を形成することが
できる。例えば、Ｎ（＋）型非晶質Ｓｉ膜ｄ０が無い場
合には、ｉ型非晶質Ｓｉ層ＡＳのテーパ角は９０度と大
きくなってしまう。
【００６３】ＭｏＳｉ形成後、ＩＴＯ膜からなる第２導
電膜ｄ２を例えばスパッタリングにより設ける。ホト処
理（第３ホト）によってマスク形成後、第２導電膜ｄ２
を選択的にエッチングし、透明導電膜ＩＴＯ１，ソース
電極ＳＤ１，ドレイン電極ＳＤ２，データラインＤＬ，
ゲート端子ＧＴＭ部およびドレイン端子ＤＴＭ部などに
ＩＴＯパターンを残す。次に、パターニングされた透明
導電膜ｄ２をマスクとしてＮ（＋）型非晶質Ｓｉ膜をエ
ッチングすることにより、ソース電極とドレイン電極と
の間のＭｏＳｉよりなる第１導電膜ｄ１及びＮ（＋）型
非晶質Ｓｉ膜ｄ０を選択的に除去する（図１５）。
【００６４】以上のように、第２導電膜ｄ２をパターニ
ングした後、同じホトレジストマスクを用いて、あるい
は第２導電膜ｄ２をマスクとして、第１導電膜ｄ１及び
Ｎ（＋）型非晶質Ｓｉ層ｄ０が除去される。つまり、ｉ
型非晶質Ｓｉ層ＡＳ上に残っていたＮ（＋）型非晶質Ｓ
ｉ層ｄ０及び第１導電膜ｄ１は第２導電膜ｄ２のパター
ン以外の部分がセルファラインで除去される。このと
き、Ｎ（＋）型非晶質Ｓｉ層ｄ０はその厚さ分はすべて
除去されるようにエッチングされるので、ｉ型非晶質Ｓ
ｉ層ＡＳも若干その表面部分がエッチングされるが、そ
の深さはエッチング時間で制御できる。
【００６５】なお、透明導電膜ＩＴＯはガラス基板上よ
りも半導体膜上に形成した方が電気抵抗が低く、またウ
ェットエッチングが容易な大きな結晶粒ができるため、
データラインの低抵抗化と同時にエッチング残渣の低減
（点欠陥低減）が可能である。
【００６６】また、図１に示すようにゲートラインＧＬ
とソース電極ＳＤ１およびドレイン電極ＳＤ２が交差す
る領域ではｉ型半導体層ＡＳの輪郭線とソース電極ＳＤ
１およびドレイン電極ＳＤ２の輪郭線間の距離を大きく
しているため残渣低減の効果がさらに大きく、ゲートラ
インＧＬとデータラインＤＬのショートによる線欠陥を
大きく低減できる効果がある。
【００６７】次に、例えばプラズマＣＶＤ装置によって
窒化Ｓｉ膜を設ける。ホト処理（第４ホト）によってマ
スク形成後、窒化Ｓｉ膜をエッチングし、画素電極の中
央部，ゲート端子部およびドレイン端子部などの領域以
外の領域に保護膜ＰＳＶ１を形成する。保護膜としては
ＣＶＤで形成したＳｉＮ膜のみならず絶縁性の有機材料
も使用可能である（図１６）。
【００６８】本実施例の製造方法では、上述のようにデ
ータラインＤＬは、例えばＣＶＤ法によってＮ（＋）型
半導体層ｄ０，ｉ型半導体層ＡＳおよび絶縁膜ＧＩを連
続して形成後、同一のホトレジストパターンで加工して
いる。また、ｄ１のシリサイドはホト工程を用いず界面
反応で形成している。
【００６９】これに対し、例えば、Ｎ（＋）型半導体層
ｄ０とｉ型半導体層ＡＳの積層膜および絶縁膜ＧＩを別
々のホト処理工程で加工し、データラインＤＬ断線不良
を分類した結果、ゲートラインＧＬとの交差部の段差に
よる断線が１０％，Ｎ（＋）型半導体層ｄ０とｉ型半導
体層ＡＳの積層膜加工時のレジスト残りによるものが３
０％，絶縁膜ＧＩ加工時のレジスト残りによるものが４
０％であり、他の２０％がデータラインＤＬのレジスト
欠損に起因するものであった。Ｎ（＋）型半導体層ｄ
０，ｉ型半導体層ＡＳ加工時の不良より絶縁膜ＧＩ加工
時の不良が多いのは、絶縁膜ＧＩの加工の方が後の工程
であるため、前の工程からの異物等が累積するためであ
る。
【００７０】本実施例のように、Ｎ（＋）型半導体層ｄ
０，ｉ型半導体層ＡＳおよびゲート絶縁膜ＧＩを同一の
ホトエッチング工程で加工した場合、前の工程からの異
物等の累積がないため、不良率を大幅に低減できる効果
がある。
【００７１】（実施例２）本発明の第２の実施例を図１
８によって説明する。図１８は隣り合う２本のデータラ
インＤＬ及びこれらに挾まれた領域の断面図であり、実
施例１における図４に対応する。
【００７２】本実施例が実施例１と相違する点は、デー
タラインＤＬの下部にＣｒからなる導電膜ｇ１を設け
ず、データラインＤＬは、ガラス基板ＳＵＢ１表面に形
成された酸化シリコンＳＩＯ上に直接Ｓｉ3Ｎ4からなる
絶縁膜ＧＩ及びｉ型半導体層ＡＳをほぼ同一パターンで
形成し、さらにその上にＮ（＋）型半導体層ｄ０，金属
シリサイド（本実施例ではＭｏＳｉ）からなる第１導電
膜ｄ１及び透明導電膜ＩＴＯ１からなる第２導電膜ｄ２
をほぼ同一パターンで順次積層した構造となっているこ
とである。第１導電膜ｄ１は熱処理を行ってＮ（＋）型
半導体層ｄ０上に形成された金属シリサイドであり、厚
さは５０Å程度以下と薄く透過率は非常に高い。
【００７３】本発明の液晶表示装置では、図１８に示す
ように、対向基板ＯＰＳＵＢ側よりバックライト光が入
射され、これが液晶層ＬＣで制御され、ＴＦＴ基板TFTS
UB上の透明画素電極及びガラス基板ＳＵＢ１などを透過
し、ＴＦＴ基板側にいる観察者に達する。観察者は各画
素での透過光の強弱を画像として観察する。
【００７４】本発明の表示装置が例えば室内に設置され
た場合、図１８に示すように、室内に存在する光はＴＦ
Ｔ基板ＴＦＴＳＵＢ側から表示装置に入射（外部入射
光）する。この外部入射光が表示パネル内で反射され、
表示光に混じってこの反射光が観察者に達すると、コン
トラストなどを低下させ表示画質の低下を招く場合があ
る。
【００７５】ＴＦＴ基板の透明画素電極が形成された領
域では、外部入射光が表示装置の各部で観察者の側に反
射される光よりもバックライトの透過光の方が強いた
め、この反射光は観察者には認識されにくい。
【００７６】一方、透明画素電極以外の領域、例えばデ
ータラインＤＬの部分で外部入射光の反射光が強い場
合、画像のコントラストが低下したり、外部入射光の光
源が画面上に映るなど画質を低下させるという問題が生
じる。このような画質の低下は、特に画面が黒表示の時
に顕著になる。本実施例では、この外部入射光の反射光
の低減に有効なデータライン構造になっている。以下こ
れについて詳しく述べる。
【００７７】データラインの部分での反射光の低減は、
主として本実施例の液晶表示装置において、（１）デー
タラインに光の反射体である金属を使用していない、
（２）データラインは半導体層（ｉ型半導体層ＡＳ，Ｎ
（＋）型半導体層ｄ０）と透明導電材料からなる第２導
電層ｄ２を含む、という構造上の特徴から生じるもので
ある。
【００７８】観察者の側から表示パネルに入射した外部
入射光は、まず絶縁膜ＧＩで約５％吸収される。引き続
き、絶縁膜を透過した光はｉ型半導体層ＡＳ及びＮ
（＋）型半導体層ｄ０で３０〜４０％吸収される。さら
にこの光は、金属シリサイドからなる第１導電層ｄ１及
び透明導電材料からなる第２導電層ｄ２を透過し、保護
膜ＰＳＶ１及び対向基板ＯＰＳＵＢ上の保護膜ＰＳＶ２
で約１０％吸収される。さらにＣｒからなるブラックマ
トリクスＢＭに入射した光は約７０％反射され、再びＰ
ＳＶ１及びＰＳＶ２で１０％，半導体層ｄ０とＡＳで約
３０％、さらにゲート絶縁膜ＧＩで約５％吸収される。
ｉ型半導体層ＡＳ及びＮ（＋）型半導体層ｄ０の可視光
に対する反射率はＣｒやＡｌなどの金属に比べて十分小
さい。以上の結果として表示パネルへの外部入射光の約
７５％以上の光は表示パネル内で吸収（吸収率７５％以
上）され、観察者の側に反射される光は約２５％以下で
ある。
【００７９】一方、データラインＤＬの下層（ガラス基
板側）に、スパッタ法などで形成された金属（例えば、
Ｃｒ，Ｍｏ，Ａｌ，Ｔｉ，Ｔａ，ＴａＮ）を用いると、
データライン部の反射率は７０％以上となる。
【００８０】以上のように、本実施例では上記（１)，
(２）の構成により、データライン部の反射率を大幅に
低減でき、その結果コントラストが向上したり、画面に
外部の物体や光源の像が写らず、良好な画質が得られる
効果がある。
【００８１】なお、データラインＤＬには映像信号電圧
が印加されるため、データラインと対向基板ＯＰＳＵＢ
上に形成された対向電極ＩＴＯ２との間に電界が生じ、
この部分に存在する液晶層の光透過率を意図せず変化さ
せるが、対向基板上のデータラインＤＬとの対向部には
バックライト光を遮光するためのブラックマトリクスＢ
Ｍが形成されているため、この意図しない液晶層の透過
率変化は観察者には影響を与えない。
【００８２】（実施例３）本発明の第３の実施例を図１
９，図２０を用いて説明する。図１９は隣り合う２本の
データラインＤＬ及びこれらに挾まれた透明画素電極の
部分の断面図であり、実施例１の図４に対応する。ま
た、図２０は本実施例の液晶表示装置の製造工程のうち
の一工程を示す図であり、薄膜トランジスタＴＦＴ部お
よびゲート端子ＧＴＭ部の断面図である。同図は実施例
１の図１４に対応する。
【００８３】実施例１ではＭｏＳｉ膜からなる第１導電
層ｄ１をＮ（＋）型半導体層ｄ０の上部，側面及びｉ型
半導体層ＡＳの側面に形成する（図４，図１４）のに対
し、本実施例では第１導電層ｄ１はＮ（＋）型半導体層
ｄ０の上部のみに形成され、ｉ型半導体層ＡＳの側面に
形成されない。
【００８４】本実施例では、まず実施例１と同様にＣＶ
Ｄ法でＳｉ3Ｎ4からなるゲート絶縁膜ＧＩ，ｉ型半導体
層ＡＳ及びＮ（＋）型半導体層ｄ０を連続形成した後、
直ちにモリブデン（Ｍｏ）膜をスパッタリングで形成す
る。引き続き窒素雰囲気中で熱処理して、上記Ｎ（＋）
型半導体層とＭｏ膜を熱反応させ、第１導電層ｄ１であ
るＭｏＳｉ層を形成する。引き続き、未反応のＭｏ膜を
選択的に除去する。上記熱処理は実施例１で述べたよう
に、省略可能であり、Ｍｏ膜のスパッタリング時に基板
を加熱することにより同等の性能を有する第１導電層ｄ
１となるＭoＳi膜を形成できる。
【００８５】次に、第２のホトレジストパターンでＭｏ
Ｓｉからなる第１導電層ｄ１，Ｎ（＋）型半導体層ｄ
０，ｉ型半導体層ＡＳおよび絶縁膜ＧＩを所定のパター
ンに加工する。上記４層膜は一括エッチングで加工され
る。もちろん、第１導電層ｄ１，Ｎ（＋）型半導体層ｄ
０およびｉ型半導体ＡＳを同じエッチング材料でエッチ
ングし、引き続き、別のエッチング材料によってＳｉ3
Ｎ4からなる絶縁膜ＧＩを連続的に加工しても良い。
【００８６】本実施例の製造方法では、ＭｏＳｉ膜形成
後の未反応のＭｏ膜をエッチング除去する工程は、下層
部のｉ型半導体層ＡＳ及び絶縁膜ＧＩの加工工程の前に
ある。一方、実施例１ではこの未反応のＭｏの除去はｉ
型半導体層ＡＳ及び絶縁膜ＧＩの加工後（この時、ゲー
トラインＧＬの一部が露出する）に行われた。従って、
ゲートラインＧＬを構成する導電膜ｇ１は上記Ｍｏのエ
ッチング材料で溶解されない材料（実施例１ではＣｒ）
から選択される必要がある。ところが、本実施例では未
反応Ｍｏの混酸除去時にはゲートラインＧＬはＭｏのエ
ッチング材料に原理的にエッチングされないｉ型半導体
層ＡＳ及びＳｉ3Ｎ4からなる絶縁膜ＧＩによって被覆さ
れているため、ゲートラインＧＬを第１導電層ｄ１のシ
リサイドを形成する金属と同じ材料で形成することがで
きる。Ｍｏの抵抗率はＣｒのそれの約半分と小さいた
め、ゲートラインＧＬをＭｏで形成するとその配線抵抗
を半減でき、さらに大画面の液晶表示装置においても良
好な画像表示が可能となる。
【００８７】ところで、発明者らは液晶表示装置の不良
の原因となる点欠陥の原因の分類を行った。その結果、
ホトレジストが塗布される表面が金属の場合、ホト工程
終了後のレジスト残渣が少ないため点欠陥が少なく、ホ
トレジスト塗布面が半導体の場合は点欠陥が多くなるこ
とがわかった。これは、一般に金属表面は半導体表面に
比べてより疎水性であり、レジスト除去などのための水
洗浄工程で残渣が除去されやすいためであると考えられ
る。
【００８８】しかるに、本実施例ではＮ（＋）型半導体
層ｄ０を加工する前に金属と同等に半導体よりも疎水性
であるＭｏＳｉ層ｄ１を形成し、その上にホトレジスト
を塗布して加工するため上記の理由により点欠陥が少な
くなる効果がある。
【００８９】（実施例４）本発明の第４の実施例を図２
１〜図２４を用いて説明する。図２１は本実施例の液晶
表示装置におけるＴＦＴ基板の１画素の平面図、図２２
は図２１の２２−２２の切断線に沿った断面図、図２３
は図２１の２３−２３切断線に沿った断面図、図２４は
図２１の２４−２４切断線の断面図である。なお、以下
では、実施例１〜３で示したものと同じものは、その繰
返しの説明を省略する。
【００９０】図２２は薄膜トランジスタＴＦＴ部分の断
面図である。ソース電極ＳＤ１，ドレイン電極ＳＤ２の
それぞれは、Ｎ（＋）型半導体層ｄ０に接触する第１導
電膜ｄ１とその上に形成された第２導電膜ｄ２から構成
されている。
【００９１】第１導電膜ｄ１には例えばスパッタで形成
したモリブデン（Ｍｏ）膜が用いられる。Ｍｏ膜はＮ
（＋）型半導体層ｄ０との密着性を良好にする目的で使
用される。第１導電膜ｄ１として、Ｍｏ膜の他に高融点
金属（Ｔｉ，Ｔａ，Ｗ）膜，高融点金属シリサイド（Ｍ
ｏＳｉ2，ＴｉＳｉ2，ＴａＳｉ2，ＷＳｉ2）膜を用いて
も良い。
【００９２】本実施例ではゲートラインＧＬと第１導電
膜ｄ１を互いに異なった材料で形成することが望まし
い。これは、第１導電膜ｄ１の加工時にゲートラインＧ
Ｌも同時にエッチングされる場合があるためである。ま
た、ゲートラインＧＬと第１導電膜ｄ１の材料が異なっ
ている場合でも、第１導電層ｄ１をエッチング加工する
際、第１導電層のエッチング材料でゲートラインＧＬが
エッチングされるなど影響を受けないことが必要であ
る。
【００９３】本実施例では、この第１導電膜ｄ１は前記
Ｎ（＋）型非晶質シリコン半導体層ｄ０，ｉ型半導体層
ＡＳ及びゲート絶縁膜ＧＩと同じホトレジストパターン
を用いて加工されるので、ｉ型半導体層ＡＳ，絶縁膜Ｇ
Ｉあるいはドレイン電極ＳＤ２と３回のホトレジストパ
ターンで加工される製造方法に比べてホト工程を２回も
削減できる。
【００９４】ソース電極ＳＤ１，ドレイン電極ＳＤ２及
びデータラインＤＬは、その上層部が第１の導電膜ｄ１
と透明導電膜からなる第２の導電膜ｄ２の積層膜で形成
され、下層部にはＮ（＋）型非晶質シリコン半導体層ｄ
０を設けた構造となっている。
【００９５】第１導電膜ｄ１と第２導電膜ｄ２を同じレ
ジストパターンによってパターニングした後、同じレジ
ストあるいはレジストを除去した後の第１導電膜ｄ１，
第２導電膜ｄ２をマスクとして、Ｎ（＋）型半導体層ｄ
０が除去される。つまり、ｉ型半導体層ＡＳ上に残って
いたＮ（＋）型半導体層ｄ０は、第１導電膜ｄ１，第２
導電膜ｄ２のパターン以外の部分がセルファラインで除
去される。このとき、Ｎ（＋）型半導体層ｄ０はその厚
さ分はすべて除去されるようにエッチングされるので、
ｉ型半導体層ＡＳも若干その表面部分がエッチングされ
るが、その深さはエッチング時間で制御すればよい。
【００９６】映像信号線ＤＬでは、ソース電極ＳＤ１，
ドレイン電極ＳＤ２を構成する第１導電膜ｄ１及び第２
導電膜ｄ２と同層の第１導電膜ｄ１（ＭｏＳｉ），第２
導電膜ｄ２（透明導電膜）とＮ（＋）型半導体層ｄ０及
びｉ型半導体層ＡＳが導体としての機能を有する。下層
部の絶縁膜ＧＩもこの上層の積層膜（ｉ型半導体層Ａ
Ｓ）とほぼ同じパターンとなる。
【００９７】上記実施例と同様、本実施例においても透
明導電膜からなる第２導電膜ｄ２は画素電極のみなら
ず、ソース電極ＳＤ１，ドレイン電極ＳＤ２及びデータ
ラインＤＬの配線材料としても使用される。図２２，図
２３に示すように、本実施例の構造上の特徴の一つは、
第２導電膜ｄ２が第１導電膜ｄ１上部のみならずその側
面をも被覆し、ソース電極ＳＤ１およびドレイン電極Ｓ
Ｄ２の一部では少なくともｄ１の側面を被覆しておら
ず、ほぼ第１導電膜ｄ１と第２導電膜ｄ２が同じパター
ンになっている点にある。これによりＴＦＴのチャネル
長（動作電流を制御するパラメータ）を精度良く制御で
きる。さらに、データラインＤＬの幅を狭く設定できる
ため、表示装置の開口率を大きくでき、画面を明るくで
きる。もちろんデータラインＤＬにおいて第１導電膜ｄ
１と第２導電膜ｄ２をほぼ同じパターンとしても、画素
が大きい大画面液晶表示装置では問題が少ない。上記特
徴は同一ホトレジストパターンで第１導電膜ｄ１，Ｎ
（＋）型半導体層ｄ０，ｉ型半導体層ＡＳ，ゲート絶縁
膜ＧＩを加工することと、図２２に示すようにゲート電
極ＧＬがゲート絶縁膜ＧＩの加工後にＧＩが完全にＧＬ
を被覆していないため線欠陥を防止するため、ゲートラ
インＧＬと交差する位置に存在するドレイン電極ＳＤ２
とｉ型半導体層ＡＳ及び絶縁膜ＧＩの平面構造上の距離
を大きくするために必要である。この特徴は、逆にホト
工程を大幅に低減し、歩留まりを大きくするために有効
な本発明の重要な特徴の一つである。
【００９８】本実施例の構造上の他の特徴を図２１，図
２３及び図２４を用いて説明する。図２１に示すよう
に、ｉ型半導体層ＡＳ及び絶縁膜ＧＩはデータラインＤ
Ｌ，ドレイン電極ＳＤ２及びソース電極ＳＤ１の下層部
に形成され、特にドレイン電極ＳＤ２，ソース電極ＳＤ
１及びデータラインＤＬに対し、一つの島状に形成さ
れ、特に、データラインに対しては、隣り合うゲートラ
インＧＬをつなぐようにデータラインに沿って形成され
ている。このｉ型半導体層ＡＳ及び絶縁膜ＧＩはデータ
ラインＤＬのその幅を切断するようには形成されていな
い。しかし、このｉ型半導体層ＡＳ及び絶縁膜ＧＩのパ
ターンの輪郭線は図２１に示すようにゲートラインＧＬ
を横切るように形成されている。
【００９９】この構造の特徴がどのような効果を得るか
についてさらに詳細に説明する。図２３は隣り合うデー
タラインＤＬ間の断面図であるが、データラインＤＬの
ｄ２の下部には第１導電層ｄ１，Ｎ（＋）型半導体層ｄ
０，ｉ型半導体層ＡＳ及び絶縁膜ＧＩがあり、端部では
透明電極ＩＴＯ１（ｄ２）がＡＳ上にある。また、透明
電極ＩＴＯ１（ｄ２）はガラス基板ＳＵＢ１上よりもｉ
半導体層ＡＳ上での方が抵抗が低く、ウェットエッチン
グが容易な大きな結晶粒ができ、そのためにデータライ
ンの低抵抗化とエッチング残渣の低減（点欠陥低減）が
可能である。また、図１に示すようにゲートラインＧＬ
とソース電極ＳＤ１およびドレイン電極ＳＤ２が交差す
る領域ではＡＳの輪郭線とＳＤ１およびＳＤ２の輪郭線
間の距離が大きく残渣低減の効果がさらに大きく、ＧＬ
とＤＬのショートによる線欠陥を大きく低減できる特徴
がある。
【０１００】図２４の断面構造に見るように、データラ
インＤＬは透明電極ＩＴＯ１(ｄ２)，Ｃｒの第１導電膜
ｄ１、その下部にはＮ（＋）型半導体層ｄ０，ｉ型半導
体層ＡＳ及び絶縁膜ＧＩが形成されている。このため、
段差として、ゲートラインＧＬのみで、例えば、ゲート
ラインＧＬとデータラインＤＬの交差部分のみにｉ型半
導体層ＡＳを島状に形成した場合に比べて、データライ
ンＤＬの乗り越えるべき段差数が少なく、データライン
の断線確立は小さくなる。また、Ｎ（＋）型半導体層ｄ
０と高融点金属であるｄ１（本実施例ではＣｒ）とはシ
リサイド金属を形成し、接着力が向上し、断線確率はさ
らに低減する。
【０１０１】また、本実施例では実施例２と同様データ
ラインＤＬは下層にＣｒ膜がなく、半導体層（ｉ型半導
体層ＡＳ，Ｎ（＋）型半導体層ｄ０）と透明導電材料か
らなる第２導電層ｄ２を含む構造であるため、データラ
イン部の反射率を大幅に低減でき、その結果コントラス
トが向上したり、画面に外部の物体や光源の像が写ら
ず、良好な画質が得られる効果がある。
【０１０２】次に、上述した液晶表示装置のＴＦＴ基板
ＴＦＴＳＵＢの製造方法を図２５〜図２７を用いて説明
する。同図において、中央に各工程を構成するサブ工程
の流れを示し、その左側には各工程での画素部の断面形
状（図２２に対応）、右側にはゲート端子部ＧＴＭ付近
の断面形状を示す。各写真（ホト）処理に対応して区分
けしたもので、各工程のいずれの断面図もホト処理後の
加工が終わりホトレジストを除去した段階を示してい
る。なお、ゲートラインＧＬの形成工程(図１２)及び保
護膜ＰＳＶ１の形成工程（図１６）は、実施例１と同じ
でありここでは省略する。
【０１０３】Ｃｒ膜を加工してゲートラインＧＬを形成
（図１２）した後、例えばプラズマＣＶＤ装置で窒化Ｓ
ｉ膜を形成した後、同装置でｉ型非晶質Ｓｉ膜を形成
し、さらにＮ（＋）型非晶質Ｓｉ膜を形成する。これら
の成膜は同一装置で反応室を変え連続して行う。引き続
きＭｏからなる第１導電膜ｄ１を例えばスパッタリング
により形成する（図２５）。
【０１０４】ホト処理（第２ホト）によってマスク形成
後、混酸液でエッチングする。その際後述のＳｉのドラ
イエッチングにより断面が順テーパ加工されるために、
Ｍｏ膜をレジスト端部から横方向にサイドエッチングす
る。
【０１０５】引き続き、Ｎ（＋）型非晶質Ｓｉ膜ｄ０，
ｉ型非晶質Ｓｉ膜ＡＳをエッチングする。さらに、窒化
Ｓｉ膜ＧＩをエッチングする。もちろん、Ｎ（＋）型非
晶質Ｓｉ膜，ｉ型非晶質Ｓｉ膜及び窒化Ｓｉ膜を連続し
てエッチングしても良い。
【０１０６】この時点で、Ｍｏ膜ｄ１はレジストの平面
パターンの端部より約３μｍサイドエッチされ、ｉ型非
晶質Ｓｉ膜ＡＳは１.５μｍ 程度サイドエッチされ端部
が順テーパ状に加工される。このようにＭｏ膜あるいは
３層の積層膜（ＧＩ，ＡＳ，ｄ０）を連続的にエッチン
グすることが本実施例の製造工程の特徴である（図２
６）。
【０１０７】次に、ＩＴＯからなる第２導電膜ｄ２をス
パッタリングにより設ける。ホト処理（第３ホト）によ
ってマスク形成後、第２導電膜ｄ２を選択的にエッチン
グする。続けて、第２導電膜ｄ２をマスクとしてＭｏ膜
をエッチングする。
【０１０８】次に、Ｎ（＋）型非晶質Ｓｉ膜ｄ０をエッ
チングすることにより、ソースとドレイン間のＮ（＋）
型半導体層ｄ０を選択的に除去する。同じ工程で、ゲー
ト端子ＧＴＭ，ドレイン端子ＤＴＭの最上層及び透明画
素電極及びデータラインＤＬを形成する（図２７）。
【０１０９】以後の工程は実施例１と同じである。
【０１１０】
【発明の効果】本発明により歩留まりが高く、製造コス
トが小さい液晶表示装置およびその製造方法を提供する
ことがでる。
【図面の簡単な説明】
【図１】本発明の実施例１における液晶表示パネルの薄
膜トランジスタ付近の（図２の１−１切断線に沿った）
断面図。
【図２】実施例１におけるＴＦＴ基板の１画素とその周
辺部の各層の平面パターン図。
【図３】図２の３−３切断線における断面図。
【図４】図２の４−４切断線における断面図。
【図５】図２の５−５切断線における断面図。
【図６】ゲート端子ＧＴＭとゲート配線ＧＬの接続部近
辺を示す平面図である。
【図７】ゲート端子ＧＴＭとゲート配線ＧＬの接続部近
辺を示す断面図である。
【図８】ドレイン端子ＤＴＭと映像信号線ＤＬとの接続
部付近を示す平面図である。
【図９】ドレイン端子ＤＴＭと映像信号線ＤＬとの接続
部付近を示す断面図である。
【図１０】表示パネルのマトリクス周辺部の構成を説明
するための平面図である。
【図１１】上下基板の電気的接続部を含む表示パネル角
部の拡大平面図である。
【図１２】実施例１におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図１３】実施例１におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図１４】実施例１におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図１５】実施例１におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図１６】実施例１におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図１７】図１２〜図１６の製造工程を経て製造された
ＴＦＴ基板における薄膜トランジスタと画素電極の接続
部付近の断面図。
【図１８】実施例２におけるＴＦＴ基板の隣り合う映像
信号線とその間の画素電極部の断面図。
【図１９】実施例３におけるＴＦＴ基板の隣り合う映像
信号線とその間の画素電極部の断面図。
【図２０】実施例３におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図２１】実施例４におけるＴＦＴ基板の１画素とその
周辺部の各層の平面パターン図。
【図２２】図２１の２２−２２切断線における断面図。
【図２３】図２１の２３−２３切断線における断面図。
【図２４】図２１の２４−２４切断線における断面図。
【図２５】実施例４におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図２６】実施例４におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【図２７】実施例４におけるＴＦＴ基板製造時のサブ工
程及びそのサブ工程終了後の画素部とゲート端子部の断
面図。
【符号の説明】
ＳＵＢ…透明ガラス基板、ＴＦＴＳＵＢ…ＴＦＴ基板、
ＯＰＳＵＢ…対向基板、ＬＣ…液晶、ＧＬ…走査信号線
（ゲートライン）、ＤＬ…映像信号線（データライ
ン）、ＴＦＴ…薄膜トランジスタ、ｇ…導電膜、ＧＩ…
ゲート絶縁膜、ＡＳ…ｉ型半導体層、ｄ０…Ｎ（＋）型
半導体層、ｄ１…第１導電膜、ｄ２…第２導電膜、ＳＤ
１…ソース電極、ＳＤ２…ドレイン電極、ＰＳＶ…保護
膜、ＢＭ…遮光膜、ＩＴＯ１…透明導電膜、ＧＴＭ……
ゲート端子、ＤＴＭ……ドレイン端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿武 恒一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 作田 弘樹 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】一方の表面上に、一方向に延びる複数の走
    査信号線と、走査信号線と交差する方向に延び走査信号
    線と絶縁された複数の映像信号線，隣接する走査信号線
    と隣接する映像信号線とで包囲された領域に両信号線か
    ら離れて配置された画素電極，走査信号線と映像信号線
    の各交差点付近に配置されゲート電極が走査信号線に、
    ドレイン電極が映像信号線に、ソース電極が画素電極に
    それぞれ接続された薄膜トランジスタを形成した一方の
    基板と、一方の基板の一方の表面との対向面に共通電極
    を形成した他方の基板と、一方の基板と他方の基板との
    間に挾持された液晶層とを具備する液晶表示装置におい
    て、 前記映像信号線が透明導電膜で形成されると共に前記薄
    膜トランジスタまで延びて前記ドレイン電極を構成し、
    前記画素電極が透明導電膜で形成されると共に前記薄膜
    トランジスタまで延びて前記ソース電極を構成している
    ことを特徴とする液晶表示装置。
  2. 【請求項２】特許請求の範囲第１項において、前記映像
    信号線は前記透明導電膜の下層に半導体層及び絶縁層を
    有すると共に、前記半導体層，絶縁層は薄膜トランジス
    タまで延びてそれぞれ能動層，ゲート絶縁膜を構成して
    いることを特徴とする液晶表示装置。
  3. 【請求項３】一方の表面に走査信号線と、前記走査信号
    線に交差するように映像信号線とを形成し、前記走査信
    号線と映像信号線の交差点付近にゲート電極が前記走査
    信号線に、ドレイン電極が前記映像信号線に、ソース電
    極が画素電極にそれぞれ接続された薄膜トランジスタを
    形成した一方の基板と、前記一方の基板の一方の表面と
    の対向面に共通電極を形成した他方の基板と、前記一方
    の基板と他方の基板との間に液晶を挾持してなる液晶表
    示装置において、 前記映像信号線の少なくとも一部は半導体層と透明導電
    層を含むことを特徴とする液晶表示装置。
  4. 【請求項４】特許請求の範囲第２項において、前記映像
    信号線を構成する半導体層及び透明導電層は前記薄膜ト
    ランジスタ領域から延在されてなることを特徴とする液
    晶表示装置。
  5. 【請求項５】特許請求の範囲第２項において、前記画素
    電極は透明導電膜で形成され、前記映像信号線を構成す
    る透明導電層は前記画素電極と同層に形成されることを
    特徴とする液晶表示装置。
  6. 【請求項６】特許請求の範囲第２項において、前記映像
    信号線はさらに絶縁層を含むことを特徴とする液晶表示
    装置。
  7. 【請求項７】特許請求の範囲第２項において、前記薄膜
    トランジスタは逆スタガ構造であることを特徴とする液
    晶表示装置。
  8. 【請求項８】一方の表面に走査信号線と、前記走査信号
    線に交差するように映像信号線とを形成し、前記走査信
    号線と映像信号線の交差点付近にゲート電極が前記走査
    信号線に、ドレイン電極が前記映像信号線に、ソース電
    極が画素電極にそれぞれ接続された薄膜トランジスタを
    形成した一方の基板と、前記一方の基板の一方の表面と
    の対向面に共通電極を形成した他方の基板と、前記一方
    の基板と他方の基板との間に液晶を挾持してなる液晶表
    示装置において、 前記画素電極を構成する透明導電膜は前記ソース電極ま
    で延在されてなり、前記映像信号線は前記画素電極と同
    層の透明導電膜を有し、前記映像信号線を構成する透明
    導電膜は前記ドレイン電極まで延在されてなることを特
    徴とする液晶表示装置。
  9. 【請求項９】特許請求の範囲第８項において、前記ソー
    ス電極及びドレイン電極は不純物を含有した半導体層／
    シリサイド層／透明導電層の積層膜からなることを特徴
    とする液晶表示装置。
  10. 【請求項１０】特許請求の範囲第８項において、前記ソ
    ース電極と画素電極は、前記薄膜トランジスタのゲート
    絶縁膜及び能動層を構成する半導体層の端面に沿って接
    続され、前記能動層を構成する半導体層端面の傾斜角よ
    り前記ゲート絶縁膜端面の傾斜角のほうが小さいことを
    特徴とする液晶表示装置。
  11. 【請求項１１】透明基板上に、一方向に延びる複数の走
    査信号線，走査信号線と交差する方向に延び走査信号線
    と絶縁された複数の映像信号線，隣接する走査信号線と
    隣接する映像信号線によって包囲された各領域に両信号
    線から離れて配置された画素電極，走査信号線と映像信
    号線との各交差点付近に配置され、そのゲート電極が走
    査信号線に、ドレイン電極が映像信号線に、ソース電極
    が画素電極にそれぞれ接続された薄膜トランジスタを形
    成したＴＦＴ基板と、ＴＦＴ基板と対向して配置され、
    画素電極に対向する側に共通電極を形成した対向基板
    と、ＴＦＴ基板と対向基板との間に挟持された液晶層と
    を具備する液晶表示装置のＴＦＴ基板が、 透明基板上に所定パターンを有する走査信号線及びゲー
    ト電極を形成する第１の工程と、 透明基板，走査信号線及びゲート電極上に絶縁層及び半
    導体層を順次形成する第２の工程と、 絶縁層及び半導体層を選択エッチングして、一部が走査
    信号線及びゲート電極上に位置する薄膜トランジスタの
    半導体領域を形成する第３の工程と、 透明基板，走査信号線，半導体層上に透明導電膜を形成
    する第４の工程と、 透明導電膜を選択エッチングして映像信号線，画素電
    極，ドレイン電極及びソース電極を形成する第５の工程
    とによって製造されることを特徴とする液晶表示装置の
    製造方法。
  12. 【請求項１２】一方の表面に走査信号線と、前記走査信
    号線に交差するように映像信号線とを形成し、前記走査
    信号線と映像信号線の交差点付近にゲート電極が前記走
    査信号線に、ドレイン電極が前記映像信号線に、ソース
    電極が画素電極にそれぞれ接続された薄膜トランジスタ
    を形成した一方の基板と、前記一方の基板の一方の表面
    との対向面に共通電極を形成した他方の基板と、前記一
    方の基板と他方の基板との間に液晶を挾持してなる液晶
    表示装置の製造方法において、 前記映像信号線が透明導電膜で形成されると共に前記薄
    膜トランジスタまで延びて前記ドレイン電極を構成し、
    前記画素電極が透明導電膜で形成されると共に前記薄膜
    トランジスタまで延びて前記ソース電極を構成し、前記
    映像信号線からドレイン電極まで延びた透明導電膜、及
    び前記画素電極からソース電極まで延びた透明導電膜の
    パターンを同時に形成する工程を含むことを特徴とする
    液晶表示装置の製造方法。
  13. 【請求項１３】一方の表面に走査信号線と、前記走査信
    号線に交差するように映像信号線とを形成し、前記走査
    信号線と映像信号線の交差点付近にゲート電極が前記走
    査信号線に、ドレイン電極が前記映像信号線に、ソース
    電極が画素電極にそれぞれ接続された薄膜トランジスタ
    を形成した一方の基板と、前記一方の基板の一方の表面
    との対向面に共通電極を形成した他方の基板と、前記一
    方の基板と他方の基板との間に液晶を挾持してなる液晶
    表示装置の製造方法において、 前記一方の基板の一方の表面に前記走査信号線、前記薄
    膜トランジスタのゲート絶縁膜及び能動層を構成する半
    導体層を形成した後、前記映像信号線からドレイン電極
    に延びた透明導電膜、及び前記画素電極からソース電極
    に延びた透明導電膜のパターンを同時に形成することを
    特徴とする液晶表示装置の製造方法。
  14. 【請求項１４】一方の表面に走査信号線と、前記走査信
    号線に交差するように映像信号線とを形成し、前記走査
    信号線と映像信号線の交差点付近にゲート電極が前記走
    査信号線に、ドレイン電極が前記映像信号線に、ソース
    電極が画素電極にそれぞれ接続された薄膜トランジスタ
    を形成した一方の基板と、前記一方の基板の一方の表面
    との対向面に共通電極を形成した他方の基板と、前記一
    方の基板と他方の基板との間に液晶を挾持してなる液晶
    表示装置の製造方法において、次の工程を含むことを特
    徴とする液晶表示装置の製造方法。 （１）前記一方の基板の一方の表面に前記走査信号線を
    形成する工程。 （２）前記薄膜トランジスタのゲート絶縁膜を含む絶縁
    層及び前記薄膜トランジスタの能動層を含む半導体層を
    ほぼ同一の平面パターンで形成する工程。 （３）前記ソース電極から画素電極に延存した透明導電
    膜、及び前記ドレイン電極から映像信号線に延存した透
    明導電膜のパターンを同時に形成する工程。
  15. 【請求項１５】特許請求の範囲第１４項において、前記
    （２）の工程において半導体層を形成した後、さらに前
    記半導体層の上にシリサイドを形成する工程を含むこと
    を特徴とする液晶表示装置の製造方法。
  16. 【請求項１６】特許請求の範囲第１４項において、前記
    （３）の工程の後、少なくとも前記画素電極の中央部，
    前記走査信号線端部の外部回路との接続端子部及び前記
    映像信号線端部の外部回路との接続端子部を除く領域に
    保護膜を形成する工程を含むことを特徴とする液晶表示
    装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1010576A (ja) * 1996-06-27 1998-01-16 Nec Corp 薄膜トランジスタアレイ基板およびその製造方法
KR100393878B1 (ko) * 1995-07-25 2003-08-06 가부시끼가이샤 히다치 세이사꾸쇼 액정표시장치
US6632696B2 (en) 1999-12-28 2003-10-14 Nec Corporation Manufacturing method of active matrix substrate plate and manufacturing method therefor
JP2004304191A (ja) * 2003-03-28 2004-10-28 Chunghwa Picture Tubes Ltd 薄膜トランジスタの製造方法
KR20100121893A (ko) * 2009-05-11 2010-11-19 삼성전자주식회사 팬아웃 배선을 포함하는 표시장치
JP5198066B2 (ja) * 2005-10-05 2013-05-15 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW354380B (en) * 1995-03-17 1999-03-11 Hitachi Ltd A liquid crystal device with a wide visual angle
TW439003B (en) * 1995-11-17 2001-06-07 Semiconductor Energy Lab Display device
TW309633B (ja) * 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
US6449024B1 (en) * 1996-01-26 2002-09-10 Semiconductor Energy Laboratory Co., Inc. Liquid crystal electro-optical device utilizing a polymer with an anisotropic refractive index
US5866919A (en) * 1996-04-16 1999-02-02 Lg Electronics, Inc. TFT array having planarized light shielding element
TW324862B (en) * 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JP3460914B2 (ja) * 1996-10-28 2003-10-27 シャープ株式会社 液晶表示パネル
KR100232679B1 (ko) * 1996-11-27 1999-12-01 구본준 액정표시장치의 제조방법 및 그 구조
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
KR100338008B1 (ko) * 1997-11-20 2002-10-25 삼성전자 주식회사 질화 몰리브덴-금속 합금막과 그의 제조 방법, 액정표시장치용 배선과 그의 제조 방법 및 액정 표시 장치와 그의 제조방법
JP2000155329A (ja) * 1998-11-19 2000-06-06 Hitachi Ltd 液晶表示装置
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3428526B2 (ja) 1999-09-28 2003-07-22 セイコーエプソン株式会社 液晶装置及び電子機器
US6838696B2 (en) 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
TW554324B (en) * 2000-10-25 2003-09-21 Matsushita Electric Ind Co Ltd Liquid crystal display drive method and liquid crystal display
KR100731037B1 (ko) * 2001-05-07 2007-06-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP2003316284A (ja) * 2002-04-24 2003-11-07 Sanyo Electric Co Ltd 表示装置
JP4005410B2 (ja) * 2002-05-15 2007-11-07 株式会社 日立ディスプレイズ 画像表示装置
JP2005303262A (ja) * 2004-03-18 2005-10-27 Sharp Corp アクティブマトリクス基板、その製造装置、及び表示デバイス
JP2008010440A (ja) * 2006-06-27 2008-01-17 Mitsubishi Electric Corp アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法
CN101685803B (zh) * 2008-09-25 2012-12-26 北京京东方光电科技有限公司 液晶显示装置的阵列基板制造方法
TWI428663B (zh) * 2009-06-12 2014-03-01 Au Optronics Corp 觸控式液晶顯示面板及液晶顯示面板
US8643007B2 (en) * 2011-02-23 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012195509A (ja) * 2011-03-17 2012-10-11 Canon Inc 半導体装置及びその製造方法
TWI549243B (zh) * 2013-03-07 2016-09-11 精材科技股份有限公司 半導體結構及其製造方法
KR20150028608A (ko) * 2013-09-06 2015-03-16 삼성디스플레이 주식회사 표시패널
JP2022098931A (ja) * 2020-12-22 2022-07-04 シャープ株式会社 液晶表示装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
JPS61182A (ja) 1984-06-05 1986-01-06 日東電工株式会社 電子部品のパツケ−ジキヤリヤ−接着構造物
JPS61138285A (ja) * 1984-12-10 1986-06-25 ホシデン株式会社 液晶表示素子
DE3688758T2 (de) * 1985-04-08 1994-02-10 Hitachi Ltd Dünnfilmtransistor auf isolierendem Substrat.
JPS6232651A (ja) 1985-08-05 1987-02-12 Canon Inc 薄膜トランジスタおよびその製造方法
JPH0695186B2 (ja) 1986-03-05 1994-11-24 松下電器産業株式会社 薄膜トランジスタアレイ
JPS62232619A (ja) 1986-04-03 1987-10-13 Mitsubishi Electric Corp マトリクス型表示装置
JPH0691252B2 (ja) * 1986-11-27 1994-11-14 日本電気株式会社 薄膜トランジスタアレイ
JPH028821A (ja) 1988-06-28 1990-01-12 Sharp Corp アクティブマトリックス基板
US5493129A (en) * 1988-06-29 1996-02-20 Hitachi, Ltd. Thin film transistor structure having increased on-current
JPH0244317A (ja) * 1988-08-05 1990-02-14 Hitachi Ltd 補助容量を有する液晶表示装置
JP2714016B2 (ja) * 1988-08-05 1998-02-16 株式会社東芝 表示装置
JPH02203568A (ja) 1989-02-01 1990-08-13 Sharp Corp 薄膜トランジスタ
JPH0372326A (ja) * 1989-08-14 1991-03-27 Sharp Corp マトリクス型液晶表示パネル
JPH03122620A (ja) * 1989-10-05 1991-05-24 Sharp Corp 表示電極基板
US5498573A (en) * 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
US5162933A (en) * 1990-05-16 1992-11-10 Nippon Telegraph And Telephone Corporation Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium
JPH0481820A (ja) * 1990-07-25 1992-03-16 Hitachi Ltd アクティブマトリクス基板及びこれを用いた液晶表示素子
JPH04195024A (ja) 1990-11-28 1992-07-15 Hitachi Ltd 液晶表示装置
JPH04318522A (ja) 1991-04-17 1992-11-10 Oki Electric Ind Co Ltd 薄膜トランジスタ型液晶表示装置
KR940007451B1 (ko) * 1991-09-06 1994-08-18 주식회사 금성사 박막트랜지스터 제조방법
KR950010661B1 (ko) * 1992-11-07 1995-09-21 엘지전자주식회사 티에프티 엘씨디(tft-lcd)용 신호선 제조방법 및 구조
US5545576A (en) * 1994-04-28 1996-08-13 Casio Computer Co., Ltd. Method for manufacturing a thin film transistor panel

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393878B1 (ko) * 1995-07-25 2003-08-06 가부시끼가이샤 히다치 세이사꾸쇼 액정표시장치
JPH1010576A (ja) * 1996-06-27 1998-01-16 Nec Corp 薄膜トランジスタアレイ基板およびその製造方法
US6632696B2 (en) 1999-12-28 2003-10-14 Nec Corporation Manufacturing method of active matrix substrate plate and manufacturing method therefor
US6890783B2 (en) 1999-12-28 2005-05-10 Nec Lcd Technologies, Ltd. Active matrix substrate plate and manufacturing method therefor
JP2004304191A (ja) * 2003-03-28 2004-10-28 Chunghwa Picture Tubes Ltd 薄膜トランジスタの製造方法
JP5198066B2 (ja) * 2005-10-05 2013-05-15 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
KR20100121893A (ko) * 2009-05-11 2010-11-19 삼성전자주식회사 팬아웃 배선을 포함하는 표시장치

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