JPS6232651A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPS6232651A JPS6232651A JP60171141A JP17114185A JPS6232651A JP S6232651 A JPS6232651 A JP S6232651A JP 60171141 A JP60171141 A JP 60171141A JP 17114185 A JP17114185 A JP 17114185A JP S6232651 A JPS6232651 A JP S6232651A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は薄膜トランジスタ （以下、ＴＰＴという。）
およびその製造方法に係り、特にＴＰＴの歩留りの向上
および製造工程の簡略化を企図したＴＰＴおよびその製
造方法に関する。
およびその製造方法に係り、特にＴＰＴの歩留りの向上
および製造工程の簡略化を企図したＴＰＴおよびその製
造方法に関する。
本発明によるＴＰＴは、たとえばアクティブ型液晶表示
素子のスイッチングトランジスタ等に適用される。
素子のスイッチングトランジスタ等に適用される。
［従来技術］
第３図は、アクティブ型液晶表示素子における従来のＴ
ＦＴの概略的断面図である。
ＦＴの概略的断面図である。
同図におけるＴＰＴは次のようにして製造される。まず
、ガラス等の絶縁基板１上にゲート電極２および画素電
極３が形成され、その上に絶縁層４が形成される。続い
て、絶縁層４上に半導体層を堆積させ、選択エツチング
によって不要部分を除去してチャネルを発生させるため
の半導体層５を形成する。続いて、コンタクトホール６
を形成した後、ＴＰＴの主電極７および８ （ここでは
、ソース電極７およびドレイン電極８）を形成する。
、ガラス等の絶縁基板１上にゲート電極２および画素電
極３が形成され、その上に絶縁層４が形成される。続い
て、絶縁層４上に半導体層を堆積させ、選択エツチング
によって不要部分を除去してチャネルを発生させるため
の半導体層５を形成する。続いて、コンタクトホール６
を形成した後、ＴＰＴの主電極７および８ （ここでは
、ソース電極７およびドレイン電極８）を形成する。
このようにして製造されたＴＰＴのゲート電極２に適当
な電圧が印加されると、半導体層５にチャネルが形成さ
れ、ＴＰＴはＯＮ状態となる。したがって、ＴＰＴのソ
ース電極７に駆動電圧を印加しておけば、ＴＰＴを介し
て駆動電圧を画素電極３に印加することができ、図示さ
れていない液晶を適時駆動することができる。
な電圧が印加されると、半導体層５にチャネルが形成さ
れ、ＴＰＴはＯＮ状態となる。したがって、ＴＰＴのソ
ース電極７に駆動電圧を印加しておけば、ＴＰＴを介し
て駆動電圧を画素電極３に印加することができ、図示さ
れていない液晶を適時駆動することができる。
［発明が解決しようとする問題点］
上述したところから明らかなように、上記従来のＴＰＴ
を製造するためには、少なくとも５回のホトリソグラフ
ィ工程を必要とする。すなわち、ゲート電極２、画素電
極３、半導体層５、コンタクトホール６、そして主電極
７および８を形成する各工程である。その際、グーｌ−
電極２と半導体層５、半導体層５と主電極７および８等
の位置合せおよび寸法には高精度が要求される。
を製造するためには、少なくとも５回のホトリソグラフ
ィ工程を必要とする。すなわち、ゲート電極２、画素電
極３、半導体層５、コンタクトホール６、そして主電極
７および８を形成する各工程である。その際、グーｌ−
電極２と半導体層５、半導体層５と主電極７および８等
の位置合せおよび寸法には高精度が要求される。
しかしながら、従来の製造方法では、各ホトリソグラフ
ィ工程におけるアテイメント誤差により、パターン重ね
合せの位置および寸法のズレが生じ易いという問題点を
有していた。
ィ工程におけるアテイメント誤差により、パターン重ね
合せの位置および寸法のズレが生じ易いという問題点を
有していた。
さらに、エツチング１程が多いために、絶縁層４等の絶
縁領域がダメージを受けてピンホールを生じ易くなり、
ＴＰＴの特性劣化や多層配線の交差部（以下、クロスポ
イントという、）でのリークが生じ、歩留りが低下する
という問題点も有していた。上記従来例では、絶縁層４
上の半導体層５を形成する際のエツチング１程および絶
縁層４にコンタクトホール６を形成するエツチング１程
により絶縁層４がダメージを受け、ゲート電極２とソー
ス電極７との間でリークが生じる確率が高くなり、ＴＰ
Ｔの歩留りが低下してしまう。
縁領域がダメージを受けてピンホールを生じ易くなり、
ＴＰＴの特性劣化や多層配線の交差部（以下、クロスポ
イントという、）でのリークが生じ、歩留りが低下する
という問題点も有していた。上記従来例では、絶縁層４
上の半導体層５を形成する際のエツチング１程および絶
縁層４にコンタクトホール６を形成するエツチング１程
により絶縁層４がダメージを受け、ゲート電極２とソー
ス電極７との間でリークが生じる確率が高くなり、ＴＰ
Ｔの歩留りが低下してしまう。
［問題点を解決するための手段］
本発明によるＴＰＴは、絶縁基板上にゲート電極、絶縁
層および半導体層を積層して形成された薄膜トランジス
タにおいて、 前記絶縁層および前記半導体層は同一平面パターンを有
することを特徴とする。
層および半導体層を積層して形成された薄膜トランジス
タにおいて、 前記絶縁層および前記半導体層は同一平面パターンを有
することを特徴とする。
また、本発明によるＴＦＴの製造方法は、絶縁基板上に
ゲート電極、絶縁層および半導体層を積層して形成され
た薄膜トランジスタを製造する方法において、 前記絶縁基板上に前記ゲート電極を形成し、その上に絶
縁層、さらに半導体層を積層形成した後、該絶縁層およ
び半導体層を同一パターンで同時にパターニングするこ
とでｐｉ膜トランジスタの絶縁層および半導体層を形成
することを特徴とする。
ゲート電極、絶縁層および半導体層を積層して形成され
た薄膜トランジスタを製造する方法において、 前記絶縁基板上に前記ゲート電極を形成し、その上に絶
縁層、さらに半導体層を積層形成した後、該絶縁層およ
び半導体層を同一パターンで同時にパターニングするこ
とでｐｉ膜トランジスタの絶縁層および半導体層を形成
することを特徴とする。
［作用］
このように構成することで、パターン位置合せ等の高精
度を要求される工程を少なくすることができ、製造工程
を簡便化することができる。
度を要求される工程を少なくすることができ、製造工程
を簡便化することができる。
さらに、絶縁層上に半導体層が形成された状態でパター
ニングされるために、絶縁層にダメージを与えることが
なく、その結果ＴＰＴの特性および製造歩留りが大幅に
向」ニする。
ニングされるために、絶縁層にダメージを与えることが
なく、その結果ＴＰＴの特性および製造歩留りが大幅に
向」ニする。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図（Ａ）は、本発明によるＴＦＴの一実施例の概略
的平面図、第１図（Ｂ）は、そのＡ−Ａ ’線断面図で
ある。
的平面図、第１図（Ｂ）は、そのＡ−Ａ ’線断面図で
ある。
両図において、ガラス等の絶縁基板１１上には、ゲート
電極１２、配置１１２’および画素電極１３ （たとえ
ばＩＴＯ等）が形成され、ゲート電極１２上には絶縁層
１４を介して半導体層１５が同一平面パターンで形成さ
れている。そして、半導体層１５の両端にはソース電極
１６およびドレイン電極１７が設けられ、ソース電極１
６は配線１６’に、又ドレイン電極１７は画素電極１３
に各々接続されている。
電極１２、配置１１２’および画素電極１３ （たとえ
ばＩＴＯ等）が形成され、ゲート電極１２上には絶縁層
１４を介して半導体層１５が同一平面パターンで形成さ
れている。そして、半導体層１５の両端にはソース電極
１６およびドレイン電極１７が設けられ、ソース電極１
６は配線１６’に、又ドレイン電極１７は画素電極１３
に各々接続されている。
なお明示されていないが、配線１２’および配線１６′
のクロスポイントは、絶縁層１４′および半導体層１５
′を挟んで分離されており、絶縁層１４’および半導体
層１５’は、ＴＰＴの絶縁層１４および半導体層１５と
同時にパターニングによって形成される。
のクロスポイントは、絶縁層１４′および半導体層１５
′を挟んで分離されており、絶縁層１４’および半導体
層１５’は、ＴＰＴの絶縁層１４および半導体層１５と
同時にパターニングによって形成される。
さらに１本実施例では１図示されていないが、画素電極
１３上に液晶、ざらにＩＴＯ等の共通電極が形成され、
アクティブ型液晶表示素子を形成している。したがって
、配線Ｉ８’に予め駆動電圧を印加しておき、配線１２
′を通してゲート電極１２に適当な電圧を印加して本実
施例のＴＰＴをＯＮ状態にすれば、画素電極１３に駆動
電圧が印加され、共通電極との間の電界によって液晶を
駆動することができる。
１３上に液晶、ざらにＩＴＯ等の共通電極が形成され、
アクティブ型液晶表示素子を形成している。したがって
、配線Ｉ８’に予め駆動電圧を印加しておき、配線１２
′を通してゲート電極１２に適当な電圧を印加して本実
施例のＴＰＴをＯＮ状態にすれば、画素電極１３に駆動
電圧が印加され、共通電極との間の電界によって液晶を
駆動することができる。
このように、本実施例は、第３図に示す従来例に比べて
構造が簡単化されている。さらに、上述したように液晶
表示素子を構成した場合、画素型極−ｔ４丘に絶縁層が
ないために、液晶を駆動するための電圧を小さくするこ
とができ、駆動回路電源の負担を軽減することができる
。
構造が簡単化されている。さらに、上述したように液晶
表示素子を構成した場合、画素型極−ｔ４丘に絶縁層が
ないために、液晶を駆動するための電圧を小さくするこ
とができ、駆動回路電源の負担を軽減することができる
。
次に、本発明によるＴＰＴの製造方法について説明する
。
。
第２図（Ａ）〜（Ｃ）は、本発明によるＴＰＴの製造方
法の一実施例を示す概略的製造工程図である。
法の一実施例を示す概略的製造工程図である。
まず、第２図（Ａ）に示すように、絶縁基板１１上にゲ
ート電極１２、配線１２′および画素電極１３を形成す
る。ただし、画素電極１３がゲート電極１２等と異なる
材料（たとえばゲート電極１２等が多結晶シリコン、画
素電極１３がＩＴＯ）で形成される場合は、それぞれ別
工程でパターニングを行う必要がある。続いて、５ｉ０
２等の絶縁層２０、さらに多結晶シリコン、アモルファ
スシリコン等のｉｌ’＝ 導体Ｊｅ２１を植層形成する
。
ート電極１２、配線１２′および画素電極１３を形成す
る。ただし、画素電極１３がゲート電極１２等と異なる
材料（たとえばゲート電極１２等が多結晶シリコン、画
素電極１３がＩＴＯ）で形成される場合は、それぞれ別
工程でパターニングを行う必要がある。続いて、５ｉ０
２等の絶縁層２０、さらに多結晶シリコン、アモルファ
スシリコン等のｉｌ’＝ 導体Ｊｅ２１を植層形成する
。
次に、第２図（Ｂ）に示すように、絶縁層２０および半
導体層２１を同一パターンで同時にパターニングし、Ｔ
ＦＴのゲート絶縁膜となる絶縁層１４と、丁ＦＴのチャ
ネル発生領域となる半導体層１５とが形成される。その
際、絶縁層１４および半導体層１５は、画素電極１３の
パターンと分離するようにパターニングされる。また、
図示されていないが、このパターニングと同時に、配線
１２′上のクロスポイントとなる部分に、絶縁層１４′
および半導体層１５’が形成される。
導体層２１を同一パターンで同時にパターニングし、Ｔ
ＦＴのゲート絶縁膜となる絶縁層１４と、丁ＦＴのチャ
ネル発生領域となる半導体層１５とが形成される。その
際、絶縁層１４および半導体層１５は、画素電極１３の
パターンと分離するようにパターニングされる。また、
図示されていないが、このパターニングと同時に、配線
１２′上のクロスポイントとなる部分に、絶縁層１４′
および半導体層１５’が形成される。
次に、第２図（Ｃ）に示すように、電極用の金属又は多
結晶シリコン等を堆植し、パターニングによってソース
電極１６、配線１Ｂ’およびドレイン電極１７を形成す
る。ドレイン電極１７は画素電極１３に接続されている
。
結晶シリコン等を堆植し、パターニングによってソース
電極１６、配線１Ｂ’およびドレイン電極１７を形成す
る。ドレイン電極１７は画素電極１３に接続されている
。
本実施例では、半導体層１５がゲート電極１２の幅より
十分大きく、また従来のようにコンタクトホールを設け
る工程が不要であるために、アライメント誤差によるパ
ターンの位置ズレの影響を受けにくい。したがって、高
精度を必要とせずにＴＰＴを製造でき、製造工程が簡単
化される。
十分大きく、また従来のようにコンタクトホールを設け
る工程が不要であるために、アライメント誤差によるパ
ターンの位置ズレの影響を受けにくい。したがって、高
精度を必要とせずにＴＰＴを製造でき、製造工程が簡単
化される。
また、本実施例では半導体層１５の選択エツチング工程
およびコンタクトホールを形成するためのエツチング工
程が不要であるが、このようなエツチングが行われても
、絶縁層１４および絶縁層１４′は本導体層１５および
半導体層１５’で保護されているためにダメージを受け
ることがない、したがって、ソース・ドレイン間リーク
等が生じる可能性は極めて低く、ＴＦＴの製造歩留りを
著しく向上させることができる。
およびコンタクトホールを形成するためのエツチング工
程が不要であるが、このようなエツチングが行われても
、絶縁層１４および絶縁層１４′は本導体層１５および
半導体層１５’で保護されているためにダメージを受け
ることがない、したがって、ソース・ドレイン間リーク
等が生じる可能性は極めて低く、ＴＦＴの製造歩留りを
著しく向上させることができる。
なお、本実施例では、アクティブ型液晶表示素子に用い
た場合を説明したが、勿論これに限定されるものではな
く、能動素子として広く適用できることは当然である。
た場合を説明したが、勿論これに限定されるものではな
く、能動素子として広く適用できることは当然である。
［発明の効果］
以上詳細に説明したように、本発明によるＴＰＴおよび
その製造方法は、堆債した絶縁層および半導体層を同一
パターンで同時にパターニングすることで絶縁層および
半導体層を形成するために、位置合せ゛等の高精度を要
求される工程を少なくすることができ、製造工程を簡便
化することができる。
その製造方法は、堆債した絶縁層および半導体層を同一
パターンで同時にパターニングすることで絶縁層および
半導体層を形成するために、位置合せ゛等の高精度を要
求される工程を少なくすることができ、製造工程を簡便
化することができる。
さらに、絶縁層１に半導体層が形成された状態でパター
ニングされるために、 ＴＰＴの絶縁層およびその他の
絶縁層にダメージを！ｆえることがなく、その結果ＴＰ
Ｔの特性および製造歩留りを大幅に向上させることがで
きる。
ニングされるために、 ＴＰＴの絶縁層およびその他の
絶縁層にダメージを！ｆえることがなく、その結果ＴＰ
Ｔの特性および製造歩留りを大幅に向上させることがで
きる。
第１図（Ａ）は、本発明によるＴＰＴの一実施例の概略
的平面図、第１図（Ｂ）は、そのＡ−Ａ ’線断面図、 第２図（Ａ）〜（Ｃ）は、本発明によるＴＰＴの製造方
法の一実施例を示す概略的製造工程図、第３図は、アク
ティブ型液晶表示素子における従来のＴＰＴの概略的断
面図である。 ＋１・・・絶縁基板 １２−・・ゲート電極 １３・・・画素電極 １４．１４′・ｅ・絶縁層 １５．１５′・・・半導体層 １６や拳−ソース電極 １７・・・ドレイン電極 代理人 弁理士 山 下 穣 子 弟１図（Ａン 第 １ 図（Ｂ）
的平面図、第１図（Ｂ）は、そのＡ−Ａ ’線断面図、 第２図（Ａ）〜（Ｃ）は、本発明によるＴＰＴの製造方
法の一実施例を示す概略的製造工程図、第３図は、アク
ティブ型液晶表示素子における従来のＴＰＴの概略的断
面図である。 ＋１・・・絶縁基板 １２−・・ゲート電極 １３・・・画素電極 １４．１４′・ｅ・絶縁層 １５．１５′・・・半導体層 １６や拳−ソース電極 １７・・・ドレイン電極 代理人 弁理士 山 下 穣 子 弟１図（Ａン 第 １ 図（Ｂ）
Claims (2)
- （１）絶縁基板上に形成され、積層されたゲート電極、
絶縁層および半導体層から成る薄膜トランジスタにおい
て、 前記絶縁層および前記半導体層は同一平 面パターンを有することを特徴とする薄膜トランジスタ
。 - （２）絶縁基板上に形成され、積層されたゲート電極、
絶縁層および半導体層から成る薄膜トランジスタを製造
する方法において、 前記絶縁基板上に前記ゲート電極を形成 し、その上に絶縁層、さらに半導体層を積層形成した後
、該絶縁層および半導体層を同一パターンで同時にパタ
ーニングすることで薄膜トランジスタの絶縁層および半
導体層を形成することを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171141A JPS6232651A (ja) | 1985-08-05 | 1985-08-05 | 薄膜トランジスタおよびその製造方法 |
| US08/473,989 US5686326A (en) | 1985-08-05 | 1995-06-07 | Method of making thin film transistor |
| US08/476,283 US5648663A (en) | 1985-08-05 | 1995-06-07 | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171141A JPS6232651A (ja) | 1985-08-05 | 1985-08-05 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232651A true JPS6232651A (ja) | 1987-02-12 |
Family
ID=15917745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171141A Pending JPS6232651A (ja) | 1985-08-05 | 1985-08-05 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
-
1985
- 1985-08-05 JP JP60171141A patent/JPS6232651A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
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