JPS61183687A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
- Publication number
- JPS61183687A JPS61183687A JP60023839A JP2383985A JPS61183687A JP S61183687 A JPS61183687 A JP S61183687A JP 60023839 A JP60023839 A JP 60023839A JP 2383985 A JP2383985 A JP 2383985A JP S61183687 A JPS61183687 A JP S61183687A
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- Japan
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- semiconductor layer
- amorphous semiconductor
- thin film
- film transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶ドツトマトリックス表示デバイスの画素表
示のスイッチングに使用することを目的とした薄膜トラ
ンジスタアレイの製造方法に関するものである。
示のスイッチングに使用することを目的とした薄膜トラ
ンジスタアレイの製造方法に関するものである。
従来の技術
従来の薄膜トランジスタアレイの製造方法は、例えば第
１４２委員会（人部会第２４回、昭和６８年１月２７日
）に示されているように、第４図（ＩＬ）、 （ｂ）の
よう断面図および平面図で示すように製造されていた。
１４２委員会（人部会第２４回、昭和６８年１月２７日
）に示されているように、第４図（ＩＬ）、 （ｂ）の
よう断面図および平面図で示すように製造されていた。
すなわち絶縁基板１上に、ゲート電極２を設けた基板に
プラズマｃｖｎ法により絶縁体層３および非晶質半導体
層４を成膜する。
プラズマｃｖｎ法により絶縁体層３および非晶質半導体
層４を成膜する。
成膜された膜を７オトレジストにより所定の形状にパタ
ーニングし、ソース、ドレイン電極６． ｓ’を設け
、最終透明電極６を同様に形成する。
ーニングし、ソース、ドレイン電極６． ｓ’を設け
、最終透明電極６を同様に形成する。
発明が解決しようとした問題点
しかし、第４図（ａ）のような方法で、ソース、ドレイ
ン電極５．６′と半導体層４との接触抵抗を下げるため
に貼非晶質半導体層を介在させようとした場合、半導体
層４との選択エツチングが難しい。
ン電極５．６′と半導体層４との接触抵抗を下げるため
に貼非晶質半導体層を介在させようとした場合、半導体
層４との選択エツチングが難しい。
しかも、半導体層４が露出しているｔめ薄膜トランジス
タ（以下ＴＰＴと略す）の特性劣化をまねきやすい。さ
らに、ゲート電極２とソース電極５とのクロスオーバー
部は、絶縁体層３と非晶質半導体層４の２層でもたして
いるが、ゲート電＠！２に電圧が印加されると非晶質半
導体層４はアクユムレート層を作ることになシ、実質絶
縁体層３だけのクロスオーバーになってしまう。したが
ってクロスオーバーでショートしてしまう可能性が強い
０ 問題点を解決するための手段 本発明は前記問題点を解決するために、プラズマＣｖＤ
法で第１絶縁体層と非晶質半導体層および第２絶縁体層
の３層を成膜し、所定の形状にパターニングにした最上
部の第２絶縁体層をマスクにしてＴＰＴ機能部とクロス
オーバー部に非晶質半導体層ｆ パターニングするもの
である。
タ（以下ＴＰＴと略す）の特性劣化をまねきやすい。さ
らに、ゲート電極２とソース電極５とのクロスオーバー
部は、絶縁体層３と非晶質半導体層４の２層でもたして
いるが、ゲート電＠！２に電圧が印加されると非晶質半
導体層４はアクユムレート層を作ることになシ、実質絶
縁体層３だけのクロスオーバーになってしまう。したが
ってクロスオーバーでショートしてしまう可能性が強い
０ 問題点を解決するための手段 本発明は前記問題点を解決するために、プラズマＣｖＤ
法で第１絶縁体層と非晶質半導体層および第２絶縁体層
の３層を成膜し、所定の形状にパターニングにした最上
部の第２絶縁体層をマスクにしてＴＰＴ機能部とクロス
オーバー部に非晶質半導体層ｆ パターニングするもの
である。
作用
この方法によって、
■ 半導体層とソース、ドレイン電極との間に、？非晶
質層を介在させる際、最上部の第２絶縁体層にコンタク
ト窓を明けることにより、選択エツチングを可能にする
。
質層を介在させる際、最上部の第２絶縁体層にコンタク
ト窓を明けることにより、選択エツチングを可能にする
。
■ ＴＰＴ機能部の非晶質半導体層が、第２絶縁体層に
被膜されているため、特性の安定性に対して有利である
。
被膜されているため、特性の安定性に対して有利である
。
■ クロスオーバー部は、三層の薄膜によって構成され
るため、リークに対して絶縁度が向上する０ 以上の作用をもたらすことが出来る。
るため、リークに対して絶縁度が向上する０ 以上の作用をもたらすことが出来る。
実施例
以下、本発明の一実施例の方法を添付図面にもとづいて
説明する。第１図（ａ）、 （ｂ）がその方法を示す断
面図、平面図である。第１図（ＩＬ）、 （ｂ）に見る
ように、非晶質半導体層４上部、第２絶縁体層７に、コ
ンタクト窓８を明けてソース、ドレイン電極６．６′を
設ける構成をとっている。またソース電極５とゲート電
極２とのクロスオーバー部９は、ゲート絶縁体層３、非
晶質半導体層４および第２絶縁体層７の三層の薄膜によ
って構成されている。
説明する。第１図（ａ）、 （ｂ）がその方法を示す断
面図、平面図である。第１図（ＩＬ）、 （ｂ）に見る
ように、非晶質半導体層４上部、第２絶縁体層７に、コ
ンタクト窓８を明けてソース、ドレイン電極６．６′を
設ける構成をとっている。またソース電極５とゲート電
極２とのクロスオーバー部９は、ゲート絶縁体層３、非
晶質半導体層４および第２絶縁体層７の三層の薄膜によ
って構成されている。
第１図（ａ）ｔ （ｂ）の構造のＴＦＴアレイを形成す
るための製造プロセスを第２図（２Ｌ）〜（ｄ）で説明
する。
るための製造プロセスを第２図（２Ｌ）〜（ｄ）で説明
する。
■第１工程：ゲート電極２および絵素電＠１６が形成さ
れている基板上にゲート絶縁体層３、非晶質半導体層４
および第２絶縁体層７をプラズマａｙＤで成膜する。（
第２図（ＩＬ） ’）■第２工程：第２絶縁体層７を第
１図（ｂ）の様にＴＦＴ部とクロスオーバー部９とにま
たがるようにパターニングする。（第２図（ｂ）） ■第３工程：所定の形状にパターニングされた第２絶縁
体層７をマスクにして非晶質半導体層を同形状にパター
ニングする。（第２図（Ｃ））■第４工程：第２絶縁体
層７のＴＦＴ部のコンタクト窓８および、絵素電極θ上
の第１絶縁体層３をパターニングする。（第２図（ｄ）
）■第６エ程：ンース、ドレイン電極６．５′ヲ形成し
てＴＦＴアレイを完成する。
れている基板上にゲート絶縁体層３、非晶質半導体層４
および第２絶縁体層７をプラズマａｙＤで成膜する。（
第２図（ＩＬ） ’）■第２工程：第２絶縁体層７を第
１図（ｂ）の様にＴＦＴ部とクロスオーバー部９とにま
たがるようにパターニングする。（第２図（ｂ）） ■第３工程：所定の形状にパターニングされた第２絶縁
体層７をマスクにして非晶質半導体層を同形状にパター
ニングする。（第２図（Ｃ））■第４工程：第２絶縁体
層７のＴＦＴ部のコンタクト窓８および、絵素電極θ上
の第１絶縁体層３をパターニングする。（第２図（ｄ）
）■第６エ程：ンース、ドレイン電極６．５′ヲ形成し
てＴＦＴアレイを完成する。
次に第２の実施例を第３図をもとにして説明するＯ
上記実施例において、第４工程と第５工程の間に、ｎ１
ト晶質半導体層１０を接触抵抗を下げるために、また？
非晶質半導体層１０とソース、ドレイン電極ｓ、ｄとの
間に、ソース、ドレイン電極５ζ５′の金属が非晶質半
導体層４中に拡散するのを防止するためバリヤー金属１
１を介在させる工程を含ませて、ＴＦＴアレイを完成さ
せる。
ト晶質半導体層１０を接触抵抗を下げるために、また？
非晶質半導体層１０とソース、ドレイン電極ｓ、ｄとの
間に、ソース、ドレイン電極５ζ５′の金属が非晶質半
導体層４中に拡散するのを防止するためバリヤー金属１
１を介在させる工程を含ませて、ＴＦＴアレイを完成さ
せる。
発明の効果
本発明の方法はＴＦＴ部および、クロスオーバー部が三
層構造にするため、半導体層とソース、ドレイン電極と
の間に、？非晶質層および、バリヤー金属を介在させる
際、第２絶縁体層により選択エツチングが可能になる。
層構造にするため、半導体層とソース、ドレイン電極と
の間に、？非晶質層および、バリヤー金属を介在させる
際、第２絶縁体層により選択エツチングが可能になる。
ＴＰＴ機能部の非晶質半導体層が、第２絶縁体層で被膜
されているため、特性の安定性に対し有利である。さら
に、クロスオーバー部が、三層の膜により形成されてい
るため、リークに対し絶縁度が良いという利点を持つ。
されているため、特性の安定性に対し有利である。さら
に、クロスオーバー部が、三層の膜により形成されてい
るため、リークに対し絶縁度が良いという利点を持つ。
第１図（ＩＬ）、 （ｂ）は本発明による薄膜トランジ
スタアレイ構造の断面図および平面図、第２図（＆）〜
（ｄ）は本発明の一実施例の製造工程を示す図、第３図
は本発明による他の実施例を示す断面図、第４図（ａ）
、 （ｂ）は従来の薄膜トランジスタアレイの断面図お
よび平面図である。 １・・・・・・絶縁基板、２・・・・・・ゲート電極、
３・・・・・・ゲート絶縁体層、４・・・・・・非晶質
半導体層、５．５′・・・・・・ソース、ドレイン電極
、６・・・・・・絵素電極、７・・・・・・第２絶縁体
層、８・・・・・・コンタクト窓、９・・・・・・クロ
スオーバー部、１ｏ・・・・・・針弁晶質半導体層、１
１・・・・・・バリヤ金属。 代霧人の氏名 弁理士 中 尾 敏 男 ほか１名２−
−一乍一ト慣靴上色 １１ｆｌ 図
８−−−ケート刹り零イ下、蚤４− ジ鴎
巽判判褪 ターーーソースを極 Ｓ′−一一卜しイン電を８ （（１） ６一−−竜七素喝ｉ判
と７−−−で５Ｚ判１判陸４９瞠 （ｂ） 第３図 ｔｏ−−−１“非品莫半導伴層 ／Ｉ−−−バリヤー金ソ鴫 ６−−−桧散電極 ？ （ｂ）
スタアレイ構造の断面図および平面図、第２図（＆）〜
（ｄ）は本発明の一実施例の製造工程を示す図、第３図
は本発明による他の実施例を示す断面図、第４図（ａ）
、 （ｂ）は従来の薄膜トランジスタアレイの断面図お
よび平面図である。 １・・・・・・絶縁基板、２・・・・・・ゲート電極、
３・・・・・・ゲート絶縁体層、４・・・・・・非晶質
半導体層、５．５′・・・・・・ソース、ドレイン電極
、６・・・・・・絵素電極、７・・・・・・第２絶縁体
層、８・・・・・・コンタクト窓、９・・・・・・クロ
スオーバー部、１ｏ・・・・・・針弁晶質半導体層、１
１・・・・・・バリヤ金属。 代霧人の氏名 弁理士 中 尾 敏 男 ほか１名２−
−一乍一ト慣靴上色 １１ｆｌ 図
８−−−ケート刹り零イ下、蚤４− ジ鴎
巽判判褪 ターーーソースを極 Ｓ′−一一卜しイン電を８ （（１） ６一−−竜七素喝ｉ判
と７−−−で５Ｚ判１判陸４９瞠 （ｂ） 第３図 ｔｏ−−−１“非品莫半導伴層 ／Ｉ−−−バリヤー金ソ鴫 ６−−−桧散電極 ？ （ｂ）
Claims (2)
- （１）透明絶縁体基板上に形成された第１絶縁体層と非
晶質半導体層と第２絶縁体層の三層を利用して、トラン
ジスタ部とクロスオーバー部のマトリックスアレイを形
成する際に、非晶質半導体層のパターンニングを、前も
って所定の形状にエッチング形成した最上部の第２絶縁
体層をマスクにして行なうことを特徴とした薄膜トラン
ジスタアレイの製造方法。 - （２）ソース・ドレイン電極とゲート電極のバスバーの
クロスオーバー部を絶縁体層、非晶質半導体層および絶
縁体層の三層で形成することを特徴とした特許請求の範
囲第１項記載の薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023839A JPS61183687A (ja) | 1985-02-08 | 1985-02-08 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023839A JPS61183687A (ja) | 1985-02-08 | 1985-02-08 | 薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183687A true JPS61183687A (ja) | 1986-08-16 |
Family
ID=12121562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023839A Pending JPS61183687A (ja) | 1985-02-08 | 1985-02-08 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183687A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219840A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | アクティブマトリクスパネル及びその製造方法 |
| US6184963B1 (en) | 1987-06-10 | 2001-02-06 | Hitachi, Ltd. | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| JP2008100492A (ja) * | 2006-09-22 | 2008-05-01 | King Jim Co Ltd | 綴込具及びファイリング用具 |
| JP2008200926A (ja) * | 2007-02-19 | 2008-09-04 | King Jim Co Ltd | 綴じ具及びこれを用いたファイル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
-
1985
- 1985-02-08 JP JP60023839A patent/JPS61183687A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184963B1 (en) | 1987-06-10 | 2001-02-06 | Hitachi, Ltd. | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| US6384879B2 (en) | 1987-06-10 | 2002-05-07 | Hitachi, Ltd. | Liquid crystal display device including thin film transistors having gate electrodes completely covering the semiconductor |
| US6839098B2 (en) | 1987-06-10 | 2005-01-04 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US6992744B2 (en) | 1987-06-10 | 2006-01-31 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7196762B2 (en) | 1987-06-10 | 2007-03-27 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7450210B2 (en) | 1987-06-10 | 2008-11-11 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| JPH0219840A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | アクティブマトリクスパネル及びその製造方法 |
| JP2008100492A (ja) * | 2006-09-22 | 2008-05-01 | King Jim Co Ltd | 綴込具及びファイリング用具 |
| JP2008200926A (ja) * | 2007-02-19 | 2008-09-04 | King Jim Co Ltd | 綴じ具及びこれを用いたファイル |
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