JPH11218782A

JPH11218782A - アクティブマトリックス型液晶表示装置

Info

Publication number: JPH11218782A
Application number: JP3538698A
Authority: JP
Inventors: Yoshinaga Miyazawa; 善永宮澤; Yoshihisa Kato; 喜久加藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1998-02-03
Filing date: 1998-02-03
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】スイッチング素子として薄膜トランジスタを
備えたアクティブマトリックス型液晶表示装置におい
て、セルギャップのより一層の均一化を図る。【解決手段】薄膜トランジスタ基板１の上面全体に薄
膜トランジスタのゲート絶縁膜２１を設けずに、すなわ
ち、画素周辺部Ｂにおいてゲート絶縁膜２１を可及的に
取り除くこと等により、画素周辺部Ｂのセルギャップ状
態を画素部Ａのセルギャップ状態に近づける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、セルギャップの
より一層の均一化を図ることができるアクティブマトリ
ックス型液晶表示装置に関する。

【０００２】

【従来の技術】アクティブマトリックス型の液晶表示装
置には、スイッチング素子として薄膜トランジスタを備
えたものがある。図１８は従来のこのような液晶表示装
置における薄膜トランジスタを設けた基板（以下、薄膜
トランジスタ基板という）全体の主な電気回路を等価回
路的に示した平面図であり、図１９はその一部の等価回
路的平面図である。薄膜トランジスタ基板１上の中央部
の図１８及び図１９において一点鎖線で囲まれた領域は
画素部Ａとなっている。画素部Ａの周囲において図１８
において二点鎖線で示す枠状のシール材形成部２で囲ま
れた領域は画素周辺部Ｂとなっている。

【０００３】画素部Ａには、複数の信号ライン３と複数
の走査ライン４とが互いに直交する方向に配置され、両
ライン３、４の各交点近傍に画素電極５が薄膜トランジ
スタ６を介して対応する両ライン３、４に接続されて配
置され、さらに画素電極５との間で補助容量部Ｃｓを形
成する複数の補助容量ライン７が走査ライン４と平行す
る方向に配置されている。この場合、信号ライン３の上
端部は、薄膜トランジスタ基板１上のシール材形成部２
の上側の図１８において点線で示す半導体チップ搭載エ
リア８内まで延ばされている。また、走査ライン４の左
端部は、薄膜トランジスタ基板１上のシール材形成部２
の左側の図１８において点線で示す半導体チップ搭載エ
リア９内まで延ばされている。

【０００４】画素周辺部Ｂには、枠状の短絡ライン１１
と、短絡ライン１１の上辺部の上側において短絡ライン
１１の上辺部と各信号ライン３の上端部にそれぞれ接続
された各２つずつの第１の静電保護素子１２と、短絡ラ
イン１１の左辺部の左側において短絡ライン１１の左辺
部と各走査ライン５の左端部にそれぞれ接続された各２
つずつの第１の静電保護素子１３とが設けられている。
なお、補助容量ライン７の左端部は短絡ライン１１に接
続されている。また、薄膜トランジスタ基板１上のシー
ル材形成部２の外側であって図１８の右上部には、複数
の入力ライン１４が設けられている。入力ライン１４の
一端部は半導体チップ搭載エリア８、９内まで延ばされ
ている。

【０００５】次に、この薄膜トランジスタ基板１を有す
る液晶表示装置の一部の具体的な構造について図２０〜
図２３を参照して説明する。この場合、図２０は薄膜ト
ランジスタ基板１の第１の静電保護素子１２の部分にお
いて配向膜３５及びオーバーコート膜３４を省略した状
態の平面図を示す。図２１は図２０のＸ−Ｘ線に沿う部
分に相当し且つ短絡ライン１１の外側における信号ライ
ン３の引き回し線の部分の断面図を示す。図２２は薄膜
トランジスタ基板１の第２の静電保護素子１３の部分に
おいて配向膜３５及びオーバーコート膜３４を省略した
状態の平面図を示す。図２３は液晶表示装置の薄膜トラ
ンジスタ６及び画素電極５の部分の断面図を示す。

【０００６】薄膜トランジスタ基板１の上面の薄膜トラ
ンジスタ６形成領域にはＡｌ−Ｔｉ合金からなるゲート
電極Ｇが形成されている。また、薄膜トランジスタ基板
１の上面の各所定の箇所には、ゲート電極Ｇの形成と同
時に、走査ライン４、補助容量ライン７及び短絡ライン
１１の上辺部と下辺部がＡｌ−Ｔｉ合金によって形成さ
れている。ゲート電極Ｇ等を含む薄膜トランジスタ基板
１の上面全体には窒化シリコンからなるゲート絶縁膜２
１が形成されている。ゲート電極Ｇに対応する部分にお
けるゲート絶縁膜２１の上面にはアモルファスシリコン
からなる半導体薄膜２２が形成されている。また、第１
の静電保護素子１２形成領域におけるゲート絶縁膜２１
の上面にもアモルファスシリコンからなる半導体薄膜２
３が形成されている。なお、第２の静電保護素子１３の
構造は第１の静電保護素子１２の構造とほぼ同じである
ので、同一名称部分には同一の符合を付し、その説明を
適宜省略する。

【０００７】半導体薄膜２２、２３の上面中央部には窒
化シリコンからなるブロッキング層２４、２５が形成さ
れている。薄膜トランジスタ６形成領域におけるブロッ
キング層２４の上面両側にはｎ⁺シリコンからなるコン
タクト層２６、２７が形成されている。また、第１の静
電保護素子１２形成領域におけるブロッキング層２５の
上面両側にもｎ⁺シリコンからなるコンタクト層２８、
２９が形成されている。薄膜トランジスタ６形成領域に
おけるコンタクト層２６、２７の上面にはＡｌ−Ｔｉ合
金またはＣｒからなるドレイン電極Ｄ及びソース電極Ｓ
が形成されている。また、第１の静電保護素子１２形成
領域におけるコンタクト層２８、２９の上面にはＡｌ−
Ｔｉ合金またはＣｒからなる一方の接続電極３０及び他
方の接続電極３１が形成されている。さらに、ゲート絶
縁膜２１の上面の各所定の箇所には、各電極Ｓ、Ｄ、３
０、３１の形成と同時に、信号ライン３、入力ライン７
及び短絡ライン１１の左辺部と右辺部がＡｌ−Ｔｉ合金
またはＣｒによって形成されている。

【０００８】そして、図２０及び図２１に示すように、
第１の静電保護素子１２の一方の接続電極３０はゲート
絶縁膜２１に形成されたコンタクトホール部３２を介し
て短絡ライン１１に接続され、他方の接続電極３０は信
号ライン３に接続されている。また、図２２に示すよう
に、第２の静電保護素子１３の一方の接続電極３０は短
絡ライン１１に接続され、他方の接続電極３０はゲート
絶縁膜２１に形成されたコンタクトホール部３３を介し
て走査ライン４に接続されている。さらに、図１９を参
照して説明すると、短絡ライン１１の左辺部上下端及び
右辺部上下端は、ゲート絶縁膜２１に形成されたコンタ
クトホール部（図示せず）を介して短絡ライン１１の上
辺部左右端及び下辺部左右端に接続されている。なお、
薄膜トランジスタ６の近傍におけるゲート絶縁膜２１の
上面には、ソース電極Ｓ等の形成前に、ＩＴＯからなる
画素電極５が形成され、この画素電極５にソース電極Ｓ
が接続されている。

【０００９】薄膜トランジスタ基板１上であって画素電
極５の所定の部分を除く領域にはオーバーコート膜３４
が形成されている。画素電極５の上面及びオーバーコー
ト膜３４の上面の所定の箇所には配向膜３５が形成され
ている。一方、対向基板４１の下面にはＣｒからなるブ
ラックマスク４２が形成され、その下面の所定の箇所に
はＩＴＯからなる対向電極４３が形成され、その下面の
所定の箇所には配向膜４４が形成されている。そして、
薄膜トランジスタ基板１と対向基板４１とは図示しない
枠状のシール材を介して貼り合わされ、シール材の内側
における両基板１、４１間には液晶４５が封入されてい
る。なお、図２０に示すように、短絡ライン１１上のゲ
ート絶縁膜２１と信号ライン３との間には、ブロッキン
グ層２５の形成と同時に、窒化シリコンからなる絶縁層
４６が形成されている。また、図２２に示すように、走
査ライン４上のゲート絶縁膜２１と短絡ライン１１との
間にも窒化シリコンからなる絶縁層４７が形成されてい
る。

【００１０】次に、以上のような構造の液晶表示装置に
おけるセルギャップの具体的な一例について説明する。
まず、ゲート電極Ｇを含む走査ライン４等の膜厚は０．
３３μｍであり、ゲート絶縁膜２１の膜厚は０．２５μ
ｍであり、半導体薄膜２２、２３の膜厚は０．０５μｍ
であり、ブロッキング層２４、２５等の膜厚は０．１０
μｍであり、ｎ⁺シリコン層２６、２７、２８、２９の
膜厚は０．０２５μｍであり、ドレイン電極Ｄを含む信
号ライン３等の膜厚は０．３５５μｍであり、画素電極
５の膜厚は０．０５μｍであり、オーバーコート膜３４
の膜厚は０．２０μｍであり、配向膜３５、４３の膜厚
は０．１０μｍであり、ブラックマスク４２の膜厚は
０．２０μｍであり、共通電極４３の膜厚は０．１４μ
ｍであるとする。

【００１１】さて、図２３に示すように、画素部Ａにつ
いて見ると、画素電極５のブラックマスク４２と対向し
ない領域における液晶４５の層厚は最大であり、この領
域におけるゲート絶縁膜２１、画素電極５、両配向膜３
５、４４及び共通電極４３の合計厚さは０．６４μｍで
ある。この合計厚さは両基板１、４１間の実質的な間隔
を狭めている値であり、以下このような合計厚さを段差
というが、画素電極５のブラックマスク４２と対向しな
い領域を基準とし、この基準領域における段差を０とみ
なす。一方、画素部Ａにおける液晶４５の層厚の最小の
領域は薄膜トランジスタ６形成領域であり、この領域に
おけるゲート電極Ｇ、ゲート絶縁膜２１、半導体薄膜２
２、ブロッキング層２４、ｎ⁺シリコン層２６（または
２７）、ドレイン電極Ｄ（またはソース電極Ｓ）、オー
バーコート膜３４、両配向膜３５、４４、ブラックマス
ク４２及び共通電極４３の合計厚さは１．８５μｍであ
り、したがってこの領域の段差は１．８５−０．６４＝
１．２１μｍである。なお、ゲート電極Ｇとしてその表
面に陽極酸化膜が形成されたものを用いた場合には、そ
の膜厚が０．３５μｍとなるので、この場合の段差は
１．２３μｍとなる。このようにして、画素部Ａの全域
の段差を調べるとともに各段差の面積分布比を調べたと
ころ、図２４に示す結果が得られた。この図から明らか
なように、段差０の領域の面積分布比は約７８％であ
る。

【００１２】次に、図２１に示すように、画素周辺部Ｂ
の第１の静電保護素子１２形成領域について見ると、液
晶４５の層厚の最大領域におけるゲート絶縁膜２１、オ
ーバーコート膜３４、両配向膜３５、４４、ブラックマ
スク４２及び共通電極４３の合計厚さは０．９９μｍで
あり、したがってこの領域の段差は０．９９−０．６４
＝０．３５μｍである。そして、画素周辺部Ｂの第１の
静電保護素子１２形成領域の全域の段差を調べるととも
に各段差の面積分布比を調べたところ、図２５に示す結
果が得られた。この図から明らかなように、段差が最低
（０．３５μｍ）の領域の面積分布比は約５６％であ
る。また、画素周辺部Ｂの第２の静電保護素子１３形成
領域の全域の段差を調べるとともに各段差の面積分布比
を調べたところ、図２６に示す結果が得られた。この図
から明らかなように、段差が最低（０．３５μｍ）の領
域の面積分布比は約４５％である。さらに、画素周辺部
の信号ライン３の引き回し線形成領域（図２１の右部参
照）の全域の段差を調べるとともに各段差の面積分布比
を調べたところ、図２７に示す結果が得られた。この図
から明らかなように、段差が最低（０．３５μｍ）の領
域の面積分布比は約４５％である。

【００１３】

【発明が解決しようとする課題】ところで、図２４に示
す画素部Ａの段差特性と図２５〜図２７に示す画素周辺
部Ｂの段差特性とを比較すると、図２４に示す画素部Ａ
では最低の段差が０であるのに対し、図２５〜図２７に
示す画素周辺部Ｂでは最低の段差が０．３５μｍである
ので、その差は０．３５μｍであり、例えばゲート絶縁
膜２１の膜厚（０．２５μｍ）よりも大きい。しかも、
図２４に示す画素部Ａでは段差０の領域が約７８％もあ
るのに対し、図２５〜図２７に示す画素周辺部Ｂでは最
低の段差の領域が約５６％、約４５％、約４５％で全体
的に見ると５０％未満と少ない。この結果、画素周辺部
Ｂのセルギャップ状態が画素部Ａのセルギャップ状態と
大きく異なり、高精細化等を図る際の大きな支障になっ
ているという問題があった。この発明の課題は、セルギ
ャップのより一層の均一化を図ることである。

【００１４】

【課題を解決するための手段】請求項１記載の発明は、
画素部の液晶の層厚の最大値と画素周辺部の液晶の層厚
の最大値との差が薄膜トランジスタのゲート絶縁膜の厚
さ以下となるようにしたものである。請求項２記載の発
明は、請求項１記載の発明において、画素部における液
晶層厚最大領域が当該画素部の面積の５０％以上を占
め、且つ、画素周辺部における液晶層厚最大領域が当該
画素周辺部の面積の５０％以上を占めるようにしたもの
である。この発明によれば、画素周辺部のセルギャップ
状態を画素部のセルギャップ状態に近づけることができ
るので、セルギャップのより一層の均一化を図ることが
できる。

【００１５】

【発明の実施の形態】（第１実施形態）図１〜図３はこ
の発明の第１実施形態を説明するために示したものであ
る。この場合、図１は図２０に対応する図であり、図２
は図２１に対応する図であり、図３は図２２に対応する
図である。そこで、図１〜図３において、図２０〜図２
２と同一名称部分には同一の符合を付し、その説明を適
宜省略する。この実施形態では、画素周辺部Ｂにおいて
つまり画素部Ａの周囲からシール材形成部の幅方向中心
までの領域において、ゲート絶縁膜２１が可及的に取り
除かれており、すなわち、図１及び図２に示すように、
短絡ライン１１と信号ライン３との交差部及び第１の静
電保護素子１２の主要部にのみゲート絶縁膜２１が設け
られ、また図３に示すように、走査ライン４と短絡ライ
ン１１との交差部及び第２の静電保護素子１３の主要部
にのみゲート絶縁膜２１が設けられている。

【００１６】この結果、この実施形態の液晶表示装置の
画素部Ａの段差特性は、当該画素部Ａではゲート絶縁膜
２１を除去していないから、図２４に示す従来の場合と
同じである。しかるに、図２に示すように、画素周辺部
Ｂの第１の静電保護素子１２形成領域について見ると、
液晶４５の層厚の最大領域におけるオーバーコート膜３
４、両配向膜３５、４４、ブラックマスク４２及び共通
電極４３の合計厚さは０．７４μｍであり、したがって
この領域の段差は０．７４−０．６４＝０．１０μｍで
ある。そして、画素周辺部Ｂの第１の静電保護素子１２
形成領域の段差特性を調べたところ、図４に示す結果が
得られた。この図から明らかなように、段差が最低
（０．１０μｍ）の領域の面積分布比は約６７％であ
る。また、画素周辺部Ｂの第２の静電保護素子１３形成
領域の段差特性を調べたところ、図５に示す結果が得ら
れた。この図から明らかなように、段差が最低（０．１
０μｍ）の領域の面積分布比は約６６％である。さら
に、画素周辺部Ｂの信号ライン３の引き回し線形成領域
（図２の右部参照）の段差特性を調べたところ、図６に
示す結果が得られた。この図から明らかなように、段差
が最低（０．１０μｍ）の領域の面積分布比は約８７％
である。

【００１７】次に、図２４に示す画素部Ａの段差特性と
図４〜図６に示す画素周辺部Ｂの段差特性とを比較する
と、図２４に示す画素部Ａでは最低の段差が０であるの
に対し、図４〜図６に示す画素周辺部Ｂでは最低の段差
が０．１０μｍであるので、その差は０．１０μｍであ
り、ゲート絶縁膜２１の膜厚（０．２５μｍ）よりも小
さい。しかも、図２４に示す画素部Ａでは段差０の領域
が約７８％であるのに対し、図４〜図６に示す画素周辺
部Ｂでは最低の段差の領域が約６７％、約６６％、約８
７％で全体的に見ても５０％以上である。この結果、画
素周辺部Ｂのセルギャップ状態を画素部Ａのセルギャッ
プ状態に近づけることができ、セルギャップのより一層
の均一化を図ることができ、ひいては高精細化等を図る
ことができる。

【００１８】すなわち、画素周辺部Ｂの不要なゲート絶
縁膜２１を除去しない状態で、画素部Ａと画素周辺部Ｂ
の各最低段差の差、つまり、画素部Ａの液晶層厚の最大
値と画素周辺部Ｂの液晶層厚の最大値との差が、ゲート
絶縁膜２１の膜厚の２倍以上である場合は、画素周辺部
Ｂの不要なゲート絶縁膜２１を除去してもセルギャップ
が表示ムラを解消できる程度に均一化されないのである
が、画素部Ａの液晶層厚の最大値と画素周辺部Ｂの液晶
層厚の最大値との差が、ゲート絶縁膜２１の膜厚の２倍
以下の状態、つまり、画素周辺部Ｂの不要なゲート絶縁
膜２１を除去することにより画素部Ａの液晶層厚の最大
値と画素周辺部Ｂの液晶層厚の最大値との差がゲート絶
縁膜２１の膜厚以下となるセルギヤップに対しては、画
素周辺部Ｂの不要なゲート絶縁膜２１を除去することに
より両領域のセルギャップ状態が、表示ムラを解消でき
る程度に均一化されるのである。

【００１９】（第２実施形態）図７及び図８はこの発明
の第２実施形態を説明するために示したものである。こ
の場合、図７は図１に対応する図であり、図８は図３に
対応する図である。この実施形態では、画素周辺部Ｂに
おいて対向基板（図示せず）の共通電極４３の所定の一
部が取り除かれており、すなわち、図７において一点鎖
線で示すように、短絡ライン１１に対応し且つ相隣接す
る信号ライン３間の相隣接する第１の静電保護素子１２
間に対応する部分における共通電極４３に開口部４３ａ
が設けられ、また図８において一点鎖線で示すように、
短絡ライン１１に対応し且つ相隣接する走査ライン４間
の相隣接する補助容量ライン７間に対応する部分におけ
る共通電極４３に開口部４３ｂが設けられている。

【００２０】そして、画素周辺部Ｂの第１の静電保護素
子１２形成領域の段差特性を調べたところ、図９に示す
結果が得られた。また、画素周辺部Ｂの第２の静電保護
素子１３形成領域の段差特性を調べたところ、図１０に
示す結果が得られた。これらの図から明らかなように、
各段差曲線を、図４及び図５に示す第１実施形態の場合
と比較して、図２４に示す画素部Ａの段差曲線により一
層近づけることができる。

【００２１】（第３実施形態）図１１はこの発明の第３
実施形態における液晶表示装置の一部の平面図を示した
ものである。この液晶表示装置では、薄膜トランジスタ
基板５１と対向基板５２とが枠状のシール材５３を介し
て貼り合わされている。なお、図中一点鎖線はシール材
５３の幅方向中心５３ａを示す。薄膜トランジスタ基板
５１の上面の所定の箇所には、二点鎖線で示すように、
画素部Ａの信号ライン（図示せず）の上端部から延びる
引き回し線５４が設けられ、また引き回し線５４の左右
両側にはダミー配線５５（一方は図示せず）が設けられ
ている。また、図示していないが、薄膜トランジスタ基
板５１の上面の他の所定の箇所には、画素部Ａの走査ラ
イン（図示せず）の左端部から延びる引き回し線が設け
られ、またこの引き回し線の上下両側にはダミー配線が
設けられている。対向基板５２の下面の所定の箇所には
ブラックマスク５６が設けられている。この場合、ブラ
ックマスク５６の外周部はシール材５３の幅方向中心５
３ａの外側に配置されている。ブラックマスク５６の下
面側であってシール材５３の内側にはカラーフィルタ５
７が設けられている。このカラーフィルタ５７はＲＧＢ
の各カラーフィルタ要素からなっている。カラーフィル
タ５７の下面及びその周囲のブラックマスク５６の下面
であってシール材５３の幅方向中心５３ａのすぐ内側に
は共通電極５８が設けられている。この場合、共通電極
５８の角部はシール材５３の外側まで延ばされ、クロス
材５９との接続部５８ａとなっている。なお、この液晶
表示装置において、上記第１及び第２実施形態の場合と
基本的に異なる点（カラーフィルタ５７を除く）は、信
号ライン用の引き回し線５４の構造が異なる点と、ダミ
ー配線５５を設けた点である。そこで、次に、この異な
る点について説明する。

【００２２】図１２は薄膜トランジスタ基板５１の一部
の平面図を示したものである。引き回し線５４は、走査
ラインの形成と同時に形成されたＡｌ−Ｔｉ合金からな
る下部配線５４ａと、信号ラインの形成と同時に形成さ
れたＡｌ−Ｔｉ合金またはＣｒからなる上部配線５４ｂ
との２層構造となっている。この場合、下部配線５４ａ
はシール材５３の外壁のすぐ内側まで設けられている。
また、下部配線５４ａは分断されている。これは、走査
ラインの表面に陽極酸化膜を形成するとき、下部配線５
４ａの表面に陽極酸化膜が形成されないようにするため
である。ダミー配線５５は、表面に陽極酸化膜を有する
走査ラインの形成と同時に形成された第１層５５ａと、
ブロッキング層の形成と同時に形成された第２層５５ｂ
と、信号ラインの形成と同時に形成された第３層５５ｃ
の３層構造となっている。この場合、ダミー配線５５の
形成領域は、図１１に示すように、カラーフィルタ５７
の外周部のすぐ内側からシール材５３の外壁のすぐ内側
までとなっている。

【００２３】ところで、引き回し線５４の上部配線５４
ｂの幅は１６μｍ程度となっている。これに対し、図１
８に示す従来の場合には、５０μｍ程度となっている。
この場合、引き回し線５４の上部配線５４ｂの幅を１６
μｍ程度と狭くしても、引き回し線５４は下部配線５４
ａと上部配線５４ｂの２層構造であるので、断線が生じ
ないようにすることができる。そして、画素周辺部Ｂの
信号ラインの引き回し線５４形成領域（ダミー配線５５
形成領域を含む）の段差特性を調べたところ、図１３に
示す結果が得られた。この図から明らかなように、段差
曲線を、図６に示す第１実施形態の場合と比較して、図
２４に示す画素部Ａの段差曲線により一層近づけること
ができる。

【００２４】（第４実施形態）図１４はこの発明の第４
実施形態における液晶表示装置の液晶注入口の部分の平
面図を示したものである。ただし、この場合、薄膜トラ
ンジスタ基板及び対向基板は複数の液晶セルに分断され
る前の大きさものであり、一点鎖線で示すラインに沿っ
て切断されると、複数の液晶セルが得られるようになっ
ている。そこで、液晶セルを形成する本来の薄膜トラン
ジスタ基板を符合６１ａで示し、切断されて除去される
不要な薄膜トランジスタ基板を符合６１ｂで示す。ま
た、液晶セルを形成する本来の対向基板を符合６２ａで
示し、切断されて除去される不要な対向基板を符合６２
ｂで示す。また、図１４において、符合６３はシール材
を示し、符合６４はシール材６３に形成された液晶注入
口を示す。

【００２５】不要な薄膜トランジスタ基板６１ｂの上面
の所定の箇所には、補助容量ライン（図示せず）の形成
と同時に、補助容量ラインに給電するための給電ライン
６５が形成されている。そして、不要な薄膜トランジス
タ基板６１ｂ及び本来の薄膜トランジスタ基板６１ａの
上面の液晶注入口６４及びその近傍において給電ライン
６５と短絡ライン（図示せず）との間には、複数の細い
分岐給電ライン６６及び複数の細いダミーライン６７が
設けられている。この場合、分岐給電ライン６６の給電
ライン６５からシール材６３の外壁のすぐ内側までは給
電ライン６５と同時に形成された単層ラインで、それ以
外は例えば図１２に示す引き回し線５４の２層部分と同
じ２層ラインとなっている。ダミーライン６７は２層ラ
インからなり、その一端部はシール材６３の幅方向中心
に配置されている。一方、不要な対向基板６２ｂの下面
の所定の箇所には、ブラックマスク６８の形成と同時
に、ライン６９がブラックマスク６８に液晶注入口６４
を介して接続されて形成されている。このライン６９
は、例えば接地され、液晶セルの所定の製造工程におい
て発生する静電気を外部に逃がすものとして利用され
る。

【００２６】ところで、図１８に示す従来の場合には、
図１４に示す複数の細い分岐給電ライン６６に対応する
給電ラインは単層の１本でその幅が１０００μｍオーダ
ーの幅広のものとなっている。これに対し、図１４に示
す液晶表示装置では、複数の細い分岐給電ライン６６及
び複数の細いダミーライン６７とし、且つ、シール材６
３の幅方向中心の内側における部分を２層構造としてい
るので、両ライン６６、６７の幅及びピッチ等を調整す
ることにより、画素周辺部Ｂの液晶注入口６４の部分に
おける段差特性を画素部Ａの段差特性により一層近づけ
ることができる。また、不要な対向基板６２ｂの下面に
ブラックマスク６８の形成と同時にライン６９を形成し
ているので、ブラックマスク６８形成領域と液晶注入口
６４の部分を含むライン６９形成領域との段差が少なく
なり、スペーサ散布の制御がしやすくなり、セルギャッ
プの均一化に寄与することができる。

【００２７】（第５実施形態）図１５はこの発明の第５
実施形態における液晶表示装置の一部の平面図を示した
ものである。ただし、この場合も、薄膜トランジスタ基
板及び対向基板は複数の液晶セルに分断される前の大き
さものであり、薄膜トランジスタ基板が一点鎖線で示す
ラインに沿って切断されるとともに、対向基板が二点鎖
線で示すラインに沿って切断されると、複数の液晶セル
が得られるようになっている。そこで、図１５におい
て、図１４と同一部分には同一の符合を付し、その説明
を適宜省略する。この液晶表示装置では、不要な対向基
板６２ｂの下面において本来の対向基板６２ａの四角の
外側の各所定の箇所に、ブラックマスク６８の形成と同
時に、一点鎖線で示す切断ラインの目安となる切断マー
ク７１及び二点鎖線で示す切断ラインの目安となる切断
マーク７２が形成されている。また、本来の薄膜トラン
ジスタ基板６１ａの上面の三点鎖線で示す各所定の領域
は、半導体チップ接続用の端子等が設けられた領域７
３、７４（図１８の半導体チップ搭載エリア８、９に相
当する領域）となっている。そして、不要な対向基板６
２ｂの下面において本来の対向基板６２ａの四角の外側
であって、領域７３、７４に対応せず且つ切断マーク７
１、７２形成領域を除く部分には、ブラックマスク６８
の形成と同時に、ダミーブラックマスク７５が形成され
ている。

【００２８】このように、この液晶表示装置では、不要
な対向基板６２ｂの下面において本来の対向基板６２ａ
の四角の外側であって、領域７３、７４に対応せず且つ
切断マーク７１、７２形成領域を除く部分にダミーブラ
ックマスク７５を設けているので、スペーサ散布後にお
いて両基板６１ａ、６１ｂ、６２ａ、６２ｂをシール材
６３を介して貼り合わせる際に圧力を加えるとき、ダミ
ーブラックマスク７５を設けた部分において基板が凹ま
ないようにすることができ、ひいてはセルギャップの均
一化に寄与することができる。

【００２９】（第６実施形態）図１６はこの発明の第６
実施形態における液晶表示装置の一部の平面図を示した
ものである。ただし、この場合も、薄膜トランジスタ基
板及び対向基板は複数の液晶セルに分断される前の大き
さものである。このため、薄膜トランジスタ基板８１と
対向基板８２とは複数のシール材８３を介して貼り合わ
されている。両基板８１、８２の左右両側は、両基板８
１、８２を貼り合わせる際のアライメントマーク等が設
けられた領域８４となっている。対向基板８２の下面の
領域８４を除く外周部には、ブラックマスク８５及びラ
イン８６（図１４のライン６９）の形成と同時に、ダミ
ーブラックマスク８７が形成されている。また、対向基
板８２の下面の領域８４を含む外周部には、シール材８
３の形成と同時に、ダミーシール材８８が形成されてい
る。

【００３０】このように、この液晶表示装置では、対向
基板８２の下面の外周部にダミーブラックマスク８７及
びダミーシール材８８を設けているので、スペーサ散布
後において両基板８１、８２をシール材８３及びダミー
シール材８８を介して貼り合わせる際に圧力を加えると
き、ダミーブラックマスク８７及びダミーシール材８８
を設けた部分において基板が凹まないようにすることが
でき、ひいてはセルギャップの均一化に寄与することが
できる。

【００３１】（第７実施形態）図１７はこの発明の第７
実施形態における液晶表示装置の一部の平面図を示した
ものである。ただし、この場合も、薄膜トランジスタ基
板及び対向基板は複数の液晶セルに分断される前の大き
さものである。そこで、図１７において、図１６と同一
部分には同一の符合を付し、その説明を適宜省略する。
薄膜トランジスタ基板８１の上面の外周部においては、
陽極酸化膜を有する走査ライン形成用膜及び信号ライン
形成用膜をベターで設けると、この領域の段差が画素部
と異なることになる。そこで、薄膜トランジスタ基板８
１の上面の外周部の上辺部及び下辺部の一点鎖線で示す
領域９１のみにおいて、信号ライン形成用膜によってダ
ミー信号ラインを信号ラインと平行に且つ同じピッチで
形成する。すると、薄膜トランジスタ基板８１の外周部
における段差を画素部に近づけることができる。この結
果、スペーサ散布の制御がしやすくなり、セルギャップ
の均一化に寄与することができる。

【００３２】

【発明の効果】以上説明したように、この発明によれ
ば、画素周辺部のセルギャップ状態を画素部のセルギャ
ップ状態に近づけることができるので、セルギャップの
より一層の均一化を図ることができ、ひいては液晶表示
装置の高精細化等を図ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施形態における液晶表示装置
の薄膜トランジスタ基板の第１の静電保護素子の部分に
おいて配向膜及びオーバーコート膜を省略した状態の平
面図。

【図２】第１実施形態の液晶表示装置の図１のＸ−Ｘ線
に沿う部分に相当し且つ短絡ラインの外側における信号
ラインの部分の断面図。

【図３】第１実施形態の液晶表示装置の薄膜トランジス
タ基板の第２の静電保護素子の部分において配向膜及び
オーバーコート膜を省略した状態の平面図。

【図４】第１実施形態の液晶表示装置の画素周辺部の第
１の静電保護素子形成領域の段差特性を示す図。

【図５】第１実施形態の液晶表示装置の画素周辺部の第
２の静電保護素子形成領域の段差特性を示す図。

【図６】第１実施形態の液晶表示装置の画素周辺部の信
号ラインの引き回し線形成領域の段差特性を示す図。

【図７】この発明の第２実施形態における液晶表示装置
の薄膜トランジスタ基板の第１の静電保護素子の部分に
おいて配向膜及びオーバーコート膜を省略した状態の平
面図。

【図８】第２実施形態の液晶表示装置の薄膜トランジス
タ基板の第２の静電保護素子の部分において配向膜及び
オーバーコート膜を省略した状態の平面図。

【図９】第２実施形態の液晶表示装置の画素周辺部の第
１の静電保護素子形成領域の段差特性を示す図。

【図１０】第２実施形態の液晶表示装置の画素周辺部の
第２の静電保護素子形成領域の段差特性を示す図。

【図１１】この発明の第３実施形態における液晶表示装
置の一部の平面図。

【図１２】第３実施形態の液晶表示装置の薄膜トランジ
スタ基板の一部の平面図。

【図１３】第３実施形態の液晶表示装置の画素周辺部の
信号ラインの引き回し線形成領域の段差特性を示す図。

【図１４】この発明の第４実施形態における液晶表示装
置の液晶注入口の部分の平面図。

【図１５】この発明の第５実施形態における液晶表示装
置の一部の平面図。

【図１６】この発明の第６実施形態における液晶表示装
置の一部の平面図。

【図１７】この発明の第７実施形態における液晶表示装
置の一部の平面図。

【図１８】従来の液晶表示装置の薄膜トランジスタ基板
全体の主な電気回路の等価回路的平面図。

【図１９】図１８に示すものの一部の等価回路的平面
図。

【図２０】従来の液晶表示装置の薄膜トランジスタ基板
の第１の静電保護素子の部分において配向膜及びオーバ
ーコート膜を省略した状態の平面図。

【図２１】図２０のＸ−Ｘ線に沿う部分に相当し且つ短
絡ラインの外側における信号ラインの引き回し線の部分
の断面図。

【図２２】従来の液晶表示装置の薄膜トランジスタ基板
の第２の静電保護素子の部分において配向膜及びオーバ
ーコート膜を省略した状態の平面図。

【図２３】従来の液晶表示装置の薄膜トランジスタ及び
画素電極の部分の断面図。

【図２４】従来の液晶表示装置の画素部の段差特性を示
す図。

【図２５】従来の液晶表示装置の画素周辺部の第１の静
電保護素子形成領域の段差特性を示す図。

【図２６】従来の液晶表示装置の画素周辺部の第２の静
電保護素子形成領域の段差特性を示す図。

【図２７】従来の液晶表示装置の画素周辺部の信号ライ
ンの引き回し線形成領域の段差特性を示す図。

【符号の説明】

Ａ画素部Ｂ画素周辺部１薄膜トランジスタ基板３信号ライン４走査ライン５画素電極６薄膜トランジスタ７補助容量ライン１１短絡ライン１２、１３静電保護素子２１ゲート絶縁膜４１対向基板４３共通電極４５液晶

Claims

【特許請求の範囲】

【請求項１】複数の信号ラインと複数の走査ラインと
が互いに直交する方向に配置され、且つ、前記両ライン
の各交点近傍に画素電極がスイッチング素子としての薄
膜トランジスタを介して対応する前記両ラインに接続さ
れて配置されてなる画素部と、該画素部の周囲に短絡ラ
インが静電保護素子を介して前記両ラインの各一端部に
接続されて配置されてなる画素周辺部とを備えた薄膜ト
ランジスタ基板と、前記画素電極と対向する共通電極を備えた対向基板と
が、前記画素部及び前記画素周辺部を囲む大きさの枠状のシ
ール材を介して貼り合わされ、該シール材の内側におけ
る前記両基板間に液晶が封入されてなるアクティブマト
リックス型液晶表示装置であって、前記薄膜トランジスタは基板上にゲート電極、ゲート絶
縁膜、半導体層及びソース・ドレイン電極がこの順で積
層されて形成され、前記画素部の封入された前記液晶の層厚の最大値と前記
画素周辺部の封入された前記液晶の層厚の最大値との差
が前記薄膜トランジスタのゲート絶縁膜の厚さ以下であ
ることを特徴とするアクティブマトリックス型液晶表示
装置。
【請求項２】請求項１記載の発明において、前記画素
部における液晶層厚最大領域が当該画素部の面積の５０
％以上を占め、且つ、前記画素周辺部における液晶層厚
最大領域が当該画素周辺部の面積の５０％以上を占める
ことを特徴とするアクティブマトリックス型液晶表示装
置。