JP2011070104A - 表示装置 - Google Patents

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Abstract

【課題】ゲートライン１１とゲートドライバとの間を電気的に接続する配線の配線長がゲートライン毎に異なっていても、表示品位の低下を抑制する。
【解決手段】表示画素に形成された薄膜トランジスタ１０に走査信号を伝送するゲートライン１１とゲート出力端子１９とを電気的に接続するゲート引き回し線１８の配線長が、ゲートライン１１毎に異なっている表示装置であって、ゲート引き回し線１８との間に絶縁層を介在させて所定の領域で重なるように配置された共通ライン１５を備え、前記各ゲート引き回し線１８間において配線長の短いゲート引き回し線１８の方が配線長のゲート引き回し線１８よりも前記共通ライン１５との重なり面積が大きく形成されていることにより、前記各ゲート引き回し線１８は該ゲート引き回し線１８に対応する前記ゲートライン１１から該ゲート引き回し線１８に対応する前記ゲート出力端子１９までの時定数を互いに等しくする。
【選択図】 図１１

Description

本発明は、薄膜トランジスタに走査信号を伝送するゲートラインと所定の接続端子とを電気的に接続する接続配線の配線長が、ゲートライン毎に異なっている表示装置に関する。
表示装置としてアクティブマトリクス方式の液晶表示装置は、表示画素毎にゲートラインとソースラインとの交点近傍に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）を介して画素電極が配置されている。また、画素電極とこの画素電極に対向するようにして配置された対向電極（共通電極）との間に液晶層が形成されている。そして、ゲートラインを介して入力された走査信号によって選択状態にされたＴＦＴを介して画素電極に階調レベルに対応した電圧を印加することにより、液晶の配向状態を階調レベルに対応した配向状態に変化させている。
ここで、このような液晶表示装置では、表示パネル上の所定の領域に駆動回路をＣＯＧ（Chip On Glass）実装するものがある。例えば特許文献１では、ゲートラインの延伸する方向に対して平行になる表示パネルの一辺側に一方の基板から他方の基板が突出する突出領域を設け、ゲートラインを駆動するゲートドライバやソースラインを駆動するソースドライバからなるＩＣチップとしての半導体素子を突出領域に実装するものが提案されている。
特開２００６−７１８１４号公報
特許文献１のようにゲートラインの延伸する方向に対して平行になる表示パネルの一辺側にゲートドライバを実装する場合、ゲートラインとゲートドライバとを電気的に接続する引き回し線の配線長がゲートライン毎に異なっている。したがって、ゲートドライバとゲートラインとの間の時定数がゲートライン毎に異なり、ゲートドライバが該ゲートドライバの出力端に走査信号としてのオン電圧が各ゲートライン間で等しくなるように走査信号を出力すると、ＴＦＴに印加されるオン電圧の実行電圧がゲートライン毎に異なることになる。このため、互いに等しい階調レベルに対応した電圧を各画素電極に書き込む場合であっても、画素電極に保持される電圧が行毎に異なり、例えば画面一面に対して単一階調の表示を行おうとした場合であっても画面面内で輝度差が生じ表示品位が低下するという問題があった。
そこで、本発明は、ゲートラインとゲートドライバとの間を電気的に接続する配線の配線長がゲートライン毎に異なっていても、表示品位の低下を抑制することができる表示装置を提供することを目的とする。
上記の目的を達成するために、請求項１に記載の発明は、所定の表示領域に、表示画素がマトリクス状に配列され、薄膜トランジスタに接続された画素電極が前記表示画素毎に配置され、前記薄膜トランジスタに走査信号を伝送するゲートラインと所定の接続端子とを電気的に接続する接続配線の配線長が、ゲートライン毎に異なっている表示装置であって、前記接続配線との間に絶縁層を介在させて所定の領域で重なるように配置された導電層を備え、前記各接続配線間において、配線長の短い接続配線の方が配線長の長い接続配線よりも前記導電層との重なり面積が大きく形成されていることを特徴とする。
また、請求項２に記載の発明は、請求項１に記載の表示装置において、前記導電層との重なり領域に、配線長の短い接続配線の方が配線長の長い接続配線よりも配線幅が広く形成された領域を有していることを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の表示装置において、前記導電層は、液晶層を介して前記画素電極に対して対向配置される共通電極と等しい電圧に設定されるとともに前記表示領域を囲むように配置された静電気保護リングであることを特徴とする。
また、請求項４に記載の発明は、請求項３に記載の表示装置において、前記静電気保護リングは、前記画素電極が形成された第１の基板と前記共通電極が形成された第２の基板とが重なる領域に形成されていることを特徴とする。
また、請求項５に記載の発明は、請求項１に記載の表示装置において、前記導電層は、配線長の短い前記接続配線との重なり領域の方が配線長の長い前記接続配線との重なり領域よりも配線幅が広く形成されていることを特徴とする。
また、請求項６に記載の発明は、請求項１から５の何れかに記載の表示装置において、前記各接続配線は、該接続配線に対応する前記ゲートラインから該接続配線に対応する前記所定の接続端子までの時定数が互いに等しいことを特徴とする。
また、請求項７に記載の発明は、表示画素に形成された薄膜トランジスタに走査信号を伝送するゲートラインと所定の接続端子とを電気的に接続する接続配線の配線長が、ゲートライン毎に異なっている表示装置であって、前記接続配線との間に絶縁層を介在させて所定の領域で重なるように配置された導電層を備え、前記各接続配線間において配線長の短い接続配線の方が配線長の長い接続配線よりも前記導電層との重なり面積が大きく形成されていることにより、前記各接続配線は該接続配線に対応する前記ゲートラインから該接続配線に対応する前記所定の接続端子までの時定数が互いに等しくなっていることを特徴とする。
また、請求項８に記載の発明は、第１の表示画素に形成された第１の薄膜トランジスタに走査信号を伝送する第１のゲートラインと第１の接続端子とを電気的に接続する第１の接続配線の配線長が、第２の表示画素に形成された第２の薄膜トランジスタに走査信号を伝送する第２のゲートラインと第２の接続端子とを電気的に接続する第２の接続配線の配線長よりも長い表示装置であって、絶縁層を介在させて所定の領域で前記第１の接続配線または前記第２の接続配線と重なるように配置された導電層を備え、前記第２の接続配線が前記第１の接続配線よりも前記導電層との重なり面積が大きく形成されていることを特徴とする。
また、請求項９に記載の発明は、請求項８に記載の表示装置において、前記導電層は、前記第１の表示画素と前記第２の表示画素との間で等しい電位に設定される共通電極に電気的に接続されていることを特徴とする。
本発明によれば、ゲートラインとゲートドライバとの間を電気的に接続する配線の配線長がゲートライン毎に異なっていても、表示品位の低下を抑制することができる。
液晶表示装置の概略平面図。 液晶表示装置の概略断面図。 表示パネル等価回路的平面図。 ゲートライン用静電気保護回路の等価回路的平面図。 データライン用静電気保護回路の等価回路的平面図。 スイッチング用薄膜トランジスタの断面図。 ゲートドライバ搭載領域の断面図。 ゲートドライバ搭載領域の断面図。 データドライバ搭載領域の断面図。 データドライバ搭載領域の断面図。 引き回し線と静電気保護ラインとしての共通ラインとの重なり領域の平面図。 図１１に示すＢ−Ｂ’での断面図。 変形例における引き回し線と静電気保護ラインとしての共通ラインとの重なり領域の平面図。 図１３に示すＣ−Ｃ’での断面図。 変形例における引き回し線と静電気保護ラインとしての共通ラインとの重なり領域の平面図。 図１５に示すＤ−Ｄ’での断面図。 変形例における引き回し線と静電気保護ラインとしての共通ラインとの重なり領域の平面図。 図１７に示すＥ−Ｅ’での断面図。
本発明の表示装置としてアクティブマトリクス方式の液晶表示装置の概略平面図を図１に示し、その断面図を図２に示す。液晶表示装置１は、表示パネル２とこの表示パネル２を駆動するドライバ回路３と、ドライバ回路３をさらに外部回路に接続するためのＦＰＣ（Flexible printed circuits）と、を備えている。ドライバ回路３は、ゲートドライバ３ａとデータドライバ３ｂとからなる。そして、ゲートドライバ３ａとデータドライバ３ｂは、それぞれ半導体素子としてのＩＣチップからなり、表示パネル２の所定の領域にＣＯＧ実装されることにより表示パネル２に搭載されている。
表示パネル２は、アクティブ基板４が該アクティブ基板４に対して対向するように配置された対向基板５にほぼ方形枠状のシール材６によって貼り合わされている。そして、この枠状のシール材６で囲まれた領域における両基板４、５間には液晶層７が形成されている。また、アクティブ基板４の下辺部は対向基板５から突出されることにより突出部４ａが設けられている。そして、この突出部４ａにドライバ回路３が搭載されているとともにＦＰＣが接合されている。ここで、図１において２点鎖線で囲まれた方形状の領域を表示領域８として示す。そして、シール材６は、この表示領域８を囲むようにして設けられている。なお、アクティブ基板４と対向基板５は、それぞれガラス等の透明性材料によって形成されている。
図３は表示パネル２の要部の等価回路的平面図である。表示領域８には、表示画素がマトリックス状に配列されている。そして、アクティブ基板４上には、表示画素毎に、ＩＴＯ等からなる透明性の画素電極９と、この画素電極９にソース電極Ｓが接続されたｎＭＯＳ型のスイッチング用薄膜トランジスタ１０が形成されている。スイッチング用薄膜トランジスタ１０は、ゲートライン１１にゲート電極Ｇが接続されるとともに、ドレイン電極Ｄがデータライン１２に接続されている。ここで、ゲートライン１１は、ゲートドライバ３ａから出力される走査信号をスイッチング用薄膜トランジスタ１１に伝送するものであり、画素行に対応させて行方向に延伸するようにしてアクティブ基板４上に複数形成されている。また、データライン１２は、データドライバ３ｂから出力される階調信号をスイッチング用薄膜トランジスタ１０を介して画素電極９に伝送するものであり、画素列に対応させて列方向に延伸するようにしてアクティブ基板４上に複数形成されている。
なお、突出部４ａは、ゲートライン１１が延伸する方向に対して平行になる一辺側に設けられている。また、突出部４ａには、ゲートドライバ３ａを搭載するゲートドライバ搭載領域１３とデータドライバ３ｂを搭載するデータドライバ搭載領域１４が設けられている。
ここで、図３において、画素電極９は僅かに５個×３個だけ図示しているのは図面の明確化のためであり、実際には数百個×数百個もしくはそれ以上の個数が配列されている。アクティブ基板４上の表示領域８の周囲には、方形枠状の静電気保護リングとしての共通ライン１５、および、これに接続された共通接続パッド１６が設けられている。共通接続パッド１６は、対向基板５におけるアクティブ基板４との対向面に設けられたＩＴＯ等からなる透明性の共通電極１７に基板間導通材を介して接続されている。即ち、共通ライン１５と共通電極１７とが等しい電圧になるように設定されている。
ゲートライン１１は、表示領域８を迂回するようにして該ゲートライン１１の一方の端部から突出部４ａに向かう第１のゲート引き回し線１８に接続され、該第１のゲート引き回し線１８を介して突出部４ａのゲートドライバ搭載領域１３に配列されたゲート出力端子１９に電気的に接続されている。また、データライン１２は、該データライン１２の一方の端部から突出部４ａに向かう第１のデータ引き回し線２０に接続され、該第１のデータ引き回し線２０を介して突出部４ａのデータドライバ搭載領域１４に配列されたデータ出力端子２１に電気的に接続されている。なお、ゲート出力端子１９は、ゲートライン１１とゲートドライバ搭載領域１３に搭載されるゲートドライバ３ａとを第１のゲート引き回し線１８を介して電気的に接続するための接続端子であり、ゲートドライバ３ａが走査信号を出力する該ゲートドライバ３ａにおける所定の接続端子がこのゲート出力端子１９に接続される。また、データ出力端子２１は、データライン１２とデータドライバ搭載領域１４に搭載されるデータドライバ３ｂとを第１のデータ引き回し線２０を介して電気的に接続するための接続端子であり、データドライバ３ｂが階調信号を出力する該データドライバ３ｂにおける所定の接続端子がこのデータ出力端子２１に接続される。
ゲートドライバ搭載領域１３には、ゲート出力端子１９の配列方向に平行するようにゲート入力端子２２が設けられている。ゲート入力端子２２は、ＦＰＣを介して外部回路から伝送されてきた信号をゲートドライバ３ａに入力させるための接続端子であり、ゲートドライバ３ａにおける所定の接続端子に接続される。また、ゲート入力端子２２は、アクティブ基板４の端に向かうように延伸された第２のゲート引き回し線２３を介して、ゲート用外部接続端子２４に接続されている。そして、ゲート用外部接続端子２４は、ＦＰＣに形成された所定の接続端子に接続される。
データドライバ搭載領域１４には、データ出力端子２１の配列方向に平行するようにデータ入力端子２５が設けられている。データ入力端子２５は、ＦＰＣを介して外部回路から伝送されてきた信号をデータドライバ３ｂに入力させるための接続端子であり、データドライバ３ｂにおける所定の接続端子に接続される。また、データ入力端子２５は、アクティブ基板４の端に向かうように延伸された第２のデータ引き回し線２６を介して、データ用外部接続端子２７に接続されている。そして、データ用外部接続端子２７は、ＦＰＣに形成された所定の接続端子に接続される。
図４はゲートドライバ搭載領域１３に設けられたゲートライン用静電気保護回路２８の等価回路的平面図である。ゲートライン用静電気保護回路２８は、ゲートライン用静電気保護ライン２９と、ダイオード接続型の薄膜トランジスタ３０と、第１のフローティングゲート型の薄膜トランジスタ３１とを有している。
ダイオード接続型の薄膜トランジスタ３０は、ゲート電極Ｇとドレイン電極Ｄとがゲート出力端子１９で互いに接続されるとともに該ゲート出力端子１９にも接続され、ソース電極Ｓがゲートライン用静電気保護ライン２９に接続されている。また、第１のフローティングゲート型の薄膜トランジスタ３１は、ゲート電極Ｇが周囲から絶縁されてフローティングゲートとなっており、ドレイン電極Ｄがゲート出力端子１９に接続され、ソース電極Ｓがゲートライン用静電気保護ライン２９に接続されている。つまり、ダイオード接続型の薄膜トランジスタ３０と第１のフローティングゲート型の薄膜トランジスタ３１は、ゲート出力端子１９とゲートライン用静電気保護ライン２９との間で並列に接続されている。
ゲートライン用静電気保護ライン２９の一端部は、接続用薄膜トランジスタ３２および接続用引き回し線３３を介して、共通ライン１５に接続されている。この場合、接続用薄膜トランジスタ３２は、ゲート電極Ｇおよびドレイン電極Ｄがゲートライン用静電気保護ライン２９に接続され、ソース電極Ｓが第１の接続用引き回し線３３を介して共通ライン１５に接続されている。
図５はデータドライバ搭載領域１４に設けられたデータライン用静電気保護回路３４の等価回路的平面図である。データライン用静電気保護回路３４は、データライン用静電気保護ライン３５と、第２のフローティングゲート型の薄膜トランジスタ３６とを有している。
第２のフローティングゲート型の薄膜トランジスタ３６は、ゲート電極Ｇが周囲から絶縁されてフローティングゲートとなっており、ドレイン電極Ｄがデータ出力端子２１に接続され、ソース電極Ｓがデータライン用静電気保護ライン３５に接続されている。
データライン用静電気保護ライン３５の一端部は、並列に設けられた第１、第２の接続用薄膜トランジスタ３７、３８および第２の接続用引き回し線３９を介して、共通ライン１５に接続されている。この場合、第１の接続用薄膜トランジスタ３７、ゲート電極Ｇとドレイン電極Ｄがデータライン用静電気保護ライン３５に接続され、ソース電極Ｓが第２の接続用引き回し線３９を介して共通ライン１５に接続されている。また、第２の接続用薄膜トランジスタ３８は、ゲート電極Ｇとドレイン電極Ｄが第２の接続用引き回し線３９を介して共通ライン１５に接続され、ソース電極Ｓがデータライン用静電気保護ライン３５に接続されている。
次に、この表示パネル２における表示画素の具体的な層構成について説明する。図６はスイッチング用薄膜トランジスタ１０および画素電極９の断面図である。ガラス等からなるアクティブ基板４における対向基板５との対向面の所定の箇所には、第１の導電層として、モリブデンまたはクロム等からなるゲート電極Ｇ、該ゲート電極Ｇに接続されたゲートライン１１および該ゲートライン１１に接続されたゲート引き回し線１８が設けられている。
第１の導電層の上層には窒化シリコンからなるゲート絶縁膜４０が設けられている。ゲート絶縁膜４０の上層には真性アモルファスシリコンからなる半導体薄膜４１が設けられている。半導体薄膜４１に対応する領域の上層中央部には窒化シリコンからなるチャネル保護膜４２が設けられている。
チャネル保護膜４２に対応する領域の上層両側およびその両側における半導体薄膜４１に対応する領域にはｎ型アモルファスシリコンからなるオーミックコンタクト層４３、４４が設けられている。一方のオーミックコンタクト層４３の上層およびその近傍のゲート絶縁膜４０の上層の所定の箇所にはモリブデンまたはクロム等からなるソース電極Ｓが設けられている。他方のオーミックコンタクト層４４の上層およびゲート絶縁膜４０の上層の所定の箇所にはモリブデンまたはクロム等からなるドレイン電極Ｄ、該ドレイン電極Ｄに接続されたデータライン１２および該データライン１２に接続された第１のデータ引き回し線２０が設けられている。
ここで、スイッチング用薄膜トランジスタ１０は、ゲート電極Ｇ、ゲート絶縁膜４０、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３、４４、ソース電極Ｓおよびドレイン電極Ｄにより構成されている。また、ソース電極Ｓ、ドレイン電極Ｄ、データライン１２及び第１のデータ引き回し線２０は第２の導電層として形成されている。
スイッチング用薄膜トランジスタ１０およびデータライン１２の上層には窒化シリコンからなるオーバーコート膜４５が設けられている。オーバーコート膜４５の上層の所定の箇所にはＩＴＯ等の透明導電材料からなる画素電極９が設けられている。画素電極９は、オーバーコート膜４５の所定の箇所に設けられたコンタクトホール４６を介してソース電極Ｓに接続されている。
次に、ゲートドライバ搭載領域１３の具体的な層構成について説明する。図７はゲートドライバ搭載領域１３に設けられたゲートライン用静電気保護ライン２９、ダイオード接続型の薄膜トランジスタ３０、第１のフローティングゲート型の薄膜トランジスタ３１及びゲート出力端子１９の断面図である。ダイオード接続型の薄膜トランジスタ３０及び第１のフローティングゲート型の薄膜トランジスタ３１は、スイッチング用薄膜トランジスタ１０とほぼ同様な層構成を有し、上述した第１の導電層としてのゲート電極Ｇ、ゲート絶縁膜４０、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３、４４、上述した第２の導電層としてのソース電極Ｓおよびドレイン電極Ｄからなっている。
ゲート出力端子１９は、アクティブ基板４の対向基板５との対向面に上述した第１の導電層として設けられたモリブデンまたはクロム等からなる下層金属層１９ａと、ゲート絶縁膜４０に設けられたコンタクトホール４７を介して該ゲート絶縁膜４０から露出された領域の下層金属層１９ａ及びその周囲におけるゲート絶縁膜４０の上層に上述した第２の導電層として設けられたモリブデンまたはクロム等からなる上層金属層１９ｂと、が積層された２層構造になっている。そして、下層金属層１９ａが同じく第１の導電層として設けられた第１のゲート引き回し線１８に接続されている。また、上層金属層１９ｂの一部は、オーバーコート膜４５に設けられた開口部４８を介して該オーバーコート膜４５から露出されている。ゲートライン用静電気保護ライン２９は、ゲート絶縁膜４０の上層に上述した第２の導電層として設けられたモリブデンまたはクロム等の金属層からなっている。
そして、ダイオード接続型の薄膜トランジスタ３０は、第１の導電層としてのゲート電極Ｇが同じく第１の導電層として形成されたモリブデンまたはクロム等からなる引き回し線４９を介して、ゲート出力端子１９における下層金属層１９ａに接続されている。また、ドレイン電極Ｄがゲート力端子１９における上層金属層１９ｂに接続され、ソース電極Ｓがゲートライン用静電気保護ライン２９に接続されている。第１のフローティングゲート型の薄膜トランジスタ３１は、ゲート電極Ｇが周囲から絶縁されてフローティングゲートとなっている。また、ドレイン電極Ｄがゲート出力端子１９における上層金属層１９ｂに接続され、ソース電極Ｓがゲートライン用静電気保護ライン２９に接続されている。
図８は、ゲートドライバ搭載領域１３に設けられた接続用薄膜トランジスタ３２、ゲートライン用静電気保護ライン２９及び第１の接続用引き回し線３３の断面図である。接続用薄膜トランジスタ３２は、スイッチング用薄膜トランジスタ１０とほぼ同様な層構成を有し、上述した第１の導電層としてのゲート電極Ｇ、ゲート絶縁膜４０、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３、４４、上述した第２の導電層としてのソース電極Ｓおよびドレイン電極Ｄからなっている。第１の接続用引き回し線３３は、上述した第１の導電層として設けられたモリブデンまたはクロム等の金属層からなっている。
ゲート絶縁膜４０の上層に設けられたゲートライン用静電気保護ライン２９の一端部は、接続用薄膜トランジスタ３２のドレイン電極Ｄに接続されているとともに、ゲート絶縁膜４０に設けられたコンタクトホール４９を介して接続用薄膜トランジスタ３２のゲート電極Ｇに接続されている。そして、接続用薄膜トランジスタ３２は、ソース電極Ｓがゲート絶縁膜４０に設けられたコンタクトホール５０を介して第１の接続用引き回し線３３に接続されている。
次に、データドライバ搭載領域１４の具体的な層構成について説明する。図９は第２のフローティングゲート型の薄膜トランジスタ３６、データ出力端子２１及びデータライン用静電気保護ライン３５の断面図である。第２のフローティングゲート型の薄膜トランジスタ３６は、スイッチング用薄膜トランジスタ１０とほぼ同様な層構成を有し、上述した第１の導電層としてのゲート電極Ｇ、ゲート絶縁膜４０、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３、４４、上述した第２の導電層としてのソース電極Ｓおよびドレイン電極Ｄからなっている。
データ出力端子２１は、ゲート絶縁膜４０の上層に上述した第２の導電層として設けられたモリブデンまたはクロム等の金属層からなり、同じく第２の導電層として設けられた第１のデータ引き回し線２０に接続されている。また、この金属層の一部は、オーバーコート膜４５に設けられた開口部５１を介して該オーバーコート膜４５から露出されている。データライン用静電気保護ライン３５は、ゲート絶縁膜４０の上層に上述した第２の導電層として設けられたモリブデンまたはクロム等の金属層からなっている。データ出力端子２１に接続されている。第２のフローティングゲート型の薄膜トランジスタ３６は、ゲート電極Ｇが周囲から絶縁されてフローティングゲートとなっている。また、ドレイン電極Ｄがデータ出力端子１５に接続され、ソース電極Ｓがゲート絶縁膜４０に設けられたコンタクトホール５２を介してデータライン用静電気保護ライン３５に接続されている。
図１０は、データドライバ搭載領域１４に設けられた第１、第２の接続用薄膜トランジスタ３７、３８、データライン用静電気保護ライン３５及び第２の接続用引き回し線３９の断面図である。第１、第２の接続用薄膜トランジスタ３７、３８は、スイッチング用薄膜トランジスタ１０とほぼ同様な層構成を有し、上述した第１の導電層としてのゲート電極Ｇ、ゲート絶縁膜４０、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３、４４、上述した第２の導電層としてのソース電極Ｓおよびドレイン電極Ｄからなっている。第２の接続用引き回し線３９は、上述した第１の導電層として設けられたモリブデンまたはクロム等の金属層からなっている。
第１の接続用薄膜トランジスタ３７は、ゲート電極Ｇがデータライン用静電気保護ライン３５に接続されている。また、第２の接続用薄膜トランジスタ４４は、ゲート電極Ｇが第２の接続用引き回し線３９に接続されている。そして、第１の接続用薄膜トランジスタ４３のソース電極Ｓと第２の接続用薄膜トランジスタ４４のドレイン電極Ｄとがゲート絶縁膜５１に設けられたコンタクトホール５３を介して第２の接続用引き回し線３９に接続されている。また、第１の接続用薄膜トランジスタ４３のドレイン電極Ｄと第２の接続用薄膜トランジスタ４４のソース電極Ｓとがゲート絶縁膜４０に設けられた同一のコンタクトホール５４（図１０では図示の都合上別々となっている）を介してデータライン用静電気保護ライン３５に接続されている。
図３に戻り、静電気保護リングとしての共通ライン１５は、アクティブ基板４と対向基板５とが重なる領域に、データライン１２と平行に延伸する第１のライン領域１５ａ及び第２のライン領域１５ｂとゲートライン１１と平行に延伸する第３のライン領域１５ｃ及び第４のライン領域１５ｄとを有している。
第１のライン領域１５ａ及び第２のライン領域１５ｂは、上述した第２の導電層として設けられたモリブデンまたはクロム等の金属層からなっている。また、第３のライン領域１５ｃ及び第４のライン領域１５ｄは、上述した第１の導電層として設けられたモリブデンまたはクロム等の金属層からなっている。そして、第１のライン領域１５ａは、第３のライン領域１５ｃと交差する位置Ｐ１でゲート絶縁膜４０に設けられたコンタクトホールを介して該第３のライン領域１５ｃに接続されるとともに、第４のライン領域１５ｄと交差する位置Ｐ２でゲート絶縁膜４０に設けられたコンタクトホールを介して該第４のライン領域１５ｄに接続されている。また、第２のライン領域１５ｂは、第３のライン領域１５ｃと交差する位置Ｐ３でゲート絶縁膜４０に設けられたコンタクトホールを介して該第３のライン領域１５ｃに接続されるとともに、第４のライン領域１５ｄと交差する位置Ｐ４でゲート絶縁膜４０に設けられたコンタクトホールを介して該第４のライン領域１５ｄに接続されている。
即ち、第１のライン領域１５ａ及び第２のライン領域１５ｂは、ゲートライン１１が延伸する方向の先で、第１の導電層として設けられたゲート引き回し線１８に対して立体交差可能に構成されている。また、第３のライン領域１５ｃ及び第４のライン領域１５ｄは、データライン１２が延伸する方向の先で、第２の導電層として設けられたデータ引き回し線２０に対して立体交差可能に構成されている。なお、図３においては、第１のライン領域１５ａがゲート引き回し線１８に対して立体交差し、第３のライン領域１５ｃがデータ引き回し線２０に対して立体交差する例を示している。
第１のライン領域１５ａとゲート引き回し線１８が立体交差する領域１５Ｒにおいて、ゲート引き回し線１８は、第１のライン領域１５ａとのゲート絶縁膜４０を介した重なり面積が、該ゲート引き回し線１８に対応するゲートライン１１から該ゲート引き回し線１８に対応するゲート出力端子１９までの距離に応じた面積に設定されている。例えば、図１１、図１２に示すように、ゲート引き回し線１８の長さが、ゲート引き回し線１８ａ＞ゲート引き回し線１８ｂ＞ゲート引き回し線１８ｃ＞ゲート引き回し線１８ｄ＞ゲート引き回し線１８ｅの順に長い場合に、第１のライン領域１５ａとのゲート絶縁膜４０を介した重なり面積が、ゲート引き回し線１８ｅ＞ゲート引き回し線１８ｄ＞ゲート引き回し線１８ｃ＞ゲート引き回し線１８ｂ＞ゲート引き回し線１８ａの順に大きくなるように設定される。
即ち、ゲートライン１１から該ゲートラインに対応するゲート入力端子１９までの間のゲート引き回し線１８の時定数ＲＣ、つまり、ゲート引き回し線１８の抵抗Ｒと該ゲート引き回し線１８への寄生容量Ｃとの積ＲＣが、各ゲートライン１１間で等しくなるように、ゲート引き回し線１８の配線幅が該ゲート引き回し線１８と共通ライン１５とが重なり合う領域１５Ｒで調整されている。これによって、ＴＦＴ１０に入力される走査信号としてのオン信号における実行電圧を各ゲートライン１１間で等しくすることができ、ゲートライン１１とゲートドライバ３ａとの間を電気的に接続する引き回し線１８の配線長が行毎に異なっていても、表示品位の低下を抑制することができる。
また、ゲート引き回し線１８が必ず交差することになる静電気保護リングとしての共通ライン１５との重なり領域で各ゲートライン１１に対応する時定数を調整しているため、新たに時定数の調整領域を設ける必要性がなく、装置のサイズが大きくなることを防止できる。また、引き回し線１８の配線幅そのものを調整しているため、時定数を調整するための新たな層を設ける必要性がなく、製造工程数が増加してしまうことも防止できる。
なお、上述の実施の形態では、共通ライン１５とゲート引き回し線１８が立体交差する領域１５Ｒにおいて、ゲート引き回し線１８の配線幅を調整した場合について説明したが、図１３、図１４に示すように、共通ライン１５の配線幅を調整する構成としてもよい。
また、上述の実施の形態では、静電気保護ラインとしての共通ライン１５を第１の導電層と第２の導電層を部分的に用いることにより形成した場合について説明したが、他の層の導電層として形成してもよい。例えば第２の導電層と画素電極９との間に第３の導電層を形成し、この第３の導電層を共通ライン１５として形成してもよい。
また、上述の実施の形態では、ゲート引き回し線１８の配線長に対応させてゲートライン毎に領域１５Ｒにおけるゲート引き回し線１８の配線幅が異なる場合について説明したが、ゲート引き回し線１８をその配線長に基づいて所定の長さ範囲毎にグループ化し、各グループ間で互いに配線幅が異なるように且つ同一のグループ内では配線幅が互いに等しくなるように、領域１５Ｒにおけるゲート引き回し線１８の配線幅を調整する構成としてもよい。各ゲート引き回し線の時定数ＲＣを必ずしも一致させるまでには至らないが、配線設計を容易としながらも各ゲート引き回し線の時定数ＲＣを互いに近づけることができ好ましい。
また、上述の実施の形態では、共通ライン１５が表示領域８を完全に囲むように形成する場合について説明したが、共通ライン１５は、図１５、図１６、図１７、図１８に示すように、配線長が最も長いゲート引き回し線１８の配置領域に対応させて、断線領域１５ｘを形成する構成としてもよい。何れにしても、配線長が長いゲート引き回し線よりも配線長が短いゲート引き回し線の方が共通ラインとの重なり面積が大きく形成されていれば、配線長が長いゲート引き回し線と配線長が短いゲート引き回し線との間の時定数を近づけることができ、これにより、互いに対応するゲートライン間で走査信号としてのオン信号における実行電圧を近づけることができる。
１：液晶表示装置
２：表示パネル
３：ドライバ回路
３ａ：ゲートドライバ
４：アクティブ基板
４ａ：突出部
５：対向基板
８：表示領域
１０：薄膜トランジスタ
１１：ゲートライン
１３：ゲートドライバ搭載領域
１５：共通ライン（静電気保護リング）
１８：ゲート引き回し線
１９：ゲート出力端子

Claims (9)

  1. 所定の表示領域に、表示画素がマトリクス状に配列され、
    薄膜トランジスタに接続された画素電極が前記表示画素毎に配置され、
    前記薄膜トランジスタに走査信号を伝送するゲートラインと所定の接続端子とを電気的に接続する接続配線の配線長が、ゲートライン毎に異なっている表示装置であって、
    前記接続配線との間に絶縁層を介在させて所定の領域で重なるように配置された導電層を備え、
    前記各接続配線間において、配線長の短い接続配線の方が配線長の長い接続配線よりも前記導電層との重なり面積が大きく形成されていることを特徴とする表示装置。
  2. 前記導電層との重なり領域に、配線長の短い接続配線の方が配線長の長い接続配線よりも配線幅が広く形成された領域を有していることを特徴とする請求項１に記載の表示装置。
  3. 前記導電層は、液晶層を介して前記画素電極に対して対向配置される共通電極と等しい電圧に設定されるとともに前記表示領域を囲むように配置された静電気保護リングであることを特徴とする請求項２に記載の表示装置。
  4. 前記静電気保護リングは、前記画素電極が形成された第１の基板と前記共通電極が形成された第２の基板とが重なる領域に形成されていることを特徴とする請求項３に記載の表示装置。
  5. 前記導電層は、配線長の短い前記接続配線との重なり領域の方が配線長の長い前記接続配線との重なり領域よりも配線幅が広く形成されていることを特徴とする請求項１に記載の表示装置。
  6. 前記各接続配線は、該接続配線に対応する前記ゲートラインから該接続配線に対応する前記所定の接続端子までの時定数が互いに等しいことを特徴とする請求項１から５の何れかに記載の表示装置。
  7. 表示画素に形成された薄膜トランジスタに走査信号を伝送するゲートラインと所定の接続端子とを電気的に接続する接続配線の配線長が、ゲートライン毎に異なっている表示装置であって、
    前記接続配線との間に絶縁層を介在させて所定の領域で重なるように配置された導電層を備え、
    前記各接続配線間において配線長の短い接続配線の方が配線長の長い接続配線よりも前記導電層との重なり面積が大きく形成されていることにより、前記各接続配線は該接続配線に対応する前記ゲートラインから該接続配線に対応する前記所定の接続端子までの時定数が互いに等しくなっていることを特徴とする表示装置。
  8. 第１の表示画素に形成された第１の薄膜トランジスタに走査信号を伝送する第１のゲートラインと第１の接続端子とを電気的に接続する第１の接続配線の配線長が、第２の表示画素に形成された第２の薄膜トランジスタに走査信号を伝送する第２のゲートラインと第２の接続端子とを電気的に接続する第２の接続配線の配線長よりも長い表示装置であって、
    絶縁層を介在させて所定の領域で前記第１の接続配線または前記第２の接続配線と重なるように配置された導電層を備え、
    前記第２の接続配線が前記第１の接続配線よりも前記導電層との重なり面積が大きく形成されていることを特徴とする表示装置。
  9. 前記導電層は、前記第１の表示画素と前記第２の表示画素との間で等しい電位に設定される共通電極に電気的に接続されていることを特徴とする請求項８に記載の表示装置。
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