JP5221408B2 - 表示装置及びその製造方法 - Google Patents
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Description
本発明は表示装置及びその製造方法に係わり、複数の画素と該画素を駆動する駆動回路が基板上に形成される表示装置及びその製造方法に関する。
従来の液晶表示装置は、画素電極等が形成される第１基板と、該第１基板に対向して配置される第２基板と、第１基板と第２基板とで挟持される液晶層とで構成されている。第１基板には、例えばｘ方向に延在しｙ方向に並設された複数のゲート線とｙ方向に延在しｘ方向に並設された複数のドレイン線とで囲まれた領域に、少なくとも、ゲート線からの走査信号によってオンされる薄膜トランジスタと、該オンされた薄膜トランジスタを介してドレイン線からの映像信号が供給される画素電極を備えて画素を構成している。これにより、各画素を独立に制御でき、これら画素によって画像を表示する構成となっている。 また、第２基板にはブラックマトリクスと各画素に対応したＲ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタが形成されており、カラーフィルタを透過した透過光量に応じたカラー表示を行う構成となっている。
一方、薄膜トランジスタとして低温ポリシリコンＴＦＴ（ＬＴＰＳ）を形成する技術が確立され、各画素毎に配置されるスイッチング用の薄膜トランジスタとして使用されている。さらには、該ＬＴＰＳを用いて映像信号駆動回路（ドレインドライバ）や走査信号駆動回路（ゲートドライバ）を第１基板上に形成することが一般的となっている。このように１枚の液晶表示装置に形成されるＬＴＰＳ数の増大と共に、製造過程におけるＬＴＰＳの静電破壊の可能性も増大している。
静電破壊から薄膜トランジスタを防止する技術として、例えば特許文献１に開示の液晶表示装置がある。特許文献１に記載の液晶表示装置は、基板の端辺近傍領域にゲートバスラインと平行な幅の広い容量電極を形成しておき、ゲートの絶縁膜堆積後にこの上に形成されるドレインバスラインの端部を容量電極上に延在するように形成する構成となっている。製造工程の最終段階で端辺近傍領域を基板から切断してドレインバスラインと端部を分離する構成となっている。
しかしながら、特許文献１に記載の表示装置では、ゲートラインが帯電して容量電極部で対向するドレインラインに対して静電破壊が発生した場合、ゲートバスラインとドレインバスラインとが短絡してしまい、最終工程で容量部とパネル本体とを切断し分離させない限り、回路動作テストが行えないという不都合が指摘されるに至った。
さらには、特許文献１に記載の技術は、画素の表示データに対応した電荷を書き込むためのスイッチング素子を静電破壊から保護するための技術であり、薄膜トランジスタのゲート電極とドレイン電極とが複雑に接続される映像信号駆動回路や走査信号駆動回路には適用できないという問題があった。
本願発明は、このような問題を解決すべくなされたものであり、本願発明の目的は、静電気による薄膜トランジスタの破壊を防止することが可能な技術を提供することである。
本発明の他の目的は、液晶表示装置の製造段階における切り離し工程前に、回路動作テストを行うことが可能な技術を提供することである。
本発明のその他の目的については、明細書全体の記載から明らかにされる。
前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタを有し、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とする表示装置の製造方法であって、前記駆動部の複数の薄膜トランジスタを形成する際に、前記画素の集合体である表示領域の外側領域に、前記複数の薄膜トランジスタを相互に接続し前記駆動信号の生成動作をさせる第１の配線と同一層の配線であり、かつ前記第１の配線とは異なる第２の配線を形成し、少なくとも一対の薄膜トランジスタを接続する工程と、前記薄膜トランジスタの形成後に、前記表示領域の外側領域において、前記第２の配線を切断する工程とを有する表示装置の製造方法である。
また、前記課題を解決すべく、請求項２に記載の発明は、前述する表示装置の製造方法において、前記電極端子の上層に形成される絶縁膜に当該電極に至るスルーホールを形成する工程で前記第２の配線を切断する表示装置の製造方法である。
また、前記課題を解決すべく、請求項３に記載の発明は、前述する表示装置の製造方法において、前記薄膜トランジスタはゲート電極の上層に半導体層が形成されるボトムゲート構造であり、前記第２の配線が前記ゲート電極を接続する配線からなる表示装置の製造方法である。
また、前記課題を解決すべく、請求項４に記載の発明は、前述する表示装置の製造方法において、前記第２の配線が前記薄膜トランジスタのドレイン電極又はソース電極に接続される配線からなる表示装置の製造方法である。
また、前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタを有し、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とする表示装置であって、前記画素の集合体である表示領域の外側領域に、前記複数の薄膜トランジスタを相互に接続し前記駆動信号の生成動作をさせる第１の配線と同一層の配線であり、かつ前記第１の配線とは異なる少なくとも一対の薄膜トランジスタを接続するための第２の配線と、前記第２の配線の上層に形成される絶縁膜から少なくとも当該第２の配線に至るスルーホールとを有し、該第２の配線が前記スルーホールで切断されている表示装置である。
本発明によれば、静電気による薄膜トランジスタの破壊を防止することができる。その結果、製品の歩留まりを向上させることができる。
また、液晶表示装置の製造段階における切り離し工程前に、回路動作テストを行うことができる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
以下、本発明が適用された実施形態の例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
〈実施形態１〉
〈全体の構成〉
図１は本発明の実施形態１の表示装置である液晶表示装置の概略構成を説明するための平面図である。
〈全体の構成〉
図１は本発明の実施形態１の表示装置である液晶表示装置の概略構成を説明するための平面図である。
図１に示すように、実施形態１の液晶表示装置は画素電極等が形成される半導体素子側基板（ＴＦＴ側基板、第１基板）ＳＵＢ１と、後述するカラーフィルタやブラックマトリクス（遮光膜）が形成され、第１基板ＳＵＢ１に対向して配置されるカラーフィルタ側基板（ＣＦ側基板、第２基板）ＳＵＢ２と、該第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、この液晶表示パネルＰＮＬと光源となる図示しないバックライトユニットとを組み合わせることにより、液晶表示装置ができる。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び２枚の基板ＳＵＢ１、ＳＵＢ２で挟持される液晶の封止は、第２基板ＳＵＢ２の周辺部に環状に塗布された液晶セルシール（シール材）ＳＬで固定され、液晶も封止される構成となっている。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記す。
第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。たとえば、石英ガラスを用いれば、プロセス温度を高くできるため、後述するゲート絶縁膜を緻密化できるので、後述する薄膜トランジスタＴＦＴの信頼性を向上することができる。また、プラスチック（樹脂）基板を用いれば、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
また、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
さらには、実施形態１の液晶表示装置では、薄膜トランジスタＴＦＴとして低温ポリシリコンＴＦＴ（ＬＴＰＳ）を用いており、図中上部の第１基板ＳＵＢ１上に映像信号駆動回路（ドレインドライバ）ＤＤＲが形成されており、図中左側の第１基板ＳＵＢ１上に走査信号駆動回路（ゲートドライバ）ＧＤＲが形成される構成となっている。なお、ドレインドライバＤＤＲ及びゲートドライバＧＤＲの詳細については後述する。また、以下の説明においては、ドレインドライバＤＤＲとゲートドライバＧＤＲとを特に区別する必要がない場合には、単に駆動回路（ドライバ）ＤＲと略記する。
図１に示すように実施形態１の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設される走査線（ゲート線）ＧＬが形成されている。また、図中ｙ方向に延在しｘ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。
ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置される構成となる。各画素は、例えば図１中丸印Ａの部分において、その拡大図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、コモン線ＣＬに接続され映像信号の電位に対して基準となる電位を有する基準信号が供給される共通電極ＣＴとを備えている。なお、拡大図Ａ’に示す共通電極ＣＴの構成では、各画素毎に独立して形成される共通電極ＣＴにコモン線ＣＬを介して基準信号を入力する構成としたが、これに限定されることはなく、後述するようにｘ軸方向に隣接配置される画素の共通電極ＣＴが直接に接続されるように当該共通電極ＣＴを形成し、ｘ軸方向の左右（第１基板ＳＵＢ１の端部）の一端から、又は両側からコモン線ＣＬを介して基準信号を入力する構成でもよい。
また、実施形態１では、各ドレイン線ＤＬはその上端において、各ゲート線ＧＬはその左端において液晶セルシールＳＬを越えてそれぞれ延在され、ドレインドライバＤＤＲ又はゲートドライバＧＤＲにそれぞれ接続される構成となっている。ここで、実施形態１においては、前述するように第１基板ＳＵＢ１上に液晶表示装置用のドライバであるドレインドライバＤＤＲやゲートドライバＧＤＲがＬＴＰＳで形成される構成となっている。これらドライバＤＤＲ、ＧＤＲには、図中の下端に示す端子領域ＴＲＭに形成される電極端子に接続される図示しないフレキシブルプリント基板を介して、ドレインドライバＤＤＲ及びゲートドライバＧＤＲの駆動信号を含む制御信号が入力される構成となっている。
〈画素の構成〉
図２は本発明の実施形態１の表示装置である液晶表示装置における画素の概略構成を説明するための平面図であり、図３は図２のＢ−Ｂ’線での断面図である。また、以下に示す薄膜は公知のフォトリソグラフィ技術により形成可能であるので、形成方法の詳細な説明は省略する。また、説明を簡単にするために、配向膜及び偏光板等は省略している。
図２は本発明の実施形態１の表示装置である液晶表示装置における画素の概略構成を説明するための平面図であり、図３は図２のＢ−Ｂ’線での断面図である。また、以下に示す薄膜は公知のフォトリソグラフィ技術により形成可能であるので、形成方法の詳細な説明は省略する。また、説明を簡単にするために、配向膜及び偏光板等は省略している。
図２に示すように、第１基板ＳＵＢ１の液晶側の面には、ゲート線ＧＬ及びドレイン線ＤＬが比較的大きな距離を有して平行に形成されている。
ゲート線ＧＬとドレイン線ＤＬの間の領域には、たとえばＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電材料からなる共通電極ＣＴが形成されている。該透明電極ＣＴは、そのコモン線ＣＬ側の辺部において該コモン線ＣＬに重畳されて形成され、コンタクトホールＣＨ２を介してコモン線ＣＬと電気的に接続されている。なお、透明導電膜としてＩＴＯを用いた場合について説明するが、ＩＴＯに限定されることはなく、公知のＺｎＯ系透明導電膜を用いてもよい。
そして、図３に示すように、第１基板ＳＵＢ１の表面には、第１基板ＳＵＢ１から薄膜トランジスタＴＦＴへのＮａ（ナトリウム）やＫ（カリウム）などのイオンの混入をブロックするために、下地層となる絶縁膜ＩＮ１が形成されている。絶縁膜ＩＮ１としては、例えば第１基板ＳＵＢ１側から順に窒化シリコンなどからなる層と酸化シリコンなどからなる層を積層した構造の薄膜を用いることができるが、これに限定されるものではない。
絶縁膜ＩＮ１の上層には、ゲート線ＧＬ、ゲート電極ＧＴ、及びコモン線ＣＬが形成され、その上層にこれらをも被うようにして絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
該絶縁膜ＧＩの上面であって、ゲート線ＧＬの一部と重畳する個所において、低温ポリシリコンからなる半導体層ＰＳが形成されている。この半導体層ＰＳは薄膜トランジスタＴＦＴの半導体層となるものである。
なお、ポリシリコン化する前の半導体層は薄膜トランジスタＴＦＴの形成領域の他に、アモルファスシリコン層としてドレイン線ＤＬの下層、該ドレイン線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴとを電気的に接続する延在部の下層、および、薄膜トランジスタＴＦＴのソース電極ＳＴの該薄膜トランジスタＴＦＴの形成領域を超えて延在する部分（パッド部ＰＤを含む）の下層にも形成され、例えばドレイン線ＤＬにおいて段差を少なく構成できるようにしている。
そして、図２中の上下方向に伸張してドレイン線ＤＬが形成され、このドレイン線ＤＬはその一部において薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部は半導体層ＰＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。また、図２中の上下方向に伸張して形成されるドレイン線ＤＬは薄膜トランジスタＴＦＴの近傍の領域において、絶縁膜ＩＮ１及び図示しないアモルファスシリコン層を介してゲート線ＧＬと交差する構成となっている。
また、ドレイン線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、半導体層ＰＳ上にてドレイン電極ＤＴと対向し、かつ、半導体層ＰＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。
また、本実施形態の薄膜トランジスタＴＦＴは、いわゆる逆スタガ構造のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタ構成である。なお、ＭＩＳ構造のトランジスタは、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称している。
ドレイン電極ＤＴ及びソース電極ＳＴの上層すなわち薄膜トランジスタＴＦＴの上層には、当該薄膜トランジスタＴＦＴを覆う無機化合物からなる保護膜ＰＡＳｉと、平坦化膜としての機能を有する有機絶縁膜からなる平坦化膜ＰＡＳｏが形成されている。保護膜ＰＡＳｉは液晶や平坦化膜ＰＡＳｏのアルカリ成分から薄膜トランジスタＴＦＴを保護する役割を持っており、例えば無機質材料である窒化シリコン（ＳｉＮ）膜等からなり、薄膜トランジスタＴＦＴの上層の全面に当該保護膜ＰＡＳｉが形成されている。平坦化膜ＰＡＳｏは保護膜ＰＡＳｉの上層（基板の液晶側）に公知のスピンコート法等により形成され、例えば感光性のポリイミドやアクリル系樹脂などの有機物材料からなり、薄膜トランジスタＴＦＴをはじめとしたゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬ等の形成に伴う第１基板ＳＵＢ１上面の凹凸を平坦化する。なお、実施形態１の液晶表示装置の第１基板ＳＵＢ１では保護膜ＰＡＳｉと平坦化膜ＰＡＳｏとで保護膜を構成している。
この平坦化膜ＰＡＳｏの上層には共通電極ＣＴが形成され、その上層に容量絶縁膜ＣＩが形成される構成となっている。容量絶縁膜ＣＩ、平坦化膜ＰＡＳｏ、保護膜ＰＡＳｉにはソース電極から延在したパッド部に至るスルーホール（コンタクトホール）ＴＨ１が形成されており、容量絶縁膜ＣＩの上層に形成される画素電極ＰＸとソース電極ＳＴとが電気的に接続される構成となっている。
このように、実施形態１の液晶表示装置では、共通電極ＣＴの上層に形成した容量絶縁膜ＣＩを介して画素電極ＰＸが配置される構成となっている。このように形成される液晶表示装置（横電界方式の液晶表示装置）では、保持容量を構成するための一対の電極を画素電極ＰＸと共通電極ＣＴとで兼ねる構成とすることが一般的に行われている。すなわち、画素電極ＰＸと共通電極ＣＴとの間に形成する層間絶縁膜として容量絶縁膜ＣＩを用いることにより、画素電極ＰＸと共通電極ＣＴとの絶縁を実現しつつ画素電極ＰＸと共通電極ＣＩとにより、画素電荷の保持に必要な保持容量を実現する構成となっている。
〈駆動回路の構成〉
図４は本発明の実施形態１の表示装置における駆動回路の概略構成を説明するための図であり、図５は従来の表示装置における駆動回路の概略構成を説明するための図である。ただし、図４に示す駆動回路パターンは本願発明の特徴であるゲート配線の切断を行う切断工程前の回路パターンを示すものである。また、実施形態１の駆動回路の説明においては、表示領域ＡＲにおけるソース線ＳＬ、ドレイン線ＤＬ、及びゲート線ＧＬとの区別を明確にするために、各薄膜トランジスタＴＦＴのソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴから延在される信号線も含んでソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴと記す場合がある。
図４は本発明の実施形態１の表示装置における駆動回路の概略構成を説明するための図であり、図５は従来の表示装置における駆動回路の概略構成を説明するための図である。ただし、図４に示す駆動回路パターンは本願発明の特徴であるゲート配線の切断を行う切断工程前の回路パターンを示すものである。また、実施形態１の駆動回路の説明においては、表示領域ＡＲにおけるソース線ＳＬ、ドレイン線ＤＬ、及びゲート線ＧＬとの区別を明確にするために、各薄膜トランジスタＴＦＴのソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴから延在される信号線も含んでソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴと記す場合がある。
図５に示すように、従来の駆動回路では薄膜トランジスタＴＦＴ１〜６のゲート電極は一端が図中左側に形成される薄膜トランジスタのドレイン電極に接続される構成となっている。一方、該薄膜トランジスタ１〜６のゲート電極の他端は他のトランジスタのいずれにも接続されない構成となっている。例えば、薄膜トランジスタＴＦＴ１、ＴＦＴ２に共通なゲート電極ＧＴの一端がＴＦＴ１の図中左側の薄膜トランジスタのドレイン電極に接続されるのみで、他端はいずれの薄膜トランジスタにも接続されない構成となっている。
一方、本願発明を適用した駆動回路では、図４から明らかなように、各薄膜トランジスタ１〜８のゲート電極ＧＴは該ゲート電極ＧＴと同一の工程で形成される導電膜で接続される構成となっている。すなわち、実施形態１の駆動回路では、各薄膜トランジスタＴＦＴ１〜８のゲート電極ＧＴとなるゲート電極及びその配線パターンを形成する際に、隣接する薄膜トランジスタＴＦＴ１〜８の各ゲート電極ＧＴを接続する配線パターンも形成することによって、新たな工程を追加することなく各薄膜トランジスタ１〜８のゲート電極ＧＴを接続する構成となっている。
このとき、本実施形態の駆動回路では、ゲート電極ＧＴが接続されている全ての薄膜トランジスタＴＦＴ１〜８の内で、本来の回路動作上分離されていなければならないゲート電極ＧＴは、端子領域ＴＲＭの電極端子を露出させる工程において、その配線パターンの一部を切断することにより、分離させる構成となっている。本実施形態の駆動回路では、図４中に点線の四角で示す切断個所に、第１基板ＳＵＢ１の液晶側から少なくとも絶縁膜ＩＮ１の上面が露出し配線パターンが切断されるスルーホール（コンタクトホール）ＴＨを形成することにより、本来は電気的に接続されないゲート電極ＧＴを分離させる構成としている。このスルーホールＴＨの形成により、図５に示す回路パターンと同じ回路構成としている。
図６は本発明の実施形態１の駆動回路における分離されたゲート電極の概略構成を説明するための断面図であり、図７は本発明の実施形態１の駆動回路を形成するための製造方法の一実施形態を示す工程図である。ただし、図６は図４に示す薄膜トランジスタＴＦＴ４のゲート電極ＧＴの延在方向に沿った断面図である。
図６に示すように、本実施形態の駆動回路は液晶表示パネルを構成する第１基板ＳＵＢ１上に形成される構成となっているので、駆動回路を構成する各薄膜トランジスタは表示領域に形成される薄膜トランジスタと同様に、逆スタガ構造である。従って、ゲート絶縁膜ＩＮ１の上層すなわち液晶面側に形成されるゲート電極ＧＴ及び該ゲート電極ＧＴに接続される配線パターンは、薄膜トランジスタを形成するプロセスでも初期の段階で形成される。その結果、本実施形態の駆動回路においては、プロセスの初期の段階から薄膜トランジスタの静電破壊を防止できるという格別の効果を得ることができる。
また、図６から明らかなように、本実施形態の駆動回路は第１基板ＳＵＢ１上に形成される構成となっているので、端子領域ＴＲＭと同様に、薄膜トランジスタを保護するための保護膜ＰＡＳｉ及び平坦化膜ＰＡＳｏの上層に容量絶縁膜ＣＩも形成される構成である。従って、画素電極ＰＸの形成後の工程である端子領域ＴＲＭの穴開け工程によりゲート電極ＧＴを接続するパターンを切断する場合には、容量絶縁膜ＣＩから絶縁膜ＩＮ１に至るスルーホールＴＨが形成されることとなる。なお、この切断工程で切断するのはゲート電極と同層に形成され、本来は接続されないゲート電極を接続する配線パターンのみとなるので、図６に示すように、切断個所のパターン配線の上層に他の信号用のパターンが形成されていない領域で切断する。
〈薄膜トランジスタの製造工程〉
次に、図６及び図７に基づいて本実施形態の駆動回路を構成する薄膜トランジスタの製造方法を工程順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のフォトリソグラフィ技術により可能であるため、その詳細な説明は省略する。また、表示領域ＡＲ内の画素の製造方法については省略する。
次に、図６及び図７に基づいて本実施形態の駆動回路を構成する薄膜トランジスタの製造方法を工程順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のフォトリソグラフィ技術により可能であるため、その詳細な説明は省略する。また、表示領域ＡＲ内の画素の製造方法については省略する。
工程１．（図７（ａ））
第１基板ＳＵＢ１の上面側（液晶側）の面に、下地膜ＩＮ１及びゲート電極ＧＴを例えばモリブデンタングステン（ＭｏＷ）薄膜で形成する。該工程１で形成されるゲート電極ＧＴパターンは、前述するように、本来接続される薄膜トランジスタのゲート電極ＧＴの他に、駆動回路の形成領域内で隣接する薄膜トランジスタのゲート電極ＧＴも電気的及び物理的に接続される。
第１基板ＳＵＢ１の上面側（液晶側）の面に、下地膜ＩＮ１及びゲート電極ＧＴを例えばモリブデンタングステン（ＭｏＷ）薄膜で形成する。該工程１で形成されるゲート電極ＧＴパターンは、前述するように、本来接続される薄膜トランジスタのゲート電極ＧＴの他に、駆動回路の形成領域内で隣接する薄膜トランジスタのゲート電極ＧＴも電気的及び物理的に接続される。
該工程１においては、表示領域ＡＲ内においては、ゲート線ＧＬ、画素に接続されるスイッチング用の薄膜トランジスタのゲート電極ＧＴ、及びコモン線ＣＬが形成される。特に、ゲート線ＧＬにおいては、表示領域ＡＲから走査信号駆動回路まで延在して形成される。
さらには、この工程１において、端子領域ＴＲＭに電極端子を形成すると共に、該電極端子と駆動回路の薄膜トランジスタＴＦＴとを接続する配線も形成される。
工程２．（図７（ｂ））
ゲート電極ＧＴの上層であって、ゲート線ＧＴの一部と重畳する個所において、低温ポリシリコンからなる半導体層ＰＳを形成する。この半導体層ＰＳは薄膜トランジスタＴＦＴの半導体層となるものである。半導体層ＰＳの形成の後に、該ゲート電極ＧＴの上層に図示しないドレイン電極ＤＴとソース電極ＳＴとが、半導体層ＡＳ上にてドレイン電極ＤＴとソース電極ＳＴとが対向して形成され、ポリシリコンＴＦＴの薄膜トランジスタＴＦＴが形成される。
ゲート電極ＧＴの上層であって、ゲート線ＧＴの一部と重畳する個所において、低温ポリシリコンからなる半導体層ＰＳを形成する。この半導体層ＰＳは薄膜トランジスタＴＦＴの半導体層となるものである。半導体層ＰＳの形成の後に、該ゲート電極ＧＴの上層に図示しないドレイン電極ＤＴとソース電極ＳＴとが、半導体層ＡＳ上にてドレイン電極ＤＴとソース電極ＳＴとが対向して形成され、ポリシリコンＴＦＴの薄膜トランジスタＴＦＴが形成される。
工程３．（図７（ｃ））
薄膜トランジスタＴＦＴを保護する無機質材料である窒化シリコン膜（ＳｉＮ膜）からなる保護膜ＰＡＳｉを第１基板ＳＵＢ１の上面側の全面に形成し、表示領域ＡＲを含む薄膜トランジスタＴＦＴの保護膜とする。該保護膜ＰＡＳｉの上層（基板の液晶側）に公知のスピンコート法等により、アクリル膜からなる平坦化膜ＰＡＳｏを第１基板ＳＵＢ１の上面側に形成し、駆動回路の薄膜トランジスタＴＦＴと共に表示領域ＡＲ内に形成される薄膜トランジスタＴＦＴやゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬ等の形成に伴う第１基板ＳＵＢ１上面の凹凸を平坦化する。なお、実施形態１の表示装置の第１基板ＳＵＢ１では保護膜ＰＡＳｉと平坦化膜ＰＡＳｏとで保護絶縁膜を構成している。
薄膜トランジスタＴＦＴを保護する無機質材料である窒化シリコン膜（ＳｉＮ膜）からなる保護膜ＰＡＳｉを第１基板ＳＵＢ１の上面側の全面に形成し、表示領域ＡＲを含む薄膜トランジスタＴＦＴの保護膜とする。該保護膜ＰＡＳｉの上層（基板の液晶側）に公知のスピンコート法等により、アクリル膜からなる平坦化膜ＰＡＳｏを第１基板ＳＵＢ１の上面側に形成し、駆動回路の薄膜トランジスタＴＦＴと共に表示領域ＡＲ内に形成される薄膜トランジスタＴＦＴやゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬ等の形成に伴う第１基板ＳＵＢ１上面の凹凸を平坦化する。なお、実施形態１の表示装置の第１基板ＳＵＢ１では保護膜ＰＡＳｉと平坦化膜ＰＡＳｏとで保護絶縁膜を構成している。
工程４．（図７（ｄ））
塗布型絶縁膜を成膜し２００度程度の熱処理により焼成処理を行うことにより、第１基板ＳＵＢ１の上面に容量絶縁膜ＣＩを形成する。該容量絶縁膜ＣＩは各画素の共通電極ＣＴと画素電極ＰＸとの間に形成される絶縁膜であり、駆動回路領域に伸延されるものである。なお、工程４では、容量絶縁膜ＣＩの形成と共に、共通電極ＣＴ及び画素電極ＰＸの形成と、コモン線ＣＬと共通電極ＣＴとの電気的な接続及び薄膜トランジスタＴＦＴのソース電極ＳＴと画素電極ＰＸとの電気的な接続も行われる。
塗布型絶縁膜を成膜し２００度程度の熱処理により焼成処理を行うことにより、第１基板ＳＵＢ１の上面に容量絶縁膜ＣＩを形成する。該容量絶縁膜ＣＩは各画素の共通電極ＣＴと画素電極ＰＸとの間に形成される絶縁膜であり、駆動回路領域に伸延されるものである。なお、工程４では、容量絶縁膜ＣＩの形成と共に、共通電極ＣＴ及び画素電極ＰＸの形成と、コモン線ＣＬと共通電極ＣＴとの電気的な接続及び薄膜トランジスタＴＦＴのソース電極ＳＴと画素電極ＰＸとの電気的な接続も行われる。
工程５．（図６）
この工程５は端子領域ＰＲＭに形成される電極の上層領域にスルーホールを形成し電極端子を露出させる工程すなわち端子領域ＴＲＭの穴開け工程であり、本実施形態では駆動回路動作に必要とならないゲート電極ＧＴ同士の接続を切断することにより、本来接続される薄膜トランジスタのゲート電極ＧＴの接続のみを残すことにより、所望の動作が達成される駆動回路ＤＲ（映像信号駆動回路ＤＤＲ、走査信号駆動回路ＧＤＲ）が形成される。
この工程５は端子領域ＰＲＭに形成される電極の上層領域にスルーホールを形成し電極端子を露出させる工程すなわち端子領域ＴＲＭの穴開け工程であり、本実施形態では駆動回路動作に必要とならないゲート電極ＧＴ同士の接続を切断することにより、本来接続される薄膜トランジスタのゲート電極ＧＴの接続のみを残すことにより、所望の動作が達成される駆動回路ＤＲ（映像信号駆動回路ＤＤＲ、走査信号駆動回路ＧＤＲ）が形成される。
以上説明したように、本発明の実施形態１の表示装置では、駆動回路ＤＲを形成する複数の薄膜トランジスタＴＦＴを形成する際に、表示領域ＡＲの外側領域に、本来接続される薄膜トランジスタのゲート電極ＧＴを接続する配線である第１の配線の他に、駆動回路の形成領域内で隣接する薄膜トランジスタのゲート電極ＧＴを電気的及び物理的に接続する第２の配線を工程１で形成し、当該薄膜トランジスタＴＦＴの形成後の工程である工程５において、表示領域ＡＲの外側領域である駆動回路ＤＲの形成領域内において、駆動回路の形成領域内で隣接する薄膜トランジスタのゲート電極ＧＴを接続する第２の配線の切断を行う構成となっているので、工程２〜４における薄膜の形成工程において電気的に独立した領域を減らすことができ、その結果、静電気による薄膜トランジスタＴＦＴの破壊を防止することができる。従って、製品である表示装置の製造歩留まりを向上させることができる。
さらには、液晶表示装置の製造段階における切り離し工程前の端子領域ＴＲＭの穴開けを行う工程５において、隣接する薄膜トランジスタのゲート電極ＧＴを接続する第２の配線を切断するので、切り離し工程前に回路動作テストを行うことができる。
なお、図４中において、図中一番左側に上下方向に配置される各薄膜トランジスタのゲート電極ＧＴは他の薄膜トランジスタのゲート電極ＧＴに接続されない構成となっているが、薄膜トランジスタＴＦＴ１〜６と同様に、上下方向の各薄膜トランジスタのゲート電極ＧＴを接続してもよく、さらには各薄膜トランジスタを接続したゲート電極ＧＴと薄膜トランジスタＴＦＴ１のゲート電極ＧＴとを接続する構成としてもよい。ただし、各薄膜トランジスタのゲート電極ＧＴを接続した場合は、薄膜トランジスタ１〜８同様に、接続したゲート電極ＧＴを分離するため、後の工程で接続に要した配線を切断する必要がある。
〈実施形態２〉
〈駆動回路の構成〉
図８は本発明の実施形態２の表示装置における駆動回路の概略構成を説明するための図である。ただし、図８に示す駆動回路パターンは本願発明の実施形態２の特徴であるドレイン配線、ソース配線の切断を行う切断工程前の回路パターンを示すものである。また、実施形態２の駆動回路の説明においても、実施形態１と同様に、表示領域ＡＲにおけるソース線ＳＬ、ドレイン線ＤＬ、及びゲート線ＧＬとの区別を明確にするために、各薄膜トランジスタＴＦＴのソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴから延在される信号線も含んでソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴと記す場合がある。さらには、隣接するドレイン電極ＤＴ及び／又はソース電極ＳＴを相互に接続する配線等のパターンを除く薄膜トランジスタの形成手順は実施形態１と同じ手順となるので、詳細な説明は省略する。
〈駆動回路の構成〉
図８は本発明の実施形態２の表示装置における駆動回路の概略構成を説明するための図である。ただし、図８に示す駆動回路パターンは本願発明の実施形態２の特徴であるドレイン配線、ソース配線の切断を行う切断工程前の回路パターンを示すものである。また、実施形態２の駆動回路の説明においても、実施形態１と同様に、表示領域ＡＲにおけるソース線ＳＬ、ドレイン線ＤＬ、及びゲート線ＧＬとの区別を明確にするために、各薄膜トランジスタＴＦＴのソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴから延在される信号線も含んでソース電極ＳＴ、ドレイン電極ＤＴ、及びゲート電極ＧＴと記す場合がある。さらには、隣接するドレイン電極ＤＴ及び／又はソース電極ＳＴを相互に接続する配線等のパターンを除く薄膜トランジスタの形成手順は実施形態１と同じ手順となるので、詳細な説明は省略する。
図８から明らかなように、本実施形態の駆動回路では、各薄膜トランジスタ１〜１２において同層に形成されるドレイン電極ＤＴ及びソース電極ＳＴは、該ドレイン電極ＤＴ及びソース電極ＳＴと同一の工程で形成される導電膜で接続される構成となっている。すなわち、実施形態２の駆動回路では、各薄膜トランジスタＴＦＴ１〜１２のドレイン電極ＤＴ又はソース電極ＳＴとなる電極パターン及びその配線パターンを形成する際に、隣接する薄膜トランジスタＴＦＴ１〜１２のドレイン電極ＤＴ又はソース電極ＳＴに接続する配線パターンも形成することによって、新たな工程を追加することなく各薄膜トランジスタ１〜１２のドレイン電極ＤＴとソース電極ＳＴとの両電極又は一方の電極を接続する構成となっている。
このとき、本実施形態の駆動回路では、薄膜トランジスタＴＦＴ１〜３のドレイン電極ＤＴと薄膜トランジスタＴＦＴ４〜６のソース電極ＳＴとが接続されると共に、薄膜トランジスタＴＦＴ４〜６のドレイン電極ＤＴと薄膜トランジスタＴＦＴ７〜９のドレイン電極ＤＴと薄膜トランジスタ１０〜１２のソース電極ＳＴ及びドレイン電極ＤＴとが接続される構成となっている。ただし、前述する実施形態１と同様に、ドレイン電極ＤＴ又は／及びソース電極ＳＴが接続されている全ての薄膜トランジスタＴＦＴ１〜１２の内で、本来の回路動作上分離されていなければならないドレイン電極ＤＴ及びソース電極ＳＴは、端子領域ＴＲＭの電極を露出させる工程において、その配線パターンの一部を切断することにより、分離させる構成となっている。すなわち、本実施形態の駆動回路では、図８中に点線の四角で示す切断個所に、第１基板ＳＵＢ１の液晶側から少なくとも絶縁膜ＩＮ１の上面が露出し配線パターンが切断されるスルーホール（コンタクトホール）ＴＨを形成することにより、本来は電気的に接続されないドレイン電極ＤＴ及びソース電極ＳＴをそれぞれ分離させる構成としている。このスルーホールＴＨの形成により、図５に示す回路パターンと同じ回路構成としている。
図９は本発明の実施形態２の駆動回路における分離されたドレイン電極の概略構成を説明するための断面図である。ただし、図９は図８に示す薄膜トランジスタＴＦＴ４のドレイン電極ＤＴの延在方向に沿った断面図である。
図９に示すように、本実施形態の駆動回路は液晶表示パネルを構成する第１基板上に形成される構成となっているので、駆動回路を構成する各薄膜トランジスタは表示領域に形成される薄膜トランジスタと同様に、逆スタガ構造である。
また、図９から明らかなように、本実施形態の駆動回路は第１基板上に形成される構成となっているので、端子領域ＴＲＭと同様に、薄膜トランジスタを保護するための保護膜ＰＡＳｉ及び平坦化膜ＰＡＳｏの上層に容量絶縁膜ＣＩも形成される構成である。従って、画素電極ＰＸの形成後の工程である端子領域ＴＲＭの穴開け工程によりドレイン電極ＤＴ（ソース電極ＳＴを含む）を接続するパターンを切断する場合には、容量絶縁膜ＣＩから絶縁膜ＩＮ１に至るスルーホールが形成されることとなる。なお、この切断工程で切断するのは、本来の回路動作上分離されていなければならないドレイン電極ＤＴ及びソース電極ＳＴのみとなる。従って、図９に示すように、切断個所のパターン配線の上層に他の信号用のパターンが形成されていない領域にスルーホールＴＨを形成し、本来の回路動作上分離されていなければならないドレイン電極ＤＴ及びソース電極ＳＴのみを切断する。
この時の隣接する薄膜トランジスタＴＦＴ１〜１２のドレイン電極ＤＴ及びソース電極ＳＴを接続する配線の形成は、前述する実施形態１に説明した工程２において形成される。さらには、本来の回路動作上分離されていなければならないドレイン電極ＤＴ及びソース電極ＳＴのみを切断するスルーホールＨＬの形成は、実施形態１と同様に、工程５で行う。ただし、図９中における半導体層ＰＳ２は、半導体層ＰＳと金属薄膜であるドレイン電極ＤＴ及びソース電極ＳＴとを接続するための高濃度層である。
以上説明したように、本発明の実施形態２の表示装置では、駆動回路ＤＲを形成する複数の薄膜トランジスタＴＦＴを形成する際に、表示領域ＡＲの外側領域に、本来接続される薄膜トランジスタのドレイン電極ＤＴ及びソース電極ＳＴを接続する配線である第１の配線の他に、駆動回路の形成領域内で隣接する薄膜トランジスタのドレイン電極ＤＴ又は／及びソース電極ＳＴを電気的及び物理的に接続する第２の配線を工程２で形成し、当該薄膜トランジスタＴＦＴの形成後の工程である工程５において、表示領域ＡＲの外側領域である駆動回路ＤＲの形成領域内において、駆動回路の形成領域内で隣接する薄膜トランジスタのドレイン電極ＤＴ又は／及びソース電極ＳＴを接続する第２の配線の切断を行う構成となっているので、工程３〜４における薄膜の形成工程において電気的に独立した領域を減らすことができ、その結果、静電気による薄膜トランジスタＴＦＴの破壊を防止することができる。従って、製品である表示装置の製造歩留まりを向上させることができる。
さらには、液晶表示装置の製造段階における切り離し工程前の端子領域ＴＲＭの穴開けを行う工程５において、隣接する薄膜トランジスタのゲート電極ＧＴを接続する第２の配線を切断するので、切り離し工程前に回路動作テストを行うことができる。
なお、前述する実施形態１、２の表示装置では、駆動回路の形成領域内で隣接する薄膜トランジスタのゲート電極又はドレイン電極及びソース電極を接続するパターンを形成し、当該ゲート電極又はドレイン電極及びソース電極を接続する構成としたが、駆動回路の形成領域外に引き出しための配線パターンを形成し、駆動回路の形成領域外でゲート電極ＧＴ又はドレイン電極及びソース電極を接続する構成でもよい。
また、実施形態１の表示装置では、ゲート電極を接続する配線パターンの内で、１個のスルーホールＴＨでより多くの薄膜トランジスタの分離を可能とするために、配線パターンの交点個所にスルーホールＴＨを形成する構成としている。しかしながら、スルーホールＴＨの形成個所は交点個所に限定されることはなく、配線パターン途中の交点以外の領域にスルーホールＴＨを形成してもよい。
さらには、実施形態１、２の液晶表示装置では、駆動回路を構成する薄膜トランジスタのゲート電極又はドレイン電極及びソース電極を接続するのみとしたが、走査信号駆動回路には各画素に形成されるスイッチング用の薄膜トランジスタのゲート電極に接続されるゲート線ＧＬが配線される構成となっているので、例えば走査線駆動回路の形成領域内で当該走査信号駆動回路を構成する薄膜トランジスタのゲート電極とゲート線ＧＬとを接続するのみで、表示領域ＡＲ内の薄膜トランジスタのゲート電極と走査線駆動回路のゲート電極とを接続できるという格別の効果を得ることができ、静電気による薄膜トランジスタの破壊をさらに防止できる。同様にして、例えば映像信号駆動回路の形成領域内で、各ドレイン線ＤＬに接続される薄膜トランジスタのドレイン電極同士を接続するのみで、表示領域ＡＲ内の薄膜トランジスタのドレイン電極を相互に接続できるという格別の効果を得ることができ、静電気による薄膜トランジスタの破壊をさらに防止できる。
さらには、本願発明は液晶表示装置に限定されることはなく、第１基板上にマトリクス状に画素が形成される有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用可能である。
ＰＮＬ・・・液晶表示パネル、ＡＲ・・・表示領域、ＳＵＢ１・・・第１基板
ＳＵＢ２・・・第２基板、ＤＬ・・・ドレイン線、ＧＬ・・・ゲート線
ＣＬ・・・コモン線、ＧＩ・・・絶縁膜、ＧＴ・・・ゲート電極
ＤＴ・・・ドレイン電極、ＳＴ・・・ソース電極、ＴＦＴ・・・薄膜トランジスタ
ＰＸ・・・画素電極、ＣＴ・・・共通電極、ＴＨ、ＴＨ１・・・スルーホール
ＰＳ・・・ポリシリコン層、ＩＮ１・・・絶縁膜、ＴＲＭ・・・端子領域
ＤＤＲ・・・映像信号駆動回路、ＧＤＲ・・・走査信号駆動回路、ＳＬ・・・シール材
ＰＡＳｉ・・・保護膜、ＰＡＳｏ・・・平坦化膜、ＣＩ・・・容量絶縁膜
ＳＵＢ２・・・第２基板、ＤＬ・・・ドレイン線、ＧＬ・・・ゲート線
ＣＬ・・・コモン線、ＧＩ・・・絶縁膜、ＧＴ・・・ゲート電極
ＤＴ・・・ドレイン電極、ＳＴ・・・ソース電極、ＴＦＴ・・・薄膜トランジスタ
ＰＸ・・・画素電極、ＣＴ・・・共通電極、ＴＨ、ＴＨ１・・・スルーホール
ＰＳ・・・ポリシリコン層、ＩＮ１・・・絶縁膜、ＴＲＭ・・・端子領域
ＤＤＲ・・・映像信号駆動回路、ＧＤＲ・・・走査信号駆動回路、ＳＬ・・・シール材
ＰＡＳｉ・・・保護膜、ＰＡＳｏ・・・平坦化膜、ＣＩ・・・容量絶縁膜
Claims (5)
- 複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタを有し、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とする表示装置の製造方法であって、
前記駆動部の複数の薄膜トランジスタを形成する際に、
前記画素の集合体である表示領域の外側領域に、前記複数の薄膜トランジスタを相互に接続し前記駆動信号の生成動作をさせる第１の配線と同一層の配線であり、かつ前記第１の配線とは異なる第２の配線を形成し、少なくとも一対の薄膜トランジスタを接続する工程と、
前記薄膜トランジスタの形成後に、
前記表示領域の外側領域において、前記第２の配線を切断する工程とを有することを特徴とする表示装置の製造方法。 - 請求項１に記載の表示装置の製造方法において、
前記電極端子の上層に形成される絶縁膜に当該電極に至るスルーホールを形成する工程で前記第２の配線を切断することを特徴とする表示装置の製造方法。 - 請求項１又は２に記載の表示装置の製造方法において、
前記薄膜トランジスタはゲート電極の上層に半導体層が形成されるボトムゲート構造であり、
前記第２の配線が前記ゲート電極を接続する配線からなることを特徴とする表示装置の製造方法。 - 請求項１又は２に記載の表示装置の製造方法において、
前記第２の配線が前記薄膜トランジスタのドレイン電極又はソース電極に接続される配線からなることを特徴とする表示装置の製造方法。 - 複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタを有し、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とする表示装置であって、
前記画素の集合体である表示領域の外側領域に、前記複数の薄膜トランジスタを相互に接続し前記駆動信号の生成動作をさせる第１の配線と同一層の配線であり、かつ前記第１の配線とは異なる少なくとも一対の薄膜トランジスタを接続するための第２の配線と、
前記第２の配線の上層に形成される絶縁膜から少なくとも当該第２の配線に至るスルーホールとを有し、
該第２の配線が前記スルーホールで切断されていることを特徴とする表示装置。
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