JP2013236069A - 表示装置及び該表示装置の作製方法 - Google Patents

Abstract

【課題】表示装置の駆動回路部に用いるトランジスタにおいて、ゲート配線、及びソース配線でのチャージアップを抑制し、静電破壊に起因した歩留まりの低下を抑制する。
【解決手段】ゲート配線、及びソース配線でのチャージアップを抑制するため、各配線を形成する際、各配線の一部または全部を分断せずに形成しておく。そして、画素部での開口部を形成する工程において、前述の各配線上に達する開口部を設けておき、該開口部を用いて、トランジスタの作製工程が完了した後に各配線を分断するものである。
【選択図】図１

Description

本発明は、表示装置及び該表示装置の作製方法に関する。

薄膜トランジスタ（ＴＦＴ）を用いた、アクティブマトリクス型の液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置が実用化されている。

液晶表示装置やＥＬ表示装置では、画素部及び駆動回路部にトランジスタを有する。表示装置が高い生産性を確保するためには、トランジスタ作製時の歩留まりの向上が重要である。

トランジスタ作製時の歩留まりの向上を図る手段の一つとして、静電破壊（ＥＳＤ；Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅともいう）を防ぐことが重要である。静電破壊を防ぐためには、トランジスタ作製後であれば、保護回路を設ける技術が有効である（例えば特許文献１を参照）。

特開平１１−１１９２５６号公報

液晶表示装置のスイッチング素子に用いられる、ボトムゲート型のトランジスタの作製工程では、少なくとも５枚のフォトマスクによるフォトリソグラフィ工程を経て、作製されることが一般的である。具体的には、ゲート電極（同一層で形成される配線を含め、以下ゲート配線という）を形成する工程、島状の半導体層を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線を含め、以下ソース配線という）を形成する工程、開口部（コンタクトホール）を形成する（開口部以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の５つのフォトリソグラフィ工程が必要となる。

上述の工程において、ゲート配線を形成する工程、及びソース配線を形成する工程では、配線を分断することで各配線が電気的に浮遊状態になりやすい。分断された後の各配線は、その後の工程においてチャージアップしてしまい、素子の静電破壊を引き起こす原因になる。したがって、トランジスタ作製時における静電破壊対策が重要となってくる。

上述の工程は、画素部のトランジスタの他、駆動回路部のトランジスタにおいても同様の作製工程を用いることができる。しかしながら、配線やトランジスタ数の多い駆動回路部のトランジスタでは、画素部のトランジスタに比べ、チャージアップによる静電破壊の影響が大きい。

またトランジスタの半導体層に酸化物半導体を用いる場合には、トランジスタがオフのとき、該酸化物半導体の抵抗値がシリコン半導体の抵抗値よりも高い。そのため、電荷のリークが小さくなり、配線間のチャージアップが起こりやすくなるため、静電破壊が起こりやすい。

液晶表示装置のトランジスタの作製工程を挙げて説明したが、ＥＬ表示装置等の表示装置においても、上述のチャージアップによる静電破壊の問題は起こりえる。要するに、画素部のトランジスタと駆動回路部のトランジスタを同じ作製工程を用いて作製する場合には、配線を先に分断し該配線を浮遊状態としてしまうと、チャージアップによる静電破壊が生じてしまうといった課題が生じる。

そこで、本発明の一態様は、表示装置の駆動回路部に用いるトランジスタにおいて、ゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時における歩留まりを向上することを課題の一とする。

または、本発明の一態様は、表示装置の駆動回路部に用いるトランジスタにおいて、特に酸化物半導体を半導体層に用いる場合の、ゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時における歩留まりを向上することを課題の一とする。

本発明の一態様は、ゲート配線、及びソース配線でのチャージアップを抑制するため、各配線を形成する際、各配線の一部または全部を分断せずに形成しておく。そして、画素部での開口部を形成する工程において、前述の各配線上に達する開口部を設けておき、該開口部を用いて、トランジスタの作製工程が完了した後に各配線を分断するものである。

本発明の一態様は、駆動回路部に設けられた複数の第１のゲート配線、複数の第１のソース配線、及び第１のトランジスタと、画素部に設けられた第２のゲート配線、第２のソース配線、及び第２のトランジスタと、を有し、第１のゲート配線及び第２のゲート配線は、同じ層に形成された配線であり、第１のソース配線及び第２のソース配線は、同じ層に形成された配線であり、第１のトランジスタ上及び第２のトランジスタ上には、層間絶縁膜を有し、層間絶縁膜は、駆動回路部に設けられた第１の開口部及び画素部に設けられた第２の開口部を有し、第１の開口部は、複数の第１のゲート配線の間に設けられた開口部と、複数の第１のソース配線の間に設けられた開口部とを有する表示装置である。

本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、逆スタガ型のトランジスタである表示装置が好ましい。

本発明の一態様において、第２の開口部は、第２のトランジスタと画素電極とを直接接続するための開口部である表示装置が好ましい。

本発明の一態様において、第１のトランジスタ及び第２のトランジスタが有する半導体層は、酸化物半導体を含む表示装置が好ましい。

本発明の一態様は、基板上に、画素部のゲート配線及び駆動回路部の第１の配線層を形成する第１の工程と、画素部のゲート配線上及び第１の配線層上に、ゲート絶縁膜を形成する第２の工程と、ゲート絶縁膜を介した画素部のゲート配線上及び第１の配線層上に、半導体層を形成する第３の工程と、ゲート絶縁膜上及び半導体層上に、画素部のソース配線及び駆動回路部の第２の配線層を形成する第４の工程と、ゲート絶縁膜上、半導体層上、画素部のソース配線上及び第２の配線層上に層間絶縁膜を設け、第１の配線層上及び第２の配線層上の層間絶縁膜に第１の開口部を形成し、画素部のソース配線上の層間絶縁膜に第２の開口部を形成する第５の工程と、第１の開口部において、第１の配線層及び第２の配線層を分断し、駆動回路部のゲート配線及びソース配線を形成する第６の工程と、を有する表示装置の作製方法である。

本発明の一態様において、基板と、画素部のゲート配線及び第１の配線層との間に、絶縁膜が形成されることを表示装置の作製方法が好ましい。

本発明の一態様において、半導体層は、酸化物半導体を含むことを特徴とする表示装置の作製方法が好ましい。

本発明の一態様において、第１の開口部には、画素部に設けられるトランジスタに電気的に接続される画素電極が形成される表示装置の作製方法が好ましい。

本発明の一態様において、第１の開口部は、第１の配線層の下層に達する開口部と、第２の配線層の下層に達する開口部と、により第１の配線層及び第２の配線層を分断し、駆動回路部のゲート配線及びソース配線とする表示装置の作製方法が好ましい。

本発明の一態様において、第１の配線層は、第１の配線層を構成する導電層が繋がった状態の層である表示装置の作製方法が好ましい。

本発明の一態様において、第２の配線層は、第２の配線層を構成する導電層が繋がった状態の層である表示装置の作製方法が好ましい。

本発明の一態様によれば、表示装置の駆動回路部に用いるトランジスタにおいて、ゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時の歩留まりを向上することができる。

また本発明の一態様によれば、フォトマスクを追加することなく、表示装置の駆動回路部に用いるトランジスタのゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時の歩留まりを向上することができる。

駆動回路部及び画素部の上面図及び断面図。 駆動回路部及び画素部の上面図及び断面図。 駆動回路部及び画素部の上面図及び断面図。 駆動回路部及び画素部の上面図及び断面図。 駆動回路部及び画素部の上面図及び断面図。 駆動回路部及び画素部の上面図及び断面図。 駆動回路部及び画素部の上面図及び断面図。 本発明の一態様を説明するブロック図。 本発明の一態様を適用可能な電子機器の図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、表示装置が有する、駆動回路部及び画素部のトランジスタ及びその作製工程の例について、図１乃至図７を用いて説明する。なお本実施の形態に示す表示装置の構成例では、駆動回路部及び画素部のトランジスタが、同じ基板上で共通化した作製工程を経ることで作製されるものである。

なお本実施の形態において、画素部としては液晶表示装置の画素部を一例に挙げて説明するが、ＥＬ表示装置の画素部を適用する構成であってもよい。また、本実施の形態では、逆スタガ型のトランジスタの構成を例に挙げて説明を行うが、トップゲート型のトランジスタであってもよい。また、本実施の形態では、チャネルエッチ型のトランジスタの構成を例に挙げて説明するが、チャネル保護型のトランジスタであってもよい。

図１（Ａ）に、液晶表示装置に用いる駆動回路部１０及び画素部１１の上面図の一例を示す。

駆動回路部１０は、トランジスタ２１Ａ及びトランジスタ２１Ｂ（共に第１のトランジスタともいう）を有する。図１（Ａ）では、駆動回路部１０が有するトランジスタとして２つのトランジスタを例示しているが、実際には２以上の数のトランジスタで構成される。

駆動回路部１０は、ゲート配線２２Ａ及びゲート配線２２Ｂ（共に第１のゲート配線ともいう）を有する。図１（Ａ）では、駆動回路部１０が有する第１のゲート配線として２つの配線を例示しているが、実際には２以上の数の配線で構成される。

駆動回路部１０は、半導体層２３Ａ及び半導体層２３Ｂを有する。なお図１（Ａ）では、半導体層は同じ導電型となるものとして説明するが、異なる半導体層において別の導電型となるものであってもよい。

駆動回路部１０は、ソース配線２４Ａ、ソース配線２４Ｂ、ソース配線２５Ａ及びソース配線２５Ｂ（共に第１のソース配線ともいう）を有する。図１（Ａ）では、駆動回路部１０が有する第１のソース配線として４つの配線を例示しているが、実際には４以上の数の配線で構成される。

駆動回路部１０は、第１のソース配線を構成する配線間において開口部２６Ａ乃至開口部２６Ｃ、及び第１のゲート配線を構成する配線間において開口部２７Ａ乃至開口部２７Ｃ（共に第１の開口部ともいう）を有する。開口部２６Ａ乃至開口部２６Ｃは、該開口部２６Ａ乃至開口部２６Ｃが設けられた領域にある第１のソース配線の一部を除去するために設けられる。また、開口部２７Ａ乃至開口部２７Ｃは、該開口部２７Ａ乃至開口部２７Ｃが設けられた領域にある第１のゲート配線の一部を除去するために設けられる。

画素部１１は、トランジスタ３１（第２のトランジスタともいう）を有する。図１（Ａ）では、画素部１１としてスイッチング素子として用いられるトランジスタを有する１つの画素の上面図を示しているが、実際には画素部１１にはマトリクス状に複数の画素が設けられる構成となる。

画素部１１は、ゲート配線３２（第２のゲート配線ともいう）を有する。ゲート配線３２は、駆動回路部１０における第１のゲート配線と同じ層に形成される。なおゲート配線３２とは別に画素部に静電容量を形成するための配線を、第１のゲート配線と同じ層に形成する構成としてもよい。

画素部１１は、半導体層３３を有する。

半導体層３３には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。

特に半導体層３３には、酸化物半導体を用いることが好適である。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０^−１９Ａ）以下、もしくは１０ｚＡ（１×１０^−２０Ａ）以下、さらには１ｚＡ（１×１０^−２１Ａ）以下とすることができる。このため、容量素子を設けなくても表示素子に印加された電位の保持が可能となる。また、消費電力の小さい表示装置を実現することができる。

画素部１１は、ソース配線３４及びドレイン配線３５（共に第２のソース配線ともいう）を有する。ソース配線３４及びドレイン配線３５は、駆動回路部１０における第１のソース配線と同じ層に形成される。

画素部１１は、ドレイン配線３５上において開口部３６（第２の開口部ともいう）を有する。開口部３６は、該開口部３６が設けられた領域にあるドレイン配線３５と、トランジスタ３１の上層に設けられる画素電極３７とを直接接続するために設けられる。

画素部１１は、開口部３６でドレイン配線３５に直接接続される画素電極３７を有する。画素電極３７は、表示素子である液晶素子を駆動するための電極である。

次に、図１（Ａ）で示した駆動回路部１０及び画素部１１の断面図を示す。図１（Ｂ）には、図１（Ａ）に示すＡ１−Ａ２、Ａ３−Ａ４、Ａ５−Ａ６の一点鎖線で示す箇所の断面を示している。

図１（Ｂ）に示す断面図では、基板４１上に下地膜となる絶縁膜４２が設けられる。なお下地膜となる絶縁膜４２は、省略することができる。

図１（Ｂ）に示す断面図において、絶縁膜４２上には、ゲート配線２２Ａ及びゲート配線２２Ｂ、並びにゲート配線３２が設けられる。

図１（Ｂ）に示す断面図において、ゲート配線２２Ａ及びゲート配線２２Ｂ、並びにゲート配線３２を覆ってゲート絶縁膜４４が設けられる。

図１（Ｂ）に示す断面図において、ゲート絶縁膜４４を介したゲート配線３２上には、半導体層３３が設けられる。

図１（Ｂ）に示す断面図において、ゲート絶縁膜４４上及び半導体層３３上には、ソース配線２５Ａ及びソース配線２４Ｂ、並びにソース配線３４及びドレイン配線３５が設けられる。

図１（Ｂ）に示す断面図において、ソース配線２５Ａ上、ソース配線２４Ｂ上、ソース配線３４上及びドレイン配線３５上、ゲート絶縁膜４４上、並びに半導体層３３上には、層間絶縁膜４７が設けられる。すなわち、駆動回路部１０におけるトランジスタ２１Ａ上及びトランジスタ２１Ｂ上、並びにトランジスタ３１上には、層間絶縁膜４７が設けられる。

図１（Ｂ）に示す断面図において、層間絶縁膜４７には開口部２６Ｂ、開口部２７Ｂ及び開口部３６が設けられる。

開口部２６Ｂは、ソース配線２５Ａ及びソース配線２４Ｂとなる配線層（第２の配線層ともいう）にまで達し、該配線層を分断して、ソース配線２５Ａとソース配線２４Ｂとを離隔している。なお第２の配線層とは、ソース配線２５Ａ及びソース配線２４Ｂを含む第１のソース配線が繋がった状態の配線であり、繋がった部分の導電層を除去することで第１のソース配線となる配線層のことをいう。

開口部２７Ａは、ゲート配線２２Ａ及びゲート配線２２Ｂとなる配線層（第１の配線層ともいう）にまで達し、該配線層を分断して、ゲート配線２２Ａとゲート配線２２Ｂとを離隔している。なお第１の配線層とは、ゲート配線２２Ａ及びゲート配線２２Ｂを含む第１のゲート配線が繋がった状態の配線であり、繋がった部分の導電層を除去することで第１のゲート配線となる配線層のことをいう。

開口部３６は、ドレイン配線３５にまで達し、該開口部３６で、ドレイン配線３５と画素電極３７とが直接接続されるように設けられる。

画素電極３７は、層間絶縁膜４７上及び開口部３６を埋めるようにして、ドレイン配線３５と直接接続するように設けられる。

図１（Ｂ）に示す画素部のトランジスタ３１は、ボトムゲート型のトランジスタである。上述した様にボトムゲート型のトランジスタ作製工程では、少なくとも５枚のフォトマスクによるフォトリソグラフィ工程を経て、作製されることが一般的である。

本実施の形態で示す構成では、画素部でのボトムゲート型のトランジスタの作製工程における開口部を形成する工程において、駆動回路部での第１のゲート配線及び第１のソース配線となる第１の配線層及び第２の配線層の分断すべき箇所の上部にある層間絶縁膜に開口部を形成し、該開口部を用いて第１の配線層及び第２の配線層を分断し、第１のゲート配線及び第１のソース配線を離隔する構成とする。

前述の構成とすることで、第１の配線層を分離し第１のゲート配線とする工程、及び第１のソース配線を分離し第１のソース配線とする工程を、画素電極を形成した後の工程で行うことができる。すなわち第１の配線層及び第２の配線層を、第１のゲート配線及び第１のソース配線となるよう分断せずに一部がつながるように設けておき、画素電極を形成した後の工程で第１のゲート配線及び第１のソース配線に分断することができる。

画素電極を形成した後の工程で第１のゲート配線及び第１のソース配線を分断することで、第１のゲート配線及び第１のソース配線が電気的に浮遊状態になる期間を短くすることができる。そのため、分断された後の配線におけるチャージアップを抑制し、素子の静電破壊を低減することができる。その結果、トランジスタ作製時の歩留まりを向上することができる。

なおトランジスタの半導体層に酸化物半導体を用いる場合には、該トランジスタのオフ電流がシリコン半導体を半導体層に用いる場合より小さいため、配線間のチャージアップが起こりやすく、チャージアップを抑制できる上述の構成とすることが効果的となる。

また、画素電極を形成した後の工程で各配線を分断するためのフォトマスクは、画素部でのボトムゲート型のトランジスタの作製工程における開口部を形成する工程に用いるフォトマスクで兼用することができる。そのため、画素電極を形成した後の工程で各配線を分断するための工程は、フォトマスク数を増加させることなく行うことができる。

次いで図２乃至図７を参照して、図１（Ａ）及び図１（Ｂ）で示した駆動回路部及び画素部の作製工程について説明する。なお図２乃至図７における作製方法の説明では、半導体層に酸化物半導体を用いる構成について説明を行う。

まず、基板４１上に下地膜となる絶縁膜４２を形成する。

基板４１は、ガラス基板、セラミック基板の他、処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。本実施の形態では、基板４１として、ガラス基板を用いる。

絶縁膜４２は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができる。下地膜となる絶縁膜４２は、基板４１からの不純物元素の拡散を防止する機能がある。本実施の形態では、絶縁膜４２として、窒化シリコンと酸化シリコンの積層を用いる。

なお、本明細書中において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。

絶縁膜４２の形成には、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。

次に、絶縁膜４２上にスパッタリング法、真空蒸着法、またはメッキ法を用いて第１の導電層を形成する。そして第１のフォトリソグラフィ工程により、レジストマスクを形成し、第１の導電層を選択的にエッチング除去し、第１の配線層４３、ゲート配線３２を形成する。

第１の配線層４３、ゲート配線３２を形成するための第１の導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。本実施の形態では、第１の導電層として絶縁膜４２上にＴｉ層を形成し、Ｔｉ層上にＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により第１の導電層を選択的にエッチング除去し、第１の配線層４３、ゲート配線３２を形成する（図２（Ａ）、図２（Ｂ）参照）。また、形成された第１の配線層４３、ゲート配線３２の端部がテーパー形状であると、後に積層する絶縁膜や配線の被覆性が向上するため好ましい。

なお特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。

なお第１の配線層４３は、後に駆動回路部１０におけるゲート配線として機能するが、第１のフォトリソグラフィ工程を行った後では、配線同士が一部で繋がった状態としている。従って駆動回路部１０における第１の配線層４３は、電気的に浮遊状態とはならず、素子の静電破壊を低減することができる。

なおゲート配線３２は、トランジスタ３１におけるゲート電極として機能する。

次いで、第１の配線層４３、ゲート配線３２上にゲート絶縁膜４４を形成する。ゲート絶縁膜４４には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。

また、ゲート絶縁膜４４は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮ_ｙ（ｙ＞０））を形成し、ゲート絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を積層して、ゲート絶縁膜４４としても良い。本実施の形態では、ゲート絶縁膜４４として、窒化シリコンと酸化シリコンの積層を用いる。

ゲート絶縁膜４４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。

次いでゲート絶縁膜４４上に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて半導体層となる酸化物半導体を成膜する。そして第２のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、島状の半導体層２３Ａ、半導体層２３Ｂ及び半導体層３３を形成する（図３（Ａ）、図３（Ｂ）参照）。

酸化物半導体を用いる半導体層３３は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板温度が高いほど、得られる半導体層３３の不純物濃度は低くなる。

本実施の形態では、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。

次いで、ゲート絶縁膜４４上及び半導体層３３上に、第２の導電層を形成する。その後、第３のフォトリソグラフィ工程により第２の導電層を選択的にエッチング除去し、第２の配線層４５、ソース配線３４及びドレイン配線３５を形成する（図４（Ａ）、図４（Ｂ）参照）。第２の導電層は、第１の導電層と同様の材料及び方法で形成することができる。本実施の形態では、第２の導電層としてＴｉ層を形成し、Ｔｉ層上にＣｕ層を形成する。

なお第２の配線層４５は、後に駆動回路部１０におけるソース配線として機能するが、第３のフォトリソグラフィ工程を行った後では、配線同士が一部で繋がった状態としている。従って駆動回路部１０における第２の配線層４５は、電気的に浮遊状態とはならず、素子の静電破壊を低減することができる。なお図４（Ａ）では、第２の配線層４５が複数に分割されているように見えるが、実際には別の箇所で繋がっている構成となる。

なおソース配線３４は、トランジスタ３１におけるソース電極として機能し、ドレイン配線３５は、トランジスタ３１におけるドレイン電極として機能する。

次いで、ゲート絶縁膜４４上、第２の配線層４５上、半導体層３３上、ソース配線３４上及びドレイン配線３５上に層間絶縁膜４７を形成する。層間絶縁膜４７は、ゲート絶縁膜４４または絶縁膜４２と同様の材料及び方法で形成することができる。

層間絶縁膜４７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。または層間絶縁膜４７としては、ポリイミドなどの有機絶縁材料を用いることができる。または層間絶縁膜４７としては、前述の材料のうちの複数の絶縁膜を用いて、積層構造として形成することができる。本実施の形態では、層間絶縁膜４７として酸化シリコンを、スパッタリング法を用いて成膜する。

次いで、第４のフォトリソグラフィ工程を行い、層間絶縁膜４７上にレジストマスクを形成する。そして第１の配線層４３上、第２の配線層４５上及びドレイン配線３５上のゲート絶縁膜４４及び層間絶縁膜４７の一部を選択的に除去し、開口部４８Ａ、開口部４８Ｂ、開口部４８Ｃ、開口部４９Ａ、開口部４９Ｂ、開口部４９Ｃ及び開口部３６を形成する（図５（Ａ）、図５（Ｂ）参照）。

層間絶縁膜４７の一部を除去することで、開口部４８Ａ、開口部４８Ｂ、開口部４８Ｃの底面では第２の配線層４５が露出する。また層間絶縁膜４７の一部を除去することで、開口部４９Ａ、開口部４９Ｂ、開口部４９Ｃの底面では第１の配線層４３が露出する。また層間絶縁膜４７の一部を除去することで、開口部３６の底面ではドレイン配線３５が露出する。

層間絶縁膜４７のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）を用いることができる。

ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。

次いで、開口部３６のドレイン配線３５上、及び層間絶縁膜４７上に画素電極３７を形成する。画素電極３７となる導電層は、スパッタリング法、真空蒸着法などを用いて、透光性を有する導電層（透明導電層ともいう）を用いる。画素電極３７は、該透光性を有する導電層上に、第５のフォトリソグラフィ工程によりレジストマスクを形成し、導電層を選択的にエッチング除去して形成する（図６（Ａ）、図６（Ｂ）参照）。本実施の形態では、透光性を有する導電層としてインジウム錫酸化物層を用いる。画素電極３７は、開口部３６の底面でドレイン配線３５に直接接続される。

透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。画素電極３７となる透光性を有する導電層は、駆動回路部における配線として用いることもできる。

次いで、開口部４８Ａ、開口部４８Ｂ、開口部４８Ｃ、開口部４９Ａ、開口部４９Ｂ、開口部４９Ｃを用いて、第１の配線層４３及び第２の配線層４５をエッチング除去することで分断する（図７（Ａ）、図７（Ｂ）参照）。なお図７（Ａ）、図７（Ｂ）での第１の配線層４３及び第２の配線層のエッチング除去は、画素電極３７形成時の第５のフォトリソグラフィ工程とともにおこなってもよい。

上記エッチング除去による分断で開口部４８Ｂは、第２の配線層４５の底部に達する開口部２６Ｂとすることができる。該開口部２６Ｂにより第２の配線層４５は、ソース配線２４Ｂ及びソース配線２５Ａして離隔して設けることができる。特に図示していないが、開口部４８Ａ及び開口部４８Ｃでも同様に第２の配線層４５の底部に達する開口部２６Ａ及び開口部２６Ｃとなり、第２の配線層４５を分断することができる。

またエッチング除去による分断で開口部４９Ｂは、第１の配線層４３の底部に達する開口部２７Ｂとすることができる。該開口部２７Ｂにより第１の配線層４３は、ゲート配線２２Ａ及びゲート配線２２Ｂとして離隔して設けることができる。特に図示していないが、開口部４９Ａ及び開口部４９Ｃでも同様に第１の配線層４３の底部に達する開口部２７Ａ及び開口部２７Ｃとなり、第１の配線層４３を分断することができる。

以上の工程により、駆動回路部１０におけるトランジスタ２１Ａ及びトランジスタ２１Ｂ、並びに画素部１１におけるトランジスタ３１を作製することができる。

本実施の形態によれば、ゲート配線、及びソース配線でのチャージアップを抑制するため、各配線を形成する際、各配線の一部または全部を分断せずに形成しておくことができる。そして、画素部での開口部を形成する工程において、前述の各配線上に達する開口部を設けておき、該開口部を用いて、トランジスタの作製工程が完了した後に各配線を分断することができる。そのため、表示装置の駆動回路部に用いるトランジスタにおいて、ゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時の歩留まりを向上することができる表示装置とすることができる。

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１における半導体層に用いることのできる酸化物半導体について詳述する。

トランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分として有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。

（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２ （１）

ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

また、酸化物半導体を半導体層に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることができる。例えば酸化物半導体の高純度化は、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去することで、実現できる。高純度化されることにより、チャネル領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル幅あたりのオフ電流を１×１０^−２４Ａ／μｍ（１ｙＡ／μｍ）から１×１０^−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。

また、成膜される酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以上がトランジスタの半導体層に用いる酸化物半導体についての説明である。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、同一基板上に、駆動回路部であるシフトレジスタ回路を具備する走査線駆動回路及び／または信号線駆動回路の一部と、画素部に配置するトランジスタとを設ける例について以下に説明する。

アクティブマトリクス型表示装置のブロック図の一例を図８（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（図示せず）に接続されている。

図８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。

図８（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さいトランジスタによって、基板５３００に形成するシフトレジスタ回路を具備する駆動回路を構成することができる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。

本実施の形態で示す表示装置は、上記実施の形態で説明した駆動回路部及び画素部を備えた表示装置である。従って表示装置の駆動回路部に用いるトランジスタにおいて、ゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時の歩留まりを向上することができる表示装置とすることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。

上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。そのような電子機器として、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。

図９（Ａ）は、電子書籍の一例を示している。図９（Ａ）に示す電子書籍は、筐体１７００及び筐体１７０１の２つの筐体で構成されている。筐体１７００及び筐体１７０１は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構成により、書籍のような動作を行うことが可能となる。

筐体１７００には表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み込まれている。表示部１７０２及び表示部１７０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図９（Ａ）では表示部１７０２）に文章を表示し、左側の表示部（図９（Ａ）では表示部１７０３）に画像を表示することができる。

また、図９（Ａ）では、筐体１７００に操作部等を備えた例を示している。例えば、筐体１７００は、電源入力端子１７０５、操作キー１７０６、スピーカ１７０７等を備えている。操作キー１７０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成としてもよい。さらに、図９（Ａ）に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。

図９（Ｂ）は、本明細書に開示する表示装置を用いたデジタルフォトフレームの一例を示している。例えば、図９（Ｂ）に示すデジタルフォトフレームは、筐体１７１１に表示部１７１２が組み込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像を表示させることで、通常の写真立てと同様に機能させることができる。

なお、図９（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像を記憶したメモリを挿入して画像を取り込み、取り込んだ画像を表示部１７１２に表示させることができる。

図９（Ｃ）は、本明細書に開示する表示装置を用いたテレビジョン装置の一例を示している。図９（Ｃ）に示すテレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３により筐体１７２１を支持した構成を示している。表示部１７２２は、上記実施の形態に示した表示装置を適用することができる。

図９（Ｃ）に示すテレビジョン装置の操作は、筐体１７２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部１７２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。

図９（Ｄ）は、本明細書に開示する表示装置を用いた携帯電話機の一例を示している。図９（Ｄ）に示す携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、操作ボタン１７３７、外部接続ポート１７３４、スピーカ１７３５、及びマイク１７３６等を備えている。

図９（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指等の接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部１７３２を指等で接触することにより行うことができる。

本実施の形態で示す電子機器は、上記実施の形態で説明した駆動回路部及び表示部を具備する表示装置を用いた電子機器である。従って本実施の形態で示す電子機器は、表示装置の駆動回路部に用いるトランジスタにおいて、ゲート配線、及びソース配線でのチャージアップを抑制し、トランジスタ作製時の歩留まりを向上することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

１０ 駆動回路部
１１ 画素部
２１Ａ トランジスタ
２１Ｂ トランジスタ
２２Ａ ゲート配線
２２Ｂ ゲート配線
２３Ａ 半導体層
２３Ｂ 半導体層
２４Ａ ソース配線
２４Ｂ ソース配線
２５Ａ ソース配線
２５Ｂ ソース配線
２６Ａ 開口部
２６Ｂ 開口部
２６Ｃ 開口部
２７Ａ 開口部
２７Ｂ 開口部
２７Ｃ 開口部
３１ トランジスタ
３２ ゲート配線
３３ 半導体層
３４ ソース配線
３５ ドレイン配線
３６ 開口部
３７ 画素電極
４１ 基板
４２ 絶縁膜
４３ 配線層
４４ ゲート絶縁膜
４５ 配線層
４７ 層間絶縁膜
４８Ａ 開口部
４８Ｂ 開口部
４８Ｃ 開口部
４９Ａ 開口部
４９Ｂ 開口部
４９Ｃ 開口部
１７００ 筐体
１７０１ 筐体
１７０２ 表示部
１７０３ 表示部
１７０４ 蝶番
１７０５ 電源入力端子
１７０６ 操作キー
１７０７ スピーカ
１７１１ 筐体
１７１２ 表示部
１７２１ 筐体
１７２２ 表示部
１７２３ スタンド
１７３１ 筐体
１７３２ 表示部
１７３３ 操作ボタン
１７３４ 外部接続ポート
１７３５ スピーカ
１７３６ マイク
１７３７ 操作ボタン
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路

Claims (11)

1. 駆動回路部に設けられた複数の第１のゲート配線、複数の第１のソース配線、及び第１のトランジスタと、
   画素部に設けられた第２のゲート配線、第２のソース配線、及び第２のトランジスタと、を有し、
   前記第１のゲート配線及び前記第２のゲート配線は、同じ層に形成された配線であり、
   前記第１のソース配線及び前記第２のソース配線は、同じ層に形成された配線であり、
   前記第１のトランジスタ上及び前記第２のトランジスタ上には、層間絶縁膜を有し、
   前記層間絶縁膜は、前記駆動回路部に設けられた第１の開口部及び前記画素部に設けられた第２の開口部を有し、
   前記第１の開口部は、複数の前記第１のゲート配線の間に設けられた開口部と、複数の前記第１のソース配線の間に設けられた開口部とを有する表示装置。
2. 請求項１において、前記第１のトランジスタ及び前記第２のトランジスタは、逆スタガ型のトランジスタである表示装置。
3. 請求項１または請求項２において、前記第２の開口部は、前記第２のトランジスタと画素電極とを直接接続するための開口部である表示装置。
4. 請求項１乃至請求項３のいずれか一において、前記第１のトランジスタ及び前記第２のトランジスタが有する半導体層は、酸化物半導体を含む表示装置。
5. 基板上に、画素部のゲート配線及び駆動回路部の第１の配線層を形成する第１の工程と、
   前記画素部のゲート配線上及び前記第１の配線層上に、ゲート絶縁膜を形成する第２の工程と、
   前記ゲート絶縁膜を介した前記画素部のゲート配線上及び前記第１の配線層上に、半導体層を形成する第３の工程と、
   前記ゲート絶縁膜上及び前記半導体層上に、画素部のソース配線及び駆動回路部の第２の配線層を形成する第４の工程と、
   前記ゲート絶縁膜上、前記半導体層上、前記画素部のソース配線上及び前記第２の配線層上に層間絶縁膜を設け、前記第１の配線層上及び前記第２の配線層上の前記層間絶縁膜に第１の開口部を形成し、前記画素部のソース配線上の前記層間絶縁膜に第２の開口部を形成する第５の工程と、
   前記第１の開口部において、前記第１の配線層及び前記第２の配線層を分断し、前記駆動回路部のゲート配線及びソース配線を形成する第６の工程と、を有する表示装置の作製方法。
6. 請求項５において、前記基板と、前記画素部のゲート配線及び前記第１の配線層との間に、絶縁膜が形成されることを表示装置の作製方法。
7. 請求項５または請求項６において、前記半導体層は、酸化物半導体を含むことを特徴とする表示装置の作製方法。
8. 請求項５乃至請求項７のいずれか一において、前記第１の開口部には、前記画素部に設けられるトランジスタに電気的に接続される画素電極が形成される表示装置の作製方法。
9. 請求項５乃至請求項８のいずれか一において、前記第１の開口部は、前記第１の配線層の下層に達する開口部と、前記第２の配線層の下層に達する開口部と、により前記第１の配線層及び前記第２の配線層を分断し、前記駆動回路部のゲート配線及びソース配線とする表示装置の作製方法。
10. 請求項５乃至請求項９のいずれか一において、前記第１の配線層は、前記第１の配線層を構成する導電層がつながった状態の層である表示装置の作製方法。
11. 請求項５乃至請求項１０のいずれか一において、前記第２の配線層は、前記第２の配線層を構成する導電層がつながった状態の層である表示装置の作製方法。

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