JPH08114815A - Ｔｆｔアクティブマトリクス液晶基板の製造方法 - Google Patents
Ｔｆｔアクティブマトリクス液晶基板の製造方法Info
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- JPH08114815A JPH08114815A JP25170094A JP25170094A JPH08114815A JP H08114815 A JPH08114815 A JP H08114815A JP 25170094 A JP25170094 A JP 25170094A JP 25170094 A JP25170094 A JP 25170094A JP H08114815 A JPH08114815 A JP H08114815A
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Abstract
(57)【要約】
【目的】 液晶基板の製造工程で発生する静電気等のダ
メージの影響を回避したＴＦＴアクティブマトリクス液
晶基板の製造方法を提供する。 【構成】 半導体層１０や、前記半導体層１０にコンタ
クトホール１１を介して接続された信号系や電源系から
なる配線層１２や、ゲート電極Ｇや、前記半導体層１０
とゲート電極Ｇの交点部のチャネル１３、そして配線層
１２をゲート電極Ｇまで延長して短絡区間Ｄを形成し
た。こうして、プラズマ処理等の静電気破壊を発生し易
い工程を通過後に切断部Ｅにて除去する構成とした。 【効果】 特に、走査回路を内蔵したＴＦＴアクティブ
マトリクス液晶基板の製造工程中の静電気等による走査
回路部ＴＦＴや画素トランジスタ部ＴＦＴの静電破壊や
特性劣化を防止することができる。
メージの影響を回避したＴＦＴアクティブマトリクス液
晶基板の製造方法を提供する。 【構成】 半導体層１０や、前記半導体層１０にコンタ
クトホール１１を介して接続された信号系や電源系から
なる配線層１２や、ゲート電極Ｇや、前記半導体層１０
とゲート電極Ｇの交点部のチャネル１３、そして配線層
１２をゲート電極Ｇまで延長して短絡区間Ｄを形成し
た。こうして、プラズマ処理等の静電気破壊を発生し易
い工程を通過後に切断部Ｅにて除去する構成とした。 【効果】 特に、走査回路を内蔵したＴＦＴアクティブ
マトリクス液晶基板の製造工程中の静電気等による走査
回路部ＴＦＴや画素トランジスタ部ＴＦＴの静電破壊や
特性劣化を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばカメラ一体型Ｖ
ＴＲのビューファインダーや液晶プロジエクター装置等
に用いられる走査回路を内蔵したＴＦＴアクティブマト
リクス液晶基板の製造方法に関するものである。
ＴＲのビューファインダーや液晶プロジエクター装置等
に用いられる走査回路を内蔵したＴＦＴアクティブマト
リクス液晶基板の製造方法に関するものである。
【０００２】
【従来の技術】近年、カメラ一体型ＶＴＲや液晶プロジ
ェクターに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まりつつあ
る。この液晶表示装置には大別して画素制御用の薄膜ト
ランジスタ（ＴＦＴ:Thin FilmTransistor以下、単に
「ＴＦＴ」と記す）のみを基板上に形成して走査回路は
周辺ＩＣで行うものと、画素制御用のＴＦＴとともに走
査回路部ＴＦＴをＴＦＴアクティブマトリクス液晶基板
上に一体的に形成するものに分類される。本発明は走査
回路部ＴＦＴをＴＦＴアクティブマトリクス液晶基板上
に内蔵した液晶表示装置に係わるものであり、その構成
例を示して説明する。
ェクターに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まりつつあ
る。この液晶表示装置には大別して画素制御用の薄膜ト
ランジスタ（ＴＦＴ:Thin FilmTransistor以下、単に
「ＴＦＴ」と記す）のみを基板上に形成して走査回路は
周辺ＩＣで行うものと、画素制御用のＴＦＴとともに走
査回路部ＴＦＴをＴＦＴアクティブマトリクス液晶基板
上に一体的に形成するものに分類される。本発明は走査
回路部ＴＦＴをＴＦＴアクティブマトリクス液晶基板上
に内蔵した液晶表示装置に係わるものであり、その構成
例を示して説明する。
【０００３】従来技術のＴＦＴアクティブマトリクス液
晶基板を図３及び図４を参照して説明する。
晶基板を図３及び図４を参照して説明する。
【０００４】初めに、図３を参照してＴＦＴアクティブ
マトリクス型液晶表示装置の詳細を説明する。同図にお
いて、符号１は本発明の要点部位であるＴＦＴアクティ
ブマトリクス液晶基板を指し、符号２は外部ＩＣを指
し、符号３は前記外部ＩＣ２の接続端子を指す。前記Ｔ
ＦＴアクティブマトリクス液晶基板１の細部構成は、水
平走査回路４や、位相調整回路５、画像信号供給スイッ
チ６、そして走査方向の制御を司る垂直走査回路７を一
体的に搭載して構成される。
マトリクス型液晶表示装置の詳細を説明する。同図にお
いて、符号１は本発明の要点部位であるＴＦＴアクティ
ブマトリクス液晶基板を指し、符号２は外部ＩＣを指
し、符号３は前記外部ＩＣ２の接続端子を指す。前記Ｔ
ＦＴアクティブマトリクス液晶基板１の細部構成は、水
平走査回路４や、位相調整回路５、画像信号供給スイッ
チ６、そして走査方向の制御を司る垂直走査回路７を一
体的に搭載して構成される。
【０００５】また、前記画像供給スイッチ６や垂直走査
回路７には、各画素制御用のＴＦＴ８がマトリクス状に
配設されている。つまり、前記ＴＦＴ８はソース・ドレ
イン電極ＳＤやゲート電極Ｇで構成され、そのゲート電
極Ｇは前記垂直走査回路７に共通的に接続されている。
同じく、ソース・ドレイン電極ＳＤは前記画像信号供給
スイッチ６に共通的に接続されている。更に、ソース・
ドレイン電極ＳＤは蓄積容量Ｃｓや液晶セルＬＣを介し
て共通電極Ｖｃｏｍに接続されている。ここで、ソース
電極やドレイン電極は回路のバイアス極性が反転すると
動作上のソース・ドレインが入れ替わり、通常のＦＥＴ
（電界効果トランジスタ）と同様に双方向性を有するた
め、両者を一体として扱いソース・ドレイン電極ＳＤと
呼称することとする。
回路７には、各画素制御用のＴＦＴ８がマトリクス状に
配設されている。つまり、前記ＴＦＴ８はソース・ドレ
イン電極ＳＤやゲート電極Ｇで構成され、そのゲート電
極Ｇは前記垂直走査回路７に共通的に接続されている。
同じく、ソース・ドレイン電極ＳＤは前記画像信号供給
スイッチ６に共通的に接続されている。更に、ソース・
ドレイン電極ＳＤは蓄積容量Ｃｓや液晶セルＬＣを介し
て共通電極Ｖｃｏｍに接続されている。ここで、ソース
電極やドレイン電極は回路のバイアス極性が反転すると
動作上のソース・ドレインが入れ替わり、通常のＦＥＴ
（電界効果トランジスタ）と同様に双方向性を有するた
め、両者を一体として扱いソース・ドレイン電極ＳＤと
呼称することとする。
【０００６】このような構成のＴＦＴアクティブマトリ
クス液晶基板の動作を説明する。前記ＴＦＴアクティブ
マトリクス液晶基板１は、外部ＩＣ２から供給される電
源、クロックパルス、スタートパルス及び画像信号等の
必要情報を接続端子３で受取する。接続端子３で受取さ
れた各種情報は前記水平走査回路４や、垂直走査回路７
に分割して入力される。前記垂直走査回路７は、ＴＦＴ
８のゲート電極Ｇに走査スイッチング信号を供給する。
水平走査回路４は、ＴＦＴ８のソース・ドレイン電極Ｓ
Ｄに順次選択的に画像信号を印加する。位相調整回路５
にて前記垂直走査回路７と前記水平走査回路４から供給
された映像信号と同期を取りつつ画像信号供給スイッチ
６に画像信号を供給する。
クス液晶基板の動作を説明する。前記ＴＦＴアクティブ
マトリクス液晶基板１は、外部ＩＣ２から供給される電
源、クロックパルス、スタートパルス及び画像信号等の
必要情報を接続端子３で受取する。接続端子３で受取さ
れた各種情報は前記水平走査回路４や、垂直走査回路７
に分割して入力される。前記垂直走査回路７は、ＴＦＴ
８のゲート電極Ｇに走査スイッチング信号を供給する。
水平走査回路４は、ＴＦＴ８のソース・ドレイン電極Ｓ
Ｄに順次選択的に画像信号を印加する。位相調整回路５
にて前記垂直走査回路７と前記水平走査回路４から供給
された映像信号と同期を取りつつ画像信号供給スイッチ
６に画像信号を供給する。
【０００７】前記画像信号供給スイッチ６では、液晶セ
ルＬＣを駆動するための画像信号を前記スタートパルス
や、クロックパルスとタイミングを計りつつ供給する。
ＴＦＴ８において前記垂直走査回路７の走査スイッチン
グ信号の印加に応動してソース・ドレイン電極ＳＤから
画像信号を取り込み、蓄積容量Ｃｓとともに液晶セルＬ
Ｃに供給する。前記液晶セルＬＣに供給された各画素の
画像レベルに応じた画像信号電圧は後述する液晶分子を
画像信号電圧方向に捩じれて倒立させるように作動す
る。この液晶分子による旋光性を利用してＴＦＴアクテ
ィブマトリクス型液晶表示装置の画像表示がなされる。
ルＬＣを駆動するための画像信号を前記スタートパルス
や、クロックパルスとタイミングを計りつつ供給する。
ＴＦＴ８において前記垂直走査回路７の走査スイッチン
グ信号の印加に応動してソース・ドレイン電極ＳＤから
画像信号を取り込み、蓄積容量Ｃｓとともに液晶セルＬ
Ｃに供給する。前記液晶セルＬＣに供給された各画素の
画像レベルに応じた画像信号電圧は後述する液晶分子を
画像信号電圧方向に捩じれて倒立させるように作動す
る。この液晶分子による旋光性を利用してＴＦＴアクテ
ィブマトリクス型液晶表示装置の画像表示がなされる。
【０００８】次に、図４を参照して従来技術の走査回路
部ＴＦＴの配線構成を説明する。同図において、半導体
層１０（第１のＳｉ層）や、前記半導体層１０にコンタ
クトホール１１を介して接続された信号系や電源系から
なる配線層１２や、ゲート電極Ｇ（第２のＳｉ層）、そ
して前記半導体層１０とゲート電極Ｇの交点であってキ
ャリアの移動の用途に供するチャネル１３等を備えて構
成されている。
部ＴＦＴの配線構成を説明する。同図において、半導体
層１０（第１のＳｉ層）や、前記半導体層１０にコンタ
クトホール１１を介して接続された信号系や電源系から
なる配線層１２や、ゲート電極Ｇ（第２のＳｉ層）、そ
して前記半導体層１０とゲート電極Ｇの交点であってキ
ャリアの移動の用途に供するチャネル１３等を備えて構
成されている。
【０００９】上述したように、走査回路部ＴＦＴをＴＦ
Ｔアクティブマトリクス液晶基板上に内蔵した基板方式
は、外部ＩＣとの接続端子数を著しく削減することがで
き、画素配列が高密度化するほど有利な方式である。一
方、走査回路部ＴＦＴを内蔵する方式や内蔵しない方式
に係わらずＴＦＴアクティブマトリクス液晶基板の製造
工程上、静電気の蓄積による静電破壊等のダメージを受
ける場合がある。特に、走査回路部ＴＦＴを内蔵する基
板方式では走査回路部を構成するＴＦＴは各画素トラン
ジスタ部ＴＦＴ形成工程以降も静電気に曝される機会が
多く、静電気等によるダメージを受ける可能性がある。
Ｔアクティブマトリクス液晶基板上に内蔵した基板方式
は、外部ＩＣとの接続端子数を著しく削減することがで
き、画素配列が高密度化するほど有利な方式である。一
方、走査回路部ＴＦＴを内蔵する方式や内蔵しない方式
に係わらずＴＦＴアクティブマトリクス液晶基板の製造
工程上、静電気の蓄積による静電破壊等のダメージを受
ける場合がある。特に、走査回路部ＴＦＴを内蔵する基
板方式では走査回路部を構成するＴＦＴは各画素トラン
ジスタ部ＴＦＴ形成工程以降も静電気に曝される機会が
多く、静電気等によるダメージを受ける可能性がある。
【００１０】従来技術の静電気対策技術は、特開昭６３
−８１９７５号公報に記載の「ＴＦＴアクティブマトリ
クス基板の製造方法」に開示されているように各画素制
御用ＴＦＴのソース・ドレイン電極とゲート電極間をパ
ネル外周において電気的に短絡しておき、後に（ラビン
グ処理工程後）切断するという製造方法が一般的に知ら
れている（この静電気対策技術は走査回路部ＴＦＴを内
蔵しない方式に関する）。ここで、ラビング処理工程は
各画素ＴＦＴに対して直接摩擦静電気を誘起し易く、Ｔ
ＦＴの特性劣化を引き起こしやすいためである。
−８１９７５号公報に記載の「ＴＦＴアクティブマトリ
クス基板の製造方法」に開示されているように各画素制
御用ＴＦＴのソース・ドレイン電極とゲート電極間をパ
ネル外周において電気的に短絡しておき、後に（ラビン
グ処理工程後）切断するという製造方法が一般的に知ら
れている（この静電気対策技術は走査回路部ＴＦＴを内
蔵しない方式に関する）。ここで、ラビング処理工程は
各画素ＴＦＴに対して直接摩擦静電気を誘起し易く、Ｔ
ＦＴの特性劣化を引き起こしやすいためである。
【００１１】
【発明が解決しようとする課題】しかし、上述のような
従来技術の静電気対策技術では、走査回路を内蔵したＴ
ＦＴアクティブマトリクス液晶基板においてこれを構成
するＴＦＴや配線は画素ＴＦＴに比しても複雑であり、
特開昭６３−８１９７５号公報に記載されているように
行列した画素間配線を外周まで引き出して形成してお
き、後にダイシング、スクライブ等によって除去するこ
とは極めて困難である。また、画素ＴＦＴの劣化が１画
素単位であるのに対し、走査回路中では１個のＴＦＴの
劣化がライン欠陥等の液晶表示装置全体に支障を来し完
全不良となる。更に、ＴＦＴの基板材料にはガラス等の
絶縁体を使用しているためチャージアップし易い。その
ため、チャージアップによる不所望の電位差の発生やそ
れを主原因とするチャネル近傍での特性劣化や絶縁破壊
が発生するという問題点があった。このように従来技術
の静電気対策技術ではＴＦＴのダメージ回避の方法にお
いて不十分であるのが実情である。
従来技術の静電気対策技術では、走査回路を内蔵したＴ
ＦＴアクティブマトリクス液晶基板においてこれを構成
するＴＦＴや配線は画素ＴＦＴに比しても複雑であり、
特開昭６３−８１９７５号公報に記載されているように
行列した画素間配線を外周まで引き出して形成してお
き、後にダイシング、スクライブ等によって除去するこ
とは極めて困難である。また、画素ＴＦＴの劣化が１画
素単位であるのに対し、走査回路中では１個のＴＦＴの
劣化がライン欠陥等の液晶表示装置全体に支障を来し完
全不良となる。更に、ＴＦＴの基板材料にはガラス等の
絶縁体を使用しているためチャージアップし易い。その
ため、チャージアップによる不所望の電位差の発生やそ
れを主原因とするチャネル近傍での特性劣化や絶縁破壊
が発生するという問題点があった。このように従来技術
の静電気対策技術ではＴＦＴのダメージ回避の方法にお
いて不十分であるのが実情である。
【００１２】本発明は以上の点を考慮してなされたもの
で、ＴＦＴアクティブマトリクス液晶基板、特に、走査
回路を内蔵してＴＦＴアクティブマトリクス液晶基板の
製造工程で発生する静電気等の影響によるＴＦＴへのダ
メージを回避したＴＦＴアクティブマトリクス液晶基板
の製造方法を提供しようとするものである。
で、ＴＦＴアクティブマトリクス液晶基板、特に、走査
回路を内蔵してＴＦＴアクティブマトリクス液晶基板の
製造工程で発生する静電気等の影響によるＴＦＴへのダ
メージを回避したＴＦＴアクティブマトリクス液晶基板
の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】かかる課題を解決するた
めに本発明の走査回路部ＴＦＴと画素トランジスタ部Ｔ
ＦＴを内蔵したＴＦＴアクティブマトリクス液晶基板の
製造方法において、走査回路部ＴＦＴのソース・ドレイ
ン電極とゲート電極とを共通に接続する短絡回路を形成
する工程と、プラズマ雰囲気炉中での処理を施す処理工
程と、後に前記短絡回路を除去して各電極を電気的に分
離する分離工程とを備えた。そして、前記走査回路部Ｔ
ＦＴのソース・ドレイン電極とゲート電極で短絡回路を
形成した後に、エッチング処理やＦＩＢ（収束イオンビ
ーム）及びレーザスクライビング等の分離工程で除去す
ることにした。
めに本発明の走査回路部ＴＦＴと画素トランジスタ部Ｔ
ＦＴを内蔵したＴＦＴアクティブマトリクス液晶基板の
製造方法において、走査回路部ＴＦＴのソース・ドレイ
ン電極とゲート電極とを共通に接続する短絡回路を形成
する工程と、プラズマ雰囲気炉中での処理を施す処理工
程と、後に前記短絡回路を除去して各電極を電気的に分
離する分離工程とを備えた。そして、前記走査回路部Ｔ
ＦＴのソース・ドレイン電極とゲート電極で短絡回路を
形成した後に、エッチング処理やＦＩＢ（収束イオンビ
ーム）及びレーザスクライビング等の分離工程で除去す
ることにした。
【００１４】また、前記画素トランジスタ部ＴＦＴのソ
ース電極とドレイン電極とゲート電極の少なくとも一対
の電極を共通に接続する短絡回路を形成する工程と、プ
ラズマ雰囲気炉中での処理を施す処理工程と、後に前記
短絡回路を除去して各電極を電気的に分離する分離工程
とを備えた。そして、画素トランジスタ部ＴＦＴのソー
ス電極とドレイン電極とゲート電極の少なくとも一対の
電極に短絡回路を形成した後に、エッチング処理やＦＩ
Ｂ（収束イオンビーム）及びレーザスクライビング等の
分離工程で除去することで前記課題を解決した。
ース電極とドレイン電極とゲート電極の少なくとも一対
の電極を共通に接続する短絡回路を形成する工程と、プ
ラズマ雰囲気炉中での処理を施す処理工程と、後に前記
短絡回路を除去して各電極を電気的に分離する分離工程
とを備えた。そして、画素トランジスタ部ＴＦＴのソー
ス電極とドレイン電極とゲート電極の少なくとも一対の
電極に短絡回路を形成した後に、エッチング処理やＦＩ
Ｂ（収束イオンビーム）及びレーザスクライビング等の
分離工程で除去することで前記課題を解決した。
【００１５】
【作用】本発明の走査回路部ＴＦＴと画素トランジスタ
部ＴＦＴを内蔵したＴＦＴアクティブマトリクス液晶基
板の製造方法において、走査回路部ＴＦＴのソース・ド
レイン電極とゲート電極とを共通に接続する短絡回路を
形成する工程と、プラズマ雰囲気炉中での処理を施す処
理工程と、後に前記短絡回路を除去して各電極を電気的
に分離する分離工程とを備えた。そして、予め前記走査
回路部ＴＦＴのソース・ドレイン電極とゲート電極間に
短絡回路を形成しておき、静電気によるダメージを受容
し易い工程を通過後に前記短絡回路を除去して各電極を
電気的に分離することにしたため、両者間に静電気破壊
等の原因となる電位差の発生を抑制することができる。
部ＴＦＴを内蔵したＴＦＴアクティブマトリクス液晶基
板の製造方法において、走査回路部ＴＦＴのソース・ド
レイン電極とゲート電極とを共通に接続する短絡回路を
形成する工程と、プラズマ雰囲気炉中での処理を施す処
理工程と、後に前記短絡回路を除去して各電極を電気的
に分離する分離工程とを備えた。そして、予め前記走査
回路部ＴＦＴのソース・ドレイン電極とゲート電極間に
短絡回路を形成しておき、静電気によるダメージを受容
し易い工程を通過後に前記短絡回路を除去して各電極を
電気的に分離することにしたため、両者間に静電気破壊
等の原因となる電位差の発生を抑制することができる。
【００１６】特に、前記画素トランジスタ部ＴＦＴのソ
ース電極とドレイン電極とゲート電極の少なくとも一対
の電極を共通に接続する短絡回路を形成する工程と、プ
ラズマ雰囲気炉中での処理を施す処理工程と、後に前記
短絡回路を除去して各電極を電気的に分離する分離工程
とを備えた。そして、画素トランジスタ部ＴＦＴのソー
ス電極とドレイン電極とゲート電極の少なくとも一対の
電極に短絡回路を形成して、静電気によるダメージを受
容し易い工程を通過後に前記短絡回路を除去して各電極
を電気的に分離することにしたため、静電気等によるダ
メージを回避することができる。
ース電極とドレイン電極とゲート電極の少なくとも一対
の電極を共通に接続する短絡回路を形成する工程と、プ
ラズマ雰囲気炉中での処理を施す処理工程と、後に前記
短絡回路を除去して各電極を電気的に分離する分離工程
とを備えた。そして、画素トランジスタ部ＴＦＴのソー
ス電極とドレイン電極とゲート電極の少なくとも一対の
電極に短絡回路を形成して、静電気によるダメージを受
容し易い工程を通過後に前記短絡回路を除去して各電極
を電気的に分離することにしたため、静電気等によるダ
メージを回避することができる。
【００１７】
【実施例】以下、図１及び図２を参照して、本発明のＴ
ＦＴアクティブマトリクス液晶基板の製造方法の実施例
を説明する。なお、従来技術の走査回路部ＴＦＴの配線
構造を示す図と同一の部分には同一の参照符号を付し、
それらの構成や動作の説明を省略する。
ＦＴアクティブマトリクス液晶基板の製造方法の実施例
を説明する。なお、従来技術の走査回路部ＴＦＴの配線
構造を示す図と同一の部分には同一の参照符号を付し、
それらの構成や動作の説明を省略する。
【００１８】初めに、図１を参照して本発明のＴＦＴア
クティブマトリクス液晶基板の製造方法を説明する。図
１は、図２（ａ）の走査回路部ＴＦＴであるＡ−Ａ′部
と、同一プロセスで形成される画素トランジスタ部ＴＦ
Ｔを拡大して示したＴＦＴアクティブマトリクス液晶基
板の製造方法の工程断面図である。図１における符号Ｂ
は画素トランジスタ部ＴＦＴの画素開口部を示し、符号
Ｃは液晶分子を模式的に示した。更に、符号Ｄは後述す
る短絡区間を示している。
クティブマトリクス液晶基板の製造方法を説明する。図
１は、図２（ａ）の走査回路部ＴＦＴであるＡ−Ａ′部
と、同一プロセスで形成される画素トランジスタ部ＴＦ
Ｔを拡大して示したＴＦＴアクティブマトリクス液晶基
板の製造方法の工程断面図である。図１における符号Ｂ
は画素トランジスタ部ＴＦＴの画素開口部を示し、符号
Ｃは液晶分子を模式的に示した。更に、符号Ｄは後述す
る短絡区間を示している。
【００１９】先ず、洗浄した石英ガラス基板上にＬＰ−
ＣＶＤ（低圧化学的気相成長法）等により半導体層とな
る多結晶Ｓｉである第１のＳｉ層２０を成膜し、熱処理
等により結晶粒を成長させる。これを写真処理技術によ
り所望のパターンにパターニングした後、第１のＳｉ層
２０の表面を酸化して、全面にｐ型不純物Ｂを低濃度イ
オン注入することによりゲート酸化膜２１を形成する。
画素トランジスタ部ＴＦＴにも同様の処理を施す。次
に、ＬＰ−ＣＶＤによりゲート電極となる第２のＳｉ層
２２を成膜し、更にＰＯＣｌ3 等のガス中で熱処理する
ことによりＰを拡散させて低比抵抗化した後にパターニ
ングする（図１（ａ））。
ＣＶＤ（低圧化学的気相成長法）等により半導体層とな
る多結晶Ｓｉである第１のＳｉ層２０を成膜し、熱処理
等により結晶粒を成長させる。これを写真処理技術によ
り所望のパターンにパターニングした後、第１のＳｉ層
２０の表面を酸化して、全面にｐ型不純物Ｂを低濃度イ
オン注入することによりゲート酸化膜２１を形成する。
画素トランジスタ部ＴＦＴにも同様の処理を施す。次
に、ＬＰ−ＣＶＤによりゲート電極となる第２のＳｉ層
２２を成膜し、更にＰＯＣｌ3 等のガス中で熱処理する
ことによりＰを拡散させて低比抵抗化した後にパターニ
ングする（図１（ａ））。
【００２０】次いで、画素外回路に用いるｐ型トランジ
スタを覆うようにマスキングして、ｎ型不純物Ａｓを高
濃度イオン注入するとともに、画素トランジスタと画素
外回路のｎ型トランジスタを覆うようにマスキングしｐ
型不純物Ｂを高濃度イオン注入する（以上、通常のＣＭ
ＯＳプロセスであるため図示を省略する）。その後、Ａ
Ｐ−ＣＶＤ（常圧化学的気相成長法）により、燐シリケ
ートガラス等の第１の層間絶縁層２３を形成する。そし
て、画素トランジスタの信号配線用及び画素外回路の配
線用として、第１のＳｉ層２０及び第２のＳｉ層２２に
コンタクトホールを開口する。
スタを覆うようにマスキングして、ｎ型不純物Ａｓを高
濃度イオン注入するとともに、画素トランジスタと画素
外回路のｎ型トランジスタを覆うようにマスキングしｐ
型不純物Ｂを高濃度イオン注入する（以上、通常のＣＭ
ＯＳプロセスであるため図示を省略する）。その後、Ａ
Ｐ−ＣＶＤ（常圧化学的気相成長法）により、燐シリケ
ートガラス等の第１の層間絶縁層２３を形成する。そし
て、画素トランジスタの信号配線用及び画素外回路の配
線用として、第１のＳｉ層２０及び第２のＳｉ層２２に
コンタクトホールを開口する。
【００２１】次に、例えば配線材料として一般的に使用
されるＡｌ−１％Ｓｉをスパッタリング等により成膜し
てパターニングすることにより配線層２４を形成する。
本発明のポンイト部分は短絡区間Ｄも配線層で覆われた
構造となっている点である。つまり、内蔵周辺回路を構
成するＴＦＴのソース・ドレイン電極とゲート電極間を
Ａｌ−１％Ｓｉ等で短絡した点である（図２（ｂ））。
されるＡｌ−１％Ｓｉをスパッタリング等により成膜し
てパターニングすることにより配線層２４を形成する。
本発明のポンイト部分は短絡区間Ｄも配線層で覆われた
構造となっている点である。つまり、内蔵周辺回路を構
成するＴＦＴのソース・ドレイン電極とゲート電極間を
Ａｌ−１％Ｓｉ等で短絡した点である（図２（ｂ））。
【００２２】更に、第２の層間絶縁層２５を成膜して、
その上にプラズマＣＶＤによりＳｉＮＨ等の被覆層２６
を成膜する。前記ＳｉＮＨ層２６は、引き続きマスクを
用いてエッチング処理する。そのエッチング部分は画素
開口部Ｂや、画素電極コンタクト部、及び本発明では
周辺回路内のＡｌ配線にて短絡しておいた配線部分で
あり、こうして前記短絡区間ＤのＡｌ配線部分が露出す
る（図２（Ｃ））。
その上にプラズマＣＶＤによりＳｉＮＨ等の被覆層２６
を成膜する。前記ＳｉＮＨ層２６は、引き続きマスクを
用いてエッチング処理する。そのエッチング部分は画素
開口部Ｂや、画素電極コンタクト部、及び本発明では
周辺回路内のＡｌ配線にて短絡しておいた配線部分で
あり、こうして前記短絡区間ＤのＡｌ配線部分が露出す
る（図２（Ｃ））。
【００２３】続いて、画素電極として透明導電膜である
ＩＴＯ(Indium-Tin Oxide)２７をスパッタリング処理に
より成膜する（図２（ｄ））。
ＩＴＯ(Indium-Tin Oxide)２７をスパッタリング処理に
より成膜する（図２（ｄ））。
【００２４】次に、画素電極部を残すように他の部分
をエッチング処理して除去する。ＩＴＯ２７のエッチン
グ処理に続けて、露出したＡｌ配線部分をフォトリソ
グラフィ技術により選択的にエッチング処理して除去す
る（図２（ｅ））。最後に、熱処理を施すことにより前
記ＩＴＯ２７の比抵抗を低下させるとともに画素開口部
Ｂの可視光透過率を向上させ、更にトランジスタ特性を
向上させてＴＦＴアクティブマトリクス液晶基板の初期
作製工程を終了する。
をエッチング処理して除去する。ＩＴＯ２７のエッチン
グ処理に続けて、露出したＡｌ配線部分をフォトリソ
グラフィ技術により選択的にエッチング処理して除去す
る（図２（ｅ））。最後に、熱処理を施すことにより前
記ＩＴＯ２７の比抵抗を低下させるとともに画素開口部
Ｂの可視光透過率を向上させ、更にトランジスタ特性を
向上させてＴＦＴアクティブマトリクス液晶基板の初期
作製工程を終了する。
【００２５】次に、図２を参照して本発明の短絡方法の
実施例を説明する。初めに図２（ａ）を参照して第１の
実施例を説明する。
実施例を説明する。初めに図２（ａ）を参照して第１の
実施例を説明する。
【００２６】実施例１ 本実施例の特徴部分は、同図（ａ）に示す如く、従来技
術の配線構造に対して新たに短絡区間を延長して形成し
た点である。つまり、半導体層１０や、前記半導体層１
０にコンタクトホール１１を介して接続された信号系や
電源系からなる配線層１２や、ゲート電極Ｇ、そして前
記半導体層１０とゲート電極Ｇの交点部のチャネル１３
等で構成された従来技術の配線構造に対して、配線層１
２をゲート電極Ｇまで延長して短絡区間Ｄを形成し、コ
ンタクトホール１１で接続した。こうして、プラズマ処
理等の静電気破壊を発生し易い工程を通過後に切断部Ｅ
にて除去する構成とした。
術の配線構造に対して新たに短絡区間を延長して形成し
た点である。つまり、半導体層１０や、前記半導体層１
０にコンタクトホール１１を介して接続された信号系や
電源系からなる配線層１２や、ゲート電極Ｇ、そして前
記半導体層１０とゲート電極Ｇの交点部のチャネル１３
等で構成された従来技術の配線構造に対して、配線層１
２をゲート電極Ｇまで延長して短絡区間Ｄを形成し、コ
ンタクトホール１１で接続した。こうして、プラズマ処
理等の静電気破壊を発生し易い工程を通過後に切断部Ｅ
にて除去する構成とした。
【００２７】実施例２ 本実施例は、前述の第１の実施例における短絡区間Ｅに
変えて配線層１２と半導体層１０間に新たに短絡区間
Ｄ′を形成した例であり、これを図２（ｂ）を参照して
説明する。同図（ｂ）に示す如く、配線層１２と半導体
層１０を短絡区間Ｄ′で形成することとした。このた
め、配線層１２と半導体層１０は同一電位に保持され
る。この状態でプラズマ処理等の静電気のチャージが発
生するような各種工程を通過させる。そして、プラズマ
処理等の工程を通過後に切断部Ｅ′において除去する。
このようにすることで、配線層１２と半導体層１０間で
不所望の電位差の発生を抑えることができ、静電破壊等
によるＴＦＴの損壊を防止することができる。
変えて配線層１２と半導体層１０間に新たに短絡区間
Ｄ′を形成した例であり、これを図２（ｂ）を参照して
説明する。同図（ｂ）に示す如く、配線層１２と半導体
層１０を短絡区間Ｄ′で形成することとした。このた
め、配線層１２と半導体層１０は同一電位に保持され
る。この状態でプラズマ処理等の静電気のチャージが発
生するような各種工程を通過させる。そして、プラズマ
処理等の工程を通過後に切断部Ｅ′において除去する。
このようにすることで、配線層１２と半導体層１０間で
不所望の電位差の発生を抑えることができ、静電破壊等
によるＴＦＴの損壊を防止することができる。
【００２８】実施例３ 本実施例は、図２（ｃ）に示す如く、前述の第１の実施
例及び第２の実施例における短絡区間Ｄ及び短絡区間
Ｄ′を組み合わせて形成した例である。このように短絡
区間Ｄと短絡区間Ｄ′を組み合わせて形成することによ
り、配線層１２とゲート電極Ｇ間や配線層１２と半導体
層１０間を同一電位で接続して前述と同様にプラズマ処
理等の静電気のチャージが発生し易い工程を通過後に切
断部Ｅ及びＥ′において除去する構成とした。それによ
り、配線層１２とゲート電極Ｇ及び配線層１２と半導体
層１０間で不所望の電位差の発生を抑えた。
例及び第２の実施例における短絡区間Ｄ及び短絡区間
Ｄ′を組み合わせて形成した例である。このように短絡
区間Ｄと短絡区間Ｄ′を組み合わせて形成することによ
り、配線層１２とゲート電極Ｇ間や配線層１２と半導体
層１０間を同一電位で接続して前述と同様にプラズマ処
理等の静電気のチャージが発生し易い工程を通過後に切
断部Ｅ及びＥ′において除去する構成とした。それによ
り、配線層１２とゲート電極Ｇ及び配線層１２と半導体
層１０間で不所望の電位差の発生を抑えた。
【００２９】本発明は前記実施例に限定されず、種々の
実施形態を採ることができる。例えば短絡部を除去する
工程としては、選択的にエッチング処理して除去する方
法について説明したが、画素電極用コンタクトホール開
口後に引き続いて配線除去のエッチング処理を行っても
良いし、またＴＦＴ基板をダイシングにより一枚毎に切
断後に行っても良い。更に、短絡配線を回路外周にて行
える部分については対向するカラーフィルター基板との
接着部よりも外側に短絡区間を形成して、両基板の貼合
わせ後に行うことも可能である。更にまた、対向するカ
ラーフィルター基板との貼合わせ後にＦＩＢやレーザス
クライビング等のエッチング処理以外の方法で切断する
ことも可能である。
実施形態を採ることができる。例えば短絡部を除去する
工程としては、選択的にエッチング処理して除去する方
法について説明したが、画素電極用コンタクトホール開
口後に引き続いて配線除去のエッチング処理を行っても
良いし、またＴＦＴ基板をダイシングにより一枚毎に切
断後に行っても良い。更に、短絡配線を回路外周にて行
える部分については対向するカラーフィルター基板との
接着部よりも外側に短絡区間を形成して、両基板の貼合
わせ後に行うことも可能である。更にまた、対向するカ
ラーフィルター基板との貼合わせ後にＦＩＢやレーザス
クライビング等のエッチング処理以外の方法で切断する
ことも可能である。
【００３０】また、本実施例では主に走査回路部ＴＦＴ
のゲート電極とソース・ドレイン電極について短絡回路
を設けることについて説明したが、画素トランジスタ部
ＴＦＴのゲート電極とソース電極とドレイン電極の少な
くとも一対の電極に短絡回路を形成してその後切断する
ようにしても良く、更に様々な形態に発展できることは
言うまでもない。
のゲート電極とソース・ドレイン電極について短絡回路
を設けることについて説明したが、画素トランジスタ部
ＴＦＴのゲート電極とソース電極とドレイン電極の少な
くとも一対の電極に短絡回路を形成してその後切断する
ようにしても良く、更に様々な形態に発展できることは
言うまでもない。
【００３１】
【発明の効果】以上説明したように、本発明のＴＦＴア
クティブマトリクス液晶基板の製造方法によれば、従来
技術の静電気対策技術のようにＴＦＴ周辺部に短絡回路
を形成する必要がなく、ＴＦＴアクティブマトリクス液
晶基板の製造工程内で比較的容易に短絡回路を形成、除
去することができ、そのため走査回路部ＴＦＴや画素ト
ランジスタ部ＴＦＴの静電気破壊や特性劣化を防止する
ことができる。
クティブマトリクス液晶基板の製造方法によれば、従来
技術の静電気対策技術のようにＴＦＴ周辺部に短絡回路
を形成する必要がなく、ＴＦＴアクティブマトリクス液
晶基板の製造工程内で比較的容易に短絡回路を形成、除
去することができ、そのため走査回路部ＴＦＴや画素ト
ランジスタ部ＴＦＴの静電気破壊や特性劣化を防止する
ことができる。
【００３２】更に、走査回路を内蔵したＴＦＴアクティ
ブマトリクス液晶基板の製造工程中の静電気等による走
査回路部ＴＦＴの欠陥の発生を防止することができるた
め、走査回路部ＴＦＴの静電気破壊を主原因とする点欠
陥やライン欠陥等の液晶表示装置全体に支障を来す不良
を未然に防止することができる。そのため、工程不良率
を低減することができ、更に低コストの製品の実現が可
能となる。
ブマトリクス液晶基板の製造工程中の静電気等による走
査回路部ＴＦＴの欠陥の発生を防止することができるた
め、走査回路部ＴＦＴの静電気破壊を主原因とする点欠
陥やライン欠陥等の液晶表示装置全体に支障を来す不良
を未然に防止することができる。そのため、工程不良率
を低減することができ、更に低コストの製品の実現が可
能となる。
【図面の簡単な説明】
【図１】ＴＦＴアクティブマトリクス液晶基板の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図２】本発明の走査回路部ＴＦＴの配線構造を示す上
面図であり、（ａ）は第１の実施例を示す図であり、
（ｂ）は第２の実施例を示す図であり、（ｃ）は第３の
実施例を示す図である。
面図であり、（ａ）は第１の実施例を示す図であり、
（ｂ）は第２の実施例を示す図であり、（ｃ）は第３の
実施例を示す図である。
【図３】従来技術のＴＦＴアクティブマトリクス型液晶
表示装置を示す回路図である。
表示装置を示す回路図である。
【図４】従来技術の走査回路部ＴＦＴの配線構造を示す
上面図である。
上面図である。
１ ＴＦＴアクティブマトリクス液晶基板 ２ 外部ＩＣ ３ 接続端子 ４ 水平走査回路 ５ 位相調整回路 ６ 画像信号供給スイッチ ７ 垂直走査回路 ８ ＴＦＴ １０ 半導体層 １１ コンタクトホール １３ チャネル 12、24 配線層 ２０ 第１のＳｉ層 ２１ ゲート酸化膜 ２２ 第２のＳｉ層 ２３ 第１の層間絶縁層 ２５ 第２の層間絶縁層 ２６ ＳｉＮＨ被膜層 ２７ ＩＴＯ Ｂ 画素開口部 Ｃ 液晶分子 D、D ′ 短絡区間 E、E ′ 切断部 Ｇ ゲート電極 ＳＤ ソース・ドレイン電極 Ｖｃｏｍ 共通電極 ＬＣ 液晶セル Ｃｓ 蓄積容量
Claims (4)
- 【請求項１】 走査回路部ＴＦＴと画素トランジスタ部
ＴＦＴを内蔵したＴＦＴアクティブマトリクス液晶基板
の製造方法において、 前記走査回路部ＴＦＴのソース・ドレイン電極とゲート
電極とを共通に接続する短絡回路を形成する工程と、 所定の処理を施す処理工程と、 後に前記短絡回路を除去して各電極を電気的に分離する
分離工程とを有することを特徴とするＴＦＴアクティブ
マトリクス液晶基板の製造方法。 - 【請求項２】 走査回路部ＴＦＴと画素トランジスタ部
ＴＦＴを内蔵したＴＦＴアクティブマトリクス液晶基板
の製造方法において、 前記画素トランジスタ部ＴＦＴのソース電極とドレイン
電極とゲート電極の少なくとも一対の電極を共通に接続
する短絡回路を形成する工程と、 所定の処理を施す処理工程と、 後に前記短絡回路を除去して各電極を電気的に分離する
分離工程とを有することを特徴とするＴＦＴアクティブ
マトリクス液晶基板の製造方法。 - 【請求項３】 前記処理工程はプラズマ雰囲気炉中での
処理であることを特徴とする請求項１または請求項２に
記載のＴＦＴアクティブマトリクス液晶基板の製造方
法。 - 【請求項４】 前記分離工程はエッチング処理、ＦＩＢ
（収束イオンビーム）及びレーザスクライビングの内の
何れかであることを特徴とする請求項１または請求項２
に記載のＴＦＴアクティブマトリクス液晶基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25170094A JPH08114815A (ja) | 1994-10-18 | 1994-10-18 | Ｔｆｔアクティブマトリクス液晶基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25170094A JPH08114815A (ja) | 1994-10-18 | 1994-10-18 | Ｔｆｔアクティブマトリクス液晶基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08114815A true JPH08114815A (ja) | 1996-05-07 |
Family
ID=17226707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25170094A Pending JPH08114815A (ja) | 1994-10-18 | 1994-10-18 | Ｔｆｔアクティブマトリクス液晶基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08114815A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471396B1 (ko) * | 2001-05-17 | 2005-02-21 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| WO2006117929A1 (ja) * | 2005-04-26 | 2006-11-09 | Sharp Kabushiki Kaisha | アクティブマトリクス基板の製造方法、アクティブマトリクス基板、及び、液晶表示装置 |
| US7405365B2 (en) | 2002-10-03 | 2008-07-29 | Sharp Kabushiki Kaisha | Wiring substrate and method for manufacturing the same |
| US7982813B2 (en) | 2006-05-25 | 2011-07-19 | Samsung Electronics, Co., Ltd. | Liquid crystal display |
| US8587506B2 (en) | 2005-03-07 | 2013-11-19 | Samsung Display Co., Ltd. | Display device |
| JP2013236069A (ja) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 表示装置及び該表示装置の作製方法 |
-
1994
- 1994-10-18 JP JP25170094A patent/JPH08114815A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471396B1 (ko) * | 2001-05-17 | 2005-02-21 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| US7405365B2 (en) | 2002-10-03 | 2008-07-29 | Sharp Kabushiki Kaisha | Wiring substrate and method for manufacturing the same |
| US8587506B2 (en) | 2005-03-07 | 2013-11-19 | Samsung Display Co., Ltd. | Display device |
| WO2006117929A1 (ja) * | 2005-04-26 | 2006-11-09 | Sharp Kabushiki Kaisha | アクティブマトリクス基板の製造方法、アクティブマトリクス基板、及び、液晶表示装置 |
| US7768590B2 (en) | 2005-04-26 | 2010-08-03 | Sharp Kabushiki Kaisha | Production method of active matrix substrate, active matrix substrate, and liquid crystal display device |
| US7982813B2 (en) | 2006-05-25 | 2011-07-19 | Samsung Electronics, Co., Ltd. | Liquid crystal display |
| JP2013236069A (ja) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 表示装置及び該表示装置の作製方法 |
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