JPS58184758A - マトリツクスアレ−の欠陥修正方法 - Google Patents
マトリツクスアレ−の欠陥修正方法Info
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- JPS58184758A JPS58184758A JP57064890A JP6489082A JPS58184758A JP S58184758 A JPS58184758 A JP S58184758A JP 57064890 A JP57064890 A JP 57064890A JP 6489082 A JP6489082 A JP 6489082A JP S58184758 A JPS58184758 A JP S58184758A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマトリックスアレーに関し、その欠陥の修正方
法に関するものである。
法に関するものである。
マトリックスアレーを用いた大面積表示装置の開発が最
近非常に活発に進められており、小型情報機器、ハンデ
ィタイプのテレビ等、広範囲にわたる応用が期待されて
いる。平面型の大容量の表示装置としては、スイッチン
グ素子をマトリックスアレー状に配列したものが最も有
望視されている。第１図はスイッチング素子をマトリッ
クスアレー状に配列したアクティブマトリックスアレー
基板の構成の一例を示した配置図である。図中１で囲ま
れた領域が表示領域であり、その中にスイッチング素子
２がマトリックス状に配置されている。３はスイッチン
グ素子２へのデータ信号ラインー（ソースライン）であ
り、４はスイッチング素子２へのタイミング信号ライン
（ゲートライン）である。（第１図の様にマトリックス
アレーを同一基板−Ｆに構成した場合に発生し易い欠陥
は、ゲートラインと、ソースラインとのシヲートである
。
近非常に活発に進められており、小型情報機器、ハンデ
ィタイプのテレビ等、広範囲にわたる応用が期待されて
いる。平面型の大容量の表示装置としては、スイッチン
グ素子をマトリックスアレー状に配列したものが最も有
望視されている。第１図はスイッチング素子をマトリッ
クスアレー状に配列したアクティブマトリックスアレー
基板の構成の一例を示した配置図である。図中１で囲ま
れた領域が表示領域であり、その中にスイッチング素子
２がマトリックス状に配置されている。３はスイッチン
グ素子２へのデータ信号ラインー（ソースライン）であ
り、４はスイッチング素子２へのタイミング信号ライン
（ゲートライン）である。（第１図の様にマトリックス
アレーを同一基板−Ｆに構成した場合に発生し易い欠陥
は、ゲートラインと、ソースラインとのシヲートである
。
特にガラス基板上にマトリックスアレーを構成した場合
、ガラスは絶縁物であるのモ、断線以外の欠陥は、ゲー
トラインとソースラインのシ璽−トしか有り得ない。Ｍ
Ｏ８型電界効果トランジスターをスイッチング素子とし
て用いた場合のマトリックスアレー液晶表示装置の一例
を示したものであり、１画素の等価回路を示したもので
ある。５はＭＯ８型電界効果トランジスターでありデー
タ信号のスイッチングを行なう。６はコンデンす−であ
りデータ信号の保持用として用いられる。７は液晶パネ
ルであり、７−１は液晶駆動素子に対応して形成された
液晶駆動電極であり、７−２は上側ガラスパネルである
。第３図は第２図の具体例を示した平面図であって各部
材の番号は第２図と同じである。第３図かられかる様に
ソースライン３とゲートライン４の間のシ璽−トは、両
ライン間に介在する絶縁膜の不良と、５の電界効果トラ
ンジスターのゲート絶Ｆ−ρ不良によるものが主な原因
である。ゲートラインとソースラインがショートしたま
まで表示を行なった場°合、当該ラインに接続された画
素がすべて不良表示をしてしは使えるものでない。さら
にこの様なショート欠陥の発生個所は、ゲートライン４
とソースライン６の交差している面積に比べ、トランジ
スター５の面積が大きく、又両ライン間の層間絶縁膜の
膜厚をトランジスターのゲート絶縁膜より厚くする等、
トランジスタ一部の欠陥がほとんどであった。
、ガラスは絶縁物であるのモ、断線以外の欠陥は、ゲー
トラインとソースラインのシ璽−トしか有り得ない。Ｍ
Ｏ８型電界効果トランジスターをスイッチング素子とし
て用いた場合のマトリックスアレー液晶表示装置の一例
を示したものであり、１画素の等価回路を示したもので
ある。５はＭＯ８型電界効果トランジスターでありデー
タ信号のスイッチングを行なう。６はコンデンす−であ
りデータ信号の保持用として用いられる。７は液晶パネ
ルであり、７−１は液晶駆動素子に対応して形成された
液晶駆動電極であり、７−２は上側ガラスパネルである
。第３図は第２図の具体例を示した平面図であって各部
材の番号は第２図と同じである。第３図かられかる様に
ソースライン３とゲートライン４の間のシ璽−トは、両
ライン間に介在する絶縁膜の不良と、５の電界効果トラ
ンジスターのゲート絶Ｆ−ρ不良によるものが主な原因
である。ゲートラインとソースラインがショートしたま
まで表示を行なった場°合、当該ラインに接続された画
素がすべて不良表示をしてしは使えるものでない。さら
にこの様なショート欠陥の発生個所は、ゲートライン４
とソースライン６の交差している面積に比べ、トランジ
スター５の面積が大きく、又両ライン間の層間絶縁膜の
膜厚をトランジスターのゲート絶縁膜より厚くする等、
トランジスタ一部の欠陥がほとんどであった。
この為従来は、ゲートラインとソースラインのショート
を修正する為に例えば第３図中のイで示される位ｔｔで
トランジスターのソース電極とソースラインを切断した
。この修正によって、ソースラインとゲートライン間の
シｖｓ −）は無くなるが、当該画素へのデータ信号が
入らなくなる為にその画素は常に非点燈である為に、欠
陥が非常に目立ち、表示装置の使用上大きな支障になっ
ていた。
を修正する為に例えば第３図中のイで示される位ｔｔで
トランジスターのソース電極とソースラインを切断した
。この修正によって、ソースラインとゲートライン間の
シｖｓ −）は無くなるが、当該画素へのデータ信号が
入らなくなる為にその画素は常に非点燈である為に、欠
陥が非常に目立ち、表示装置の使用上大きな支障になっ
ていた。
本発明は以上の欠点に鑑でなされたものでありソースラ
インとゲ、′ｔトライン間のショートを修正するととも
に、欠陥画素を実際の使用上全く目立たなくしたちので
あり、パネルの量産効率を大巾に高めるものである。
インとゲ、′ｔトライン間のショートを修正するととも
に、欠陥画素を実際の使用上全く目立たなくしたちので
あり、パネルの量産効率を大巾に高めるものである。
以下本発明を図面により詳細に説明する。
第４図はｙｏｓ型電界効果トランジスターをスイッチン
グ素子として用いたマトリックスアレーの代表例を示し
たものでありその一画素についての平面図と断面図であ
り、これにより本発明の説明を行なう。尚第４図（６）
は平面図（・）の中の一点鎖線ハー二に従って切断した
断面図である。ガラス基板１２の表面へ半導体薄膜１０
を形成してＭＯ８電界効果トランジスターを構成する。
グ素子として用いたマトリックスアレーの代表例を示し
たものでありその一画素についての平面図と断面図であ
り、これにより本発明の説明を行なう。尚第４図（６）
は平面図（・）の中の一点鎖線ハー二に従って切断した
断面図である。ガラス基板１２の表面へ半導体薄膜１０
を形成してＭＯ８電界効果トランジスターを構成する。
１５はトランジスターのゲート絶縁膜、１４はソース電
極でソースライン９と接続されており、１５はドレイ／
電極であり画素駆動電極１１と接続されている。又８は
ゲートラインであるとともに半導体薄膜１０の上に延在
しトランジスターのゲート電極となっている。このトラ
ンジスターに不良が生じ、ゲートライン８とソースライ
ン９の間がシ１−トした場合まず第４図（α）の中の破
線イー口に従って、ゲートラインとトランジスターのゲ
ート電極を分離する。ゲートライン８の枚数は通常、多
結晶シリコン等の半導体か又はアルミニニーム等の金属
が用いられるのでこれらの薄膜の切断は例えばレーザー
光線を照射する事により容易に行なえるので第４図（α
）の中の破線イー口に沿ってレーザー光線をゲート部材
８に照射すればゲートラインとトランジスターのゲート
電極の分離が出来る。次に第４図（６）の中の矢印α、
ｂの位置でゲート電極とソース電極１４及びドレイン電
極をショートさせる。このン目−トの方法は例えばレー
ザー光線を基板の上方向より図中α、ｈで示された矢印
に従ってショートさせる個所に照射するとゲート電極と
ドレイン又はソース電極及びゲート絶縁膜が溶融し合い
ゲート電極とドレイン及びソース電極が接続される。上
記の様に同じレーザー光線を用い一方で切断を行ない、
他方溶融をする事は、レーザー光線の出力、−照射時間
を変える事により可能である。尚ＭＯ８型電界効果トラ
ンジスターのゲート電極のショートは、マトリックスア
レーのスイッチング素子として用いられる場合、外的要
因（例えば静電気）でショートする場合、ゲート電極と
ソース電極間のショートがほとんどであってこの様な場
合の修正方法はトランジスターのゲート電極をゲートラ
インから分離した後、ゲート電極とドレイン電極の接続
だけで良い。
極でソースライン９と接続されており、１５はドレイ／
電極であり画素駆動電極１１と接続されている。又８は
ゲートラインであるとともに半導体薄膜１０の上に延在
しトランジスターのゲート電極となっている。このトラ
ンジスターに不良が生じ、ゲートライン８とソースライ
ン９の間がシ１−トした場合まず第４図（α）の中の破
線イー口に従って、ゲートラインとトランジスターのゲ
ート電極を分離する。ゲートライン８の枚数は通常、多
結晶シリコン等の半導体か又はアルミニニーム等の金属
が用いられるのでこれらの薄膜の切断は例えばレーザー
光線を照射する事により容易に行なえるので第４図（α
）の中の破線イー口に沿ってレーザー光線をゲート部材
８に照射すればゲートラインとトランジスターのゲート
電極の分離が出来る。次に第４図（６）の中の矢印α、
ｂの位置でゲート電極とソース電極１４及びドレイン電
極をショートさせる。このン目−トの方法は例えばレー
ザー光線を基板の上方向より図中α、ｈで示された矢印
に従ってショートさせる個所に照射するとゲート電極と
ドレイン又はソース電極及びゲート絶縁膜が溶融し合い
ゲート電極とドレイン及びソース電極が接続される。上
記の様に同じレーザー光線を用い一方で切断を行ない、
他方溶融をする事は、レーザー光線の出力、−照射時間
を変える事により可能である。尚ＭＯ８型電界効果トラ
ンジスターのゲート電極のショートは、マトリックスア
レーのスイッチング素子として用いられる場合、外的要
因（例えば静電気）でショートする場合、ゲート電極と
ソース電極間のショートがほとんどであってこの様な場
合の修正方法はトランジスターのゲート電極をゲートラ
インから分離した後、ゲート電極とドレイン電極の接続
だけで良い。
第５図は本発明の他の実施例を示す断面図であり各部材
の番号は第４図と同じである。第４図の実施例において
ゲート電極８及び半導体薄＠１０がシリコンの様な高融
点金属の場合、レーザーで溶融する時のレーザー光線の
出力、照射時間の条件に大きな制限が生じる。これを回
避したものが第５図の例であり、第４図の場合と異なり
アルミニー−ム等の低融点金属を図中の１７の様にゲー
ト電極の上へ絶縁膜１６を介して設けである。修正方法
は、ゲート電極の切り離しは第４図の場合と全く同一に
行なう。トランジスターのソースとドレイン間のショー
トは第５図の矢印ａ、＆で示した位置にやはりレーザー
光線を照−しこの位置の絶縁膜１６を破壊するとともに
アルミニ、−ム１７を溶融し、アルミニューム１７とソ
ース電極１４及びドレイン電極１５とを接続し、ソース
・ドレイン間をンｌ−トさせる。この場合の様にアルミ
ニ１−ム１７を介してンースφドレインを直接接続せず
、図中の矢印α、ｂで示された部分にのみアルミニニー
ムを形成し、レーザーを照射して、このアルミニューム
によりソース・ゲート間及びゲート・ドレイン間をシ曹
−トさせる事によりゲート電極を介してソース・ドレイ
ン間をシ冒−卜する事も可能である。
の番号は第４図と同じである。第４図の実施例において
ゲート電極８及び半導体薄＠１０がシリコンの様な高融
点金属の場合、レーザーで溶融する時のレーザー光線の
出力、照射時間の条件に大きな制限が生じる。これを回
避したものが第５図の例であり、第４図の場合と異なり
アルミニー−ム等の低融点金属を図中の１７の様にゲー
ト電極の上へ絶縁膜１６を介して設けである。修正方法
は、ゲート電極の切り離しは第４図の場合と全く同一に
行なう。トランジスターのソースとドレイン間のショー
トは第５図の矢印ａ、＆で示した位置にやはりレーザー
光線を照−しこの位置の絶縁膜１６を破壊するとともに
アルミニ、−ム１７を溶融し、アルミニューム１７とソ
ース電極１４及びドレイン電極１５とを接続し、ソース
・ドレイン間をンｌ−トさせる。この場合の様にアルミ
ニ１−ム１７を介してンースφドレインを直接接続せず
、図中の矢印α、ｂで示された部分にのみアルミニニー
ムを形成し、レーザーを照射して、このアルミニューム
によりソース・ゲート間及びゲート・ドレイン間をシ曹
−トさせる事によりゲート電極を介してソース・ドレイ
ン間をシ冒−卜する事も可能である。
第６図はさらに他の本発明の実施例を示したものであり
、（ａ）は平面図、（６）は（α）の中の一点ｆ／ｌｌ
ｌ１！ホーへに沿った断面図である。この実施例では画
素駆動電極１１からトランジスターのソース電極１４に
かけて導電材料１８が形成されている。
、（ａ）は平面図、（６）は（α）の中の一点ｆ／ｌｌ
ｌ１！ホーへに沿った断面図である。この実施例では画
素駆動電極１１からトランジスターのソース電極１４に
かけて導電材料１８が形成されている。
導電材料１８はアルミニューム等の低融点物質が最も良
く、又ソースライン９と同一工程で形成可能である。こ
の導電材料１８は画素駆動電極１１とは直接接している
がトランジスターのソース電′１） 極とは絶縁層１６によ１絶縁されている。欠陥の修正方
法は、トランジスターのゲート電極とゲートラインの切
り離しは第４図の場合と同様に行なう。次に第６図（６
）の矢印で示されている方向にレーザー光線を照射して
、この部分の絶縁層１６を破壊し、導電材料１８とソー
ス電極１４とを接続スル。これによりトランジスターの
ソース電極とドレイン電極は、導電材料１８と画素駆動
電極１１を介してショートする。さらに他の実施例とし
て画素駆動電極１１をソースライン９まで延在せしめる
か又は、ソースライン９を画素駆動電極１１まで延在せ
しめて、あらかじめトランジスターのソースとドレイン
を短絡しておいて、ゲートラインとソースラインとが短
絡している個所のトランジスターについてはゲート電極
とゲートラインを第４図の場合と同様に切り離し、ゲー
トラインとソースラインが短絡していないトランジスタ
ーについてはソースラインと画素駆動電極の短絡個所を
切断す２るという方法も有る。
く、又ソースライン９と同一工程で形成可能である。こ
の導電材料１８は画素駆動電極１１とは直接接している
がトランジスターのソース電′１） 極とは絶縁層１６によ１絶縁されている。欠陥の修正方
法は、トランジスターのゲート電極とゲートラインの切
り離しは第４図の場合と同様に行なう。次に第６図（６
）の矢印で示されている方向にレーザー光線を照射して
、この部分の絶縁層１６を破壊し、導電材料１８とソー
ス電極１４とを接続スル。これによりトランジスターの
ソース電極とドレイン電極は、導電材料１８と画素駆動
電極１１を介してショートする。さらに他の実施例とし
て画素駆動電極１１をソースライン９まで延在せしめる
か又は、ソースライン９を画素駆動電極１１まで延在せ
しめて、あらかじめトランジスターのソースとドレイン
を短絡しておいて、ゲートラインとソースラインとが短
絡している個所のトランジスターについてはゲート電極
とゲートラインを第４図の場合と同様に切り離し、ゲー
トラインとソースラインが短絡していないトランジスタ
ーについてはソースラインと画素駆動電極の短絡個所を
切断す２るという方法も有る。
以上本発明の実施例のいくつかについて図面により詳細
に述べたが、本発明の主旨はゲートとソースがシ冒−ト
したＭＯＳ電界効果トランジスターは、ゲート電極とゲ
ートラインを切り離し、ソースとドレインを短絡する事
でありこれにより、従来画素欠陥としてパネル表示時に
画素欠陥として欠陥の存在が目立ったものを、欠陥画素
内のトランジスターのソースとドレインをシ１−トする
事によりデータ信号の平均的な電圧が画素駆動電極に加
わり、欠陥の存在が全く目立たなくしたものであり、そ
の応用において、マトリックスアレーの量産効率を大巾
に向上するものである。尚本発明の実施例は液晶表示装
置について述べであるが表示装置の表示方法は液晶に限
ぎるものでなく、他のいかなる表示体であってもその効
果は変わらない、又、マトリックスアレーの構成材料は
前出のもののみならず他の物質であっても本発明の主旨
を免税しないものであればどの様なものであっても良い
。
に述べたが、本発明の主旨はゲートとソースがシ冒−ト
したＭＯＳ電界効果トランジスターは、ゲート電極とゲ
ートラインを切り離し、ソースとドレインを短絡する事
でありこれにより、従来画素欠陥としてパネル表示時に
画素欠陥として欠陥の存在が目立ったものを、欠陥画素
内のトランジスターのソースとドレインをシ１−トする
事によりデータ信号の平均的な電圧が画素駆動電極に加
わり、欠陥の存在が全く目立たなくしたものであり、そ
の応用において、マトリックスアレーの量産効率を大巾
に向上するものである。尚本発明の実施例は液晶表示装
置について述べであるが表示装置の表示方法は液晶に限
ぎるものでなく、他のいかなる表示体であってもその効
果は変わらない、又、マトリックスアレーの構成材料は
前出のもののみならず他の物質であっても本発明の主旨
を免税しないものであればどの様なものであっても良い
。
第１図はマトリックスアレーの説明図であり、第２図、
第３図はスイッチング素子としてＭＯ８型電界効果トラ
ンジスターを用いたマトリックスアレーの一画素の構成
を示す等価回路図である。 第４図は本発明の一実施例を示す平面図及び断面図であ
り、第５図は本発明の他の実施例を示す他の実施例を示
した断面図であり、又第６図は本発明のさらに他の実施
例を示す平面図及び断面図である。 以 上 出願人 株式金社諏訪精工舎 代理人 弁理士 最上 務 第゛１図 第２ｔ″？ｌ 第３図 第４膓
第３図はスイッチング素子としてＭＯ８型電界効果トラ
ンジスターを用いたマトリックスアレーの一画素の構成
を示す等価回路図である。 第４図は本発明の一実施例を示す平面図及び断面図であ
り、第５図は本発明の他の実施例を示す他の実施例を示
した断面図であり、又第６図は本発明のさらに他の実施
例を示す平面図及び断面図である。 以 上 出願人 株式金社諏訪精工舎 代理人 弁理士 最上 務 第゛１図 第２ｔ″？ｌ 第３図 第４膓
Claims (1)
- 【特許請求の範囲】 １ 複数のゲート線と、該複数のゲート線と直交して成
る複数のソース線と、該複数のゲート線と該複数のソー
ス線の交点に設けられたＭＯ８Ｉ［電界効果トランジス
ターとよりなるマトリックスアレーにおいて、前記ＭＯ
Ｓ型電界効果トランジスターのゲート電極を前記ゲート
ラインより切り離し、ＭＯＳ型電界効果トランジスター
のソースとドレインをンヨートすることを特徴とするマ
トリックスアレーの欠陥修正方法。 ２ 前記マトリックスアレーはガラス基板上に構成され
ている事を特徴とする特許請求の範囲第１項記載のマト
リックスアレーの欠陥の修正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064890A JPS58184758A (ja) | 1982-04-19 | 1982-04-19 | マトリツクスアレ−の欠陥修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064890A JPS58184758A (ja) | 1982-04-19 | 1982-04-19 | マトリツクスアレ−の欠陥修正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184758A true JPS58184758A (ja) | 1983-10-28 |
| JPH0355985B2 JPH0355985B2 (ja) | 1991-08-27 |
Family
ID=13271126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064890A Granted JPS58184758A (ja) | 1982-04-19 | 1982-04-19 | マトリツクスアレ−の欠陥修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184758A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0404072A2 (en) * | 1989-06-19 | 1990-12-27 | Nec Corporation | Active matrix liquid crystal display panel and method for compensating defective pixel in active matrix liquid crystal display panel |
| EP0456338A2 (en) * | 1990-05-11 | 1991-11-13 | Sharp Kabushiki Kaisha | An active matrix display device and a method of manufacturing the same |
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| JPH055895A (ja) * | 1991-06-21 | 1993-01-14 | Sharp Corp | アクテイブマトリクス表示装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0355985B2 (ja) | 1991-08-27 |
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