JPH0242763A - 薄膜トランジスタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばアクティブ・マトリクス形液晶表示
装置などに好適に用いられる薄膜トランジスタ装置に関
する。

従来の技術 典型的な先行技術は、第４図に示されている。

薄膜トランジスタ（略称、ＴＰＴ）１は、ゲートパスラ
イン２上にゲート絶縁膜（図示せず）を介して半導体層
３が積層され、この半導体層３上に予め定められた間隔
Ｌ１をあけてソース電極５およびドレイン電極４が配設
されて構成される。このような薄膜トランジスタ１は、
たとえば第５図に示されるアクティブ・マトリクス液晶
表示装置に適応される。すなわち、アクティブ・マトリ
クス形液晶表示装置は、マトリクス状に配列された複数
の絵素Ａ１．、に個別的に薄膜トランジスタ１が付加さ
れたガラス基板と、その対向側のガラス基板に対向電極
を取付け、両基板間に適当な液晶を封入して構成される
。

前記各絵素は、薄膜トランジスタ１においてドレイン電
極４に接続された透明導電体から成る絵素電極６によっ
て実現される。ゲートパスライン２に与えられるゲート
電圧によってトランジスタ１°が選択状態から非選択状
態に切換わると、ソース電極５に供給された電流がドレ
イン電極４に流れ、これによって絵素電極６が充電され
て表示装置１１のコントラストを変化させる。

発明が解決しようとする課題 このような薄膜トランジスタ１は、その構造上、ゲート
パスライン２とドレイン電極４とが重なる部分（第４図
において斜線を付した部分＞９１に寄生容量が発生する
。この状態の等価回路を第６図に示す、基板間に封入さ
れている液晶の容量をＣａとし、ドレイン電極４とゲー
トパスライン２との間に発生した寄生容量８の容量をｃ
ｂとすると、寄生容Ｊｔ８が発生することによって降下
する電圧Δ■は、 ΔＶ＝Ｖｐ−Ｃｂ／（Ｃｂ＋Ｃａ）−・−（１＞と表わ
すことができる。ここで、Ｖｐはゲート信号の振幅を示
す、このように寄生容量８が発生すると、前記降下電圧
６７分だけ絵素電極６に印加される電圧が低くなる。

第７図は、液晶駆動電圧と液晶表示装置の透過率の関係
を示したグラフである。ノーマリホワイト方式を用いた
場合には、印加電圧が大きくなるに従って液晶表示装置
を透過する光の透過率は減少する性質を有する。前述し
た寄生容量８が存在しなければ、たとえば印加電圧■０
に対して透過率ＴＯが保持されるけれども、容量ｃｂを
有する寄生容量８が発生すると、絵素電極６に印加され
る電圧■１は、 Ｖ１＝ＶＯ−Δ■　　　　　　　　・・・（２）となり
、前述した降下電圧Δ■だけその印加電圧が低下する。

これによって透過率がＴ１に増大してしまい、寄生容量
が存在しない場合に比べてその絵素電極で駆動される絵
素が白っぽくなり、表示画面のコントラストが劣化して
しまう。

本発明の目的は、ドレイン電極とゲート電極間に発生す
る寄生容量を可及的に低減することができる薄膜トラン
ジスタ装置を提供することである。

課題を解決するための手段 本発明は、電気絶縁性基板上にゲート電極と半導体層と
がこの順序に積層され、半導体層上にはソース電極とド
レイン電極とが相互に間隔をあけて配置され、ソース電
極とドレイン電極との間の半導体層にチャネル領域が構
成される薄膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極間 ート電極との共通部分よりも小さく選ばれることを特徴
とする１膜トランジスタ装置である。

作　　用 本発明に従えば、ドレイン電極とゲート電極との共通部
分をソース電極とゲート電極との共通部分よりも小さく
選ぶ。これによって、ソース電極とドレイン電極との間
隔を変えることなく、ドレイン電極とゲート電極との間
に発生する寄生容量を可及的に小さくすることができる
。したがって、本発明の薄膜トランジスタ装置をたとえ
ばアクティブ・マトリクス形液晶表示装置などに適応し
た場合においても、前述した寄生容量に基づく悪影響を
可及的に抑制することができ、その表示品質の劣化を防
止することができる。

実施例 第１図は本発明の一実施例の薄膜トランジスタ１０が適
応されたアクティブ・マトリクス液晶表示装置１１の拡
大平面図であり、第２図は第１図の切断面線■−■から
見た断面図である。アクティブ・マトリクス形液晶表示
装置１１は、たとえばＩＴＯなどから成る複数の絵素電
極１２がマトリクス状に配列されており、各絵素電極１
２には１膜トランジスタ１０が付加されている。

薄膜トランジスタ１０は、ガラス基板１５上にたとえば
タンタル（Ｔ　ａ　）などから成るゲートパスライン１
６が形成され、このゲートパスライン１６上に、たとえ
ば窒化シリコン（ＳｉＮｘ）などから成るゲート絶縁層
１７、真性アモルファスシリコン（ａ−３ｉ）などから
成る半導体層１８、窒化シリコン（Ｓ　ｉ　Ｎｘ）など
から成るエツチングストッパ１９がこの順序で形成され
る。半導体層１８およびエツチングストッパ１９上には
、良好なオーミックコンタクトをとるためのｎ型アモル
ファス９９３２層２０．２１を介してソース電極２３お
よびドレイン電極２４が形成される。

このような薄膜トランジスタ１０では、前記ソ−スミ極
２３はゲートパスライン１６と直交して形成されるソー
スパスライン２５から延びており、ドレイン電極２４は
前記絵素電極１２に電気的に接続される。ゲートパスラ
イン１６とソースパスライン２５とが交差する部分には
、ゲートパスライン１６とソースパスライン２５との間
の電流の漏れを防ぐための絶縁７１３１およびエツチン
グストッパ３２が形成される。ゲートパスライン１６に
与えられるゲート電圧に従って該薄膜トランジスタ１０
が非選択状態から選択状態に切換わると、ソースパスラ
イン２５に供給される電流がソース電極２３からドレイ
ン電極２４に流れ、液晶表示装置が充電される。これに
よって絵素電極１２の／透過率が変化し、所望のコント
ラストを得ることができる。

第３図は、薄膜トランジスタ１０の簡略化した拡大平面
図である０本実施例では、ドレイン電極２４とゲートパ
スライン１６との間に発生する寄生容量ｃｂを低減する
ために、積層方向から見たドレイン電極２４とゲートパ
スライン１６との共通部分の面積Ｓａを該方向から見た
ソース電極２３とゲートパスライン１６との共通部分の
面積Ｓｂよりも小さく選び、ソース電極２３とドレイン
電極２４との間隔Ｌ１は従来と同じ長さとなるような構
成とした。このような構成にして寄生容量を低減させる
ようにしたのは、以下の理由による。

−ｍに、寄生容量ｃｂは、次の第３式で表わすことがで
きる。

Ｃｂ＝ｅＯ−ｅ　・Ｓａ／ｄ　　　　　−（３）ε０；
真空の誘電率 ε；ゲート絶縁膜１７の比誘電率 ｄ：ゲート絶縁膜１７の膜厚 第３式から明らかなように、ゲート絶縁膜１７の材質を
変更せずに寄生容量ｃｂを低減させるためには、ゲート
絶縁膜１７の膜厚を増加させるか、あるいは前記共通部
分の面積Ｓａを減らすかのいずれかの方法が考えられる
。しかしながら、ゲート絶縁膜１７の膜厚ｄを変化させ
ることは、該４膜トランジスタ１０の電気的特性を変化
させることになり、この膜厚ｄを変化させることは好ま
しくない、また、この薄膜トランジスタ１０の電気的特
性は、ソース電極２３とドレイン電極２４の間に形成さ
れるチャネル領域３０の大きさ、すなわちチャネル幅（
ソース電極２３およびドレイン電極２４の幅）Ｗｌとチ
ャネル長（ソース電極２３とドレイン電極２４との間隔
）ＬＬとに大きく依存している。

したがって、該薄膜トランジスタ１０の電気的特性を変
化することなく寄生容量ｃｂを低減させるためには、前
記チャネル幅Ｗ１およびチャネル長Ｌ１を変えることな
く前記共通部分の面積Ｓａを減らすことが考えられる。

そこで本実施例の薄膜トランジスタ１０は、第３図に示
されるような非対称構造が選ばれている。このような構
造の薄膜トランジスタ１０は、その製造工程においては
、前記チャネル領域３０のギャップを形成するためのエ
ツチングのマスクパターンを変更するだけでよく、他の
製造工程を変更する必要はなく、容易に実現することが
可能となる。

なお、このような非対称構造にすることによってソース
電極２３とゲートパスライン１６との共通部分の面積ｓ
ｂが増加し、ソース電極２３とゲートパスライン１６と
の間の静電容量が増加することになる。これは、該薄膜
トランジスタ１０の静電耐圧が増加することになり、該
薄膜トランジスタ１０の品質を向上させることになる。

このように本実施例では薄膜トランジスタ１０の電気的
特性を変化させることなく、製造工程において若干の変
更を行うだけでドレイン電極２４とゲートパスライン１
６との間の寄生容量ｃｂを低減することができ、寄生容
ｉＣｂに起因した液晶表示装置１１のコントラストの劣
化を抑制することができ、該表示装置１１の表示品質の
向上に寄与することができる。なお、本発明は、たとえ
ばカラーフィルタを用いてカラー表示を行うアクティブ
・マトリクス型液晶表示装置などの薄膜トランジスタに
も適用することができる。

発明の効果 以上のように本発明に従えば、薄膜トランジスタの電気
的特性を変化することなく、製造工程において若干の変
更を行うことによって、ドレイン電極とゲート電極との
間に発生する寄生容量を可及的に低減することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例の薄膜トランジスタ１０が適
応されるアクティブ・マトリクス形液晶表示装置１１の
一部の拡大平面図、第２図は第１図の切断面線■−■か
ら見た断面図、第３図は薄膜トランジスタ１０の簡略化
した構成を示す平面図、第４図は典型的な先行技術を示
す平面図、第５図は一般的なアクティブ・マトリクス形
液晶表示装置の簡略化した構成を示す平面図、第６図は
寄生容量８に関連した等価回路図、第７図は液晶表示装
置における印加電圧−透過率特性を示すグラフである。 １１・・・アクティブ・マトリクス形液晶表示装置、１
２・・・絵素電極、１６・・・ゲートパスライン、１７
・・・ゲート絶縁膜、１８・・・半導体層、２３・・・
ソース電極、２４・・・ドレイン電極、２５・・・ソー
スパスライン 第 図 第 図 手続補正書 昭和６３年　９月　３日 １、事件の表示 特願昭６３−１９３２２１・ ２、発明の名称 薄膜トランジスタ装置 ３、補正をする者 事件との関係　　出願人 住所　大阪市阿倍野区長池町２２番２２号名称　（５０
４）シャープ株式会社 代表者　辻　　晴　雄 ４、代理人 住　所　大阪市西区西本町１丁目１３番３８号　新興産
ビル国装置ＥＸ　０５２５−５９８５　　ＩＮＴＡＰＴ
　Ｊ国際ＦＡＸ　ＧＩＩＩ＆Ｇｎ　（０６）５３８−０
２４７６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書第７頁第１３行目において「絵素電極１２Ｊとあ
るを、「液晶表示装置」に訂正する。 以　　上

Claims (1)

1. 【特許請求の範囲】 電気絶縁性基板上にゲート電極と半導体層とがこの順序
   に積層され、半導体層上にはソース電極とドレイン電極
   とが相互に間隔をあけて配置され、ソース電極とドレイ
   ン電極との間の半導体層にチャネル領域が構成される薄
   膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極との共
   通部分が該方向から見たソース電極とゲート電極との共
   通部分よりも小さく選ばれることを特徴とする薄膜トラ
   ンジスタ装置。