JP2862739B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜アクティブ素子を
備えたアクティブマトリクス液晶表示装置に関する。
備えたアクティブマトリクス液晶表示装置に関する。
【０００２】
【従来の技術】近年、液晶等を用いたマトリクス表示装
置として大型のものが注目されている。かかる液晶表示
装置は高精細化を図るべく、各絵素に隣合う絵素間での
クロストークを防止できるアクティブ素子を備えたアク
ティブマトリクス表示装置の開発が望まれている。この
アクティブマトリクス表示装置がより高いコントラスト
を有するようにするためには、ＯＮ時におけるソース−
ドレイン間電流がより大きく、またＯＦＦ時における漏
れ電流がより小さくなるような、高性能なアクティブ素
子が必要とされる。
置として大型のものが注目されている。かかる液晶表示
装置は高精細化を図るべく、各絵素に隣合う絵素間での
クロストークを防止できるアクティブ素子を備えたアク
ティブマトリクス表示装置の開発が望まれている。この
アクティブマトリクス表示装置がより高いコントラスト
を有するようにするためには、ＯＮ時におけるソース−
ドレイン間電流がより大きく、またＯＦＦ時における漏
れ電流がより小さくなるような、高性能なアクティブ素
子が必要とされる。
【０００３】一例として、図７に従来の逆スタガー型の
薄膜アクティブ素子を備えたアクティブマトリクス表示
装置の断面図を示す。このアクティブマトリクス表示装
置は以下のようにして製造される。
薄膜アクティブ素子を備えたアクティブマトリクス表示
装置の断面図を示す。このアクティブマトリクス表示装
置は以下のようにして製造される。
【０００４】まず、絶縁性基板７１上にゲート電極７２
を形成し、次いでゲート電極７２を覆うようにゲート絶
縁膜７３を形成した後、半導体層７４、チャネル保護膜
７５を順次積層形成する。半導体層７４のチャネル保護
膜７５で覆われていない両側部の上にはｎ+型半導体層
７６、７６を形成する。この２つのｎ+型半導体層７６
の一方の上にはソース電極７７を、他方の上にはドレイ
ン電極７８を形成し、またドレイン電極７８上には絵素
電極７９を形成する。これらが形成された絶縁性基板７
１を覆うように保護膜８０を成膜した後、保護膜８０の
全面にさらに液晶の配向を制御する配向膜８１を形成す
る。これにより、アクティブマトリクス基板８６が得ら
れる。なお、このアクティブマトリクス基板８６は、ゲ
ート電極７２、ソース電極７７およびドレイン電極７８
を備えた薄膜アクティブ素子と、絵素電極７９とを絶縁
性基板７１上に有する構造となっている。
を形成し、次いでゲート電極７２を覆うようにゲート絶
縁膜７３を形成した後、半導体層７４、チャネル保護膜
７５を順次積層形成する。半導体層７４のチャネル保護
膜７５で覆われていない両側部の上にはｎ+型半導体層
７６、７６を形成する。この２つのｎ+型半導体層７６
の一方の上にはソース電極７７を、他方の上にはドレイ
ン電極７８を形成し、またドレイン電極７８上には絵素
電極７９を形成する。これらが形成された絶縁性基板７
１を覆うように保護膜８０を成膜した後、保護膜８０の
全面にさらに液晶の配向を制御する配向膜８１を形成す
る。これにより、アクティブマトリクス基板８６が得ら
れる。なお、このアクティブマトリクス基板８６は、ゲ
ート電極７２、ソース電極７７およびドレイン電極７８
を備えた薄膜アクティブ素子と、絵素電極７９とを絶縁
性基板７１上に有する構造となっている。
【０００５】このアクティブマトリクス基板８６に対向
配設される対向基板８７は、絶縁性基板８２の上に対向
電極８３、配向膜８４を順次形成することにより作成さ
れる。この対向基板８７とアクティブマトリクス基板８
６とを液晶８５を挟んで対向配設することにより、アク
ティブマトリクス表示装置が得られる。
配設される対向基板８７は、絶縁性基板８２の上に対向
電極８３、配向膜８４を順次形成することにより作成さ
れる。この対向基板８７とアクティブマトリクス基板８
６とを液晶８５を挟んで対向配設することにより、アク
ティブマトリクス表示装置が得られる。
【０００６】上述の薄膜アクティブ素子におけるゲート
電圧Ｖgとソース−ドレイン間電流Ｉdsとの関係を図８
に示す。それによると、薄膜アクティブ素子がＯＮ状態
の時には、ゲート電圧Ｖgは所定電圧Ｖonとなり、半導
体層７４にチャネルが形成され、ソース電極７７とドレ
イン電極７８との間の電位差によりチャネルにＩonの大
きさのソース−ソドレイン間電流Ｉdsが流れる。また、
薄膜アクティブ素子がＯＦＦ状態となる時は、ゲート電
圧Ｖgは負電圧Ｖoffでありチャネルが形成されず、ソー
ス電極７７とドレイン電極７８との間には電流が流れな
い。
電圧Ｖgとソース−ドレイン間電流Ｉdsとの関係を図８
に示す。それによると、薄膜アクティブ素子がＯＮ状態
の時には、ゲート電圧Ｖgは所定電圧Ｖonとなり、半導
体層７４にチャネルが形成され、ソース電極７７とドレ
イン電極７８との間の電位差によりチャネルにＩonの大
きさのソース−ソドレイン間電流Ｉdsが流れる。また、
薄膜アクティブ素子がＯＦＦ状態となる時は、ゲート電
圧Ｖgは負電圧Ｖoffでありチャネルが形成されず、ソー
ス電極７７とドレイン電極７８との間には電流が流れな
い。
【０００７】このような薄膜アクティブ素子を備えたマ
トリクス表示装置において、図５（ａ）の実線に示すよ
うな走査信号をゲート電極７２に印加した場合、ゲート
電極７２にの正の電圧が印加される選択時５１には、印
加された電圧Ｖonにより半導体層７４中にチャネルが形
成され、ソース電極７７から図５（ｂ）の信号がチャネ
ル、ドレイン電極１８を通じて絵素電極７９に書き込ま
れる。また、ゲート電極７２に負電圧Ｖoffが印加され
る非選択時５２には、半導体層７４にチャネルが形成さ
れない。液晶８５は、絵素電極７９と対向電極８３との
間の印加電圧に応答して配向変換され、光学的変調が行
われる。この光学的変調が表示パターンとして視認され
る。
トリクス表示装置において、図５（ａ）の実線に示すよ
うな走査信号をゲート電極７２に印加した場合、ゲート
電極７２にの正の電圧が印加される選択時５１には、印
加された電圧Ｖonにより半導体層７４中にチャネルが形
成され、ソース電極７７から図５（ｂ）の信号がチャネ
ル、ドレイン電極１８を通じて絵素電極７９に書き込ま
れる。また、ゲート電極７２に負電圧Ｖoffが印加され
る非選択時５２には、半導体層７４にチャネルが形成さ
れない。液晶８５は、絵素電極７９と対向電極８３との
間の印加電圧に応答して配向変換され、光学的変調が行
われる。この光学的変調が表示パターンとして視認され
る。
【０００８】
【発明が解決しようとする課題】ところで、この場合、
ドレイン電極７８とゲート電極７２によって形成される
容量成分による引き込みを補正するために、図５（ｃ）
に示すような電圧Ｖcomを対向電極８３に印加する方法
が行われている。
ドレイン電極７８とゲート電極７２によって形成される
容量成分による引き込みを補正するために、図５（ｃ）
に示すような電圧Ｖcomを対向電極８３に印加する方法
が行われている。
【０００９】しかしながら、この方法による場合には液
晶８５、保護膜８０およびチャネル保護膜７５等の誘電
物質を通じて半導体層７４に電場が与えられる。よっ
て、例えば図５（ａ）の実線に示すような信号をゲート
電極７２に印加した場合、上述の対向電極８５に印加し
た電圧Ｖcomの寄与で、図５（ａ）の破線に示すように
選択時５１にゲート電極７２に印加される電圧Ｖonは、
破線で示す選択時５３の電圧Ｖ'onにシフトし、また非
選択時５２にゲート電極７２に印加される電圧Ｖ
offは、破線で示す非選択時５４の電圧Ｖ'offにシフト
する。そのため、図８に示すような電圧と電流との関係
を示す薄膜アクティブ素子においては、ソース−ドレイ
ン間電流ＩdsはＯＮ時で減少してＩonからＩ'onとな
り、ＯＦＦ時で増加してＩoffからＩ'offとなるので、
ソース−ドレイン間電流ＩdsのＯＮ／ＯＦＦ比が悪くな
り、それに伴ってコントラストが悪くなってしまう。ま
た、書込み必要時間が増加し、絵素電極に書き込まれた
信号が充分に保持されにくい。
晶８５、保護膜８０およびチャネル保護膜７５等の誘電
物質を通じて半導体層７４に電場が与えられる。よっ
て、例えば図５（ａ）の実線に示すような信号をゲート
電極７２に印加した場合、上述の対向電極８５に印加し
た電圧Ｖcomの寄与で、図５（ａ）の破線に示すように
選択時５１にゲート電極７２に印加される電圧Ｖonは、
破線で示す選択時５３の電圧Ｖ'onにシフトし、また非
選択時５２にゲート電極７２に印加される電圧Ｖ
offは、破線で示す非選択時５４の電圧Ｖ'offにシフト
する。そのため、図８に示すような電圧と電流との関係
を示す薄膜アクティブ素子においては、ソース−ドレイ
ン間電流ＩdsはＯＮ時で減少してＩonからＩ'onとな
り、ＯＦＦ時で増加してＩoffからＩ'offとなるので、
ソース−ドレイン間電流ＩdsのＯＮ／ＯＦＦ比が悪くな
り、それに伴ってコントラストが悪くなってしまう。ま
た、書込み必要時間が増加し、絵素電極に書き込まれた
信号が充分に保持されにくい。
【００１０】また、走査線数が多くなるとそれぞれに印
加される電圧の重畳により液晶の駆動が非対称となるの
でフリッカーが発生し易くなる。これを防止するため、
図６（ｂ）および図６（ｃ）に示すようにソース電極７
７に印加される電圧Ｖsと対向電極８３に印加される電
圧Ｖcomとを正負逆になるように変調することも行われ
ている。しかし、この変調を行った場合には、チャネル
内の電場状態が不安定となり、コントラストが悪くなる
ので、良好な表示が得られない。このような問題は特に
ＥＷＳ（エンジニアリングワークステーション）のよう
な高速変調となるほど起こり易くなる。
加される電圧の重畳により液晶の駆動が非対称となるの
でフリッカーが発生し易くなる。これを防止するため、
図６（ｂ）および図６（ｃ）に示すようにソース電極７
７に印加される電圧Ｖsと対向電極８３に印加される電
圧Ｖcomとを正負逆になるように変調することも行われ
ている。しかし、この変調を行った場合には、チャネル
内の電場状態が不安定となり、コントラストが悪くなる
ので、良好な表示が得られない。このような問題は特に
ＥＷＳ（エンジニアリングワークステーション）のよう
な高速変調となるほど起こり易くなる。
【００１１】本発明は、上記問題点を解決するためのも
のであり、その目的とするところは、ＯＮ時のソース−
ドレイン間電流を増加させ、かつＯＦＦ時のソース−ド
レイン間電流を減少させることにより、高コントラスト
が維持でき、良好な表示が得られる高性能な薄膜アクテ
ィブ素子を備えた液晶表示装置を提供することにある。
のであり、その目的とするところは、ＯＮ時のソース−
ドレイン間電流を増加させ、かつＯＦＦ時のソース−ド
レイン間電流を減少させることにより、高コントラスト
が維持でき、良好な表示が得られる高性能な薄膜アクテ
ィブ素子を備えた液晶表示装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の液晶表示装置
は、ゲート電極の上にゲート絶縁膜を介して半導体層が
形成され、該半導体層の上に形成されたチャネル保護膜
の上で相互に離隔してソース電極およびドレイン電極が
設けられたアクティブマトリクス基板と、対向電極が形
成された対向基板と、該アクティブマトリクス基板と該
対向基板の間に介在された液晶とを有する液晶表示装置
において、該ドレイン電極と該ゲート電極によって形成
される容量成分による引き込みを補正するために該対向
電極に電圧を供給する手段を有し、該チャネル保護膜上
の該ソース電極と該ドレイン電極との離隔部分に設けた
第４の電極が該ゲート電極と電気的に接続されており、
そのことにより上記目的が達成される。
は、ゲート電極の上にゲート絶縁膜を介して半導体層が
形成され、該半導体層の上に形成されたチャネル保護膜
の上で相互に離隔してソース電極およびドレイン電極が
設けられたアクティブマトリクス基板と、対向電極が形
成された対向基板と、該アクティブマトリクス基板と該
対向基板の間に介在された液晶とを有する液晶表示装置
において、該ドレイン電極と該ゲート電極によって形成
される容量成分による引き込みを補正するために該対向
電極に電圧を供給する手段を有し、該チャネル保護膜上
の該ソース電極と該ドレイン電極との離隔部分に設けた
第４の電極が該ゲート電極と電気的に接続されており、
そのことにより上記目的が達成される。
【００１３】また、本発明の液晶表示装置は、ゲート電
極の上にゲート絶縁膜を介して半導体層が形成され、該
半導体層の上に形成されたチャネル保護膜の上で相互に
離隔してソース電極およびドレイン電極が設けられたア
クティブマトリクス基板と、対向電極が形成された対向
基板と、該アクティブマトリクス基板と該対向基板の間
に介在された液晶とを有する液晶表示装置において、該
ソース電極に印加される電圧と該ドレイン電極に印加さ
れる電圧とを正負逆になるように変調する手段を有し、
該チャネル保護膜上の該ソース電極と該ドレイン電極と
の離隔部分に設けた第４の電極が該ゲート電極と電気的
に接続されており、そのことにより上記目的が達成され
る。
極の上にゲート絶縁膜を介して半導体層が形成され、該
半導体層の上に形成されたチャネル保護膜の上で相互に
離隔してソース電極およびドレイン電極が設けられたア
クティブマトリクス基板と、対向電極が形成された対向
基板と、該アクティブマトリクス基板と該対向基板の間
に介在された液晶とを有する液晶表示装置において、該
ソース電極に印加される電圧と該ドレイン電極に印加さ
れる電圧とを正負逆になるように変調する手段を有し、
該チャネル保護膜上の該ソース電極と該ドレイン電極と
の離隔部分に設けた第４の電極が該ゲート電極と電気的
に接続されており、そのことにより上記目的が達成され
る。
【００１４】
【作用】本発明の液晶表示装置は、ゲート電極、ソース
電極およびドレイン電極に加え、チャネル保護膜上のソ
ース電極とドレイン電極との離隔部分に設けたゲート電
極と電気的に接続された第４の電極を有し、更にドレイ
ン電極とゲート電極によって形成される容量成分による
引き込みを補正するために対向電極に電圧を供給する手
段、又はソース電極に印加される電圧とドレイン電極に
印加される電圧とを正負逆になるように変調する手段を
有する。
電極およびドレイン電極に加え、チャネル保護膜上のソ
ース電極とドレイン電極との離隔部分に設けたゲート電
極と電気的に接続された第４の電極を有し、更にドレイ
ン電極とゲート電極によって形成される容量成分による
引き込みを補正するために対向電極に電圧を供給する手
段、又はソース電極に印加される電圧とドレイン電極に
印加される電圧とを正負逆になるように変調する手段を
有する。
【００１５】この液晶表示装置のゲート電極に正の電圧
が印加されるＯＮ時には、同時に第４の電極にもこの電
圧が印加されるので、半導体層のゲート絶縁膜側および
チャネル保護膜側の両方でチャネル層が形成されること
になり、ＯＮ時のチャネル抵抗が低下し、ソース−ドレ
イン間電流が増加する。また、ゲート電極に負の電圧が
印加されるＯＦＦ時には、同時に第４の電極にもこの電
圧が印加されるので、半導体層のゲート絶縁膜側および
チャネル保護膜側の両方で正電荷が生じ、半導体層はｐ
型となってＯＦＦ時の抵抗が上昇し、漏れ電流が小さく
なってソース−ドレイン間電流が減少する。さらに、対
向電極に電圧を供給する手段を用いて対向電極に電圧を
印加することにより、ドレイン電極とゲート電極とによ
って形成される容量成分による引き込みを補正すること
が可能となる。 また、変調する手段を用いてソース電極
に印加される電圧と対向電圧に印加される電圧とを正負
逆にして変調することにより、ゲートバスライン数を多
くすることに伴うフリッカーを防止することも可能とな
る。ここで、半導体層の上にチャネル保護膜を介して形
成された第４の電極は、液晶を挟んで配設された対向電
極から誘起される電場を遮断するので、半導体層への対
向電極からの電場は無視できる。
が印加されるＯＮ時には、同時に第４の電極にもこの電
圧が印加されるので、半導体層のゲート絶縁膜側および
チャネル保護膜側の両方でチャネル層が形成されること
になり、ＯＮ時のチャネル抵抗が低下し、ソース−ドレ
イン間電流が増加する。また、ゲート電極に負の電圧が
印加されるＯＦＦ時には、同時に第４の電極にもこの電
圧が印加されるので、半導体層のゲート絶縁膜側および
チャネル保護膜側の両方で正電荷が生じ、半導体層はｐ
型となってＯＦＦ時の抵抗が上昇し、漏れ電流が小さく
なってソース−ドレイン間電流が減少する。さらに、対
向電極に電圧を供給する手段を用いて対向電極に電圧を
印加することにより、ドレイン電極とゲート電極とによ
って形成される容量成分による引き込みを補正すること
が可能となる。 また、変調する手段を用いてソース電極
に印加される電圧と対向電圧に印加される電圧とを正負
逆にして変調することにより、ゲートバスライン数を多
くすることに伴うフリッカーを防止することも可能とな
る。ここで、半導体層の上にチャネル保護膜を介して形
成された第４の電極は、液晶を挟んで配設された対向電
極から誘起される電場を遮断するので、半導体層への対
向電極からの電場は無視できる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１７】図１は、本実施例の薄膜アクティブ素子を
備えたアクティブマトリクス表示装置の断面図であり、
図２は図１に示す第４の電極の接続断面図である。ま
た、図３は、本実施例の薄膜アクティブ素子を用いたア
クティブマトリクス表示装置の等価回路を示す図であ
り、図４は、本実施例の薄膜アクティブ素子を用いたア
クティブマトリクス表示装置を示す図である。なお、図
１は、図４のＡ−Ａ’線による断面図であり、図２は図
４のＢ−Ｂ’線による断面図である。
備えたアクティブマトリクス表示装置の断面図であり、
図２は図１に示す第４の電極の接続断面図である。ま
た、図３は、本実施例の薄膜アクティブ素子を用いたア
クティブマトリクス表示装置の等価回路を示す図であ
り、図４は、本実施例の薄膜アクティブ素子を用いたア
クティブマトリクス表示装置を示す図である。なお、図
１は、図４のＡ−Ａ’線による断面図であり、図２は図
４のＢ−Ｂ’線による断面図である。
【００１８】この薄膜アクティブ素子は、図３に示すよ
うなアクティブマトリクス表示装置に設けられている。
絶縁性基板（図示せず）上には、格子状に交差して複数
のゲートバスライン３１とソースバスライン３２とが形
成されている。ゲートバスライン３１およびソースバス
ライン３２に囲まれた各領域には、薄膜アクティブ素子
３０が形成され、そのドレイン電極１８は絵素電極１９
と接続されている。絵素電極１９と対向電極２３との間
には液晶が封入された液晶セル３３が形成されている。
薄膜アクティブ素子３０のゲート電極１２およびソース
電極１７は、それぞれゲートバスライン３１およびソー
スバスライン３２に接続されている。また、図４に示す
ように第４の電極２６がゲート絶縁膜を介してゲートバ
スライン３１に接続されている。なお、本実施例の薄膜
アクティブ素子は、逆スタガー型である。
うなアクティブマトリクス表示装置に設けられている。
絶縁性基板（図示せず）上には、格子状に交差して複数
のゲートバスライン３１とソースバスライン３２とが形
成されている。ゲートバスライン３１およびソースバス
ライン３２に囲まれた各領域には、薄膜アクティブ素子
３０が形成され、そのドレイン電極１８は絵素電極１９
と接続されている。絵素電極１９と対向電極２３との間
には液晶が封入された液晶セル３３が形成されている。
薄膜アクティブ素子３０のゲート電極１２およびソース
電極１７は、それぞれゲートバスライン３１およびソー
スバスライン３２に接続されている。また、図４に示す
ように第４の電極２６がゲート絶縁膜を介してゲートバ
スライン３１に接続されている。なお、本実施例の薄膜
アクティブ素子は、逆スタガー型である。
【００１９】このような薄膜アクティブ素子を有するア
クティブマトリクス表示装置は、以下のようにして製造
される。
クティブマトリクス表示装置は、以下のようにして製造
される。
【００２０】まず、図１に示すように、絶縁性基板１１
上にゲートバスライン３１とゲートバスライン３１から
枝別れしたゲート電極１２とを形成する。本実施例で
は、絶縁性基板１１としてガラス基板を用いる。また、
ゲートバスライン３１およびゲート電極１２は、一般に
Ｔａ、Ａｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈ
ｆ、Ｃｒ、Ｃｕ等からなる単層または多層の金属または
合金で形成する。本実施例では、ゲートバスライン３１
およびゲート電極１２は、Ｔａで形成し、厚さを３００
０オングストロームとした。なお、ゲートバスライン３
１およびゲート電極１２を形成する前に、絶縁性基板１
１上の表面に、Ｔａ2Ｏ5、Ａｌ2Ｏ3、Ｓｉ3Ｎ4等からな
るベースコート膜を形成してもよい。
上にゲートバスライン３１とゲートバスライン３１から
枝別れしたゲート電極１２とを形成する。本実施例で
は、絶縁性基板１１としてガラス基板を用いる。また、
ゲートバスライン３１およびゲート電極１２は、一般に
Ｔａ、Ａｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈ
ｆ、Ｃｒ、Ｃｕ等からなる単層または多層の金属または
合金で形成する。本実施例では、ゲートバスライン３１
およびゲート電極１２は、Ｔａで形成し、厚さを３００
０オングストロームとした。なお、ゲートバスライン３
１およびゲート電極１２を形成する前に、絶縁性基板１
１上の表面に、Ｔａ2Ｏ5、Ａｌ2Ｏ3、Ｓｉ3Ｎ4等からな
るベースコート膜を形成してもよい。
【００２１】次いで、ゲートバスライン３１およびゲー
ト電極１２が形成された絶縁性基板１１を覆うように、
スパッタリングまたは化学蒸着（ＣＶＤ）法により、ゲ
ート絶縁膜１３を形成する。この時、図２に示すように
フォトレジスト等を用いたパターニングにより、ゲート
絶縁膜１３にコンタクトホール２７を形成する。このコ
ンタクトホール２７は、ゲート電極１２と、後の工程で
形成する第４の電極２６との接続を行うためのものであ
る。本実施例においては、ゲート絶縁膜１３をＳｉ3Ｎ4
で形成したが、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、Ｔｉ
Ｏ2、Ｙ2Ｏ3等の酸化物や他の窒化物で形成してもよ
い。また。ゲート絶縁膜１３の膜厚は１５００〜６００
０オングストロームが適切であるが、本実施例では、２
０００〜３５００オングストロームとし、ゲートバスラ
イン３１と後の工程で形成するソースバスライン３２と
を互いに離隔させ、非導通状態を維持している。
ト電極１２が形成された絶縁性基板１１を覆うように、
スパッタリングまたは化学蒸着（ＣＶＤ）法により、ゲ
ート絶縁膜１３を形成する。この時、図２に示すように
フォトレジスト等を用いたパターニングにより、ゲート
絶縁膜１３にコンタクトホール２７を形成する。このコ
ンタクトホール２７は、ゲート電極１２と、後の工程で
形成する第４の電極２６との接続を行うためのものであ
る。本実施例においては、ゲート絶縁膜１３をＳｉ3Ｎ4
で形成したが、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、Ｔｉ
Ｏ2、Ｙ2Ｏ3等の酸化物や他の窒化物で形成してもよ
い。また。ゲート絶縁膜１３の膜厚は１５００〜６００
０オングストロームが適切であるが、本実施例では、２
０００〜３５００オングストロームとし、ゲートバスラ
イン３１と後の工程で形成するソースバスライン３２と
を互いに離隔させ、非導通状態を維持している。
【００２２】続いてゲート絶縁膜１３の上にアモルファ
スシリコンからなる半導体層１４を５００オングストロ
ームの厚さで形成する。この場合、半導体層１４として
他にＣｄＳｅ、Ｔｅおよび多結晶シリコンを用いてもよ
い。また層厚は２００〜９００オングストロームの範囲
が適切である。
スシリコンからなる半導体層１４を５００オングストロ
ームの厚さで形成する。この場合、半導体層１４として
他にＣｄＳｅ、Ｔｅおよび多結晶シリコンを用いてもよ
い。また層厚は２００〜９００オングストロームの範囲
が適切である。
【００２３】次に半導体層１４の上に、半導体層１４を
保護するためのチャネル保護膜１５を形成する。本実施
例では、Ｓｉ3Ｎ4で形成したが、ＳｉＯ2、Ｔａ2Ｏ5、
Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3等の酸化物や他の窒化物か
らなる絶縁膜で形成してもよい。また、膜厚は１５００
〜６０００オングストロームの範囲が適切であるが、本
実施例では２０００〜３５００オングストロームとし
た。
保護するためのチャネル保護膜１５を形成する。本実施
例では、Ｓｉ3Ｎ4で形成したが、ＳｉＯ2、Ｔａ2Ｏ5、
Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3等の酸化物や他の窒化物か
らなる絶縁膜で形成してもよい。また、膜厚は１５００
〜６０００オングストロームの範囲が適切であるが、本
実施例では２０００〜３５００オングストロームとし
た。
【００２４】そして、薄膜アクティブ素子のＯＮ時の接
続抵抗を小さく、ＯＦＦ時の接続抵抗を大きくするため
に、チャネル保護膜１５で覆われていない両側の上にｎ
+型半導体層１６、１６を形成する。本実施例において
は、リン（Ｐ）をドープしたアモルファスシリコンを用
いたが、他にＳｂ、Ａｓ等の不純物をドープしたものを
用いてもよい。また、膜厚は２００〜９００オングスト
ロームが適切であるが、本実施例では３００オングスト
ロームとした。
続抵抗を小さく、ＯＦＦ時の接続抵抗を大きくするため
に、チャネル保護膜１５で覆われていない両側の上にｎ
+型半導体層１６、１６を形成する。本実施例において
は、リン（Ｐ）をドープしたアモルファスシリコンを用
いたが、他にＳｂ、Ａｓ等の不純物をドープしたものを
用いてもよい。また、膜厚は２００〜９００オングスト
ロームが適切であるが、本実施例では３００オングスト
ロームとした。
【００２５】次いで、ｎ+型半導体層１６の一方の上に
ソース電極１７を、他方の上にドレイン電極１８を形成
し、チャネル保護膜１５の上に第４の電極２６を形成す
る。なお、第４の電極２６は、ゲート電極１２と共に半
導体層１４から延出し、上述したようにコンタクトホー
ル２７を介してゲート電極１２と電気的に接続されるこ
とになる。本実施例では、これらの電極をＴａで形成
し、厚さ３０００オングストロームとしたが、これらの
電極もゲートバスライン３１およびゲート電極１２と同
様の材料で形成し得る。そして、ドレイン電極１８の上
は絵素電極１９が形成される。
ソース電極１７を、他方の上にドレイン電極１８を形成
し、チャネル保護膜１５の上に第４の電極２６を形成す
る。なお、第４の電極２６は、ゲート電極１２と共に半
導体層１４から延出し、上述したようにコンタクトホー
ル２７を介してゲート電極１２と電気的に接続されるこ
とになる。本実施例では、これらの電極をＴａで形成
し、厚さ３０００オングストロームとしたが、これらの
電極もゲートバスライン３１およびゲート電極１２と同
様の材料で形成し得る。そして、ドレイン電極１８の上
は絵素電極１９が形成される。
【００２６】さらに、異物等による電極間のリークを防
止するために、これらが形成された絶縁性基板１１上
に、Ｓｉ3Ｎ4等の絶縁膜からなる保護膜２０を形成して
もよい。保護膜２０は、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ
2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3等の酸化物や他の窒化物からな
る絶縁膜で形成してもよい。また、膜厚は２０００〜１
００００オングストロームが適切であるが、本実施例で
は５０００オングストロームとした。なお、保護膜２０
は、絶縁性基板１１の全面に形成せず、薄膜アクティブ
素子３０、ゲートバスライン３１およびソースバスライ
ン３２等の直接表示に関与しない部分のみを覆い、絵素
電極１９の中央部で除去した窓あき構造としてもよい。
止するために、これらが形成された絶縁性基板１１上
に、Ｓｉ3Ｎ4等の絶縁膜からなる保護膜２０を形成して
もよい。保護膜２０は、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ
2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3等の酸化物や他の窒化物からな
る絶縁膜で形成してもよい。また、膜厚は２０００〜１
００００オングストロームが適切であるが、本実施例で
は５０００オングストロームとした。なお、保護膜２０
は、絶縁性基板１１の全面に形成せず、薄膜アクティブ
素子３０、ゲートバスライン３１およびソースバスライ
ン３２等の直接表示に関与しない部分のみを覆い、絵素
電極１９の中央部で除去した窓あき構造としてもよい。
【００２７】続いて、保護膜２０、もしくは電極が形成
された絶縁性基板１１上に、配向膜２１を形成する。こ
の配向膜２１は、一対の絶縁性基板１１、２２の間隙に
充填される液晶２５の配向を規制するためのものであ
り、ＳｉＯ2またはポリイミド系樹脂等からなる。これ
により、薄膜アクティブ素子と絵素電極１９とからなる
アクティブマトリクス基板２８が得られる。
された絶縁性基板１１上に、配向膜２１を形成する。こ
の配向膜２１は、一対の絶縁性基板１１、２２の間隙に
充填される液晶２５の配向を規制するためのものであ
り、ＳｉＯ2またはポリイミド系樹脂等からなる。これ
により、薄膜アクティブ素子と絵素電極１９とからなる
アクティブマトリクス基板２８が得られる。
【００２８】このアクティブマトリクス基板２８と対向
する対向基板２９は、絶縁性基板２２の上に対向電極２
３、配向膜２４を順次形成することにより作成される。
アクティブマトリクス基板２８と対向基板２９とは、間
にツイスティドネマチック液晶分子からなる液晶２５を
挟んで対向配設され、アクティブマトリクス表示装置を
得る。
する対向基板２９は、絶縁性基板２２の上に対向電極２
３、配向膜２４を順次形成することにより作成される。
アクティブマトリクス基板２８と対向基板２９とは、間
にツイスティドネマチック液晶分子からなる液晶２５を
挟んで対向配設され、アクティブマトリクス表示装置を
得る。
【００２９】上述の構成のアクティブマトリクス表示装
置において、図５（ａ）の実線に示すような走査信号を
ゲート電極１２に印加する。すると、この信号は、第４
の電極２６にも印加されるので、ゲート電極１２にＶon
の大きさの電圧が印加される選択時５１には、この電圧
により半導体層１４のゲート絶縁膜１３側を中心にチャ
ネル層が形成され、同時に第４の電極２６にもこの電圧
が印加されて半導体層１４のチャネル保護膜１５側にチ
ャネル層が形成される。また、この場合は対向電極２３
から半導体層１４へ電場が与えられることがないので、
ＯＮ時のチャネル抵抗が低下し、ソース−ドレイン間電
流を増加させることができる。他方、ゲート電極１２に
負電圧Ｖoffが印加される非選択時５２には、半導体層
１４にチャネル層は形成されず、半導体層１４とゲート
絶縁膜１３との界面を中心に正電荷が生じ、半導体層１
４はｐ型となる。この場合も対向電極２３からの電場に
よる影響がなくなるので、ＯＦＦ時のチャネル抵抗が上
昇し、漏れ電流の低減が可能となりソース−ドレイン間
電流を減少させることができる。これらによって本実施
例の薄膜アクティブ素子は、ソース−ドレイン間電流の
ＯＮ／ＯＦＦ比が向上し、高いコントラストが得られ
る。
置において、図５（ａ）の実線に示すような走査信号を
ゲート電極１２に印加する。すると、この信号は、第４
の電極２６にも印加されるので、ゲート電極１２にＶon
の大きさの電圧が印加される選択時５１には、この電圧
により半導体層１４のゲート絶縁膜１３側を中心にチャ
ネル層が形成され、同時に第４の電極２６にもこの電圧
が印加されて半導体層１４のチャネル保護膜１５側にチ
ャネル層が形成される。また、この場合は対向電極２３
から半導体層１４へ電場が与えられることがないので、
ＯＮ時のチャネル抵抗が低下し、ソース−ドレイン間電
流を増加させることができる。他方、ゲート電極１２に
負電圧Ｖoffが印加される非選択時５２には、半導体層
１４にチャネル層は形成されず、半導体層１４とゲート
絶縁膜１３との界面を中心に正電荷が生じ、半導体層１
４はｐ型となる。この場合も対向電極２３からの電場に
よる影響がなくなるので、ＯＦＦ時のチャネル抵抗が上
昇し、漏れ電流の低減が可能となりソース−ドレイン間
電流を減少させることができる。これらによって本実施
例の薄膜アクティブ素子は、ソース−ドレイン間電流の
ＯＮ／ＯＦＦ比が向上し、高いコントラストが得られ
る。
【００３０】さらに、図５（ｃ）の電圧を対向電極２３
に印加することにより、ドレイン電極１８とゲート電極
１２とによって形成される容量成分による引き込みを補
正することができる。また、ゲートバスライン数を多く
することに伴うフリッカーを防止するために、図６
（ｂ）および図６（ｃ）に示すようにソース電極に印加
する信号電圧Ｖsおよび対向電圧に印加する信号電圧Ｖ
comを正負逆にして変調することも可能である。これら
２つの操作をおこなっても、対向電極２３からの電場は
第４の電極２６があるために無視できる。
に印加することにより、ドレイン電極１８とゲート電極
１２とによって形成される容量成分による引き込みを補
正することができる。また、ゲートバスライン数を多く
することに伴うフリッカーを防止するために、図６
（ｂ）および図６（ｃ）に示すようにソース電極に印加
する信号電圧Ｖsおよび対向電圧に印加する信号電圧Ｖ
comを正負逆にして変調することも可能である。これら
２つの操作をおこなっても、対向電極２３からの電場は
第４の電極２６があるために無視できる。
【００３１】本実施例は、逆スタガー型の薄膜アクティ
ブ素子について述べたが、その他にスタガー型薄膜アク
ティブ素子についても適用できる。また、本発明の薄膜
アクティブ素子は、本実施例のようなアクティブマトリ
クス液晶表示装置だけでなく、大規模集積回路等にも適
用可能である。
ブ素子について述べたが、その他にスタガー型薄膜アク
ティブ素子についても適用できる。また、本発明の薄膜
アクティブ素子は、本実施例のようなアクティブマトリ
クス液晶表示装置だけでなく、大規模集積回路等にも適
用可能である。
【００３２】
【発明の効果】本発明の液晶表示装置によれば、ゲート
電極、ソース電極、ドレイン電極に加え、第４の電極の
存在により、ＯＮ時のソース−ドレイン間電流が増加
し、かつＯＦＦ時のソース−ドレイン間電流が減少す
る。さらに、対向電極に電圧を供給する手段を用いて対
向電極に電圧を印加することにより、ドレイン電極とゲ
ート電極とによって形成される容量成分による引き込み
を補正することができる。従って、高いコントラストを
有し、良好な表示が得られる高性能な液晶表示装置を提
供することができる。また、変調する手段を用いてソー
ス電極に印加される電圧と対向電圧に印加される電圧と
を正負逆にして変調することにより、ゲートバスライン
数を多くすることに伴うフリッカーを防止することもで
きる。また、この液晶表示装置は、対向電極に電圧を印
加したり、またソース電極および対向電極に印加する電
圧を正負逆にして変調させてもコントラストが悪化する
ことがない。なお、この薄膜アクティブ素子を製造する
場合には、従来例と比べて工程数や各工程で用いるマス
ク枚数は変わらないので、歩留り低下の恐れはない。
電極、ソース電極、ドレイン電極に加え、第４の電極の
存在により、ＯＮ時のソース−ドレイン間電流が増加
し、かつＯＦＦ時のソース−ドレイン間電流が減少す
る。さらに、対向電極に電圧を供給する手段を用いて対
向電極に電圧を印加することにより、ドレイン電極とゲ
ート電極とによって形成される容量成分による引き込み
を補正することができる。従って、高いコントラストを
有し、良好な表示が得られる高性能な液晶表示装置を提
供することができる。また、変調する手段を用いてソー
ス電極に印加される電圧と対向電圧に印加される電圧と
を正負逆にして変調することにより、ゲートバスライン
数を多くすることに伴うフリッカーを防止することもで
きる。また、この液晶表示装置は、対向電極に電圧を印
加したり、またソース電極および対向電極に印加する電
圧を正負逆にして変調させてもコントラストが悪化する
ことがない。なお、この薄膜アクティブ素子を製造する
場合には、従来例と比べて工程数や各工程で用いるマス
ク枚数は変わらないので、歩留り低下の恐れはない。
【００３３】本発明の液晶表示装置を用いることによ
り、高集積化及び高速駆動が可能な大型アクティブマト
リクス表示装置を実現できる。
り、高集積化及び高速駆動が可能な大型アクティブマト
リクス表示装置を実現できる。
【図１】実施例１に係る薄膜アクティブ素子を備えたア
クティブマトリクス表示装置の断面図である。
クティブマトリクス表示装置の断面図である。
【図２】実施例１に係る薄膜アクティブ素子の第４の電
極の接続断面図である。
極の接続断面図である。
【図３】実施例１に係る薄膜アクティブ素子を備えたア
クティブマトリクス表示装置の等価回路を示す図であ
る。
クティブマトリクス表示装置の等価回路を示す図であ
る。
【図４】実施例１に係る薄膜アクティブ素子を備えたア
クティブマトリクス表示装置の平面図である。
クティブマトリクス表示装置の平面図である。
【図５】ゲートバスライン、ソースバスラインおよび対
向電極に印加する信号電圧を示す図である。
向電極に印加する信号電圧を示す図である。
【図６】フリッカー防止のためにゲートバスライン、ソ
ースバスラインおよび対向電極に印加する信号電圧を示
す図である。
ースバスラインおよび対向電極に印加する信号電圧を示
す図である。
【図７】従来の薄膜アクティブ素子の一例を示す断面図
である。
である。
【図８】従来の薄膜アクティブ素子のゲート電圧とソー
ス−ドレイン間電流との関係を示す図である。
ス−ドレイン間電流との関係を示す図である。
１１、２２ 絶縁性基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ 半導体層 １５ チャネル保護膜 １６ ｎ+型半導体層 １７ ソース電極 １８ ドレイン電極 １９ 絵素電極 ２０ 保護膜 ２１、２４ 配向膜 ２３ 対向電極 ２５ 液晶 ２６ 第４の電極 ２７ コンタクトホール ２８ アクティブマトリクス基板 ２９ 対向基板 ３０ 薄膜アクティブ素子 ３１ ゲートバスライン ３２ ソースバスライン ３３ 液晶セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋田 吉祐 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 黒田 美和 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭60−83370（ＪＰ，Ａ) 特開 平４−162633（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (2)
- 【請求項１】 ゲート電極の上にゲート絶縁膜を介して
半導体層が形成され、該半導体層の上に形成されたチャ
ネル保護膜の上で相互に離隔してソース電極およびドレ
イン電極が設けられたアクティブマトリクス基板と、対
向電極が形成された対向基板と、該アクティブマトリク
ス基板と該対向基板の間に介在された液晶とを有する液
晶表示装置において、 該ドレイン電極と該ゲート電極によって形成される容量
成分による引き込みを補正するために該対向電極に電圧
を供給する手段を有し、 該チャネル保護膜上の該ソース電極と該ドレイン電極と
の離隔部分に設けた第４の電極が該ゲート電極と電気的
に接続されている液晶表示装置。 - 【請求項２】 ゲート電極の上にゲート絶縁膜を介して
半導体層が形成され、該半導体層の上に形成されたチャ
ネル保護膜の上で相互に離隔してソース電極およびドレ
イン電極が設けられたアクティブマトリクス基板と、対
向電極が形成された対向基板と、該アクティブマトリク
ス基板と該対向基板の間に介在された液晶とを有する液
晶表示装置において、 該ソース電極に印加される電圧と該ドレイン電極に印加
される電圧とを正負逆になるように変調する手段を有
し、 該チャネル保護膜上の該ソース電極と該ドレイン電極と
の離隔部分に設けた第４の電極が該ゲート電極と電気的
に接続されている液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27461092A JP2862739B2 (ja) | 1992-10-13 | 1992-10-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27461092A JP2862739B2 (ja) | 1992-10-13 | 1992-10-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125085A JPH06125085A (ja) | 1994-05-06 |
| JP2862739B2 true JP2862739B2 (ja) | 1999-03-03 |
Family
ID=17544130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27461092A Expired - Lifetime JP2862739B2 (ja) | 1992-10-13 | 1992-10-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862739B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3702096B2 (ja) * | 1998-06-08 | 2005-10-05 | 三洋電機株式会社 | 薄膜トランジスタ及び表示装置 |
| CN103219465B (zh) * | 2006-01-09 | 2016-02-03 | 技术研究及发展基金有限公司 | 晶体管结构及其制造方法 |
| US8106400B2 (en) * | 2008-10-24 | 2012-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-10-13 JP JP27461092A patent/JP2862739B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125085A (ja) | 1994-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981130 |
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