JP3427664B2 - 横電界方式アクティブマトリクス型液晶表示装置 - Google Patents
横電界方式アクティブマトリクス型液晶表示装置Info
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- JP3427664B2 JP3427664B2 JP05926397A JP5926397A JP3427664B2 JP 3427664 B2 JP3427664 B2 JP 3427664B2 JP 05926397 A JP05926397 A JP 05926397A JP 5926397 A JP5926397 A JP 5926397A JP 3427664 B2 JP3427664 B2 JP 3427664B2
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Description
【０００１】
【発明の属する技術分野】本発明は、広視野角及び低消
費電力の横電界方式アクティブマトリクス型液晶表示装
置に関する。
費電力の横電界方式アクティブマトリクス型液晶表示装
置に関する。
【０００２】
【従来の技術】薄膜トランジスタ(ＴＦＴ)に代表される
スイッチング素子を用いたアクティブマトリクス型液晶
表示装置は、ＯＡ機器等の表示端末として広く普及し始
めている。この液晶表示装置の表示方式には、大別して
次の２通りがある。一つは、透明電極が構成された２枚
の基板により液晶を挾み込み、透明電極に印加された電
圧(基板面に垂直な電界)で動作させ、透明電極を透過し
液晶に入射した光を変調して表示する縦電界方式であ
る。他の一つは、２枚の基板により液晶を挾み込み一方
の基板上に構成された２つの電極(画素電極及び共通電
極)の間の基板面にほぼ並行な電界により液晶を動作さ
せ、２つの電極の隙間から液晶に入射した光を変調して
表示する横電界方式であり、後者方式は、広視野角、低
負荷容量等の特徴を持ち、アクティブマトリクス型液晶
表示装置に関して有望な技術である。
スイッチング素子を用いたアクティブマトリクス型液晶
表示装置は、ＯＡ機器等の表示端末として広く普及し始
めている。この液晶表示装置の表示方式には、大別して
次の２通りがある。一つは、透明電極が構成された２枚
の基板により液晶を挾み込み、透明電極に印加された電
圧(基板面に垂直な電界)で動作させ、透明電極を透過し
液晶に入射した光を変調して表示する縦電界方式であ
る。他の一つは、２枚の基板により液晶を挾み込み一方
の基板上に構成された２つの電極(画素電極及び共通電
極)の間の基板面にほぼ並行な電界により液晶を動作さ
せ、２つの電極の隙間から液晶に入射した光を変調して
表示する横電界方式であり、後者方式は、広視野角、低
負荷容量等の特徴を持ち、アクティブマトリクス型液晶
表示装置に関して有望な技術である。
【０００３】しかし、横電界方式では、不透明な電極を
櫛歯状に構成するため、光を透過できる開口面積が小さ
く、表示画面が暗いため、消費電力が大きい明るいバッ
クライトを用いる必要がある。これを解決するに、特開
平０８−６２５７８号公報記載にあるように、共通電極
に外部から電圧を供給するという共通電極配線の役割
を、ゲート走査電極配線に兼用させることにより、共通
電極配線を省略し、横電界方式の開口面積を大きくする
方式が提案されている。以下、上記技術をコモンレス横
電界方式(共通電極配線レス横電界方式)と呼称する。
櫛歯状に構成するため、光を透過できる開口面積が小さ
く、表示画面が暗いため、消費電力が大きい明るいバッ
クライトを用いる必要がある。これを解決するに、特開
平０８−６２５７８号公報記載にあるように、共通電極
に外部から電圧を供給するという共通電極配線の役割
を、ゲート走査電極配線に兼用させることにより、共通
電極配線を省略し、横電界方式の開口面積を大きくする
方式が提案されている。以下、上記技術をコモンレス横
電界方式(共通電極配線レス横電界方式)と呼称する。
【０００４】コモンレス横電界方式においては、スイッ
チング素子である薄膜トランジスタが、しきい値電圧が
液晶の光学的変調に要する液晶動作電圧の最大電圧より
も高い、完全なエンハンスメント型のスイッチング特性
を示す必要がある。そして、エンハンスメント型のスイ
ッチング特性を示す薄膜トランジスタを実現する方法と
して、同一出願人は、ゲート走査電極上に窒化シリコン
膜を形成して、この窒化シリコン膜上に厚さが３０(Å)
以上の酸化シリコン膜を形成した積層絶縁膜をゲート絶
縁層とし、この酸化シリコン膜上にコンタクト層を介し
てソース電極及びドレイン電極が接続された半導体層が
形成された、一般にＭＮＯＳ(Ｍetal Ｎitride Ｏxide
Ｓemiconductor：金属電極／窒化シリコン膜／酸化シリ
コン膜／半導体層)構造と呼ばれる構造の薄膜トランジ
スタに、 ドレイン電極を接地した状態で、ゲート走査
電極に液晶動作電圧(約±１０Ｖ)よりも十分高い正のし
きい値制御電圧を印加する方法を提案している。
チング素子である薄膜トランジスタが、しきい値電圧が
液晶の光学的変調に要する液晶動作電圧の最大電圧より
も高い、完全なエンハンスメント型のスイッチング特性
を示す必要がある。そして、エンハンスメント型のスイ
ッチング特性を示す薄膜トランジスタを実現する方法と
して、同一出願人は、ゲート走査電極上に窒化シリコン
膜を形成して、この窒化シリコン膜上に厚さが３０(Å)
以上の酸化シリコン膜を形成した積層絶縁膜をゲート絶
縁層とし、この酸化シリコン膜上にコンタクト層を介し
てソース電極及びドレイン電極が接続された半導体層が
形成された、一般にＭＮＯＳ(Ｍetal Ｎitride Ｏxide
Ｓemiconductor：金属電極／窒化シリコン膜／酸化シリ
コン膜／半導体層)構造と呼ばれる構造の薄膜トランジ
スタに、 ドレイン電極を接地した状態で、ゲート走査
電極に液晶動作電圧(約±１０Ｖ)よりも十分高い正のし
きい値制御電圧を印加する方法を提案している。
【０００５】以下、これをＭＮＯＳ構造薄膜トランジス
タを用いたコモンレス横電界方式アクティブマトリクス
型液晶表示装置と称し、上記の電圧印加工程を、しきい
値制御工程と呼称する。
タを用いたコモンレス横電界方式アクティブマトリクス
型液晶表示装置と称し、上記の電圧印加工程を、しきい
値制御工程と呼称する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、しきい値電圧制御工程に関しての課題があ
りこれについて図１０及び図１１を参照して説明する。
図１０は、ＭＮＯＳ構造薄膜トランジスタを用いたコモ
ンレス横電界方式アクティブマトリクス型液晶表示装置
のしきい値制御工程を示す図である。１１１はＭＮＯＳ
構造の薄膜トランジスタ、 １１２は保持容量部、 １２
はゲート電極、１７はドレイン電極、１８はソース電
極、６４は各ゲート電極配線を電気的に接続する走査ゲ
ート電極用ショートバー、６５は各ドレイン電極配線を
電気的に接続するドレイン電極用ショートバー、６６は
しきい値制御電圧印加装置、６７はＴＦＴ基板である。
来技術では、しきい値電圧制御工程に関しての課題があ
りこれについて図１０及び図１１を参照して説明する。
図１０は、ＭＮＯＳ構造薄膜トランジスタを用いたコモ
ンレス横電界方式アクティブマトリクス型液晶表示装置
のしきい値制御工程を示す図である。１１１はＭＮＯＳ
構造の薄膜トランジスタ、 １１２は保持容量部、 １２
はゲート電極、１７はドレイン電極、１８はソース電
極、６４は各ゲート電極配線を電気的に接続する走査ゲ
ート電極用ショートバー、６５は各ドレイン電極配線を
電気的に接続するドレイン電極用ショートバー、６６は
しきい値制御電圧印加装置、６７はＴＦＴ基板である。
【０００７】図１１は、従来例の薄膜トランジスタ１１
１及び保持容量部１１２の断面構造を示す図である。１
１はガラス基板、１２はゲート電極、１３は窒化シリコ
ン膜からなる第１のゲート絶縁層、１４は酸化シリコン
膜からなる第２のゲート絶縁層、１５はアモルファスシ
リコンからなる半導体層、１６はリンをドープしたｎ＋
アモルファスシリコンからなるコンタクト層、１７はド
レイン電極、１８はソース電極、１９は保護性絶縁膜で
ある。従来例の場合、薄膜トランジスタ１１１のゲート
絶縁層及び保持容量部１１２の容量用絶縁層は共に、窒
化シリコン膜からなる第１のゲート絶縁層１３と、酸化
シリコン膜からなる第２のゲート絶縁層１４との積層体
で構成される。
１及び保持容量部１１２の断面構造を示す図である。１
１はガラス基板、１２はゲート電極、１３は窒化シリコ
ン膜からなる第１のゲート絶縁層、１４は酸化シリコン
膜からなる第２のゲート絶縁層、１５はアモルファスシ
リコンからなる半導体層、１６はリンをドープしたｎ＋
アモルファスシリコンからなるコンタクト層、１７はド
レイン電極、１８はソース電極、１９は保護性絶縁膜で
ある。従来例の場合、薄膜トランジスタ１１１のゲート
絶縁層及び保持容量部１１２の容量用絶縁層は共に、窒
化シリコン膜からなる第１のゲート絶縁層１３と、酸化
シリコン膜からなる第２のゲート絶縁層１４との積層体
で構成される。
【０００８】量産工程で用いられる最も簡単なしきい値
電圧制御工程では、図１０に示すように全てのドレイン
電極１７がショートバー６５で短絡され、全てのゲート
電極１２がショートバー６４で短絡された状態で、ドレ
イン電極１７を接地して、ゲート電極１２にしきい値制
御電圧印加装置６６から出力されるしきい値制御電圧を
印加する。 このとき、全ての薄膜トランジスタ１１１
の一方の半導体層等(半導体層１５，ドレイン電極１
７，ソース電極１８)と 他方のゲート電極１２との間を
交差する「ゲート絶縁層の交差部」において、ドレイン電
極及びソース電極から酸化シリコン膜を突き抜けて窒化
シリコン膜中に電子が注入される。
電圧制御工程では、図１０に示すように全てのドレイン
電極１７がショートバー６５で短絡され、全てのゲート
電極１２がショートバー６４で短絡された状態で、ドレ
イン電極１７を接地して、ゲート電極１２にしきい値制
御電圧印加装置６６から出力されるしきい値制御電圧を
印加する。 このとき、全ての薄膜トランジスタ１１１
の一方の半導体層等(半導体層１５，ドレイン電極１
７，ソース電極１８)と 他方のゲート電極１２との間を
交差する「ゲート絶縁層の交差部」において、ドレイン電
極及びソース電極から酸化シリコン膜を突き抜けて窒化
シリコン膜中に電子が注入される。
【０００９】そして、一般的に知られているように、Ｍ
ＮＯＳ構造薄膜トランジスタにおいては、この注入電子
が、酸化シリコン膜の障壁作用によって半導体層に戻る
ことができず「ゲート絶縁層の交差部」の窒化シリコン膜
中に蓄積される。これをＭＮＯＳ構造薄膜トランジスタ
の非可逆的電荷蓄積特性と呼称する。この非可逆的電荷
蓄積特性により窒化シリコン膜中に蓄積された注入電子
が形成する内部電界により、ＭＮＯＳ構造薄膜トランジ
スタは、しきい値電圧が液晶動作電圧の最大電圧よりも
高い、完全なエンハンスメント型のスイッチング特性を
示すようになるものである。
ＮＯＳ構造薄膜トランジスタにおいては、この注入電子
が、酸化シリコン膜の障壁作用によって半導体層に戻る
ことができず「ゲート絶縁層の交差部」の窒化シリコン膜
中に蓄積される。これをＭＮＯＳ構造薄膜トランジスタ
の非可逆的電荷蓄積特性と呼称する。この非可逆的電荷
蓄積特性により窒化シリコン膜中に蓄積された注入電子
が形成する内部電界により、ＭＮＯＳ構造薄膜トランジ
スタは、しきい値電圧が液晶動作電圧の最大電圧よりも
高い、完全なエンハンスメント型のスイッチング特性を
示すようになるものである。
【００１０】しきい値電圧制御工程の際には、薄膜トラ
ンジスタ１１１のソース電極１８に電気的に接続した保
持容量部の容量用ソース電極としてのソース電極１８
と、薄膜トランジスタ１１１のゲート電極１２に電気的
に接続した保持容量部の容量用ゲート電極としてのゲー
ト電極１２との両電極間を交差する「 容量用絶縁層の交
差部」を有する保持容量部１１２にも、同時にしきい値
制御電圧が印加される。そして、従来例の構成の場合、
容量用絶縁層が、窒化シリコン膜からなる第１のゲート
絶縁層１３と酸化シリコン膜からなる第２のゲート絶縁
層１４の積層膜で構成されているため、ＭＮＯＳ構造薄
膜トランジスタと同じ非可逆的電荷蓄積特性により、保
持容量部１１２にしきい値電圧変化相当分の電荷蓄積が
生じる。薄膜トランジスタのしきい値電圧変化が＋１０
Ｖの場合、保持容量部の両電極間、即ちソース電極１８
とゲート電極１２との間に＋１０Ｖの直流の内部電圧が
発生する。
ンジスタ１１１のソース電極１８に電気的に接続した保
持容量部の容量用ソース電極としてのソース電極１８
と、薄膜トランジスタ１１１のゲート電極１２に電気的
に接続した保持容量部の容量用ゲート電極としてのゲー
ト電極１２との両電極間を交差する「 容量用絶縁層の交
差部」を有する保持容量部１１２にも、同時にしきい値
制御電圧が印加される。そして、従来例の構成の場合、
容量用絶縁層が、窒化シリコン膜からなる第１のゲート
絶縁層１３と酸化シリコン膜からなる第２のゲート絶縁
層１４の積層膜で構成されているため、ＭＮＯＳ構造薄
膜トランジスタと同じ非可逆的電荷蓄積特性により、保
持容量部１１２にしきい値電圧変化相当分の電荷蓄積が
生じる。薄膜トランジスタのしきい値電圧変化が＋１０
Ｖの場合、保持容量部の両電極間、即ちソース電極１８
とゲート電極１２との間に＋１０Ｖの直流の内部電圧が
発生する。
【００１１】一般に、保持容量部の役割は液晶への印加
電圧を長時間保持することであり、液晶と電気的に並列
接続して用いられる。従って、保持容量部１１２が非可
逆的電荷蓄積特性を有すると、外部から液晶に電圧を印
加しなくても、しきい値制御工程により保持容量部の両
電極間に生じた直流の内部電圧が液晶に常時印加される
ことになる。この液晶に印加される直流電圧が、フリッ
カや残像といった画質低下の要因となり、ここに解決す
べき課題がある。
電圧を長時間保持することであり、液晶と電気的に並列
接続して用いられる。従って、保持容量部１１２が非可
逆的電荷蓄積特性を有すると、外部から液晶に電圧を印
加しなくても、しきい値制御工程により保持容量部の両
電極間に生じた直流の内部電圧が液晶に常時印加される
ことになる。この液晶に印加される直流電圧が、フリッ
カや残像といった画質低下の要因となり、ここに解決す
べき課題がある。
【００１２】従って、本発明の目的は、電荷蓄積を回避
して、良好なる画質が確保される横電界方式アクティブ
マトリクス型液晶表示装置を提供することにある。
して、良好なる画質が確保される横電界方式アクティブ
マトリクス型液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成する本発
明による横電界方式アクティブマトリクス型液晶表示装
置の特徴は、半導体層と，ドレイン電極と，ソース電極
と，ゲート電極と，一方の前記半導体層等と他方の前記
ゲート電極との間を絶縁し且つ該両者間の交差部に発生
する電荷に対して非可逆的電荷蓄積特性を示すゲート絶
縁層とから成る薄膜トランジスタと、前記ソース電極に
電気的に接続した容量用ソース電極と，前記ゲート電極
に電気的に接続した容量用ゲート電極と，該容量用ソー
ス電極と該容量用ゲート電極との間を絶縁し且つ該両電
極間の交差部に発生する電荷に対して可逆的電荷蓄積特
性を示す容量用絶縁層とから成る保持容量部と、を具備
することにある。
明による横電界方式アクティブマトリクス型液晶表示装
置の特徴は、半導体層と，ドレイン電極と，ソース電極
と，ゲート電極と，一方の前記半導体層等と他方の前記
ゲート電極との間を絶縁し且つ該両者間の交差部に発生
する電荷に対して非可逆的電荷蓄積特性を示すゲート絶
縁層とから成る薄膜トランジスタと、前記ソース電極に
電気的に接続した容量用ソース電極と，前記ゲート電極
に電気的に接続した容量用ゲート電極と，該容量用ソー
ス電極と該容量用ゲート電極との間を絶縁し且つ該両電
極間の交差部に発生する電荷に対して可逆的電荷蓄積特
性を示す容量用絶縁層とから成る保持容量部と、を具備
することにある。
【００１４】そして、他の特徴は、前記薄膜トランジス
タは、前記ゲート絶縁層が、窒化シリコンからなる第１
のゲート絶縁層と、該第１のゲート絶縁層と前記半導体
層との間に介在し酸化シリコンからなる第２のゲート絶
縁層との積層体から形成されているＭＮＯＳ構造の薄膜
トランジスタであり、前記保持容量部の前記容量用絶縁
層は、前記第１のゲート絶縁層の単層体から形成されて
いる点にある。
タは、前記ゲート絶縁層が、窒化シリコンからなる第１
のゲート絶縁層と、該第１のゲート絶縁層と前記半導体
層との間に介在し酸化シリコンからなる第２のゲート絶
縁層との積層体から形成されているＭＮＯＳ構造の薄膜
トランジスタであり、前記保持容量部の前記容量用絶縁
層は、前記第１のゲート絶縁層の単層体から形成されて
いる点にある。
【００１５】また、別の特徴は、前記保持容量部の前記
容量用絶縁層は、前記容量用ソース電極を保護する窒化
シリコン膜からなる保護性絶縁膜から形成され、前記容
量用ソース電極は、前記保護性絶縁膜の上に配置されて
いるところにある。
容量用絶縁層は、前記容量用ソース電極を保護する窒化
シリコン膜からなる保護性絶縁膜から形成され、前記容
量用ソース電極は、前記保護性絶縁膜の上に配置されて
いるところにある。
【００１６】本発明によれば、容量用絶縁層が可逆的電
荷蓄積特性を示すので、しきい値制御電圧が零になれば
保持容量部の電荷は元に戻り蓄積が生じなくなり、フリ
ッカや残像といった画質不良は生じない。
荷蓄積特性を示すので、しきい値制御電圧が零になれば
保持容量部の電荷は元に戻り蓄積が生じなくなり、フリ
ッカや残像といった画質不良は生じない。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 図１は、本
発明による一実施例の横電界方式アクティブマトリクス
型液晶表示装置の薄膜トランジスタ及び保持容量部を示
す断面図である。第１実施例の薄膜トランジスタ及び保
持容量部の断面構造を示している。図１において、１１
はガラス基板、１２はＣｒからなるゲート電極、１３は
窒化シリコン膜からなる第１のゲート絶縁層、１４は酸
化シリコン膜からなる第２のゲート絶縁層、１５はアモ
ルファスシリコンよりなる半導体層、１６はリンをドー
プしたn＋型アモルファスシリコンからなるコンタクト
層、１７,１８はＣｒよりなるドレイン電極及びソース
電極、１９は窒化シリコン膜よりなる保護性絶縁膜であ
り、 そして、 ＭＮＯＳ構造の薄膜トランジスタ１１１
と、保持容量部１１２とが、図示のようにそれぞれ構成
されている。
て、図面を参照して説明する。 図１は、本
発明による一実施例の横電界方式アクティブマトリクス
型液晶表示装置の薄膜トランジスタ及び保持容量部を示
す断面図である。第１実施例の薄膜トランジスタ及び保
持容量部の断面構造を示している。図１において、１１
はガラス基板、１２はＣｒからなるゲート電極、１３は
窒化シリコン膜からなる第１のゲート絶縁層、１４は酸
化シリコン膜からなる第２のゲート絶縁層、１５はアモ
ルファスシリコンよりなる半導体層、１６はリンをドー
プしたn＋型アモルファスシリコンからなるコンタクト
層、１７,１８はＣｒよりなるドレイン電極及びソース
電極、１９は窒化シリコン膜よりなる保護性絶縁膜であ
り、 そして、 ＭＮＯＳ構造の薄膜トランジスタ１１１
と、保持容量部１１２とが、図示のようにそれぞれ構成
されている。
【００１８】上記薄膜トランジスタ及び保持容量部は、
次のようにして作成した。 まず、コーニング７０５９
ガラスからなるガラス基板１１上に、厚さ約３００(ｎ
ｍ)のＣｒ膜をスパッタリング法により形成する。ホト
エッチングによりＣｒをパターニングしてゲート電極１
２を形成する。その上にＳｉＨ4、ＮＨ3、Ｎ2等の混合
ガスを用いたプラズマ化学気相成長( ＣＶＤ)法によ
り、 厚さ２５００(Å)の窒化シリコン膜からなる第１
のゲート絶縁層１３を形成する。その上に、ＴＥＯＳ
(テトラエトキシシラン)、 Ｏ2等の混合ガスを用いたプ
ラズマＣＶＤ法により、厚さ１００(Å)の酸化シリコン
膜を形成する。 その上に、ＳｉＨ4ガスを用いたプラズ
マＣＶＤ法により厚さ２０００(Å)のアモルファスシリ
コン膜、及びＳｉＨ4、ＰＨ3混合ガスを用いたプラズマ
ＣＶＤ法により厚さ３００(Å)のｎ＋型アモルファスシ
リコン膜を形成する。上記のプラズマＣＶＤ法を用いた
薄膜形成プロセスは真空を保ちつつ連続して行なうこと
が望ましい。
次のようにして作成した。 まず、コーニング７０５９
ガラスからなるガラス基板１１上に、厚さ約３００(ｎ
ｍ)のＣｒ膜をスパッタリング法により形成する。ホト
エッチングによりＣｒをパターニングしてゲート電極１
２を形成する。その上にＳｉＨ4、ＮＨ3、Ｎ2等の混合
ガスを用いたプラズマ化学気相成長( ＣＶＤ)法によ
り、 厚さ２５００(Å)の窒化シリコン膜からなる第１
のゲート絶縁層１３を形成する。その上に、ＴＥＯＳ
(テトラエトキシシラン)、 Ｏ2等の混合ガスを用いたプ
ラズマＣＶＤ法により、厚さ１００(Å)の酸化シリコン
膜を形成する。 その上に、ＳｉＨ4ガスを用いたプラズ
マＣＶＤ法により厚さ２０００(Å)のアモルファスシリ
コン膜、及びＳｉＨ4、ＰＨ3混合ガスを用いたプラズマ
ＣＶＤ法により厚さ３００(Å)のｎ＋型アモルファスシ
リコン膜を形成する。上記のプラズマＣＶＤ法を用いた
薄膜形成プロセスは真空を保ちつつ連続して行なうこと
が望ましい。
【００１９】次ぎに、ホトエッチングによりアモルファ
スシリコン膜をｎ＋型アモルファスシリコン膜と同時に
島状加工することにより、半導体層１５が形成される。
同じホトレジストを用いて、酸化シリコン膜からなる第
２のゲート絶縁層１４をホトエッチングすることによ
り、半導体層１５と同一マスク形状の第２のゲート絶縁
層１４が形成される。これら同一マスク形状の第２のゲ
ート絶縁層１４と半導体層１５との上に、スパッタリン
グ法を用いて蒸着したＣｒをホトエッチングによりパタ
ーニングしてドレイン電極１７及びソース電極１８が形
成される。更に、ソース／ドレイン電極間のｎ＋型アモ
ルファスシリコン膜をエッチング除去することにより、
ドレイン電極１７及びソース電極１８と半導体層１５の
間にコンタクト層１６が形成される。
スシリコン膜をｎ＋型アモルファスシリコン膜と同時に
島状加工することにより、半導体層１５が形成される。
同じホトレジストを用いて、酸化シリコン膜からなる第
２のゲート絶縁層１４をホトエッチングすることによ
り、半導体層１５と同一マスク形状の第２のゲート絶縁
層１４が形成される。これら同一マスク形状の第２のゲ
ート絶縁層１４と半導体層１５との上に、スパッタリン
グ法を用いて蒸着したＣｒをホトエッチングによりパタ
ーニングしてドレイン電極１７及びソース電極１８が形
成される。更に、ソース／ドレイン電極間のｎ＋型アモ
ルファスシリコン膜をエッチング除去することにより、
ドレイン電極１７及びソース電極１８と半導体層１５の
間にコンタクト層１６が形成される。
【００２０】さらにこの上に、プラズマＣＶＤ法により
堆積した厚さ５０００(Å)の窒化シリコン膜をホトエッ
チングによりパターニングして、保護性絶縁膜１９を形
成することによって、薄膜トランジスタ１１１、ならび
に、ソース電極１８とゲート電極１２との間に「交差部」
を有する保持容量部１１２が完成する。この場合、一方
の薄膜トランジスタ１１１のゲート絶縁層は、窒化シリ
コン膜からなる第１のゲート絶縁層１３と酸化シリコン
膜からなる第２のゲート絶縁層１４との積層膜で構成さ
れる。他方の保持容量部１１２の容量用絶縁層は、窒化
シリコン膜からなる第１のゲート絶縁層１３の単層膜で
構成される。なお、前述の第１実施例のように、第２の
ゲート絶縁層１４を半導体層１５と同一のホトレジスト
を用いて一括加工すれば、両層を異なるホトレジストを
用いて別々に加工する場合と較べて、工程数を減らすこ
とができるという利点がある。即ち、本発明による液晶
表示装置の他の特徴は、ゲート絶縁層の第２のゲート絶
縁層は、半導体層と同一マスク形状であるところにあ
る。
堆積した厚さ５０００(Å)の窒化シリコン膜をホトエッ
チングによりパターニングして、保護性絶縁膜１９を形
成することによって、薄膜トランジスタ１１１、ならび
に、ソース電極１８とゲート電極１２との間に「交差部」
を有する保持容量部１１２が完成する。この場合、一方
の薄膜トランジスタ１１１のゲート絶縁層は、窒化シリ
コン膜からなる第１のゲート絶縁層１３と酸化シリコン
膜からなる第２のゲート絶縁層１４との積層膜で構成さ
れる。他方の保持容量部１１２の容量用絶縁層は、窒化
シリコン膜からなる第１のゲート絶縁層１３の単層膜で
構成される。なお、前述の第１実施例のように、第２の
ゲート絶縁層１４を半導体層１５と同一のホトレジスト
を用いて一括加工すれば、両層を異なるホトレジストを
用いて別々に加工する場合と較べて、工程数を減らすこ
とができるという利点がある。即ち、本発明による液晶
表示装置の他の特徴は、ゲート絶縁層の第２のゲート絶
縁層は、半導体層と同一マスク形状であるところにあ
る。
【００２１】図２は、図１の横電界方式アクティブマト
リクス型液晶表示装置の画素部を示す平面図である。図
３は、図２のＡ−Ａ断面を示す図である。図４は、図２
のＢ−Ｂ断面を示す図である。次ぎに、図２〜図４にお
いて、薄膜トランジスタ１１１は、ゲート電極１２、窒
化シリコン膜からなる第１のゲート絶縁層１３、酸化シ
リコン膜からなる第２のゲート絶縁層１４、アモルファ
スシリコンからなる半導体層１５、コンタクト層１６、
ドレイン電極１７、ソース電極１８及び保護性絶縁膜１
９から構成される。即ち、ゲート電極１２を最下層に形
成し、第１のゲート絶縁膜１３、第２のゲート絶縁膜１
４及び半導体層１５を介してドレイン電極１７とソース
電極１８を同一の金属層をパターニングして形成した。
リクス型液晶表示装置の画素部を示す平面図である。図
３は、図２のＡ−Ａ断面を示す図である。図４は、図２
のＢ−Ｂ断面を示す図である。次ぎに、図２〜図４にお
いて、薄膜トランジスタ１１１は、ゲート電極１２、窒
化シリコン膜からなる第１のゲート絶縁層１３、酸化シ
リコン膜からなる第２のゲート絶縁層１４、アモルファ
スシリコンからなる半導体層１５、コンタクト層１６、
ドレイン電極１７、ソース電極１８及び保護性絶縁膜１
９から構成される。即ち、ゲート電極１２を最下層に形
成し、第１のゲート絶縁膜１３、第２のゲート絶縁膜１
４及び半導体層１５を介してドレイン電極１７とソース
電極１８を同一の金属層をパターニングして形成した。
【００２２】一方、保持容量部１１２は、容量用ソース
電極としてのソース電極１８と容量用ゲート電極として
のゲート電極１２とでもって、窒化シリコン膜からなる
容量用絶縁層としての第１のゲート絶縁層１３を挾む構
造として形成した。液晶層の配向方向は、ゲート電極１
２からドレイン電極方向に伸びたゲート電極１２の突起
部分３２と、該突起部分３２の間に平行に伸びたソース
電極１８の間に印加される電界によって制御される。
尚、コモンレス横電界方式においては、ゲート電極１２
から伸びた突起部分３２がコモン電極として機能し、ゲ
ート電極１２がコモン電極配線の役割を兼ねるため、コ
モン電極配線がなく開口面積が大きい。光は、突起部分
３２とソース電極１８の間を通過し液晶層に入射して変
調される。
電極としてのソース電極１８と容量用ゲート電極として
のゲート電極１２とでもって、窒化シリコン膜からなる
容量用絶縁層としての第１のゲート絶縁層１３を挾む構
造として形成した。液晶層の配向方向は、ゲート電極１
２からドレイン電極方向に伸びたゲート電極１２の突起
部分３２と、該突起部分３２の間に平行に伸びたソース
電極１８の間に印加される電界によって制御される。
尚、コモンレス横電界方式においては、ゲート電極１２
から伸びた突起部分３２がコモン電極として機能し、ゲ
ート電極１２がコモン電極配線の役割を兼ねるため、コ
モン電極配線がなく開口面積が大きい。光は、突起部分
３２とソース電極１８の間を通過し液晶層に入射して変
調される。
【００２３】次ぎに、上記第１実施例及び図１１に示す
従来例の画素部を用いた２種類のＴＦＴ基板に、図１０
に示した「しきい値制御工程」を施して、薄膜トランジス
タがしきい値電圧＋１０Ｖのエンハンスメント型の特性
を示すようにした後、ＴＦＴ液晶パネルを構成して、駆
動周波数６０Ｈｚにおける表示画質を比較した。従来例
の構成の画素部を用いた場合、画像のちらつき(フリッ
カ)及び残像が観測された。この原因は、保持容量部が
非可逆的電荷蓄積特性を有する酸化シリコン膜と窒化シ
リコン膜の積層体で構成されるため、しきい値制御工程
後に保持容量部の「ソース電極１８とゲート電極１２と
の間の交差部」に、＋１０Ｖの内部電圧が発生し、これ
がソース電極１８とゲート電極１２から伸びる突起部分
３２間の液晶に、直流電圧として印加されるためである
ことが判った。
従来例の画素部を用いた２種類のＴＦＴ基板に、図１０
に示した「しきい値制御工程」を施して、薄膜トランジス
タがしきい値電圧＋１０Ｖのエンハンスメント型の特性
を示すようにした後、ＴＦＴ液晶パネルを構成して、駆
動周波数６０Ｈｚにおける表示画質を比較した。従来例
の構成の画素部を用いた場合、画像のちらつき(フリッ
カ)及び残像が観測された。この原因は、保持容量部が
非可逆的電荷蓄積特性を有する酸化シリコン膜と窒化シ
リコン膜の積層体で構成されるため、しきい値制御工程
後に保持容量部の「ソース電極１８とゲート電極１２と
の間の交差部」に、＋１０Ｖの内部電圧が発生し、これ
がソース電極１８とゲート電極１２から伸びる突起部分
３２間の液晶に、直流電圧として印加されるためである
ことが判った。
【００２４】一方、第１実施例の構成の画素部を用いた
場合は、画像のちらつき(フリッカ)及び残像は生じなか
った。これは、保持容量部が可逆的電荷蓄積特性を有す
る窒化シリコン膜の単層から構成されているので、しき
い値制御工程を経ても、保持容量部の交差部に内部電圧
が発生しないためである。以上のように、横電界方式ア
クティブマトリクス型液晶表示装置の保持容量部を窒化
シリコン膜からなる第１のゲート絶縁層１３の単層膜で
構成すれば、従来技術のような酸化シリコン膜からなる
第２のゲート絶縁層１４の障壁作用がなくなるため、窒
化シリコン膜(第１のゲート絶縁層１３)中に注入された
電子は、しきい値制御電圧が零になれば半導体層１５(
含むドレイン電極１７およびソース電極１８)側に戻
り、保持容量部１１２における電荷蓄積が回避される。
従って蓄積電荷に起因した内部電圧が液晶に印加され
なくなるため、フリッカや残像といった画質不良が生じ
なくなるものである。
場合は、画像のちらつき(フリッカ)及び残像は生じなか
った。これは、保持容量部が可逆的電荷蓄積特性を有す
る窒化シリコン膜の単層から構成されているので、しき
い値制御工程を経ても、保持容量部の交差部に内部電圧
が発生しないためである。以上のように、横電界方式ア
クティブマトリクス型液晶表示装置の保持容量部を窒化
シリコン膜からなる第１のゲート絶縁層１３の単層膜で
構成すれば、従来技術のような酸化シリコン膜からなる
第２のゲート絶縁層１４の障壁作用がなくなるため、窒
化シリコン膜(第１のゲート絶縁層１３)中に注入された
電子は、しきい値制御電圧が零になれば半導体層１５(
含むドレイン電極１７およびソース電極１８)側に戻
り、保持容量部１１２における電荷蓄積が回避される。
従って蓄積電荷に起因した内部電圧が液晶に印加され
なくなるため、フリッカや残像といった画質不良が生じ
なくなるものである。
【００２５】一方、ＭＮＯＳ構造の薄膜トランジスタで
は、ゲート絶縁層が非可逆的電荷蓄積特性を有する窒化
シリコン膜と酸化シリコン膜との積層膜から構成されて
いるので、しきい値制御工程を経ることによって完全な
エンハンスメント型のスイッチング特性を示すようにな
る。従って、本発明によるＭＮＯＳ構造薄膜トランジス
タを用いたコモンレス横電界方式アクティブマトリクス
液晶表示装置の画質が向上すると言える。
は、ゲート絶縁層が非可逆的電荷蓄積特性を有する窒化
シリコン膜と酸化シリコン膜との積層膜から構成されて
いるので、しきい値制御工程を経ることによって完全な
エンハンスメント型のスイッチング特性を示すようにな
る。従って、本発明によるＭＮＯＳ構造薄膜トランジス
タを用いたコモンレス横電界方式アクティブマトリクス
液晶表示装置の画質が向上すると言える。
【００２６】次ぎに、第２実施例について、説明する。
図５は、本発明による他の実施例の横電界方式アクティ
ブマトリクス型液晶表示装置の薄膜トランジスタ及び保
持容量部を示す断面図である。本第２実施例の図１に示
した第１実施例と異なる点は、酸化シリコン膜からなる
第２のゲート絶縁層１４の形状にある。本実施例におい
ては、第２のゲート絶縁層１４の加工には、半導体層１
５の加工に用いたホトレジストとは別のホトレジストを
用いて、 保持容量部１１２の交差部(ソース電極１８と
ゲート電極１２の交差部 )に対応する容量用絶縁層の部
位に存在する第２のゲート絶縁層１４を除去したもので
ある。すなわち、酸化シリコンからなる第２のゲート絶
縁層１４の平面形状領域( または、面積領域)は、 半導
体層１５が存在する平面形状領域(または、半導体層の
投影面積領域)よりも広く、しかしながら保持容量部１
１２の容量用絶縁層の交差部に対応する領域を除く形状
とするものである。
図５は、本発明による他の実施例の横電界方式アクティ
ブマトリクス型液晶表示装置の薄膜トランジスタ及び保
持容量部を示す断面図である。本第２実施例の図１に示
した第１実施例と異なる点は、酸化シリコン膜からなる
第２のゲート絶縁層１４の形状にある。本実施例におい
ては、第２のゲート絶縁層１４の加工には、半導体層１
５の加工に用いたホトレジストとは別のホトレジストを
用いて、 保持容量部１１２の交差部(ソース電極１８と
ゲート電極１２の交差部 )に対応する容量用絶縁層の部
位に存在する第２のゲート絶縁層１４を除去したもので
ある。すなわち、酸化シリコンからなる第２のゲート絶
縁層１４の平面形状領域( または、面積領域)は、 半導
体層１５が存在する平面形状領域(または、半導体層の
投影面積領域)よりも広く、しかしながら保持容量部１
１２の容量用絶縁層の交差部に対応する領域を除く形状
とするものである。
【００２７】本第２実施例も第１実施例と同様に、薄膜
トランジスタ１１１のゲート絶縁層は、窒化シリコン膜
からなる第１のゲート絶縁層１３と酸化シリコン膜から
なる第２のゲート絶縁層１４の積層膜で構成され、保持
容量部１１２の容量用絶縁層は、窒化シリコン膜からな
る第１のゲート絶縁層１３の単層膜で構成される。この
画素部を用いたＴＦＴ基板に、図１０に示したしきい値
制御工程を施し、ＭＮＯＳ構造薄膜トランジスタがしき
い値電圧＋１０Ｖのエンハンスメント型の特性を示すよ
うにした後、ＴＦＴ液晶パネルを構成して、駆動周波数
６０Ｈｚにおける表示画質を行った。その結果、第１実
施例の構成の画素部を用いた場合と同様に、保持容量部
が可逆的電荷蓄積特性を示し、しきい値制御工程を経て
も保持容量部の両端に内部電圧が発生しないので、画像
のちらつき(フリッカ)及び残像は生じなかった。
トランジスタ１１１のゲート絶縁層は、窒化シリコン膜
からなる第１のゲート絶縁層１３と酸化シリコン膜から
なる第２のゲート絶縁層１４の積層膜で構成され、保持
容量部１１２の容量用絶縁層は、窒化シリコン膜からな
る第１のゲート絶縁層１３の単層膜で構成される。この
画素部を用いたＴＦＴ基板に、図１０に示したしきい値
制御工程を施し、ＭＮＯＳ構造薄膜トランジスタがしき
い値電圧＋１０Ｖのエンハンスメント型の特性を示すよ
うにした後、ＴＦＴ液晶パネルを構成して、駆動周波数
６０Ｈｚにおける表示画質を行った。その結果、第１実
施例の構成の画素部を用いた場合と同様に、保持容量部
が可逆的電荷蓄積特性を示し、しきい値制御工程を経て
も保持容量部の両端に内部電圧が発生しないので、画像
のちらつき(フリッカ)及び残像は生じなかった。
【００２８】尚、本第２実施例の場合、第２のゲート絶
縁層１４と半導体層１５を異なるホトレジストを用いて
別々に加工するため、第１実施例よりも工程数が増え
る。しかし、第２のゲート絶縁層１４を含み構成される
ゲート絶縁層の面積領域が広くなり、前述の第１実施例
のゲート絶縁層の場合よりも絶縁性が高くなるため、絶
縁不良による不良発生率を低減する効果がある。換言す
れば、本発明による液晶表示装置の別の特徴は、容量用
絶縁層の交差部に対応する領域を除く第２のゲート絶縁
層の面積領域は半導体層の投影面積領域よりも広いこと
にあると言える。
縁層１４と半導体層１５を異なるホトレジストを用いて
別々に加工するため、第１実施例よりも工程数が増え
る。しかし、第２のゲート絶縁層１４を含み構成される
ゲート絶縁層の面積領域が広くなり、前述の第１実施例
のゲート絶縁層の場合よりも絶縁性が高くなるため、絶
縁不良による不良発生率を低減する効果がある。換言す
れば、本発明による液晶表示装置の別の特徴は、容量用
絶縁層の交差部に対応する領域を除く第２のゲート絶縁
層の面積領域は半導体層の投影面積領域よりも広いこと
にあると言える。
【００２９】さらに、第３実施例について説明する。図
６は、本発明による別の実施例の横電界方式アクティブ
マトリクス型液晶表示装置の薄膜トランジスタ及び保持
容量部を示す断面図である。図７は、図６の横電界方式
アクティブマトリクス型液晶表示装置の画素部を示す平
面図である。図８は、図７のＡ−Ａ断面を示す図であ
る。図９は、図７のＢ−Ｂ断面を示す図である。本第３
実施例の第１実施例及び第２実施例と異なる点は、保持
容量部を窒化シリコン膜からなる保護性絶縁膜１９の部
位にて構成する所にある。
６は、本発明による別の実施例の横電界方式アクティブ
マトリクス型液晶表示装置の薄膜トランジスタ及び保持
容量部を示す断面図である。図７は、図６の横電界方式
アクティブマトリクス型液晶表示装置の画素部を示す平
面図である。図８は、図７のＡ−Ａ断面を示す図であ
る。図９は、図７のＢ−Ｂ断面を示す図である。本第３
実施例の第１実施例及び第２実施例と異なる点は、保持
容量部を窒化シリコン膜からなる保護性絶縁膜１９の部
位にて構成する所にある。
【００３０】即ち、ゲート電極１２上の第１のゲート絶
縁層１３と第２のゲート絶縁層１４に開けられたコンタ
クトホールを介して、ゲート電極１２に電気的に接続し
た保持容量下部電極４１(ゲート電極１２に相当するも
のである)と、ソース電極１８上の保護性絶縁膜１９に
開けられたコンタクトホールを介して、ソース電極１８
に電気的に接続した保持容量上部電極４２( ソース電極
１８に相当するものである)とを形成し、 保持容量下部
電極４１と保持容量上部電極４２との間の交差部に、可
逆的電荷蓄積特性を示す容量用絶縁層としての窒化シリ
コン膜からなる保護性絶縁膜１９を構成しているもので
ある。
縁層１３と第２のゲート絶縁層１４に開けられたコンタ
クトホールを介して、ゲート電極１２に電気的に接続し
た保持容量下部電極４１(ゲート電極１２に相当するも
のである)と、ソース電極１８上の保護性絶縁膜１９に
開けられたコンタクトホールを介して、ソース電極１８
に電気的に接続した保持容量上部電極４２( ソース電極
１８に相当するものである)とを形成し、 保持容量下部
電極４１と保持容量上部電極４２との間の交差部に、可
逆的電荷蓄積特性を示す容量用絶縁層としての窒化シリ
コン膜からなる保護性絶縁膜１９を構成しているもので
ある。
【００３１】上記薄膜トランジスタ及び保持容量部は、
次のようにして作成した。ゲート電極１２，第１のゲー
ト絶縁層１３，第２のゲート絶縁層１４，半導体層１５
までの形成工程は、第２実施例と同じである。 ホトエ
ッチングにより、 ゲート電極１２上の第１のゲート絶
縁層１３及び第２のゲート絶縁層１４を除去してコンタ
クトホールを形成した後、この上にスパッタリング法を
用いて蒸着したＣｒをホトエッチングによりパターニン
グして、ドレイン電極１７，ソース電極１８及び保持容
量下部電極４１が形成される。ソース／ドレイン電極間
のｎ＋型アモルファスシリコン膜をエッチング除去する
ことにより、ドレイン電極１７及びソース電極１８と半
導体層１５の間にコンタクト層１６が形成される。
次のようにして作成した。ゲート電極１２，第１のゲー
ト絶縁層１３，第２のゲート絶縁層１４，半導体層１５
までの形成工程は、第２実施例と同じである。 ホトエ
ッチングにより、 ゲート電極１２上の第１のゲート絶
縁層１３及び第２のゲート絶縁層１４を除去してコンタ
クトホールを形成した後、この上にスパッタリング法を
用いて蒸着したＣｒをホトエッチングによりパターニン
グして、ドレイン電極１７，ソース電極１８及び保持容
量下部電極４１が形成される。ソース／ドレイン電極間
のｎ＋型アモルファスシリコン膜をエッチング除去する
ことにより、ドレイン電極１７及びソース電極１８と半
導体層１５の間にコンタクト層１６が形成される。
【００３２】更にこの上に、プラズマＣＶＤ法により堆
積した厚さ５０００(Å)の窒化シリコン膜をホトエッチ
ングによりパターニングして保護性絶縁膜１９を形成す
る。ホトエッチングにより、ソース電極１８上の保護性
絶縁膜１９を除去してコンタクトホールを形成した後、
この上にスパッタリング法を用いて、 膜厚１４０(ｎ
ｍ)のＩＴＯ膜を形成する。このＩＴＯ膜をホトエッチ
ングによりパターニングして、保持容量上部電極４２が
形成される。
積した厚さ５０００(Å)の窒化シリコン膜をホトエッチ
ングによりパターニングして保護性絶縁膜１９を形成す
る。ホトエッチングにより、ソース電極１８上の保護性
絶縁膜１９を除去してコンタクトホールを形成した後、
この上にスパッタリング法を用いて、 膜厚１４０(ｎ
ｍ)のＩＴＯ膜を形成する。このＩＴＯ膜をホトエッチ
ングによりパターニングして、保持容量上部電極４２が
形成される。
【００３３】これによって、薄膜トランジスタ１１１
と、保持容量下部電極４１と保持容量上部電極４２との
間の交差部に可逆的電荷蓄積特性を示す容量用絶縁層を
有する保持容量部１１２とが完成する。即ち、薄膜トラ
ンジスタ１１１のゲート絶縁層は、窒化シリコン膜から
なる第１のゲート絶縁層１３と酸化シリコン膜からなる
第２のゲート絶縁層１４の積層膜で構成される。また、
保持容量部１１２の容量用絶縁層は、窒化シリコン膜か
らなる保護性絶縁膜１９の単層膜で構成される。
と、保持容量下部電極４１と保持容量上部電極４２との
間の交差部に可逆的電荷蓄積特性を示す容量用絶縁層を
有する保持容量部１１２とが完成する。即ち、薄膜トラ
ンジスタ１１１のゲート絶縁層は、窒化シリコン膜から
なる第１のゲート絶縁層１３と酸化シリコン膜からなる
第２のゲート絶縁層１４の積層膜で構成される。また、
保持容量部１１２の容量用絶縁層は、窒化シリコン膜か
らなる保護性絶縁膜１９の単層膜で構成される。
【００３４】この画素部を用いたＴＦＴ基板に、図１０
に示したしきい値制御工程を施し、ＭＮＯＳ構造薄膜ト
ランジスタがしきい値電圧＋１０Ｖのエンハンスメント
型の特性を示すようにした後、ＴＦＴ液晶パネルを構成
して、駆動周波数６０Ｈｚにおける表示画質を行った。
その結果、第１実施例及び第２実施例の構成の画素部を
用いた場合と同様に、画像のちらつき(フリッカ)及び残
像は生じなかった。これは、窒化シリコン膜からなる保
護性絶縁膜１９の単層膜で構成される保持容量部１１２
が、可逆的電荷蓄積特性を有するため、しきい値制御工
程を経ても該保持容量部の両電極間に内部電圧が発生し
ないためである。本第３実施例も、第１実施例よりも工
程数が増えるが、ゲート絶縁層の第２のゲート絶縁層１
４の面積領域が広くなるため、絶縁不良による不良発生
率を低減する効果がある。
に示したしきい値制御工程を施し、ＭＮＯＳ構造薄膜ト
ランジスタがしきい値電圧＋１０Ｖのエンハンスメント
型の特性を示すようにした後、ＴＦＴ液晶パネルを構成
して、駆動周波数６０Ｈｚにおける表示画質を行った。
その結果、第１実施例及び第２実施例の構成の画素部を
用いた場合と同様に、画像のちらつき(フリッカ)及び残
像は生じなかった。これは、窒化シリコン膜からなる保
護性絶縁膜１９の単層膜で構成される保持容量部１１２
が、可逆的電荷蓄積特性を有するため、しきい値制御工
程を経ても該保持容量部の両電極間に内部電圧が発生し
ないためである。本第３実施例も、第１実施例よりも工
程数が増えるが、ゲート絶縁層の第２のゲート絶縁層１
４の面積領域が広くなるため、絶縁不良による不良発生
率を低減する効果がある。
【００３５】ところで、本実施例の容量用ソース電極と
しての保持容量上部電極４２が保護性絶縁膜１９の上に
配置されている構成とするため、図７において、ソース
電極とゲート電極の突起部分との間に、液晶駆動電圧を
印加した場合の保護性絶縁膜１９による電圧降下がなく
なり、液晶駆動電圧を低減する効果がある。即ち、本発
明による液晶表示装置のもう一つ別の特徴は、保持容量
部の容量用絶縁層を、容量用ソース電極を保護する窒化
シリコン膜からなる保護性絶縁膜から形成し、かつ、容
量用ソース電極を、保護性絶縁膜の上に配置する点にあ
る。
しての保持容量上部電極４２が保護性絶縁膜１９の上に
配置されている構成とするため、図７において、ソース
電極とゲート電極の突起部分との間に、液晶駆動電圧を
印加した場合の保護性絶縁膜１９による電圧降下がなく
なり、液晶駆動電圧を低減する効果がある。即ち、本発
明による液晶表示装置のもう一つ別の特徴は、保持容量
部の容量用絶縁層を、容量用ソース電極を保護する窒化
シリコン膜からなる保護性絶縁膜から形成し、かつ、容
量用ソース電極を、保護性絶縁膜の上に配置する点にあ
る。
【００３６】以上を纏めれば、本発明による横電界方式
アクティブマトリクス型液晶表示装置の特徴は、しきい
値制御工程において、 (1)薄膜トランジスタでは該薄膜
トランジスタのしきい値電圧がエンハンスメント型に制
御されるように、薄膜トランジスタの交差部を形成する
ゲート絶縁層を、非可逆的電荷蓄積特性を有する「 例え
ば、窒化シリコン膜と酸化シリコン膜との積層体」で構
成し、一方、(2)保持容量部では該保持容量部に電荷蓄
積が生じないように、保持容量部の交差部を形成する容
量用絶縁層を、可逆的電荷蓄積特性を有する「 例えば、
窒化シリコン膜の単層膜」で構成するところにある。
アクティブマトリクス型液晶表示装置の特徴は、しきい
値制御工程において、 (1)薄膜トランジスタでは該薄膜
トランジスタのしきい値電圧がエンハンスメント型に制
御されるように、薄膜トランジスタの交差部を形成する
ゲート絶縁層を、非可逆的電荷蓄積特性を有する「 例え
ば、窒化シリコン膜と酸化シリコン膜との積層体」で構
成し、一方、(2)保持容量部では該保持容量部に電荷蓄
積が生じないように、保持容量部の交差部を形成する容
量用絶縁層を、可逆的電荷蓄積特性を有する「 例えば、
窒化シリコン膜の単層膜」で構成するところにある。
【００３７】そして、ＭＮＯＳ構造の薄膜トランジスタ
であれば、薄膜トランジスタのゲート絶縁層を、窒化シ
リコンからなる第１のゲート絶縁層と、該第１のゲート
絶縁層と半導体層との間に介在し該半導体層と同一マス
ク形状であって酸化シリコンからなる第２のゲート絶縁
層との積層体から形成し、保持容量部の容量用絶縁層
を、該第１のゲート絶縁層の単層体から形成するもので
ある。尚、それぞれの絶縁層は、積層体や単層膜の層の
数に限定されるものではない。
であれば、薄膜トランジスタのゲート絶縁層を、窒化シ
リコンからなる第１のゲート絶縁層と、該第１のゲート
絶縁層と半導体層との間に介在し該半導体層と同一マス
ク形状であって酸化シリコンからなる第２のゲート絶縁
層との積層体から形成し、保持容量部の容量用絶縁層
を、該第１のゲート絶縁層の単層体から形成するもので
ある。尚、それぞれの絶縁層は、積層体や単層膜の層の
数に限定されるものではない。
【００３８】
【発明の効果】本発明のＭＮＯＳ構造薄膜トランジスタ
(ＴＦＴ)及び保持容量部を用いた横電界方式アクティブ
マトリクス型液晶表示装置( または、コモンレス横電界
方式アクティブマトリクス型液晶表示装置)では、 可逆
的電荷蓄積特性を有する保持容量部を用いるために、電
荷蓄積に起因したフリッカ及び残像といった画質不良が
発生せず、表示品質が向上する。
(ＴＦＴ)及び保持容量部を用いた横電界方式アクティブ
マトリクス型液晶表示装置( または、コモンレス横電界
方式アクティブマトリクス型液晶表示装置)では、 可逆
的電荷蓄積特性を有する保持容量部を用いるために、電
荷蓄積に起因したフリッカ及び残像といった画質不良が
発生せず、表示品質が向上する。
【図１】本発明による一実施例の横電界方式アクティブ
マトリクス型液晶表示装置の薄膜トランジスタ及び保持
容量部を示す断面図である。
マトリクス型液晶表示装置の薄膜トランジスタ及び保持
容量部を示す断面図である。
【図２】図１の横電界方式アクティブマトリクス型液晶
表示装置の画素部を示す平面図である。
表示装置の画素部を示す平面図である。
【図３】図２のＡ−Ａ断面を示す図である。
【図４】図２のＢ−Ｂ断面を示す図である。
【図５】本発明による他の実施例の横電界方式アクティ
ブマトリクス型液晶表示装置の薄膜トランジスタ及び保
持容量部を示す断面図である。
ブマトリクス型液晶表示装置の薄膜トランジスタ及び保
持容量部を示す断面図である。
【図６】本発明による別の実施例の横電界方式アクティ
ブマトリクス型液晶表示装置の薄膜トランジスタ及び保
持容量部を示す断面図である。
ブマトリクス型液晶表示装置の薄膜トランジスタ及び保
持容量部を示す断面図である。
【図７】図６の横電界方式アクティブマトリクス型液晶
表示装置の画素部を示す平面図である。
表示装置の画素部を示す平面図である。
【図８】図７のＡ−Ａ断面を示す図である。
【図９】図７のＢ−Ｂ断面を示す図である。
【図１０】ＭＮＯＳ構造薄膜トランジスタを用いた横電
界方式アクティブマトリクス型液晶表示装置のしきい値
制御工程を示す図である。
界方式アクティブマトリクス型液晶表示装置のしきい値
制御工程を示す図である。
【図１１】従来技術のＭＮＯＳ構造薄膜トランジスタ及
び保持容量部の断面構造を示す図である。
び保持容量部の断面構造を示す図である。
１１…ガラス基板、１２…ゲート電極、１３…第１のゲ
ート絶縁層、１４…第２のゲート絶縁層、１５…半導体
層、１６…コンタクト層、１７…ドレイン電極、１８…
ソース電極、１９…保護性絶縁膜、３２…突起部分、４
１…保持容量下部電極、４２…保持容量上部電極、６４
…走査ゲート電極用ショートバー、６５…ドレイン電極
用ショートバー、６６…しきい値制御電圧印加装置、６
７…ＴＦＴ基板、１１１…薄膜トランジスタ、１１２…
保持容量部。
ート絶縁層、１４…第２のゲート絶縁層、１５…半導体
層、１６…コンタクト層、１７…ドレイン電極、１８…
ソース電極、１９…保護性絶縁膜、３２…突起部分、４
１…保持容量下部電極、４２…保持容量上部電極、６４
…走査ゲート電極用ショートバー、６５…ドレイン電極
用ショートバー、６６…しきい値制御電圧印加装置、６
７…ＴＦＴ基板、１１１…薄膜トランジスタ、１１２…
保持容量部。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 若木 政利
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(56)参考文献 特開 平８−327978（ＪＰ，Ａ)
特開 平７−20491（ＪＰ，Ａ)
特開 平５−211339（ＪＰ，Ａ)
特開 平４−326329（ＪＰ，Ａ)
特開 平６−208129（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1333
G02F 1/1343
G02F 1/133
Claims (4)
- 【請求項１】 半導体層の上にドレイン電極とソース電極
が形成され、前記半導体層の下面とゲート電極との間に
ゲート絶縁層が形成されている薄膜トランジスタと、前
記ソース電極に電気的に接続された容量用ソース電極と
前記ゲート電極に電気的に接続された容量用ゲート電極
との間に容量用絶縁層が形成されている保持容量部とが
設けられているコモンレスの横電界方式アクティブマト
リクス型液晶表示装置において、前記ゲート絶縁層は、
前記半導体層の下面に酸化シリコン膜を形成すると共に
前記酸化シリコン膜の下面と前記ゲート電極上に窒化シ
リコン膜を形成し、前記半導体層と前記ゲート電極の両
者間の交差部に発生する電荷に対して非可逆的電荷蓄積
特性を示す積層体で形成され、前記容量用絶縁層は窒化
シリコン膜で形成し、前記容量用ソース電極と前記容量
用ゲート電極の両電極間の交差部に発生する電荷に対し
て可逆的電荷蓄積特性を示す単層体で形成されているこ
とを特徴とする横電界方式アクティブマトリクス型液晶
表示装置。 - 【請求項２】 請求項１において、前記保持容量部の前記
容量用絶縁層は、前記容量用ソース電極を保護する窒化
シリコン膜からなる保護性絶縁膜から形成され、前記容
量用ソース電極は、前記保護性絶縁膜の上に配置されて
いることを特徴とする横電界方式アクティブマトリクス
型液晶表示装置。 - 【請求項３】 請求項１において、前記ゲート絶縁層の前
記酸化シリコン膜は、前記半導体層と同一マスク形状で
あることを特徴とする横電界方式アクティブマトリクス
型液晶表示装置。 - 【請求項４】 請求項１において、前記容量用絶縁層の前
記交差部に対応する領域を除く前記ゲート絶縁層の面積
領域は、前記半導体層の投影面積領域よりも広いことを
特徴とする横電界方式アクティブマトリクス型液晶表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05926397A JP3427664B2 (ja) | 1997-03-13 | 1997-03-13 | 横電界方式アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05926397A JP3427664B2 (ja) | 1997-03-13 | 1997-03-13 | 横電界方式アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10253982A JPH10253982A (ja) | 1998-09-25 |
| JP3427664B2 true JP3427664B2 (ja) | 2003-07-22 |
Family
ID=13108321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05926397A Expired - Lifetime JP3427664B2 (ja) | 1997-03-13 | 1997-03-13 | 横電界方式アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3427664B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7410905B2 (en) | 2003-05-30 | 2008-08-12 | Seiko Epson Corporation | Method for fabricating thin film pattern, device and fabricating method therefor, method for fabricating liquid crystal display, liquid crystal display, method for fabricating active matrix substrate, electro-optical apparatus, and electrical apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000039802A (ko) * | 1998-12-16 | 2000-07-05 | 김영환 | 박막 트랜지스터 액정표시소자의 하부기판 제조방법 |
| KR100658065B1 (ko) * | 2000-09-19 | 2006-12-15 | 비오이 하이디스 테크놀로지 주식회사 | 프린지 필드 구동 액정표시소자 및 그 제조방법 |
| KR20020022301A (ko) * | 2000-09-19 | 2002-03-27 | 주식회사 현대 디스플레이 테크놀로지 | 프린지 필드 구동 액정표시소자 및 그 제조방법 |
| KR100726132B1 (ko) * | 2000-10-31 | 2007-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| JP4940926B2 (ja) * | 2006-12-14 | 2012-05-30 | ソニー株式会社 | 液晶表示装置及びその製造方法 |
-
1997
- 1997-03-13 JP JP05926397A patent/JP3427664B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7410905B2 (en) | 2003-05-30 | 2008-08-12 | Seiko Epson Corporation | Method for fabricating thin film pattern, device and fabricating method therefor, method for fabricating liquid crystal display, liquid crystal display, method for fabricating active matrix substrate, electro-optical apparatus, and electrical apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10253982A (ja) | 1998-09-25 |
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