JP3204989B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
- Publication number
- JP3204989B2 JP3204989B2 JP52645398A JP52645398A JP3204989B2 JP 3204989 B2 JP3204989 B2 JP 3204989B2 JP 52645398 A JP52645398 A JP 52645398A JP 52645398 A JP52645398 A JP 52645398A JP 3204989 B2 JP3204989 B2 JP 3204989B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- thin film
- crystal display
- film transistor
- active matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 77
- 239000011159 matrix material Substances 0.000 title claims description 32
- 239000010409 thin film Substances 0.000 claims description 92
- 239000010408 film Substances 0.000 claims description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005684 electric field Effects 0.000 claims description 14
- 238000005868 electrolysis reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nonlinear Science (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、広視野角及び低消費電力のアクティブマト
リクス型液晶表示装置に関する。
リクス型液晶表示装置に関する。
背景技術 薄膜トランジスタ（TFT）に代表されるスイッチング
素子を用いたアクティブマトリクス型液晶表示装置は、
OA機器等の表示端末として広く普及し始めている。この
液晶表示装置の表示方式には、大別して次の２通りがあ
る。一つは、透明電極が構成された２枚の基板により液
晶を挾み込み、透明電極に印加された電圧で動作させ、
透明電極を透過し液晶に入射した光を変調して表示する
方式である。もう一つは、２枚の基板により液晶を挾み
込み、一方の基板上に構成された二つの電極（画素電極
及び対向電極）の間の基板面にほぼ並行な電界により液
晶を動作させ、二つの電極の隙間から液晶に入射した光
を変調して表示する方式であり、広視野角，低負荷容量
等の特徴を持ち、アクティブマトリクス型液晶表示装置
に関して有望な技術である。以下、後者の方式を横電界
方式と呼ぶ。
素子を用いたアクティブマトリクス型液晶表示装置は、
OA機器等の表示端末として広く普及し始めている。この
液晶表示装置の表示方式には、大別して次の２通りがあ
る。一つは、透明電極が構成された２枚の基板により液
晶を挾み込み、透明電極に印加された電圧で動作させ、
透明電極を透過し液晶に入射した光を変調して表示する
方式である。もう一つは、２枚の基板により液晶を挾み
込み、一方の基板上に構成された二つの電極（画素電極
及び対向電極）の間の基板面にほぼ並行な電界により液
晶を動作させ、二つの電極の隙間から液晶に入射した光
を変調して表示する方式であり、広視野角，低負荷容量
等の特徴を持ち、アクティブマトリクス型液晶表示装置
に関して有望な技術である。以下、後者の方式を横電界
方式と呼ぶ。
横電界方式は、上記の特徴を有する一方、不透明な電
極を櫛歯状に構成するため、光を透過できる開口面積が
小さく、表示画面が暗いため、消費電力が大きい明るい
バックライトを用いる必要があるという問題がある。
極を櫛歯状に構成するため、光を透過できる開口面積が
小さく、表示画面が暗いため、消費電力が大きい明るい
バックライトを用いる必要があるという問題がある。
これに対して、同一出願人は特願平６−199247号に、
共通電極に外部から電圧を供給するという共通電極配線
の役割を、走査電極配線に兼用させることにより、共通
電極配線を省略し、横電界方式の開口面積を大きくする
方式を提案している。以下、上記方式技術を共通電極配
線レス（コモンレス）横電界方式と呼ぶことにする。
共通電極に外部から電圧を供給するという共通電極配線
の役割を、走査電極配線に兼用させることにより、共通
電極配線を省略し、横電界方式の開口面積を大きくする
方式を提案している。以下、上記方式技術を共通電極配
線レス（コモンレス）横電界方式と呼ぶことにする。
コモンレス横電界方式においては、スイッチング素子
である薄膜トランジスタが、しきい値電圧が液晶の光学
的変調に要する液晶動作電圧の最大電圧よりも高い、完
全なエンハンスメント型のスイッチング特性を示す必要
がある。エンハンスメント型のスイッチング特性を示す
薄膜トランジスタを実現する方法としては、上述した特
願平６−199247号には、半導体層であるアモルファスシ
リコン半導体層を薄膜化する方法、または薄膜トランジ
スタのゲート走査電極に対向する位置に設けた背面電極
の電圧を制御する方法が記載されている。
である薄膜トランジスタが、しきい値電圧が液晶の光学
的変調に要する液晶動作電圧の最大電圧よりも高い、完
全なエンハンスメント型のスイッチング特性を示す必要
がある。エンハンスメント型のスイッチング特性を示す
薄膜トランジスタを実現する方法としては、上述した特
願平６−199247号には、半導体層であるアモルファスシ
リコン半導体層を薄膜化する方法、または薄膜トランジ
スタのゲート走査電極に対向する位置に設けた背面電極
の電圧を制御する方法が記載されている。
しかし、これらの方法は、薄膜トランジスタのしきい
値電圧のバラツキを十分小さくする必要がある。共通電
極配線レス横電界方式のアクティブマトリクス型液晶表
示装置は表示品質が低いという課題がある。
値電圧のバラツキを十分小さくする必要がある。共通電
極配線レス横電界方式のアクティブマトリクス型液晶表
示装置は表示品質が低いという課題がある。
本発明の目的は、しきい値電圧のバラツキが少なく、
単純な構成の薄膜トランジスタを用いた、高画質の対向
電極配線レス横電界方式のアクティブマトリクス型液晶
表示装置を提供することにある。
単純な構成の薄膜トランジスタを用いた、高画質の対向
電極配線レス横電界方式のアクティブマトリクス型液晶
表示装置を提供することにある。
発明の開示 本発明のアクティブマトリクス型液晶表示装置のスイ
ッチング素子に用いる薄膜トランジスタは、走査電極上
に形成された窒化シリコン膜と、この窒化シリコン膜上
に形成された絶縁層と、この絶縁層上に形成されたソー
ス領域及びドレイン領域とを有する半導体層とを有する
エンハンスメント型の薄膜トランジスタである。
ッチング素子に用いる薄膜トランジスタは、走査電極上
に形成された窒化シリコン膜と、この窒化シリコン膜上
に形成された絶縁層と、この絶縁層上に形成されたソー
ス領域及びドレイン領域とを有する半導体層とを有する
エンハンスメント型の薄膜トランジスタである。
この薄膜トランジスタのしきい値電圧は液晶動作電圧
の最大値より大きい。好ましい実施態様では、しきい値
電圧は10V以上である。
の最大値より大きい。好ましい実施態様では、しきい値
電圧は10V以上である。
窒化シリコン膜上に形成される絶縁層の具体例として
は酸化シリコン膜があり、また、この絶縁層の厚さは30
Å以上が好ましい。
は酸化シリコン膜があり、また、この絶縁層の厚さは30
Å以上が好ましい。
絶縁層上にはコンタクト層を介してソース電極及びド
レイン電極が接続された半導体層が形成される。
レイン電極が接続された半導体層が形成される。
本発明においては、横電界方式を採用しており、画素
電極と対応する対向電極とに印加される電圧により前記
液晶層には前記基板に平行な電界が発生する。
電極と対応する対向電極とに印加される電圧により前記
液晶層には前記基板に平行な電界が発生する。
本発明が採用するトランジスタ構造は、MNOS（Metal
Nitride Oxide Semiconductor）構造と呼ばれる薄膜メ
モリトランジスタ構造である。
Nitride Oxide Semiconductor）構造と呼ばれる薄膜メ
モリトランジスタ構造である。
さらに本発明では、薄膜トランジスタのしきい値電圧
を、次のように制御する。ドレイン電極またはドレイン
電極及びソース電極を接地した状態で、ゲート電極に液
晶動作電圧（±10V前後）よりも十分高い正のしきい値
制御電圧を印加する。また、アクティブマトリクス型液
晶表示装置における走査（ゲート）電極配線と信号（ド
レイン）電極配線の交点に、本発明の薄膜トランジスタ
がマトリクス上に配置されている場合は、各薄膜トラン
ジスタのしきい値電圧が等しくなるように、例えば線順
次駆動法を用いて各薄膜トランジスタのゲート／ドレイ
ン電極間に上記のしきい値制御電圧を個別に印加する。
この際、しきい値電圧のバラツキを低減するために、液
晶表示装置の輝度分布をモニタしながら制御することに
より、表示品質の均一性を確保する。
を、次のように制御する。ドレイン電極またはドレイン
電極及びソース電極を接地した状態で、ゲート電極に液
晶動作電圧（±10V前後）よりも十分高い正のしきい値
制御電圧を印加する。また、アクティブマトリクス型液
晶表示装置における走査（ゲート）電極配線と信号（ド
レイン）電極配線の交点に、本発明の薄膜トランジスタ
がマトリクス上に配置されている場合は、各薄膜トラン
ジスタのしきい値電圧が等しくなるように、例えば線順
次駆動法を用いて各薄膜トランジスタのゲート／ドレイ
ン電極間に上記のしきい値制御電圧を個別に印加する。
この際、しきい値電圧のバラツキを低減するために、液
晶表示装置の輝度分布をモニタしながら制御することに
より、表示品質の均一性を確保する。
上記のようにしきい値制御電圧を印加した場合、ゲー
ト電極がドレイン電極に対して正電圧になるため、半導
体層中の電子が酸化シリコン膜を突き抜けて窒化シリコ
ン膜にトラップされる。窒化シリコン膜中にトラップさ
れた電子の作用により、薄膜トランジスタのしきい値電
圧がプラス側にシフトしてエンハンスメント型の特性を
示すようになる。しきい値制御電圧を増加すれば、窒化
シリコン膜中のトラップ電子量が増加してしきい値電圧
が増加する。従って、各薄膜トランジスタに印加するし
きい値制御電圧を個別に調製すれば、各薄膜トランジス
タのしきい値電圧を同じ値にシフトすることができるた
め、しきい値電圧のバラツキが大幅に低減できる。
ト電極がドレイン電極に対して正電圧になるため、半導
体層中の電子が酸化シリコン膜を突き抜けて窒化シリコ
ン膜にトラップされる。窒化シリコン膜中にトラップさ
れた電子の作用により、薄膜トランジスタのしきい値電
圧がプラス側にシフトしてエンハンスメント型の特性を
示すようになる。しきい値制御電圧を増加すれば、窒化
シリコン膜中のトラップ電子量が増加してしきい値電圧
が増加する。従って、各薄膜トランジスタに印加するし
きい値制御電圧を個別に調製すれば、各薄膜トランジス
タのしきい値電圧を同じ値にシフトすることができるた
め、しきい値電圧のバラツキが大幅に低減できる。
さらに、本発明の薄膜トランジスタの実施態様では、
酸化シリコン膜厚が30Å以上であるため、共通電極配線
レス横電界方式のスイッチング素子に用いた場合に、表
示動作中にしきい値変動をすることがなく、安定したエ
ンハンスメント型の特性を提供できる。以下、この作用
について詳しく説明する。
酸化シリコン膜厚が30Å以上であるため、共通電極配線
レス横電界方式のスイッチング素子に用いた場合に、表
示動作中にしきい値変動をすることがなく、安定したエ
ンハンスメント型の特性を提供できる。以下、この作用
について詳しく説明する。
一般に、MNOS構造の薄膜トランジスタのゲート／ドレ
イン電極間にゲート電極が負となるように上記とは逆極
性の電圧を印加した場合、窒化シリコン膜中の電子が酸
化シリコン膜を突き抜けて半導体層中に放出されるか、
または半導体層中の正孔が酸化シリコン膜を突き抜けて
窒化シリコン膜中にトラップされるため、しきい値電圧
がマイナス側にシフトする。本発明の薄膜トランジスタ
を共通電極配線レス横電界方式のスイッチング素子とし
て用いる場合、表示動作中にゲート／ドレイン電極間に
は液晶動作電圧（±10V前後）程度の両極性電圧が印加
されるが、この印加電圧によって薄膜トランジスタのし
きい値電圧が変動しないことが要求される。
イン電極間にゲート電極が負となるように上記とは逆極
性の電圧を印加した場合、窒化シリコン膜中の電子が酸
化シリコン膜を突き抜けて半導体層中に放出されるか、
または半導体層中の正孔が酸化シリコン膜を突き抜けて
窒化シリコン膜中にトラップされるため、しきい値電圧
がマイナス側にシフトする。本発明の薄膜トランジスタ
を共通電極配線レス横電界方式のスイッチング素子とし
て用いる場合、表示動作中にゲート／ドレイン電極間に
は液晶動作電圧（±10V前後）程度の両極性電圧が印加
されるが、この印加電圧によって薄膜トランジスタのし
きい値電圧が変動しないことが要求される。
第７図に、しきい値電圧シフトが生じる最少ゲート／
ドレイン間印加電圧の絶対値（以下、しきい値シフト開
始電圧と呼ぶ）の酸化シリコン膜厚依存性を示す。酸化
シリコン膜厚が20Å以下の場合、しきい値シフト開始電
圧は5V程度であるのに対して、酸化シリコン膜厚が30Å
以上の場合、しきい値シフト開始電圧は液晶動作電圧の
最大値以上になる。
ドレイン間印加電圧の絶対値（以下、しきい値シフト開
始電圧と呼ぶ）の酸化シリコン膜厚依存性を示す。酸化
シリコン膜厚が20Å以下の場合、しきい値シフト開始電
圧は5V程度であるのに対して、酸化シリコン膜厚が30Å
以上の場合、しきい値シフト開始電圧は液晶動作電圧の
最大値以上になる。
これは、酸化シリコン膜厚が20Å以下では、5V程度の
電圧印加で電子または正孔が薄い酸化シリコン膜をトン
ネル効果により通り抜けてしまうのに対して、酸化シリ
コン膜厚が30Å以上では、電子または正孔が酸化シリコ
ン膜のエネルギー障壁を越えなければならず、より高い
電界が必要となるためである。
電圧印加で電子または正孔が薄い酸化シリコン膜をトン
ネル効果により通り抜けてしまうのに対して、酸化シリ
コン膜厚が30Å以上では、電子または正孔が酸化シリコ
ン膜のエネルギー障壁を越えなければならず、より高い
電界が必要となるためである。
本発明の薄膜トランジスタによれば、一旦プラス側に
シフトさせたしきい値電圧は、表示動作中に変動するこ
となく一定に維持されるため、共通電極配線レス横電界
方式のアクティブマトリクス型液晶表示装置において安
定したエンハンスメント型の特性を提供できる。
シフトさせたしきい値電圧は、表示動作中に変動するこ
となく一定に維持されるため、共通電極配線レス横電界
方式のアクティブマトリクス型液晶表示装置において安
定したエンハンスメント型の特性を提供できる。
また、本発明のアクティブマトリクス表示装置では、
表示輝度をモニタしながらしきい値制御をすることによ
り、しきい値電圧を均一にすることが可能となる。ノー
マリーブラック表示の際には、輝度が低い部分に対して
しきい値制御電圧をさらに印加することにより、均一な
しきい値特性を有する高画質なアクティブマトリクス表
示装置を提供できる。
表示輝度をモニタしながらしきい値制御をすることによ
り、しきい値電圧を均一にすることが可能となる。ノー
マリーブラック表示の際には、輝度が低い部分に対して
しきい値制御電圧をさらに印加することにより、均一な
しきい値特性を有する高画質なアクティブマトリクス表
示装置を提供できる。
図面の簡単な説明 第１図は本発明に用いる薄膜トランジスタの断面構造
を示す図である。
を示す図である。
第２図は本発明に用いる薄膜トランジスタのI d−V g
特性を示す図である。
特性を示す図である。
第３図は本発明に用いる薄膜トランジスタのしきい値
電圧の経時変化を示す図である。
電圧の経時変化を示す図である。
第４図は本発明の液晶表示装置の画素部の平面及び断
面構成を示す図である。
面構成を示す図である。
第５図は本発明に用いる薄膜トランジスタのしきい値
電圧制御装置の構成を示す図である。
電圧制御装置の構成を示す図である。
第６図は従来の薄膜半導体トランジスタと本発明薄膜
半導体トランジスタとのしきい値電圧分布を示す図であ
る。
半導体トランジスタとのしきい値電圧分布を示す図であ
る。
第７図は薄膜半導体トランジスタのしきい値シフト開
始電圧の酸化シリコン膜厚依存性を示す図である。
始電圧の酸化シリコン膜厚依存性を示す図である。
発明を実施するための最良の形態 以下、本発明の実施例を図面を用いて説明する。第１
図に、本発明に用いる薄膜トランジスタの断面構造を示
す。11はガラス基板、12はAlまたはCrからなるゲート電
極、13は窒化シリコン膜からなる第１のゲート絶縁層、
14は酸化シリコン膜からなる第２のゲート絶縁層、15は
アモルファスシリコンよりなる半導体層、16はリンをド
ープしたｎ＋型アモルファスシリコンからなるコンタク
ト層、17,18はCrよりなるソース電極及びドレイン電
極、19は窒化シリコン膜よりなるパシベーション膜であ
る。
図に、本発明に用いる薄膜トランジスタの断面構造を示
す。11はガラス基板、12はAlまたはCrからなるゲート電
極、13は窒化シリコン膜からなる第１のゲート絶縁層、
14は酸化シリコン膜からなる第２のゲート絶縁層、15は
アモルファスシリコンよりなる半導体層、16はリンをド
ープしたｎ＋型アモルファスシリコンからなるコンタク
ト層、17,18はCrよりなるソース電極及びドレイン電
極、19は窒化シリコン膜よりなるパシベーション膜であ
る。
上記構造の薄膜トランジスタは次のように作成した。
まず、コーニング7059ガラス基板11上に厚さ約300nmのA
l膜またはCr膜をスパッタリング法により形成する。ホ
トエッチングによりAlをパターニングしてゲート電極12
を形成する。その上にSiH4,NH3,N2等の混合ガスを用い
たプラズマ化学気相成長（CVD）法により、厚さ2500Å
の窒化シリコン膜からなる第１のゲート絶縁層13を形成
する。その上に、TEOS（テトラエチルオルソシリケー
ト）、O2等の混合ガスを用いたプラズマCVD法により、
厚さ100Åの酸化シリコン膜からなる第２のゲート絶縁
層14を形成する。その上に、SiH4ガスを用いたプラズマ
CVD法により厚さ2000Åのアモルファスシリコン膜、及
びSiH4,PH3混合ガスを用いたプラズマCVD法により厚さ3
00Åのｎ＋型アモルファスシリコン膜を形成する。
まず、コーニング7059ガラス基板11上に厚さ約300nmのA
l膜またはCr膜をスパッタリング法により形成する。ホ
トエッチングによりAlをパターニングしてゲート電極12
を形成する。その上にSiH4,NH3,N2等の混合ガスを用い
たプラズマ化学気相成長（CVD）法により、厚さ2500Å
の窒化シリコン膜からなる第１のゲート絶縁層13を形成
する。その上に、TEOS（テトラエチルオルソシリケー
ト）、O2等の混合ガスを用いたプラズマCVD法により、
厚さ100Åの酸化シリコン膜からなる第２のゲート絶縁
層14を形成する。その上に、SiH4ガスを用いたプラズマ
CVD法により厚さ2000Åのアモルファスシリコン膜、及
びSiH4,PH3混合ガスを用いたプラズマCVD法により厚さ3
00Åのｎ＋型アモルファスシリコン膜を形成する。
上記のプラズマCVD法を用いた薄膜形成プロセスは真
空を維持して連続して行なうことが望ましい。ホトエッ
チングによりアモルファスシリコン膜をｎ＋型アモルフ
ァスシリコン膜と同時に島状加工することにより、半導
体層15が形成される。この上にスパッタリング法を用い
て蒸着したCrをホトエッチングによりパターニングし
て、ソース電極17及びドレイン電極18が形成される。
空を維持して連続して行なうことが望ましい。ホトエッ
チングによりアモルファスシリコン膜をｎ＋型アモルフ
ァスシリコン膜と同時に島状加工することにより、半導
体層15が形成される。この上にスパッタリング法を用い
て蒸着したCrをホトエッチングによりパターニングし
て、ソース電極17及びドレイン電極18が形成される。
さらに、ソース／ドレイン電極間のｎ＋型アモルファ
スシリコン膜をエッチング除去することにより、ソース
電極17及びドレイン電極18と半導体層15の間にコンタク
ト層16が形成される。さらにこの上にプラズマCVD法に
より体積した厚さ5000Åの窒化シリコン膜をホトエッチ
ングによりパターニングして保護性絶縁膜19を形成する
ことにより、薄膜トランジスタが完成する。
スシリコン膜をエッチング除去することにより、ソース
電極17及びドレイン電極18と半導体層15の間にコンタク
ト層16が形成される。さらにこの上にプラズマCVD法に
より体積した厚さ5000Åの窒化シリコン膜をホトエッチ
ングによりパターニングして保護性絶縁膜19を形成する
ことにより、薄膜トランジスタが完成する。
以上のようにして製造した薄膜トランジスタのしきい
値電圧は、次のようにして制御した。即ち、ドレイン電
極またはドレイン電極及びソース電極を接地した状態
で、ゲート電極に＋80Vの正電圧を２秒間印加した。
値電圧は、次のようにして制御した。即ち、ドレイン電
極またはドレイン電極及びソース電極を接地した状態
で、ゲート電極に＋80Vの正電圧を２秒間印加した。
第２図に、本発明の薄膜トランジスタにおけるしきい
値電圧制御前後のドレイン電流のゲート電圧依存性（I
d−V g特性）を示す。上記の電圧印加により、しきい値
電圧が2Vから10Vに増加し、エンハンスメント型の特性
を示すようになった。
値電圧制御前後のドレイン電流のゲート電圧依存性（I
d−V g特性）を示す。上記の電圧印加により、しきい値
電圧が2Vから10Vに増加し、エンハンスメント型の特性
を示すようになった。
次に、上記のようにしきい値電圧シフトさせた薄膜ト
ランジスタのしきい値電圧の経時変化を調べた。本発明
の薄膜トランジスタが、横電界方式アクティブマトリク
ス型液晶表示装置のスイッチング素子に使われる状況を
模擬するため、ゲート電極及びドレイン電極に各々±15
V及び±10Vの矩形交流電圧を印加し、一定時間毎にしき
い値電圧を測定した。
ランジスタのしきい値電圧の経時変化を調べた。本発明
の薄膜トランジスタが、横電界方式アクティブマトリク
ス型液晶表示装置のスイッチング素子に使われる状況を
模擬するため、ゲート電極及びドレイン電極に各々±15
V及び±10Vの矩形交流電圧を印加し、一定時間毎にしき
い値電圧を測定した。
第３図に、上記のようにして測定したしきい値電圧の
経時変化を示す。比較のため、酸化シリコン膜がない従
来構造の薄膜トランジスタ、及び酸化シリコン膜厚が20
Åの薄膜メモリトランジスタの結果も示す。本発明の薄
膜トランジスタでは104時間以上に渡ってしきい値電圧
が変化しないのに対して、酸化シリコン膜ないし薄膜ト
ランジスタでは短時間でしきい値電圧が単調減少する。
また、酸化シリコン膜の厚さが20Åの薄膜メモリトラン
ジスタでは、印加電圧によってしきい値電圧が大きく変
動してしまう。
経時変化を示す。比較のため、酸化シリコン膜がない従
来構造の薄膜トランジスタ、及び酸化シリコン膜厚が20
Åの薄膜メモリトランジスタの結果も示す。本発明の薄
膜トランジスタでは104時間以上に渡ってしきい値電圧
が変化しないのに対して、酸化シリコン膜ないし薄膜ト
ランジスタでは短時間でしきい値電圧が単調減少する。
また、酸化シリコン膜の厚さが20Åの薄膜メモリトラン
ジスタでは、印加電圧によってしきい値電圧が大きく変
動してしまう。
なお本実施例では、酸化シリコン膜からなる第２のゲ
ート絶縁層14の上に連続してアモルファスシリコンから
なる半導体層15を形成したが、酸化シリコン膜からなる
第２のゲート絶縁層14表面をN2プラズマに一定時間曝し
た後に半導体層15を形成したところ、第２図のドレイン
電流のゲート電圧依存性において、しきい値電圧以上で
のゲート電圧増加に伴うドレイン電流の立上りが急峻に
なり、薄膜トランジスタのスイッチング特性が改善され
た。
ート絶縁層14の上に連続してアモルファスシリコンから
なる半導体層15を形成したが、酸化シリコン膜からなる
第２のゲート絶縁層14表面をN2プラズマに一定時間曝し
た後に半導体層15を形成したところ、第２図のドレイン
電流のゲート電圧依存性において、しきい値電圧以上で
のゲート電圧増加に伴うドレイン電流の立上りが急峻に
なり、薄膜トランジスタのスイッチング特性が改善され
た。
また、本発明では薄膜トランジスタを逆スタガ構造と
したが、正スタガ構造またはコプラナ構造でもよい。ま
た、半導体層もアモルファスシリコン以外の、例えばポ
リシリコンまたは微結晶シリコンでもよい。
したが、正スタガ構造またはコプラナ構造でもよい。ま
た、半導体層もアモルファスシリコン以外の、例えばポ
リシリコンまたは微結晶シリコンでもよい。
第４図に、本発明の薄膜トランジスタをスイッチング
素子に用いて構成した、共通電極配線レス横電界方式液
晶表示装置のTFT基板中における画素部の平面構成及び
断面構成を示す。図において、一画素は隣接する走査電
極と信号電極とによって囲まれた領域で構成される。薄
膜トランジスタ41は、走査電極（ゲート電極）42,信号
電極（ドレイン電）43,画素電極（ソース電極）44,酸化
シリコン膜と窒化シリコン膜の積層膜からなるゲート絶
縁膜45、及びアモルファスシリコンからなる半導体層46
から構成される。
素子に用いて構成した、共通電極配線レス横電界方式液
晶表示装置のTFT基板中における画素部の平面構成及び
断面構成を示す。図において、一画素は隣接する走査電
極と信号電極とによって囲まれた領域で構成される。薄
膜トランジスタ41は、走査電極（ゲート電極）42,信号
電極（ドレイン電）43,画素電極（ソース電極）44,酸化
シリコン膜と窒化シリコン膜の積層膜からなるゲート絶
縁膜45、及びアモルファスシリコンからなる半導体層46
から構成される。
走査電極42は最下層に形成し、ゲート絶縁膜45及び半
導体層46を介して信号電極43と画素電極44を同一の金属
層をパターニングして形成した。保持容量47は、画素電
極44と前行の走査電極48で酸化シリコン膜と窒化シリコ
ン膜の積層膜からゲート絶縁膜45を挾む構造として形成
した。
導体層46を介して信号電極43と画素電極44を同一の金属
層をパターニングして形成した。保持容量47は、画素電
極44と前行の走査電極48で酸化シリコン膜と窒化シリコ
ン膜の積層膜からゲート絶縁膜45を挾む構造として形成
した。
液晶層の配向方向は、前行の走査電極48から信号電極
方向に伸びた対向電極49と、この対向電極49の間に平行
に伸びた画素電極44の間に印加される電界によって制御
される。光は、対向電極49と画素電極44の間の通過し、
液晶層に入射して変調される。共通電極レス横電界方式
液晶表示装置においては、前行の走査電極48が共通電極
配線の役割を兼ねるため、共通電極配線がない。
方向に伸びた対向電極49と、この対向電極49の間に平行
に伸びた画素電極44の間に印加される電界によって制御
される。光は、対向電極49と画素電極44の間の通過し、
液晶層に入射して変調される。共通電極レス横電界方式
液晶表示装置においては、前行の走査電極48が共通電極
配線の役割を兼ねるため、共通電極配線がない。
第５図は、本発明の薄膜トランジスタをスイッチング
素子に用いた、対向電極配線レスの横電界方式液晶表示
パネル、及び前記表示パネル中の薄膜トランジスタのし
きい値電圧制御装置の構成を示した図である。
素子に用いた、対向電極配線レスの横電界方式液晶表示
パネル、及び前記表示パネル中の薄膜トランジスタのし
きい値電圧制御装置の構成を示した図である。
図において、51は本発明の薄膜トランジスタ、52は液
晶及び保持容量、53は画素、54はゲート電極配線、55は
ドレイン電極配線、56は液晶表示パネル、57はしきい値
制御用走査回路（以下、走査回路と記す）、58はしきい
値制御用信号回路（以下、信号回路と記す）、59はプロ
ーブ針、510はコントローラ、511は２次元光センサ、51
2はバックライトを示す。
晶及び保持容量、53は画素、54はゲート電極配線、55は
ドレイン電極配線、56は液晶表示パネル、57はしきい値
制御用走査回路（以下、走査回路と記す）、58はしきい
値制御用信号回路（以下、信号回路と記す）、59はプロ
ーブ針、510はコントローラ、511は２次元光センサ、51
2はバックライトを示す。
本発明のしきい値電圧制御装置を用いて、上記液晶表
示パネルの薄膜トランジスタのしきい値電圧を、以下の
ようにして制御する。ここで、＋80Vの電圧を２秒間印
加すると、薄膜トランジスタのしきい値電圧は、約＋10
Vになるものとする。バックライト512上に配置された液
晶表示パネル56のゲート電極配線54及びドレイン電極配
線55に、プローブ針59を介して、走査回路57と信号回路
58を接続する。
示パネルの薄膜トランジスタのしきい値電圧を、以下の
ようにして制御する。ここで、＋80Vの電圧を２秒間印
加すると、薄膜トランジスタのしきい値電圧は、約＋10
Vになるものとする。バックライト512上に配置された液
晶表示パネル56のゲート電極配線54及びドレイン電極配
線55に、プローブ針59を介して、走査回路57と信号回路
58を接続する。
ゲート電極配線54及びドレイン電極配線55の交点に位
置する本発明の薄膜トランジスタ51の各々に、いわゆる
線順次駆動法によって、個別にしきい値制御電圧が印加
する。即ち、走査回路57からゲート電極配線54の各々
に、振幅＋20Vのゲート電圧が２秒間ずつ順次印加す
る。上記ゲート電圧印加期間（選択期間と呼ばれる）中
に信号回路58からドレイン電極配線55の各々に−60Vの
ドレイン電圧が２秒間印加する。
置する本発明の薄膜トランジスタ51の各々に、いわゆる
線順次駆動法によって、個別にしきい値制御電圧が印加
する。即ち、走査回路57からゲート電極配線54の各々
に、振幅＋20Vのゲート電圧が２秒間ずつ順次印加す
る。上記ゲート電圧印加期間（選択期間と呼ばれる）中
に信号回路58からドレイン電極配線55の各々に−60Vの
ドレイン電圧が２秒間印加する。
従って、ゲート電極配線54及びドレイン電極配線55の
交点に位置する本発明の薄膜トランジスタ51の各々に
は、ゲート／ドレイン電極間にゲート電極が正となる向
きに約＋80Vのしきい値制御電圧が２秒間印加される。
交点に位置する本発明の薄膜トランジスタ51の各々に
は、ゲート／ドレイン電極間にゲート電極が正となる向
きに約＋80Vのしきい値制御電圧が２秒間印加される。
上記の方法で、各薄膜トランジスタ51にしきい値制御
電圧を印加した後、各薄膜トランジスタ51のしきい値電
圧を、各薄膜トランジスタが位置する画素53の輝度を測
定することにより評価する。即ち、走査回路57から出力
される選択期間及び非選択期間における振幅が各々＋10
V及び0Vのゲート電圧、及び信号回路58から出力される
振幅±10Vの液晶動作電圧を用いて、線順次駆動法によ
り液晶表示パネル56を全面点灯させる（本液晶パネルの
表示モードは、電圧無印加時に暗表示を示すノーマリー
ブラックとする）。
電圧を印加した後、各薄膜トランジスタ51のしきい値電
圧を、各薄膜トランジスタが位置する画素53の輝度を測
定することにより評価する。即ち、走査回路57から出力
される選択期間及び非選択期間における振幅が各々＋10
V及び0Vのゲート電圧、及び信号回路58から出力される
振幅±10Vの液晶動作電圧を用いて、線順次駆動法によ
り液晶表示パネル56を全面点灯させる（本液晶パネルの
表示モードは、電圧無印加時に暗表示を示すノーマリー
ブラックとする）。
液晶表示パネル56の各画素の輝度は、２次元光センサ
511で記録され、コントローラ510にフィードバックされ
る。しきい値電圧シフト不十分で、しきい値電圧が＋10
V以下の薄膜トランジスタがあった場合、特願平６−199
247号に記載があるように、その位置の画素は非選択期
間中に−10Vの液晶動作電圧が保持できないため、しき
い値電圧が＋10Vになった薄膜トランジスタが位置する
画素よりも輝度が低下する。
511で記録され、コントローラ510にフィードバックされ
る。しきい値電圧シフト不十分で、しきい値電圧が＋10
V以下の薄膜トランジスタがあった場合、特願平６−199
247号に記載があるように、その位置の画素は非選択期
間中に−10Vの液晶動作電圧が保持できないため、しき
い値電圧が＋10Vになった薄膜トランジスタが位置する
画素よりも輝度が低下する。
従って、しきい値電圧の増加が不十分な薄膜トランジ
スタの位置は低輝度画素の位置として２次元光センサ51
1により検知される。コントローラ510は、２次元光セン
サ511から得た各画素の輝度分布に従って、しきい値電
圧の増加が不十分な薄膜トランジスタだけにしきい値制
御電圧が再印加されるように、走査回路57及び信号回路
58からの出力電圧を制御する。その際、ドレイン電圧の
増減により各薄膜トランジスタに印加されるしきい値制
御電圧を制御できる。しきい値制御電圧の再印加後、再
び液晶表示パネル56の各画素の輝度を２次元光センサ51
1で記録し、各画素の輝度が均一になるまで、上記動作
を繰り返す。
スタの位置は低輝度画素の位置として２次元光センサ51
1により検知される。コントローラ510は、２次元光セン
サ511から得た各画素の輝度分布に従って、しきい値電
圧の増加が不十分な薄膜トランジスタだけにしきい値制
御電圧が再印加されるように、走査回路57及び信号回路
58からの出力電圧を制御する。その際、ドレイン電圧の
増減により各薄膜トランジスタに印加されるしきい値制
御電圧を制御できる。しきい値制御電圧の再印加後、再
び液晶表示パネル56の各画素の輝度を２次元光センサ51
1で記録し、各画素の輝度が均一になるまで、上記動作
を繰り返す。
このように、各薄膜トランジスタのしきい値電圧シフ
ト量を液晶表示装置の画素輝度の２次元分布として検知
し、検知したしきい値電圧シフト量に応じて各薄膜トラ
ンジスタへしきい値制御電圧を個別に印加することによ
り、対向電極配線レス横電界方式液晶表示パネル56に用
いられた本発明の薄膜トランジスタ51のしきい値電圧の
バラツキを抑制して均一にできる。
ト量を液晶表示装置の画素輝度の２次元分布として検知
し、検知したしきい値電圧シフト量に応じて各薄膜トラ
ンジスタへしきい値制御電圧を個別に印加することによ
り、対向電極配線レス横電界方式液晶表示パネル56に用
いられた本発明の薄膜トランジスタ51のしきい値電圧の
バラツキを抑制して均一にできる。
第６図は、上記のしきい値電圧制御装置でしきい値電
圧を制御した場合の対向電極レス横電界方式液晶表示パ
ネルにおける薄膜トランジスタのしきい値電圧分布を、
従来発明の場合と比較して示した図である。半導体層薄
膜化等の従来発明でしきい値制御した場合、しきい値電
圧の分布が大きく、しきい値電圧が液晶動作電圧以下の
薄膜トランジスタがある。
圧を制御した場合の対向電極レス横電界方式液晶表示パ
ネルにおける薄膜トランジスタのしきい値電圧分布を、
従来発明の場合と比較して示した図である。半導体層薄
膜化等の従来発明でしきい値制御した場合、しきい値電
圧の分布が大きく、しきい値電圧が液晶動作電圧以下の
薄膜トランジスタがある。
従って、前述したようにしきい値電圧が液晶動作電圧
以下の薄膜トランジスタが位置する画素で輝度低下が起
きてしまうため、均一な表示ができない。一方、本発明
の場合は、全ての薄膜トランジスタのしきい値電圧が液
晶動作電圧以上であり、しきい値電圧分布が±1V以下と
なっている。このため、本発明のしきい値制御装置でし
きい値制御した薄膜トランジスタをスイッチング素子に
用いた対向電極レス横電界方式液晶表示パネルでは、表
示動作中に均一なスイッチング動作が行われるため、各
画素に印加される液晶動作電圧も均一となり表示品質が
向上した。
以下の薄膜トランジスタが位置する画素で輝度低下が起
きてしまうため、均一な表示ができない。一方、本発明
の場合は、全ての薄膜トランジスタのしきい値電圧が液
晶動作電圧以上であり、しきい値電圧分布が±1V以下と
なっている。このため、本発明のしきい値制御装置でし
きい値制御した薄膜トランジスタをスイッチング素子に
用いた対向電極レス横電界方式液晶表示パネルでは、表
示動作中に均一なスイッチング動作が行われるため、各
画素に印加される液晶動作電圧も均一となり表示品質が
向上した。
しきい値制御が不十分でしきい値電圧分布が±1V以上
となると、スイッチング動作が不均一となり表示輝度が
不均一になった。
となると、スイッチング動作が不均一となり表示輝度が
不均一になった。
なお、しきい値制御電圧印加による薄膜トランジスタ
のしきい値シフトが最初から均一な場合は、本発明のよ
うなしきい値電圧制御装置は必要なく、全ての薄膜トラ
ンジスタに同時に等しいしきい値制御電圧を印加するだ
けで良い。
のしきい値シフトが最初から均一な場合は、本発明のよ
うなしきい値電圧制御装置は必要なく、全ての薄膜トラ
ンジスタに同時に等しいしきい値制御電圧を印加するだ
けで良い。
本発明の薄膜トランジスタをスイッチング素子に用い
た共通電極レス横電界方式液晶表示装置では、薄膜トラ
ンジスタのしきい値電圧のバラツキがなく均一なため、
表示品質が向上する。
た共通電極レス横電界方式液晶表示装置では、薄膜トラ
ンジスタのしきい値電圧のバラツキがなく均一なため、
表示品質が向上する。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−62578（ＪＰ，Ａ) 特開 平２−164075（ＪＰ，Ａ) 特開 平７−36058（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/133 G02F 1/1343 G02F 1/1333
Claims (18)
- 【請求項１】一対の基板と、この一対の基板に挟持され
た液晶層とを有し、 前記一対の基板の一方の基板には複数の走査電極と、こ
の複数の走査電極にマトリクス状に交差する複数の信号
電極と、前記複数の走査電極と複数の信号電極とのそれ
ぞれの交点に対応して形成された複数の半導体スイッチ
ング素子と、この複数のスイッチング素子のそれぞれに
接続された複数の画素電極と、前記複数の走査電極のそ
れぞれに接続された複数の対向電極とが形成され、 前記複数の半導体スイッチング素子のそれぞれは対応す
る走査電極上に形成された窒化シリコン膜と、この窒化
シリコン膜上に形成された絶縁層と、この絶縁層上に形
成されたソース領域及びドレイン領域とを有する半導体
層とを有するエンハンスメント型の薄膜トランジスタで
あることを特徴とするアクティブマトリクス型液晶表示
装置。 - 【請求項２】請求項１において、前記薄膜トランジスタ
のしきい値電圧が前記液晶層の液晶動作電圧の最大値よ
り大きいことを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項３】請求項２において、前記薄膜トランジスタ
のしきい値電圧は10V以上であることを特徴とするアク
ティブマトリクス型液晶表示装置。 - 【請求項４】請求項１において、前記画素電極と対応す
る前記対向電極とに印加される電圧により前記液晶層に
は前記基板に平行な電解が発生することを特徴とするア
クティブマトリクス型液晶表示装置。 - 【請求項５】請求項１において、前記薄膜トランジスタ
の前記絶縁層の厚さが30Å以上であることを特徴とする
アクティブマトリクス型液晶表示装置。 - 【請求項６】請求項５において、前記薄膜トランジスタ
の前記絶縁層は酸化シリコン膜であることを特徴とする
アクティブマトリクス型液晶表示装置。 - 【請求項７】請求項６において、前記薄膜トランジスタ
のしきい値電圧が前記液晶層の液晶動作電圧の最大値よ
り大きいことを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項８】請求項１において、前記薄膜トランジスタ
は逆スタガ構造であることを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項９】請求項１において、前記薄膜トランジスタ
は正スタガ構造であることを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項１０】請求項１において、前記薄膜トランジス
タはコプラナ構造であることを特徴とするアクティブマ
トリクス型液晶表示装置。 - 【請求項１１】一対の基板と、この一対の基板に挟持さ
れた液晶層とを有し、 前記一対の基板の一方の基板には複数の走査電極と、こ
の複数の走査電極にマトリクス状に交差する複数の信号
電極と、前記複数の走査電極と複数の信号電極とのそれ
ぞれの交点に対応して形成された複数の薄膜トランジス
タとを有し、 前記複数の走査信号電極及び前記複数の信号電極とで囲
まれるそれぞれの領域で少なくとも一つの画素が構成さ
れ、 それぞれの画素には、対応する薄膜トランジスタに接続
された画素電極と、この画素電極と同一方向に形成され
対応する一方の走査電極に接続された対向電極とを有
し、 前記複数の薄膜トランジスタのそれぞれは対応する他方
の走査線電極上に形成された窒化シリコン膜と、この窒
化シリコン膜上に形成された絶縁層と、この絶縁層上に
形成されたソース領域及びドレイン領域とを有する半導
体層とを有するエンハンスメント型の特性を有すること
を特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項１２】請求項11において、前記画素電極は前記
対応する一方の走査電極上に絶縁層を介してオーバラッ
プされていることを特徴とするアクティブマトリクス型
液晶表示装置。 - 【請求項１３】請求項11において、前記薄膜トランジス
タのしきい値電圧が前記液晶層の液晶動作電圧の最大値
より大きいことを特徴とするアクティブマトリクス型液
晶表示装置。 - 【請求項１４】請求項13において、前記薄膜トランジス
タのしきい値電圧は10V以上であることを特徴とするア
クティブマトリクス型液晶表示装置。 - 【請求項１５】請求項11において、前記画素電極と前記
対向電極とに印加される電圧により前記液晶層には前記
基板に平行な電界が発生することを特徴とするアクティ
ブマトリクス型液晶表示装置。 - 【請求項１６】請求項11において、前記薄膜トランジス
タの前記絶縁層の厚さが30Å以上であることを特徴とす
るアクティブマトリクス型液晶表示装置。 - 【請求項１７】請求項16において、前記薄膜トランジス
タの前記絶縁層は酸化シリコン膜であることを特徴とす
るアクティブマトリクス型液晶表示装置。 - 【請求項１８】請求項17において、前記薄膜トランジス
タのしきい値電圧が前記液晶層の液晶動作電圧の最大値
より大きいことを特徴とするアクティブマトリクス型液
晶表示装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1996/003467 WO1998023995A1 (fr) | 1996-11-27 | 1996-11-27 | Unite d'affichage a cristaux liquides a matrice active |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3204989B2 true JP3204989B2 (ja) | 2001-09-04 |
Family
ID=14154143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52645398A Expired - Fee Related JP3204989B2 (ja) | 1996-11-27 | 1996-11-27 | アクティブマトリクス型液晶表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6184946B1 (ja) |
| EP (1) | EP1008893B1 (ja) |
| JP (1) | JP3204989B2 (ja) |
| KR (1) | KR100450544B1 (ja) |
| DE (1) | DE69627393T2 (ja) |
| WO (1) | WO1998023995A1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110062B1 (en) * | 1999-04-26 | 2006-09-19 | Microsoft Corporation | LCD with power saving features |
| US6795137B1 (en) | 1999-04-26 | 2004-09-21 | Microsoft Corporation | Methods and apparatus for implementing transmissive display devices |
| JP4118484B2 (ja) | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001257350A (ja) * | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4118485B2 (ja) * | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4683688B2 (ja) * | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2002014628A (ja) * | 2000-04-27 | 2002-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6900084B1 (en) | 2000-05-09 | 2005-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a display device |
| JP2002252353A (ja) * | 2001-02-26 | 2002-09-06 | Hitachi Ltd | 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置 |
| US7071037B2 (en) * | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100799463B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| KR100876402B1 (ko) * | 2002-04-17 | 2008-12-31 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| TWI363206B (en) * | 2003-02-28 | 2012-05-01 | Samsung Electronics Co Ltd | Liquid crystal display device |
| JP4344270B2 (ja) | 2003-05-30 | 2009-10-14 | セイコーエプソン株式会社 | 液晶表示装置の製造方法 |
| US20050017244A1 (en) * | 2003-07-25 | 2005-01-27 | Randy Hoffman | Semiconductor device |
| TW594350B (en) * | 2003-09-08 | 2004-06-21 | Quanta Display Inc | Liquid crystal display device |
| JP2006013407A (ja) * | 2004-05-21 | 2006-01-12 | Sanyo Electric Co Ltd | 光量検出回路およびそれを用いた表示パネル |
| JP2006030317A (ja) * | 2004-07-12 | 2006-02-02 | Sanyo Electric Co Ltd | 有機ｅｌ表示装置 |
| JP2006079589A (ja) * | 2004-08-05 | 2006-03-23 | Sanyo Electric Co Ltd | タッチパネル |
| KR20080094300A (ko) * | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| US8149351B2 (en) * | 2008-12-08 | 2012-04-03 | 3M Innovative Properties Company | Passive and hybrid daylight-coupled backlights for sunlight viewable displays |
| US8339542B2 (en) * | 2009-06-26 | 2012-12-25 | 3M Innovative Properties Company | Passive and hybrid daylight-coupled N-stack and collapsible backlights for sunlight viewable displays |
| US8228463B2 (en) * | 2009-11-18 | 2012-07-24 | 3M Innovative Properties Company | Passive daylight-coupled backlight with turning film having prisms with chaos for sunlight viewable displays |
| US8384852B2 (en) | 2010-11-22 | 2013-02-26 | 3M Innovative Properties Company | Hybrid daylight-coupled backlights for sunlight viewable displays |
| KR102141459B1 (ko) * | 2013-03-22 | 2020-08-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 |
| CN103219392B (zh) * | 2013-04-10 | 2017-04-12 | 合肥京东方光电科技有限公司 | 薄膜晶体管、阵列基板、制备方法以及显示装置 |
| KR102115564B1 (ko) | 2013-09-24 | 2020-05-27 | 삼성디스플레이 주식회사 | 표시기판 및 이를 포함하는 표시패널 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3591852A (en) * | 1969-01-21 | 1971-07-06 | Gen Electric | Nonvolatile field effect transistor counter |
| JPH02164075A (ja) * | 1988-12-19 | 1990-06-25 | Fujitsu Ltd | 薄膜トランジスタ |
| US5041888A (en) * | 1989-09-18 | 1991-08-20 | General Electric Company | Insulator structure for amorphous silicon thin-film transistors |
| JP3082288B2 (ja) * | 1991-05-09 | 2000-08-28 | カシオ計算機株式会社 | 薄膜メモリトランジスタ及びその製造方法 |
| JP2701698B2 (ja) * | 1993-07-20 | 1998-01-21 | 株式会社日立製作所 | 液晶表示装置 |
| JPH10325961A (ja) * | 1994-03-17 | 1998-12-08 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| JP3566989B2 (ja) * | 1994-08-24 | 2004-09-15 | 株式会社日立製作所 | アクティブマトリクス型液晶表示装置およびその駆動方法 |
-
1996
- 1996-11-27 EP EP96939310A patent/EP1008893B1/en not_active Expired - Lifetime
- 1996-11-27 DE DE69627393T patent/DE69627393T2/de not_active Expired - Lifetime
- 1996-11-27 WO PCT/JP1996/003467 patent/WO1998023995A1/ja active IP Right Grant
- 1996-11-27 US US09/308,925 patent/US6184946B1/en not_active Expired - Fee Related
- 1996-11-27 KR KR10-1999-7004673A patent/KR100450544B1/ko not_active IP Right Cessation
- 1996-11-27 JP JP52645398A patent/JP3204989B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000057276A (ko) | 2000-09-15 |
| EP1008893B1 (en) | 2003-04-09 |
| WO1998023995A1 (fr) | 1998-06-04 |
| KR100450544B1 (ko) | 2004-10-01 |
| EP1008893A1 (en) | 2000-06-14 |
| DE69627393T2 (de) | 2004-02-05 |
| EP1008893A4 (en) | 2001-09-05 |
| US6184946B1 (en) | 2001-02-06 |
| DE69627393D1 (de) | 2003-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3204989B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| US5724107A (en) | Liquid crystal display with transparent storage capacitors for holding electric charges | |
| US6091466A (en) | Liquid crystal display with dummy drain electrode and method of manufacturing same | |
| KR100710120B1 (ko) | 액티브 매트릭스형 액정 표시 장치 | |
| US7671931B2 (en) | Liquid crystal display device and method of fabricating the same | |
| JP3420201B2 (ja) | 液晶表示装置 | |
| US5953085A (en) | Liquid crystal display device having a storage capacitor | |
| JPH02830A (ja) | 薄膜トランジスタおよびそれを用いた液晶デイスプレイ装置 | |
| US6970221B1 (en) | Liquid crystal display device and method of fabricating the same | |
| JPH10301141A (ja) | 液晶表示素子及びその製造方法 | |
| US6806935B2 (en) | In-plane switching mode liquid crystal display device having common lines crossing gate links | |
| JP4213356B2 (ja) | 液晶表示装置 | |
| US5875009A (en) | Sequential staggered type thin film transistor | |
| JPH0689905A (ja) | 薄膜状半導体装置およびその作製方法 | |
| JP3427664B2 (ja) | 横電界方式アクティブマトリクス型液晶表示装置 | |
| US6271050B1 (en) | Method of manufacturing thin film diode | |
| JP2755683B2 (ja) | アクテブマトリクス型液晶表示装置 | |
| JP3086142B2 (ja) | 液晶表示装置 | |
| JPH11186553A (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH0933890A (ja) | 液晶表示装置の駆動方法 | |
| JPS62152172A (ja) | 非晶質シリコン薄膜トランジスタ | |
| KR20100078308A (ko) | 수직정렬모드 액정표시장치 | |
| JP2002368228A (ja) | 液晶表示装置とその駆動方法 | |
| JPH1097228A (ja) | 液晶表示装置 | |
| JPH11191625A (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080629 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |