JP2002252353A - 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置 - Google Patents

薄膜トランジスタおよびアクティブマトリクス型液晶表示装置

Info

Publication number
JP2002252353A
JP2002252353A JP2001049982A JP2001049982A JP2002252353A JP 2002252353 A JP2002252353 A JP 2002252353A JP 2001049982 A JP2001049982 A JP 2001049982A JP 2001049982 A JP2001049982 A JP 2001049982A JP 2002252353 A JP2002252353 A JP 2002252353A
Authority
JP
Japan
Prior art keywords
electrode
thin film
film transistor
gate insulating
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001049982A
Other languages
English (en)
Inventor
Masahiko Ando
正彦 安藤
Masahiro Kawasaki
昌宏 川崎
Masatoshi Wakagi
政利 若木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001049982A priority Critical patent/JP2002252353A/ja
Priority to US09/949,846 priority patent/US20020117719A1/en
Publication of JP2002252353A publication Critical patent/JP2002252353A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】 【課題】 安定なスイッチング動作を行うこと。 【解決手段】 半導体層１５に隣接する第２のゲート絶
縁層１４として酸化シリコンを用い、この酸化シリコン
の膜厚を０．５〜３．０ｎｍとし、ドレイン電極１８お
よびソース電極１７に対してゲート電極１２に負のスト
レス電圧が印加されたときに、動作しきい電圧が減少特
性を示してなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびアクティブマトリクス型液晶表示装置に係り、特
に、エンハンスメント型のスイッチング特性を有するス
イッチング素子として用いるに好適な薄膜トランジスタ
およびこの薄膜トランジスタを用いたアクティブマトリ
クス型液晶表示装置に関する。
【０００２】
【従来の技術】一般に、アクティブマトリクス型液晶表
示装置においては、表示部や駆動部にスイッチング素子
として薄膜トランジスタが多く採用されている。薄膜ト
ランジスタは、ドレイン電極・ソース電極に一定電圧が
印加された状態でゲート電圧を増加していくと、ゲート
電圧がある値以上でドレイン・ソース間を流れる電流の
値が急峻に約６桁以上増加する、所謂スイッチング動作
を示す。このときのゲート電圧は動作しきい電圧Ｖｔｈ
と呼ばれている。
【０００３】従来の薄膜トランジスタにおいては、Ｖｔ
ｈは約０Ｖ±２Ｖの範囲にあり、ゲート電圧がＶｔｈ以
上ではドレイン電極・ソース電極間の電流値（オン電
流）が高くオン状態を示し、ゲート電圧がＶｔｈ以下の
ときにはドレイン電極・ソース電極間の電流値（オフ電
流）がオン状態よりも約６桁以上低いオフ状態を示す。
【０００４】これに対して、液晶の光学変調に要する液
晶駆動電圧の最大電圧以上のＶｔｈ、例えばＶｔｈ＝１
０Ｖ以上でスイッチ動作する、所謂エンハンスメント型
のスイッチング特性を有する薄膜トランジスタが提案さ
れている。
【０００５】この薄膜トランジスタをスイッチング素子
に用いたアクティブマトリクス型液晶表示装置として
は、例えば、本案出願人によるＩＰＳ（Ｉｎ Ｐｌａｎ
ｅ Ｓｗｉｔｃｈｉｎｇ）方式（横電界方式）のアクテ
ィブマトリクス型液晶表示装置（特願平１１−２８３８
３０号、以下、先行例と称する。）がある。
【０００６】ＩＰＳ方式の液晶表示装置においては、同
一の絶縁基板上に走査配線、信号配線、コモン配線を形
成し、２つの電極（画素電極とコモン電極）を櫛歯状に
形成し、一対の基板間に挿入された液晶に対して、各基
板とほぼ平行な電界を印加して液晶分子を基板と平行な
方向に駆動し、見る角度によって液晶分子の形が変わら
ないようにすることで、従来の液晶表示装置と比較して
広視野角であって、直視型モニタとして用いるのに最適
な構成が採用されている。
【０００７】ところが、ＩＰＳ方式の液晶表示装置にお
いては、不透明な電極を櫛歯状に形成するため、入射光
の一部が画素電極によって遮蔽され、光を透過できる開
口面積が小さく、表示画面が暗くなる。このため、表示
画面を明るくするためにバックライトを用いているの
で、消費電力が大きくなる。そこで、先行例において
は、特開平８−６２５７８号公報に記載されているよう
に、コモン電極に外部から電圧を供給するコモン配線の
役割を、走査配線に兼用させることにより、コモン配線
を省略し、ＩＰＳ方式の開口面積を大きくしたコモン配
線レスＩＰＳ方式を採用し、高輝度、低消費電力のＩＰ
Ｓ方式によるアクティブマトリクス型液晶表示装置を実
現している。
【０００８】上記ＩＰＳ方式によるアクティブマトリク
ス型液晶表示装置においては、エンハンスメント型のス
イッチング特性を示す薄膜トランジスタとして、絶縁基
板上にゲート電極、ゲート絶縁膜、半導体層、ドレイン
電極、ソース電極および保護絶縁膜が順次積層され、ゲ
ート絶縁膜のうち半導体層との隣接部分（隣接領域）に
酸化シリコンが形成されたものが用いられている。この
場合、隣接部分の酸化シリコンは、シリコンに対する酸
素の組成比が１．７以上であって、ＳｉＨ４とＮ２Ｏと
の混合ガスを用いたプラズマ化学気相成長法（ＣＶＤ）
で膜厚が約１０ｎｍに形成されている。
【０００９】
【発明が解決しようとする課題】薄膜トランジスタをア
クティブマトリクス型液晶表示装置に採用するに際し
て、窒化シリコンからなるゲート絶縁膜とシリコンから
なる半導体層とが相隣接する従来の薄膜トランジスタ
と、ゲート絶縁膜のうち半導体層との隣接部分に酸化シ
リコンが形成された先行例の薄膜トランジスタについて
Ｖｔｈのストレス電圧依存性を測定したところ、図３に
示すような結果が得られた。図３は、薄膜トランジスタ
のドレイン電極・ソース電極に対して０Ｖの電圧を印加
し、ゲート電圧に正および負のストレス電圧を１０００
秒間印加したときのＶｔｈのストレス電圧依存性を示
す。
【００１０】図３において、従来の薄膜トランジスタ
は、ゲート絶縁膜に酸化シリコンが含まれていないた
め、特性Ａに示すように、約±５０Ｖの印加電圧の範囲
でＶｔｈはほぼ一定値に保たれ、それ以上の印加電圧で
はストレス電圧の極性に一致した方向にＶｔｈがシフト
していることが分かる。
【００１１】これに対して、先行例の薄膜トランジスタ
においては、特性Ｂに示すように、負のストレス電圧に
対してＶｔｈが一定に保たれる電圧範囲がほとんどな
く、Ｖｔｈが零または負のストレス電圧の増加に伴って
単調増加していることが分かる。Ｖｔｈがストレス電圧
の増加に伴って単調増加することは、液晶表示中にＶｔ
ｈが増加することに繋がり、液晶表示中にＶｔｈが増加
すると、液晶に対する印加電圧が不十分になり、表示輝
度が低下することがある。なお、Ｖｔｈが不安定となる
現象は、例えば、Ｊ．Ｈ．Ｋｉｍ．Ｅｔ ａｌ．，Ｊ．
Ａｐｐｌ．Ｐｈｙｓ．７６，７６０１（１９９４）に記
載されているように、ゲート絶縁膜のうち半導体層との
隣接部分に酸化シリコンを用いた薄膜トランジスタで
は、一般的に生じる問題と考えられる。
【００１２】またゲート絶縁膜を加工するに際して、一
般的に、ゲート絶縁膜の加工には、ＳＦ６などのフッ素
系ガスを用いたドライエッチングが用いられ、窒化シリ
コン単層からなるゲート絶縁膜を加工・除去する場合、
例えば、ゲート絶縁膜を貫通する加工穴を形成する場
合、加工穴の全域において、加工穴の端面と基板面との
成す角度が９０度未満となる順テーパ形状の加工が要求
されている。
【００１３】ところが、ゲート絶縁膜が窒化シリコンと
酸化シリコンで形成され、窒化シリコン上に酸化シリコ
ンが配置されたゲート絶縁膜の一部をエッチングによっ
て加工・除去する場合、エッチング速度が窒化シリコン
よりも酸化シリコンの方が遅いため、エッチング速度の
遅い酸化シリコンが窒化シリコン上に庇状に突き出さ
れ、加工穴の端面と基板面との成す角度が９０度以上と
なって、加工穴の一部が逆テーパ形状に形成される。加
工穴の一部に逆テーパ形状部が形成されると、ゲート絶
縁膜に形成された加工穴を介してゲート電極または走査
配線とゲート絶縁膜の上部に形成された金属薄膜とを接
続し、加工穴内に金属層を挿入する際、逆テーパ形状部
によって金属薄膜に亀裂が入り、電気的接続を十分に取
れないことがある。
【００１４】本発明の課題は、安定なスイッチング動作
を行うことができる薄膜トランジスタとその製造方法お
よびその薄膜トランジスタを用いたアクティブマトリク
ス型液晶表示装置を提供することにある。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、絶縁基板上に、ゲート電極、ゲート絶縁
層、半導体層、ドレイン電極、ソース電極及び保護絶縁
層が順次積層され、前記ゲート絶縁層のうち前記半導体
層との隣接部分が酸化膜で構成され、前記ドレイン電極
及びソース電極に対して前記ゲート電極に負のストレス
電圧が印加されたときに、動作しきい電圧が減少してな
る薄膜トランジスタを構成したものである。
【００１６】前記薄膜トランジスタを構成するに際して
は、以下の要素を付加することができる。
【００１７】（１）前記ゲート電極に負のストレス電圧
を印加する条件を解除したときの動作しきい電圧は液晶
駆動電圧以上である。
【００１８】（２）前記ゲート絶縁層の前記半導体層と
の隣接部分は膜厚０．５ｎｍ以上３ｎｍ以下のシリコン
酸化膜で構成されてなる。
【００１９】（３）前記シリコン酸化膜は、シリコンに
対する酸素の組成比が１．７以上である。
【００２０】また、本発明は、絶縁基板上に、ゲート電
極、ゲート絶縁層、半導体層、ドレイン電極、ソース電
極及び保護絶縁層が順次積層され、前記ゲート絶縁層の
うち前記半導体層との隣接部分が酸化膜で構成され、前
記ゲート絶縁層の前記半導体層との隣接部分は膜厚０．
５ｎｍ以上３ｎｍ以下のシリコン酸化膜で構成されてな
る薄膜トランジスタを構成したものである。
【００２１】上記薄膜トランジスタの構成するに際して
は、シリコン酸化膜として、シリコンに対する酸素の組
成比が１．７以上のもので構成することができる。
【００２２】前記各薄膜トランジスタを構成するに際し
ては、以下の要素を付加することができる。
【００２３】（１）前記ゲート絶縁層には前記ゲート絶
縁層の一部を貫通する加工穴が形成され、前記加工穴は
前記絶縁基板となす角度が９０°未満で順テーパ形状に
形成され、前記加工穴内には金属層が挿入されてなる。
【００２４】また、本発明は、前記いずれかの薄膜トラ
ンジスタを製造するに際して、ゲート絶縁層として窒化
シリコンからなる第１のゲート絶縁層をプラズマ化学気
相成長法でゲート電極上に形成し、前記窒化シリコン表
面を酸素プラズマに晒して酸化して前記窒化シリコン上
にシリコン酸化膜による第２のゲート絶縁層を形成し、
前記シリコン酸化膜の上に半導体層としてシリコン半導
体膜をプラズマ化学気相成長法で形成する工程を、真空
を破らずに連続して実施することを特徴とする薄膜トラ
ンジスタの製造方法を採用したものである。
【００２５】前記した手段によれば、ゲート絶縁膜のう
ち半導体層との隣接部分が酸化膜で構成され、ドレイン
電極およびソース電極に対してゲート電極に負のストレ
ス電圧が印加されたときに動作しきい電圧が減少する特
性を示すため、スイッチング動作を安定に行うことがで
きる。
【００２６】また、ゲート絶縁膜のうち半導体層との隣
接部分が酸化膜で構成され、ゲート絶縁膜の半導体層と
の隣接部分が膜厚０．５ｎｍ以上で３ｎｍ以下のシリコ
ン酸化膜で構成されているため、ドレイン電極およびソ
ース電極に対してゲート電極に負のストレス電圧が印加
されたときには動作しきい電圧が減少する特性を示すた
め、安定したスイッチング動作を行うことができる。す
なわち、ゲート電極に負のストレス電圧を印加する条件
を解除したときの動作しきい電圧として、ゲート電極に
液晶駆動電圧以上、例えば１０Ｖ以上の電圧が印加され
たときに安定したスイッチング動作を行うことができ
る。
【００２７】また、ゲート絶縁膜のうち半導体層との隣
接部分は膜厚０．５ｎｍ以上で３ｎｍ以下のシリコン酸
化膜で構成されているため、ゲート絶縁膜に加工穴を形
成する場合、加工穴として、加工穴と絶縁基板との成す
角度が９０度未満であって順テーパ形状のものも形成す
ることができ、加工穴を介して、ゲート電極または走査
電極とゲート絶縁膜の上部に形成された金属薄膜とを金
属層を介して形成する場合でも、金属薄膜に亀裂が入る
ことなく、電気的接続を十分に取ることができる。
【００２８】前記薄膜トランジスタをスイッチング素子
として表示装置に用いるに際しては、表示部または駆動
部にスイッチング素子を備えてなるアクティブマトリク
ス型表示装置に用いることができる。
【００２９】また、スイッチング素子を有するアクティ
ブマトリクス型液晶表示装置に前記薄膜トランジスタを
用いるに際しては、以下の機能を有するアクティブマト
リクス型表示装置が望ましい。
【００３０】（１）少なくとも一方が透明な一対の基板
と、この一対の基板に挟持された液晶層とを備え、前記
一対の基板のうち一方の基板には、複数の走査配線と複
数の信号配線がマトリクス状に形成されているととも
に、前記各走査配線と前記各信号配線とが互いに交差す
る交差部位近傍にスイッチング素子と画素電極および一
組のコモン電極がそれぞれ形成され、前記各スイッチン
グ素子のゲート電極が前記いずれかの走査配線に接続さ
れ、前記各スイッチング素子のドレイン電極が前記いず
れかの信号配線に接続され、前記各スイッチング素子の
ソース電極がそれぞれ画素電極に接続され、前記各一組
のコモン電極は、前記各走査配線に接続されて前記画素
電極間に配置され、一方のコモン電極と他方のコモン電
極との間に前記各基板に平行な電界を形成してなるアク
ティブマトリクス型液晶表示装置。
【００３１】（２）少なくとも一方が透明な一対の基板
と、この一対の基板に挟持された液晶層とを備え、前記
一対の基板のうち一方の基板には、複数の走査配線と複
数の信号配線がマトリクス状に形成されているととも
に、前記各走査配線と前記各信号配線とが互いに交差す
る交差部位近傍にスイッチング素子と画素電極がそれぞ
れ形成され、前記各スイッチング素子のゲート電極が前
記いずれかの走査配線に接続され、前記各スイッチング
素子のドレイン電極が前記いずれかの信号配線に接続さ
れ、前記各スイッチング素子のソース電極がそれぞれ画
素電極に接続され、前記各画素電極は前記いずれかの各
走査配線に接続され、前記一対の基板のうち他方の基板
にコモン電極が形成され、前記各画素電極と前記コモン
電極との間に前記一対の基板に対して垂直な電界が形成
され、前記コモン電極には基準電圧が印加され、前記各
画素電極には前記基準電圧に対して極性が正負に変化す
る液晶駆動電圧が印加されてなるアクティブマトリクス
型液晶表示装置。
【００３２】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は本発明の一実施形態を示す
薄膜トランジスタの断面図である。図１において、本実
施形態における薄膜トランジスタは、ゲート電極に対し
てソース電極・ドレイン電極が上部に位置する所謂逆ス
タガ構造に形成されており、ガラス基板１１上に薄膜ト
ランジスタの各要素が積層されている。すなわち、ガラ
ス基板１１上には、Ｃｒからなるゲート電極１２、窒化
シリコンからなる第１のゲート絶縁層（ゲート絶縁膜）
１３、酸化シリコンからなる第２のゲート絶縁層（ゲー
ト絶縁膜）１４、アモルファスシリコンからなる半導体
層１５、リンがドープされたｎ＋型アモルファスシリコ
ンからなるコンタクト層１６、Ｃｒからなるソース電極
１７およびドレイン電極１８、酸化シリコンからなる保
護性絶縁層（保護性絶縁膜）１９が順次積層（形成）さ
れている。
【００３３】ゲート絶縁層のうち第２の絶縁層１４は、
半導体層１５との隣接部分（隣接領域）に形成された酸
化膜として、例えば、膜厚０．５ｎｍ以上で３ｎｍ以下
のシリコン酸化膜で構成されており、ドレイン電極１８
およびソース電極１７に対して、０Ｖの電圧が印加さ
れ、ゲート電極１２に負のストレス電圧が印加されたと
きに、動作しきい電圧が減少する特性を示すように構成
されている。
【００３４】次に、上記構成による薄膜トランジスタの
特性を説明するに先立って、以下、薄膜トランジスタの
製造方法について説明する。
【００３５】薄膜トランジスタを製造するに際しては、
まず、コーニング１７３７によるガラス基板１１上に厚
さ約１２０ｎｍのＣｒ膜をスパッタリング法によって形
成する。このあと、ガラス基板１１上のＣｒ膜をフォト
エッチングによりパターニングしてゲート電極１２を形
成する。次に、プラズマ化学気相成長（ＣＶＤ）法を用
いて、以下のように薄膜を順次形成する。
【００３６】まず、ＳｉＨ４、ＮＨ３、Ｎ２などの混合
ガスを用いて厚さ３００ｎｍの窒化シリコン膜からなる
第１のゲート絶縁層１３を形成する。このあと、窒化シ
リコン膜表面をＯ２プラズマに１００秒間晒すことによ
り、第１のゲート絶縁層１３の上に厚さ約１ｎｍの酸化
シリコン膜からなる第２のゲート絶縁層１４を形成す
る。
【００３７】次に、第２のゲート絶縁層１４の上に、Ｓ
ｉＨ４およびＨ２の混合ガスを用いて厚さ約１５０ｎｍ
のアモルファスシリコン膜を、ＳｉＨ４、ＰＨ３の混合
ガスを用いて厚さ約３０ｎｍのｎ＋型アモルファスシリ
コン膜を順次形成する。これら薄膜を形成するに際して
は、真空を破らずに連続して行うことが望ましい。
【００３８】さらに、フォトエッチングによりｎ＋型ア
モルファスシリコン膜とアモルファスシリコン膜を同時
に島状に加工して半導体層１５を形成する。この半導体
層１５の上に、スパッタリング法を用いて形成した厚さ
約１２０ｎｍのＣｒ膜を、フォトエッチングによりパタ
ーニングして、ソース電極１７およびドレイン電極１８
を形成する。
【００３９】このあと、ソース電極１７とドレイン電極
１８との間のｎ＋型アモルファスシリコン膜をエッチン
グによって除去することにより、ソース電極１７および
ドレイン電極１８と半導体層１５との間にコンタクト層
１６を形成する。
【００４０】次に、半導体層１５、ソース電極１７及び
ドレイン電極１８の上に、例えば、ＳｉＨ４とＮ２Ｏと
の混合ガスを用いたプラズマＣＶＤ法によって堆積した
厚さ約３００ｎｍの酸化シリコン膜をフォトエッチング
によりパターン加工して保護性絶縁層１９を形成する。
つまりこれにより逆スタガ構造の薄膜トランジスタが完
成する。
【００４１】上記薄膜トランジスタを構成するに際して
は、液晶の光学変調に要する液晶駆動電圧の最大電圧以
上のＶｔｈ＝１０Ｖ以上でスイッチング動作する所謂エ
ンハンスメント型のスイッチング特性を示す薄膜トラン
ジスタとして、ゲート絶縁層１４および保護性絶縁層１
９に用いる酸化シリコン（シリコン酸化膜）ＳｉＯｘの
組成比ｘ（シリコンに対する酸素の組成比）は共に１．
７以上に設定されている。
【００４２】次に、本発明に係る薄膜トランジスタのド
レイン電流のゲート電圧依存性（Ｉｄ−Ｖｇ特性）を測
定したところ、図２に示すような測定結果が得られた。
【００４３】図２において、ドレイン電流が１×１０
−１２Ａとなるゲート電圧で定義される動作しきい電圧
Ｖｔｈは、ゲート絶縁膜に酸化シリコン膜がない従来の
薄膜トランジスタでは約１Ｖであるのに対して、アモル
ファスシリコンからなる半導体層１５に酸化シリコン膜
が隣接する本発明に係る薄膜トランジスタでは１０Ｖで
あり、目的とするエンハンスメント型のスイッチング特
性を示していることが分かる。
【００４４】次に、動作しきい電圧Ｖｔｈのゲートスト
レス電圧依存性を測定したところ、図３に示すような測
定結果が得られた。ゲートストレス電圧依存性を測定す
るに際しては、薄膜トランジスタのドレイン電極および
ソース電極に対する印加電圧は０Ｖ、ゲート電極にはス
トレス電圧を１０００秒間印加した。
【００４５】図３において、ゲート絶縁層に酸化シリコ
ンがない従来構造の薄膜トランジスタは特性Ａで示すよ
うに、ゲートストレス電圧印加前のＶｔｈは１Ｖであ
り、約±５０Ｖのストレス電圧に対してはＶｔｈはほと
んどシフトしていない。ただし、５０Ｖ以上のストレス
電圧に対しては、ストレス電圧の極性に一致した方向に
Ｖｔｈがシフトしている。
【００４６】一方、ゲート絶縁層に酸化シリコン膜を用
い、このシリコン膜の膜厚を１０ｎｍとした先行例の場
合には、特性Ｂで示すように、ゲートストレス電圧印加
前のＶｔｈは１０Ｖと所望のエンハンスメント型のスイ
ッチング特性を示しており、正のストレス電圧に対して
は、Ｖｔｈの安定性は従来構造のものと同等である。し
かし、負のストレス電圧に対してはＶｔｈが一定に保た
れる電圧範囲がほとんどなく、正または負のストレス電
圧の増加に伴ってＶｔｈが急激に単調増加している。す
なわち、先行例のものは、エンハンスメント型のスイッ
チング特性を示しているが、液晶表示中にＶｔｈが増加
すると、液晶に対する印加電圧が不十分になり、表示輝
度が低下する。
【００４７】これに対して、本発明に係る薄膜トランジ
スタは、特性Ｃで示すように、絶縁層のうち第２のゲー
ト層１４が厚さ１ｎｍの酸化シリコン膜で形成されてい
るため、−５０Ｖ以上まで負のストレス電圧に対してＶ
ｔｈがほとんど変化せず、−７０Ｖ以上のストレス電圧
に対してＶｔｈがストレス電圧の極性に一致して負方向
に減少する特性を示している。これは、酸化シリコンの
薄膜化によるＶｔｈ安定化の効果を示している。
【００４８】従って、本発明に係る薄膜トランジスタを
アクティブマトリクス型液晶表示装置のスイッチング素
子として用いたときに、液晶表示中にＶｔｈが増加して
も、液晶に対する印加電圧を十分に確保することがで
き、表示輝度が低下するのを抑制することができる。
【００４９】次に、第２のゲート絶縁層１４の膜厚を
０．５ｎｍ以上で３ｎｍ以下のシリコン酸化膜で形成す
る根拠を図４に示すＶｔｈおよびＶｔｈシフト量の酸化
シリコン膜厚依存性にしたがって説明する。この場合、
ゲートストレス電圧の印加条件は、−１０Ｖ、１０００
秒、酸化シリコンＳｉＯｘの組成比ｘは１．７以上であ
る。
【００５０】図４から、Ｖｔｈは酸化シリコン膜厚の増
加に伴って急激に増加したあと飽和する傾向にあり、１
０Ｖ以上のＶｔｈを得るには、酸化シリコン膜の膜厚と
して約０．５ｎｍ以上必要であることが分かる。また、
シリコン酸化膜の膜厚が約３．０ｎｍ以上では、Ｖｔｈ
シフト量が０．５Ｖを超えて急激に増加し、Ｖｔｈが不
安定化する。
【００５１】したがって、安定なエンハンスメント型の
スイッチング特性を得るには、半導体層１５に隣接する
酸化シリコン（第２ゲート層１４）の膜厚を約０．５ｎ
ｍ以上で３．０ｎｍ以下にする必要があることが分か
る。
【００５２】上述したように、第２ゲート層１４の膜厚
を０．５ｎｍ以上で３．０ｎｍ以下とすることで安定な
高Ｖｔｈ特性が得られるが、その理由について以下に考
察する。
【００５３】一般に、ゲートストレス電圧に対する薄膜
トランジスタのＶｔｈシフトは、例えば、Ｒ、Ｂ、Ｗｅ
ｈｒｓｐｏｈｎ ｅｔ ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．８７，１４４（２０００）に記載されているよう
に、ゲート絶縁層への電荷注入とアモルファスシリコン
半導体層の欠陥生成が原因であることが知られている。
すなわち、負のストレス電圧に対してＶｔｈが増加する
のは、アモルファスシリコンの欠陥生成が原因で、Ｖｔ
ｈの減少はゲート絶縁膜への電荷の注入が原因で発生す
る。
【００５４】したがって、図３で示したように、負のス
トレス電圧に対するＶｔｈのシフトの原因は、酸化シリ
コンの膜厚が１０ｎｍではアモルファスシリコン膜の欠
陥生成であり、酸化シリコンなしのゲート絶縁膜への電
荷注入であることが分かる。
【００５５】一方、本発明に係る薄膜トランジスタのよ
うに、酸化シリコンの膜厚が０．５〜３．０ｎｍの範囲
のものは、Ｖｔｈシフトが抑制されることが分かる。す
なわち、図３の特性Ｃで示すように、Ｖｔｈの増加が低
減する一方で比較的高いストレス電圧に対してＶｔｈが
減少するようになり、ゲート絶縁膜１４への電荷注入は
生じやすくなるとともに、アモルファスシリコン膜の欠
陥生成が抑制され、その結果としてＶｔｈシフトが抑制
されるためである。
【００５６】次に、窒化シリコン／酸化シリコン積層膜
の電荷注入量の酸化シリコン膜厚依存特性を測定したと
ころ図５に示すような測定結果が得られた。この測定に
おいては、窒化シリコンの膜厚を３００ｎｍ一定とし、
積層膜を金属電極で挟んだＭＩＭ（Ｍｅｔａｌ Ｉｓｕ
ｌａｔｏｒ Ｍｅｔａｌ）素子において、酸化シリコン
に接する金属電極に−１０Ｖのストレス電圧を１０００
秒間印加し、酸化シリコン膜厚に対する電荷注入量を測
定した。
【００５７】図５において、酸化膜厚ｘを変化させる過
程で、酸化膜厚ｘを、Ｖｔｈが安定化する３ｎｍ以下に
すると、電荷注入量が急激に増加し、窒化シリコン単層
膜とほぼ等しくなる。これは、膜厚３ｎｍ以下では量子
力学効果で電荷が酸化シリコン膜を貫通（トンネル効
果）し、酸化膜が電荷注入障壁として機能しなくなるた
めと考えられる。
【００５８】また酸化シリコン膜の薄膜化に伴って絶縁
膜への電荷注入量が増加するとともに、アモルファスシ
リコンの欠陥生成が抑制されて、Ｖｔｈシフトが抑制さ
れる理由は、以下のように考えられる。
【００５９】絶縁膜への電荷注入が生じると、注入電荷
による内部電圧がゲートストレス電圧と相殺され、アモ
ルファスシリコン膜に印加される実効的なストレス電圧
が減少し、欠陥生成が抑制される。このとき、酸化シリ
コン膜が１０ｎｍと厚い場合は、電荷注入が起きず、ス
トレス電圧がアモルファスシリコン膜に印加されて欠陥
生成が起きる。一方、酸化シリコン膜が３ｎｍ以下まで
薄くなるとトンネル効果によって電荷注入が生じ、スト
レス電圧が緩和してアモルファスシリコンへの欠陥生成
が抑制される。
【００６０】一方、図４に示すように、酸化シリコンの
膜厚が０．５ｎｍ以上では膜厚によらずＶｔｈが一定値
を示すことから、Ｖｔｈは酸化シリコン膜厚ではなく、
酸化シリコンとアモルファスシリコンとの界面で決まる
と考えられる。このため、Ｖｔｈ＝１０Ｖ以上となる定
常的な界面を得るために必要な酸化シリコン膜の最小膜
厚は約０．５ｎｍである。
【００６１】なお、本実施形態では、酸化シリコン膜と
して、窒化シリコン膜表面をＯ２プラズマで酸化して形
成したものについて述べたが、酸化シリコン膜として、
ＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマ化学気
相成長法で形成した酸化シリコンでは、高Ｖｔｈ特性お
よびその安定性を両立することができない。
【００６２】すなわち、Ｖｔｈが安定な膜厚０．５〜
３．ｎｍではＶｔｈが１０Ｖ未満となる一方、Ｖｔｈ＝
１０Ｖ以上が得られる膜厚５ｎｍ以上では、負のゲート
ストレス電圧に対してＶｔｈが不安定化する。これは、
Ｏ２プラズマによる酸化速度０．０１ｎｍ／ｓに対し
て、プラズマ化学気相成長法を用いた酸化膜形成速度は
０．１ｎｍ／ｓと約１桁大きく、Ｖｔｈ＝１０Ｖ以上と
なる定常的な界面を形成するためには、酸化シリコン膜
厚として最低でも約５ｎｍ必要となる。しかし、この厚
さでは、ゲート絶縁膜への電荷注入が抑制されるため、
ストレス電圧が緩和されず、アモルファスシリコンの欠
陥性が促進され、Ｖｔｈが不安定化する。
【００６３】次に、本発明に係る薄膜トランジスタのゲ
ート絶縁膜の一部を加工・除去して加工穴を形成し、こ
の加工穴に関して、ゲート絶縁膜の上下に配置された金
属薄膜を、金属層を介して接続した場合の、接続不良個
数の酸化膜厚依存性を測定したところ、図６に示すよう
な特性結果が得られた。この測定では、接続した金属間
の抵抗値がある基準値以上の値を示す場合には接続不良
とした。
【００６４】図６から、酸化膜厚が３ｎｍ以上では接続
不良数が急激に増加していることが分かる。この原因を
究明するために、接続部の断面を走査電子顕微鏡で観察
したところ、酸化膜厚が３ｎｍ以上では、窒化シリコン
より加工速度が小さい酸化シリコンが窒化シリコン上に
庇状に突き出してしまい、逆テーパ形状となったゲート
絶縁膜の端部で金属薄膜が破断するためであることが分
かった。
【００６５】一方、酸化膜厚３ｎｍ以下では、加工速度
の大小によらず、酸化シリコン／窒化シリコンからなる
ゲート絶縁膜は、ゲート絶縁膜にその一部を貫通する加
工穴を形成した場合、加工穴は絶縁基板との成す角度が
９０度未満で順テーパ形状に形成されるため、金属薄膜
は破断することなく、接続されていることが確認され
た。
【００６６】したがって、ゲート絶縁膜の順テーパ形状
を確保するためにも、酸化膜の膜厚を３ｎｍ以下にする
必要があることが分かる。この場合、ゲート絶縁膜に形
成された加工穴を介して、ゲート電極または走査電極と
ゲート絶縁膜の上部に形成された金属薄膜とを金属層を
介して接続した際に、金属薄膜に亀裂が入ることなく、
電気的接続を十分に取ることができる。
【００６７】以上のように、本実施形態によれば、第２
のゲート絶縁層１４の膜厚を０．５〜３ｎｍのシリコン
酸化膜で構成し、ドレイン電極およびソース電極に対し
てゲート電極に負のストレス電圧が印加されたときに、
動作しきい電圧が減少する特性を示すようにしたため、
安定したスイッチング特性を示す薄膜トランジスタを実
現することができる。
【００６８】また、本実施形態による薄膜トランジスタ
によれば、ゲート電極に負のストレス電圧を印加する条
件を解除したときの動作しきい電圧として液晶駆動電圧
以上であって、例えば、１０Ｖ以上の電圧を確保するこ
とができる。
【００６９】本実施形態における薄膜トランジスタをア
クティブマトリクス型表示装置に用いるに際しては、表
示部または駆動部のスイッチング素子として用いること
ができる。
【００７０】また、本実施形態における薄膜トランジス
タをスイッチング素子として用いるに際しては、以下の
機能を有するアクティブマトリクス型液晶表示装置に本
実施形態における薄膜トランジスタを適用することがで
きる。
【００７１】例えば、コモン配線レス方式のＩＰＳ方式
によるアクティブマトリクス型液晶表示装置に用いるこ
とができる。
【００７２】具体的には、少なくとも一方が透明な一対
の基板と、この一対の基板に挟持された液晶層とを備
え、前記一対の基板のうち一方の基板には、複数の走査
配線と複数の信号配線がマトリクス状に形成されている
とともに、前記各走査配線と前記各信号配線とが互いに
交差する交差部位近傍にスイッチング素子と画素電極お
よび一組のコモン電極がそれぞれ形成され、前記各スイ
ッチング素子のゲート電極が前記いずれかの走査配線に
接続され、前記各スイッチング素子のドレイン電極が前
記いずれかの信号配線に接続され、前記各スイッチング
素子のソース電極がそれぞれ画素電極に接続され、前記
各一組のコモン電極は、前記各走査配線に接続されて前
記画素電極間に配置され、一方のコモン電極と他方のコ
モン電極との間に前記各基板に平行な電界を形成してな
るアクティブマトリクス型液晶表示装置。
【００７３】また、ＴＮ液晶用いた縦電界方式によるア
クティブマトリクス型液晶表示装置に用いることができ
る。
【００７４】具体的には、少なくとも一方が透明な一対
の基板と、この一対の基板に挟持された液晶層とを備
え、前記一対の基板のうち一方の基板には、複数の走査
配線と複数の信号配線がマトリクス状に形成されている
とともに、前記各走査配線と前記各信号配線とが互いに
交差する交差部位近傍にスイッチング素子と画素電極が
それぞれ形成され、前記各スイッチング素子のゲート電
極が前記いずれかの走査配線に接続され、前記各スイッ
チング素子のドレイン電極が前記いずれかの信号配線に
接続され、前記各スイッチング素子のソース電極がそれ
ぞれ画素電極に接続され、前記各画素電極は前記いずれ
かの各走査配線に接続され、前記一対の基板のうち他方
の基板にコモン電極が形成され、前記各画素電極と前記
コモン電極との間に前記一対の基板に対して垂直な電界
が形成され、前記コモン電極には基準電圧が印加され、
前記各画素電極には前記基準電圧に対して極性が正負に
変化する液晶駆動電圧が印加されてなるアクティブマト
リクス型液晶表示装置。
【００７５】本発明に係る薄膜トランジスタをアクティ
ブマトリクス型液晶表示装置に採用することで、液晶表
示装置の低消費電力化および生産性の向上に寄与するこ
とができる。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
ゲート絶縁膜のうち半導体層との隣接部分が酸化膜で構
成され、ドレイン電極およびソース電極に対してゲート
電極に負のストレス電圧が印加されたときに動作しきい
電圧が減少する特性を示すようにしたため、スイッチン
グ動作を安定に行うことができる。
【００７７】また、本発明によれば、液晶表示装置の低
消費電力化および生産性の向上に寄与することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す薄膜トランジスタの
縦断面図である。
【図２】薄膜トランジスタのＩｄ−Ｖｇ特性を示す特性
図である。
【図３】薄膜トランジスタの動作しきい電圧のゲートス
トレス電圧依存性を示す特性図である。
【図４】薄膜トランジスタにおけるＶｔｈおよびＶｔｈ
シフト量の酸化シリコン膜厚依存性を示す特性図であ
る。
【図５】薄膜トランジスタにおけるゲート絶縁膜電荷注
入量の酸化膜厚依存性を示す特性図である。
【図６】薄膜トランジスタにおける接続不良個数の酸化
膜厚依存性を示す特性図である。
【符号の説明】
１１ ガラス基板 １２ ゲート電極 １３ 第１のゲート絶縁層 １４ 第２のゲート絶縁層 １５ 半導体層 １６ コンタクト層 １７ ソース電極（画素電極） １８ ドレイン電極（信号配線） １９ 保護性絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｔ (72)発明者 若木 政利 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H092 JA26 JA36 KA12 MA08 MA19 NA22 NA26 NA27 5C094 AA22 AA53 BA03 BA43 CA19 DA15 EA04 EA07 JA01 JA08 JA09 5F110 AA08 AA09 AA16 BB02 CC07 DD02 EE04 EE44 FF02 FF03 FF09 FF12 FF25 FF30 FF36 GG02 GG15 GG24 GG45 HK04 HK09 HK16 HK21 HK25 HK33 HK35 NN04 NN23 NN35 QQ09

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板上に、ゲート電極、ゲート絶縁
    層、半導体層、ドレイン電極、ソース電極及び保護絶縁
    層が順次積層され、前記ゲート絶縁層のうち前記半導体
    層との隣接部分が酸化膜で構成され、前記ドレイン電極
    及びソース電極に対して前記ゲート電極に負のストレス
    電圧が印加されたときに、動作しきい電圧が減少してな
    る薄膜トランジスタ。
  2. 【請求項２】 請求項１に記載の薄膜トランジスタにお
    いて、前記ゲート電極に負のストレス電圧を印加する条
    件を解除したときの動作しきい電圧は液晶駆動電圧以上
    であることを特徴とする薄膜トランジスタ。
  3. 【請求項３】 請求項１または２に記載の薄膜トランジ
    スタにおいて、前記ゲート絶縁層の前記半導体層との隣
    接部分は膜厚０．５ｎｍ以上３ｎｍ以下のシリコン酸化
    膜で構成されてなることを特徴とする薄膜トランジス
    タ。
  4. 【請求項４】 絶縁基板上に、ゲート電極、ゲート絶縁
    層、半導体層、ドレイン電極、ソース電極及び保護絶縁
    層が順次積層され、前記ゲート絶縁層のうち前記半導体
    層との隣接部分が酸化膜で構成され、前記ゲート絶縁層
    の前記半導体層との隣接部分は膜厚０．５ｎｍ以上３ｎ
    ｍ以下のシリコン酸化膜で構成されてなる薄膜トランジ
    スタ。
  5. 【請求項５】 請求項３または４に記載の薄膜トランジ
    スタにおいて、前記シリコン酸化膜は、シリコンに対す
    る酸素の組成比が１．７以上であることを特徴とする薄
    膜トランジスタ。
  6. 【請求項６】 請求項１、２、３、４または５のうちい
    ずれか１項に記載の薄膜トランジスタにおいて、前記ゲ
    ート絶縁層には前記ゲート絶縁層の一部を貫通する加工
    穴が形成され、前記加工穴は前記絶縁基板となす角度が
    ９０°未満で順テーパ形状に形成され、前記加工穴内に
    は金属層が挿入されてなることを特徴とする薄膜トラン
    ジスタ。
  7. 【請求項７】 請求項１、２、３、４、５または６のう
    ちいずれか１項に記載の薄膜トランジスタを製造するに
    際して、ゲート絶縁層として窒化シリコンからなる第１
    のゲート絶縁層をプラズマ化学気相成長法でゲート電極
    上に形成し、前記窒化シリコン表面を酸素プラズマに晒
    して酸化して前記窒化シリコン上にシリコン酸化膜によ
    る第２のゲート絶縁層を形成し、前記シリコン酸化膜の
    上に半導体層としてシリコン半導体膜をプラズマ化学気
    相成長法で形成する工程を、真空を破らずに連続して実
    施することを特徴とする薄膜トランジスタの製造方法。
  8. 【請求項８】 表示部または駆動部にスイッチング素子
    を備えてなるアクティブマトリクス型表示装置におい
    て、前記スイッチング素子として、請求項１〜６のうち
    いずれか１項に記載の薄膜トランジスタを備えてなるこ
    とを特徴とするアクティブマトリクス型表示装置。
  9. 【請求項９】 少なくとも一方が透明な一対の基板と、
    この一対の基板に挟持された液晶層とを備え、前記一対
    の基板のうち一方の基板には、複数の走査配線と複数の
    信号配線がマトリクス状に形成されているとともに、前
    記各走査配線と前記各信号配線とが互いに交差する交差
    部位近傍にスイッチング素子と画素電極および一組のコ
    モン電極がそれぞれ形成され、前記各スイッチング素子
    のゲート電極が前記いずれかの走査配線に接続され、前
    記各スイッチング素子のドレイン電極が前記いずれかの
    信号配線に接続され、前記各スイッチング素子のソース
    電極がそれぞれ画素電極に接続され、前記各一組のコモ
    ン電極は、前記各走査配線に接続されて前記画素電極間
    に配置され、一方のコモン電極と他方のコモン電極との
    間に前記各基板に平行な電界を形成してなるアクティブ
    マトリクス型液晶表示装置において、前記スイッチング
    素子として、請求項１〜６のうちいずれか１項に記載の
    薄膜トランジスタを備えてなることを特徴とするアクテ
    ィブマトリクス型液晶表示装置。
  10. 【請求項１０】 少なくとも一方が透明な一対の基板
    と、この一対の基板に挟持された液晶層とを備え、前記
    一対の基板のうち一方の基板には、複数の走査配線と複
    数の信号配線がマトリクス状に形成されているととも
    に、前記各走査配線と前記各信号配線とが互いに交差す
    る交差部位近傍にスイッチング素子と画素電極がそれぞ
    れ形成され、前記各スイッチング素子のゲート電極が前
    記いずれかの走査配線に接続され、前記各スイッチング
    素子のドレイン電極が前記いずれかの信号配線に接続さ
    れ、前記各スイッチング素子のソース電極がそれぞれ画
    素電極に接続され、前記各画素電極は前記いずれかの各
    走査配線に接続され、前記一対の基板のうち他方の基板
    にコモン電極が形成され、前記各画素電極と前記コモン
    電極との間に前記一対の基板に対して垂直な電界が形成
    され、前記コモン電極には基準電圧が印加され、前記各
    画素電極には前記基準電圧に対して極性が正負に変化す
    る液晶駆動電圧が印加されてなるアクティブマトリクス
    型液晶表示装置において、前記スイッチング素子とし
    て、請求項１〜６のうちいずれか１項に記載の薄膜トラ
    ンジスタを備えてなることを特徴とするアクティブマト
    リクス型液晶表示装置。
JP2001049982A 2001-02-26 2001-02-26 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置 Pending JP2002252353A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001049982A JP2002252353A (ja) 2001-02-26 2001-02-26 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
US09/949,846 US20020117719A1 (en) 2001-02-26 2001-09-12 Thin film transistor and active matrix type liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001049982A JP2002252353A (ja) 2001-02-26 2001-02-26 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置

Publications (1)

Publication Number Publication Date
JP2002252353A true JP2002252353A (ja) 2002-09-06

Family

ID=18911009

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001049982A Pending JP2002252353A (ja) 2001-02-26 2001-02-26 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置

Country Status (2)

Country Link
US (1) US20020117719A1 (ja)
JP (1) JP2002252353A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101239108B1 (ko) * 2006-07-10 2013-03-06 주성엔지니어링(주) 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터의 제조 방법
JP2020170148A (ja) * 2013-06-17 2020-10-15 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
US11264408B2 (en) 2013-06-17 2022-03-01 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1313181B1 (en) * 2001-11-19 2006-04-19 GSI Group Limited Crimped rod tube in a laser assembly
CN100353565C (zh) * 2004-12-13 2007-12-05 友达光电股份有限公司 薄膜晶体管元件及其制造方法
WO2009117438A2 (en) * 2008-03-20 2009-09-24 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
KR100975204B1 (ko) * 2008-08-04 2010-08-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TW201017888A (en) * 2008-10-22 2010-05-01 Au Optronics Corp Bottom-gate thin-film transistor and method for fabricating the same
CN101740631B (zh) * 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
US8344378B2 (en) 2009-06-26 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method for manufacturing the same
CN102640294B (zh) * 2009-09-24 2014-12-17 应用材料公司 将湿式处理用于源极-漏极金属蚀刻从而制造金属氧化物或金属氮氧化物tft的方法
US8840763B2 (en) * 2009-09-28 2014-09-23 Applied Materials, Inc. Methods for stable process in a reactive sputtering process using zinc or doped zinc target
KR102089200B1 (ko) 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101603768B1 (ko) * 2009-12-22 2016-03-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101830170B1 (ko) 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
CN116868701A (zh) * 2021-12-29 2023-10-10 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204989B2 (ja) * 1996-11-27 2001-09-04 株式会社日立製作所 アクティブマトリクス型液晶表示装置
US6010923A (en) * 1997-03-31 2000-01-04 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device utilizing annealed semiconductor layer as channel region
US6261881B1 (en) * 1998-08-21 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same
JP2001217423A (ja) * 2000-02-01 2001-08-10 Sony Corp 薄膜半導体装置及び表示装置とその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101239108B1 (ko) * 2006-07-10 2013-03-06 주성엔지니어링(주) 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터의 제조 방법
JP2020170148A (ja) * 2013-06-17 2020-10-15 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
US11264408B2 (en) 2013-06-17 2022-03-01 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same
JP7079803B2 (ja) 2013-06-17 2022-06-02 三星ディスプレイ株式會社 表示装置
US11916087B2 (en) 2013-06-17 2024-02-27 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same

Also Published As

Publication number Publication date
US20020117719A1 (en) 2002-08-29

Similar Documents

Publication Publication Date Title
JP2002252353A (ja) 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
KR100710120B1 (ko) 액티브 매트릭스형 액정 표시 장치
JP3238020B2 (ja) アクティブマトリクス表示装置の製造方法
US7259035B2 (en) Methods of forming thin-film transistor display devices
US5981972A (en) Actived matrix substrate having a transistor with multi-layered ohmic contact
JPH06148685A (ja) 液晶表示装置
JP2010135384A (ja) 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置
JPH08236775A (ja) 薄膜トランジスタおよびその製造方法
JP5042662B2 (ja) 液晶表示装置及びその製造方法
JPH01117068A (ja) 薄膜半導体素子
KR101493224B1 (ko) 액정표시장치용 어레이 기판의 제조방법
JPH0611729A (ja) 液晶表示装置およびその製造方法
JP2755683B2 (ja) アクテブマトリクス型液晶表示装置
JPH0720496A (ja) アクティブマトリクス型液晶表示装置
JPH10173195A (ja) 薄膜トランジスタ及びその製造方法
JPH07175087A (ja) 液晶表示装置
JP3179160B2 (ja) 半導体装置及びその製造方法
JPH09129890A (ja) 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板
JPH08321621A (ja) 薄膜トランジスタ
JP2004157210A (ja) 半導体装置及びその作製方法
JP2000012869A (ja) 薄膜トランジスタ及びそれを用いた表示装置
KR101001430B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR970005952B1 (ko) 박막트랜지스터의 제조방법
JPH0720492A (ja) 液晶表示装置及びその製造方法
JPS60160171A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060425

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060829