JPH01117068A - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
- Publication number
- JPH01117068A JPH01117068A JP27384987A JP27384987A JPH01117068A JP H01117068 A JPH01117068 A JP H01117068A JP 27384987 A JP27384987 A JP 27384987A JP 27384987 A JP27384987 A JP 27384987A JP H01117068 A JPH01117068 A JP H01117068A
- Authority
- JP
- Japan
- Prior art keywords
- source
- active layer
- insulating film
- drain regions
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 31
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000002409 silicon-based active material Substances 0.000 claims 1
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 239000011521 glass Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 208000032368 Device malfunction Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- JZLMRQMUNCKZTP-UHFFFAOYSA-N molybdenum tantalum Chemical compound [Mo].[Ta] JZLMRQMUNCKZTP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、薄膜半導体素子に関し、アクティブマトリッ
クス型液晶表示装置等の駆動、スイ・ソチングに用いら
れる薄膜半導体素子に係わる。
クス型液晶表示装置等の駆動、スイ・ソチングに用いら
れる薄膜半導体素子に係わる。
（従来の技術）
従来の薄膜半導体素子、例えば逆スタガード型電極構造
のｎ型電界効果トランシタとしては、第２図に示す構造
のものが知られている。即ち、図中の１は透明絶縁基板
としてのガラス基板である。このガラス基板ｌ上には、
ゲート電極２が設けられている。このゲート電極２を含
む基板ｌの全面には、ゲート絶縁膜３が被覆されている
。前記ゲート電極２に対応する前記ゲート絶縁膜３上に
は、非晶質シリコン例えば水素化非晶質シリコン（以下
、ａ−８ｉ；Ｈと称す）からなる活性層４が設けられて
いる。この活性層４上には、ｎ型不純物ドープ水素化非
晶質シリコン（以下、ｎ”ａ−５ｔ ；Ｈと称す）か
らなるソース、ドレイン領域５．６が互いに電気的に分
離して設けられている。そして、前記ソース、ドレイン
領域５．６上にはＡノ等からなるソース、ドレイン電極
７．８が夫々接続され、かつこれらソース、ドレイン電
極７．８は前記ゲート絶縁膜３上に延在されている。
のｎ型電界効果トランシタとしては、第２図に示す構造
のものが知られている。即ち、図中の１は透明絶縁基板
としてのガラス基板である。このガラス基板ｌ上には、
ゲート電極２が設けられている。このゲート電極２を含
む基板ｌの全面には、ゲート絶縁膜３が被覆されている
。前記ゲート電極２に対応する前記ゲート絶縁膜３上に
は、非晶質シリコン例えば水素化非晶質シリコン（以下
、ａ−８ｉ；Ｈと称す）からなる活性層４が設けられて
いる。この活性層４上には、ｎ型不純物ドープ水素化非
晶質シリコン（以下、ｎ”ａ−５ｔ ；Ｈと称す）か
らなるソース、ドレイン領域５．６が互いに電気的に分
離して設けられている。そして、前記ソース、ドレイン
領域５．６上にはＡノ等からなるソース、ドレイン電極
７．８が夫々接続され、かつこれらソース、ドレイン電
極７．８は前記ゲート絶縁膜３上に延在されている。
上述したｎチャンネル薄膜トランジスタの動作を、次に
説明する。ゲート電極２に正の電圧（Ｖａ）を印加する
と、ゲート絶縁膜３とａ−Ｓｔ；Ｈからなる活性層４と
の界面近傍に電子が誘起され、チャンネルが形成される
。こうした状態でソース、ドレイン電極７．８間にソー
ス、ドレイン電圧（ＶＳＤ）を印加すると、電子は実線
に示す矢印のようにソース電極７よりソース領域５を通
して活性層４に注入され、その膜厚方向に走行しとチャ
ンネルに至り、更にチャンネル、ドレイン領域６を通っ
てドレイン電極８に向かい、ソース・ドレイン電流（Ｉ
ＳＤ）が流れる。一方、ゲート電極２に負の電圧（Ｖａ
）を印加するとゲート絶縁膜４とａ−８ｉ；Ｈからな
る活性層４との界面近傍に正孔が誘起されるが、ドレイ
ン電極８と活性層４との間のｎ”ａ−８ｔ ；Ｈから
なるドレイン領域６によって正孔の注入がブロックされ
、結果的にはソース・ドレイン電流（Ｉｓ ｏ ）が流
れないことになる。こうした薄膜トランジスタのｖＧ−
■ｓＤ特性（トランスファ特性）は、第３図の特性線Ａ
のようになる。なお、この時の条件は薄膜トランジスタ
のチャンネル長（Ｌ）を８μｍ、チャンネル幅（Ｗ）を
９５μｍとし、ＶＳＤを１５Ｖに設定した。
説明する。ゲート電極２に正の電圧（Ｖａ）を印加する
と、ゲート絶縁膜３とａ−Ｓｔ；Ｈからなる活性層４と
の界面近傍に電子が誘起され、チャンネルが形成される
。こうした状態でソース、ドレイン電極７．８間にソー
ス、ドレイン電圧（ＶＳＤ）を印加すると、電子は実線
に示す矢印のようにソース電極７よりソース領域５を通
して活性層４に注入され、その膜厚方向に走行しとチャ
ンネルに至り、更にチャンネル、ドレイン領域６を通っ
てドレイン電極８に向かい、ソース・ドレイン電流（Ｉ
ＳＤ）が流れる。一方、ゲート電極２に負の電圧（Ｖａ
）を印加するとゲート絶縁膜４とａ−８ｉ；Ｈからな
る活性層４との界面近傍に正孔が誘起されるが、ドレイ
ン電極８と活性層４との間のｎ”ａ−８ｔ ；Ｈから
なるドレイン領域６によって正孔の注入がブロックされ
、結果的にはソース・ドレイン電流（Ｉｓ ｏ ）が流
れないことになる。こうした薄膜トランジスタのｖＧ−
■ｓＤ特性（トランスファ特性）は、第３図の特性線Ａ
のようになる。なお、この時の条件は薄膜トランジスタ
のチャンネル長（Ｌ）を８μｍ、チャンネル幅（Ｗ）を
９５μｍとし、ＶＳＤを１５Ｖに設定した。
しかしながら、上述した従来の薄膜トランジスタにあっ
てはゲート電極２に負の電圧を印加した場合、第２図の
実線で示した経路での正孔電流はｎ”ａ−８ｉ ；Ｈ
のソース、ドレイン領域５．６によりブロックされるが
、ゲート絶縁膜の固定電荷の影響等によりチャンネルの
外側のゲート絶縁膜３と活性層４との界面付近にも正孔
が誘起される。その結果、ドレイン領域Ｂ側の活性層端
部４ａからチャンネルを経てソース領域５側の活性層端
部４ｂに至る正孔電流が流れる。この時のトランスファ
特性は、第３図の特性線Ｂに示すようになる。
てはゲート電極２に負の電圧を印加した場合、第２図の
実線で示した経路での正孔電流はｎ”ａ−８ｉ ；Ｈ
のソース、ドレイン領域５．６によりブロックされるが
、ゲート絶縁膜の固定電荷の影響等によりチャンネルの
外側のゲート絶縁膜３と活性層４との界面付近にも正孔
が誘起される。その結果、ドレイン領域Ｂ側の活性層端
部４ａからチャンネルを経てソース領域５側の活性層端
部４ｂに至る正孔電流が流れる。この時のトランスファ
特性は、第３図の特性線Ｂに示すようになる。
アクティブマトリックス型液晶デイスプレィでは、その
駆動方式にも依存するが、−船釣にｖａ＜０では動作と
してオフ状態になる場合が多く、第３図の特性線Ｂのよ
うにｖＧ＜ｇでのリーク電流の増加はデバイスの誤動作
の主要因となる。
駆動方式にも依存するが、−船釣にｖａ＜０では動作と
してオフ状態になる場合が多く、第３図の特性線Ｂのよ
うにｖＧ＜ｇでのリーク電流の増加はデバイスの誤動作
の主要因となる。
なお、非晶質シリコンからなる活性層等を用いた薄膜ト
ランジスタでは裁量のトランジスタ特性を得る観点から
ゲート絶縁膜、活性層となるａ−８ｉＨＨ層及びソース
、ドレイン領域となるｎ”ａ−５ｔ ＨＨ層を真空を
破ることなく連続して成膜する必要があるため、活性層
の側面が必然的に露出することになる。このように、従
来技術での薄膜トランジスタの製造では活性層の側面が
必然的に露出するため、デバイスの誤動作の要因となる
活性層の側面を通して正孔注入によるｐチャンネル動作
を阻止することができなくなる。
ランジスタでは裁量のトランジスタ特性を得る観点から
ゲート絶縁膜、活性層となるａ−８ｉＨＨ層及びソース
、ドレイン領域となるｎ”ａ−５ｔ ＨＨ層を真空を
破ることなく連続して成膜する必要があるため、活性層
の側面が必然的に露出することになる。このように、従
来技術での薄膜トランジスタの製造では活性層の側面が
必然的に露出するため、デバイスの誤動作の要因となる
活性層の側面を通して正孔注入によるｐチャンネル動作
を阻止することができなくなる。
（発明が解決しようとする問題点）
本発明は、上記従来の問題点を解決するためになされた
もので、オフ動作時でのリーク電流の発生を防止した薄
膜半導体素子を提供しようとするものである。
もので、オフ動作時でのリーク電流の発生を防止した薄
膜半導体素子を提供しようとするものである。
［発明の構成］
（問題点を解決するための手段）
本発明は、透明絶縁基板上に設けられたゲート電極と、
このゲート電極上に少なくとも設けられたゲート絶縁膜
と、前記ゲート電極に対応する前記ゲート絶縁膜上に設
けられた非晶質シリコン活性層と、この活性層上に設け
られ、互いに電気的に分離された不純物ドープ非晶質シ
リコンからなるソース、ドレイン領域と、前記活性層の
側面に少なくとも被覆された絶縁膜と、前記ソース、ド
レイン領域に夫々接続されたソース、ドレイン電極とを
具備したことを特徴とする薄膜半導体素子である。
このゲート電極上に少なくとも設けられたゲート絶縁膜
と、前記ゲート電極に対応する前記ゲート絶縁膜上に設
けられた非晶質シリコン活性層と、この活性層上に設け
られ、互いに電気的に分離された不純物ドープ非晶質シ
リコンからなるソース、ドレイン領域と、前記活性層の
側面に少なくとも被覆された絶縁膜と、前記ソース、ド
レイン領域に夫々接続されたソース、ドレイン電極とを
具備したことを特徴とする薄膜半導体素子である。
（作用）
本発明によれば、活性層の側面に絶縁膜を少なくとも被
覆することによって、オフ動作時（ｎチャンネルの場合
、ｖＧくＯの時）においてドレイン電極側の活性層の端
面からチャンネルを通してソース電極側の活性層の端面
に向ってリーク電流が流れるを防止できる。
覆することによって、オフ動作時（ｎチャンネルの場合
、ｖＧくＯの時）においてドレイン電極側の活性層の端
面からチャンネルを通してソース電極側の活性層の端面
に向ってリーク電流が流れるを防止できる。
（実施例）
以下、本発明の実施例を第１図を参照して詳細に説明す
る。
る。
図中の１１は、透明絶縁基板としてのガラス基板である
。このガラス基板１１上には、例えばモリブデンからな
るゲート電極１２が設けられている。前記ゲート電極１
２を含む基板ｌｌの全面には、酸化ケイ素からなるゲー
ト絶縁膜１３が被覆されている。
。このガラス基板１１上には、例えばモリブデンからな
るゲート電極１２が設けられている。前記ゲート電極１
２を含む基板ｌｌの全面には、酸化ケイ素からなるゲー
ト絶縁膜１３が被覆されている。
前記ゲート電極１２に対応する前記ゲート絶縁膜１３上
には１．非晶質シリコン例えばａ−８ｊ；Ｈからなる活
性層１４が設けられている。この活性層１４上には、ｎ
÷ａ−８ｌ；Ｈからなるソース、ドレイン領域１５．１
６が互いに電気的に分離して設けられている。前記ソー
ス、ドレイン領域１５．１６の上部周縁から該ソース、
ドレイン領域１５．１６の側面、前記活性層１４の側面
及び該活性層１４周囲のゲート絶縁膜１３に亙る領域に
は、例えば酸化ケイ素からなる絶縁膜１７が被覆されて
いる。前記ソース、ドレイン領域１５、ＩＢの露出部分
上には、Ａ、ｌ？等からなるソース、ドレイン電極１８
．１９が夫々接続され、かつこれらソース、ドレイン電
極７．８は前記ゲート絶縁膜３上に延在されている。
には１．非晶質シリコン例えばａ−８ｊ；Ｈからなる活
性層１４が設けられている。この活性層１４上には、ｎ
÷ａ−８ｌ；Ｈからなるソース、ドレイン領域１５．１
６が互いに電気的に分離して設けられている。前記ソー
ス、ドレイン領域１５．１６の上部周縁から該ソース、
ドレイン領域１５．１６の側面、前記活性層１４の側面
及び該活性層１４周囲のゲート絶縁膜１３に亙る領域に
は、例えば酸化ケイ素からなる絶縁膜１７が被覆されて
いる。前記ソース、ドレイン領域１５、ＩＢの露出部分
上には、Ａ、ｌ？等からなるソース、ドレイン電極１８
．１９が夫々接続され、かつこれらソース、ドレイン電
極７．８は前記ゲート絶縁膜３上に延在されている。
このような構成のｎチャンネル薄膜トランシタによれば
、ソース、ドレイン領域１５．１６の上部周縁から該ソ
ース、ドレイン領域１５．１６の側面、活性層１４の側
面及び該活性層１４周囲のゲート絶縁膜１３に亙る領域
に酸化ケイ素からなる絶縁膜１７を被覆することによっ
て、ゲート電極１２への印加電圧（Ｖａ）がＶａ ＜ｏ
のオフ動作時において、ドレイン電極１９側の活性層１
４の端面からチャンネルを通してソース電極１８側の活
性層１４の端面に向ってリーク電流が流れるを防止でき
る。事実、本実施例におけるｎチャンネルの薄膜トラン
ジスタのトランスファ特性を調べたところ、第４図に示
す特性線が得られ、ｖｏく０での正孔によるｐチャンネ
ル動作（リーク電流の発生）を確実に防止できることが
わかる。従って、本発明によればトランジスタのオフ時
での誤動作の主要因となるリーク電流の発生を防止した
信頼性の高い薄膜トランジスタを得ることができる。
、ソース、ドレイン領域１５．１６の上部周縁から該ソ
ース、ドレイン領域１５．１６の側面、活性層１４の側
面及び該活性層１４周囲のゲート絶縁膜１３に亙る領域
に酸化ケイ素からなる絶縁膜１７を被覆することによっ
て、ゲート電極１２への印加電圧（Ｖａ）がＶａ ＜ｏ
のオフ動作時において、ドレイン電極１９側の活性層１
４の端面からチャンネルを通してソース電極１８側の活
性層１４の端面に向ってリーク電流が流れるを防止でき
る。事実、本実施例におけるｎチャンネルの薄膜トラン
ジスタのトランスファ特性を調べたところ、第４図に示
す特性線が得られ、ｖｏく０での正孔によるｐチャンネ
ル動作（リーク電流の発生）を確実に防止できることが
わかる。従って、本発明によればトランジスタのオフ時
での誤動作の主要因となるリーク電流の発生を防止した
信頼性の高い薄膜トランジスタを得ることができる。
なお、上記実施例ではゲート電極をモリブデンにより形
成したが、クロム、アルミニウム、モリブデン・タンタ
ル合金等により形成してもよい。
成したが、クロム、アルミニウム、モリブデン・タンタ
ル合金等により形成してもよい。
上記実施例では、ソース、ドレイン領域の上部周縁から
該ソース、ドレイン領域の側面、活性層の側面及び該活
性層周囲のゲート絶縁膜に亙る領域に絶縁膜を被覆した
が、少なくとも活性層の側面に絶縁膜を被覆すればよい
。ここに用いる絶縁膜は、酸化ケイ素に限定されず、窒
化ケイ素により形成してもよい。
該ソース、ドレイン領域の側面、活性層の側面及び該活
性層周囲のゲート絶縁膜に亙る領域に絶縁膜を被覆した
が、少なくとも活性層の側面に絶縁膜を被覆すればよい
。ここに用いる絶縁膜は、酸化ケイ素に限定されず、窒
化ケイ素により形成してもよい。
上記実施例では、ソース、ドレイン領域に対してＡノか
らなるソース、ドレイン電極を直接設けたが、ソース、
ドレイン電極のＡノがａ−８ｉ；Ｈ等の非晶質シリコン
からなる活性層に拡散するのを防止する目的で該ソース
、ドレイン電極を拡散バリアとなるモリブデン、クロム
、タンタル、チタン、タングステン等の高融点金属の膜
を介してソース、ドレイン領域に設けるようにしてもよ
い。
らなるソース、ドレイン電極を直接設けたが、ソース、
ドレイン電極のＡノがａ−８ｉ；Ｈ等の非晶質シリコン
からなる活性層に拡散するのを防止する目的で該ソース
、ドレイン電極を拡散バリアとなるモリブデン、クロム
、タンタル、チタン、タングステン等の高融点金属の膜
を介してソース、ドレイン領域に設けるようにしてもよ
い。
上記実施例では、ｎチャンネルの薄膜トランジスタにつ
いて説明したが、ｐチャンネルの薄膜トランジスタにも
同様に適用できる。
いて説明したが、ｐチャンネルの薄膜トランジスタにも
同様に適用できる。
上記実施例では、逆スタガード型電極構造を有する薄膜
トランジスタについて説明したが、スタガード、プレー
ナ及び逆ブレーナ等の電極構造を有する薄膜トランジス
タにも同様に適用できる。
トランジスタについて説明したが、スタガード、プレー
ナ及び逆ブレーナ等の電極構造を有する薄膜トランジス
タにも同様に適用できる。
［発明の効果］
以上詳述した如く、本発明によればオフ動作時でのリー
ク電流の発生を防止した信頼性の高い薄膜半導体素子を
提供できる。
ク電流の発生を防止した信頼性の高い薄膜半導体素子を
提供できる。
第１図は本発明の実施例における薄膜トランジスタを示
す断面図、第２図は従来の薄膜トランジスタを示す断面
図、第３図は正常な薄膜トランジスタ及び従来の薄膜ト
ランジスタのｖＧ ＩＳＤ特性を示す線図、第４図は本
発明の実施例における薄膜トランジスタのｖ、 ＩＳ
Ｄ特性を示す線図である。 １１・・・ガラス基板、１２・・・ゲート電極、１３・
・・ゲート絶縁膜、１４・・・ａ−８ｉ；Ｈからなる活
性層、１５・・・ｎ”ａ−８ｔ ；Ｈからなるソース
領域、１６・・・ｎ”ａ−５ｉＨＨからなるドレイン領
域、１７・・・絶縁膜、１８・・・ソース電極、１９・
・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 −１５−ＩＱ −５０５１０１５２０プ゛−ト霞、圧
ＶＧ（Ｖ） ケ゛’−１−１！圧 ＶＧ（Ｖ）
す断面図、第２図は従来の薄膜トランジスタを示す断面
図、第３図は正常な薄膜トランジスタ及び従来の薄膜ト
ランジスタのｖＧ ＩＳＤ特性を示す線図、第４図は本
発明の実施例における薄膜トランジスタのｖ、 ＩＳ
Ｄ特性を示す線図である。 １１・・・ガラス基板、１２・・・ゲート電極、１３・
・・ゲート絶縁膜、１４・・・ａ−８ｉ；Ｈからなる活
性層、１５・・・ｎ”ａ−８ｔ ；Ｈからなるソース
領域、１６・・・ｎ”ａ−５ｉＨＨからなるドレイン領
域、１７・・・絶縁膜、１８・・・ソース電極、１９・
・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 −１５−ＩＱ −５０５１０１５２０プ゛−ト霞、圧
ＶＧ（Ｖ） ケ゛’−１−１！圧 ＶＧ（Ｖ）
Claims (2)
- （１）、透明絶縁基板上に設けられたゲート電極と、こ
のゲート電極上に少なくとも設けられたゲート絶縁膜と
、前記ゲート電極に対応する前記ゲート絶縁膜上に設け
られた非晶質シリコン活性層と、この活性層上に設けら
れ、互いに電気的に分離された不純物ドープ非晶質シリ
コンからなるソース、ドレイン領域と、前記活性層の側
面に少なくとも被覆された絶縁膜と、前記ソース、ドレ
イン領域に夫々接続されたソース、ドレイン電極とを具
備したことを特徴とする薄膜半導体素子。 - （２）、ソース、ドレイン電極は、夫々高融点金属層を
介してソース、ドレイン領域に接続されていることを特
徴とする特許請求の範囲第１項記載の薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27384987A JPH01117068A (ja) | 1987-10-29 | 1987-10-29 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27384987A JPH01117068A (ja) | 1987-10-29 | 1987-10-29 | 薄膜半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117068A true JPH01117068A (ja) | 1989-05-09 |
Family
ID=17533404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27384987A Pending JPH01117068A (ja) | 1987-10-29 | 1987-10-29 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117068A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2714765A1 (fr) * | 1993-12-30 | 1995-07-07 | France Telecom | Procédé de réalisation d'une connexion électrique entre deux couches conductrices. |
| JP2008305843A (ja) * | 2007-06-05 | 2008-12-18 | Hitachi Displays Ltd | 半導体装置およびその製造方法 |
| US20110147755A1 (en) * | 2009-12-21 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| JP2011151382A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタとその作製方法 |
| JP2011155256A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2011192984A (ja) * | 2010-02-22 | 2011-09-29 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| JP2014038911A (ja) * | 2012-08-13 | 2014-02-27 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 |
| JP2015019094A (ja) * | 2008-11-28 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN107833905A (zh) * | 2017-11-03 | 2018-03-23 | 惠科股份有限公司 | 开关阵列基板及其制造方法 |
| JP2018125536A (ja) * | 2009-09-04 | 2018-08-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1987
- 1987-10-29 JP JP27384987A patent/JPH01117068A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2714765A1 (fr) * | 1993-12-30 | 1995-07-07 | France Telecom | Procédé de réalisation d'une connexion électrique entre deux couches conductrices. |
| JP2008305843A (ja) * | 2007-06-05 | 2008-12-18 | Hitachi Displays Ltd | 半導体装置およびその製造方法 |
| JP2015019094A (ja) * | 2008-11-28 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9722054B2 (en) | 2008-11-28 | 2017-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN105140132A (zh) * | 2008-11-28 | 2015-12-09 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| US11862643B2 (en) | 2009-09-04 | 2024-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and display device |
| US11094717B2 (en) | 2009-09-04 | 2021-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and display device |
| US10665615B2 (en) | 2009-09-04 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and display device |
| US10418384B2 (en) | 2009-09-04 | 2019-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and display device |
| JP2018125536A (ja) * | 2009-09-04 | 2018-08-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2011151382A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタとその作製方法 |
| US8829522B2 (en) * | 2009-12-21 | 2014-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| JP2011151379A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| CN102136498A (zh) * | 2009-12-21 | 2011-07-27 | 株式会社半导体能源研究所 | 薄膜晶体管 |
| US20110147755A1 (en) * | 2009-12-21 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| JP2011155256A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2011192984A (ja) * | 2010-02-22 | 2011-09-29 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| JP2014038911A (ja) * | 2012-08-13 | 2014-02-27 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 |
| CN107833905A (zh) * | 2017-11-03 | 2018-03-23 | 惠科股份有限公司 | 开关阵列基板及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8319715B2 (en) | Active matrix type liquid crystal display device | |
| KR100602982B1 (ko) | 박막 트랜지스터 및 표시 장치 | |
| JPH06148685A (ja) | 液晶表示装置 | |
| JPH02218166A (ja) | 薄膜トランジスタ | |
| JPH0752776B2 (ja) | 薄膜トランジスタおよびその製造法 | |
| JPH01117068A (ja) | 薄膜半導体素子 | |
| US6166400A (en) | Thin film transistor of liquid crystal display with amorphous silicon active layer and amorphous diamond ohmic contact layers | |
| JP2722890B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS625661A (ja) | 薄膜トランジスタ | |
| JPH03185840A (ja) | 薄膜トランジスタ | |
| US5751017A (en) | Thin film transistor having double gate insulating layer | |
| JP3061907B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62122275A (ja) | Ｍｉｓ型半導体装置 | |
| JPS62239580A (ja) | 薄膜トランジスタ | |
| JPH01302768A (ja) | 逆スタガー型シリコン薄膜トランジスタ | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| KR100202232B1 (ko) | 액정표시장치의 제조방법 및 액정표시장치의 구조 | |
| JPH07131019A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR930006487A (ko) | 액정표시장치의 그 제조방법 | |
| JPH0430475A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| KR100237004B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100218526B1 (ko) | 평면 구동 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPH0393274A (ja) | 薄膜トランジスタ | |
| JPH05218429A (ja) | 多結晶シリコン薄膜トランジスタ |