JP2014038911A - 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 - Google Patents

薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 Download PDF

Info

Publication number
JP2014038911A
JP2014038911A JP2012179520A JP2012179520A JP2014038911A JP 2014038911 A JP2014038911 A JP 2014038911A JP 2012179520 A JP2012179520 A JP 2012179520A JP 2012179520 A JP2012179520 A JP 2012179520A JP 2014038911 A JP2014038911 A JP 2014038911A
Authority
JP
Japan
Prior art keywords
gate electrode
thin film
semiconductor film
film transistor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012179520A
Other languages
English (en)
Other versions
JP2014038911A5 (ja
Inventor
Michihiro Sugano
道博 菅野
Takahiro Kawamura
隆宏 河村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2012179520A priority Critical patent/JP2014038911A/ja
Priority to TW102126354A priority patent/TW201411853A/zh
Priority to CN201380027886.2A priority patent/CN104350600A/zh
Priority to KR20147031078A priority patent/KR20150043238A/ko
Priority to PCT/JP2013/004696 priority patent/WO2014027446A1/en
Priority to US14/419,134 priority patent/US20150179811A1/en
Publication of JP2014038911A publication Critical patent/JP2014038911A/ja
Publication of JP2014038911A5 publication Critical patent/JP2014038911A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】簡易な構造によってゲート負バイアス時におけるリーク電流を低減することが可能な薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器を提供する。
【解決手段】薄膜トランジスタ１０は、ゲート電極１２と、ゲート電極１２に対向してチャネル領域１４Ｃを有する半導体膜１４と、半導体膜１４の側壁の少なくともゲート電極側の端部近傍に設けられた絶縁膜１６と、一対のソース・ドレイン電極（ソース電極１５Ａ，ドレイン電極１５Ｂ）を備える。また、半導体膜１４の面積はゲート電極１２よりも小さく、換言すると基板１１側から見て半導体膜１４はゲート電極１２に完全に覆われた状態となっている。即ち、この薄膜トランジスタ１０を、液晶表示装置に用いる場合にはバックライト等の背面から照射される光はゲート電極１２によって完全に遮蔽される。
【選択図】図１Ｂ

Description

本技術は、ボトムゲート構造を有する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）およびその製造方法、並びにこの薄膜トランジスタを備えた表示装置および電子機器に関する。
薄膜トランジスタはゲートオフ時にソース・ドレイン電極間にリーク電流（オフ電流）が流れる場合がある。このオフ電流が表示装置を構成する薄膜トランジスタにおいて大量に流れると滅点や輝点が発生し、パネル上ではムラやザラ等の特性異常が起こり、信頼性が低下する。オフ電流は、主にソース・ドレイン−チャネル間に高電界領域がかかることによるキャリアの生成に起因しており、ゲート負バイアス時に顕著にみられる。
一方、応答速度の点や駆動電流の確保の点からオン電流の確保も重要である。このため、高いオン／オフ比を有する薄膜トランジスタが求められており、例えば特許文献１〜３では、オン電流を低下させずにオフ電流を抑制する方法として種々のＬＤＤ（Lightly Doped Drain）構造が提案されている。
特開２００２−３１３８０８号公報 特開２０１０−１８２７１６号公報 特開２００８−２５８３４５号公報
しかしながら、上述したようなＬＤＤ構造を有する薄膜トランジスタは構造が複雑なため製造プロセスにおいてばらつきが生じやすいという問題があった。
本技術はかかる問題点に鑑みてなされたもので、その目的は、簡易な構造によってゲート負バイアス時におけるリーク電流を低減することが可能な薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器を提供することにある。
本技術による薄膜トランジスタは、ゲート電極と、ゲート電極に対向してチャネル領域を有する半導体膜と、半導体膜の側壁のゲート電極側の端部に設けられた絶縁膜とを備えたものである。
本技術の表示装置は駆動素子として上記薄膜トランジスタを含むものである。
本技術の電子機器は上記表示装置を備えたものである。
本技術の薄膜トランジスタでは、半導体膜の側壁のゲート電極側の端部に設けた絶縁膜により、ゲート負バイアス時における高電界領域が半導体膜から離される。
本技術の薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上に前記ゲート電極に対向してチャネル領域を有する半導体膜を形成する工程と、半導体膜の側壁のゲート電極側の端部に絶縁膜を形成する工程とを含むものである。
本技術の薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器によれば、半導体膜のゲート電極側の側壁端部に絶縁膜を設けるようにしたので、半導体膜と高電界領域との距離をとることが可能となる。よって、半導体膜の電界が緩和され、ゲート負バイアス時におけるリーク電流を低減することできる。
本技術の第１の実施の形態に係る薄膜トランジスタの構造を表す平面図である。 図１Ａに示した薄膜トランジスタの断面図である。 図１Ｂに示した薄膜トランジスタの製造方法を工程順に表す断面図である。 図２Ａに続く工程を表す断面図である。 図２Ｂに続く工程を表す断面図である。 図２Ｃに続く工程を表す断面図である。 図２Ｄに続く工程を表す断面図である。 図１Ｂに示した薄膜トランジスタを備えた表示装置の断面図である。 図３に示した表示装置の全体構成を表す図である。 図４に示した画素駆動回路の一例を表す回路図である。 ダーク状態における電流と電圧との関係を表す特性図である。 本開示の第２の実施の形態に係る薄膜トランジスタの断面図である。 図７に示した薄膜トランジスタの製造方法を工程順に表す断面図である。 図８Ａに続く工程を表す断面図である。 変形例１に係る薄膜トランジスタの構造を表す平面図である。 図９Ａに示した薄膜トランジスタの断面図である。 変形例２に係る薄膜トランジスタの構造を表す断面図である。 変形例３に係る薄膜トランジスタの構造の一例を表す断面図である。 変形例３に係る薄膜トランジスタの構造の他の例を表す断面図である。 変形例３に係る薄膜トランジスタの構造の他の例を表す断面図である。 変形例３に係る薄膜トランジスタの構造の他の例を表す断面図である。 上記実施の形態等の薄膜トランジスタの適用例１の外観を表す斜視図である。 適用例２の表側から見た外観を表す斜視図である。 適用例２の裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。 適用例５の開いた状態の正面図および側面図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（サイドウォール・完全遮光構造を有する例）
１−１．全体構成
１−２．製造方法
１−３．表示装置
１−４．作用・効果
２．第２の実施の形態（矩形状絶縁膜・完全遮光構造を有する例）
３．変形例１（サイドウォール・部分遮光構造を有する例）
４．変形例２（矩形状絶縁膜・部分遮光構造を有する例）
５．変形例３（半導体膜上にチャネル保護膜を有する例）
６．適用例
＜第１の実施の形態＞
（１−１．全体構成）
図１Ａは、本開示の第１の実施の形態に係るボトムゲート型（逆スタガ型）の薄膜トランジスタ（薄膜トランジスタ１０）の平面構成を表したものであり、図１Ｂは図１Ａに示したＩ−Ｉ一点破線における薄膜トランジスタ１０の断面構成を模式的に表したものである。この薄膜トランジスタ１０は、半導体膜１４として例えばポリシリコン等を用いたＴＦＴであり、例えば有機ＥＬディスプレイ等の駆動素子として用いられるものである。この薄膜トランジスタ１０では、基板１１上にゲート電極１２，ゲート絶縁膜１３，チャネル領域１４Ｃを形成する半導体膜１４および一対のソース・ドレイン電極（ソース電極１５Ａ，ドレイン電極１５Ｂ）がこの順に設けられている。本実施の形態では、半導体膜１４の側面１４Ａには絶縁膜１６が設けられている。また、半導体膜１４の面積はゲート電極１２よりも小さく、換言すると基板１１側から見て半導体膜１４はゲート電極１２に完全に覆われた状態となっている。即ち、この薄膜トランジスタ１０を、液晶表示装置に用いるは会いにはバックライト等の背面から照射される光はゲート電極１２によって完全に遮蔽される（完全遮光構造）。
基板１１は、ガラス基板やプラスチックフィルム等により構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）等が挙げられる。スパッタリング法等により、基板１１を加熱することなく半導体膜１４を成膜することが可能であれば、基板１１に安価なプラスチックフィルムを用いることも可能である。この他、表面に絶縁処理が施されたステンレス，アルミニウム（Ａｌ），銅（Ｃｕ）等の金属シートを用いてもよい。
ゲート電極１２は、薄膜トランジスタ１０にゲート電圧を印加し、このゲート電圧により半導体膜１４中のキャリア密度を制御する役割を有するものである。ゲート電極１２は基板１１上の選択的な領域に設けられ、例えば白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），Ｃｕ，タングステン（Ｗ），ニッケル（Ｎｉ），Ａｌおよびタンタル（Ｔａ）等の金属単体または合金により構成されている。また、これらのうちの２種以上を積層させて用いるようにしてもよい。
ゲート絶縁膜１３は、ゲート電極１２と半導体膜１４との間に、例えば、厚み５０ｎｍ〜１μｍの範囲で設けられている。ゲート絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン酸窒化膜（ＳｉＯＮ），ハフニウム酸化膜（ＨｆＯ），アルミニウム酸化膜（ＡｌＯ），窒化アルミニウム膜（ＡｌＮ），タンタル酸化膜（ＴａＯ），ジルコニウム酸化膜（ＺｒＯ），ハフニウム酸窒化膜，ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜，タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも１つを含む絶縁膜により形成される。このゲート絶縁膜１３は単層構造としてもよく、または例えばＳｉＮとＳｉＯ等２種類以上の材料を用いた積層構造としてしてもよい。ゲート絶縁膜１３を積層構造とした場合、半導体膜１４との界面特性を改善したり、外気から半導体膜１４への不純物（例えば、水分）の混入を効果的に抑制することが可能である。ゲート絶縁膜１３は、塗布形成後にエッチングによって所定の形状にパターニングされるが、材料によっては、インクジェット印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の印刷技術によってパターン形成してもよい。
半導体膜１４はゲート絶縁膜１３上に島状に設けられ、一対のソース電極１５Ａおよびドレイン電極１５Ｂの間のゲート電極１２に対向する位置にチャネル領域１４Ｃを有している。半導体膜１４は、例えばポリシリコン、アモルファスシリコンの他、Ｉｎ，Ｇａ，Ｚｎ，Ｓｎ，ＡｌおよびＴｉのうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体により構成されている。具体的には、例えば酸化亜鉛（ＺｎＯ），酸化インジウムスズ（Indium Tin Oxide；ＩＴＯ），Ｉｎ−Ｍ−Ｚｎ−Ｏ（ＭはＧａ，Ａｌ，Ｆｅ，Ｓｎのうち少なくとも１種）等が挙げられる。半導体膜１４の厚みは例えば２０ｎｍ〜１００ｎｍである。
また、半導体膜１４の材料としては、上記材料の他に、例えばperi-Xanthenoxanthene(ＰＸＸ)誘導体等の有機半導体材料を用いてもよい。有機半導体材料としては、例えば、ポリチオフェン、ポリチオフェンにヘキシル基を導入したポリ−３−ヘキシルチオフェン［Ｐ３ＨＴ］、ペンタセン［２，３，６，７−ジベンゾアントラセン］、ポリアントラセン、ナフタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、サーカムアントラセン、ベンゾピレン、ジベンゾピレン、トリフェニレン、ポリピロール、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリフェニレン、ポリフラン、ポリインドール、ポリビニルカルバゾール、ポリセレノフェン、ポリテルロフェン、ポリイソチアナフテン、ポリカルバゾール、ポリフェニレンスルフィド、ポリフェニレンビニレン、ポリフエニレンスルフィド、ポリビニレンスルフィド、ポリチエニレンビニレン、ポリナフタレン、ポリピレン、ポリアズレン、銅フタロシアニンで代表されるフタロシアニン、メロシアニン、ヘミシアニン、ポリエチレンジオキシチオフェン、ピリダジン、ナフタレンテトラカルボン酸ジイミド、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］、４，４’−ビフェニルジチオール（ＢＰＤＴ）、４，４’−ジイソシアノビフェニル、４，４’−ジイソシアノ−ｐ−テルフェニル、２，５−ビス（５’−チオアセチル−２’−チオフェニル）チオフェン、２，５−ビス（５’−チオアセトキシル−２’−チオフェニル）チオフェン、４，４’−ジイソシアノフェニル、ベンジジン（ビフェニル−４，４’−ジアミン）、ＴＣＮＱ（テトラシアノキノジメタン）、テトラチアフルバレン（ＴＴＦ）−ＴＣＮＱ錯体、ビスエチレンテトラチアフルバレン（ＢＥＤＴＴＴＦ）−過塩素酸錯体、ＢＥＤＴＴＴＦ−ヨウ素錯体、ＴＣＮＱ−ヨウ素錯体に代表される電荷移動錯体、ビフェニル−４，４’−ジカルボン酸、１，４−ジ（４−チオフェニルアセチリニル）−２−エチルベンゼン、１，４−ジ（４−イソシアノフェニルアセチリニル）−２−エチルベンゼン、デンドリマー、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８４等のフラーレン、１，４−ジ（４−チオフェニルエチニル）−２−エチルベンゼン、２，２”−ジヒドロキシ−１，１’：４’，１”−テルフェニル、４，４’−ビフェニルジエタナール、４，４’−ビフェニルジオール、４，４’−ビフェニルジイソシアネート、１，４−ジアセチニルベンゼン、ジエチルビフェニル−４，４’−ジカルボキシレート、ベンゾ［１，２−ｃ；３，４−ｃ’；５，６−ｃ”］トリス［１，２］ジチオール−１，４，７−トリチオン、アルファ−セキシチオフェン、テトラチオテトラセン、テトラセレノテトラセン、テトラテルルテトラセン、ポリ（３−アルキルチオフェン）、ポリ（３−チオフェン−β−エタンスルホン酸）、ポリ（Ｎ−アルキルピロール）ポリ（３−アルキルピロール）、ポリ（３，４−ジアルキルピロール）、ポリ（２，２’−チエニルピロール）、ポリ（ジベンゾチオフェンスルフィド）、キナクリドンが挙げられる。また、この他、縮合多環芳香族化合物、ポルフィリン系誘導体、フェニルビニリデン系の共役系オリゴマーおよびチオフェン系の共役系オリゴマーから成る群から選択された化合物を用いてもよい。更に、有機半導体材料と絶縁性の高分子材料を混合して用いても構わない。
本実施の形態では、上述したように半導体膜１４の側面１４Ａに絶縁膜１６が設けられている。この絶縁膜１６は、詳細は後述するが半導体膜１４を形成したのち、ここではサイドウォール状に設けられている。絶縁膜１６の材料としては、例えばＳｉＯ2，ＳｉＮまたはＳｉＯＮが挙げられ、特に下地のゲート絶縁膜とは異なる材料を用いることにより均一な膜を形成しやすい。
絶縁膜１６の幅（Ｌｓ）は、半導体膜１４と、ソース電極１５Ａおよびドレイン電極１５Ｂとの界面の距離が離れているほど好ましい。具体的には、絶縁膜１６の幅（Ｌｓ）は半導体膜１４の積層方向（Ｙ方向）の膜厚（Ｔｓｉ）の１％以上２００％以下であることが好ましく、換言すると２ｎｍ以上３００ｎｍ以下であることが好ましい。また、より好ましくは、０．５％以上１００％以下、即ち５ｎｍ以上２００ｎｍ以下である。これにより、ゲート電極１２と、ソース電極１５Ａおよびドレイン電極１５Ｂとの間に生じる高電界領域を半導体膜１４から離すことができる。よって、ゲートオフ（０Ｖまたはゲート負バイアス）時における半導体膜１４中の電界が緩和され、リーク電流が低減される。
なお、本実施の形態では絶縁膜１６は半導体膜１４の側面全体に設けられているが、これに限らず、少なくともゲート電極１２側の下端、換言すると半導体膜１４とゲート絶縁膜１３との界面近傍に設けられていればよい。また、図１Ａに示したようにパターニングされた半導体膜１４の外周側面全体に形成することが好ましいが、例えばゲート電極１２の延在方向（Ｚ方向）に平行な半導体膜１４の側面にのみに絶縁膜１６を設けても上述した効果は得られる。
一対のソース電極１５Ａおよびドレイン電極１５Ｂは、互いに離間して半導体膜１４上に設けられ、半導体膜１４に電気的に接続されている。このソース電極１５Ａおよびドレイン電極１５Ｂには、ゲート電極１２と同様の材料、例えばＡｌ，Ｍｏ，ＴｉあるいはＣｕ等の単層膜またはこれらのうちの２種以上からなる積層膜を用いることができる。
この薄膜トランジスタ１０は、例えば次のようにして製造することができる。
（１−２．製造方法）
まず、図２Ａに示したように、基板１１の全面に例えばスパッタリング法や真空蒸着法を用いて、ゲート電極１２となる金属膜を形成する。次いで、この金属膜を例えばフォトリソグラフィおよびエッチングを用いてパターニングすることにより、ゲート電極１２を形成する。
続いて、図２Ｂに示したように、基板１１およびゲート電極１２の全面に、ゲート絶縁膜１３および半導体膜１４を順に成膜する。具体的には、基板１１上の全面に例えばプラズマ化学気相成長（ＰＥＣＶＤ）法によりシリコン酸化膜を成膜してゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成にはスパッタリング法を用いるようにしてもよい。次に、このゲート絶縁膜１３上に例えばアモルファスシリコンからなる半導体膜１４を形成する。半導体膜１４はゲート絶縁膜１３上にアモルファスシリコンを、例えばＤＣ（Direct Current；直流）スパッタリング法により成膜する。
続いて、図２Ｃに示したようにフォトリソグラフィおよびエッチングにより半導体膜１４をパターニングする。なお、半導体膜１４の材料として酸化物半導体材料を用いる場合には、ＲＦ（Radio Frequency；高周波）スパッタリング法等により成膜することも可能であるが、堆積速度の点からＤＣスパッタリング法を用いることが好ましい。
次に、図２Ｄに示したように半導体膜１４の側面に絶縁膜１６を形成する。具体的には、例えばＣＶＤ法を用いて成膜したのち、エッチバックプロセスを用いることよりサイドウォール状の絶縁膜１６が形成される。
続いて、図２Ｅに示したように、例えばフォトリソグラフィ法を用いたエッチングにより一対のソース電極１５Ａおよびドレイン電極１５Ｂを形成する。具体的には、例えばＡｌ膜，Ｔｉ膜，Ａｌ膜の順に成膜したのち、Ａｌ膜上にレジスト（図示せず）を形成したのちフォトリソグラフィ法を用いてパターニングを行い、ソース電極１５Ａおよびドレイン電極１５Ｂを形成する。以上により、半導体膜１４の側面にサイドウォール状の絶縁膜１６を有する薄膜トランジスタ１０が完成する
（１−３．表示装置）
図３は、上記薄膜トランジスタ１０を駆動素子として備えた半導体装置（ここでは、表示装置１）の断面構成を表したものである。この表示装置１は、発光素子として複数の有機発光素子２０Ｒ，２０Ｇ，２０Ｂ（素子）を備えた自発光型の表示装置であり、基板１１の上に、画素駆動回路形成層Ｌ１、有機発光素子２０Ｒ，２０Ｇ，２０Ｂを含む発光素子形成層Ｌ２および対向基板（図示せず）をこの順に有している。表示装置１は、対向基板側から光が取り出されるトップエミッション型の表示装置であり、画素駆動回路形成層Ｌ１に薄膜トランジスタ１０が含まれている。
図４は、表示装置１の全体構成を表したものである。表示装置１は、基板１１の上に表示領域１１０を有し、極薄型の有機発光カラーディスプレイ装置等として用いられる。基板１１上の表示領域１１０の周辺には、例えば映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０が設けられている。
表示領域１１０には、マトリクス状に二次元配置された複数の有機発光素子２０Ｒ，２０Ｇ，２０Ｂと、それらを駆動するための画素駆動回路１４０とが形成されている。画素駆動回路１４０において、列方向には複数の信号線１２０Ａが配置され、行方向には複数の走査線１３０Ａが配置されている。各信号線１２０Ａと各走査線１３０Ａとの各交差点に、有機発光素子２０Ｒ，２０Ｇ，２０Ｂが対応して設けられている。各信号線１２０Ａは信号線駆動回路１２０に、各走査線１３０Ａは走査線駆動回路１３０にそれぞれ接続されている。
信号線駆動回路１２０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧を、信号線１２０Ａを介して選択された有機発光素子２０Ｒ，２０Ｇ，２０Ｂに供給するものである。
走査線駆動回路１３０は、入力されるクロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタ等によって構成されている。走査線駆動回路１３０は、有機発光素子２０Ｒ，２０Ｇ，２０Ｂへの映像信号の書き込みに際し行単位でそれらを走査し、各走査線１３０Ａに走査信号を順次供給するものである。
画素駆動回路１４０は、基板１１と有機発光素子２０Ｒ，２０Ｇ，２０Ｂとの間の階層、すなわち画素駆動回路形成層Ｌ１に設けられている。この画素駆動回路１４０は、図５に表したように、少なくとも一方が薄膜トランジスタ１０からなる駆動トランジスタＴｒ１および書込トランジスタＴｒ２と、その間の保持容量Ｃｓと、有機発光素子２０Ｒ，２０Ｇ，２０Ｂとを有するアクティブ型の駆動回路である。
次に、再び図３を参照して、画素駆動回路形成層Ｌ１および発光素子形成層Ｌ２等の詳細な構成について説明する。
画素駆動回路形成層Ｌ１には、画素駆動回路１４０を構成する薄膜トランジスタ１０（駆動トランジスタＴｒ１および書込トランジスタＴｒ２）が形成されており、さらに、信号線１２０Ａおよび走査線１３０Ａも埋設されている。詳細には基板１１の上に、薄膜トランジスタ１０および平坦化層１７がこの順に設けられている。平坦化層１７は、主に画素駆動回路形成層Ｌ１の表面を平坦化するために設けられるものであり、例えば、ポリイミド等の絶縁性樹脂材料により形成されている。
発光素子形成層Ｌ２には、有機発光素子２０Ｒ，２０Ｇ，２０Ｂおよび素子分離膜１８と、それらを覆う封止層（図示せず）とが設けられている。有機発光素子２０Ｒ，２０Ｇ，２０Ｂは、基板１１の側から、アノード電極としての第１電極２１、発光層を含む有機層２２およびカソード電極としての第２電極２３が各々順に積層されたものである。有機層２２は第１電極２１側から例えば正孔注入層、正孔輸送層、発光層および電子輸送層をこの順に有している。この発光層は素子毎に設けられたものでもよく、各素子に共通して設けられていてもよい。但し、発光層以外の層は、必要に応じて設ければよい。素子分離膜１８は絶縁材料からなり、各有機発光素子２０Ｒ，２０Ｇ，２０Ｂを素子毎に分離すると共に、有機発光素子２０Ｒ，２０Ｇ，２０Ｂの発光領域を画定するためのものである。
このような表示装置１は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
（１−４．作用・効果）
前述したように、表示装置の駆動素子として用いられる薄膜トランジスタにおいて、ゲートオフ（０Ｖまたはゲート負バイアス）時にソース・ドレイン電極間に流れるリーク電流（オフ電流）が増大すると、画素の滅点や輝点の不良、ザラ等の画質の低下あるいは焼きつき等が起こる。また、リーク電流のばらつきにより所望の設計値よりも大きなリーク電流が流れる薄膜トランジスタが増大すると、それにより不良画素数も増大し、表示装置の製造歩留まりを低下させる要因にもなる。更に、画素内だけでなく、周辺回路部の薄膜トランジスタにおいてもゲートオフ時のソース・ドレイン電極間のリーク電流の増加は、消費電力が増大する原因となる。このリーク電流は、主にソース・ドレイン−チャネル間における強電界領域でのキャリア生成に起因しており、これはゲート負バイアス時に顕著に見られる。
この問題を解決するために、前述の特許文献１〜３のように種々の薄膜トランジスタが開示されているが、複雑な構造のため製造プロセスにおいてばらつきが生じ、製造歩留まりが低いという問題があった。
一方、液晶表示装置のように平面からの光照射を行う表示装置に用いられる薄膜トランジスタでは、バックライト等の光照射およびその反射光によって半導体膜中にキャリアが生成され、光リーク電流が発生する。これは、液晶表示装置に限らず、有機ＥＬ表示装置における発光層からの光およびその反射光でも同様である。ゲートオフ時における光リークは、上記オフ電流と同様に表示品位に影響を与える。このため、一般的には半導体層の上下に遮光膜を設けることによって光リークの発生を抑制している。
図６は、完全遮光構造を有する薄膜トランジスタおよび部分遮光構造を有する薄膜トランジスタのダーク時における電流電圧特性を表したものである。ここで、完全遮光構造とは、本実施の形態のようにゲート電極１２の面積が半導体膜１４の面積よりも大きくなるようにレイアウトされた薄膜トランジスタである。このような構造とすることにより、ゲート電極１２が半導体膜１４への光照射を遮る遮光膜を兼ねることとなり、上述した光リーク電流を抑えることができる。部分遮光構造とは、詳細は後述するがゲート電極１２の面積が半導体膜１４よりも小さくレイアウトされたものであり、基板１１側からみて半導体膜１４の一部がゲート電極１２によって覆われていない。完全遮光型の薄膜トランジスタでは、０Ｖ以下、即ちゲート負バイアス時においてリーク電流が増大していることがわかる。これは、図１Ｂからわかるように、断面構造においてソース・ドレイン電極とゲート電極との間に半導体膜が入らずにゲート絶縁膜だけで構成される部分が形成される。このため、ソース・ドレイン電極とゲート電極との距離が近くなり、この部分に高電圧差がかかると電界が集中しやすくなり、半導体中に生成されるキャリアがオフリークとなる、即ち光照射時におけるリークが抑制される反面、ダーク状態におけるリークが発生するという問題があった。
これに対して本実施の形態における薄膜トランジスタ１０では、半導体膜１４の側面にサイドウォール状の絶縁膜１６を設けるようにした。これにより、ゲート電極１２と、ソース電極１５Ａおよびドレイン電極１５Ｂとの間に生じる高電界領域と半導体膜１４の端部との間に一定の距離を確保でき、高電界領域を半導体膜１４から離すことが可能となる。
以上のように本実施の形態における薄膜トランジスタ１０では、半導体膜１４の側面にサイドウォール状の絶縁膜１６を設けるようにしので、ゲート電極１２と、ソース電極１５Ａおよびドレイン電極１５Ｂとの間に生じる高電界領域を半導体膜１４から離すことができる。よって、従来の薄膜トランジスタのレイアウトを特に変更することなく、簡易な構造および製造方法により半導体膜１４中の電界が緩和され、負バイアス時におけるリーク電流を低減することができる。即ち、信頼性の向上した表示装置およびこれを備えた電子機器を提供することが可能となる。
次に、第２の実施の形態およびその変形例（変形例１〜３）に係る薄膜トランジスタ３０，４０，５０，６０Ａ〜６０Ｄについて説明する。なお、以下では上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．第２の実施の形態＞
図７は、本開示の第２の実施の形態に係るボトムゲート型の薄膜トランジスタ（薄膜トランジスタ３０）の断面構成を表したものである。この薄膜トランジスタ３０は、半導体膜１４の側面に設ける絶縁膜３６を半導体膜１４の側面に沿って平行に設けた点が第１の実施の形態と異なる。
本実施の形態における薄膜トランジスタ３０は、例えば図８Ａ〜図８Ｃに示したようにして製造することができる。なお、半導体膜１４の形成までは上記第１の実施の形態と同様のため省略する。
まず、図８Ａに示したように半導体膜１４の側面１４Ａに絶縁膜３６を形成する。具体的には、例えば半導体膜１４まで形成したのち半導体膜１４を、例えば低温酸化（例えば、アモルファスシリコンを用いた場合には約４００℃）することによって半導体膜１４の表面に酸化膜を形成する。次いで、異方性エッチングによって半導体膜１４の上面に形成された酸化膜を除去して絶縁膜３６を形成する。
以下、図８Ｂに示したように、上記第１の実施の形態と同様にソース電極１５Ａおよびドレイン電極１５Ｂを形成することにより薄膜トランジスタ３０が完成する。
以上のように本実施の形態のように半導体膜１４を酸化することによって絶縁膜３６を形成しても上記第１の実施の形態と同様の効果が得られる。加えて、酸化は膜厚のばらつきの少ない均一な絶縁膜３６を形成することが可能であるため、特性のばらつきを低減できるという効果を奏する。
＜３．変形例１＞
図９Ａは、上記第１の実施の形態の変形例（変形例１）に係る薄膜トランジスタ（薄膜トランジスタ４０）の平面構成を表したものであり、図９Ｂは図９Ａに示したＩＩ−ＩＩ一点破線における薄膜トランジスタ４０の断面構成を表したものである。この薄膜トランジスタ４０は、半導体膜１４の面積がゲート電極１２よりも大きい。換言すると基板１１側から見て半導体膜１４がゲート電極１２からはみ出している状態となっており、背面からの光照射による半導体膜１４への入射光を完全には遮蔽しない構造（部分遮光構造）である点が第１の実施の形態とは異なる。
＜４．変形例２＞
図１０は、上記第２の実施の形態の変形例（変形例２）に係る薄膜トランジスタ（薄膜トランジスタ５０）の断面構成を表したものである。この薄膜トランジスタ５０は、上記変形例１における薄膜トランジスタ４０と同様に部分遮光構造である点が第２の実施の形態とは異なる。
以上のように、ゲート電極１２の面積が半導体膜１４よりも小さい部分遮光構造を有する薄膜トランジスタ（薄膜トランジスタ４０，５０）においても上記第１，第２の実施の形態の薄膜トランジスタ１０，３０と同様の作用および効果が得られる。また、絶縁膜４６を設けることにより、ゲート電極１２とソース電極１５Ａまたはドレイン電極１５Ｂとの距離を広がる（ｌ2＜ｌ1）ため、ゲート電極１２とソース電極１５Ａおよびドレイン電極１５Ｂとの間の寄生容量を抑えることが可能となる。なお、本変形例１，２のような部分遮光構造を有する薄膜トランジスタは、例えばトップエミッション型の有機ＥＬ表示装置や遮光を気にしない半導体装置に用いることが好ましい。
＜５．変形例３＞
図１１Ａ〜図１１Ｄは、上記第１，第２の実施の形態および変形例１，２の変形例（変形例３）に係る薄膜トランジスタ（薄膜トランジスタ６０Ａ〜６０Ｄ）の断面構成を表したものである。この薄膜トランジスタ６０Ａ〜６０Ｄは、半導体膜１４上のチャネル領域１４Ｃに対応する位置にチャネル保護膜６９を設けた点が上記実施の形態および変形例とは異なる。なお、薄膜トランジスタ６０Ａ〜６０Ｄはそれぞれ薄膜トランジスタ１０，３０，４０，５０に対応している。
チャネル保護膜６９は半導体膜１４上に設けられ、ソース電極１５Ａおよびドレイン電極１５Ｂの形成時に半導体膜１４（特に、チャネル領域１４Ｃ）の損傷を防止するためのものである。チャネル保護膜６９は、例えば例えばアルミニウム酸化膜，シリコン酸化膜またはシリコン窒化膜からなり、その厚みは１５０ｎｍ〜３００ｎｍ程度、好ましくは２００ｎｍ〜２５０ｎｍである。
チャネル保護膜６９の形成方法は、半導体膜１４上に例えば、ＤＣスパッタリング法によりアルミニウム酸化膜を成膜し、これをパターニングしてチャネル保護膜１５を形成する。次いで、半導体膜１４上のチャネル保護膜１５を含む領域に金属薄膜を、例えばスパッタリング法により成膜した後エッチングを行い、ソース電極１５Ａおよびドレイン電極１５Ｂを形成する。このとき、チャネル保護膜１５により半導体膜１４が保護されているので、エッチングにより半導体膜１４が損傷することを防ぐことができる。
以上のように、本変形例では半導体膜１４上にチャネル保護膜６９を設けるようにしたので、ソース電極１５Ａおよびドレイン電極１５Ｂの形成時における半導体膜１４の損傷が抑制される。また、半導体膜１４に酸化物半導体材料を用いた場合における酸素抜けを抑制することができる。更に、半導体膜１４の材料として有機半導体材料を用いた場合における大気中の水分等の半導体膜１４への浸入が低減される。このように、半導体膜１４上にチャネル保護膜６９を設けることにより、上述した要因による薄膜トランジスタの特性劣化を防ぐことが可能となる。
＜適用例＞
上記第１、第２の実施の形態および変形例１〜３で説明した薄膜トランジスタ１０，３０（３０Ａ，３０Ｂ，３０Ｃ），４０，５０，６０Ａ〜６０Ｄを備えた半導体装置は、表示装置として好適に用いることができる。表示装置としては、例えば液晶表示装置、有機ＥＬ表示装置、電子ペーパーディスプレイ等が挙げられる。図１２に、表示駆動回路の一例について模式的に示す。
（適用例１）
図１２は、適用例１に係るテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、映像表示画面部３００が、上記表示装置に相当する。
（適用例２）
図１３Ａは、適用例２に係るデジタルカメラの外観を表側から、図１３Ｂは裏側から表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、上記表示装置としての表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有している。
（適用例３）
図１４は、適用例３に係るノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および上記表示装置としての表示部５３０を有している。
（適用例４）
図１５は、適用例４に係るビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および上記表示装置としての表示部６４０を有している。
（適用例５）
図１６Ａは、適用例５に係る携帯電話機の閉じた状態における正面図、左側面図、右側面図、上面図および下面図を表したものである。図１６Ｂは、携帯電話機の開いた状態における正面図および側面図を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。ディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。
以上、第１，第２の実施の形態，変形例１〜３および適用例を挙げて説明したが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
また、ここでは半導体膜１４をテーパ形状（基板１１に対して９０°未満）に形成したがこれに限らず、基板１１に対して垂直（基板１１に対して直角）に形成しても構わない。この場合、第２の実施の形態のように絶縁膜３６を酸化によって形成した場合には、その形状は矩形状となる。なお、上記実施の形態等のように半導体膜１４をテーパ形状に加工した場合には側面全体が電界に影響を与えるが、半導体膜１４を矩形状に加工した場合には、半導体膜１４の側面下端近傍のみが電界に影響を与える。
更に、上記実施の形態等において示した各層以外の他の層を備えていてもよい。また、例えば、半導体膜１４の側壁の絶縁膜１６を、第１の実施の形態において説明した形成方法（蒸着法やＣＶＤ法）と第２の実施の形態において説明した形成方法（酸化）とを組み合わせて形成しても構わない。
なお、本技術は以下のような構成をとることも可能である。
（１）ゲート電極と、前記ゲート電極に対向してチャネル領域を有する半導体膜と、前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に設けられた絶縁膜とを備えた薄膜トランジスタ。
（２）前記ゲート電極と、前記半導体膜との間にゲート絶縁膜を備え、前記絶縁膜は、前記半導体膜の側壁から前記ゲート絶縁膜の表面にかけて設けられている、前記（１）記載の薄膜トランジスタ。
（３）前記絶縁膜は、少なくとも前記ゲート電極の延在方向と同一方向に設けられている、（１）または（２）記載の薄膜トランジスタ。
（４）前記半導体膜に電気的に接続された一対のソース・ドレイン電極を備え、前記半導体膜のゲート絶縁膜との界面と、前記ソース・ドレイン電極とゲート絶縁膜との界面との間に前記絶縁膜が介在している、前記（１）乃至（３）のいずれかに記載の薄膜トランジスタ。
（５）前記絶縁膜は前記半導体膜の側面にサイドウォール状に設けられている、前記（１）乃至（４）のうちいずれかに記載の薄膜トランジスタ。
（６）前記絶縁膜は前記半導体膜の側面に沿って平行に設けられている、前記（１）乃至（４）のいずれかに記載の薄膜トランジスタ。
（７）前記絶縁膜は前記半導体膜の側面に矩形状に設けられている、前記（１）乃至（４）のいずれかに記載の薄膜トランジスタ。
（８）前記絶縁膜の幅方向の膜厚は２ｎｍ以上３００ｎｍ以下である、前記（１）乃至（７）のいずれかに記載の薄膜トランジスタ。
（９）前記半導体膜の面積は前記ゲート電極の面積より小さく、前記ゲート電極側からの入射光を完全に遮光する、前記（１）乃至（８）のいずれかに記載の薄膜トランジスタ。
（１０）前記半導体膜の面積は前記ゲート電極の面積よりも大きく、前記ゲート電極側からの入射光を部分的に遮光する、前記（１）乃至（８）のいずれかに記載の薄膜トランジスタ。
（１１）前記半導体膜は前記チャネル領域上にチャネル保護膜を有する、前記（１）乃至（１０）のうちいずれか１つに記載の薄膜トランジスタ。
（１２）基板上にゲート電極を形成する工程と、前記ゲート電極上に前記ゲート電極に対向してチャネル領域を有する半導体膜を形成する工程と、前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に絶縁膜を形成する工程とを含む薄膜トランジスタの製造方法。
（１３）前記絶縁膜をＣＶＤ法およびエッチバック法を用いて形成する、前記（１２）に記載の薄膜トランジスタの製造方法。
（１４）前記絶縁膜を前記半導体膜を酸化することによって形成する、前記（１２）記載の薄膜トランジスタの製造方法。
（１５）複数の素子と、前記複数の素子を駆動するための薄膜トランジスタとを有し、前記薄膜トランジスタは、基板上にゲート電極と、前記ゲート電極に対向してチャネル領域を有する半導体膜と、前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に設けられた絶縁膜とを備えた表示装置。
（１６）複数の素子と、前記複数の素子を駆動するための薄膜トランジスタとを含む表示装置を有し、前記薄膜トランジスタは、基板上にゲート電極と、前記ゲート電極に対向してチャネル領域を有する半導体膜と、前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に設けられた絶縁膜とを有する電子機器。
１…表示装置、１０，３０，４０，５０，６０Ａ〜６０Ｄ…薄膜トランジスタ、１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、１４…半導体膜、１４Ｃ…チャネル領域、１５Ａ…ソース電極、１５Ｂ…ドレイン電極、１６…絶縁膜、１７…平坦化層、１８…素子分離膜、２０…有機発光素子、２１…第１電極、２２…有機層、２３…第２電極、６９…チャネル保護膜。

Claims (16)

  1. ゲート電極と、
    前記ゲート電極に対向してチャネル領域を有する半導体膜と、
    前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に設けられた絶縁膜と
    を備えた薄膜トランジスタ。
  2. 前記ゲート電極と、前記半導体膜との間にゲート絶縁膜を備え、
    前記絶縁膜は、前記半導体膜の側壁から前記ゲート絶縁膜の表面にかけて設けられている、請求項１に記載の薄膜トランジスタ。
  3. 前記絶縁膜は、少なくとも前記ゲート電極の延在方向と同一方向に設けられている、請求項１に記載の薄膜トランジスタ。
  4. 前記半導体膜に電気的に接続された一対のソース・ドレイン電極を備え、
    前記半導体膜のゲート絶縁膜との界面と、前記ソース・ドレイン電極とゲート絶縁膜との界面との間に前記絶縁膜が介在している、請求項１に記載の薄膜トランジスタ。
  5. 前記絶縁膜は前記半導体膜の側面にサイドウォール状に設けられている、請求項１に記載の薄膜トランジスタ。
  6. 前記絶縁膜は前記半導体膜の側面に沿って平行に設けられている、請求項１に記載の薄膜トランジスタ。
  7. 前記絶縁膜は前記半導体膜の側面に矩形状に設けられている、請求項１に記載の薄膜トランジスタ。
  8. 前記絶縁膜の幅方向の膜厚は２ｎｍ以上３００ｎｍ以下である、請求項１に記載の薄膜トランジスタ。
  9. 前記半導体膜の面積は前記ゲート電極の面積より小さく、前記ゲート電極側からの入射光を完全に遮光する、請求項１に記載の薄膜トランジスタ。
  10. 前記半導体膜の面積は前記ゲート電極の面積よりも大きく、前記ゲート電極側からの入射光を部分的に遮光する、請求項１に記載の薄膜トランジスタ。
  11. 前記半導体膜は前記チャネル領域上にチャネル保護膜を有する、請求項１に記載の薄膜トランジスタ。
  12. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上に前記ゲート電極に対向してチャネル領域を有する半導体膜を形成する工程と、
    前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に絶縁膜を形成する工程と
    を含む薄膜トランジスタの製造方法。
  13. 前記絶縁膜をＣＶＤ法およびエッチバック法を用いて形成する、請求項１２に記載の薄膜トランジスタの製造方法。
  14. 前記絶縁膜を前記半導体膜を酸化することによって形成する、請求項１２に記載の薄膜トランジスタの製造方法。
  15. 複数の素子と、前記複数の素子を駆動するための薄膜トランジスタとを有し、
    前記薄膜トランジスタは、
    基板上にゲート電極と、
    前記ゲート電極に対向してチャネル領域を有する半導体膜と、
    前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に設けられた絶縁膜と
    を備えた表示装置。
  16. 複数の素子と、前記複数の素子を駆動するための薄膜トランジスタとを含む表示装置を有し、
    前記薄膜トランジスタは、
    基板上にゲート電極と、
    前記ゲート電極に対向してチャネル領域を有する半導体膜と、
    前記半導体膜の側壁の少なくとも前記ゲート電極側の端部近傍に設けられた絶縁膜と
    を備えた電子機器。
JP2012179520A 2012-08-13 2012-08-13 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 Pending JP2014038911A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012179520A JP2014038911A (ja) 2012-08-13 2012-08-13 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
TW102126354A TW201411853A (zh) 2012-08-13 2013-07-23 薄膜電晶體及其製造方法，以及顯示單位及電子裝置
CN201380027886.2A CN104350600A (zh) 2012-08-13 2013-08-02 薄膜晶体管及其制造方法、显示装置和电子设备
KR20147031078A KR20150043238A (ko) 2012-08-13 2013-08-02 박막 트랜지스터 및 그 제조 방법과 표시 장치 및 전자 기기
PCT/JP2013/004696 WO2014027446A1 (en) 2012-08-13 2013-08-02 Thin film transistor and method of manufacturing the same, and display unit and electronic apparatus
US14/419,134 US20150179811A1 (en) 2012-08-13 2013-08-02 Thin film transistor and method of manufacturing the same, and display unit and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012179520A JP2014038911A (ja) 2012-08-13 2012-08-13 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器

Publications (2)

Publication Number Publication Date
JP2014038911A true JP2014038911A (ja) 2014-02-27
JP2014038911A5 JP2014038911A5 (ja) 2015-07-02

Family

ID=49080935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012179520A Pending JP2014038911A (ja) 2012-08-13 2012-08-13 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器

Country Status (6)

Country Link
US (1) US20150179811A1 (ja)
JP (1) JP2014038911A (ja)
KR (1) KR20150043238A (ja)
CN (1) CN104350600A (ja)
TW (1) TW201411853A (ja)
WO (1) WO2014027446A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032924B2 (en) * 2014-03-31 2018-07-24 The Hong Kong University Of Science And Technology Metal oxide thin film transistor with channel, source and drain regions respectively capped with covers of different gas permeability
US10504939B2 (en) 2017-02-21 2019-12-10 The Hong Kong University Of Science And Technology Integration of silicon thin-film transistors and metal-oxide thin film transistors
CN109471307A (zh) * 2018-09-11 2019-03-15 惠科股份有限公司 一种显示面板及其第一基板的制作方法
CN109148490B (zh) * 2018-10-15 2021-04-27 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制造方法和一种液晶显示面板
CN110581177A (zh) 2019-08-13 2019-12-17 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法
CN116298767B (zh) * 2023-05-17 2023-08-04 安普德（天津）科技股份有限公司 利用软门级偏压防止mos泄漏的方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01117068A (ja) * 1987-10-29 1989-05-09 Toshiba Corp 薄膜半導体素子
JPH01191479A (ja) * 1988-01-27 1989-08-01 Toshiba Corp 薄膜半導体素子
JPH0243739A (ja) * 1988-08-04 1990-02-14 Sanyo Electric Co Ltd 薄膜トランジスタ
JPH04125971A (ja) * 1990-09-17 1992-04-27 Nec Corp 薄膜トランジスタ
JPH04192529A (ja) * 1990-11-27 1992-07-10 Toshiba Corp 薄膜トランジスタ
JPH04369229A (ja) * 1991-06-17 1992-12-22 Sharp Corp 薄膜トランジスタ及びその製造方法
JPH09121056A (ja) * 1995-10-26 1997-05-06 Advanced Display:Kk 半導体装置の製法
JPH09512667A (ja) * 1994-04-29 1997-12-16 トムソン−エルセデ 薄膜半導体部品の側面をパッシベーション処理する方法
JP2000232227A (ja) * 1999-02-08 2000-08-22 Ind Technol Res Inst 薄膜トランジスタの製造方法
JP2002075972A (ja) * 2000-09-04 2002-03-15 Hitachi Ltd 半導体装置の製造方法
JP2003249655A (ja) * 2002-02-22 2003-09-05 Nec Corp チャネルエッチ型薄膜トランジスタ
JP2003332566A (ja) * 2002-05-14 2003-11-21 Fujitsu Ltd 半導体装置およびその製造方法
US7727822B2 (en) * 2005-03-03 2010-06-01 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device, production methods thereof and electronic device
JP2011151382A (ja) * 2009-12-21 2011-08-04 Semiconductor Energy Lab Co Ltd 薄膜トランジスタとその作製方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323034B1 (en) * 1999-08-12 2001-11-27 Industrial Technology Research Institute Amorphous TFT process
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR102386147B1 (ko) * 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
CN102473735B (zh) * 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01117068A (ja) * 1987-10-29 1989-05-09 Toshiba Corp 薄膜半導体素子
JPH01191479A (ja) * 1988-01-27 1989-08-01 Toshiba Corp 薄膜半導体素子
JPH0243739A (ja) * 1988-08-04 1990-02-14 Sanyo Electric Co Ltd 薄膜トランジスタ
JPH04125971A (ja) * 1990-09-17 1992-04-27 Nec Corp 薄膜トランジスタ
JPH04192529A (ja) * 1990-11-27 1992-07-10 Toshiba Corp 薄膜トランジスタ
JPH04369229A (ja) * 1991-06-17 1992-12-22 Sharp Corp 薄膜トランジスタ及びその製造方法
JPH09512667A (ja) * 1994-04-29 1997-12-16 トムソン−エルセデ 薄膜半導体部品の側面をパッシベーション処理する方法
JPH09121056A (ja) * 1995-10-26 1997-05-06 Advanced Display:Kk 半導体装置の製法
JP2000232227A (ja) * 1999-02-08 2000-08-22 Ind Technol Res Inst 薄膜トランジスタの製造方法
JP2002075972A (ja) * 2000-09-04 2002-03-15 Hitachi Ltd 半導体装置の製造方法
JP2003249655A (ja) * 2002-02-22 2003-09-05 Nec Corp チャネルエッチ型薄膜トランジスタ
JP2003332566A (ja) * 2002-05-14 2003-11-21 Fujitsu Ltd 半導体装置およびその製造方法
US7727822B2 (en) * 2005-03-03 2010-06-01 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device, production methods thereof and electronic device
JP2011151382A (ja) * 2009-12-21 2011-08-04 Semiconductor Energy Lab Co Ltd 薄膜トランジスタとその作製方法

Also Published As

Publication number Publication date
KR20150043238A (ko) 2015-04-22
US20150179811A1 (en) 2015-06-25
TW201411853A (zh) 2014-03-16
CN104350600A (zh) 2015-02-11
WO2014027446A1 (en) 2014-02-20

Similar Documents

Publication Publication Date Title
US10341475B2 (en) Display unit, method of manufacturing the same, and electronic apparatus
US10791593B2 (en) Organic EL display unit, method of manufacturing the same, and electronic apparatus
US8324612B2 (en) Thin film transistor, method of fabricating the same, and flat panel display having the same
US10482798B2 (en) Display unit and electronic apparatus
TWI574420B (zh) 雙閘極薄膜電晶體和包含其之有機發光二極體顯示裝置
US8481360B2 (en) Organic electronic device
US20090072226A1 (en) Display device having organic thin film transistor
US9214496B2 (en) Transistor, display, and electric apparatus
JP2014038911A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
JP4408903B2 (ja) トランジスタ、トランジスタ回路、電気光学装置および電子機器
US20120032154A1 (en) Semiconductor device, display device and electronic equipment
US9634271B2 (en) Semiconductor device, method of manufacturing the same, and electronic apparatus
US20140291687A1 (en) Display unit, manufacturing method thereof, and electronic apparatus
US10707313B2 (en) Thin film transistor, method of manufacturing thin film transistor, and display
KR100696489B1 (ko) 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는평판 디스플레이 장치

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150518

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170808