JPH09121056A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH09121056A JPH09121056A JP27869795A JP27869795A JPH09121056A JP H09121056 A JPH09121056 A JP H09121056A JP 27869795 A JP27869795 A JP 27869795A JP 27869795 A JP27869795 A JP 27869795A JP H09121056 A JPH09121056 A JP H09121056A
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Abstract
(57)【要約】
【課題】 絶縁膜の端面における、ソース電極と半導体
層またはドレイン電極と半導体層との短絡を防止できる
半導体装置の製法を提供する。 【解決手段】（ａ）ガラス基板上の第１の所定領域にゲ
ート電極を形成する工程と、（ｂ）前記ゲート電極を含
むガラス基板上にゲート絶縁膜、半導体層およびチャネ
ル絶縁膜を順次形成する工程と、（ｃ）前記チャネル絶
縁膜を第２の所定領域のみ残す工程と、（ｄ）前記半導
体層を第３の所定領域のみ残す工程と、（ｅ）前記半導
体層にｎ型領域を形成する工程と、（ｆ）前記ゲート絶
縁膜と前記ｎ型領域と前記チャネル絶縁膜とを覆うよう
に絶縁膜を形成する工程と、（ｇ）前記ｎ型領域と前記
ゲート絶縁膜と、前記ｎ型領域と前記チャネル絶縁膜と
の境界部分にそれぞれ前記絶縁膜を残す工程と、（ｈ）
第４、第５の所定領域にソース、ドレイン電極をそれぞ
れ形成する工程とからなることを特徴とする。
層またはドレイン電極と半導体層との短絡を防止できる
半導体装置の製法を提供する。 【解決手段】（ａ）ガラス基板上の第１の所定領域にゲ
ート電極を形成する工程と、（ｂ）前記ゲート電極を含
むガラス基板上にゲート絶縁膜、半導体層およびチャネ
ル絶縁膜を順次形成する工程と、（ｃ）前記チャネル絶
縁膜を第２の所定領域のみ残す工程と、（ｄ）前記半導
体層を第３の所定領域のみ残す工程と、（ｅ）前記半導
体層にｎ型領域を形成する工程と、（ｆ）前記ゲート絶
縁膜と前記ｎ型領域と前記チャネル絶縁膜とを覆うよう
に絶縁膜を形成する工程と、（ｇ）前記ｎ型領域と前記
ゲート絶縁膜と、前記ｎ型領域と前記チャネル絶縁膜と
の境界部分にそれぞれ前記絶縁膜を残す工程と、（ｈ）
第４、第５の所定領域にソース、ドレイン電極をそれぞ
れ形成する工程とからなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製法に
関する。さらに詳しくは、薄膜トランジスタなどの半導
体装置の製造工程において、メタル配線とチャネル領域
との短絡を防止できる半導体装置の製法に関する。
関する。さらに詳しくは、薄膜トランジスタなどの半導
体装置の製造工程において、メタル配線とチャネル領域
との短絡を防止できる半導体装置の製法に関する。
【０００２】
【従来の技術】図３は、イオンドーピング法を使った従
来の逆スタガ型薄膜トランジスタの製法を示す工程断面
説明図である。図３において、２１はガラス基板、２２
はゲート電極、２３はシリコン窒化膜などからなるゲー
ト絶縁膜、２４ａは半導体層、２５ａはシリコン窒化膜
などからなるチャネル絶縁膜であり、２７および２８は
Ａｌなどからなるソース電極およびドレイン電極であ
る。
来の逆スタガ型薄膜トランジスタの製法を示す工程断面
説明図である。図３において、２１はガラス基板、２２
はゲート電極、２３はシリコン窒化膜などからなるゲー
ト絶縁膜、２４ａは半導体層、２５ａはシリコン窒化膜
などからなるチャネル絶縁膜であり、２７および２８は
Ａｌなどからなるソース電極およびドレイン電極であ
る。
【０００３】つぎに、従来の逆スタガ型薄膜トランジス
タの製法を図３にしたがって説明する。まず、図３
（ａ）に示すようにガラス基板２１上の所定領域のみに
Ｃｒなどからなるゲート電極２２を形成する。続いて、
ゲート絶縁膜２３、アモルファスシリコン層２４および
絶縁膜２５を順次形成する（図３（ｂ）参照）。つぎ
に、絶縁膜２５に対して写真製版技術を使ってパターニ
ングを行い、不要部分の絶縁膜をエッチング除去し、図
３（ｃ）に示す形状のチャネル絶縁膜２５ａをうる。そ
ののち、アモルファスシリコン層２４に対して、パター
ニングおよびエッチングを行い、半導体層２４ａを所定
領域に形成し、前記半導体層２４ａの表面の露出してい
る部分にリンなどをイオンドーピングしてｎ型領域２９
を形成し、最後に、ソース電極２７およびドレイン電極
２８を形成する（図３（ｄ）参照）。
タの製法を図３にしたがって説明する。まず、図３
（ａ）に示すようにガラス基板２１上の所定領域のみに
Ｃｒなどからなるゲート電極２２を形成する。続いて、
ゲート絶縁膜２３、アモルファスシリコン層２４および
絶縁膜２５を順次形成する（図３（ｂ）参照）。つぎ
に、絶縁膜２５に対して写真製版技術を使ってパターニ
ングを行い、不要部分の絶縁膜をエッチング除去し、図
３（ｃ）に示す形状のチャネル絶縁膜２５ａをうる。そ
ののち、アモルファスシリコン層２４に対して、パター
ニングおよびエッチングを行い、半導体層２４ａを所定
領域に形成し、前記半導体層２４ａの表面の露出してい
る部分にリンなどをイオンドーピングしてｎ型領域２９
を形成し、最後に、ソース電極２７およびドレイン電極
２８を形成する（図３（ｄ）参照）。
【０００４】
【発明が解決しようとする課題】前述のように、イオン
ドーピング法を使った従来の半導体装置の製法では、半
導体層２４ａの表面の一部分に形成されたｎ型領域２９
に対して、ソース電極２７およびドレイン電極２８を形
成するが、イオンドーピング法によるｎ型領域の形成に
おいてはドーピング不純物の横方向の拡がりが少ないた
め、チャネル絶縁膜２５ａの端面近傍において、ソース
電極２７と半導体層２４ａのｎ型領域２９が形成されて
いない部分、またはドレイン電極２８と半導体層２４ａ
のｎ型領域２９が形成されていない部分とが短絡するこ
とから、半導体装置のオフ電流特性を著しく低下させる
という問題があった。
ドーピング法を使った従来の半導体装置の製法では、半
導体層２４ａの表面の一部分に形成されたｎ型領域２９
に対して、ソース電極２７およびドレイン電極２８を形
成するが、イオンドーピング法によるｎ型領域の形成に
おいてはドーピング不純物の横方向の拡がりが少ないた
め、チャネル絶縁膜２５ａの端面近傍において、ソース
電極２７と半導体層２４ａのｎ型領域２９が形成されて
いない部分、またはドレイン電極２８と半導体層２４ａ
のｎ型領域２９が形成されていない部分とが短絡するこ
とから、半導体装置のオフ電流特性を著しく低下させる
という問題があった。
【０００５】本発明はかかる問題を解決し、チャネル絶
縁膜の端面近傍におけるソース電極と半導体層またはド
レイン電極と半導体層との短絡を防止できる半導体装置
の製法を提供することを目的とする。
縁膜の端面近傍におけるソース電極と半導体層またはド
レイン電極と半導体層との短絡を防止できる半導体装置
の製法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
法は、（ａ）ガラス基板上の第１の所定領域にゲート電
極を形成する工程と、（ｂ）前記ゲート電極を含むガラ
ス基板上にゲート絶縁膜、半導体層およびチャネル絶縁
膜を順次形成する工程と、（ｃ）前記チャネル絶縁膜に
パターニングしたのち、エッチングすることにより、前
記チャネル絶縁膜を第２の所定領域のみ残す工程と、
（ｄ）前記半導体層にパターニングしたのちエッチング
することにより、前記半導体層を第３の所定領域のみ残
す工程と、（ｅ）前記第３の所定領域の半導体層に、イ
オンドーピングしてｎ型領域を形成する工程と、（ｆ）
さらに前記ゲート絶縁膜と前記半導体層のｎ型領域と前
記チャネル絶縁膜とを覆うように絶縁膜を形成する工程
と、（ｇ）当該絶縁膜に対して異方性エッチングを施
し、前記ｎ型領域と前記ゲート絶縁膜との境界部分およ
び前記ｎ型領域と前記チャネル絶縁膜との境界部分に前
記絶縁膜を残す工程と、（ｈ）前記ゲート絶縁膜、前記
半導体層のｎ型領域、前記絶縁膜および前記チャネル絶
縁膜のそれぞれ一部分を覆ってなる第４の所定領域にソ
ース電極を形成し、前記ゲート絶縁膜、前記半導体層の
ｎ型領域、前記絶縁膜および前記チャネル絶縁膜のそれ
ぞれ一部分を覆ってなる第５の所定領域にドレイン電極
を形成する工程とからなることを特徴とする。
法は、（ａ）ガラス基板上の第１の所定領域にゲート電
極を形成する工程と、（ｂ）前記ゲート電極を含むガラ
ス基板上にゲート絶縁膜、半導体層およびチャネル絶縁
膜を順次形成する工程と、（ｃ）前記チャネル絶縁膜に
パターニングしたのち、エッチングすることにより、前
記チャネル絶縁膜を第２の所定領域のみ残す工程と、
（ｄ）前記半導体層にパターニングしたのちエッチング
することにより、前記半導体層を第３の所定領域のみ残
す工程と、（ｅ）前記第３の所定領域の半導体層に、イ
オンドーピングしてｎ型領域を形成する工程と、（ｆ）
さらに前記ゲート絶縁膜と前記半導体層のｎ型領域と前
記チャネル絶縁膜とを覆うように絶縁膜を形成する工程
と、（ｇ）当該絶縁膜に対して異方性エッチングを施
し、前記ｎ型領域と前記ゲート絶縁膜との境界部分およ
び前記ｎ型領域と前記チャネル絶縁膜との境界部分に前
記絶縁膜を残す工程と、（ｈ）前記ゲート絶縁膜、前記
半導体層のｎ型領域、前記絶縁膜および前記チャネル絶
縁膜のそれぞれ一部分を覆ってなる第４の所定領域にソ
ース電極を形成し、前記ゲート絶縁膜、前記半導体層の
ｎ型領域、前記絶縁膜および前記チャネル絶縁膜のそれ
ぞれ一部分を覆ってなる第５の所定領域にドレイン電極
を形成する工程とからなることを特徴とする。
【０００７】前記イオンドーピングする工程が、イオン
源を少なくとも２方向から照射してイオンドーピングす
る工程からなり、前記イオン源の照射角度が、前記ガラ
ス基板表面に垂直な面に対して、０°より大きく６０°
より小さい角度であることが、前記半導体層の表面およ
び側面にイオンドーピングできるため好ましい。
源を少なくとも２方向から照射してイオンドーピングす
る工程からなり、前記イオン源の照射角度が、前記ガラ
ス基板表面に垂直な面に対して、０°より大きく６０°
より小さい角度であることが、前記半導体層の表面およ
び側面にイオンドーピングできるため好ましい。
【０００８】前記チャネル絶縁膜を所定領域のみ残す工
程が、等方性エッチングしたのち、さらに異方性エッチ
ングする工程からなることが、ドーピング不純物の横方
向拡がりを大きくして、ソース電極およびドレイン電極
とｎ型領域が形成されていない半導体層との短絡を防止
できるため好ましい。
程が、等方性エッチングしたのち、さらに異方性エッチ
ングする工程からなることが、ドーピング不純物の横方
向拡がりを大きくして、ソース電極およびドレイン電極
とｎ型領域が形成されていない半導体層との短絡を防止
できるため好ましい。
【０００９】本発明の半導体装置の製法は、（ａ）ガラ
ス基板上の第１の所定領域にゲート電極を形成する工程
と、（ｂ）前記ゲート電極を含むガラス基板上にゲート
絶縁膜、半導体層を順次形成する工程と、（ｃ）前記半
導体層にパターニングしたのち、エッチングすることに
より、前記半導体層を第３の所定領域のみ残す工程と、
（ｄ）さらに前記ゲート絶縁膜と前記半導体層とを覆う
ようにチャネル絶縁膜を形成する工程と、（ｅ）前記チ
ャネル絶縁膜にパターニングしたのち、エッチングする
ことにより、前記チャネル絶縁膜を第２の所定領域のみ
残す工程と、（ｆ）前記第３の所定領域の半導体層に、
イオンドーピングしてｎ型領域を形成する工程と、
（ｇ）さらに前記ゲート絶縁膜と前記半導体層のｎ型領
域と前記チャネル絶縁膜とを覆うように絶縁膜を形成す
る工程と、（ｈ）当該絶縁膜に対して異方性エッチング
を施し、前記ｎ型領域と前記ゲート絶縁膜との境界部分
および前記ｎ型領域と前記チャネル絶縁膜との境界部分
に前記絶縁膜を残す工程と、（ｉ）前記ゲート絶縁膜、
前記半導体層のｎ型領域、前記絶縁膜および前記チャネ
ル絶縁膜のそれぞれ一部分を覆ってなる第４の所定領域
にソース電極を形成し、前記ゲート絶縁膜、前記半導体
層のｎ型領域、前記絶縁膜および前記チャネル絶縁膜の
それぞれ一部分を覆ってなる第５の所定領域にドレイン
電極を形成する工程と、からなることを特徴とする。
ス基板上の第１の所定領域にゲート電極を形成する工程
と、（ｂ）前記ゲート電極を含むガラス基板上にゲート
絶縁膜、半導体層を順次形成する工程と、（ｃ）前記半
導体層にパターニングしたのち、エッチングすることに
より、前記半導体層を第３の所定領域のみ残す工程と、
（ｄ）さらに前記ゲート絶縁膜と前記半導体層とを覆う
ようにチャネル絶縁膜を形成する工程と、（ｅ）前記チ
ャネル絶縁膜にパターニングしたのち、エッチングする
ことにより、前記チャネル絶縁膜を第２の所定領域のみ
残す工程と、（ｆ）前記第３の所定領域の半導体層に、
イオンドーピングしてｎ型領域を形成する工程と、
（ｇ）さらに前記ゲート絶縁膜と前記半導体層のｎ型領
域と前記チャネル絶縁膜とを覆うように絶縁膜を形成す
る工程と、（ｈ）当該絶縁膜に対して異方性エッチング
を施し、前記ｎ型領域と前記ゲート絶縁膜との境界部分
および前記ｎ型領域と前記チャネル絶縁膜との境界部分
に前記絶縁膜を残す工程と、（ｉ）前記ゲート絶縁膜、
前記半導体層のｎ型領域、前記絶縁膜および前記チャネ
ル絶縁膜のそれぞれ一部分を覆ってなる第４の所定領域
にソース電極を形成し、前記ゲート絶縁膜、前記半導体
層のｎ型領域、前記絶縁膜および前記チャネル絶縁膜の
それぞれ一部分を覆ってなる第５の所定領域にドレイン
電極を形成する工程と、からなることを特徴とする。
【００１０】前記イオンドーピングする工程が、イオン
源を少なくとも２方向から照射してイオンドーピングす
る工程からなり、前記イオン源の照射角度が、前記ガラ
ス基板表面に垂直な面に対して、０°より大きく６０°
より小さい角度であることが、前記半導体層の表面およ
び側面にイオンドーピングできるため好ましい。
源を少なくとも２方向から照射してイオンドーピングす
る工程からなり、前記イオン源の照射角度が、前記ガラ
ス基板表面に垂直な面に対して、０°より大きく６０°
より小さい角度であることが、前記半導体層の表面およ
び側面にイオンドーピングできるため好ましい。
【００１１】前記チャネル絶縁膜を所定の領域のみ残す
工程が、等方性エッチングしたのち、さらに異方性エッ
チングする工程からなることが、ドーピング不純物の横
方向拡がりを大きくして、ソース電極およびドレイン電
極とｎ型領域が形成されていない半導体層との短絡を防
止できるため好ましい。
工程が、等方性エッチングしたのち、さらに異方性エッ
チングする工程からなることが、ドーピング不純物の横
方向拡がりを大きくして、ソース電極およびドレイン電
極とｎ型領域が形成されていない半導体層との短絡を防
止できるため好ましい。
【００１２】
【発明の実施の形態】つぎに図面を参照しながら本発明
の半導体装置の製法の一実施例を説明する。図１は本発
明の半導体装置の製法の一実施例の工程断面説明図であ
る。図１において、１１はガラス基板であり、１２はゲ
ート電極であり、１３はゲート絶縁膜であり、１４ａは
半導体層であり、１５ａはチャネル絶縁膜であり、１６
は前記ソース電極１７と前記ｎ型領域１９の境界部分ま
たは前記ドレイン電極１８と前記ｎ型領域１９ａの境界
部分に形成される側壁絶縁膜であり、１７、１８はそれ
ぞれソース電極およびドレイン電極であり、１９は前記
半導体層１４ａに形成されるｎ型領域である。
の半導体装置の製法の一実施例を説明する。図１は本発
明の半導体装置の製法の一実施例の工程断面説明図であ
る。図１において、１１はガラス基板であり、１２はゲ
ート電極であり、１３はゲート絶縁膜であり、１４ａは
半導体層であり、１５ａはチャネル絶縁膜であり、１６
は前記ソース電極１７と前記ｎ型領域１９の境界部分ま
たは前記ドレイン電極１８と前記ｎ型領域１９ａの境界
部分に形成される側壁絶縁膜であり、１７、１８はそれ
ぞれソース電極およびドレイン電極であり、１９は前記
半導体層１４ａに形成されるｎ型領域である。
【００１３】本発明の半導体装置の製法は、まず、図１
（ａ）に示されるように、たとえばＣｒ、Ａｌ、Ｍｏま
たはＴａなどからなるゲート電極１２を、ゲート電極と
して作用するために必要な面積を有する、前記ガラス基
板１１上の第１の所定領域に形成する。続いて、図１
（ｂ）に示されるように、前記ゲート電極１２を含む前
記ガラス基板１１上に、たとえば窒化シリコン、酸化シ
リコン、シリコンオキシナイトライド、酸化アルミニウ
ムもしくはタンタルオキサイドの単一膜、または前記各
膜を組合せて多層にしたものなどからなるゲート絶縁膜
１３と、のちに半導体層１４ａとなるアモルファスシリ
コン層１４と、たとえば窒化シリコン、酸化シリコン、
もしくはシリコンオキシナイトライドの単一膜、または
前記各膜を組合せて多層にしたものなどからなり、のち
にチャネル絶縁膜１５ａとなる絶縁膜１５とを順次形成
する。つぎに、該絶縁膜１５に対して、通常のレジスト
塗布および露光方法で所望形状にレジストを形成する写
真製版技術（以下、単に「写真製版技術」という）によ
りパターニングを行ったのち、不要部分の絶縁膜をエッ
チング除去し、チャネル絶縁膜として作用するために必
要な位置および面積を有する第２の所定領域に、図１
（ｃ）に示される形状のチャネル絶縁膜１５ａを形成す
る。そののち、前記アモルファスシリコン層１４に対し
て、写真製版技術を用いてパターニングを行い、不要部
分のアモルファスシリコン層をエッチング除去し、半導
体層として作用するために必要な位置および面積を有す
る第３の所定領域に半導体層１４ａを形成する。さら
に、該半導体層１４ａの表面の露出している部分および
側面にリンなどをイオンドーピングして、前記半導体層
１４ａの表面および側面にｎ型領域１９を形成する。つ
ぎに、前記ゲート絶縁膜１３、前記ｎ型領域１９および
前記チャネル絶縁膜１５ａの表面を覆うように、たとえ
ば窒化シリコン、酸化シリコン、シリコンオキシナイト
ライドもしくはタンタルオキサイドの単一膜、または前
記各膜を組合せて多層にしたものなどからなり、のちに
側壁絶縁膜１６となる絶縁膜を形成し、該絶縁膜に対し
て、異方性エッチング処理を施し、図１（ｄ）に示すよ
うに、前記ｎ型領域１９と前記ゲート絶縁膜１３との境
界部分および前記ｎ型領域１９と前記チャネル絶縁膜１
５ａとの境界部分に側壁絶縁膜１６を形成する。前記異
方性エッチング処理は、前記絶縁膜に対して垂直な方向
のみエッチングが進行するように、ＣＦ4、ＳＦ6、ＣＨ
Ｆ3、Ｏ2、Ｎ2、ＡｒまたはＨｅなどのガスを用いて行
われる。このため、イオンドーピング法による前記ｎ型
領域１９の形成が、ゲート絶縁膜１３の端面近傍および
チャネル絶縁膜１５ａの端面近傍で不充分であっても、
前記ｎ型領域１９の端部と、ソース電極１７およびドレ
イン電極１８とのあいだに側壁絶縁膜１６が形成され
る。したがって、前記半導体層１４ａとソース電極１７
と、または前記半導体層１４ａとドレイン電極１８との
短絡が防止される。最後に、ソース電極として作用する
ために必要な位置および面積を有する第４の所定領域に
Ａｌなどからなるソース電極１７を形成し、ドレイン電
極として作用するために必要な位置および面積を有する
第５の所定領域にＡｌなどからなるドレイン電極１８を
形成して、図１（ｅ）に示される形状の半導体装置であ
る薄膜トランジスタをうる。
（ａ）に示されるように、たとえばＣｒ、Ａｌ、Ｍｏま
たはＴａなどからなるゲート電極１２を、ゲート電極と
して作用するために必要な面積を有する、前記ガラス基
板１１上の第１の所定領域に形成する。続いて、図１
（ｂ）に示されるように、前記ゲート電極１２を含む前
記ガラス基板１１上に、たとえば窒化シリコン、酸化シ
リコン、シリコンオキシナイトライド、酸化アルミニウ
ムもしくはタンタルオキサイドの単一膜、または前記各
膜を組合せて多層にしたものなどからなるゲート絶縁膜
１３と、のちに半導体層１４ａとなるアモルファスシリ
コン層１４と、たとえば窒化シリコン、酸化シリコン、
もしくはシリコンオキシナイトライドの単一膜、または
前記各膜を組合せて多層にしたものなどからなり、のち
にチャネル絶縁膜１５ａとなる絶縁膜１５とを順次形成
する。つぎに、該絶縁膜１５に対して、通常のレジスト
塗布および露光方法で所望形状にレジストを形成する写
真製版技術（以下、単に「写真製版技術」という）によ
りパターニングを行ったのち、不要部分の絶縁膜をエッ
チング除去し、チャネル絶縁膜として作用するために必
要な位置および面積を有する第２の所定領域に、図１
（ｃ）に示される形状のチャネル絶縁膜１５ａを形成す
る。そののち、前記アモルファスシリコン層１４に対し
て、写真製版技術を用いてパターニングを行い、不要部
分のアモルファスシリコン層をエッチング除去し、半導
体層として作用するために必要な位置および面積を有す
る第３の所定領域に半導体層１４ａを形成する。さら
に、該半導体層１４ａの表面の露出している部分および
側面にリンなどをイオンドーピングして、前記半導体層
１４ａの表面および側面にｎ型領域１９を形成する。つ
ぎに、前記ゲート絶縁膜１３、前記ｎ型領域１９および
前記チャネル絶縁膜１５ａの表面を覆うように、たとえ
ば窒化シリコン、酸化シリコン、シリコンオキシナイト
ライドもしくはタンタルオキサイドの単一膜、または前
記各膜を組合せて多層にしたものなどからなり、のちに
側壁絶縁膜１６となる絶縁膜を形成し、該絶縁膜に対し
て、異方性エッチング処理を施し、図１（ｄ）に示すよ
うに、前記ｎ型領域１９と前記ゲート絶縁膜１３との境
界部分および前記ｎ型領域１９と前記チャネル絶縁膜１
５ａとの境界部分に側壁絶縁膜１６を形成する。前記異
方性エッチング処理は、前記絶縁膜に対して垂直な方向
のみエッチングが進行するように、ＣＦ4、ＳＦ6、ＣＨ
Ｆ3、Ｏ2、Ｎ2、ＡｒまたはＨｅなどのガスを用いて行
われる。このため、イオンドーピング法による前記ｎ型
領域１９の形成が、ゲート絶縁膜１３の端面近傍および
チャネル絶縁膜１５ａの端面近傍で不充分であっても、
前記ｎ型領域１９の端部と、ソース電極１７およびドレ
イン電極１８とのあいだに側壁絶縁膜１６が形成され
る。したがって、前記半導体層１４ａとソース電極１７
と、または前記半導体層１４ａとドレイン電極１８との
短絡が防止される。最後に、ソース電極として作用する
ために必要な位置および面積を有する第４の所定領域に
Ａｌなどからなるソース電極１７を形成し、ドレイン電
極として作用するために必要な位置および面積を有する
第５の所定領域にＡｌなどからなるドレイン電極１８を
形成して、図１（ｅ）に示される形状の半導体装置であ
る薄膜トランジスタをうる。
【００１４】さらに、前記半導体層１４ａの表面および
側面にリンなどの不純物をイオンドーピングする工程
は、イオン源を少なくとも２方向から照射してイオンド
ーピングする工程からなる。このように、イオン源を少
なくとも２方向から照射するので、前記半導体層１４ａ
は、その表面だけではなく、その側面に対してもリンな
どの不純物がドーピングされる。前記イオン源の照射角
度は、前記ガラス基板表面に垂直な面に対して０°より
大きく９０°より小さい角度で変化させるものとし、本
発明においては０°より大きく６０°より小さい角度が
好ましく、なかでも０°より大きく４５°より小さい角
度がより好ましい。前記照射角度が６０°より大きい角
度であるばあいは、前記半導体層１４ａの表面にリンな
どの不純物が充分にドーピングされず、ｎ型領域１９の
形成が不充分となり薄膜トランジスタとしての機能を有
しなくなる。
側面にリンなどの不純物をイオンドーピングする工程
は、イオン源を少なくとも２方向から照射してイオンド
ーピングする工程からなる。このように、イオン源を少
なくとも２方向から照射するので、前記半導体層１４ａ
は、その表面だけではなく、その側面に対してもリンな
どの不純物がドーピングされる。前記イオン源の照射角
度は、前記ガラス基板表面に垂直な面に対して０°より
大きく９０°より小さい角度で変化させるものとし、本
発明においては０°より大きく６０°より小さい角度が
好ましく、なかでも０°より大きく４５°より小さい角
度がより好ましい。前記照射角度が６０°より大きい角
度であるばあいは、前記半導体層１４ａの表面にリンな
どの不純物が充分にドーピングされず、ｎ型領域１９の
形成が不充分となり薄膜トランジスタとしての機能を有
しなくなる。
【００１５】前述の半導体装置の製法によれば、ガラス
基板１１上の第１の所定領域にゲート電極１２を形成
し、ゲート絶縁膜１３、半導体層１４ａとなるアモルフ
ァスシリコン層１４およびチャネル絶縁膜１５ａとなる
絶縁膜１５を順次形成したのち、アモルファスシリコン
層１４と前記絶縁膜１５とに対して、それぞれパターニ
ングおよびエッチングを行い、第２の所定領域にチャネ
ル絶縁膜１５ａを、第３の所定領域に半導体層１４ａを
それぞれ形成している。しかし、まずはじめに、ガラス
基板１１上の第１の所定領域にゲート電極１２を形成
し、ゲート絶縁膜１３および半導体層１４ａとなるアモ
ルファスシリコン層１４を順次形成し、該アモルファス
シリコン層１４に対してパターニングおよびエッチング
を行い、第３の所定領域に半導体層１４ａを形成し、そ
ののち、チャネル絶縁膜１５ａとなる絶縁膜１５を形成
し、該絶縁膜１５に対してパターニングおよびエッチン
グを行い、第２の所定領域にチャネル絶縁膜１５ａを形
成してもよい。
基板１１上の第１の所定領域にゲート電極１２を形成
し、ゲート絶縁膜１３、半導体層１４ａとなるアモルフ
ァスシリコン層１４およびチャネル絶縁膜１５ａとなる
絶縁膜１５を順次形成したのち、アモルファスシリコン
層１４と前記絶縁膜１５とに対して、それぞれパターニ
ングおよびエッチングを行い、第２の所定領域にチャネ
ル絶縁膜１５ａを、第３の所定領域に半導体層１４ａを
それぞれ形成している。しかし、まずはじめに、ガラス
基板１１上の第１の所定領域にゲート電極１２を形成
し、ゲート絶縁膜１３および半導体層１４ａとなるアモ
ルファスシリコン層１４を順次形成し、該アモルファス
シリコン層１４に対してパターニングおよびエッチング
を行い、第３の所定領域に半導体層１４ａを形成し、そ
ののち、チャネル絶縁膜１５ａとなる絶縁膜１５を形成
し、該絶縁膜１５に対してパターニングおよびエッチン
グを行い、第２の所定領域にチャネル絶縁膜１５ａを形
成してもよい。
【００１６】また、図２（ｂ）に示されるように前記第
２の所定領域のみにチャネル絶縁膜１５ｂを形成する工
程において、チャネル絶縁膜１５ｂとなる絶縁膜に対し
て、まずはじめに等方性エッチングしたのち、さらに異
方性エッチングすることにより、チャネル絶縁膜１５ｂ
を形成してもよい。このように、等方性エッチングを行
ったのち異方性エッチングを行うので、前記チャネル絶
縁膜１５ｂは、まず、チャネル絶縁膜１５ｂに対して、
垂直方向にも水平方向にもエッチングが進行し、そのの
ち、チャネル絶縁膜１５ｂに対して、垂直方向にのみエ
ッチングが進行する。したがって、図２（ｂ）に示され
る前記チャネル絶縁膜１５ｂの平面図である図２（ａ）
に示されるように、前記チャネル絶縁膜１５ｂの４箇所
の側面の形状はテーパ状に形成される。これにより、イ
オンドーピング時にテーパ状に形成された部分の薄膜化
したチャネル絶縁膜の一部をドーピング不純物が通過し
て、チャネル絶縁膜下部の半導体層にもｎ型領域が形成
されて、実効的なドーピング不純物の横方向拡がりを大
きくして、ソース電極およびドレイン電極とｎ型領域が
形成されていない半導体層との短絡を防止することが可
能となる。
２の所定領域のみにチャネル絶縁膜１５ｂを形成する工
程において、チャネル絶縁膜１５ｂとなる絶縁膜に対し
て、まずはじめに等方性エッチングしたのち、さらに異
方性エッチングすることにより、チャネル絶縁膜１５ｂ
を形成してもよい。このように、等方性エッチングを行
ったのち異方性エッチングを行うので、前記チャネル絶
縁膜１５ｂは、まず、チャネル絶縁膜１５ｂに対して、
垂直方向にも水平方向にもエッチングが進行し、そのの
ち、チャネル絶縁膜１５ｂに対して、垂直方向にのみエ
ッチングが進行する。したがって、図２（ｂ）に示され
る前記チャネル絶縁膜１５ｂの平面図である図２（ａ）
に示されるように、前記チャネル絶縁膜１５ｂの４箇所
の側面の形状はテーパ状に形成される。これにより、イ
オンドーピング時にテーパ状に形成された部分の薄膜化
したチャネル絶縁膜の一部をドーピング不純物が通過し
て、チャネル絶縁膜下部の半導体層にもｎ型領域が形成
されて、実効的なドーピング不純物の横方向拡がりを大
きくして、ソース電極およびドレイン電極とｎ型領域が
形成されていない半導体層との短絡を防止することが可
能となる。
【００１７】
【発明の効果】本発明の半導体装置の製法により、たと
えば薄膜トランジスタなどを形成したばあい、半導体層
の表面部分に形成されるｎ型領域とチャネル絶縁膜の端
面部分が絶縁膜で覆われているため、イオンドーピング
法により形成された前記ｎ型領域の横方向の拡がりが少
ないことにより生じる、ソース電極およびドレイン電極
と前記半導体層との短絡を防止でき、良好な電流−電圧
特性、とくにオフ電流特性を有する半導体装置をうるこ
とができる。
えば薄膜トランジスタなどを形成したばあい、半導体層
の表面部分に形成されるｎ型領域とチャネル絶縁膜の端
面部分が絶縁膜で覆われているため、イオンドーピング
法により形成された前記ｎ型領域の横方向の拡がりが少
ないことにより生じる、ソース電極およびドレイン電極
と前記半導体層との短絡を防止でき、良好な電流−電圧
特性、とくにオフ電流特性を有する半導体装置をうるこ
とができる。
【図１】本発明の半導体装置の製法を示す工程断面説明
図である。
図である。
【図２】本発明の半導体装置の製法によるチャネル絶縁
膜の形状を示す説明図である。
膜の形状を示す説明図である。
【図３】従来の半導体装置の製法を示す工程断面説明図
である。
である。
１１ ガラス基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ａ 半導体層 １５ａ チャネル絶縁膜 １６ 側壁絶縁膜 １７ ソース電極 １８ ドレイン電極 １９ ｎ型領域
Claims (6)
- 【請求項１】 （ａ）ガラス基板上の第１の所定領域
に、ゲート電極を形成する工程と、（ｂ）前記ゲート電
極を含むガラス基板上にゲート絶縁膜、半導体層および
チャネル絶縁膜を順次形成する工程と、（ｃ）前記チャ
ネル絶縁膜にパターニングしたのち、エッチングするこ
とにより、前記チャネル絶縁膜を第２の所定領域のみ残
す工程と、（ｄ）前記半導体層にパターニングしたのち
エッチングすることにより、前記半導体層を第３の所定
領域のみ残す工程と、（ｅ）前記第３の所定領域の半導
体層に、イオンドーピングしてｎ型領域を形成する工程
と、（ｆ）さらに前記ゲート絶縁膜と前記半導体層のｎ
型領域と前記チャネル絶縁膜とを覆うように絶縁膜を形
成する工程と、（ｇ）当該絶縁膜に対して異方性エッチ
ングを施し、前記ｎ型領域と前記ゲート絶縁膜との境界
部分および前記ｎ型領域と前記チャネル絶縁膜との境界
部分に前記絶縁膜を残す工程と、（ｈ）前記ゲート絶縁
膜、前記半導体層のｎ型領域、前記絶縁膜および前記チ
ャネル絶縁膜のそれぞれ一部分を覆ってなる第４の所定
領域にソース電極を形成し、前記ゲート絶縁膜、前記半
導体層のｎ型領域、前記絶縁膜および前記チャネル絶縁
膜のそれぞれ一部分を覆ってなる第５の所定領域にドレ
イン電極を形成する工程とからなることを特徴とする半
導体装置の製法。 - 【請求項２】 前記イオンドーピングする工程が、イオ
ン源を少なくとも２方向から照射してイオンドーピング
する工程からなり、前記イオン源の照射角度が、前記ガ
ラス基板表面に垂直な面に対して、０°より大きく６０
°より小さい角度である請求項１記載の半導体装置の製
法。 - 【請求項３】 前記チャネル絶縁膜を所定領域のみ残す
工程が、等方性エッチングしたのち、さらに異方性エッ
チングする工程からなる請求項１記載の半導体装置の製
法。 - 【請求項４】 （ａ）ガラス基板上の第１の所定領域
に、ゲート電極を形成する工程と、（ｂ）前記ゲート電
極を含むガラス基板上にゲート絶縁膜、半導体層を順次
形成する工程と、（ｃ）前記半導体層にパターニングし
たのち、エッチングすることにより、前記半導体層を第
３の所定領域のみ残す工程と、（ｄ）さらに前記ゲート
絶縁膜と前記半導体層とを覆うようにチャネル絶縁膜を
形成する工程と、（ｅ）前記チャネル絶縁膜にパターニ
ングしたのち、エッチングすることにより、前記チャネ
ル絶縁膜を第２の所定領域のみ残す工程と、（ｆ）前記
第３の所定領域の半導体層に、イオンドーピングしてｎ
型領域を形成する工程と、（ｇ）さらに前記ゲート絶縁
膜と前記半導体層のｎ型領域と前記チャネル絶縁膜とを
覆うように絶縁膜を形成する工程と、（ｈ）当該絶縁膜
に対して異方性エッチングを施し、前記ｎ型領域と前記
ゲート絶縁膜との境界部分および前記ｎ型領域と前記チ
ャネル絶縁膜との境界部分に前記絶縁膜を残す工程と、
（ｉ）前記ゲート絶縁膜、前記半導体層のｎ型領域、前
記絶縁膜および前記チャネル絶縁膜のそれぞれ一部分を
覆ってなる第４の所定領域にソース電極を形成し、前記
ゲート絶縁膜、前記半導体層のｎ型領域、前記絶縁膜お
よび前記チャネル絶縁膜のそれぞれ一部分を覆ってなる
第５の所定領域にドレイン電極を形成する工程とからな
ることを特徴とする半導体装置の製法。 - 【請求項５】 前記イオンドーピングする工程が、イオ
ン源を少なくとも２方向から照射してイオンドーピング
する工程からなり、前記イオン源の照射角度が、前記ガ
ラス基板表面に垂直な面に対して、０°より大きく６０
°より小さい角度である請求項４記載の半導体装置の製
法。 - 【請求項６】 前記チャネル絶縁膜を所定の領域のみ残
す工程が、等方性エッチングしたのち、さらに異方性エ
ッチングする工程からなる請求項４記載の半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27869795A JP3407067B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27869795A JP3407067B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121056A true JPH09121056A (ja) | 1997-05-06 |
| JP3407067B2 JP3407067B2 (ja) | 2003-05-19 |
Family
ID=17600930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27869795A Expired - Lifetime JP3407067B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407067B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099796A (ja) * | 2010-10-07 | 2012-05-24 | Semiconductor Energy Lab Co Ltd | 薄膜素子の作製方法及び半導体装置の作製方法 |
| JP2014038911A (ja) * | 2012-08-13 | 2014-02-27 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 |
| JP2014143401A (ja) * | 2012-12-25 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1995
- 1995-10-26 JP JP27869795A patent/JP3407067B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099796A (ja) * | 2010-10-07 | 2012-05-24 | Semiconductor Energy Lab Co Ltd | 薄膜素子の作製方法及び半導体装置の作製方法 |
| US9437743B2 (en) | 2010-10-07 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film element, semiconductor device, and method for manufacturing the same |
| US9917197B2 (en) | 2010-10-07 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Thin film element, semiconductor device, and method for manufacturing the same |
| JP2014038911A (ja) * | 2012-08-13 | 2014-02-27 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 |
| JP2014143401A (ja) * | 2012-12-25 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US10672913B2 (en) | 2012-12-25 | 2020-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11049974B2 (en) | 2012-12-25 | 2021-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11705522B2 (en) | 2012-12-25 | 2023-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3407067B2 (ja) | 2003-05-19 |
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