JP2014143401A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体中のチャネル形成領域における酸素欠損量を低減する半導体装置を提供する。また、酸化物半導体を用いた半導体装置において、電気特性を向上させる半導体装置を提供する。また、該半導体装置の作製方法を提供する。
【解決手段】酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、導電膜の形成と同時に酸化物半導体膜と導電膜との間に低抵抗領域を形成し、導電膜を加工してソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極との間の低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域と、チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成する。
【選択図】図１

Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、および方法（プロセス。単純方法および生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一形態は、酸化物半導体を有する半導体装置、表示装置、または発光装置に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜上に形成されるソース電極またはドレイン電極となる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料である場合、酸化物半導体膜中の酸素が導電材料と結合する。この結合により、酸化物半導体膜の、導電膜との界面近傍の領域において酸素が欠損する。または、酸化物半導体膜上にソース電極またはドレイン電極となる導電膜を形成する際の酸化物半導体膜上面へのダメージ（酸素欠損）が生じる。この酸素欠損と水素により低抵抗化領域が形成され、酸化物半導体膜とソース電極またはドレイン電極との接触抵抗が低減されることによって導電性が向上してトランジスタの高速動作を実現することができる。また、加熱処理により、導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料である場合でも低抵抗領域が形成される。しかし、導電膜は、酸化物半導体膜中のチャネル形成領域とも接するため、チャネル形成領域の、導電膜との界面近傍の領域にも酸素が欠損し、トランジスタの電気特性の不良に繋がってしまう。
そこで、本発明の一態様は、酸化物半導体中のチャネル形成領域における酸素欠損量が少ない半導体装置などを提供することを課題の一とする。または、酸化物半導体を用いた半導体装置などにおいて、電気特性を向上させる半導体装置を提供することを課題の一とする。または、該半導体装置などの作製方法を提供することを課題の一とする。または、本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、絶縁膜のリーク電流の少ない半導体装置などを提供することを課題とする。または、本発明の一態様は、移動度の高い半導体装置などを提供することを課題とする。または、本発明の一態様は、スイッチング特性の高い半導体装置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体膜を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体膜を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、新規な半導体装置などを提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
酸化物半導体膜上に形成されるソース電極またはドレイン電極となる導電膜により、チャネル形成領域も低抵抗化されるがソース電極またはドレイン電極をマスクにチャネル形成領域に酸素を供給することで高抵抗化させる。
本発明の一態様は、酸化物半導体膜と、酸化物半導体膜上のソース電極およびドレイン電極と、記酸化物半導体膜とソース電極との間に設けられた第１の低抵抗領域と、酸化物半導体膜とドレイン電極との間に設けられた第２の低抵抗領域と、酸化物半導体膜中の、第１の低抵抗領域および前記第２の低抵抗領域に挟まれたチャネル形成領域と、を有し、第１の低抵抗領域は、酸化物半導体膜とソース電極との界面から酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあり、第２の低抵抗領域は、酸化物半導体膜とドレイン電極との界面から酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあることを特徴とする半導体装置である。
また、本発明の他の一態様は、酸化物半導体膜と、酸化物半導体膜上のソース電極およびドレイン電極と、酸化物半導体膜とソース電極との間に設けられた第１の低抵抗領域と、酸化物半導体膜とドレイン電極との間に設けられた第２の低抵抗領域と、酸化物半導体膜中の、第１の低抵抗領域および第２の低抵抗領域に挟まれたチャネル形成領域と、酸化物半導体膜、ソース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と重畳するゲート電極と、を有し、第１の低抵抗領域は、酸化物半導体膜とソース電極との界面から酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあり、第２の低抵抗領域は、酸化物半導体膜とドレイン電極との界面から酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあることを特徴とする半導体装置である。
また、本発明の他の一態様は、ゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と、酸化物半導体膜上のソース電極およびドレイン電極と、酸化物半導体膜とソース電極との間に設けられた第１の低抵抗領域と、酸化物半導体膜とドレイン電極との間に設けられた第２の低抵抗領域と、酸化物半導体膜中の、第１の低抵抗領域および第２の低抵抗領域に挟まれたチャネル形成領域と、酸化物半導体膜、ソース電極およびドレイン電極上の絶縁膜と、を有し、第１の低抵抗領域は、酸化物半導体膜とソース電極との界面から酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあり、第２の低抵抗領域は、酸化物半導体膜とドレイン電極との界面から酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあることを特徴とする半導体装置である。
また、上記構成において、酸化物半導体膜を挟む第１の酸化物膜および第２の酸化物膜を有し、第１の酸化物膜および第２の酸化物膜は、酸化物半導体膜よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置である。
また、上記構成において、ソース電極とドレイン電極間の長さと第１の低抵抗領域と第２の低抵抗領域間の長さの差は、ソース電極とドレイン電極間の長さの３０％未満であることを特徴とする半導体装置である。
また、上記構成において、チャネル形成領域の表層から酸化物半導体膜の深さ方向に対して、順に酸素の含有量が多くなる領域を有することを特徴とする半導体装置である。
また、上記構成において、ゲート絶縁膜は、酸化アルミニウムを有することを特徴とする半導体装置である。
本発明の他の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、導電膜の形成と同時に、酸化物半導体膜と導電膜との間に低抵抗領域を形成し、導電膜を加工してソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極と重畳しない低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域と、チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、導電膜の形成と同時に、酸化物半導体膜と導電膜との間に低抵抗領域を形成し、導電膜を加工してソース電極およびドレイン電極を形成し、酸化物半導体膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成し、ソース電極およびドレイン電極と重畳しない低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域と、チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成し、ゲート絶縁膜上の酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、ゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、導電膜の形成と同時に、酸化物半導体膜と導電膜との間に低抵抗領域を形成し、導電膜を加工してソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極と重畳しない低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域と、チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成し、酸化物半導体膜、ソース電極およびドレイン電極上に絶縁膜を形成することを特徴とする半導体装置の作製方法である。
また、上記作製方法において、酸素の添加は、イオンドーピング法またはイオンインプランテーション法により行う。
本発明の一態様の作製方法を用いることにより、酸化物半導体中のチャネル形成領域における酸素欠損量を低減することができる。また、酸化物半導体を用いた半導体装置において、電気特性を向上させることができる。
トランジスタを説明する上面図および断面図。 酸化物半導体膜バンド構造を説明する図。 トランジスタの拡大断面図。 トランジスタを説明する上面図、断面図、および酸化物半導体膜のバンド構造を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 半導体装置の断面図および回路図。 半導体装置の回路図および斜視図。 スパッタリング用ターゲットから剥離するスパッタリング粒子の様子を示した模式図。 ＡＣ電源を用いたスパッタリング時の放電状態を説明する図。 帯電しているスパッタリング粒子が被成膜面に到達する様子を示した模式図。 スパッタリング用ターゲットの作製方法の一例を示すフロー図。 半導体装置のブロック図。 半導体装置の断面図。 半導体装置のブロック図。 半導体装置を適用することができる電子機器を説明する図。 半導体装置を説明する図、および画素を説明する回路図。 半導体装置を説明する上面図。 半導体装置を説明する断面図。 実施例で作製したサンプルの断面ＳＴＥＭ像を説明する図。 実施例で作製したサンプルのＴＤＳ測定結果を説明する図。 実施例で作製したサンプルのＴＤＳ測定結果を説明する図。 実施例で作製したサンプルのＸＲＤスペクトルの測定結果を説明する図。 実施例で作製したサンプルのＸＲＤスペクトルの測定結果を説明する図。 実施例で作製したサンプルのシート抵抗の測定結果を説明する図。 実施例で作製したサンプルのシート抵抗の測定結果を説明する図。 実施例で作製したサンプルのＳＩＭＳの分析結果を説明する図。 実施例で作製したトランジスタの電気特性評価を説明する図。 実施例で作製したトランジスタの構造を説明する図。 実施例で作製したトランジスタの電気特性の計算結果を説明する図。 酸化物半導体膜を用いたトランジスタのバンド構造。 計算モデルの断面構造。 計算モデルのバンド構造。 酸化物半導体膜のＣＰＭ測定結果を示す図。 酸化物半導体膜のＣＰＭ測定結果を示す図。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像。 ＣＡＡＣ−ＯＳ膜の極微電子線回折パターン。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。 ＣＡＡＣ−ＯＳ膜の電子線回折パターン。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。 ＣＡＡＣ−ＯＳ膜の電子線回折パターン。 ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。 ＣＡＡＣ−ＯＳ膜の電子線回折パターン。 ナノ結晶酸化物半導体膜の断面ＴＥＭ像および電子線回折パターン。 ナノ結晶酸化物半導体膜のＴＥＭ像及び電子線回折パターン。 電子線回折強度分布の概念図。 石英ガラス基板の極微電子線回折パターン。 ナノ結晶酸化物半導体膜の電子線回折パターン。 ナノ結晶酸化物半導体膜の断面ＴＥＭ像。 ナノ結晶酸化物半導体膜の金属酸化物膜のＸ線回折分析結果。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は、上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４の断面が図１（Ｂ）に相当する。また、図１（Ｃ）は、図１（Ｂ）に示す破線丸で囲まれた領域の拡大図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１に示すトランジスタ１５０は、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物半導体膜を含む多層膜１０４と、多層膜１０４上の低抵抗領域１０５ａおよび低抵抗領域１０５ｂと、低抵抗領域１０５ａ上のソース電極１０６ａと、低抵抗領域１０５ｂ上のドレイン電極１０６ｂと、多層膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０と、を有する。また、ゲート絶縁膜１０８およびゲート電極１１０上に酸化物絶縁膜１１２が設けられていてもよい。酸化物絶縁膜１１２は必要に応じて設ければよく、さらにその上部に他の絶縁膜（たとえば、窒化物絶縁膜１１４など）を設けてもよい。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
基板１００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１５０のゲート電極１１０、ソース電極１０６ａおよびドレイン電極１０６ｂの少なくとも一つは、他のデバイスと電気的に接続されていてもよい。
下地絶縁膜１０２は、基板１００からの不純物の拡散を防止する役割を有するほか、多層膜１０４の酸化物半導体膜に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のように基板１００が他のデバイスが形成された基板である場合、下地絶縁膜１０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
多層膜１０４は、基板１００側から酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃが積層された構造を有している。ここで、酸化物半導体膜１０４ｂには、酸化物膜１０４ａおよび酸化物膜１０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（バンドギャップ）を差し引いた値として求めることができる。
また、多層膜１０４において、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃに用いる材料によっては、酸化物膜１０４ａおよび酸化物半導体膜１０４ｂの境界、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃの境界を明確に確認できない場合がある。そこで、図において、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃの境界は破線で表している。
なお、本実施の形態では、多層膜１０４が三層の積層である場合について説明するが、多層膜１０４が一層、二層または四層以上であってもよい。一層の場合は、酸化物半導体膜１０４ｂに相当する層を用いればよい。二層の場合は、基板１００側に酸化物半導体膜１０４ｂに相当する層を用い、ゲート絶縁膜１０８側に酸化物膜１０４ａまたは酸化物膜１０４ｃに相当する層を用いればよい。四層以上である場合は、本実施の形態の説明と同じように酸化物半導体膜１０４ｂが酸化物膜１０４ａまたは酸化物膜１０４ｃに相当する層で挟まれる構造とすればよい。
酸化物膜１０４ａおよび酸化物膜１０４ｃは、酸化物半導体膜１０４ｂを構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体膜１０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物で形成することが好ましい。
このような構造において、ゲート電極１１０に電圧を印加すると、多層膜１０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体膜１０４ｂにチャネルが形成される。すなわち、酸化物半導体膜１０４ｂとゲート絶縁膜１０８との間に酸化物膜１０４ｃが形成されていることによって、トランジスタのチャネルをゲート絶縁膜と接しない構造とすることができる。
また、酸化物半導体膜１０４ｂを構成する金属元素を一種以上含んで酸化物膜１０４ａが構成されるため、酸化物半導体膜１０４ｂと酸化物膜１０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。したがって、酸化物膜１０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、酸化物半導体膜１０４ｂを構成する金属元素を一種以上含んで酸化物膜１０４ｃが構成されるため、酸化物半導体膜１０４ｂと酸化物膜１０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物膜１０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
なお、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜１０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物膜１０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体膜１０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
また、酸化物膜１０４ａおよび酸化物膜１０４ｃのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜１０４ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物膜１０４ａおよび酸化物膜１０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜１０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、および酸化物膜１０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体膜１０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体膜をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体膜中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物膜１０４ａ、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが有効である。
酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
酸化物半導体膜は、ＳＩＭＳ分析において、アルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがある。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体膜のチャネルとなる領域はゲート絶縁膜と接しないことが好ましいということができる。また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましい。
したがって、多層膜１０４を酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃの積層構造とすることで、トランジスタのチャネルが形成される酸化物半導体膜１０４ｂをゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。
ここで、酸化物半導体膜の局在準位について説明する。ここでは、酸化物半導体膜をＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）測定で評価した結果について説明する。
まず、測定試料の構造について説明する。
測定試料は、ガラス基板上に設けられた酸化物半導体膜と、該酸化物半導体膜に接する一対の電極と、酸化物半導体膜および一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれる酸化物半導体膜の形成方法について説明する。
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用い、スパッタガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板温度を室温とし、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第１の酸化物半導体膜を形成した。なお、第１の酸化物半導体膜は微結晶酸化物半導体膜である。
また、第１の酸化物半導体膜を、４５０℃の窒素雰囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱することで、第１の酸化物半導体膜に含まれる水素を脱離させる処理および第１の酸化物半導体膜に酸素を供給する処理を行い、第２の酸化物半導体膜を形成した。なお、第２の酸化物半導体膜は微結晶酸化物半導体膜である。
次に、第１の酸化物半導体膜を有する測定試料、および第２の酸化物半導体膜を有する測定試料についてＣＰＭ測定を行った。具体的には、酸化物半導体膜に接して設けた一対の電極間に電圧を印加した状態で光電流値が一定となるように電極間の測定試料面に照射する光量を調整し、所望の波長の範囲において照射光量から吸収係数を導出した。
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた吸収係数、即ち欠陥に起因する吸収係数を図４３に示す。図４３において、横軸は吸収係数を表し、縦軸は光エネルギーを表す。なお、図４３の縦軸において、酸化物半導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図４３において、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
図４３（Ａ）は、第１の酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は、５．２８×１０−１ｃｍ−１であった。図４３（Ｂ）は、第２の酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は、１．７５×１０−２ｃｍ−１であった。
従って、加熱処理により、酸化物半導体膜に含まれる欠陥を低減することができる。
なお、第１の酸化物半導体膜および第２の酸化物半導体膜に関し、Ｘ線反射率法（ＸＲＲ（Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ））を用いた膜密度の測定を行った。第１の酸化物半導体膜の膜密度は、５．９ｇ／ｃｍ３であり、第２の酸化物半導体膜の膜密度は６．１ｇ／ｃｍ３であった。
従って、加熱処理により、酸化物半導体膜の膜密度を高めることができる。
即ち、酸化物半導体膜において、膜密度が高い程、膜中に含まれる欠陥が少ないことがわかる。
また、上記と異なる条件で作製した測定試料について、ＣＰＭ測定で評価した結果について説明する。
まず、ＣＰＭ測定した試料の構造について説明する。
測定試料は、ガラス基板上に設けられた酸化物半導体膜と、該酸化物半導体膜に接する一対の電極と、酸化物半導体膜および一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれる酸化物半導体膜の形成方法について説明する。
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用い、スパッタガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板温度を４００℃とし、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、酸化物半導体膜を形成した。次に、４５０℃の窒素雰囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱して、酸化物半導体膜に含まれる水素を脱離させる処理および酸化物半導体膜に酸素を供給する処理を行った。なお、当該酸化物半導体膜はＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜である。
次に、酸化物半導体膜を有する測定試料についてＣＰＭ測定を行った。具体的には、酸化物半導体膜に接して設けた一対の電極間に電圧を印加した状態で光電流値が一定となるように電極間の試料面に照射する光量を調整し、所望の波長の範囲において照射光量から吸収係数を導出した。
測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた吸収係数、即ち欠陥に起因する吸収係数を図４４に示す。図４４において、横軸は吸収係数を表し、縦軸は光エネルギーを表す。なお、図４４の縦軸において、酸化物半導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図４４において、曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
図４４に示す曲線において、欠陥準位による吸収係数は、５．８６×１０−４ｃｍ−１であった。即ち、ＣＡＡＣ−ＯＳ膜は、欠陥準位による吸収係数が１×１０−３ｃｍ−１未満、好ましくは１×１０−４ｃｍ−１未満であり、欠陥準位密度の低い膜である。
なお、酸化物半導体膜に関し、Ｘ線反射率法（ＸＲＲ（Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ））を用いた膜密度の測定を行った。酸化物半導体膜の膜密度は、６．３ｇ／ｃｍ３であった。即ち、ＣＡＡＣ−ＯＳ膜は、膜密度の高い膜である。
さらに、トランジスタのドレイン電極にプラスの電圧を印加した場合の劣化について説明する。
図４０に、チャネル長方向におけるバンド構造を示す。なお、図４０では、ｎ層との対比で、酸化物半導体膜（ＯＳ）をｉ層（ｉと表記）と呼ぶ。
図４０に示すように、酸化物半導体膜のフェルミエネルギーはｍｉｄ ｇａｐよりも高いエネルギーとなる。これは、ソース電極およびドレイン電極間の距離が十分小さいとき、ソース電極およびドレイン電極の影響で伝導帯下端のエネルギー（Ｅｃ）が、低くなり、伝導帯下端のエネルギーとフェルミエネルギーが近づくためである。この現象を、ＣＢＬ効果（Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ Ｌｏｗｅｒｉｎｇ ｅｆｆｅｃｔ）と呼ぶ。ＣＢＬ効果は、酸化物半導体膜の空乏層が極めて広いことに起因する酸化物半導体特有の現象である。
ここで、ＣＢＬ効果について詳述する。
酸化物半導体膜として真性または実質的に真性の酸化物半導体膜を用いた場合、直観的には、ソース電極およびドレイン電極と酸化物半導体膜のエネルギーギャップの半分程度の障壁が形成されると考えられる。ところが、実際には、酸化物半導体膜を用いたトランジスタは、Ｖｇ−Ｉｄ特性において、ゲート電圧が０Ｖ付近からドレイン電流が流れ始める。
そこで、図４１に示すように、酸化物半導体膜（ＯＳ）と、酸化物半導体膜上に設けられたソース電極（Ｓ）およびドレイン電極（Ｄ）と、酸化物半導体膜、ソース電極およびドレイン電極上に設けられたゲート絶縁膜（ＧＩ）を有する構造を仮定し、チャネル長（Ｌ）を変更した場合の一点鎖線Ｅ１−Ｅ２におけるバンド構造を計算により導出した。なお、図４１では、ソース電極およびドレイン電極と接する酸化物半導体膜の領域にｎ層を設けている。
ポアソン方程式を解くことによりバンドの曲がり幅を見積もると、バンドの曲がり幅は下式よりデバイの遮蔽長λＤで特徴付けられる長さであることがわかった。なお、下式において、ｋＢはボルツマン定数である。
上式に酸化物半導体膜の真性キャリア密度ｎｉを６．６×１０−９ｃｍ−３とし、酸化物半導体膜の比誘電率εを１５とし、温度を３００Ｋとして代入すると、デバイの遮蔽長λＤは、５．７×１０１０μｍと、非常に大きな値であることがわかった。従って、チャネル長がデバイの遮蔽長λＤの２倍である１．１４×１０１１μｍよりも大きければｎ層とｉ層の障壁高さは酸化物半導体膜のエネルギーギャップの半分となることがわかる。
図４２では、チャネル長を０．０３μｍ、０．３μｍ、１μｍ、１０μｍ、１００μｍおよび１×１０１２μｍのときのバンド構造の計算結果を示す。なお、図中の、ｎはｎ層を示し、ｉはｎ層に挟まれた酸化物半導体膜の領域（ｉ層）を示し、一点鎖線は酸化物半導体膜のフェルミエネルギーを示し、破線は酸化物半導体膜のｍｉｄ ｇａｐを示す。
図４２より、チャネル長が十分大きい１×１０１２μｍの場合、ｉ層とｎ層の電子エネルギーの差が、酸化物半導体膜のエネルギーギャップの半分となることがわかった。ところが、チャネル長を小さくしていくと、徐々にｉ層とｎ層の電子エネルギーの差が小さくなり、チャネル長が１μｍ以下ではほとんど障壁がなくなることがわかった。なお、ｎ層の電子エネルギーはソース電極およびドレイン電極によって固定される。
上述したように、チャネル長が小さいとき、ｎ層とｉ層との障壁は十分小さくなることがわかる。
ＣＢＬ効果があることにより、酸化物半導体膜を用いたトランジスタは、ソース電極、ドレイン電極と酸化物半導体膜との間に障壁があっても、サブスレッショルド値が理論限界近くまで小さくなり、優れたスイッチング特性を有する。
また、チャネルがｎ型化していると、電子がソースからドレインに通りやすくなることで、ソースとドレイン間にパスが形成されてしまい、スイッチング特性が得られにくくなる。これを防ぐためには、チャネルのｎ型化を徹底的に防ぎ、真性化（ｉ型化）する必要がある。
また、ソース電極およびドレイン電極となる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料であるため、多層膜１０４中の酸素が導電材料と結合する。この結合により、多層膜１０４の、導電膜との界面近傍の領域において酸素が欠損する。または、多層膜１０４上に形成される導電膜を形成する際の多層膜１０４上面へのダメージ（酸素欠損）が生じる。この酸素欠損と水素により低抵抗化された領域、つまり、低抵抗領域１０５ａおよび低抵抗領域１０５ｂが形成され、多層膜とソース電極またはドレイン電極との接触抵抗が低減される。また、加熱処理により導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料である場合でも低抵抗領域１０５ａおよび低抵抗領域１０５ｂが形成される。なお、本実施の形態では、低抵抗領域１０５ａおよび低抵抗領域１０５ｂと、多層膜１０４との境界は酸化物膜１０４ｃ中に存在するがこれに限られず、該境界は、酸化物膜１０４ａ中、酸化物半導体膜１０４ｂ中、酸化物膜１０４ａと酸化物半導体膜１０４ｂとの界面、または酸化物半導体膜１０４ｂと酸化物膜１０４ｃとの界面に存在してもよい。低抵抗領域は、例えば、１．０×１０６Ω／□以下のシート抵抗を有する領域でり、好ましくは１．０×１０５Ω／□以下のシート抵抗、さらに好ましくは１．０×１０４Ω／□以下のシート抵抗を有する領域である。
また、ソース電極１０６ａおよびドレイン電極１０６ｂの端部を階段状のように形成する。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。このため、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は低抵抗領域１０５ａおよび低抵抗領域１０５ｂ上に設けられる。
したがって、トランジスタ１５０のチャネル形成領域は、低抵抗領域１０５ａと低抵抗領域１０５ｂとの間の多層膜１０４の領域１０５ｃと、低抵抗領域１０５ａのソース電極１０６ａが接していない領域および低抵抗領域１０５ｂのドレイン電極１０６ｂが接していない領域となる。トランジスタ１５０のチャネル形成領域は、低抵抗化（ｎ型化ともいう）されているため、多層膜１０４中の酸化物半導体膜の不純物濃度を低減し、高純度真性化する必要がある。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。なお、実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７ｃｍ３未満、好ましくは１×１０１５ｃｍ３未満、さらに好ましくは１×１０１３ｃｍ３未満である。
トランジスタ１５０のチャネル形成領域を高純度真性化するためには、多層膜１０４の領域１０５ｃに対して、酸素を添加すればよい。このようにすることで酸素欠損量を低減することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分けることができる。
また、加熱処理により、下地絶縁膜１０２、ゲート絶縁膜１０８、酸化物絶縁膜１１２から過剰酸素を放出しやすくして、多層膜１０４の酸素欠損を低減することができる。よって、多層膜１０４中のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性となる。
次に、多層膜１０４のバンド構造を説明する。バンド構造の解析は、酸化物膜１０４ａおよび酸化物膜１０４ｃに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜１０４ｂに相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層膜１０４に相当する積層を作製して行っている。なお、便宜的に当該積層を多層膜１０４、当該積層を構成するそれぞれの層を酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃと称して説明する。
酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃの膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、酸化物膜１０４ａと酸化物半導体膜１０４ｂとの界面近傍のエネルギーギャップは３ｅＶ、酸化物膜１０４ｃと酸化物半導体膜１０４ｂとの界面近傍のエネルギーギャップは３ｅＶとした。
図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図２（Ａ）では、酸化物膜１０４ａおよび酸化物膜１０４ｃと接して、酸化シリコン膜を設けた場合について説明する。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は酸化物膜１０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体膜１０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物膜１０４ｃの伝導帯下端のエネルギーを示す。また、トランジスタを構成する場合、ゲート電極（トランジスタ１５０ではゲート電極１１０に相当）はＥｃＩ２を有する酸化シリコン膜に接するものとする。
図２（Ａ）に示すように、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された多層膜１０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体膜および酸化物膜の間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ乃至５×１０−７Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−８０℃以下、好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
なお、図２（Ａ）では、ＥｃＩ１とＥｃＩ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される構造の方が図２（Ａ）に示される構造より好ましい。なぜなら、ゲート電極側であるＥｃＳ３近傍のＥｃＳ２を電流が主に流れるためである。
また、酸化シリコン膜を挟んで酸化物膜１０４ｃとゲート電極を配置する場合、酸化シリコン膜はゲート絶縁膜として機能し、酸化物半導体膜１０４ｂに含まれるインジウムがゲート絶縁膜に拡散することを酸化物膜１０４ｃによって防ぐことができる。酸化物膜１０４ｃによってインジウムの拡散を防ぐためには、酸化物膜１０４ｃは、酸化物半導体膜１０４ｂに含まれるインジウムの量よりも少なくすることが好ましい。
例えば、ＥｃＩ１＝ＥｃＩ３である場合は、酸化物膜１０４ａおよび酸化物膜１０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）、酸化物半導体膜１０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＩ１＞ＥｃＩ３である場合は、酸化物膜１０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体膜１０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物膜１０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
図２（Ａ）、図２（Ｂ）より、多層膜１０４における酸化物半導体膜１０４ｂがウェル（井戸）となり、多層膜１０４を用いたトランジスタにおいて、チャネルが酸化物半導体膜１０４ｂに形成されることがわかる。なお、多層膜１０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、酸化物膜１０４ａおよび酸化物膜１０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物膜１０４ａおよび酸化物膜１０４ｃがあることにより、酸化物半導体膜１０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
なお、酸化物膜１０４ａ、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃのいずれか一つ以上の層には、結晶部が含まれることが好ましい。例えば、酸化物膜１０４ａを非晶質とし、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃを結晶部が含まれる層とする。チャネルが形成される酸化物半導体膜１０４ｂが結晶部を含むことにより、トランジスタに安定した電気特性を付与することができる。
特に、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃに含まれる結晶部は、表面と略垂直な方向にｃ軸が配向した結晶であることが好ましい。
また、図１の構造のトランジスタにおいて、酸化物膜１０４ｃはソース電極１０６ａおよびドレイン電極１０６ｂに接しており、電流を効率良く取り出すにはエネルギーギャップが絶縁体のように大きくないこと、および膜厚が薄いことが好ましい。また、多層膜１０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、酸化物膜１０４ｃは酸化物半導体膜１０４ｂよりもＩｎを少なくする組成とすることが好ましい。
また、図３（Ａ）のトランジスタの断面拡大図に示すように、多層膜１０４の端部に曲面を有する領域１０４ｄを設けても良い。多層膜１０４をＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）で形成する場合、酸化物半導体膜１０４ｂを構成するＭ（ＭＳ２）と領域１０４ｄを構成するＭ（ＭＳ４）の量的関係は、ＭＳ４＞ＭＳ２であることが好ましい。より好ましくは、ＭＳ４は酸化物膜１０４ａを構成するＭ（ＭＳ１）と同等とする。
多層膜１０４の端部における領域１０４ｄは、ドライエッチング法にて酸化物膜１０４ａの成分を再付着させる、所謂ラビットイヤーを利用して形成することができる。さらに酸化処理によりラビットイヤー形成時に付着するエッチングガス成分を除去し、Ｍ成分を酸化することで領域１０４ｄの絶縁性を高めることができる。
また、図３（Ｂ）に示すように多層膜をドライエッチングする際に、下地絶縁膜１０２の一部がエッチングされる。このため、多層膜が接する領域の下地絶縁膜１０２の膜厚は、多層膜が接しない領域の下地絶縁膜１０２の膜厚より大きい。このような構成になることで、多層膜と、ソース電極またはドレイン電極との密着性を向上させることができる。
図４（Ａ）は図１に示すトランジスタの上面図および多層膜１０４の断面図である。ゲート電極が重畳する多層膜１０４の領域１０４ｄは、外的要因による不純物の混入や酸素欠損の発生などによりｎ型化しやすく、寄生チャネルとなることがある。特にエネルギーギャップの小さい酸化物半導体膜１０４ｂではｎ型化が顕著に起こりやすいため、酸化物半導体膜１０４ｂを覆う領域１０４ｄには寄生チャネルの発生を抑制する作用があるといえる。
酸化物膜１０４ａと領域１０４ｄの主成分が同一であるとき、酸化物膜１０４ａの伝導帯下端のエネルギー（ＥｃＳ１）と領域１０４ｄの伝導帯下端のエネルギー（ＥｃＳ４）の差分（ΔＥ）が大きいほど寄生チャネルの発生を抑える効果が高い。また、領域１０４ｄの厚みは、酸化物膜１０４ａまたは酸化物膜１０４ｃよりも厚いことが好ましく、厚いほど酸化物半導体膜１０４ｂ端部のｎ型化による寄生チャネルの発生を抑えることができる。
また、領域１０４ｄは、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃと組成が近似することにより、多層膜のバンド構造の一部を示す図４（Ｂ）のように伝導帯下端のエネルギーが連続的に変化する。すなわち、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃ、および領域１０４ｄは連続接合であるということができる。なお、図４（Ｂ）に示すＤ１−Ｄ２は、図４（Ａ）の多層膜１０４の断面図に示すＤ１−Ｄ２方向に相当し、図４（Ｂ）に示すＥ１−Ｅ２は図４（Ａ）に示すＥ１−Ｅ２方向に相当する。
ソース電極１０６ａおよびドレイン電極１０６ｂには、酸化物膜および酸化物半導体膜を構成する金属元素より酸素と結合しやすい（以降、「酸化物膜および酸化物半導体膜を構成する金属元素より」を省略し、比較対象なしで「酸素と結合しやすい」と記載する場合がある）導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合しやすい導電材料には、酸化物膜および酸化物半導体膜より酸素が拡散しやすい（以降、「酸化物膜および酸化物半導体膜より」を省略し、比較対象なしで「酸素が拡散しやすい」と記載する場合がある）材料も含まれる。また、加熱処理により酸化物半導体膜中に拡散しやすい導電材料を用いることができる。例えば、Ｔｉなどを用いることができる。また、Ｗ上にＣｕ、Ｔｉ上にＣｕなど上記材料を複数積層してもよい。
酸素と結合しやすい導電材料と多層膜を接触させると、多層膜中の酸素が、導電材料と結合する現象が起こる。
トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層膜の、ソース電極およびドレイン電極と接触した近傍の領域に酸素が欠損し、当該領域はｎ型化する。または、導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料であると、いくつかの加熱工程により、導電膜材料が酸化物半導体膜中に拡散し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。このため、多層膜とソース電極またはドレイン電極との接触抵抗が低減されることによって導電性が向上してトランジスタの高速動作を実現することができる。
また、図１に示すソース電極１０６ａおよびドレイン電極１０６ｂの端部は、階段状に複数の段を設けた形状とすることが好ましい。このような複数の段を設けた形状とすることで、それらの上方に形成される膜の被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。
ゲート絶縁膜１０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１０８は上記材料の積層であってもよい。
ゲート絶縁膜１０８が酸化アルミニウムを含む場合、多層膜中に含まれる水素を酸化アルミニウムがゲッタリングするため、多層膜中の水素が低減され、好ましい。また、該酸化アルミニウムを含むゲート絶縁膜１０８上に酸素が過剰に含まれている酸化物絶縁膜を形成すると好ましい。このような構成にすることで、酸化アルミニウムによって多層膜中の水素が低減され、かつ、酸化物絶縁膜によって、多層膜に酸素を供給することができる。
また、ゲート絶縁膜１０８を酸素が過剰に含まれている酸化物絶縁膜とバリア膜の積層膜としてもよい。バリア膜として、窒化シリコンや酸化アルミニウムを用いることができる。
さらに、ゲート絶縁膜１０８が酸化ハフニウムを含む場合、高純度である酸化ハフニウムを用いることでリーク電流を抑制することができるため、好ましい。
ゲート電極１１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極１１０は、上記材料の積層であってもよい。
ゲート絶縁膜１０８、ゲート電極１１０上には酸化物絶縁膜１１２が形成されていてもよい。当該酸化物絶縁膜には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
ここで、酸化物絶縁膜１１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該酸化物絶縁膜から放出される酸素はゲート絶縁膜１０８を経由して多層膜１０４の酸化物半導体膜１０４ｂのチャネル形成領域に拡散させることができることから、不本意に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
さらに酸化物絶縁膜１１２上に窒化物絶縁膜１１４を設けてもよい。窒化物絶縁膜１１４は、酸化物絶縁膜１１２に含まれる酸素が加熱処理時に外方拡散することを抑制し、かつ、外部から水素または水素を含む化合物（水など）が多層膜１０４へと侵入することを抑制するバリア膜として機能するため、トランジスタの信頼性を向上させることができる。
また、トランジスタの別の構成を図５（Ａ）に示す。図５（Ａ）に示すトランジスタ１９０は、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物膜１０４ａと、酸化物膜１０４ａ上の酸化物半導体膜１０４ｂと、酸化物半導体膜１０４ｂ上のソース電極１０６ａおよびドレイン電極１０６ｂと、ソース電極１０６ａおよびドレイン電極１０６ｂ上の酸化物膜１０４ｃと、ソース電極１０６ａと接する酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃから酸素が引き抜かれ、形成された低抵抗領域１０５ａと、ドレイン電極１０６ｂと接する酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃから酸素が引き抜かれ、形成された低抵抗領域１０５ｂと、酸化物膜１０４ｃ、ソース電極１０６ａおよびドレイン電極１０６ｂ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０と、を有する。また、ゲート絶縁膜１０８およびゲート電極１１０上に酸化物絶縁膜１１２が形成されていてもよい。酸化物絶縁膜１１２は必要に応じて設ければよく、さらにその上部に他の絶縁膜（たとえば、窒化物絶縁膜１１４）を形成してもよい。
図１に示すトランジスタ１５０と図５（Ａ）に示すトランジスタ１９０とは、酸化物膜１０４ｃがソース電極１０６ａおよびドレイン電極１０６ｂ上に形成されている点が異なり、その他の点は同じである。また、トランジスタ１５０と同じようにトランジスタ１９０は、低抵抗領域１０５ａおよび低抵抗領域１０５ｂを有している。
また、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、および酸化物膜１０４ｃには、例えば、酸化物膜１０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜１０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物膜１０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
トランジスタ１９０では、チャネルが形成される酸化物半導体膜１０４ｂとソース電極１０６ａおよびドレイン電極１０６ｂが接しており、酸化物半導体膜１０４ｂに高密度の酸素欠損が生成し、ｎ型化された領域（低抵抗領域１０５ａおよび低抵抗領域１０５ｂ）が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移動させることができる。
また、酸化物膜１０４ｃは、ソース電極１０６ａおよびドレイン電極１０６ｂ形成後に形成するため、該ソース電極１０６ａおよびドレイン電極１０６ｂ形成時の酸化物膜１０４ｃのオーバーエッチングが無い。したがって、チャネルが形成される酸化物半導体膜１０４ｂをゲート絶縁膜１０８から十分離すことができ、界面からの不純物拡散の影響を抑える効果を大きくすることができる。
また、酸化物膜１０４ｃは、外部から水素または水素を含む化合物（水など）が酸化物半導体膜１０４ｂへと侵入することを抑制するバリア膜として機能するため、トランジスタの信頼性を向上させることができる。このため、窒化物絶縁膜１１４を設けなくともよい。
また、酸素と結合しやすい導電材料を用いてソース電極１０６ａおよびドレイン電極１０６ｂが形成される場合、図５（Ｂ）に示すトランジスタ１９５のように、ソース電極１０６ａおよびドレイン電極１０６ｂと接する酸化物膜１０４ｃにおいても低抵抗領域が広がる。
また、図５（Ｃ）に示すトランジスタ２００のように、酸化物膜１０４ａの端部と酸化物半導体膜１０４ｂの端部が連ならなくてもよい。この端部の形状は、酸化物膜１０４ａと酸化物半導体膜１０４ｂの積層膜を８５％リン酸、混酸アルミ液（リン酸（７２％）、硝酸（２％）、酢酸（９％））等によりウエットエッチングすることにより、エッチング速度が酸化物膜１０４ａより酸化物半導体膜１０４ｂの方が速い場合に形成される。
酸化物膜１０４ａおよび酸化物半導体膜１０４ｂの端部は、それぞれテーパー形状となり、テーパー形状を有する層（たとえば、酸化物膜１０４ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角をテーパー角とする。酸化物膜１０４ａのテーパー角θ１は、好ましくは３０°＜θ１＜７０°であり、酸化物半導体膜１０４ｂのテーパー角θ２は、酸化物膜１０４ａのテーパー角θ１より大きく、かつ、好ましくはθ２＜９０°、さらに好ましくは、４５°＜θ２＜８０°である。
多層膜１０４を上記のようなテーパー形状とすることで、ソース電極１０６ａおよびドレイン電極１０６ｂとの接触面積を拡大することができる。したがって、多層膜１０４と、ソース電極１０６ａおよびドレイン電極１０６ｂとの接触抵抗が低減し、トランジスタのオン電流を増大させることができる。
また、図６（Ａ）に示すトランジスタ２１０のように、下地絶縁膜１０２上に酸化物膜１０４ａ、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃを順に形成後、ソース電極１０６ａおよびドレイン電極１０６ｂを形成し、ソース電極１０６ａおよびドレイン電極１０６ｂ上に酸化物膜１０４ｅを形成する構成としてもよい。酸化物膜１０４ｅには、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、トランジスタの別の構成を図６（Ｂ）に示す。図１に示すトランジスタ１５０と図６（Ｂ）に示すトランジスタ２２０とは、導電膜１０７ａおよび導電膜１０７ｂがソース電極１０６ａおよびドレイン電極１０６ｂ上に形成されている点が異なり、その他の点は同じである。また、実施の形態１で説明したトランジスタ１５０と同じようにトランジスタ２２０は、低抵抗領域１０５ａおよび低抵抗領域１０５ｂを有している。
なお、導電膜１０７ａおよび導電膜１０７ｂは、ソース電極およびドレイン電極の一部として機能する。よって、図６（Ｂ）に示すトランジスタ２２０において、導電膜１０７ａおよび導電膜１０７ｂの間隔がチャネル長となる。
また、図６（Ｂ）に示すトランジスタ２２０において、チャネルとは、導電膜１０７ａおよび導電膜１０７ｂと重畳しない酸化物半導体膜１０４ｂの領域のことをいう。
また、図６（Ｂ）に示すトランジスタ２２０において、チャネル形成領域とは、導電膜１０７ａおよび導電膜１０７ｂと重畳しない酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃのことをいう。
導電膜１０７ａおよび導電膜１０７ｂ形成後、多層膜１０４の領域１０５ｃに対して、酸素を添加することで、チャネル形成領域の酸素欠損量を低減することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分けることができる。
導電膜１０７ａおよび導電膜１０７ｂは、酸化物半導体膜を構成する金属元素よりも酸素と結合しにくい導電材料を用いることによって、酸化物半導体膜に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。
なお、上記酸素と結合しにくい導電材料のみでソース電極およびドレイン電極を形成すると、多層膜１０４との接触抵抗が高くなりすぎることから、たとえば、図６（Ｂ）等に示すように、ソース電極１０６ａおよびドレイン電極１０６ｂを覆うように導電膜１０７ａおよび導電膜１０７ｂを形成することが好ましい。
導電膜１０７ａおよび導電膜１０７ｂは、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより２０ｎｍの窒化タンタル膜を形成する。
また、導電膜１０７ａおよび導電膜１０７ｂは、電子ビーム、ＡｒＦ液浸、またはＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いた露光によりパターンの幅が小さいレジストマスクにより導電膜を加工して形成されることにより、チャネル長を１ｎｍ以上３０ｎｍ以下にすることができる。また、電子ビームを用いた露光において、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ以上５０ｋＶ以下であることが好ましい。また、電流強度は、５×１０−１２Ａ以上１×１０−１１Ａ以下であることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
また、トランジスタのチャネル長は、トランジスタ内のどこでも均等であることが好ましい。トランジスタのチャネル形成領域の形状に曲線が含まれている場合、電子ビームによる露光によって該曲線をなめらかに、また、線幅を均等に形成することが好ましい。
電子ビームによる露光によって、線幅が均等でなめらかな曲線を作製するには、例えば、基板が重畳しているステージを回転させることによって曲線の露光を行う方法等がある。また、直線状に移動するステージを用いても、電子ビームによる描画領域を分割する図形のサイズや向きを電子ビームのパターンに合わせて最適化する方法や、パターンの露光量が一定になるように、図形を均等な幅でずらして重ね描きする多重描画法等を適用し、トランジスタのチャネル長が均等になるようにレジストマスクをパターニングすることができる。上記の方法等を用いて、レジストマスクの線幅を均一に形成し、トランジスタのチャネル長を均等にすることが好ましい。
また、トランジスタの別の構成を図７（Ａ）に示す。トランジスタ２３０は、図５（Ａ）に示すトランジスタ１９０の酸化物膜１０４ｃ上にさらに導電膜１０７ａおよび導電膜１０７ｂを設けた構造になっている。
また、トランジスタの別の構成を図７（Ｂ）に示す。トランジスタ２４０は、図７（Ａ）に示すトランジスタ２３０の酸化物膜１０４ｃと、導電膜１０７ａおよび導電膜１０７ｂとの形成工程を逆にした構成になっている。
以上が本発明の一態様におけるトランジスタである。当該トランジスタは多層膜に含まれる酸化物半導体中のチャネル形成領域における酸素欠損量を低減することができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ１５０の作製方法について説明する。
まず、基板１００上に下地絶縁膜１０２を形成する。
基板１００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
下地絶縁膜１０２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜１０４と接する上層は多層膜１０４への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。
なお、基板１００の表面が絶縁体であり、後に設ける多層膜１０４への不純物拡散の影響が無い場合は、下地絶縁膜１０２を設けない構成とすることができる。
次に下地絶縁膜１０２上に基板１００側から順に酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃをスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜し、選択的にエッチングを行うことで多層膜１０４を形成する（図８（Ａ）参照）。なお、エッチングの前に加熱工程を行ってもよい。
酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、および酸化物膜１０４ｃには、実施の形態１で説明した材料を用いることができる。例えば、酸化物膜１０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜１０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物膜１０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、および酸化物膜１０４ｃを含む多層膜は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該多層膜を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物膜および酸化物半導体膜として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態１に詳細を記したように、酸化物膜１０４ａおよび酸化物膜１０４ｃは、酸化物半導体膜１０４ｂよりも電子親和力が大きくなるように材料を選択する。
なお、酸化物膜および酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
また、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、ターゲットのＩｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用いることもでき、酸化物膜１０４ａおよび酸化物膜１０４ｃの電子親和力が酸化物半導体膜１０４ｂよりも大きくなるようにすればよい。また、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃとしてＧａ−Ｚｎ酸化物を用いてもよい。
また、酸化物半導体膜１０４ｂは、酸化物膜１０４ａおよび酸化物膜１０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜１０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタ用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
ここで、結晶状態における酸化物半導体（ＯＳと示す。）およびシリコン半導体（Ｓｉと示す。）の対比を表１に示す。
酸化物半導体の結晶状態には、例えば、表１に示すように、非晶質酸化物半導体（ａ−ＯＳ、ａ−ＯＳ：Ｈ）、微結晶酸化物半導体（ｎｃ−ＯＳ、μｃ−ＯＳ）、多結晶酸化物半導体（多結晶ＯＳ）、連続結晶酸化物半導体（ＣＡＡＣ−ＯＳ）、単結晶酸化物半導体（単結晶ＯＳ）などがある。なお、シリコンの結晶状態には、例えば、表１に示すように、非晶質シリコン（ａ−Ｓｉやａ−Ｓｉ：Ｈ）、微結晶シリコン（ｎｃ−Ｓｉ、μｃ−Ｓｉ）、多結晶シリコン（多結晶Ｓｉ）、連続結晶シリコン（ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ）シリコン）、単結晶シリコン（単結晶Ｓｉ）などがある。
各結晶状態における酸化物半導体に対し、ビーム径を１０ｎｍφ以下に収束させた電子線を用いる電子線回折（極微電子線回折）を行うと、以下のような電子線回折パターン（極微電子線回折パターン）が観測される。非晶質酸化物半導体では、ハローパターン（ハローリングまたはハローとも言われる。）が観測される。微結晶酸化物半導体では、スポットまたは／およびリングパターンが観測される。多結晶酸化物半導体では、スポットが観測される。連続結晶酸化物半導体では、スポットが観測される。単結晶酸化物半導体では、スポットが観測される。
なお、極微電子線回折パターンより、微結晶酸化物半導体は、結晶部がナノメートル（ｎｍ）からマイクロメートル（μｍ）の径であることがわかる。多結晶酸化物半導体は、結晶部と結晶部との間に粒界を有し、境界が不連続であることがわかる。連続結晶酸化物半導体は、結晶部と結晶部との間に境界が観測されず、連続的に繋がることがわかる。
各結晶状態における酸化物半導体の密度について説明する。非晶質酸化物半導体の密度は低い。微結晶酸化物半導体の密度は中程度である。連続結晶酸化物半導体の密度は高い。即ち、連続結晶酸化物半導体の密度は微結晶酸化物半導体の密度より高く、微結晶酸化物半導体の密度は非晶質酸化物半導体の密度より高い。
各結晶状態における酸化物半導体に存在するＤＯＳの特徴を説明する。非晶質酸化物半導体はＤＯＳが高い。微結晶酸化物半導体はＤＯＳがやや低い。連続結晶酸化物半導体はＤＯＳが低い。単結晶酸化物半導体はＤＯＳが極めて低い。即ち、単結晶酸化物半導体は連続結晶酸化物半導体よりＤＯＳが低く、連続結晶酸化物半導体は微結晶酸化物半導体よりＤＯＳが低く、微結晶酸化物半導体は非晶質酸化物半導体よりＤＯＳが低い。
次に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜１０４ｂの結晶性を高め、さらに下地絶縁膜１０２、酸化物膜１０４ａ、および酸化物膜１０４ｃから水素や水などの不純物を除去することができる。なお、多層膜１０４を形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、多層膜１０４上にソース電極およびドレイン電極となる導電膜１０６を形成する。本実施の形態では、導電膜１０６の材料は酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いる。このとき、導電膜１０６の材料が酸素と結合しやすい導電材料であるため、多層膜１０４中の酸素が導電材料（導電膜１０６）と結合する。この結合により、多層膜１０４の、導電膜１０６との界面近傍の領域において酸素が欠損する。または、多層膜１０４上に形成される導電膜１０６を形成する際の多層膜１０４上面へのダメージ（酸素欠損）が生じる。これらの酸素欠損により、自己整合的に低抵抗領域１０５が形成される（図８（Ｂ）参照）。なお、本実施の形態では、低抵抗領域１０５は、酸化物半導体膜を含む多層膜１０４と導電膜１０６との界面から多層膜１０４の深さ方向に０ｎｍより大きく１５ｎｍ以下、好ましくは１０ｎｍ未満、さらに好ましくは３ｎｍ未満の領域にある。
なお、本実施の形態では、低抵抗領域１０５と、多層膜１０４との境界は、酸化物膜１０４ｃ中に存在するがこれに限定されず、該境界は、酸化物膜１０４ａ中、酸化物半導体膜１０４ｂ中、酸化物膜１０４ａと酸化物半導体膜１０４ｂとの界面、または酸化物半導体膜１０４ｂと酸化物膜１０４ｃとの界面に存在してもよい。
導電膜１０６としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのタングステン膜を形成する。
低抵抗領域１０５が形成されることにより、後に形成されるソース電極またはドレイン電極と、多層膜１０４との接触抵抗を低減することができ、トランジスタ１５０の高速動作を実現することができる。
次に、導電膜１０６を多層膜１０４上で分断するようにエッチングし、ソース電極１０６ａおよびドレイン電極１０６ｂを形成する（図８（Ｃ）参照）。このとき、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は図示するように階段状に形成する。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。
なお、ソース電極１０６ａの下に低抵抗領域１０５ａ、ドレイン電極１０６ｂの下に低抵抗領域１０５ｂがそれぞれ存在し、低抵抗領域１０５ａと低抵抗領域１０５ｂの間の酸化物半導体膜を領域１０５ｃとする。
また、上記のアッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に繰り返すことで、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は低抵抗領域１０５ａおよび低抵抗領域１０５ｂ上に設けられる。
このため、トランジスタ１５０のチャネル形成領域は、領域１０５ｃと、低抵抗領域１０５ａのソース電極１０６ａが接していない領域および低抵抗領域１０５ｂのドレイン電極１０６ｂが接していない領域となる。トランジスタ１５０のチャネル形成領域は、ｎ型化されているため、多層膜１０４中の不純物濃度を低減し、高純度真性化する必要がある。
なお、導電膜１０６を多層膜１０４上で分断するようにエッチングする際、酸化物膜１０４ｃの一部がエッチングされることがあり、チャネル形成領域における多層膜の膜厚が小さくなることがある。
次に、多層膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上にゲート絶縁膜１０８を形成する。その後、多層膜１０４の領域１０５ｃに対して、酸素１２０を添加する（図９（Ａ）参照）。
ゲート絶縁膜１０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁膜１０８は、上記材料の積層であってもよい。ゲート絶縁膜１０８は、スパッタ法、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
ゲート絶縁膜１０８が酸化アルミニウムを含む場合、多層膜中に含まれる水素を酸化アルミニウムがゲッタリングするため、多層膜中の水素が低減され、好ましい。また、該酸化アルミニウム上に酸素が過剰に含まれている酸化物絶縁膜を形成すると好ましい。このような構成にすることで、酸化アルミニウムによって多層膜中の水素が低減され、かつ、酸化物絶縁膜によって、多層膜に酸素を供給することができる。
また、ゲート絶縁膜１０８を酸素が過剰に含まれている酸化物絶縁膜とバリア膜の積層膜としてもよい。バリア膜として、窒化シリコンや酸化アルミニウムを用いることができる。
さらに、ゲート絶縁膜１０８が酸化ハフニウムを含む場合、高純度である酸化ハフニウムを用いることでリーク電流を抑制することができるため、好ましい。
多層膜１０４の領域１０５ｃに酸素を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。または、酸素の添加方法として、プラズマイマージョンイオンインプランテーション法を用いてもよい。プラズマイマージョンイオンインプランテーション法は、領域１０５ｃが凹凸のある形状であっても酸素の添加を効率よく行うことができる。さらに、酸素の添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、酸素雰囲気にてプラズマを発生させて、領域１０５ｃに対してプラズマ処理を行うことによって、酸素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
領域１０５ｃに添加する酸素１２０は、酸素ラジカル、酸素原子、および酸素イオンの一以上である。また、酸素１２０は、領域１０５ｃの少なくとも一部、代表的には、領域１０５ｃの表面、領域１０５ｃ中、および領域１０５ｃと酸化物膜１０４ｃとの界面のいずれかに添加されればよい。
イオンドーピング法またはイオンインプランテーション法を用いて酸素を領域１０５ｃに添加する際の酸素添加量は、５×１０１９／ｃｍ３以上５×１０２１／ｃｍ３以下である。この際、酸素１２０のエネルギーが高いと、領域１０５ｃにダメージが入り、物理的に欠陥が生じてしまうため、酸素１２０のエネルギーは多層膜にダメージを与えない程度とすることが好ましい。また、領域１０５ｃは、表層から酸化物半導体膜の深さ方向に対して、酸素の含有量が徐々に多くなる領域を有する。
また、低抵抗領域１０５ａは、全領域がソース電極と重畳する必要はなく、領域１０５ｃ側に延伸してソース電極と重畳しない領域があってもよい。また、低抵抗領域１０５ｂは、全領域がドレイン電極と重畳する必要はなく、領域１０５ｃ側に延伸してドレイン電極と重畳しない領域があってもよい。また、低抵抗領域１０５ａおよび低抵抗領域１０５ｂの膜厚は均一でなくてもよい。たとえば、ソース電極と重畳しない側の低抵抗領域１０５ａの端部は、低抵抗領域１０５ａの底面から表面に向かってなだらかに広がっていてもよい。同様に、たとえば、ドレイン電極と重畳しない側の低抵抗領域１０５ｂの端部は、低抵抗領域１０５ｂの底面から表面に向かってなだらかに広がっていてもよい。なお、ソース電極１０６ａとドレイン電極１０６ｂ間の長さと低抵抗領域１０５ａと低抵抗領域１０５ｂ間の長さの差は、ソース電極１０６ａとドレイン電極１０６ｂ間の長さの３０％未満、好ましくは１０％未満、さらに好ましくは３％未満である。
上記の構成により、領域１０５ｃは低抵抗領域より高抵抗化し、チャネル形成領域として機能する。また、領域１０５ｃは酸素欠損量を低減することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分けることができる。なお、チャネル形成領域として機能する領域１０５ｃの水素濃度は、５×１０１７ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
本実施の形態では、ゲート絶縁膜１０８形成後に、多層膜１０４の領域１０５ｃに対して、酸素１２０を添加したがこれに限られず、ソース電極１０６ａおよびドレイン電極１０６ｂ形成後に、酸素１２０を添加し、その後、ゲート絶縁膜１０８を形成してもよい。
次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、多層膜１０４から、さらに水素や水などの不純物を除去することができる。
次に、ゲート絶縁膜１０８上にゲート電極１１０を形成する（図９（Ｂ）参照）。
ゲート電極１１０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。ゲート電極１１０は、スパッタ法などにより形成することができる。
以上の工程で、図１に示すトランジスタ１５０を作製することができる。
また、ゲート絶縁膜１０８およびゲート電極１１０上に酸化物絶縁膜１１２を形成する構成としてもよい（図９（Ｃ）参照）。
酸化物絶縁膜１１２は、下地絶縁膜１０２と同様の材料、方法を用いて形成することができる。酸化物絶縁膜１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁膜を用いるとよい。酸化物絶縁膜１１２は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができ、多層膜１０４（酸化物半導体膜１０４ｂ）に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。
また、酸化物絶縁膜１１２は、第１の酸化物絶縁膜と第２の酸化物絶縁膜の積層構造であることが好ましい。第１の酸化物絶縁膜として第１の酸化シリコン膜を成膜する。第１の酸化シリコン膜は、ＣＶＤ法の一種であるプラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波電力を供給することで成膜すればよい。なお、シリコンを含む堆積性ガスの代表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで、第１の酸化シリコン膜中の水素含有量を低減し、且つダングリングボンドを低減することができる。
次に、第２の酸化物絶縁膜として第２の酸化シリコン膜を成膜する。第２の酸化シリコン膜は、プラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下として、電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給することで成膜すればよい。
上述の方法によって、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、ガスの酸化が進むため、第２の酸化シリコン膜として過剰酸素を含む酸化シリコン膜を成膜することができる。
また、酸化物絶縁膜１１２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁膜１１２から多層膜１０４への酸素の供給をさらに容易にすることができる。
さらに酸化物絶縁膜１１２上に窒化物絶縁膜１１４を設けてもよい。窒化物絶縁膜１１４は、酸化物絶縁膜１１２に含まれる酸素が加熱処理時に外方拡散することを抑制し、かつ、外部から水素または水素を含む化合物（水など）が酸化物半導体膜１０４ｂへと侵入することを抑制するバリア膜として機能するため、トランジスタの信頼性を向上させることができる。
窒化物絶縁膜は、第１の窒化物絶縁膜と第２の窒化物絶縁膜の積層構造であることが好ましい。第１の窒化物絶縁膜として窒化シリコン膜を成膜する。第１の窒化シリコン膜は、プラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給することで成膜すればよい。
なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーおよび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
次に、第２の窒化物絶縁膜として第２の窒化シリコン膜を成膜する。第２の窒化シリコン膜は、スパッタ法によって成膜すると好ましい。具体的には、基板温度を３００℃以上４００℃以下とし、スパッタリングターゲットをシリコンターゲットとし、アルゴンガスおよび窒素ガスを用いて反応室内の圧力０．５Ｐａ以下、好ましくは０．１Ｐａ以上０．３Ｐａ以下として、高周波電力を供給することで成膜すればよい。
従って、上述の方法によって、窒化物絶縁膜に適用できる、水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜とすることができる。
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。酸素が過剰に含まれている下地絶縁膜１０２、酸化物絶縁膜１１２の場合、第３の加熱処理により、下地絶縁膜１０２、酸化物絶縁膜１１２から過剰酸素が放出されやすくなり、多層膜１０４の酸素欠損を低減することができる。よって、多層膜１０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性となる。
また、本実施の形態では、多層膜１０４の領域１０５ｃに対して、酸素１２０を添加する処理をソース電極１０６ａおよびドレイン電極１０６ｂ形成直後に行ったがこれに限られず、ゲート絶縁膜１０８形成直後に行い、ゲート絶縁膜１０８から酸素を多層膜１０４の領域１０５ｃに供給してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。
図１０は、本発明の一態様のトランジスタの上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ｂ１−Ｂ２および一点鎖線Ｂ３−Ｂ４の断面が図１０（Ｂ）に相当する。また、図１０（Ｃ）は、図１０（Ｂ）に示す破線丸で囲まれた領域の拡大図である。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１０に示すトランジスタ２５０は、基板１００上のゲート電極１１０と、ゲート電極１１０上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上の多層膜１０４と、多層膜１０４上の低抵抗領域１０５ａおよび低抵抗領域１０５ｂと、低抵抗領域１０５ａ上のソース電極１０６ａと、低抵抗領域１０５ｂ上のドレイン電極１０６ｂと、多層膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上の酸化物絶縁膜１１２と、を有する。また、酸化物絶縁膜１１２の上部に他の絶縁膜（たとえば、窒化物絶縁膜１１４など）を設けてもよい。
図１に示すトランジスタ１５０と図１０に示すトランジスタ２５０とは、ゲート電極１１０およびゲート絶縁膜１０８の存在する位置が異なり、その他の点は同じである。また、実施の形態１で説明したトランジスタ１５０と同じようにトランジスタ２５０は、低抵抗領域１０５ａおよび低抵抗領域１０５ｂを有している。
多層膜１０４は、基板１００側から酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃが積層された構造を有している。
また、多層膜１０４において、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃに用いる材料によっては、酸化物膜１０４ａおよび酸化物半導体膜１０４ｂの境界、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃの境界を明確に確認できない場合がある。そこで、図において、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃの境界は破線で表している。
また、ソース電極およびドレイン電極となる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料であるため、多層膜１０４中の酸素がソース電極およびドレイン電極となる導電膜の導電材料と結合する。この結合により多層膜１０４の、導電膜との界面近傍の領域において酸素が欠損する。また、多層膜１０４上に形成される導電膜を形成する際の多層膜１０４上面へのダメージ（酸素欠損）が生じる。この酸素欠損と水素により低抵抗化された領域、つまり、低抵抗領域１０５ａおよび低抵抗領域１０５ｂが形成され、多層膜とソース電極またはドレイン電極との接触抵抗が低減される。また、加熱処理により、導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料である場合でも低抵抗化領域が形成される。なお、本実施の形態では、低抵抗領域１０５ａおよび低抵抗領域１０５ｂと、多層膜１０４との境界は酸化物膜１０４ｃ中に存在するがこれに限られず、該境界は、酸化物膜１０４ａ中、酸化物半導体膜１０４ｂ中、酸化物膜１０４ａと酸化物半導体膜１０４ｂとの界面、または酸化物半導体膜１０４ｂと酸化物膜１０４ｃとの界面に存在してもよい。
また、ソース電極１０６ａおよびドレイン電極１０６ｂの端部を階段状のように形成する。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。このため、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は低抵抗領域１０５ａおよび低抵抗領域１０５ｂ上に設けられる。
したがって、トランジスタ２５０のチャネル形成領域は、低抵抗領域１０５ａと低抵抗領域１０５ｂとの間の多層膜１０４の領域１０５ｃと、低抵抗領域１０５ａのソース電極１０６ａが接していない領域および低抵抗領域１０５ｂのドレイン電極１０６ｂが接していない領域となる。トランジスタ２５０のチャネル形成領域は、ｎ型化されているため、多層膜１０４中の不純物濃度を低減し、高純度真性化する必要がある。
トランジスタ２５０のチャネル形成領域を高純度真性化するためには、多層膜１０４の領域１０５ｃに対して、酸素を添加すればよい。このようにすることで酸素欠損量を低減することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分けることができる。
また、加熱処理により、下地絶縁膜１０２、ゲート絶縁膜１０８、酸化物絶縁膜１１２から過剰酸素を放出しやすくして、多層膜１０４の酸素欠損を低減することができる。よって、多層膜１０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性となる。
また、トランジスタの別の構成を図１１（Ａ）に示す。図１１（Ａ）に示すトランジスタ２９０は、基板１００上のゲート電極１１０と、ゲート電極１１０上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上の酸化物膜１０４ａと、酸化物膜１０４ａ上の酸化物半導体膜１０４ｂと、酸化物半導体膜１０４ｂ上のソース電極１０６ａおよびドレイン電極１０６ｂと、ソース電極１０６ａおよびドレイン電極１０６ｂ上の酸化物膜１０４ｃと、ソース電極１０６ａと接する酸化物半導体膜１０４ｂから酸素が引き抜かれ、形成された低抵抗領域１０５ａと、ドレイン電極１０６ｂと接する酸化物半導体膜１０４ｂから酸素が引き抜かれ、形成された低抵抗領域１０５ｂと、酸化物膜１０４ｃ、ソース電極１０６ａおよびドレイン電極１０６ｂ上の酸化物絶縁膜１１２と、を有する。また、酸化物絶縁膜１１２の上部に他の絶縁膜（たとえば、窒化物絶縁膜１１４など）を設けてもよい。
図１０に示すトランジスタ２５０と図１１（Ａ）に示すトランジスタ２９０とは、酸化物膜１０４ｃがソース電極１０６ａおよびドレイン電極１０６ｂ上に設けられている点が異なり、その他の点は同じである。また、実施の形態１で説明したトランジスタ１５０と同じようにトランジスタ２９０は、低抵抗領域１０５ａおよび低抵抗領域１０５ｂを有している。
また、酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、および酸化物膜１０４ｃには、例えば、酸化物膜１０４ａにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜１０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物膜１０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
トランジスタ２９０では、チャネルが形成される酸化物半導体膜１０４ｂとソース電極１０６ａおよびドレイン電極１０６ｂが接しており、酸化物半導体膜１０４ｂに高密度の酸素欠損が生成し、ｎ型化された領域（低抵抗領域１０５ａおよび低抵抗領域１０５ｂ）が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移動させることができる。
また、酸化物膜１０４ｃは、ソース電極１０６ａおよびドレイン電極１０６ｂ形成後に形成するため、該ソース電極１０６ａおよびドレイン電極１０６ｂ形成時の酸化物膜１０４ｃのオーバーエッチングが無い。したがって、チャネルが形成される酸化物半導体膜１０４ｂを酸化物絶縁膜１１２から十分離すことができ、界面からの不純物拡散の影響を抑える効果を大きくすることができる。
また、酸化物膜１０４ｃは、外部から水素または水素を含む化合物（水など）が多層膜１０４へと侵入することを抑制するバリア膜として機能するため、トランジスタの信頼性を向上させることができる。このため、窒化物絶縁膜１１４を設けなくともよい。
また、酸素と結合しやすい導電材料を用いてソース電極１０６ａおよびドレイン電極１０６ｂが形成される場合、図１１（Ｂ）に示すトランジスタ２９５のように、ソース電極１０６ａおよびドレイン電極１０６ｂと接する酸化物膜１０４ｃにおいても低抵抗領域が広がる。
また、図１１（Ｃ）に示すトランジスタ３００のように、酸化物膜１０４ａの端部と酸化物半導体膜１０４ｂの端部が連ならなくてもよい。この端部の形状は、酸化物膜１０４ａと酸化物半導体膜１０４ｂの積層膜をウエットエッチングすることにより、エッチング速度が酸化物膜１０４ａより酸化物半導体膜１０４ｂの方が速い場合に形成される。
多層膜１０４を上記のようなテーパー形状とすることで、ソース電極１０６ａおよびドレイン電極１０６ｂとの接触面積を拡大することができる。したがって、多層膜１０４と、ソース電極１０６ａおよびドレイン電極１０６ｂとの接触抵抗が低減し、トランジスタのオン電流を増大させることができる。
また、図１２（Ａ）に示すトランジスタ３１０のように、ゲート絶縁膜１０８上に酸化物膜１０４ａ、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃを順に形成後、ソース電極１０６ａおよびドレイン電極１０６ｂを形成し、ソース電極１０６ａおよびドレイン電極１０６ｂ上に酸化物膜１０４ｅを形成する構成としてもよい。酸化物膜１０４ｅには、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、トランジスタの別の構成を図１２（Ｂ）に示す。図１０に示すトランジスタ２５０と図１２（Ｂ）に示すトランジスタ３２０とは、導電膜１０７ａおよび導電膜１０７ｂがソース電極１０６ａおよびドレイン電極１０６ｂ上に形成されている点が異なり、その他の点は同じである。また、実施の形態１で説明したトランジスタ１５０と同じようにトランジスタ３２０は、低抵抗領域１０５ａおよび低抵抗領域１０５ｂを有している。
なお、導電膜１０７ａおよび導電膜１０７ｂは、ソース電極およびドレイン電極の一部として機能する。よって、図１２（Ｂ）に示すトランジスタ３２０において、導電膜１０７ａおよび導電膜１０７ｂの間隔がチャネル長となる。
また、図１２（Ｂ）に示すトランジスタ３２０において、チャネルとは、導電膜１０７ａおよび導電膜１０７ｂと重畳しない酸化物半導体膜１０４ｂの領域のことをいう。
また、図１２（Ｂ）に示すトランジスタ３２０において、チャネル形成領域とは、導電膜１０７ａおよび導電膜１０７ｂと重畳しない酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃのことをいう。
導電膜１０７ａおよび導電膜１０７ｂ形成後、多層膜１０４の領域１０５ｃに対して、酸素を添加することで、チャネル形成領域の酸素欠損量を低減することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分けることができる。
導電膜１０７ａおよび導電膜１０７ｂは、先の実施の形態を参酌することができる。
また、導電膜１０７ａおよび導電膜１０７ｂは、電子ビーム、ＡｒＦ液浸またはＥＵＶを用いた露光によりパターンの幅が小さいレジストマスクにより導電膜を加工して形成されることにより、チャネル長を１ｎｍ以上３０ｎｍ以下にすることができる。
また、トランジスタの別の構成を図１３（Ａ）に示す。トランジスタ３３０は、図１１（Ａ）に示すトランジスタ２９０の酸化物膜１０４ｃ上にさらに導電膜１０７ａおよび導電膜１０７ｂを設けた構造になっている。
また、図１３（Ｂ）に示すトランジスタ３４０のような構成にしてもよい。トランジスタ３４０は、図１３（Ａ）に示すトランジスタ３３０の酸化物膜１０４ｃと、導電膜１０７ａおよび導電膜１０７ｂとの形成工程を逆にした構成になっている。
以上が本発明の一態様におけるトランジスタである。当該トランジスタは酸化物半導体中のチャネル形成領域における酸素欠損量を低減することができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態３で説明した図１０に示すトランジスタ２５０の作製方法について説明する。
まず、基板１００上にゲート電極１１０を形成し、ゲート電極１１０を覆うゲート絶縁膜１０８を形成する（図１４（Ａ）参照）。
基板１００、ゲート電極１１０、ゲート絶縁膜１０８は、先の実施の形態を参酌することができる。
ゲート絶縁膜１０８は、過剰酸素を含む絶縁膜であるとより好ましい。
また、基板１００上に下地絶縁膜を形成してもよい。下地絶縁膜は、先の実施の形態の下地絶縁膜１０２を参酌することができる。
次に、ゲート絶縁膜１０８上に酸化物膜１０４ａ、酸化物半導体膜１０４ｂ、酸化物膜１０４ｃからなる多層膜１０４を形成する（図１４（Ｂ）参照）。
多層膜１０４は、先の実施の形態を参酌することができる。
次に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜１０４ｂの結晶性を高め、さらにゲート絶縁膜１０８、酸化物膜１０４ａ、および酸化物膜１０４ｃから水素や水などの不純物を除去することができる。なお、多層膜１０４を形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、多層膜１０４上にソース電極およびドレイン電極となる導電膜１０６を形成する。本実施の形態では、導電膜１０６の材料は酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いる。このとき、導電膜１０６の材料が酸素と結合しやすい導電材料であるため、多層膜１０４中の酸素が導電材料（導電膜１０６）と結合する。この結合により、多層膜１０４の、導電膜１０６との界面近傍の領域において酸素が欠損する。また、多層膜１０４上に形成される導電膜１０６を形成する際の多層膜１０４上面へのダメージ（酸素欠損）が生じる。この酸素欠損により低抵抗領域１０５が形成される（図１４（Ｃ）参照）。なお、本実施の形態では、低抵抗領域１０５は、酸化物半導体膜を含む多層膜１０４と導電膜１０６との界面から多層膜１０４の深さ方向に０ｎｍより大きく１５ｎｍ以下、好ましくは１０ｎｍ未満、さらに好ましくは３ｎｍ未満の領域にある。
なお、本実施の形態では、低抵抗領域１０５と、多層膜１０４との境界は、酸化物膜１０４ｃ中に存在するがこれに限定されず、該境界は、酸化物膜１０４ａ中、酸化物半導体膜１０４ｂ中、酸化物膜１０４ａと酸化物半導体膜１０４ｂとの界面、または酸化物半導体膜１０４ｂと酸化物膜１０４ｃとの界面に存在してもよい。
導電膜１０６は、先の実施の形態を参酌することができる。
低抵抗領域１０５が形成されることにより、後に形成されるソース電極またはドレイン電極と、多層膜１０４との接触抵抗を低減することができ、トランジスタ２５０の高速動作を実現することができる。
次に、導電膜１０６を多層膜１０４上で分断するようにエッチングし、ソース電極１０６ａおよびドレイン電極１０６ｂを形成する（図１５（Ａ）参照）。このとき、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は図示するように階段状に形成する。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。
なお、ソース電極１０６ａの下に低抵抗領域１０５ａ、ドレイン電極１０６ｂの下に低抵抗領域１０５ｂがそれぞれ存在し、低抵抗領域１０５ａと低抵抗領域１０５ｂの間の酸化物膜を領域１０５ｃとする。
また、上記のアッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に繰り返すことで、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は低抵抗領域１０５ａおよび低抵抗領域１０５ｂ上に設けられる。
このため、トランジスタ２５０のチャネル形成領域は、領域１０５ｃと、低抵抗領域１０５ａのソース電極１０６ａが接していない領域および低抵抗領域１０５ｂのドレイン電極１０６ｂが接していない領域となる。トランジスタ２５０のチャネル形成領域は、ｎ型化されているため、多層膜１０４中の不純物濃度を低減し、高純度真性化する必要がある。
なお、導電膜１０６を多層膜１０４上で分断するようにエッチングする際、酸化物膜１０４ｃの一部がエッチングされることがあり、チャネル形成領域における多層膜の膜厚が小さくなることがある。
次に、多層膜１０４の領域１０５ｃに対して、酸素１２０を添加する（図１５（Ｂ）参照）。
多層膜１０４の領域１０５ｃに酸素を添加する方法は、先の実施の形態を参酌することができる。
また、低抵抗領域１０５ａは、全領域がソース電極１０６ａと必ずしも重畳する必要はなく、領域１０５ｃに延伸してソース電極１０６ａと重畳しない領域があってもよい。また、低抵抗領域１０５ｂは、全領域がドレイン電極１０６ｂと必ずしも重畳する必要はなく、領域１０５ｃに延伸してドレイン電極１０６ｂと重畳しない領域があってもよい。また、低抵抗領域１０５ａおよび低抵抗領域１０５ｂの膜厚は均一でなくてもよい。たとえば、ソース電極１０６ａと重畳しない側の低抵抗領域１０５ａの端部は、低抵抗領域１０５ａの底面から表面に向かってなだらかに広がっていてもよい。同様に、たとえば、ドレイン電極１０６ｂと重畳しない側の低抵抗領域１０５ｂの端部は、低抵抗領域１０５ｂの底面から表面に向かってなだらかに広がっていてもよい。なお、ソース電極１０６ａとドレイン電極１０６ｂ間の長さと低抵抗領域１０５ａと低抵抗領域１０５ｂ間の長さの差は、ソース電極１０６ａとドレイン電極１０６ｂ間の長さの３０％未満、好ましくは１０％未満、さらに好ましくは３％未満である。
上記の構成により、領域１０５ｃは低抵抗領域より高抵抗化し、チャネル形成領域として機能する。また、領域１０５ｃは酸素欠損量を低減することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分けることができる。なお、チャネル形成領域として機能する領域１０５ｃの水素濃度は、５×１０１７ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３である。
次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、多層膜１０４から、さらに水素や水などの不純物を除去することができる。
次に、多層膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上に酸化物絶縁膜１１２を形成する（図１５（Ｃ）参照）。
酸化物絶縁膜１１２は、先の実施の形態を参酌することができる。さらに酸化物絶縁膜１１２上に窒化物絶縁膜１１４を設けてもよい。窒化物絶縁膜１１４は、酸化物絶縁膜１１２に含まれる酸素が加熱処理時に外方拡散することを抑制し、かつ、外部から水素または水素を含む化合物（水など）が多層膜１０４へと侵入することを抑制するバリア膜として機能するため、トランジスタの信頼性を向上させることができる。
以上の工程で、図１０に示すトランジスタ２５０を作製することができる。
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。ゲート絶縁膜１０８、酸化物絶縁膜１１２に酸素が過剰に含まれている場合、第３の加熱処理により、ゲート絶縁膜１０８、酸化物絶縁膜１１２から過剰酸素が放出されやすくなり、多層膜１０４の酸素欠損を低減することができる。よって、多層膜１０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性となる。
また、本実施の形態では、多層膜１０４の領域１０５ｃに対して、酸素１２０を添加する処理をソース電極１０６ａおよびドレイン電極１０６ｂ形成直後に行ったがこれに限られず、ゲート絶縁膜１０８形成直後に行い、ゲート絶縁膜１０８から酸素を多層膜１０４の領域１０５ｃに供給してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図１６（Ａ）に半導体装置の断面図、図１６（Ｂ）に半導体装置の回路図をそれぞれ示す。
図１６（Ａ）および図１６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ４００を有し、上部に第２の半導体材料を用いたトランジスタ４０２および容量素子４０４を有している。なお、トランジスタ４０２としては、先の実施の形態で説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図１に示すトランジスタ１５０を適用する例を示している。また、容量素子４０４は、一方の電極をトランジスタ４０２のゲート電極、他方の電極をトランジスタ４０２のソース電極またはドレイン電極、誘電体をトランジスタ４０２のゲート絶縁膜１０８と同じ材料を用いる構造とすることで、トランジスタ４０２と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた先の実施の形態に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１６（Ａ）におけるトランジスタ４００は、半導体材料（例えば、結晶性シリコンなど）を含む基板４１０に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、たとえば、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板４１０上にはトランジスタ４００を囲むように素子分離絶縁層４０６が設けられており、トランジスタ４００を覆うように絶縁膜４２０が設けられている。なお、素子分離絶縁層４０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いたトランジスタ４００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ４０２および容量素子４０４の形成前の処理として、トランジスタ４００を覆う絶縁膜４２０にＣＭＰ処理を施して、絶縁膜４２０を平坦化すると同時にトランジスタ４００のゲート電極の上面を露出させる。
絶縁膜４２０上にはトランジスタ４０２が設けられ、そのソース電極またはドレイン電極の一方は延在して、容量素子４０４の一方の電極として作用する。
図１６（Ａ）に示すトランジスタ４０２は、酸化物半導体膜にチャネルが形成されるトップゲート型トランジスタである。トランジスタ４０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ４０２において、ソース電極またはドレイン電極が接している多層膜の界面近傍の領域に低抵抗領域が形成され、ソース電極およびドレイン電極をマスクにして、酸素を多層膜に添加することで、チャネル形成領域を高純度真性な領域とすることができ、酸素の添加により高純度真性な領域と低抵抗領域を同時につくり分けることができる。当該トランジスタは多層膜中のチャネル形成領域における酸素欠損量を低減することができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することができる。
図１６（Ａ）に示すように、トランジスタ４００とトランジスタ４０２は重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。
次に、図１６（Ａ）に対応する回路構成の一例を図１６（Ｂ）に示す。
図１６（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ４００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ４００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ４０２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ４０２のゲート電極とは、電気的に接続されている。そして、トランジスタ４００のゲート電極と、トランジスタ４０２のソース電極またはドレイン電極の一方は、容量素子４０４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子４０４の電極の他方は電気的に接続されている。
図１６（Ｂ）に示す半導体装置では、トランジスタ４００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ４０２がオン状態となる電位にして、トランジスタ４０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ４００のゲート電極、および容量素子４０４に与えられる。すなわち、トランジスタ４００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ４０２がオフ状態となる電位にして、トランジスタ４０２をオフ状態とすることにより、トランジスタ４００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ４０２のオフ電流は極めて小さいため、トランジスタ４００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ４００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ４００をｎチャネル型とすると、トランジスタ４００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ４００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ４００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ４００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ４００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ４００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、トランジスタ４００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、Ｆｉｎ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。トランジスタ４００の断面図の例を、図１６（Ｃ）に示す。図１６（Ｃ）の一点差線より左側がチャネル長方向の断面図、右側がチャネル幅方向の断面図である。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。また、ゲート電極２２１３の側面にはサイドウォールが設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態５に示した構成と異なる半導体装置の説明を行う。
図１７（Ａ）は、半導体装置の回路構成の一例を示し、図１７（Ｂ）は半導体装置の一例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ５６２としては、先の実施の形態で説明したトランジスタを用いることができる。また、容量素子５５４は、実施の形態５で説明した容量素子４０４と同様に、トランジスタ５６２の作製工程にて同時に作製することができる。
図１７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ５６２のソース電極とは電気的に接続され、ワード線ＷＬとトランジスタ５６２のゲート電極とは電気的に接続され、トランジスタ５６２のドレイン電極と容量素子５５４の一方の端子とは電気的に接続されている。
次に、図１７（Ａ）に示す半導体装置（メモリセル５５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ５６２がオン状態となる電位として、トランジスタ５６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子５５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ５６２がオフ状態となる電位として、トランジスタ５６２をオフ状態とすることにより、容量素子５５４の一方の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ５６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ５６２をオフ状態とすることで、容量素子５５４の一方の端子の電位（あるいは、容量素子５５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ５６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子５５４とが導通し、ビット線ＢＬと容量素子５５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子５５４の一方の端子の電位（あるいは容量素子５５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子５５４の一方の端子の電位をＶ、容量素子５５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル５５０の状態として、容量素子５５４の一方の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１７（Ａ）に示す半導体装置は、トランジスタ５６２のオフ電流が極めて小さいという特徴から、容量素子５５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１７（Ｂ）に示す半導体装置について、説明を行う。
図１７（Ｂ）に示す半導体装置は、上部に記憶回路として図１７（Ａ）に示したメモリセル５５０を複数有するメモリセルアレイ５５１（メモリセルアレイ５５１ａおよび５５１ｂ）を有し、下部に、メモリセルアレイ５５１を動作させるために必要な周辺回路５５３を有する。なお、周辺回路５５３は、メモリセルアレイ５５１と電気的に接続されている。
周辺回路５５３に設けられるトランジスタは、トランジスタ５６２とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１７（Ｂ）に示した半導体装置では、メモリセルアレイ５５１がメモリセルアレイ５５１ａとメモリセルアレイ５５１ｂの積層である構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良いし、単層であってもよい。
トランジスタ５６２は、酸化物半導体を用いて形成されており、先の実施の形態で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明したトランジスタに用いることのできるＣＡＡＣ−ＯＳ膜の結晶成長のモデルについて、図１８乃至図２０を用いて説明する。
図１８（Ａ）は、スパッタリング用ターゲット６００にイオン６０１が衝突し、スパッタリング粒子６０２が剥離する様子を示した模式図である。なお、スパッタリング粒子６０２は、六角形の面がａ−ｂ面と平行な面である六角柱状であってもよいし、三角柱状であってもよい。その場合、六角形または三角形の面と垂直な方向がｃ軸方向である（図１８（Ｂ）参照。）。スパッタリング粒子６０２は、酸化物の種類によっても異なるが、ａ−ｂ面と平行な面の直径（円相当径）が１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下程度となる。なお、イオン６０１は、酸素の陽イオンを用いる。また、酸素の陽イオンに加えて、アルゴンの陽イオンを用いてもよい。なお、アルゴンの陽イオンに代えて、その他希ガスの陽イオンを用いてもよい。
イオン６０１として酸素の陽イオンを用いることで、成膜時のプラズマダメージを軽減することができる。従って、イオン６０１がスパッタリング用ターゲット６００の表面に衝突した際に、スパッタリング用ターゲット６００の結晶性が低下すること、または非晶質化することを抑制できる。
剥離されたスパッタリング粒子６０２は、正に帯電させることが好ましい。ただし、スパッタリング粒子６０２が、正に帯電するタイミングは特に問わない。具体的には、スパッタリング粒子６０２がプラズマに曝されることで正に帯電する場合がある。または、イオン６０１の衝突時に電荷を受け取ることで正に帯電する場合がある。または、酸素の陽イオンであるイオン６０１がスパッタリング粒子６０２の側面、上面または下面に結合することで正に帯電する場合がある。
スパッタリング粒子６０２は、六角形状の面における角部に正の電荷を有する。六角形状の面の角部に正の電荷を有することで、正の電荷同士が反発し合い、平板状の形状を維持することができる。
スパッタリング粒子６０２の六角形状の面における角部が、正の電荷を有するためには、直流（ＤＣ）電源を用いることが好ましい。なお、高周波（ＲＦ）電源、交流（ＡＣ）電源を用いることもできる。ただし、ＲＦ電源は、大面積の基板へ成膜可能なスパッタリング装置への適用が困難である。また、以下に示す観点からＡＣ電源よりもＤＣ電源が好ましいと考えられる。
ＡＣ電源を用いた場合、隣接するターゲットが互いにカソード電位とアノード電位を繰り返す。図１９（Ａ）に示す期間Ａでは、図１９（Ｂ１）に示すようにターゲット１がカソードとして機能し、ターゲット２がアノードとして機能する。また、図１９（Ａ）に示す期間Ｂでは、図１９（Ｂ２）に示すようにターゲット２がアノードとして機能し、ターゲット１がカソードとして機能する。期間Ａと期間Ｂとを合わせると、２０乃至５０μ秒であり、期間Ａと期間Ｂを一定周期で繰り返している。
スパッタリング粒子６０２は、正に帯電している場合、互いに反発し合うことにより、平板状の形状を維持することができる。ただし、ＡＣ電源を用いた場合、瞬間的に電界がかからない時間が生じるため、スパッタリング粒子６０２に帯電していた電荷が消失して、スパッタリング粒子の構造が崩れてしまうことがある（図１９（Ｃ）参照。）。従って、ＡＣ電源を用いるよりも、ＤＣ電源を用いる方が好ましいことがわかる。
以下に、スパッタリング粒子の被成膜面に堆積する様子を図２０を用いて説明する。なお、図２０（Ａ）は、基板加熱ありで成膜した場合を示し、図２０（Ｂ）は、基板加熱なしで成膜した場合を示す。
図２０（Ａ）より、基板加熱している場合、スパッタリング粒子６０２は被成膜面６０３において、他のスパッタリング粒子６０２が堆積していない領域に移動し、マイグレーションすることで既に堆積している粒子の横に結合することで堆積していく。
当該メカニズムによって得られるＣＡＡＣ−ＯＳ膜は、非晶質表面、非晶質絶縁膜表面、非晶質酸化物膜表面などであっても、高い結晶性を有する。
図２０（Ｂ）より、基板加熱なしの場合、スパッタリング粒子６０２は被成膜面６０３に不規則に降り注ぐ。従って、スパッタリング粒子６０２が既に他のスパッタリング粒子６０２が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は厚さが均一でなく、結晶の配向もバラバラになる。このようにして得られた酸化物膜は、平板状のスパッタリング粒子６０２が有する結晶性がある程度維持されるため、結晶部を有する酸化物膜となる。
なお、上述したようにスパッタリング粒子６０２は、例えば、ａ−ｂ面と平行な面の直径が１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下程度であり、成膜された酸化物膜に含まれる結晶部は、スパッタリング粒子６０２よりも小さくなることがある。例えば、１０ｎｍ以下、または５ｎｍ以下の結晶部を有する酸化物膜となることがある。このような結晶部を有する酸化物膜を、ナノ結晶（ｎｃ：ｎａｎｏ ｃｒｙｓｔａｌ）酸化物膜と呼ぶ。
ナノ結晶酸化物膜は、巨視的には無秩序な原子配列を有する膜と同等である。このため、測定範囲の広い（例えば、スパッタリング粒子６０２よりも大きいビーム径を有する）Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピークが検出されない場合がある。また、スパッタリング粒子６０２よりも大きいビーム径を有する電子線によって得られる電子線回折パターンでは、ハローパターンが観測される場合がある。この場合、例えば、電子線のビーム径をスパッタリング粒子６０２より十分に小さい径としてナノ結晶酸化物膜を測定することで、得られる極微電子線回折パターンではスポット（輝点）を観測することができる。
ここで、ナノ結晶酸化物半導体膜の電子線回折パターンについて、図５４乃至図６０を用いて、以下説明を行う。
ナノ結晶酸化物半導体膜は、ビーム径が１０ｎｍφ以下とした電子線回折（極微電子線回折）を用いた電子線回折パターンにおいて、非晶質状態を示すハローパターンとも、特定の面に配向した結晶状態を示す規則性を有するスポットとも異なり、方向性を持たないスポットが観察される酸化物半導体膜である。
図５４（Ａ）にナノ結晶酸化物半導体膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図５４（Ｂ）に図５４（Ａ）のポイント１において極微電子線回折を用いて測定した電子線回折パターンを、図５４（Ｃ）に図５４（Ａ）のポイント２において極微電子線回折を用いて測定した電子線回折パターンを、図５４（Ｄ）に図５４（Ａ）のポイント３において極微電子線回折を用いて測定した電子線回折パターンをそれぞれ示す。
図５４では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を石英ガラス基板上に膜厚５０ｎｍで成膜した試料を用いる。図５４に示すナノ微結晶酸化物半導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲットを用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、基板温度を室温とした。そして、成膜したナノ結晶酸化物半導体膜を１００ｎｍ以下（例えば、４０ｎｍ±１０ｎｍ）の幅に薄片化し、断面ＴＥＭ像及び極微電子線回折による電子線回折パターンを得た。
図５４（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ」）を用い、で加速電圧を３００ｋＶ、倍率２００万倍として撮影したナノ結晶酸化物半導体膜の断面ＴＥＭ像である。また、図５４（Ｂ）乃至図５４（Ｄ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「ＨＦ−２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を約１ｎｍφとして極微電子線回折によって得られた電子線回折パターンである。なお、ビーム径を約１ｎｍφとした場合の極微電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下である。
図５４（Ｂ）に示すように、ナノ結晶酸化物半導体膜は、極微電子線回折を用いた電子線回折パターンにおいて、円周状に配置された複数のスポット（輝点）が観察される。換言すると、ナノ結晶酸化物半導体膜は、円周状（同心円状）に分布した複数のスポットが観察されるともいえる。または、円周状に分布した複数のスポットが複数の同心円を形成するともいえる。。
また、石英ガラス基板との界面近傍である図５４（Ｄ）及び、ナノ結晶酸化物半導体膜の膜厚方向中央部の図５４（Ｃ）においても図５４（Ｂ）と同様に円周状に配置された複数のスポットが観察される。図５４（Ｃ）において、メインスポットから円周状のスポットまでの距離は、３．８８／ｎｍから４．９３／ｎｍであった。面間隔に換算すると、０．２０３ｎｍから０．２５７ｎｍである。
図５４の極微電子線回折パターンより、ナノ結晶酸化物半導体膜は、面方位が不規則であって、且つ定数の大きさの異なる結晶部が複数混在する膜であることがわかる。
次いで、図５５（Ａ）にナノ結晶酸化物半導体膜の平面ＴＥＭ像を示す。また、図５５（Ｂ）に図５５（Ａ）において円で囲んだ領域を、制限視野電子線回折を用いて測定した電子線回折パターンを示す。
図５５では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を石英ガラス基板上に膜厚３０ｎｍで成膜した試料を用いる。図５５に示すナノ結晶酸化物半導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲットを用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、基板温度を室温とした。そして、試料を薄片化し、ナノ結晶酸化物半導体膜の平面ＴＥＭ像及び電子線回折による電子線回折パターンを得た。
図５５（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率５０万倍として撮影したナノ結晶酸化物半導体膜の平面ＴＥＭ写真である。また、図５５（Ｂ）は、制限視野を３００ｎｍφとして電子線回折によって得られた電子線回折パターンである。なお、電子線の広がり（およそ数ｎｍ）を考慮すると、図５５（Ｂ）の測定範囲は、３００ｎｍφ以上である。
図５５（Ｂ）に示すように、ナノ結晶酸化物半導体膜では、極微電子線回折よりも測定範囲の広い制限視野電子線回折を用いた電子線回折パターンでは、極微電子線回折によって観察された複数のスポットがみられず、ハローパターンが観察される。
次に、図５６に、図５４及び図５５の電子線回折パターンにおける回折強度の分布を概念的に示す。図５６（Ａ）は、図５４（Ｂ）乃至図５４（Ｄ）に示す極微電子線回折パターンにおける回折強度の分布の概念図である。また、図５６（Ｂ）は、図５５（Ｂ）に示す制限視野電子線回折パターンにおける回折強度の分布の概念図である。また、図５６（Ｃ）は単結晶構造または多結晶構造の電子線回折パターンにおける回折強度の分布の概念図である。
図５６において、縦軸はスポットなどの分布を表す電子線回折強度（任意単位）、横軸はメインスポットからの距離を示す。
図５６（Ｃ）に示す単結晶構造または多結晶構造においては、結晶部が配向する面の面間隔（ｄ値）に応じた、メインスポットからの特定の距離にピークがみられる。
一方、図５４に示すようにナノ結晶酸化物半導体膜の極微電子線回折パターンで観察される複数のスポットによって形成された円周状の領域は、比較的大きい幅を有する。よって、図５６（Ａ）は離散的な分布を示す。また、極微電子線回折パターンにおいて、同心円状の領域間に明確なスポットとならないものの輝度の高い領域が存在することが分かる。
また、図５６（Ｂ）に示すように、ナノ結晶酸化物半導体膜の制限視野電子線回折パターンにおける電子線回折分布は、連続的な強度分布を示す。図５６（Ｂ）は、図５６（Ａ）に示す電子線回折分布を広範囲で観察した結果と近似可能であるため、複数のスポットが重なってつながり、連続的な強度分布が得られたものと考察できる。
図５６（Ａ）乃至図５６（Ｃ）に示すように、ナノ結晶酸化物半導体膜は、面方位が不規則であり、且つ、大きさの異なる結晶部が複数混在する膜であり、且つ、その結晶部は、制限視野電子線回折パターンにおいてはスポットが観察されない程度に、極微細であることが示唆される。
複数のスポットが観察された図５４において、ナノ結晶酸化物半導体膜は５０ｎｍ以下に薄片化されている。また電子線のビーム径は１ｎｍφに収束されているため、その測定範囲は５ｎｍ以上１０ｎｍ以下である。よって、ナノ結晶酸化物半導体膜に含まれる結晶部は、５０ｎｍ以下であり、例えば、１０ｎｍ以下、または５ｎｍ以下であることが推測される。
ここで、図５７に、石英ガラス基板における極微電子線回折パターンを示す。図５７の測定条件は、図５４（Ｂ）乃至図５４（Ｄ）と同様とした。
図５７に示すように、非晶質構造を有する石英ガラス基板では、特定のスポットを有さず、メインスポットから輝度が連続的に変化するハローパターンが観測される。このように、非晶質構造を有する膜においては、極微小な領域の電子線回折を行ったとしても、ナノ結晶酸化物半導体膜で観察されるような円周状に分布した複数のスポットが観察されない。従って、図５４（Ｂ）乃至図５４（Ｄ）で観察される円周状に分布した複数のスポットは、ナノ結晶酸化物半導体膜に特有のものであることが確認される。
また、図５８に、図５４（Ａ）に示すポイント２において、測定箇所にビーム径を約１ｎｍφに収束した電子線を１分間照射した後に、測定を行った電子線回折パターンを示す。
図５８に示す電子線回折パターンは、図５４（Ｃ）に示す電子線回折パターンと同様に、円周状に分布した複数のスポットが観察され、両者の測定結果に特段の相違点は確認されない。このことは、図５４（Ｃ）の電子線回折パターンで確認された結晶部はナノ結晶酸化物半導体膜の成膜時から存在していることを意味しており、収束した電子線を照射したことで結晶部が形成されたものではないことを意味する。
次に、図５９に、図５４（Ａ）に示す断面ＴＥＭ像の部分拡大図を示す。図５９（Ａ）は、図５４（Ａ）のポイント１近傍（ナノ結晶酸化物半導体膜表面）を、倍率８００万倍で観察した断面ＴＥＭ像である。また、図５９（Ｂ）は、図５４（Ａ）のポイント２近傍（ナノ結晶酸化物半導体膜の膜厚方向中央部）を、倍率８００万倍で観察した断面ＴＥＭ像である。
図５９に示す断面ＴＥＭ像からは、ナノ結晶酸化物半導体膜において結晶構造が明確には確認できない。
また、図５４及び図５５に用いた、石英ガラス基板上に本実施の形態のナノ結晶酸化物半導体膜が成膜された試料をＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析した。図６０にｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。
図６０において、縦軸はＸ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ−８ ＡＤＶＡＮＣＥを用いた。
図６０に示すように、２θ＝２０乃至２３°近傍に石英に起因するピークが観察されるものの、ナノ結晶酸化物半導体膜に含まれる結晶部に起因するピークは確認できない。
図５９及び図６０の結果からも、ナノ結晶酸化物半導体膜に含まれる結晶部は、極微細な結晶部を含有する微結晶領域であることが示唆される。
以上示したように、本実施の形態のナノ結晶酸化物半導体膜では、測定範囲の広いＸ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピークが検出されず、また、測定範囲の広い制限視野電子線回折によって得られる電子線回折パターンでは、ハローパターンが観測される。よって、本実施の形態のナノ結晶酸化物半導体膜は、巨視的には無秩序な原子配列を有する膜と同等であるといえる。しかしながら、電子線のビーム径が十分に小さい径（例えば、１０ｎｍφ以下）の極微電子線回折よってナノ結晶酸化物半導体膜を測定することで、得られる極微電子線回折パターンではスポット（輝点）を観測することができる。よって、本実施の形態のナノ結晶酸化物半導体膜は、面方位の不規則な極微な結晶部（例えば、粒径が１０ｎｍ以下、または５ｎｍ以下、または３ｎｍ以下の結晶部）が凝集して形成された膜と推測できる。また、極微細な結晶部を含有するナノ結晶領域は、ナノ結晶酸化物半導体膜の膜厚方向の全領域において含まれる。
なお、被成膜面６０３は絶縁表面を有すると好ましい。被成膜面６０３が絶縁表面を有することにより、被成膜面６０３に堆積したスパッタリング粒子６０２から正の電荷が消失しにくくなる。ただし、スパッタリング粒子６０２の堆積速度が正の電荷の消失よりも遅い場合は、被成膜面６０３が導電性を有していても構わない。また、被成膜面６０３は、非晶質表面、非晶質絶縁表面であると好ましい。
以上のような方法でスパッタリング用ターゲットを使用することで、厚さが均一であり、結晶の配向の揃った酸化物膜を成膜することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、本発明の一態様に係るスパッタリング用ターゲットについて説明する。
スパッタリング用ターゲットは、好ましくは相対密度が９０％以上、９５％以上、または９９％以上である。
スパッタリング用ターゲットは、複数の結晶粒を有する多結晶酸化物を含み、複数の結晶粒の平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下である。
または、スパッタリング用ターゲットは、複数の結晶粒を有する多結晶酸化物を含み、複数の結晶粒のうち、粒径が０．４μｍ以上１μｍ以下である結晶粒の割合が８％以上、好ましくは１５％以上、さらに好ましくは２５％以上である。
なお、結晶粒の粒径は、例えば電子後方散乱回折法（ＥＢＳＤ：Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ）によって測定することができる。ここで示す結晶粒の粒径は、ＥＢＳＤにより得られる結晶粒マップから測定した一つの結晶粒の断面積を、結晶粒の断面を正円形としたときの直径に換算したものである。具体的には、結晶粒の断面積がＳであるとき、結晶粒の半径をｒと置き、Ｓ＝πｒ２の関係から半径ｒを算出し、半径ｒの２倍を粒径としている。
また、スパッタリング用ターゲットに含まれる複数の結晶粒は、劈開面を有する。劈開面は、例えばａ−ｂ面に平行な面である。
複数の結晶粒の粒径が小さいことにより、スパッタリング用ターゲットにイオンを衝突させると、劈開面からスパッタリング粒子が剥離する。剥離したスパッタリング粒子は、劈開面と平行な上面および下面を有する平板状となる。また、複数の結晶粒の粒径が小さいことにより、結晶に歪みが生じ、劈開面から剥離しやすくなる。
また、スパッタリング用ターゲットに含まれる複数の結晶粒の六方晶である場合、平板状のスパッタリング粒子は、内角が１２０°である概略正六角形の上面および下面を有する六角柱状となる。
また、スパッタリング粒子は理想的には単結晶であるが、一部がイオンの衝突の影響などによって非晶質化していても構わない。
このようなスパッタリング用ターゲットに含まれる多結晶酸化物として、Ｉｎ、Ｍ（ＭはＧａ、Ｓｎ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）およびＺｎを含む酸化物を用いればよい。Ｉｎ、ＭおよびＺｎを含む酸化物をＩｎ−Ｍ−Ｚｎ酸化物とも表記する。
また、Ｉｎ−Ｍ−Ｚｎ酸化物に含まれるＩｎ、ＭおよびＺｎの原子数比は、化学量論的組成の近傍となることが好ましい。Ｉｎ−Ｍ−Ｚｎ酸化物に含まれるＩｎ、ＭおよびＺｎの原子数比が化学量論的組成の近傍となることによって、当該Ｉｎ−Ｍ−Ｚｎ酸化物の結晶性を高めることができる。
Ｉｎ−Ｍ−Ｚｎ酸化物において、劈開面はＭとＺｎとが混合されたａ−ｂ面と平行な面であることが多い。
図２１を用いて、上述したスパッタリング用ターゲットの作製方法を示す。
図２１（Ａ）では、スパッタリング用ターゲットとなる複数の金属元素を含む酸化物粉末を作製する。まずは、工程Ｓ１０１にて酸化物粉末を秤量する。
ここでは、複数の金属元素を含む酸化物粉末として、Ｉｎ、ＭおよびＺｎを含む酸化物粉末（Ｉｎ−Ｍ−Ｚｎ酸化物粉末ともいう。）を作製する場合について説明する。具体的には、原料としてＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末を用意する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは１とすればよい。もちろん、上記の酸化物粉末は一例であり、所望の組成とするために適宜酸化物粉末を選択すればよい。なお、Ｍは、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである。本実施の形態では三種の酸化物粉末を用いた例を示すが、これに限定されない。例えば、本実施の形態を四種以上の酸化物粉末を用いた場合に適用しても構わないし、一種または二種の酸化物粉末を用いた場合に適用しても構わない。
次に、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末を所定のｍｏｌ数比で混合する。
所定のｍｏｌ数比としては、例えば、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：１：２、３：１：４、１：３：２、１：３：４、１：３：６、１：３：８、１：３：１０、１：３：１２、１：６：４、１：６：６、１：６：８、１：６：１０、１：６：１２、１：６：１４、１：６：１６、１：６：２０または３：１：２とする。このようなｍｏｌ数比とすることで、後に結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得やすくなる。
次に、工程Ｓ１０２にて、所定のｍｏｌ数比で混合したＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末に対し第１の焼成を行うことでＩｎ−Ｍ−Ｚｎ酸化物を得る。
なお、第１の焼成は、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行い、温度は４００℃以上１７００℃以下、好ましくは９００℃以上１５００℃以下とする。第１の焼成の時間は、例えば３分以上２４時間以下、好ましくは３０分以上１７時間以下、さらに好ましくは３０分以上５時間以下で行えばよい。第１の焼成を前述の条件で行うことで、主たる反応以外の余分な反応を抑制でき、Ｉｎ−Ｍ−Ｚｎ酸化物粉末中に含まれる不純物濃度を低減することができる。そのため、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の結晶性を高めることができる。
また、第１の焼成は、温度または／および雰囲気を変えて、複数回行ってもよい。例えば、第１の雰囲気にて第１の温度でＩｎ−Ｍ−Ｚｎ酸化物粉末を保持した後、第２の雰囲気にて第２の温度で保持しても構わない。具体的には、第１の雰囲気を不活性雰囲気または減圧雰囲気として、第２の雰囲気を酸化性雰囲気とすると好ましい。これは、第１の雰囲気にてＩｎ−Ｍ−Ｚｎ酸化物粉末に含まれる不純物を低減する際にＩｎ−Ｍ−Ｚｎ酸化物中に酸素欠損が生じることがあるためである。そのため、第２の雰囲気にて得られるＩｎ−Ｍ−Ｚｎ酸化物中の酸素欠損を低減することが好ましい。Ｉｎ−Ｍ−Ｚｎ酸化物中の不純物濃度を低減し、かつ酸素欠損を低減することにより、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の結晶性を高めることができる。
次に、工程Ｓ１０３にて、Ｉｎ−Ｍ−Ｚｎ酸化物を粉砕することでＩｎ−Ｍ−Ｚｎ酸化物粉末を得る。
Ｉｎ−Ｍ−Ｚｎ酸化物は、ａ−ｂ面に平行な面の表面構造を多く含む。そのため、得られるＩｎ−Ｍ−Ｚｎ酸化物粉末は、ａ−ｂ面に平行な上面および下面を有する平板状の結晶粒を多く含むことになる。また、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶は六方晶となることが多いため、前述の平板状の結晶粒は内角が１２０°である概略正六角形の面を有する六角柱状であることが多い。
次に、得られたＩｎ−Ｍ−Ｚｎ酸化物粉末の粒径を工程Ｓ１０４にて確認する。ここでは、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下となっていることを確認する。なお、工程Ｓ１０４を省略し、粒径フィルターを用いて、粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下であるＩｎ−Ｍ−Ｚｎ酸化物粉末のみを選り分けてもよい。Ｉｎ−Ｍ−Ｚｎ酸化物粉末を、粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下に選り分けることで、確実にＩｎ−Ｍ−Ｚｎ酸化物粉末の平均粒径を３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下とすることができる。
工程Ｓ１０４にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の平均粒径が所定の値を超えた場合、工程Ｓ１０３に戻り、再びＩｎ−Ｍ−Ｚｎ酸化物粉末を粉砕する。
以上のようにして、平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下であるＩｎ−Ｍ−Ｚｎ酸化物粉末を得ることができる。なお、平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下であるＩｎ−Ｍ−Ｚｎ酸化物粉末を得ることで、後に作製するスパッタリング用ターゲットに含まれる結晶粒の粒径を小さくすることができる。
次に、図２１（Ｂ）では、図２１（Ａ）に示すフローチャートで得られたＩｎ−Ｍ−Ｚｎ酸化物粉末を用いてスパッタリング用ターゲットを作製する。
工程Ｓ１１１にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を成形する。ここで、成形とは、型に均一な厚さで敷き詰めることをいう。具体的には、型にＩｎ−Ｍ−Ｚｎ酸化物粉末を導入し、外部から振動を与えることで成形すればよい。または、型にＩｎ−Ｍ−Ｚｎ酸化物粉末を導入し、ローラーなどを用いて均一な厚さに成形すればよい。なお、工程Ｓ１１１では、Ｉｎ−Ｍ−Ｚｎ酸化物粉末に水と、分散剤と、バインダとを混合したスラリーを成形してもよい。その場合、型にスラリーを流し込んだ後で、型の底面から吸引することで成形すればよい。その後、吸引後の成形体に対し、乾燥処理を行う。乾燥処理は自然乾燥により行うと成形体にひびが入りにくいため好ましい。その後、３００℃以上７００℃以下の温度で加熱処理することで、自然乾燥では取りきれなかった残留水分などを除去する。
ａ−ｂ面に平行な上面および下面を有する平板状の結晶粒を多く含むＩｎ−Ｍ−Ｚｎ酸化物粉末を成形することで、結晶粒のａ−ｂ面と平行な面が上を向いて並べられる。従って、得られたＩｎ−Ｍ−Ｚｎ酸化物粉末を成形することで、ａ−ｂ面に平行な面の表面構造の割合を増加させることができる。なお、型は、金属製または酸化物製とすればよく、矩形または丸形の上面形状を有する。
次に、工程Ｓ１１２にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末に対し第１の加圧処理を行う。その後、工程Ｓ１１３にて、第２の焼成を行い、板状Ｉｎ−Ｍ−Ｚｎ酸化物を得る。第２の焼成は第１の焼成と同様の条件および方法で行えばよい。第２の焼成を行うことで、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶性を高めることができる。
なお、第１の加圧処理は、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を押し固めることができればよく、例えば、型と同種で設けられたおもりなどを用いて行えばよい。または、圧縮空気などを用いて高圧で押し固めてもよい。そのほか、様々な技術を用いて第１の加圧処理を行うことができる。なお、第１の加圧処理は、第２の焼成と同時に行っても構わない。
第１の加圧処理の後に平坦化処理を行ってもよい。平坦化処理は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などを用いればよい。
こうして得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物は、結晶性の高い多結晶酸化物となる。
次に、工程Ｓ１１４にて、得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物の厚さを確認する。板状Ｉｎ−Ｍ−Ｚｎ酸化物が所望の厚さより薄い場合は、工程Ｓ１１１に戻り、板状Ｉｎ−Ｍ−Ｚｎ酸化物上にＩｎ−Ｍ−Ｚｎ酸化物粉末を敷き詰め、成形する。板状Ｉｎ−Ｍ−Ｚｎ酸化物が所望の厚さである場合は、当該板状Ｉｎ−Ｍ−Ｚｎ酸化物を以て、スパッタリング用ターゲットとする。以下は、板状Ｉｎ−Ｍ−Ｚｎ酸化物が所望の厚さより薄かった場合について説明する。
次に、工程Ｓ１１２にて、板状Ｉｎ−Ｍ−Ｚｎ酸化物、および板状Ｉｎ−Ｍ−Ｚｎ酸化物上のＩｎ−Ｍ−Ｚｎ酸化物粉末に対し第２の加圧処理を行う。その後、工程Ｓ１１３にて、第３の焼成を行い、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の分だけ厚さの増した板状Ｉｎ−Ｍ−Ｚｎ酸化物を得る。厚さの増した板状Ｉｎ−Ｍ−Ｚｎ酸化物は、板状Ｉｎ−Ｍ−Ｚｎ酸化物を種結晶として結晶成長させて得られるため、結晶性の高い多結晶酸化物となる。
なお、第３の焼成は第２の焼成と同様の条件および方法で行えばよい。また、第２の加圧処理は第１の加圧処理と同様の条件および方法で行えばよい。第２の加圧処理は、第３の焼成と同時に行っても構わない。
再び、工程Ｓ１１４にて、得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物の厚さを確認する。
以上の工程によって、結晶の配向性を高めつつ徐々に板状Ｉｎ−Ｍ−Ｚｎ酸化物を厚くすることができる。
この板状Ｉｎ−Ｍ−Ｚｎ酸化物を厚くする工程をｎ回（ｎは自然数）繰り返すことで、所望の厚さ（ｔ）、例えば２ｍｍ以上２０ｍｍ以下、好ましくは３ｍｍ以上２０ｍｍ以下の板状Ｉｎ−Ｍ−Ｚｎ酸化物を得ることができる。当該板状Ｉｎ−Ｍ−Ｚｎ酸化物を以て、スパッタリング用ターゲットとする。
その後、平坦化処理を行ってもよい。
なお、得られたスパッタリング用ターゲットに対し、第４の焼成を行っても構わない。第４の焼成は第１の焼成と同様の条件および方法で行えばよい。第４の焼成を行うことで、さらに結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得ることができる。
以上のようにして、ａ−ｂ面に平行な劈開面を有し、複数の結晶粒を有する多結晶酸化物を含み、複数の結晶粒の平均粒径が小さいスパッタリング用ターゲットを作製することができる。
なお、このようにして作製したスパッタリング用ターゲットは高密度にすることができる。スパッタリング用ターゲットの密度が高いことで、成膜される膜密度も高くできる。具体的には、スパッタリング用ターゲットの相対密度が９０％以上、９５％以上、または９９％以上とできる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様に用いることのできるＣＡＡＣ−ＯＳ膜について、電子線回折パターンの観察結果を説明する。
本実施の形態に用いるＣＡＡＣ−ＯＳ膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲット、および酸素を含むスパッタガスを用いたスパッタリング法で形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜である。当該ＣＡＡＣ−ＯＳ膜の作製方法等の詳細な説明は、先の実施の形態を参照することができる。
図４５にＣＡＡＣ−ＯＳ膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図４６に図４５のポイント１乃至ポイント４において電子線回折を用いて測定した電子線回折パターンを示す。
図４５に示す断面ＴＥＭ画像は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率２００万倍で撮影した画像である。また、図４６に示す電子線回折パターンは、透過型電子顕微鏡（日立ハイテクノロジーズ製「ＨＦ−２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を約１ｎｍφまたは約５０ｎｍφとした電子線回折パターンである。なお、ビーム径が１０ｎｍφとした電子線回折を、特に極微電子線回折と呼ぶことがある。また、ビーム径を約１ｎｍφとした場合の電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下である。
図４５に示すポイント１（膜表面側）、ポイント２（膜中央）、ポイント３（膜下地側）における電子線回折パターンが図４６（Ａ）、（Ｂ）、（Ｃ）にそれぞれ対応しており、電子ビーム径を約１ｎｍφとした電子線回折パターンである。また、図４５に示すポイント４（膜全体）における電子線回折パターンが図４６（Ｄ）であり、電子ビーム径を約５０ｎｍφとした電子線回折パターンである。
ポイント１（膜表面側）およびポイント２（膜中央）の電子線回折パターンは、スポット（輝点）によるパターンの形成が確認できるが、ポイント３（膜下地側）では、ややパターンが崩れている。これは、ＣＡＡＣ−ＯＳ膜の膜厚方向において、結晶状態が異なることを示唆している。なお、ポイント４（膜全体）においては、スポット（輝点）によるパターンの形成が確認できることから、膜全体としてはＣＡＡＣ−ＯＳ膜である、または、ＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
図４７は、図４５におけるポイント１（膜表面側）の近傍の拡大写真である。層間絶縁膜であるＳｉＯＮ膜との界面までＣＡＡＣ−ＯＳ膜の配向性を示す明瞭な格子像を確認することができる。
図４８（Ａ）、（Ｂ）は、図４５の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜とは異なるＣＡＡＣ−ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ−ＯＳ膜は様々な形態があり、図４８（Ｂ）に示すような２θ＝３１°近傍に結晶成分を示すピークＡが現れる。なお、当該ピークは明瞭に現れない場合もある。
図４８（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図４９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、図４６（Ａ）、（Ｂ）と同様に明瞭なスポット（輝点）によるパターンの形成を確認することができる。電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
図５０（Ａ）、（Ｂ）は、図４８（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜を４５０℃でアニールした後の断面ＴＥＭ写真とＸ線回折スペクトルである。
図５０（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図５１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。図４９に示した結果と同様に、電子線のビーム径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認することができる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
図５２（Ａ）、図５２（Ｂ）は、図４５の断面ＴＥＭ写真に用いたＣＡＡＣ−ＯＳ膜、および図４８（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜とは異なるＣＡＡＣ−ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ−ＯＳ膜は様々な形態があり、図５２（Ｂ）に示すように２θ＝３１°近傍に結晶成分を示すピークＡが現れるとともに、スピネル結晶構造に由来するピークＢが現れる場合もある。
図５２（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎｍφ、２０ｎｍφ、５０ｎｍφ、９０ｎｍφとして、電子線回折を行った結果を図５３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認することができる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認することができる。また、ビーム径９０ｎｍφでは、より明瞭なスポット（輝点）を確認することができる。したがって、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、先の実施の形態で説明したトランジスタを用いることの半導体装置（表示装置）の例について説明する。
＜半導体装置の構成＞
図２６（Ａ）に、半導体装置の一例を示す。図２６（Ａ）に示す半導体装置は、画素部１１００と、走査線駆動回路１１０４と、信号線駆動回路１１０６と、各々が平行または略平行に配設され、かつ走査線駆動回路１１０４によって電位が制御されるｍ本の走査線１１０７と、各々が平行または略平行に配設され、かつ信号線駆動回路１１０６によって電位が制御されるｎ本の信号線１１０９と、を有する。さらに、画素部１１００はマトリクス状に配設された複数の画素１１０１を有する。また、走査線１１０７に沿って、各々が平行または略平行に配設された容量線１１１５を有する。なお、容量線１１１５は、信号線１１０９に沿って、各々が平行または略平行に配設されていてもよい。
各走査線１１０７は、画素部１１００においてｍ行ｎ列に配設された画素１１０１のうち、いずれかの行に配設されたｎ個の画素１１０１と電気的に接続される。また、各信号線１１０９は、ｍ行ｎ列に配設された画素１１０１のうち、いずれかの列に配設されたｍ個の画素１１０１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１１５は、ｍ行ｎ列に配設された画素１１０１のうち、いずれかの行に配設されたｎ個の画素１１０１と電気的に接続される。なお、容量線１１１５が、信号線１１０９に沿って、各々が平行または略平行に配設されている場合は、ｍ行ｎ列に配設された画素１１０１のうち、いずれかの列に配設されたｍ個の画素１１０１に電気的と接続される。
図２６（Ｂ）は、図２６（Ａ）に示す半導体装置が有する画素１１０１の回路図の一例である。図２６（Ｂ）に示す画素１１０１は、走査線１１０７および信号線１１０９と電気的に接続されたトランジスタ１１０３と、一方の電極がトランジスタ１１０３のドレイン電極と電気的に接続され、他方の電極が一定の電位を供給する容量線１１１５と電気的に接続された容量素子１１０５と、画素電極がトランジスタ１１０３のドレイン電極および容量素子１１０５の一方の電極に電気的に接続され、画素電極と対向して設けられる電極（対向電極）が対向電位を供給する配線に電気的に接続された液晶素子１１０８と、を有する。
液晶素子１１０８は、トランジスタ１１０３および画素電極が形成される基板と、対向電極が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（縦方向の電界または斜め方向の電界を含む）によって制御される。なお、画素電極が形成される基板において対向電極（共通電極ともいう）が形成される場合、液晶にかかる電界は横方向の電界となる。
次いで、液晶表示装置の画素１１０１の具体的な例について説明する。画素１１０１の上面図を図２７に示す。なお、図２７においては、対向電極および液晶素子を省略する。
図２７において、走査線１１０７は、信号線１１０９に略直交する方向（図中左右方向）に延伸して設けられている。信号線１１０９は、走査線１１０７に略直交する方向（図中上下方向）に延伸して設けられている。容量線１１１５は、走査線１１０７と平行方向に延伸して設けられている。なお、走査線１１０７および容量線１１１５は、走査線駆動回路１１０４（図２６（Ａ）参照）と電気的に接続されており、信号線１１０９は、信号線駆動回路１１０６（図２６（Ａ）参照）に電気的に接続されている。
トランジスタ１１０３は、走査線１１０７および信号線１１０９が交差する領域に設けられている。トランジスタ１１０３は、少なくとも、チャネル形成領域を有する半導体膜１１１１と、ゲート電極と、ゲート絶縁膜（図２７に図示せず）と、ソース電極と、およびドレイン電極とを含む。なお、走査線１１０７において、半導体膜１１１１と重畳する領域はトランジスタ１１０３のゲート電極として機能する。信号線１１０９において、半導体膜１１１１と重畳する領域はトランジスタ１１０３のソース電極として機能する。導電膜１１１３において、半導体膜１１１１と重畳する領域はトランジスタ１１０３のドレイン電極として機能する。このため、ゲート電極、ソース電極、およびドレイン電極をそれぞれ、走査線１１０７、信号線１１０９、および導電膜１１１３と示す場合がある。また、図２７において、走査線１１０７は、上面形状において端部が半導体膜の端部より外側に位置する。このため、走査線１１０７はバックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる半導体膜１１１１に光が照射されず、トランジスタの電気特性の変動を抑制することができる。
また、導電膜１１１３は、開口１１１７を通じて透光性を有する導電膜で形成される画素電極１１２１ｂと電気的に接続されている。なお、図２７において、画素電極１１２１ｂはハッチングを省略して図示している。
容量素子１１０５は、画素１１０１内の容量線１１１５および信号線１１０９で囲まれる領域に設けられている。容量素子１１０５は、開口１１２３ａおよび開口１１２３ｂに設けられた電極１１２１ａおよび導電膜１１２５を通じて容量線１１１５と電気的に接続されている。容量素子１１０５は、透光性を有する酸化物半導体で形成され、導電率を増大させた透光性を有する導電膜１１２０と、透光性を有する画素電極１１２１ｂと、誘電体膜として、トランジスタ１１０３に含まれ、透光性を有する絶縁膜（図２７に図示せず）とで構成されている。即ち、容量素子１１０５は透光性を有する。
このように導電膜１１２０は透光性を有するため、画素１１０１内に容量素子１１０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた半導体装置を得ることができる。例えば、解像度の高い半導体装置、例えば液晶表示装置においては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い半導体装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら、本実施の形態に示す容量素子１１０５は透光性を有するため、当該容量素子を画素に設けることで、各画素において十分な電荷容量を得つつ、開口率を高めることができる。代表的には、画素密度が２００ｐｐｉ以上、さらには３００ｐｐｉ以上である高解像度の半導体装置に好適に用いることができる。また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができるため、バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電力を低減することができる。
次いで、図２７の一点鎖線Ａ１−Ａ２間、一点鎖線Ｂ１−Ｂ２間、一点鎖線Ｃ１−Ｃ２間、および走査線駆動回路１１０４（図２６（Ａ）参照）に設けられるトランジスタの断面図を図２８に示す。ここでは、走査線駆動回路１１０４の上面図を省略すると共に、走査線駆動回路１１０４の断面図をＤ１−Ｄ２に示す。なお、ここでは、走査線駆動回路１１０４に設けられるトランジスタの断面図を示すが、該トランジスタは信号線駆動回路１１０６にも設けることができる。
はじめに、画素１１０１の一点鎖線Ａ１−Ａ２間、一点鎖線Ｂ１−Ｂ２間、および一点鎖線Ｃ１−Ｃ２間の構造について説明する。基板１１０２上に、トランジスタ１１０３のゲート電極を含む走査線１１０７と、走査線１１０７と同一表面上に設けられている容量線１１１５とが設けられている。走査線１１０７および容量線１１１５上にゲート絶縁膜１１２７が設けられている。ゲート絶縁膜１１２７の走査線１１０７と重畳する領域上に半導体膜１１１１が設けられており、ゲート絶縁膜１１２７上に導電膜１１２０が設けられている。半導体膜１１１１上、およびゲート絶縁膜１１２７上にトランジスタ１１０３のソース電極を含む信号線１１０９と、トランジスタ１１０３のドレイン電極を含む導電膜１１１３とが設けられている。導電膜１１２０上に導電膜１１２５が設けられている。ゲート絶縁膜１１２７上、信号線１１０９上、半導体膜１１１１上、導電膜１１１３上、導電膜１１２５上、導電膜１１２０上にトランジスタ１１０３の保護絶縁膜として機能する絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３が設けられている。ゲート絶縁膜１１２７、絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３には、容量線１１１５に達する開口１１２３ａが設けられており、また、絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３には、導電膜１１２５に達する開口１１２３ｂが設けられており、開口１１２３ａ、開口１１２３ｂ、容量線１１１５上、導電膜１１２５上および絶縁膜１１３３上に電極１１２１ａが設けられている。絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３には導電膜１１１３に達する開口１１１７（図２７参照）が設けられており、開口１１１７および絶縁膜１１３３上に画素電極１１２１ｂが設けられている。
本実施の形態に示す容量素子１１０５は、一対の電極のうち一方の電極が半導体膜１１１１と同様に形成され、導電率を増大させた導電膜１１２０であり、一対の電極のうち他方の電極が画素電極１１２１ｂであり、一対の電極の間に設けられた誘電体膜が絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３である。
次に、走査線駆動回路１１０４に設けられるトランジスタの構造について説明する。基板１１０２上に、トランジスタ１６２３のゲート電極１６２７が設けられている。ゲート電極１６２７上にゲート絶縁膜１１２７が設けられている。ゲート絶縁膜１１２７のゲート電極１６２７と重畳する領域上に半導体膜１６２８が設けられている。半導体膜１６２８上、およびゲート絶縁膜１１２７上にトランジスタ１６２３のソース電極１６２９およびドレイン電極１６３９が設けられている。ゲート絶縁膜１１２７上、ソース電極１６２９上、半導体膜１６２８上、およびドレイン電極１６３９上にトランジスタ１６２３の保護絶縁膜として機能する絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３が設けられている。絶縁膜１１３３上には、導電膜１６４１が設けられている。
なお、基板１１０２と、走査線１１０７、容量線１１１５およびゲート電極１６２７、並びにゲート絶縁膜１１２７との間には下地絶縁膜が設けられていてもよい。
トランジスタ１６２３において、半導体膜１６２８を介して、ゲート電極１６２７と重なる導電膜１６４１を設けることで、異なるドレイン電圧において、オン電流の立ち上がりゲート電圧のばらつきを低減することができる。また、導電膜１６４１と対向する半導体膜１６２８の面において、ソース電極１６２９およびドレイン電極１６３９の間に流れる電流を制御することが可能であり、異なるトランジスタにおける電気特性のばらつきを低減することができる。また、導電膜１６４１を設けることで、周囲の電界の変化が半導体膜１６２８へ与える影響を軽減し、トランジスタの信頼性を向上させることができる。さらには、導電膜１６４１の電位を、駆動回路の最低電位（Ｖｓｓ、例えばソース電極１６２９の電位を基準とする場合、ソース電極１６２９の電位）と同電位またはそれと同等電位とすることで、トランジスタのしきい値電圧の変動を低減することが可能であり、トランジスタの信頼性を高めることができる。
絶縁膜１１２９および絶縁膜１１３１は、例えば酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などの酸化絶縁材料を用いた、単層構造または積層構造で設けることができる。
絶縁膜１１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１１３１の厚さは、３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることができる。
また、絶縁膜１１３３は、例えば窒化酸化シリコン、窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化絶縁材料を用いた、単層構造または積層構造で設けることができる。
絶縁膜１１３３として、水素含有量が少ない窒化絶縁膜を設けてもよい。当該窒化絶縁膜としては、例えば、ＴＤＳ分析によって測定される水素の放出量が、５．０×１０２１ａｔｏｍｓ／ｃｍ３未満であり、好ましくは３．０×１０２１ａｔｏｍｓ／ｃｍ３未満であり、さらに好ましくは１．０×１０２１ａｔｏｍｓ／ｃｍ３未満である窒化絶縁膜である。
絶縁膜１１３３は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚さとする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
次に、本実施の形態に示す画素１１０１に含まれる各構成要素の接続について、図２６（Ｃ）に示す回路図および図２８に示す断面図を用いて説明する。
図２６（Ｃ）は、図２６（Ａ）に示す半導体装置が有する画素１１０１の詳細な回路図の一例である。図２６（Ｃ）および図２８に示すように、トランジスタ１１０３は、ゲート電極を含む走査線１１０７と、ソース電極を含む信号線１１０９と、ドレイン電極を含む導電膜１１１３とを有する。
容量素子１１０５において、電極１１２１ａおよび導電膜１１２５を介して容量線１１１５と接続する導電膜１１２０が一方の電極として機能する。また、ドレイン電極を含む導電膜１１１３に接続する画素電極１１２１ｂが他方の電極として機能する。また、導電膜１１２０および画素電極１１２１ｂの間に設けられる、絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３が誘電体膜として機能する。
液晶素子１１０８は、画素電極１１２１ｂ、対向電極１１５４、並びに画素電極１１２１ｂおよび対向電極１１５４の間に設けられる液晶層で構成される。
容量素子１１０５において、導電膜１１２０は、半導体膜１１１１と同一の構成にドーパントを添加して、容量素子１１０５の電極として機能する。なぜなら、画素電極１１２１ｂをゲート電極、絶縁膜１１２９、絶縁膜１１３１および絶縁膜１１３３をゲート絶縁膜、容量線１１１５をソース電極またはドレイン電極と機能させることが可能であり、この結果、容量素子１１０５をトランジスタと同様に動作させ、導電膜１１２０を導通状態にすることができるからである。即ち、容量素子１１０５をＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタとすることが可能である。ＭＯＳキャパシタは、しきい値電圧（Ｖｔｈ）よりも高い電圧がＭＯＳキャパシタを構成する電極の一方（容量素子１１０５においては画素電極１１２１ｂ）に加わると、充電される。また、容量線１１１５に印加する電位を制御することで導電膜１１２０を導通状態とさせ、導電膜１１２０を容量素子の一方の電極として機能させることができる。この場合、容量線１１１５に印加する電位を以下のようにする。画素電極１１２１ｂの電位は、液晶素子１１０８（図２６（Ｃ）参照）を動作させるために、ビデオ信号の中心電位を基準として、プラス方向およびマイナス方向に変動する。容量素子１１０５（ＭＯＳキャパシタ）を常に導通状態にさせておくためには、容量線１１１５の電位を、常に、画素電極１１２１ｂに印加する電位よりも容量素子１１０５（ＭＯＳキャパシタ）のしきい値電圧分以上低くしておく必要がある。ただし、容量素子１１０５において、一方の電極として機能する導電膜１１２０は、ｎ型であり、導電率が高いために、しきい値電圧がマイナス方向にシフトする。導電膜１１２０の電位（換言すると、容量線１１１５の電位）は、容量素子１１０５のしきい値電圧のマイナス方向へのシフト量に応じて、画素電極１１２１ｂがとりうる最も低い電位から高くしていくことができる。従って、容量素子１１０５のしきい値電圧が大きな負の値を示す場合、容量線１１１５の電位は画素電極１１２１ｂの電位よりも高くすることができる。このようにすることで、導電膜１１２０を常に導通状態とすることが可能であり、容量素子１１０５（ＭＯＳキャパシタ）を導通状態とすることができる。
また、半導体膜１１１１および半導体膜１６２８上に設けられる絶縁膜１１２９を、酸素を透過させると共に、半導体膜１１１１および半導体膜１６２８との界面準位が低くなる酸化絶縁膜とし、絶縁膜１１３１を、酸素過剰領域を含む酸化絶縁膜または化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることで、半導体膜１１１１および半導体膜１６２８である酸化物半導体膜へ酸素を供給することが容易になり、当該酸化物半導体膜からの酸素の脱離を防止すると共に、絶縁膜１１３１に含まれる当該酸素を酸化物半導体膜に移動させ、酸化物半導体膜に含まれる酸素欠損を補填することが可能となる。この結果、トランジスタ１１０３がノーマリーオン特性となることを抑制することができると共に、容量素子１１０５（ＭＯＳキャパシタ）が、常に導通状態とせしめるように、容量線１１１５に印加する電位を制御することが可能であるため、半導体装置の電気特性および信頼性を向上させることができる。
また、絶縁膜１１３１上に設けられる絶縁膜１１３３として、窒化絶縁膜を用いることで、外部から水素や水などの不純物が、半導体膜１１１１および導電膜１１２０に侵入することを抑制できる。さらには、絶縁膜１１３３として、水素含有量が少ない窒化絶縁膜を設けることで、トランジスタおよび容量素子１１０５（ＭＯＳキャパシタ）の電気特性変動を抑制することができる。
また、画素１１０１内に容量素子１１０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。この結果、表示品位の優れた半導体装置を得ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、先の実施の形態で説明したトランジスタを用いることのできる電子機器の例について説明する。
先の実施の形態で説明したトランジスタは、さまざまな電子機器（遊技機も含む）および電気機器に適用することができる。電子機器および電気機器としては、テレビ、モニター等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記憶媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤー、ラジオ、テープレコーダー、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバー、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子辞書、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチールカメラ、電気シェーバー、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアーコンディショナー等の空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷蔵冷凍庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベーター、エスカレーター、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体、例えば、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ：Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）、プラグインハイブリッド車（ＰＨＥＶ：Ｐｌｕｇ−ｉｎ Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。これらの電子機器の具体例を図２２乃至図２５に示す。
まず、警報装置の例として火災報知器の構成について説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
図２２に示す警報装置は、マイクロコンピュータ７００を少なくとも有する。ここで、マイクロコンピュータ７００は、警報装置の内部に設けられている。マイクロコンピュータ７００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラー７０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラー７０３と電気的に接続されたパワーゲート７０４と、パワーゲート７０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７０５と、パワーゲート７０４およびＣＰＵ７０５と電気的に接続された検出部７０９と、が設けられている。また、ＣＰＵ７０５には、揮発性記憶部７０６と不揮発性記憶部７０７と、が含まれている。
また、ＣＰＵ７０５は、インターフェース７０８を介してバスライン７０２と電気的に接続されている。インターフェース７０８もＣＰＵ７０５と同様にパワーゲート７０４と電気的に接続されている。インターフェース７０８のバス規格としては、Ｉ２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース７０８を介してパワーゲート７０４と電気的に接続される発光素子７３０が設けられている。
発光素子７３０は、指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いることができる。
パワーゲートコントローラー７０３はタイマーを有し、当該タイマーに従ってパワーゲート７０４を制御する。パワーゲート７０４は、パワーゲートコントローラー７０３の制御に従って、ＣＰＵ７０５、検出部７０９およびインターフェース７０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート７０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラー７０３およびパワーゲート７０４を用いることにより、光量を測定する期間に検出部７０９、ＣＰＵ７０５およびインターフェース７０８への電源供給を行い、測定期間の合間には検出部７０９、ＣＰＵ７０５およびインターフェース７０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート７０４としてトランジスタを用いる場合、不揮発性記憶部７０７に用いられる、きわめてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート７０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
本実施の形態に示す警報装置に直流電源７０１を設け、直流電源７０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源７０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源７０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ７００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源７０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源７０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部７０９は、異常に係る物理量を計測して計測値をＣＰＵ７０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部７０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
検出部７０９は、パワーゲート７０４と電気的に接続された光センサ７１１と、パワーゲート７０４と電気的に接続されたアンプ７１２と、パワーゲート７０４およびＣＰＵ７０５と電気的に接続されたＡＤコンバータ７１３と、を有する。発光素子７３０、および検出部７０９に設けられた光センサ７１１、アンプ７１２並びにＡＤコンバータ７１３は、パワーゲート７０４が検出部７０９に電源を供給したときに動作する。
図２３に警報装置の断面の一部を示す。当該警報装置は、ｐ型の半導体基板８０１に形成された素子分離領域８０３と、ゲート絶縁膜８０７、ゲート電極８０９、ｎ型の不純物領域８１１ａ、ｎ型の不純物領域８１１ｂ、絶縁膜８１５および絶縁膜８１７を有するｎ型のトランジスタ８７０とが形成されている。ｎ型のトランジスタ８７０は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記憶部を形成することができる。
絶縁膜８１５および絶縁膜８１７の一部を選択的にエッチングした開口部には、コンタクトプラグ８１９ａおよびコンタクトプラグ８１９ｂが形成され、絶縁膜８１７、コンタクトプラグ８１９ａおよびコンタクトプラグ８１９ｂ上に溝部を有する絶縁膜８２１が設けられている。
絶縁膜８２１の溝部に配線８２３ａおよび配線８２３ｂが形成されており、絶縁膜８２１、配線８２３ａおよび配線８２３ｂ上には、スパッタリング法またはＣＶＤ法等によって形成された絶縁膜８２０が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜８２２が形成されている。
絶縁膜８２２上には、スパッタリング法またはＣＶＤ法等により形成された絶縁膜８２５が設けられており、絶縁膜８２５上には、第２のトランジスタ８８０と、光電変換素子８９０が設けられている。
第２のトランジスタ８８０は、酸化物膜８０６ａ、酸化物半導体膜８０６ｂおよび酸化物膜８０６ｃと、酸化物膜８０６ａ、酸化物半導体膜８０６ｂおよび酸化物膜８０６ｃに接する低抵抗領域８０５ａおよび低抵抗領域８０５ｂと、低抵抗領域８０５ａおよび低抵抗領域８０５ｂに接するソース電極８１６ａおよびドレイン電極８１６ｂと、ゲート絶縁膜８１２と、ゲート電極８０４と、酸化物絶縁膜８１８を含む。また、光電変換素子８９０と第２のトランジスタ８８０を覆う絶縁膜８４５が設けられ、絶縁膜８４５上にドレイン電極８１６ｂに接して配線８４９を有する。配線８４９は、第２のトランジスタ８８０のドレイン電極とｎ型のトランジスタ８７０のゲート電極８０９とを電気的に接続するノードとして機能する。なお、図面に示す断面Ｃ−Ｄは、断面Ａ−Ｂに示すトランジスタ８７０の奥行き方向の断面を示している。
ここで、第２のトランジスタ８８０には、先の実施の形態で説明したトランジスタを用いることができ、酸化物膜８０６ａ、酸化物半導体膜８０６ｂおよび酸化物膜８０６ｃのそれぞれは、実施の形態１で説明した酸化物膜１０４ａ、酸化物半導体膜１０４ｂおよび酸化物膜１０４ｃに相当する。また、ソース電極８１６ａおよびドレイン電極８１６ｂのそれぞれは、実施の形態１で説明したソース電極１０６ａおよびドレイン電極１０６ｂに相当する。
また、トランジスタ８８０において、ソース電極またはドレイン電極が接している多層膜の界面近傍の領域に自己整合的に低抵抗領域が形成され、ソース電極およびドレイン電極をマスクにして、酸素を多層膜に添加することで、チャネル形成領域を高純度真性な領域とすることができ、自己整合的に高純度真性な領域と低抵抗領域を形成することができる。当該トランジスタは多層膜中のチャネル形成領域における酸素欠損量を低減することができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することができる。
光センサ７１１は、光電変換素子８９０と、容量素子と、第１のトランジスタと、第２のトランジスタ８８０と、第３のトランジスタと、ｎ型のトランジスタ８７０と、を含む。ここで光電変換素子８９０としては、例えば、フォトダイオードなどを用いることができる。
光電変換素子８９０の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、第２のトランジスタ８８０のソース電極８１６ａもしくはドレイン電極８１６ｂの一方に電気的に接続される。
第２のトランジスタ８８０のゲート電極８０４には、電荷蓄積制御信号Ｔｘが与えられ、ソース電極８１６ａもしくはドレイン電極８１６ｂの他方は、容量素子の一対の電極の一方、第１のトランジスタのソース電極およびドレイン電極の一方、およびｎ型のトランジスタ８７０のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。
容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。
ｎ型のトランジスタ８７０のソース電極およびドレイン電極の一方は、第３のトランジスタのソース電極およびドレイン電極の一方と、アンプ７１２と電気的に接続される。また、ｎ型のトランジスタ８７０のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。
なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ８７０などの寄生容量が十分大きい場合、容量素子を設けない構成としても良い。
また、第１のトランジスタおよび第２のトランジスタ８８０には、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。
また、図２３に示す構成は、第２のトランジスタ８８０と電気的に接続して、絶縁膜８２５上に光電変換素子８９０が設けられている。
光電変換素子８９０は、絶縁膜８２５上に設けられた半導体膜８６０と、半導体膜８６０上に接して設けられたソース電極８１６ａ、電極８１６ｃと、を有する。ソース電極８１６ａは第２のトランジスタ８８０のソース電極またはドレイン電極として機能する電極であり、光電変換素子８９０と第２のトランジスタ８８０とを電気的に接続している。
半導体膜８６０、ソース電極８１６ａおよび電極８１６ｃ上には、ゲート絶縁膜８１２、酸化物絶縁膜８１８および絶縁膜８４５が設けられている。また、絶縁膜８４５上に配線８５６が設けられており、ゲート絶縁膜８１２、酸化物絶縁膜８１８および絶縁膜８４５に設けられた開口を介して電極８１６ｃと接する。
電極８１６ｃは、ソース電極８１６ａおよびドレイン電極８１６ｂと、配線８５６は、配線８４９と同様の工程で作成することができる。
半導体膜８６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜８６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜８６０にゲルマニウムを用いる構成とすると、赤外線を中心に検知するセンサとして用いることができる。
以上のように、マイクロコンピュータ７００に、光センサ７１１を含む検出部７０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ７００に電気的に接続すればよい。
上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ７０５が用いられる。
図２４は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
図２４（Ａ）に示すＣＰＵは、基板９２０上に、ＡＬＵ９２１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９２２、インストラクションデコーダ９２３、インタラプトコントローラ９２４、タイミングコントローラ９２５、レジスタ９２６、レジスタコントローラ９２７、バスインターフェース９２８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ９２９、およびＲＯＭインターフェース９１９（ＲＯＭ Ｉ／Ｆ）を有している。基板９２０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ９２９およびＲＯＭインターフェース９１９は、別チップに設けてもよい。もちろん、図２４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース９２８を介してＣＰＵに入力された命令は、インストラクションデコーダ９２３に入力され、デコードされた後、ＡＬＵコントローラ９２２、インタラプトコントローラ９２４、レジスタコントローラ９２７、タイミングコントローラ９２５に入力される。
ＡＬＵコントローラ９２２、インタラプトコントローラ９２４、レジスタコントローラ９２７、タイミングコントローラ９２５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ９２２は、ＡＬＵ９２１の動作を制御するための信号を生成する。また、インタラプトコントローラ９２４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ９２７は、レジスタ９２６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ９２６の読み出しや書き込みを行なう。
また、タイミングコントローラ９２５は、ＡＬＵ９２１、ＡＬＵコントローラ９２２、インストラクションデコーダ９２３、インタラプトコントローラ９２４、およびレジスタコントローラ９２７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９２５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２４（Ａ）に示すＣＰＵでは、レジスタ９２６に、メモリセルが設けられている。レジスタ９２６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図２４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ９２７は、ＡＬＵ９２１からの指示に従い、レジスタ９２６における保持動作の選択を行う。すなわち、レジスタ９２６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９２６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ９２６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図２４（Ｂ）または図２４（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２４（Ｂ）および図２４（Ｃ）の回路の説明を行う。
図２４（Ｂ）および図２４（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。
図２４（Ｂ）に示す記憶装置は、スイッチング素子９０１と、メモリセル９０２を複数有するメモリセル群９０３とを有している。具体的に、各メモリセル９０２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群９０３が有する各メモリセル９０２には、スイッチング素子９０１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群９０３が有する各メモリセル９０２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２４（Ｂ）では、スイッチング素子９０１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図２４（Ｂ）では、スイッチング素子９０１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子９０１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図２４（Ｂ）では、スイッチング素子９０１により、メモリセル群９０３が有する各メモリセル９０２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子９０１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図２４（Ｃ）には、メモリセル群９０３が有する各メモリセル９０２に、スイッチング素子９０１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子９０１により、メモリセル群９０３が有する各メモリセル９０２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
図２５（Ａ）において、表示装置１０００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。表示装置１０００は、ＴＶ放送受信用の表示装置に相当し、筐体１００１、表示部１００２、スピーカー部１００３、ＣＰＵ１００４等を有する。ＣＰＵ１００４は、筐体１００１の内部に設けられている。表示装置１０００は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用いることもできる。先の実施の形態に示したトランジスタを表示装置１０００のＣＰＵに用いることによって省電力化が図れる。
表示部１００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの、半導体表示装置を用いることができる。
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
図２５（Ａ）において、警報装置１０１０は、住宅用火災警報器であり、検出部と、マイクロコンピュータ１０１１を有している。マイクロコンピュータ１０１１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。
図２５（Ａ）において、室内機１０２０および室外機１０２４を有するエアーコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、室内機１０２０は、筐体１０２１、送風口１０２２、ＣＰＵ１０２３等を有する。図２５（Ａ）において、ＣＰＵ１０２３が、室内機１０２０に設けられている場合を例示しているが、ＣＰＵ１０２３は室外機１０２４に設けられていてもよい。または、室内機１０２０と室外機１０２４の両方に、ＣＰＵ１０２３が設けられていてもよい。先の実施の形態に示したトランジスタをエアーコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図２５（Ａ）において、電気冷凍冷蔵庫１０３０は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫１０３０は、筐体１０３１、冷蔵室用扉１０３２、冷凍室用扉１０３３、ＣＰＵ１０３４等を有する。図２５（Ａ）では、ＣＰＵ１０３４が、筐体１０３１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫１０３０のＣＰＵ１０３４に用いることによって省電力化が図れる。
図２５（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車１０４０には、二次電池１０４１が搭載されている。二次電池１０４１の電力は、制御回路１０４２により出力が調整されて、駆動装置１０４３に供給される。制御回路１０４２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置１０４４によって制御される。先の実施の形態に示したトランジスタを電気自動車１０４０のＣＰＵに用いることによって省電力化が図れる。
駆動装置１０４３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置１０４４は、電気自動車１０４０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路１０４２に制御信号を出力する。制御回路１０４２は、処理装置１０４４の制御信号により、二次電池１０４１から供給される電気エネルギーを調整して駆動装置１０４３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、窒化物絶縁膜の断面観察結果およびＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析結果について説明する。まず、窒化物絶縁膜の断面観察に用いたサンプルの作製方法について説明する。
シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて、窒化シリコン膜を３００ｎｍ成膜した。窒化シリコン膜は、スパッタリングターゲットとして、シリコンを用い、スパッタリングガスとして、５ｓｃｃｍのアルゴンと２０ｓｃｃｍの窒素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．２Ｐａに制御して、３．０ｋＷのＲＦ電源を供給して成膜した。なお、窒化シリコン膜を成膜する際の基板温度は、３５０℃とした。
実施例サンプルにおいて、断面を断面走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）で断面観察を行った。図２９に実施例サンプルのＳＴＥＭ像を示す。
図２９に示すように、窒化物絶縁膜中に空隙部の発生は確認されなかった。
次に、窒化物絶縁膜のＴＤＳ分析によって行った評価を示す。
実施例サンプルは、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて、第１の窒化シリコン膜を３００ｎｍ成膜し、第１の窒化シリコン膜上に第２の窒化シリコン膜を５０ｎｍ成膜した。第１の窒化シリコン膜は、流量６０ｓｃｃｍのシラン、流量１０００ｓｃｃｍの窒素および流量４８０ｓｃｃｍのアンモニアを原料ガスとし、反応室の圧力を３００Ｐａ、基板温度を３５０℃とし、３５０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。第２の窒化シリコン膜は、スパッタリングターゲットとして、シリコンを用い、スパッタリングガスとして、５ｓｃｃｍのアルゴンと２０ｓｃｃｍの窒素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．２Ｐａに制御して、３．０ｋＷのＲＦ電源を供給して成膜した。なお、窒化シリコン膜を成膜する際の基板温度は、３５０℃とした。比較例として、シリコンウェハ上に熱酸化膜、第１の窒化シリコン膜が成膜された比較例サンプルも用意した。
各サンプルについて、ＴＤＳ分析を行った。図３０に比較例サンプルにおいて測定されたＭ／ｚ＝２（Ｈ２）、Ｍ／ｚ＝１８（Ｈ２Ｏ）、Ｍ／ｚ＝２８（Ｎ２）およびＭ／ｚ＝３２（Ｏ２）のＴＤＳ結果を示す。図３１に実施例サンプルにおいて測定されたＭ／ｚ＝２（Ｈ２）、Ｍ／ｚ＝１８（Ｈ２Ｏ）、Ｍ／ｚ＝２８（Ｎ２）およびＭ／ｚ＝３２（Ｏ２）のＴＤＳ結果を示す。
図３０および図３１に示すように、加熱温度が４００℃以下の場合、第２の窒化シリコン膜により、水素（Ｈ２）の強度が低減していることが確認された。
このことから、スパッタリング法で形成された第２の窒化シリコン膜は水素に対するバリア性が高いことが確認できた。
本実施例では、酸化物半導体膜の結晶状態についてＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。測定で使用したサンプル２Ａ乃至サンプル２Ｇの作製方法について説明する。
まず、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
次に、酸化シリコン膜上に多層膜を成膜した。多層膜は、３層からなり、まず、酸化シリコン膜上に第１の酸化物膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ酸化物膜を５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
次に、第１の酸化物膜上に酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物膜を１５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、４００℃とした。
次に、酸化物半導体膜上に第２の酸化物膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。なお、第３の酸化物半導体膜の膜厚を５ｎｍ、１０ｎｍ、１５ｎｍのものを作製した。
次に、ＩＧＺＯ膜に対して、イオンインプランテーション法により酸素（Ｏ２ ＋）を添加した。添加条件は、加速電圧５ｋＶ、ドーズ量を５．０×１０１５ｉｏｎｓ／ｃｍ２とした。
以上の工程により、第２の酸化物膜の膜厚を５ｎｍとしたものをサンプル２Ａ、１０ｎｍのものをサンプル２Ｂ、２０ｎｍのものをサンプル２Ｃとして作製した。
また、サンプル２Ｄ乃至サンプル２Ｆについて説明する。第２の酸化物膜形成直後に、第２の酸化物膜上に酸化窒化シリコン膜を２０ｎｍ成膜した。酸化窒化シリコン膜は、シラン１ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍをプラズマＣＶＤ装置の反応室に供給し、反応室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して形成した。なお、当該酸化窒化シリコン膜は、基板温度を３５０℃として形成した。
次に、酸化窒化シリコン膜に対して、イオンインプランテーション法により酸素（１６Ｏ２ ＋）を添加した。添加条件は、加速電圧５ｋＶ、ドーズ量を５．０×１０１５ｉｏｎｓ／ｃｍ２とした。
以上の工程により、なお、第２の酸化物膜の膜厚を５ｎｍとしたものをサンプル２Ｄ、１０ｎｍのものをサンプル２Ｅ、２０ｎｍのものをサンプル２Ｆとして作製した。
また、比較例として、サンプル２Ａの酸素の添加をしていないものをサンプル２Ｇとして作製した。
次に、サンプル２Ａ乃至サンプル２Ｇについてｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図３２および図３３に示す。図３２および図３３において、縦軸はｘ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。
第２の酸化物膜に直接、酸素を添加する場合、図３２（Ａ）乃至図３２（Ｃ）に示すようにＸＲＤスペクトルにおいて、第２の酸化物膜の膜厚が小さくなると２θ＝３１°近傍に結晶に起因するピークが小さくなることが確認できた。また、酸化窒化シリコン膜を介して第２の酸化物膜に酸素を添加する場合、図３２（Ｄ）乃至図３２（Ｆ）に示すようにＸＲＤスペクトルにおいて、第２の酸化物膜の膜厚によらず、２θ＝３１°近傍に結晶に起因するピークが見られ、結晶性酸化物半導体膜であることが確認できた。また、図３３のＸＲＤスペクトルと比較しても、２θ＝３１°近傍に結晶に起因するピークに差異は見られず、酸化窒化シリコン膜により結晶性酸化物半導体膜を保護していることが確認された。
本実施例では、酸化物半導体膜上に形成された酸化物膜上に導電膜を形成した後に導電膜を除去し、酸化物膜のシート抵抗を測定した。測定で使用したサンプル３Ａ乃至サンプル３Ｈの作製方法について説明する。
まず、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
次に、酸化シリコン膜上に多層膜を成膜した。多層膜は、３層からなり、まず、酸化シリコン膜上に第１の酸化物膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ酸化物膜を２０ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
次に、第１の酸化物膜上に酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物膜を１５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、３００℃とした。
次に、酸化物半導体膜上に第２の酸化物膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。なお、第３の酸化物半導体膜の膜厚を０ｎｍ、５ｎｍ、１０ｎｍ、１５ｎｍのものを作製した。
次に、第１の加熱処理を行った。加熱条件は、窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で１時間であった。
次に、第２の酸化物膜上に導電膜として、タングステン膜を１００ｎｍ成膜した。タングステン膜は、タングステンをスパッタリングターゲットとし、スパッタリングガスとして、８０ｓｃｃｍのアルゴンと、１０ｓｃｃｍの加熱したアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１．０ｋＷの直流電力を供給して成膜した。
次に、第２の加熱処理を行った。加熱条件は、酸素雰囲気下、４００℃で１時間であった。
以上の工程により、なお、第２の酸化物膜の膜厚を０ｎｍとしたものをサンプル３Ａ、５ｎｍのものをサンプル３Ｂ、１０ｎｍのものをサンプル３Ｃ、２０ｎｍのものをサンプル３Ｄとして作製した。
また、比較として第２の加熱処理を行っていないサンプルも作製した。第２の酸化物膜の膜厚を０ｎｍとしたものをサンプル３Ｅ、５ｎｍのものをサンプル３Ｆ、１０ｎｍのものをサンプル３Ｇ、２０ｎｍのものをサンプル３Ｈとして作製した。
次に、タングステン膜をドライエッチングした。エッチング条件は、エッチングガスに４５ｓｃｃｍのＣｌ２と５５ｓｃｃｍのＣＨ４と５５ｓｃｃｍのＯ２を用い、バイアス電力を１１０Ｗとし、ＩＣＰ電源電力を３０００Ｗとし、圧力を０．６７Ｐａとする。なお、タングステン膜をドライエッチングする際の基板温度は、４０℃とした。
次に、第２の酸化物膜に対して、イオンインプランテーション法により酸素（１８Ｏ２）を添加した。添加条件は、加速電圧５ｋＶ、ドーズ量を５．０×１０１５ｉｏｎｓ／ｃｍ２とした。
また、比較として酸素を添加していないサンプルも作製した。
次に、第２の酸化物膜をエッチングして、エッチングした深さに対するシート抵抗値を測定した。エッチング条件は、過酸化水素水とアンモニアの混合水溶液（過酸化水素水：アンモニア水：水＝５：２：５）を用いた。また、第２の酸化物膜のエッチング深さは、エッチングの前後における分光エリプソメトリーを用いて測定した残膜の厚さから求めた。
図３４に加熱処理を行ったサンプル３Ａ乃至サンプル３Ｄのシート抵抗値、図３５に加熱処理を行っていないサンプル３Ｅ乃至サンプル３Ｈのシート抵抗値をそれぞれ示す。なお、図中の点線は上限の測定限界値（６ＭΩ／□）を示している。
図３４および図３５に示すように、酸素を添加することでシート抵抗の値が大きくなることが確認された。また、加熱処理を行うことでシート抵抗の値が小さくなることが確認された。また、第２の酸化物膜の膜厚を厚い場合に酸素を添加すると、表面付近では高抵抗化するが、第２の酸化物膜の膜中では低抵抗領域が存在することが確認された。
また、ＩＧＺＯ膜（第２の酸化物膜）上にタングステン膜を形成したサンプルでは、ＩＧＺＯ膜の表面から約１５ｎｍの深さまで低抵抗化していることが確認できた。第２の酸化物膜の表面近傍に低抵抗なＩＧＺＯとタングステンの混合層が形成されていること、またはＩＧＺＯ膜中の酸素がタングステン膜中に移動することでＩＧＺＯ膜の表面近傍の酸素欠損によるｎ型化した領域が形成されていること、などが示唆された。
本実施例では、多層膜の二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による評価結果について説明する。
分析したサンプルは、実施例３で用いたサンプル３Ｅ、サンプル３Ｆ、サンプル３Ｇおよびサンプル３Ｆの第２の酸化物膜の膜厚が１５ｎｍのサンプル４Ａであり、各サンプルにはイオンインプランテーション法により酸素を添加している。
図３６にサンプル３Ｅ乃至サンプル３Ｇおよびサンプル４Ａの１８Ｏの濃度プロファイルを示す。
各サンプルとも酸素が添加される多層膜の表面から約５ｎｍの深さに１８Ｏの濃度ピークが確認された。また、多層膜の表面から約２０ｎｍの深さにまで１８Ｏが拡散していることが確認された。
本実施例では、トランジスタを作製し、作製したトランジスタにおいて、電気特性の評価を行った。評価で使用したサンプルの作製方法について説明する。
まず、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
次に、加熱処理を行った。加熱条件は、真空（減圧）雰囲気下、４５０℃で１時間であった。その後、イオンインプランテーション法により、酸化シリコン膜に、酸素（１６Ｏ）を添加した。添加条件は、加速電圧６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、酸化シリコン膜上に多層膜を成膜した。多層膜は、３層からなり、まず、酸化シリコン膜上に第１の酸化物膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ酸化物膜を２０ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
次に、第１の酸化物膜上に酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物膜を１５ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、３００℃とした。
次に、酸化物半導体膜上に第２の酸化物膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ酸化物膜を１０ｎｍ成膜した。当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する際の基板温度は、２００℃とした。
次に、第１の加熱処理を行った。加熱条件は、窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で１時間であった。
次に、第２の酸化物膜上に導電膜として、タングステン膜を１００ｎｍ成膜した。タングステン膜は、タングステンをスパッタリングターゲットとし、スパッタリングガスとして、８０ｓｃｃｍのアルゴンと、１０ｓｃｃｍの加熱したアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１．０ｋＷの直流電力を供給して成膜した。タングステン膜成膜後、タングステン膜の一部をエッチングして（エッチング条件：エッチングガスを５５ｓｃｃｍのＣＦ４と４５ｓｃｃｍのＣｌ２と５５ｓｃｃｍのＯ２）、ＩＣＰ電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃）、ソース電極およびドレイン電極を形成した。
次に、イオンインプランテーション法により、多層膜に、酸素（１６Ｏ２ ＋）を添加した。添加条件は、加速電圧５ｋＶ、ドーズ量を５．０×１０１５ｉｏｎｓ／ｃｍ２とした。
次に、ゲート絶縁膜を形成した。ゲート絶縁膜として、厚さ２０ｎｍの酸化シリコン膜を形成した。酸化シリコン膜は、反応室内の圧力を２００Ｐａに制御し、ＣＶＤ法にて形成した。
次に、ゲート電極を形成した。スパッタリング法で厚さ３０ｎｍの窒化タンタル膜を成膜し、該窒化タンタル上にスパッタリング法で厚さ１３５ｎｍのタングステン膜を成膜した。窒化タンタル膜は、窒化タンタルをスパッタリングターゲットとし、スパッタリングガスとして、５０ｓｃｃｍのアルゴンと、１０ｓｃｃｍの窒素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御して、１．０ｋＷの直流電力を供給して成膜した。タングステン膜は、タングステンをスパッタリングターゲットとし、スパッタリングガスとして、１００ｓｃｃｍのアルゴンと、１０ｓｃｃｍの加熱したアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を２．０Ｐａに制御して、４．０ｋＷの直流電力を供給して成膜した。タングステン膜成膜後、窒化タンタルおよびタングステン膜の一部をエッチングして（タングステン膜のエッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、ＩＣＰ電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃、窒化タンタル膜エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ）、ＩＣＰ電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度４０℃）、ゲート電極を形成した。
次に、酸化物絶縁膜を形成した。スパッタリング法で厚さ７０ｎｍの酸化アルミニウム膜を成膜し、該酸化アルミニウム上にＣＶＤ法で厚さ１３５ｎｍの酸化シリコン膜を成膜した。
次に、ゲート絶縁膜および酸化物絶縁膜にソース電極、ドレイン電極に達する開口を形成した。
開口に、スパッタリング法により配線層（チタン膜５０ｎｍ上にアルミニウム膜２００ｎｍ、アルミニウム膜２００ｎｍ上にチタン膜５０ｎｍ）を形成した。
配線層上にポリイミド膜を１．５μｍ形成し、大気中で３００℃、１時間、熱処理を行った。
以上の工程でチャネル長０．４４μｍ、チャネル幅１μｍの実施例トランジスタを作製した。また、比較として酸素を添加していない比較例トランジスタも作製した。
次に作製したトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ］）が３Ｖ、または０．１Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を−３Ｖから３まで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。実施例トランジスタの測定結果を図３７（Ａ）、比較例トランジスタの測定結果を図３７（Ｂ）に示す。図３７において、ドレイン電圧（Ｖｄ：［Ｖ］）が３Ｖのときおよび０．１Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。
図３７（Ａ）に示すように本実施例で作製したトランジスタは、図３７（Ｂ）に示す比較例トランジスタより電気特性のばらつきが小さいことが確認できた。
以上より、本実施例のトランジスタは高い電気的特性を付与されたトランジスタであることが示された。
〔参考例１〕
トランジスタのＶｇ−Ｉｄ特性において、トランジスタのチャネル長が短くなるとドレイン電圧Ｖｄによるオン電流が流れ始めるゲート電圧（立ち上がりゲート電圧ともいう）が異なることが観測されている。そこで、計算によりチャネル長と立ち上がりゲート電圧の関係を調べた。
計算で仮定したトランジスタの構造を図３８に示す。図３８中のＯＳは酸化物半導体膜を示し、Ｓはソース電極を示し、Ｄはドレイン電極を示し、ＧＩはゲート絶縁膜を示し、ＧＥはゲート電極を示す。なお、酸化物半導体膜と、ソース電極、ドレイン電極との間には、酸化物半導体膜よりもキャリア密度の高いｎ層（図中ではｎと表記）を有する。また、ｎ層との対比で、酸化物半導体膜（ＯＳ）をｉ層（ｉと表記）と呼ぶ。また、ソース電極およびドレイン電極と重畳しないｎ層のチャネル長方向の長さをそれぞれΔＬとする。このとき、実効チャネル長ＬｅｆｆをＬｅｆｆ＝Ｌ−２ΔＬ（ΔＬ≧０）と定義したとき、Ｌｅｆｆはチャネル長Ｌより短くなる。
また、計算条件として、Ｌ（チャネル長）＝２μｍ、Ｗ（チャネル幅）＝１μｍ、ゲート電極の仕事関数を５ｅＶ、ゲート絶縁膜を、ゲート電極側から順に窒化シリコン（誘電率ε＝７．５）を４００ｎｍと酸化窒化シリコン（誘電率ε＝４．１）を５０ｎｍの積層膜とし、酸化物半導体膜を３５ｎｍとした。酸化物半導体膜の伝導帯の下端と価電子帯の上端とのエネルギー差Ｅｇは３．２ｅＶ、酸化物半導体膜の電子親和力χは４．８ｅＶ、酸化物半導体膜の誘電率εは１５、酸化物半導体膜の電子移動度μｎは１０ｃｍ２／Ｖｓ、酸化物半導体膜の正孔移動度μｎは０．０１ｃｍ２／Ｖｓ、伝導帯の実効状態密度Ｎｃは５×１０１８ｃｍ−３、価電子帯の実効状態密度Ｎｖは５×１０１８ｃｍ−３、ドナー密度Ｎｄは６．６×１０−９ｃｍ−３とした。また、ｎ層のドナー密度は５×１０１８ｃｍ−３とした。なお、長さΔＬを０μｍ、０．１μｍ、０．３μｍ、０．５μｍの４条件変化させ、計算を行った。
計算結果を図３９に示す。図３９に示すように、長さΔＬが０μｍのとき（つまり、実効チャネル長が２．０μｍのとき）、長さΔＬが０．１μｍのとき（つまり、実効チャネル長が１．８μｍのとき（チャネル長の長さの１０％が長さΔＬ））、長さΔＬが０．３μｍのとき（つまり、実効チャネル長が１．４μｍのとき（チャネル長の長さの３０％が長さΔＬ））、ドレイン電圧Ｖｄが１Ｖと１０Ｖでの立ち上がりゲート電圧は同じ結果となった。一方、長さΔＬが０．５μｍのとき（つまり、実効チャネル長が１．０μｍのとき）、ドレイン電圧Ｖｄが１Ｖと１０Ｖでの立ち上がりゲート電圧は異なる結果、つまり、立ち上がり位置がスプリットする結果となった。
以上により、実効チャネル長が短くなることにより立ち上がり位置がスプリットするため、酸化物半導体膜に酸素を添加し、ｎ層をｉ層にすることで実効チャネル長を長くすることができ、立ち上がり位置がスプリットすることを抑制することが示唆された。
また、長さΔＬは、チャネル長の３０％未満、好ましくは１０％未満、さらに好ましくは３％未満であるとよい。また、１桁以上異なる２つのドレイン電圧において、１ｐＡ／μｍでのスプリット幅が大きいドレイン電圧よりも小さい。好ましくは、スプリット幅が大きい電圧の１／３未満であるとよい。
１００ 基板
１０２ 下地絶縁膜
１０４ 多層膜
１０４ａ 酸化物膜
１０４ｂ 酸化物半導体膜
１０４ｃ 酸化物膜
１０４ｄ 領域
１０４ｅ 酸化物膜
１０５ 低抵抗領域
１０５ａ 低抵抗領域
１０５ｂ 低抵抗領域
１０５ｃ 領域
１０６ 導電膜
１０６ａ ソース電極
１０６ｂ ドレイン電極
１０７ａ 導電膜
１０７ｂ 導電膜
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ 酸化物絶縁膜
１１４ 窒化物絶縁膜
１２０ 酸素
１５０ トランジスタ
１９０ トランジスタ
１９５ トランジスタ
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２４０ トランジスタ
２５０ トランジスタ
２９０ トランジスタ
２９５ トランジスタ
３００ トランジスタ
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
４００ トランジスタ
４０２ トランジスタ
４０４ 容量素子
４０６ 素子分離絶縁層
４１０ 基板
４２０ 絶縁膜
５５０ メモリセル
５５１ メモリセルアレイ
５５１ａ メモリセルアレイ
５５１ｂ メモリセルアレイ
５５３ 周辺回路
５５４ 容量素子
５６２ トランジスタ
６００ スパッタリング用ターゲット
６０１ イオン
６０２ スパッタリング粒子
６０３ 被成膜面
７００ マイクロコンピュータ
７０１ 直流電源
７０２ バスライン
７０３ パワーゲートコントローラー
７０４ パワーゲート
７０５ ＣＰＵ
７０６ 揮発性記憶部
７０７ 不揮発性記憶部
７０８ インターフェース
７０９ 検出部
７１１ 光センサ
７１２ アンプ
７１３ ＡＤコンバータ
７３０ 発光素子
８０１ 半導体基板
８０３ 素子分離領域
８０４ ゲート電極
８０５ａ 低抵抗領域
８０５ｂ 低抵抗領域
８０６ａ 酸化物膜
８０６ｂ 酸化物半導体膜
８０６ｃ 酸化物膜
８０７ ゲート絶縁膜
８０９ ゲート電極
８１１ａ 不純物領域
８１１ｂ 不純物領域
８１２ ゲート絶縁膜
８１５ 絶縁膜
８１６ａ ソース電極
８１６ｂ ドレイン電極
８１６ｃ 電極
８１７ 絶縁膜
８１８ 酸化物絶縁膜
８１９ａ コンタクトプラグ
８１９ｂ コンタクトプラグ
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 絶縁膜
８２３ａ 配線
８２３ｂ 配線
８２５ 絶縁膜
８４５ 絶縁膜
８４９ 配線
８５６ 配線
８６０ 半導体膜
８７０ トランジスタ
８８０ トランジスタ
８９０ 光電変換素子
９０１ スイッチング素子
９０２ メモリセル
９０３ メモリセル群
９１９ ＲＯＭインターフェース
９２０ 基板
９２１ ＡＬＵ
９２２ ＡＬＵコントローラ
９２３ インストラクションデコーダ
９２４ インタラプトコントローラ
９２５ タイミングコントローラ
９２６ レジスタ
９２７ レジスタコントローラ
９２８ バスインターフェース
９２９ ＲＯＭ
１０００ 表示装置
１００１ 筐体
１００２ 表示部
１００３ スピーカー部
１００４ ＣＰＵ
１０１０ 警報装置
１０１１ マイクロコンピュータ
１０２０ 室内機
１０２１ 筐体
１０２２ 送風口
１０２３ ＣＰＵ
１０２４ 室外機
１０３０ 電気冷凍冷蔵庫
１０３１ 筐体
１０３２ 冷蔵室用扉
１０３３ 冷凍室用扉
１０３４ ＣＰＵ
１０４０ 電気自動車
１０４１ 二次電池
１０４２ 制御回路
１０４３ 駆動装置
１０４４ 処理装置
１１００ 画素部
１１０１ 画素
１１０２ 基板
１１０３ トランジスタ
１１０４ 走査線駆動回路
１１０５ 容量素子
１１０６ 信号線駆動回路
１１０７ 走査線
１１０８ 液晶素子
１１０９ 信号線
１１１１ 半導体膜
１１１３ 導電膜
１１１５ 容量線
１１１７ 開口
１１２０ 導電膜
１１２１ａ 電極
１１２１ｂ 画素電極
１１２３ａ 開口
１１２３ｂ 開口
１１２５ 導電膜
１１２７ ゲート絶縁膜
１１２９ 絶縁膜
１１３１ 絶縁膜
１１３３ 絶縁膜
１１５４ 対向電極
１６２３ トランジスタ
１６２７ ゲート電極
１６２８ 半導体膜
１６２９ ソース電極
１６３９ ドレイン電極
１６４１ 導電膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ソース領域およびドレイン領域

Claims (11)

  1. 酸化物半導体膜と、
    前記酸化物半導体膜上のソース電極およびドレイン電極と、
    前記酸化物半導体膜と前記ソース電極との間に設けられた第１の低抵抗領域と、
    前記酸化物半導体膜と前記ドレイン電極との間に設けられた第２の低抵抗領域と、
    前記酸化物半導体膜中の、前記第１の低抵抗領域および前記第２の低抵抗領域に挟まれたチャネル形成領域と、を有し、
    前記第１の低抵抗領域は、前記酸化物半導体膜と前記ソース電極との界面から前記酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあり、
    前記第２の低抵抗領域は、前記酸化物半導体膜と前記ドレイン電極との界面から前記酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあることを特徴とする半導体装置。
  2. 酸化物半導体膜と、
    前記酸化物半導体膜上のソース電極およびドレイン電極と、
    前記酸化物半導体膜と前記ソース電極との間に設けられた第１の低抵抗領域と、
    前記酸化物半導体膜と前記ドレイン電極との間に設けられた第２の低抵抗領域と、
    前記酸化物半導体膜中の、前記第１の低抵抗領域および前記第２の低抵抗領域に挟まれたチャネル形成領域と、
    前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の前記酸化物半導体膜と重畳するゲート電極と、を有し、
    前記第１の低抵抗領域は、前記酸化物半導体膜と前記ソース電極との界面から前記酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあり、
    前記第２の低抵抗領域は、前記酸化物半導体膜と前記ドレイン電極との界面から前記酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあることを特徴とする半導体装置。
  3. ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上のソース電極およびドレイン電極と、
    前記酸化物半導体膜と前記ソース電極との間に設けられた第１の低抵抗領域と、
    前記酸化物半導体膜と前記ドレイン電極との間に設けられた第２の低抵抗領域と、
    前記酸化物半導体膜中の、前記第１の低抵抗領域および前記第２の低抵抗領域に挟まれたチャネル形成領域と、
    前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上の絶縁膜と、を有し、
    前記第１の低抵抗領域は、前記酸化物半導体膜と前記ソース電極との界面から前記酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあり、
    前記第２の低抵抗領域は、前記酸化物半導体膜と前記ドレイン電極との界面から前記酸化物半導体膜の深さ方向に０ｎｍより大きく１５ｎｍ以下の領域にあることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記酸化物半導体膜を挟む第１の酸化物膜および第２の酸化物膜を有し、
    前記第１の酸化物膜および前記第２の酸化物膜は、前記酸化物半導体膜よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記ソース電極と前記ドレイン電極間の長さと前記第１の低抵抗領域と前記第２の低抵抗領域間の長さの差は、前記ソース電極と前記ドレイン電極間の長さの３０％未満であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記チャネル形成領域の表層から前記酸化物半導体膜の深さ方向に対して、順に酸素の含有量が多くなる領域を有することを特徴とする半導体装置。
  7. 請求項２乃至請求項６のいずれか一項において、
    前記ゲート絶縁膜は、酸化アルミニウムを有することを特徴とする半導体装置。
  8. 酸化物半導体膜を形成し、
    前記酸化物半導体膜上に導電膜を形成し、
    前記導電膜の形成と同時に、前記酸化物半導体膜と前記導電膜との間に低抵抗領域を形成し、
    前記導電膜を加工してソース電極およびドレイン電極を形成し、
    前記ソース電極および前記ドレイン電極と重畳しない前記低抵抗領域に対して、酸素を添加し、前記低抵抗領域より高抵抗なチャネル形成領域と、前記チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成することを特徴とする半導体装置の作製方法。
  9. 酸化物半導体膜を形成し、
    前記酸化物半導体膜上に導電膜を形成し、
    前記導電膜の形成と同時に、前記酸化物半導体膜と前記導電膜との間に低抵抗領域を形成し、
    前記導電膜を加工してソース電極およびドレイン電極を形成し、
    前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上にゲート絶縁膜を形成し、
    前記ソース電極および前記ドレイン電極と重畳しない前記低抵抗領域に対して、酸素を添加し、前記低抵抗領域より高抵抗なチャネル形成領域と、前記チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成し、
    前記ゲート絶縁膜上の前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
  10. ゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜上に導電膜を形成し、
    前記導電膜の形成と同時に、前記酸化物半導体膜と前記導電膜との間に低抵抗領域を形成し、
    前記導電膜を加工してソース電極およびドレイン電極を形成し、
    前記ソース電極および前記ドレイン電極と重畳しない前記低抵抗領域に対して、酸素を添加し、前記低抵抗領域より高抵抗なチャネル形成領域と、前記チャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を形成し、
    前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上に絶縁膜を形成することを特徴とする半導体装置の作製方法。
  11. 請求項８乃至請求１０のいずれか一項において、
    前記酸素の添加は、イオンドーピング法またはイオンインプランテーション法により行うことを特徴とする半導体装置の作製方法。
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