JP2010226101A - 半導体装置及びその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、しきい値電圧のばらつきを低減し、電気特性を安定させることを課題の一とする。また、オフ電流を低減することを課題の一とする。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物半導体層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するように薄膜トランジスタを形成することによって、薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、オフ電流を低減することもできる。
【選択図】図１

Description

本発明は、酸化物半導体を用いる半導体装置と、該半導体装置を用いた表示装置及びそれらの作製方法に関する。
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透光性を有する電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１乃至４、非特許文献１）。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体は薄膜トランジスタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文献５及び６）。
従来、アクティブマトリクス型液晶ディスプレイの各画素に設けられる薄膜トランジスタ（ＴＦＴ）には、アモルファスシリコンや多結晶シリコン用いられてきたが、これらシリコン材料に代わって、上記のような金属酸化物半導体を用いて薄膜トランジスタを作製する技術が注目されている。例えば、金属酸化物半導体膜として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献６及び特許文献７で開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
本発明の一態様は、酸化物半導体層を用いた薄膜トランジスタにおいて、該薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることを課題の１つとする。また、本発明の一態様は、酸化物半導体層を用いた薄膜トランジスタにおいて、オフ電流を低減し、電気特性を安定させることを課題とする。また本発明の一態様は、該酸化物半導体層を用いた薄膜トランジスタを有する表示装置を提供することを課題とする。
上記課題を解決するため、酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物半導体層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するように薄膜トランジスタを形成する。
本発明の一態様は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上に絶縁性酸化物を含む酸化物半導体層と、絶縁性酸化物を含む酸化物半導体層上にソース電極層及びドレイン電極層とを有し、酸化物半導体層上の絶縁性酸化物を含む酸化物半導体層は、アモルファス構造であり、絶縁性酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層とは電気的に接続することを特徴とする半導体装置である。
本発明の他の一態様は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上に絶縁性酸化物を含む酸化物半導体層と、絶縁性酸化物を含む酸化物半導体層上にｎ型の導電型を有するバッファ層と、バッファ層上にソース電極層及びドレイン電極層とを有し、酸化物半導体層上の絶縁性酸化物を含む酸化物半導体層は、アモルファス構造であり、バッファ層の導電率は、酸化物半導体層の導電率より高く、絶縁性酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続することを特徴とする半導体装置である。
なお、絶縁性酸化物は、酸化シリコンであることが好ましい。また、絶縁性酸化物を含む酸化物半導体層は、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下含ませたターゲットを用いたスパッタ法により形成されることが好ましい。また、酸化物半導体層、及び絶縁性酸化物を含む酸化物半導体層は、インジウム、スズまたは亜鉛のうち少なくとも一つを含むことが好ましい。また、バッファ層は、酸化物半導体からなる非単結晶膜を用いることが好ましい。
また、酸化物半導体層は、ソース電極層とドレイン電極層の間に、ソース電極層及びドレイン電極層と重なる領域よりも膜厚の薄い領域を有していてもよい。また、ソース電極層とドレイン電極層の間の絶縁性酸化物を含む酸化物半導体層がエッチングされ、酸化物半導体層が露出されていてもよい。また、酸化物半導体層の上に無機材料からなるチャネル保護層を有していてもよい。また、ゲート電極層のチャネル方向の幅が絶縁性酸化物を含む酸化物半導体層及び酸化物半導体層のチャネル方向の幅より広くてもよい。また、絶縁性酸化物を含む酸化物半導体層の端部の下に空洞が形成されていてもよい。また、酸化物半導体層の端部が絶縁性酸化物を含む酸化物半導体層によって覆われていてもよい。
本発明の他の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に、第１の酸化物半導体膜をスパッタ法によって成膜し、第１の酸化物半導体膜上に、ＳｉＯ２を含ませたターゲットを用いたスパッタ法によって酸化シリコンを含む第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜及び第２の酸化物半導体膜をエッチングして酸化物半導体層と島状の第２の酸化物半導体膜を形成し、島状の第２の酸化物半導体膜の上に導電層を成膜し、島状の第２の酸化物半導体膜と導電層をエッチングして絶縁性酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層を形成し、ＳｉＯ２を含ませたターゲットは、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下含むことを特徴とする半導体装置の作製方法である。
本発明の他の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に、第１の酸化物半導体膜をスパッタ法によって成膜し、第１の酸化物半導体膜をエッチングして酸化物半導体層を形成し、酸化物半導体層上に、ＳｉＯ２を含ませたターゲットを用いたスパッタ法によって酸化シリコンを含む第２の酸化物半導体膜を成膜し、第２の酸化物半導体膜をエッチングして、酸化物半導体層を覆うように島状の第２の酸化物半導体膜を形成し、島状の第２の酸化物半導体膜の上に導電層を成膜し、島状の第２の酸化物半導体膜と導電層をエッチングして絶縁性酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層を形成し、ＳｉＯ２を含ませたターゲットは、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下含むことを特徴とする半導体装置の作製方法である。
なお、ＳｉＯ２を含ませたターゲットは、ＳｉＯ２を１重量パーセント以上１０重量パーセント以下含むことが好ましい。また、第１の酸化物半導体膜及び第２の酸化物半導体膜が、インジウム、スズまたは亜鉛のうち少なくとも一つを含むことが好ましい。また、第１の酸化物半導体膜及び第２の酸化物半導体膜をウェットエッチングすることで、第１の酸化物半導体膜をサイドエッチングし、絶縁性酸化物を含む酸化物半導体層の端部の下に空洞を形成してもよい。また、酸化物半導体層におけるソース電極層とドレイン電極層の間の領域に、ソース電極層及びドレイン電極層と重なる領域よりも膜厚の薄い領域を設けてもよい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
本発明の一態様によれば、酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物半導体層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するように薄膜トランジスタを形成することによって、該薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、本発明の一態様によれば、オフ電流を低減することもできる。
該薄膜トランジスタを表示装置の画素部及び駆動回路部に用いることによって、電気特性が安定した信頼性の高い表示装置を提供することができる。
本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１８に示すフリップフロップの接続構成を説明する図。 本発明の一態様に係る半導体装置の画素等価回路を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 シミュレーションに用いた薄膜トランジスタの構造を説明する図。 シミュレーションで求めた薄膜トランジスタのしきい値電圧を示す図。 シミュレーションで求めた薄膜トランジスタの飽和移動度を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、薄膜トランジスタの構造について、図１を用いて説明する。
本実施の形態のボトムゲート構造の薄膜トランジスタを図１に示す。図１（Ａ）は断面図であり、図１（Ｂ）は平面図である。図１（Ａ）は、図１（Ｂ）における線Ａ１−Ａ２の断面図となっている。
図１に示す薄膜トランジスタには、基板１００上にゲート電極層１０１が設けられ、ゲート電極層１０１上にゲート絶縁層１０２が設けられ、ゲート絶縁層１０２上に酸化物半導体層１０６が設けられ、酸化物半導体層１０６上に絶縁性酸化物を含む酸化物半導体層１０３が設けられ、絶縁性酸化物を含む酸化物半導体層１０３上にソース電極層又はドレイン電極層１０５ａ、１０５ｂが設けられている。
ゲート電極層１０１は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で形成する。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
例えば、ゲート電極層１０１の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
酸化物半導体層１０６としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系またはＺｎ−Ｏ系の酸化物半導体からなる非単結晶膜が好ましい。
本明細書中で、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＩｎ、Ｇａ及びＺｎを含む酸化物半導体のことである。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＩｎ、Ｓｎ及びＺｎを含む酸化物半導体のことである。また、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＧａ、Ｓｎ及びＺｎを含む酸化物半導体のことである。また、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＩｎ及びＺｎを含む酸化物半導体のことである。また、Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＳｎ及びＺｎを含む酸化物半導体のことである。また、Ｉｎ−Ｓｎ−Ｏ系の酸化物半導体とは、少なくともＩｎ及びＳｎを含む酸化物半導体のことである。また、Ｇａ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＧａ及びＺｎを含む酸化物半導体のことである。また、Ｉｎ−Ｏ系の酸化物半導体とは、少なくともＩｎを含む酸化物半導体のことである。また、Ｓｎ−Ｏ系の酸化物半導体とは、少なくともＳｎを含む酸化物半導体のことである。また、Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＺｎを含む酸化物半導体のことである。また、上記酸化物半導体中には、Ｆｅ、Ｎｉ、Ｍｎ又はＣｏから選ばれた一又は複数の金属元素が含まれていてもよい。
また、酸化物半導体層１０６は、必ずしも非晶質（アモルファス）構造である必要はなく、内部に結晶粒（ナノクリスタル）を含む場合もある。結晶粒（ナノクリスタル）は直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。なお、結晶状態は、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）の分析により評価するものとする。
酸化物半導体層１０６の膜厚は、１０ｎｍ〜３００ｎｍとし、好ましくは２０ｎｍ〜１００ｎｍとする。
絶縁性酸化物を含む酸化物半導体層１０３としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系またはＺｎ−Ｏ系の酸化物半導体からなる非単結晶膜に絶縁性酸化物を含ませたものが好ましい。ここで、絶縁性酸化物としては、酸化シリコンが好ましい。また、絶縁性酸化物には窒素を加えてもよい。
また、絶縁性酸化物を含む酸化物半導体層１０３は、非晶質（アモルファス）構造である。なお、酸化物半導体層１０６と同様に結晶状態は、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）の分析により評価するものとする。
さらに、絶縁性酸化物を含む酸化物半導体層１０３はスパッタ法で形成し、ターゲットとして、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下、好ましくは１重量パーセント以上１０重量パーセント以下含ませたものを用いるのが好ましい。
絶縁性酸化物を含む酸化物半導体層１０３に酸化シリコンのような絶縁性酸化物を含ませることにより、該絶縁性酸化物を含む酸化物半導体層１０３の結晶化を抑制し、非晶質構造とすることができる。絶縁性酸化物を含む酸化物半導体層１０３の結晶化を抑制し、非晶質構造とすることにより、薄膜トランジスタの特性のばらつきを低減し、安定化することが可能となる。また、３００℃乃至６００℃の熱処理を行っても、絶縁性酸化物を含む酸化物半導体層１０３の結晶化又は微結晶粒の生成を防ぐことができる。
絶縁性酸化物を含む酸化物半導体層１０３は、非晶質構造をとっており、内部に結晶又は結晶粒を含まないので、導電性が低減されている。よって、酸化物半導体層１０６と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとの間に、非晶質構造をとる絶縁性酸化物を含む酸化物半導体層１０３を介することによって薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、オフ電流を低減することもできる。
絶縁性酸化物を含む酸化物半導体層１０３の膜厚は、１０ｎｍ〜３００ｎｍとし、好ましくは２０ｎｍ〜１００ｎｍとする。また、絶縁性酸化物を含む酸化物半導体層１０３は、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間に、ソース電極層又はドレイン電極層１０５ａ、１０５ｂと重なる領域よりも膜厚の薄い領域を有してもよい。
ソース電極層又はドレイン電極層１０５ａ、１０５ｂは、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いることができる。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
例えば、第１の導電層及び第３の導電層に耐熱性導電性材料であるチタンを用い、第２の導電層に低抵抗であるネオジムを含むアルミニウム合金を用いる、３層構造とするのが好ましい。このような構成にすることで、アルミニウムの低抵抗性を活かしつつ、ヒロックの発生を低減することができる。なお、これに限られることはなく、単層構造としてもよいし、２層構造としてもよいし、４層以上の構造としてもよい。
次に、酸化物半導体層１０６の上に絶縁性酸化物を含む酸化物半導体層１０３を積層した薄膜トランジスタの効果について、計算機シミュレーションの結果を基に説明する。ここでは、バックチャネルに発生するキャリアによる、薄膜トランジスタのしきい値電圧の変化について検証を行う。なお本明細書中で、バックチャネルとは、薄膜トランジスタの活性層における、ソース電極層又はドレイン電極層と重なっていない部分で、ゲート電極層及びゲート絶縁層とは逆側の部分のことである。
図３６（Ａ）乃至図３６（Ｃ）に計算モデルとして用いた薄膜トランジスタの構造を示す。各薄膜トランジスタは、ゲート電極層６０１と、ゲート電極層６０１の上に設けられたゲート絶縁層６０２と、ゲート絶縁層６０２の上に設けられた、酸化物半導体からなる活性層と、活性層の上に設けられたソース電極層又はドレイン電極層６０５ａ、６０５ｂによって構成される。各薄膜トランジスタのチャネル長は１０μｍ、チャネル幅は１００μｍとした。ゲート電極層６０１は、膜厚１００ｎｍのタングステンを想定し、仕事関数を４．６ｅＶと仮定した。また、ゲート絶縁層６０２は、膜厚１００ｎｍの酸化窒化シリコンを想定し、誘電率を４．１と仮定した。また、ソース電極層又はドレイン電極層６０５ａ、６０５ｂは、膜厚１００ｎｍのチタンを想定し、仕事関数を４．３ｅＶと仮定した。
ここで、酸化物半導体は、酸素欠損や水素の侵入によって、余剰なキャリアを形成することが知られている。薄膜トランジスタのバックチャネルは、ソース電極層又はドレイン電極層６０５ａ、６０５ｂをエッチングする際のプラズマダメージにより、酸素欠損が生じやすく、余剰なキャリアが発生しやすい。また、大気中や層間膜からの水素の侵入によって、バックチャネルに余剰なキャリアが発生することもあり得る。よって、各薄膜トランジスタのバックチャネルに、エッチングや成膜などの工程による酸素欠損や水素の侵入により発生したキャリア（電子）を設定した。
図３６（Ａ）に示す構造Ａの薄膜トランジスタは、単層の酸化物半導体層６０６からなる活性層を有する。酸化物半導体層６０６は、膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を想定し、電子真性移動度は２０ｃｍ２／Ｖｓ、バンドギャップ（Ｅｇ）は３．０５ｅＶ、電子親和力（χ）は４．３ｅＶと仮定した。
図３６（Ｂ）に示す構造Ｂの薄膜トランジスタは、酸化物半導体層６１６と酸化物半導体層６１６上に形成された絶縁性酸化物を含む酸化物半導体層６１３の積層構造の活性層を有する。絶縁性酸化物を含む酸化物半導体層６１３は、膜厚２５ｎｍの、酸化シリコンを含むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を想定し、電子真性移動度は２ｃｍ２／Ｖｓと仮定した。酸化シリコンを含むことによって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の電子真性移動度は低下するものとする。酸化物半導体層６１６は、膜厚２５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を想定し、電子真性移動度は２０ｃｍ２／Ｖｓと仮定した。絶縁性酸化物を含む酸化物半導体層６１３及び酸化物半導体層６１６ともに、バンドギャップ（Ｅｇ）は３．０５ｅＶ、電子親和力（χ）は４．３ｅＶ、と仮定した。
図３６（Ｃ）に示す構造Ｃの薄膜トランジスタは、酸化物半導体層６２６と酸化物半導体層６２６上に形成された絶縁性酸化物を含む酸化物半導体層６２３の積層構造の活性層を有する。ただし、構造Ｃの絶縁性酸化物を含む酸化物半導体層６２３は、構造Ｂの絶縁性酸化物を含む酸化物半導体層６１３より、多くの酸化シリコンを含有する。絶縁性酸化物を含む酸化物半導体層６２３は、膜厚２５ｎｍの、酸化シリコンを含むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を想定し、電子真性移動度は０．２ｃｍ２／Ｖｓと仮定した。構造Ｂより多くの酸化シリコンを含むことによって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の電子真性移動度は構造Ｂより低下するものとする。酸化物半導体層６２６は、膜厚２５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を想定し、電子真性移動度は２０ｃｍ２／Ｖｓと仮定した。絶縁性酸化物を含む酸化物半導体層６２３及び酸化物半導体層６２６ともに、バンドギャップ（Ｅｇ）は３．０５ｅＶ、電子親和力（χ）は４．３ｅＶ、と仮定した。
上記の各薄膜トランジスタのバックチャネルの表面から５ｎｍの深さに、エッチングや成膜などの工程による酸素欠損や水素の侵入により発生したキャリア（電子）をキャリア密度５×１０１６ｃｍ―３、１×１０１７ｃｍ―３、２．５×１０１７ｃｍ―３、５×１０１７ｃｍ―３、１×１０１８ｃｍ―３で設定し、各キャリア密度におけるしきい値電圧を計算機シミュレーションにより算出した。
なお、上記のモデルの計算には、Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ Ｉｎｃ．製のデバイスシミュレーションソフト「Ａｔｌａｓ」を用いた。オフ電流の計算については、バンド間トンネリングモデルを使用した。
図３６（Ａ）乃至図３６（Ｃ）に示す各構造の薄膜トランジスタのしきい値電圧の、バックチャネルのキャリア密度依存性を図３７に示す。図３７において、縦軸は各構造の薄膜トランジスタのしきい値電圧（Ｖｔｈ［Ｖ］）を示し、横軸は、各構造の活性層のバックチャネルに発生するキャリアの濃度（ｃｍ―３）を示している。
本計算では、薄膜トランジスタのしきい値電圧（Ｖｔｈ［Ｖ］）を、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２）を縦軸にプロットしたグラフにおいて、Ｉｄ１／２の傾きが最大となる接線とＶｇ軸との接点で定義する。
図３７に示すように、構造Ａの薄膜トランジスタは、バックチャネルのキャリア密度が増加するにつれて、しきい値電圧の絶対値も増加している。バックチャネルのキャリア密度５×１０１６ｃｍ―３〜１×１０１８ｃｍ―３に対して、構造Ａのしきい値電圧は３Ｖ近くシフトしている。
構造Ａと比較すると、活性層が酸化物半導体層６１６と絶縁性酸化物を含む酸化物半導体層６１３との積層構造である構造Ｂは、バックチャネルのキャリア密度に対するしきい値電圧の絶対値の増加が小さくなっている。バックチャネルのキャリア密度５×１０１６ｃｍ―３〜１×１０１８ｃｍ―３に対して、構造Ｂのしきい値電圧は１Ｖ以下しかシフトしていない。
構造Ｂより、絶縁性酸化物を含む酸化物半導体層６２３が多くの酸化シリコンを含む構造Ｃは、バックチャネルのキャリア密度に対するしきい値電圧の絶対値の増加が、構造Ｂよりさらに小さくなっている。バックチャネルのキャリア密度５×１０１６ｃｍ―３〜１×１０１８ｃｍ―３に対して、構造Ｃのしきい値電圧は０．５Ｖ程度しかシフトしていない。
また、図３６（Ａ）乃至図３６（Ｃ）に示す各構造の薄膜トランジスタの飽和移動度の、バックチャネルのキャリア密度依存性を図３８に示す。縦軸は各構造の薄膜トランジスタの飽和移動度（μＦＥ（ｓａｔ）［ｃｍ２／Ｖｓ］）を示し、横軸は、図３７と同様である。
図３８より、構造Ｂ、構造Ｃの薄膜トランジスタは、構造Ａのトランジスタとほぼ同程度の飽和移動度を有していることが分かる。よって、電子真性移動度の低い絶縁性酸化物を含む酸化物半導体層を積層して、バックチャネルのキャリアによるしきい値電圧の変化を低減しても、薄膜トランジスタの飽和移動度及びオン電流を維持することができる。
以上より、薄膜トランジスタの活性層を、絶縁性酸化物を含む酸化物半導体層と酸化物半導体層との積層構造にすることによって、薄膜トランジスタの飽和移動度を下げることなく、バックチャネルのキャリアによるしきい値電圧の変化を低減できることが示された。よって、絶縁性酸化物を含む酸化物半導体層と酸化物半導体層との積層した活性層を有する薄膜トランジスタを画像表示装置の画素部に用いることで、スイッチングトランジスタのしきい値電圧のばらつきを低減し、各画素間の輝度のばらつきを低減することができる。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ型構造の薄膜トランジスタに限られず、図１２（Ａ）及び図１２（Ｂ）に示すように、絶縁性酸化物を含む酸化物半導体層１０３の上にチャネル保護層１０４が設けられた逆スタガ型構造の薄膜トランジスタとしてもよい。なお、図１２（Ａ）は、図１２（Ｂ）における線Ａ１−Ａ２の断面図である。チャネル保護層１０４としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法で成膜された無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。絶縁性酸化物を含む酸化物半導体層１０３の上にチャネル保護層１０４を設ける構造とすることによって、絶縁性酸化物を含む酸化物半導体層１０３のチャネル形成領域に対する製作工程におけるダメージ（絶縁性酸化物を含む酸化物半導体層１０３形成におけるエッチングのプラズマや、エッチング剤による膜減りや、酸化など）を防ぐことができる。よって、薄膜トランジスタの信頼性を向上させることができる。なお、図１２（Ａ）及び図１２（Ｂ）に示す薄膜トランジスタは、絶縁性酸化物を含む酸化物半導体層１０３の上に形成されているチャネル保護層１０４以外は、図１に示す薄膜トランジスタと同じ構造をとっており、図面の符号も図１に示す薄膜トランジスタと同一のものを用いている。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ構造の薄膜トランジスタでは、ゲート電極層１０１のチャネル方向の幅が、絶縁性酸化物を含む酸化物半導体層１０３及び酸化物半導体層１０６のチャネル方向の幅よりも広い構造となっているが、本実施の形態に示す薄膜トランジスタはこれに限られるものではない。図３０（Ａ）及び図３０（Ｂ）に示すように、絶縁性酸化物を含む酸化物半導体層１０３及び酸化物半導体層１０６のチャネル方向の幅より、ゲート電極層のチャネル方向の幅が狭いゲート電極層２０１を用いてもよい。なお、図３０（Ａ）は、図３０（Ｂ）における線Ａ１−Ａ２の断面図である。このような構造をとることによって、ゲート電極層２０１と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとの距離が広がるので、ソース電極層又はドレイン電極層１０５ａ、１０５ｂから酸化物半導体層１０６に直接流れるオフ電流を低減することができる。よって薄膜トランジスタの信頼性向上を図ることができる。なお、図３０（Ａ）及び図３０（Ｂ）に示す薄膜トランジスタは、ゲート電極層２０１を除き、図１（Ａ）及び図１（Ｂ）に示す薄膜トランジスタと対応する部位に関して図面の符号も図１（Ａ）及び図１（Ｂ）に示す薄膜トランジスタと同一のものを用いている。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ型構造の薄膜トランジスタでは、酸化物半導体層１０６と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとが、酸化物半導体層１０６の端部において直接接触しているが、本実施の形態に示す薄膜トランジスタはこれに限られるものではない。図３１（Ａ）及び図３１（Ｂ）に示すように、絶縁性酸化物を含む酸化物半導体層１０３に対して酸化物半導体層１０６の面積が小さく、絶縁性酸化物を含む酸化物半導体層１０３の端部の下に空洞２１０が形成されるような構造としてもよい。空洞２１０は、酸化物半導体層１０６、絶縁性酸化物を含む酸化物半導体層１０３、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及びゲート絶縁層１０２に囲まれるように形成される。なお、酸化物半導体層１０６上にソース電極層又はドレイン電極層１０５ａ、１０５ｂが設けられていない部分では、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの代わりに薄膜トランジスタ上の保護絶縁層が空洞２１０を形成する。空洞２１０は、酸化物半導体層１０６より絶縁性酸化物を含む酸化物半導体層１０３の方がウェットエッチングに対するエッチングレートが小さいことを利用して容易に形成することができる。このような構造をとることによって、酸化物半導体層１０６と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとが直接接触することがなくなるので、ソース電極層又はドレイン電極層１０５ａ、１０５ｂから酸化物半導体層１０６の端部に直接流れるオフ電流を低減することができる。よって、薄膜トランジスタの信頼性向上を図ることができる。なお、図３１（Ａ）及び図３１（Ｂ）に示す薄膜トランジスタは、絶縁性酸化物を含む酸化物半導体層１０３の端部の下に空洞２１０が形成されていること以外は、図１に示す薄膜トランジスタと同じ構造をとっており、図面の符号も図１に示す薄膜トランジスタと同一のものを用いている。
また、図３２（Ａ）及び図３２（Ｂ）に示すように、酸化物半導体層２２６の端部が絶縁性酸化物を含む酸化物半導体層２２３によって覆われるような構造としてもよい。なお、図３２（Ａ）は、図３２（Ｂ）における線Ａ１−Ａ２の断面図である。このような構造をとることによって、酸化物半導体層２２６と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとが直接接触することがなくなるので、ソース電極層又はドレイン電極層１０５ａ、１０５ｂから酸化物半導体層２２６の端部に直接流れるオフ電流を低減することができる。よって、薄膜トランジスタの信頼性向上を図ることができる。なお、図３２（Ａ）及び図３２（Ｂ）に示す薄膜トランジスタは、酸化物半導体層２２６の端部が絶縁性酸化物を含む酸化物半導体層２２３によって覆われていること以外は、図１に示す薄膜トランジスタと同じ構造をとっており、図面の符号も図１に示す薄膜トランジスタと同一のものを用いている。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ構造の薄膜トランジスタでは、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間に絶縁性酸化物を含む酸化物半導体層１０３が形成され、酸化物半導体層１０６が覆われているが、本実施の形態に示す薄膜トランジスタはこれに限られるものではない。図３３（Ａ）及び図３３（Ｂ）に示すように、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間の絶縁性酸化物を含む酸化物半導体層をエッチングして絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂを形成し、酸化物半導体層１０６が露出されるような構造としてもよい。なお、図３３（Ａ）は、図３３（Ｂ）における線Ａ１−Ａ２の断面図である。また、酸化物半導体層１０６は、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂの間に、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂと重なる領域よりも膜厚の薄い領域を有していてもよい。このような構造をとることによって、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂより、一般的に導電性が高い酸化物半導体層１０６のみにチャネル形成領域を形成することができるので、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂによるオフ電流の低減に加えて、Ｓ値（サブスレッショルド係数）の改善を図ることができる。よって、薄膜トランジスタの信頼性向上を図ることができる。なお、図３３（Ａ）及び図３３（Ｂ）に示す薄膜トランジスタは、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂがソース電極側とドレイン電極側に分離されていること以外は、図１に示す薄膜トランジスタと同じ構造をとっており、図面の符号も図１に示す薄膜トランジスタと同一のものを用いている。
以上のような構成とすることで、酸化物半導体層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物半導体層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するように薄膜トランジスタを形成し、該薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、オフ電流を低減することもできる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。また、本実施の形態で示した構成同士を適宜組み合わせて用いることができることとする。
（実施の形態２）
本実施の形態では、実施の形態１で示した薄膜トランジスタを含む表示装置の作製工程について、図２乃至図９を用いて説明する。図２と図３は断面図で、図４乃至図７は平面図となっており、図４乃至図７、図９に示す線Ａ１−Ａ２及び線Ｂ１−Ｂ２は、図２及び図３の断面図Ａ１−Ａ２、Ｂ１−Ｂ２に対応している。
まず、基板１００を準備する。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００の大きさは、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２００ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、又は２８５０ｍｍ×３０５０ｍｍ等を用いることができる。
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜を単層または積層で形成すればよい。基板１００としてガラス基板のような可動イオンを含有する基板を用いる場合、下地膜として窒化シリコン膜、窒化酸化シリコン膜などの窒素を含有する膜を用いることで、可動イオンが酸化物半導体層に侵入することを防ぐことができる。
次に、ゲート電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１を形成するための導電膜をスパッタ法や真空蒸着法で基板１００全面に成膜する。次いで、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。このとき段切れ防止のために、少なくともゲート電極層１０１の端部にテーパー形状が形成されるようにエッチングするのが好ましい。この段階での断面図を図２（Ａ）に示した。なお、この段階での平面図が図４に相当する。
ゲート電極層１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、実施の形態１で示した導電性材料を用いて単層又は積層で形成することができる。
ここで、ゲート電極層１０１のチャネル方向の幅が、後の工程で作製する絶縁性酸化物を含む酸化物半導体層１０３及び酸化物半導体層１０６のチャネル方向の幅より狭くなるようにゲート電極層１０１を形成してもよい。このようにゲート電極層１０１を形成することによって、図３０（Ａ）及び図３０（Ｂ）に示すような薄膜トランジスタを形成することができる。図３０に示すような薄膜トランジスタでは、ゲート電極層２０１と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとの距離が広がるので、ソース電極層又はドレイン電極層１０５ａ、１０５ｂから酸化物半導体層１０６に直接流れるオフ電流を低減することができる。
次いで、ゲート電極層１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１０２はＣＶＤ法やスパッタ法などを用い、膜厚を５０〜２５０ｎｍとする。
例えば、ゲート絶縁層１０２としてＣＶＤ法やスパッタ法により酸化シリコン膜を用い、１００ｎｍの厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
また、ゲート絶縁層１０２として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
また、ゲート絶縁層１０２として、アルミニウム、イットリウム、又はハフニウムの酸化物、窒化物、酸化窒化物、又は窒化酸化物の一種又はそれらの化合物を少なくとも２種以上含む化合物を用いることもできる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質のことを指し、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質のことを指す。例えば、酸化窒化シリコン膜とは、その組成として、窒素原子よりも酸素原子の数が多く、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素原子より窒素原子の数が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
なお、酸化物半導体層１０６を形成するための酸化物半導体膜を成膜する前に、基板１００が設置されたチャンバー内にアルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。また、逆スパッタを行うことにより、ゲート絶縁層１０２表面の平坦性を向上させることもできる。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。逆スパッタ処理後、大気に曝すことなく第１の酸化物半導体膜を成膜することによって、ゲート絶縁層１０２と、酸化物半導体層１０６との界面にゴミや水分が付着するのを防ぐことができる。
次に、ゲート絶縁層１０２上に酸化物半導体層１０６を形成するための第１の酸化物半導体膜を、スパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。このとき、アルゴンなどの希ガスの流量の比率を酸素ガスの流量の比率より大きくして成膜する、または、酸素ガスを用いず、アルゴンなどの希ガスのみの雰囲気下で成膜することによって、酸化物半導体層１０６の導電率を向上させることができる。第１の酸化物半導体膜としては、実施の形態１で示した酸化物半導体を用いることができる。例えば具体的な条件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ：Ｏ２＝３０：１５（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。また、ターゲットとしては、Ｉｎ２Ｏ３を含む直径８インチの円盤上にペレット状のＧａ２Ｏ３とＺｎＯを配置するようにしてもよい。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。また、第１の酸化物半導体膜の膜厚は、１０ｎｍ〜３００ｎｍとし、好ましくは２０ｎｍ〜１００ｎｍとする。
次いで第１の酸化物半導体膜上に、大気に曝すことなく、絶縁性酸化物を含む酸化物半導体層１０３を形成するための第２の酸化物半導体膜を、スパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。ここで、絶縁性酸化物としては、酸化シリコンが好ましい。このとき、酸素ガスの流量の比率を大きくして成膜することによって、絶縁性酸化物を含む酸化物半導体層１０３の導電率を低減させることができる。第２の酸化物半導体膜としては、実施の形態１で示した酸化物半導体を用いることができる。第２の酸化物半導体膜を成膜する際、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下、好ましくは１重量パーセント以上１０重量パーセント以下含ませた酸化物半導体ターゲットを用いるのが好ましい。例えば、具体的な条件例としては、ＳｉＯ２を２重量パーセントの割合で含ませた直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ：Ｏ２＝３０：１５（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。また、ターゲットとしては、Ｉｎ２Ｏ３を含む直径８インチの円盤上にペレット状のＳｉＯ２、Ｇａ２Ｏ３及びＺｎＯを配置するようにしてもよい。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。また、第２の酸化物半導体膜の膜厚は、１０ｎｍ〜３００ｎｍとし、好ましくは２０ｎｍ〜１００ｎｍとする。
第２の酸化物半導体膜に酸化シリコンのような絶縁性酸化物を含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体を熱処理した場合に、結晶化してしまうのを抑制することができる。
第１の酸化物半導体膜及び第２の酸化物半導体膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、第１の酸化物半導体膜及び第２の酸化物半導体膜をエッチングする。エッチングには、クエン酸やシュウ酸などの有機酸をエッチャントとして用いることができる。ここでは、ＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要な部分を除去して第１の酸化物半導体膜及び第２の酸化物半導体膜を島状にし、酸化物半導体層１０６及び絶縁性酸化物を含む酸化物半導体層１１１を形成する。酸化物半導体層１０６及び絶縁性酸化物を含む酸化物半導体層１１１の端部をテーパー状にエッチングすることで、段差形状による配線の段切れを防ぐことができる。この段階での断面図を図２（Ｂ）に示した。なお、この段階での平面図が図５に相当する。
ここで、酸化シリコンのような絶縁性酸化物を含む第２の酸化物半導体膜は、第１の酸化物半導体膜よりウェットエッチングに対するエッチングレートが小さい。第１の酸化物半導体膜と第２の酸化物半導体膜を積層してウェットエッチングを行うと、第１の酸化物半導体膜は、第２の酸化物半導体膜より大きくサイドエッチングが進行することになる。よって、図３１に示す薄膜トランジスタと同様に、酸化物半導体層１０６の端部は、絶縁性酸化物を含む酸化物半導体層１１１の端部と比較して抉れた形状になり、絶縁性酸化物を含む酸化物半導体層１１１の端部の下に空洞２１０が形成される。これにより、後の工程で、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する際に、該ソース電極層又はドレイン電極層１０５ａ、１０５ｂと酸化物半導体層１０６の端部が接触しないようにすることができ、該ソース電極層又はドレイン電極層１０５ａ、１０５ｂと酸化物半導体層１０６の端部との間で直接電流が流れるのを防ぐことができる。
また、本実施の形態では、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して成膜した後で、フォトリソグラフィ工程によって酸化物半導体層１０６と絶縁性酸化物を含む酸化物半導体層１１１を形成したが、本実施の形態はこれに限られるものではない。第１の酸化物半導体膜を成膜して、フォトリソグラフィにより酸化物半導体層１０６を形成し、それから第２の酸化物半導体膜を成膜して、フォトリソグラフィにより絶縁性酸化物を含む酸化物半導体層１１１を形成してもよい。このとき図３２に示すように、絶縁性酸化物を含む酸化物半導体層１１１（絶縁性酸化物を含む酸化物半導体層２２３）で酸化物半導体層１０６（酸化物半導体層２２６）を覆うような構造とする。これにより、後の工程で、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する際に、該ソース電極層又はドレイン電極層１０５ａ、１０５ｂと酸化物半導体層２２６の端部が接触しないようにすることができ、該ソース電極層又はドレイン電極層１０５ａ、１０５ｂと酸化物半導体層２２６の端部との間で直接電流が流れるのを防ぐことができる。
なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。ドライエッチングに用いるエッチング装置としては、反応性イオンエッチング法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られやすいドライエッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣＰ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッチング装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば基板として、第１０世代の一辺が３ｍを超えるサイズの基板を用いる場合にも対応することができる。
次いで、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによりゲート絶縁層１０２の不要な部分を除去してゲート電極層１０１と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層とが直接接するダイオード接続が形成された薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。
次に、絶縁性酸化物を含む酸化物半導体層１１１及びゲート絶縁層１０２上に金属材料からなる導電膜１１２をスパッタ法や真空蒸着法で成膜する。この段階での断面図を図２（Ｃ）に示した。
導電膜１１２の材料としては、実施の形態１で示した導電性材料を用いて単層又は積層で形成することができる。例えば導電膜１１２は、第１の導電層及び第３の導電層が耐熱性導電性材料であるチタンからなり、第２の導電層がネオジムを含むアルミニウム合金からなるような構成としてもよい。導電膜１１２をこのような構成にすることで、アルミニウムの低抵抗性を活かしつつ、ヒロックの発生を低減することができる。
次に、フォトリソグラフィ工程を行い、レジストマスク１３１を形成し、エッチングにより不要な部分を除去してソース電極層又はドレイン電極層１０５ａ、１０５ｂ、絶縁性酸化物を含む酸化物半導体層１０３及び接続電極１２０を形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば、導電膜１１２として第１の導電層及び第３の導電層にチタンを、第２の導電層にネオジムを含むアルミニウム合金を用いる場合には、過酸化水素水又は加熱塩酸、またはフッ化アンモニウムを含む硝酸水溶液をエッチャントに用いてウェットエッチングすることができる。例えば、ＫＳＭＦ―２４０（関東化学社製）を用いて、第１の導電層乃至第３の導電層からなる導電膜１１２を一括でエッチングすることができる。このエッチング工程において、絶縁性酸化物を含む酸化物半導体層１１１の露出領域も一部エッチングされ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間に、ソース電極層又はドレイン電極層１０５ａ、１０５ｂと重なる領域よりも膜厚の薄い領域を有する、絶縁性酸化物を含む酸化物半導体層１０３となる。よって絶縁性酸化物を含む酸化物半導体層１０３及び酸化物半導体層１０６のチャネル形成領域は絶縁性酸化物を含む酸化物半導体層１０３の膜厚の薄い領域と重なることになる。
図３（Ａ）においては、導電膜１１２及び絶縁性酸化物を含む酸化物半導体層１１１のエッチングを、一度に行うことができるため、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及び絶縁性酸化物を含む酸化物半導体層１０３の端部は一致し、連続的な構造とすることができる。またウェットエッチングを用いるために、エッチングが等方的に行われ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部はレジストマスク１３１より後退している。以上の工程で絶縁性酸化物を含む酸化物半導体層１０３及び酸化物半導体層１０６をチャネル形成領域とする薄膜トランジスタ１７０を作製することができる。この段階での断面図を図３（Ａ）に示した。なお、この段階での平面図が図６に相当する。
このとき、導電膜１１２及び絶縁性酸化物を含む酸化物半導体層１１１だけでなく、酸化物半導体層１０６までエッチングを行ってもよい。このようにして図３３（Ａ）及び図３３（Ｂ）に示すように、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及び絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂを形成してもよい。このエッチング工程において、酸化物半導体層１０６の露出領域も一部エッチングされ、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂの間に、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂと重なる領域よりも膜厚の薄い領域を有する酸化物半導体層１０６となる。よって酸化物半導体層１０６のチャネル形成領域は酸化物半導体層１０６の膜厚の薄い領域と重なることになる。このような構造をとることによって、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂより、一般的に導電性が高い酸化物半導体層１０６のみにチャネル形成領域を形成することができるので、絶縁性酸化物を含む酸化物半導体層２３３ａ、２３３ｂによるオフ電流の低減に加えて、Ｓ値（サブスレッショルド係数）の改善を図ることができる。
また、このフォトリソグラフィ工程において、ソース電極層又はドレイン電極層１０５ａ、１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子１２２はソース配線（ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含むソース配線）と電気的に接続されている。
また、端子部において、接続電極１２０は、ゲート絶縁層１０２に形成されたコンタクトホールを介して端子部の第１の端子１２１と直接接続される。なお、ここでは図示しないが、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン配線とゲート電極が直接接続される。
上述のフォトリソグラフィ工程においては、導電膜１１２を島状にエッチングする工程とソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する工程とで、２枚のマスクを用いる必要がある。しかし、多階調（高階調）マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化を図ることができる。多階調マスクを用いるフォトリソグラフィ工程について、図３５を用いて説明する。
まず、図２（Ａ）の状態から、上述の方法でゲート絶縁層１０２、第１の酸化物半導体膜、第２の酸化物半導体膜及び導電膜１１２を形成し、透過した光が複数の強度となる多階調（高階調）マスクを用いた露光によって、図３５（Ａ）に示すような複数の異なる膜厚の領域を有するレジストマスク１３２を導電膜１１２上に形成する。レジストマスク１３２は、ゲート電極層１０１の一部と重畳する領域に膜厚の薄い領域を有する。次に、レジストマスク１３２を用いて、第１の酸化物半導体膜、第２の酸化物半導体膜及び導電膜１１２をエッチングして島状に加工し、酸化物半導体層１０６、絶縁性酸化物を含む酸化物半導体層１４３、導電層１１５及び第２の端子１２４を形成する。この段階での断面図が図３５（Ａ）に相当する。
それから、レジストマスク１３２をアッシングして、レジストマスク１３１を形成する。レジストマスク１３１は、図３５（Ｂ）に示すように、アッシングにより面積が縮小し、厚さが薄くなり、膜厚の薄い領域のレジストは除去される。
最後にレジストマスク１３１を用いて、絶縁性酸化物を含む酸化物半導体層１４３、導電層１１５、及び第２の端子１２４をエッチングし、絶縁性酸化物を含む酸化物半導体層１０３、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及び第２の端子１２２を形成する。レジストマスク１３１が縮小されたことによって、絶縁性酸化物を含む酸化物半導体層１０３、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及び第２の端子１２２の端部もエッチングされる。この段階での断面図が図３５（Ｂ）に相当する。なお、第１の端子１２１については、後の工程で保護絶縁層１０７を成膜した後、ゲート絶縁層１０２及び保護絶縁層１０７をエッチングしてコンタクトホールを形成し、透明導電膜を成膜してＦＰＣと接続する。以上のようにして、多階調マスクを用いて薄膜トランジスタ１７０を作製することができる。
次に、レジストマスク１３１を除去した後、２００℃〜６００℃、代表的には２５０℃〜５００℃の熱処理（光アニールも含む）を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により絶縁性酸化物を含む酸化物半導体層１０３及び酸化物半導体層１０６の原子レベルの再配列が行われる。また、絶縁性酸化物を含む酸化物半導体層１０３は、酸化シリコンのような絶縁性酸化物を含んでいるために、この熱処理による結晶化を避けることができ、非晶質構造を維持することができる。なお、熱処理を行うタイミングは、絶縁性酸化物を含む酸化物半導体層１０３の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
さらに、露出している絶縁性酸化物を含む酸化物半導体層１０３のチャネル形成領域に、酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、絶縁性酸化物を含む酸化物半導体層１０３のエッチングによるダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ雰囲気下で、好ましくはＮ２、Ｈｅ又はＡｒのいずれかに酸素を含む雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下でラジカル処理を行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好ましい。
次いで、薄膜トランジスタ１７０を覆う保護絶縁層１０７を形成する。保護絶縁層１０７はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを用いることができる。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１０７のエッチングによりソース電極層又はドレイン電極層１０５ｂに達するコンタクトホール１２５を形成する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、接続電極１２０に達するコンタクトホール１２６も形成する。この段階での断面図を図３（Ｂ）に示す。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１１０を形成する。
また、このフォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２及び保護絶縁層１０７を誘電体として、容量配線１０８と画素電極層１１０とで保持容量が形成される。
また、このフォトリソグラフィ工程において、第１の端子１２１及び第２の端子１２２上をレジストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１と直接接続された接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２９は、ソース配線の入力端子として機能する接続用の端子電極である。
次いで、レジストマスクを除去する。この段階での断面図を図３（Ｃ）に示す。なお、この段階での平面図が図７に相当する。
また、図８（Ａ１）、図８（Ａ２）は、この段階でのゲート配線端子部の断面図及び平面図をそれぞれ図示している。図８（Ａ１）は図８（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図８（Ａ１）において、保護絶縁層１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図８（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり直接接して導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁層１５４に設けられたコンタクトホールを介して直接接して導通させている。
また、図８（Ｂ１）、及び図８（Ｂ２）は、ソース配線端子部の断面図及び平面図をそれぞれ図示している。また、図８（Ｂ１）は図８（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図８（Ｂ１）において、保護絶縁層１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図８（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁層１５４のコンタクトホールを介して透明導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうしてボトムゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０を有する画素部、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
また、本実施の形態は、図７の画素構成に限定されず、図７とは異なる平面図の例を図９に示す。図９では容量配線を設けず、画素電極層と隣り合う画素のゲート配線と保護絶縁層及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第３の端子は省略することができる。なお、図９において、図７と同じ部分には同じ符号を用いて説明する。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周波数を通常の１．５倍以上、好ましくは２倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
本実施の形態で得られるｎチャネル型のトランジスタは、酸化物半導体層をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
以上のように、酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物半導体層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するように薄膜トランジスタを形成することによって、該薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、オフ電流を低減することもできる。
該薄膜トランジスタを表示装置の画素部及び駆動回路部に用いることによって、電気特性が高く信頼性のよい表示装置を提供することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態３）
本実施の形態では、実施の形態１で示した薄膜トランジスタとは異なる形状の薄膜トランジスタについて図１０を用いて説明する。
本実施の形態のボトムゲート構造の薄膜トランジスタを図１０に示す。図１０に示す薄膜トランジスタには、基板１００上にゲート電極層１０１が設けられ、ゲート電極層１０１上にゲート絶縁層１０２が設けられ、ゲート絶縁層１０２上に酸化物半導体層１０６が設けられ、酸化物半導体層１０６上に絶縁性酸化物を含む酸化物半導体層１０３が設けられ、絶縁性酸化物を含む酸化物半導体層１０３上にバッファ層３０１ａ、３０１ｂが設けられ、バッファ層３０１ａ、３０１ｂ上にソース電極層又はドレイン電極層１０５ａ、１０５ｂが設けられている。つまり、図１０に示す薄膜トランジスタは、実施の形態１において、図１で示した薄膜トランジスタの絶縁性酸化物を含む酸化物半導体層１０３とソース電極層又はドレイン電極層１０５ａ、１０５ｂとの間にバッファ層３０１ａ、３０１ｂを設けた薄膜トランジスタである。
ソース領域又はドレイン領域として機能するバッファ層３０１ａ、３０１ｂとしては、酸化物半導体層１０６と同様に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系またはＺｎ−Ｏ系の酸化物半導体からなる非単結晶膜を用いて形成するのが好ましい。また、ソース領域又はドレイン領域として機能するバッファ層３０１ａ、３０１ｂとしては、窒素を含ませたＩｎ−Ｇａ−Ｚｎ−Ｏ系、窒素を含ませたＧａ−Ｚｎ−Ｏ系、窒素を含ませたＺｎ−Ｏ−Ｎ系または窒素を含ませたＳｎ−Ｚｎ−Ｏ−Ｎ系の酸化物半導体からなる非単結晶膜を用いてもよい。本実施の形態では、バッファ層３０１ａ、３０１ｂとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる非単結晶膜を用いる。ただし、バッファ層３０１ａ、３０１ｂはｎ型の導電型を有し、その導電率は、絶縁性酸化物を含む酸化物半導体層１０３の導電率より高くなるようにする。また、バッファ層３０１ａ、３０１ｂは、少なくともアモルファス成分を含んでいるものとし、非晶質構造の中に結晶粒（ナノクリスタル）を含む場合もある。結晶粒（ナノクリスタル）は直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。
バッファ層３０１ａ、３０１ｂに用いる酸化物半導体膜は、スパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。このとき、アルゴンなどの希ガスの流量の比率を酸素ガスの流量の比率より大きくして成膜する、または、酸素ガスを用いず、アルゴンなどの希ガスのみの雰囲気下で成膜することによって、酸化物半導体層１０６の導電率を向上させることができる。具体的な条件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ：Ｏ２＝５０：１（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。
バッファ層３０１ａ、３０１ｂに用いる酸化物半導体膜の膜厚は、５ｎｍ乃至２０ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとならない。
以上のように、バッファ層３０１ａ、３０１ｂを設けることにより、酸化物半導体層と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとの間で、ショットキー接合よりも熱的安定性を向上させることができ、薄膜トランジスタの動作特性を安定させることができる。また、導電性がよいので高いドレイン電圧でも良好な移動度を保持することができる。
なお、本実施の形態の薄膜トランジスタのバッファ層３０１ａ、３０１ｂ以外の構造と材料については、実施の形態１を参照されたい。
本実施の形態の薄膜トランジスタの作製工程は、実施の形態２で示した薄膜トランジスタの作製工程とほぼ同様である。まず、実施の形態２で示した方法で、絶縁性酸化物を含む酸化物半導体層１０３を形成するための酸化物半導体膜まで成膜し、連続してバッファ層３０１ａ、３０１ｂを形成するための酸化物半導体膜を、上記の方法を用いてスパッタ成膜する。次に、フォトリソグラフィ工程によって、絶縁性酸化物を含む酸化物半導体層１１１及び酸化物半導体層１０６と同様に、バッファ層３０１ａ、３０１ｂを形成するための酸化物半導体膜を島状にエッチングし、酸化物半導体膜３０２を形成する（図１１（Ａ）参照）。それから、実施の形態２で示した方法で、導電膜１１２の成膜まで行う（図１１（Ｂ）参照）。次に、フォトリソグラフィ工程によって、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ、絶縁性酸化物を含む酸化物半導体層１０３と同様に、酸化物半導体膜３０２をエッチングして、バッファ層３０１ａ、３０１ｂを形成する（図１１（Ｃ）参照）。以降の工程は実施の形態２と同様である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態４）
本実施の形態では、実施の形態１で示したボトムゲート型薄膜トランジスタを２つ用いてインバータ回路について図３４を用いて説明する。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。この画素部に配置するエンハンスメント型トランジスタは、酸化物半導体を用いている。
駆動回路のインバータ回路の断面構造を図３４（Ａ）に示す。なお、図３４（Ａ）では、第１の薄膜トランジスタ４３０ａ及び第２の薄膜トランジスタ４３０ｂとして図３０に示す構造の逆スタガ型薄膜トランジスタを用いている。しかし、本実施の形態で示すインバータ回路に用いることができる薄膜トランジスタは、この構造に限られるものではない。
図３４（Ａ）に示す第１の薄膜トランジスタ４３０ａは、基板４００上に第１のゲート電極層４０１ａが設けられ、第１のゲート電極層４０１ａ上にゲート絶縁層４０２が設けられ、ゲート絶縁層４０２上に第１の酸化物半導体層４０６ａが設けられ、第１の酸化物半導体層４０６ａ上に第１の絶縁性酸化物を含む酸化物半導体層４０３ａが設けられ、第１の絶縁性酸化物を含む酸化物半導体層４０３ａ上に第１配線４０５ａ及び第２配線４０５ｂが設けられている。同様に、第２の薄膜トランジスタ４３０ｂも、基板４００上に第２のゲート電極層４０１ｂが設けられ、第２のゲート電極層４０１ｂ上にゲート絶縁層４０２が設けられ、ゲート絶縁層４０２上に第２の酸化物半導体層４０６ｂが設けられ、第２の酸化物半導体層４０６ｂ上に第２の絶縁性酸化物を含む酸化物半導体層４０３ｂが設けられ第２の絶縁性酸化物を含む酸化物半導体層４０３ｂ上に第２配線４０５ｂ及び第３配線４０５ｃが設けられている。ここで、第２配線４０５ｂは、ゲート絶縁層４０２に形成されたコンタクトホール４０４を介して第２のゲート電極層４０１ｂと直接接続する。なお、各部の構造や材料は先の実施の形態に示す薄膜トランジスタを参照にされたい。
第１配線４０５ａは、接地電位の電源線（接地電源線）である。この接地電位の電源線は、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。第３配線４０５ｃは、正の電圧ＶＤＤが印加される電源線（正電源線）である。
図３４（Ａ）に示すように、第１の絶縁性酸化物を含む酸化物半導体層４０３ａと第２の絶縁性酸化物を含む酸化物半導体層４０３ｂの両方に電気的に接続する第２配線４０５ｂは、ゲート絶縁層４０２に形成されたコンタクトホール４０４を介して第２の薄膜トランジスタ４３０ｂの第２のゲート電極層４０１ｂと直接接続する。直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。第２のゲート電極層４０１ｂと第２配線４０５ｂを他の導電膜、例えば透明導電膜を介して接続する場合に比べて、コンタクトホールの数の低減、コンタクトホールの数の低減による駆動回路の占有面積の縮小を図ることができる。
また、駆動回路のインバータ回路の上面図を図３４（Ｃ）に示す。図３４（Ｃ）において、鎖線Ｚ１−Ｚ２で切断した断面が図３４（Ａ）に相当する。
また、ＥＤＭＯＳ回路の等価回路を図３４（Ｂ）に示す。図３４（Ａ）及び図３４（Ｃ）示す回路接続は、図３４（Ｂ）に相当し、第１の薄膜トランジスタ４３０ａをエンハンスメント型のｎチャネル型トランジスタとし、第２の薄膜トランジスタ４３０ｂをデプレッション型のｎチャネル型トランジスタとする例である。
同一基板上にエンハンスメント型のｎチャネル型トランジスタとデプレッション型のｎチャネル型トランジスタとを作製する方法は、例えば、第１の絶縁性酸化物を含む酸化物半導体層４０３ａ及び第１の酸化物半導体層４０６ａと、第２の絶縁性酸化物を含む酸化物半導体層４０３ｂ及び第２の酸化物半導体層４０６ｂとを異なる材料や異なる成膜条件を用いて作製する。また、酸化物半導体層の上下にゲート電極を設けてしきい値制御を行い、一方のＴＦＴがノーマリーオンとなるようにゲート電極に電圧をかけ、もう一方のＴＦＴがノーマリーオフとなるようにしてＥＤＭＯＳ回路を構成してもよい。
また、ＥＤＭＯＳ回路だけではなく、第１の薄膜トランジスタ４３０ａ及び第２の薄膜トランジスタ４３０ｂをエンハンスメント型のｎチャネル型トランジスタとすることで、ＥＥＭＯＳ回路を作製することもできる。その場合、第２配線４０５ｂと第２のゲート電極層４０１ｂを接続する代わりに第３配線４０５ｃと第２のゲート電極層４０１ｂを接続する。
本実施の形態で用いる薄膜トランジスタは、酸化物半導体層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物半導体層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するように薄膜トランジスタを形成することによって、該薄膜トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、オフ電流を低減することもできる。よって、本実施の形態に示すインバータ回路の回路特性を向上させることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態５）
本実施の形態では、半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態２に従って形成する。また、実施の形態１乃至実施の形態３に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１４（Ａ）に示す。図１４（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応してマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか一）と接続される。
また、実施の形態１乃至実施の形態３に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１５を用いて説明する。
図１５に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、３つの信号線（信号線Ｓｍ−２、信号線Ｓｍ−１、信号線Ｓｍ（ｍ＝３Ｍ））に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊ（ｊ＝３Ｊ）に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。
なお、ドライバＩＣ５６０１は、単結晶半導体を用いて形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。又は画素部と同一の基板上に貼り合わせなどによって、単結晶半導体層を設け、ドライバＩＣ５６０１を形成してもよい。
次に、図１５に示した信号線駆動回路の動作について、図１６のタイミングチャートを参照して説明する。なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図１５の信号線駆動回路は、他の行の走査線が選択されている場合でも図１６と同様の動作をする。
なお、図１６のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊに接続される場合について示している。
なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−２に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ―１に入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−２、Ｄａｔａ＿ｊ―１、Ｄａｔａ＿ｊとする。
図１６に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
以上のことから、図１５の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図１５の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図１５の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
なお、図１５のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。
別の例として、図１７のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分割してもよい。さらに、図１７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１７に示すように、プリチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊに入力される。第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
以上のことから、図１７のタイミングチャートを適用した図１５の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１７において、図１６と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１８及び図１９を用いて説明する。
図１８にシフトレジスタの回路構成を示す。図１８に示すシフトレジスタは、フリップフロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
図１８のシフトレジスタの接続関係について説明する。１段目のフリップフロップ５７０１＿１は、第１の配線５７１１、第２の配線５７１２、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿１、及び第７の配線５７１７＿２と接続される。また、２段目のフリップフロップ５７０１＿２は、第３の配線５７１３、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿１、第７の配線５７１７＿２及び第７の配線５７１７＿３と接続される。
同様に、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、第２の配線５７１２又は第３の配線５７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｉ−１、第７の配線５７１７＿ｉ、及び第７の配線５７１７＿ｉ＋１と接続される。ここで、ｉが奇数の場合には、ｉ段目のフリップフロップ５７０１＿ｉは第２の配線５７１２と接続され、ｉが偶数である場合には、ｉ段目のフリップフロップ５７０１＿ｉは第３の配線５７１３と接続されることになる。
また、ｎ段目のフリップフロップ５７０１＿ｎは、第２の配線５７１２又は第３の配線５７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｎ−１、第７の配線５７１７＿ｎ、及び第６の配線５７１６と接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
次に、図１８に示すフリップフロップの詳細について、図１９を用いて説明する。図１９に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
また、図１９に示すフリップフロップは、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３、第４の配線５５０４、第５の配線５５０５、及び第６の配線５５０６を有する。
ここでは全ての薄膜トランジスタは、エンハンスメント型のｎチャネル型トランジスタとする例を示すが、特に限定されず、例えば、デプレッション型のｎチャネル型トランジスタを用いても駆動回路を駆動させることもできる。
次に、図１９に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の薄膜トランジスタ５５７２の第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。
第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。
ｉ段目のフリップフロップ５７０１＿ｉにおいて、図１９中の第１の配線５５０１と、図１８中の第７の配線５７１７＿ｉ−１が接続される。また、図１９中の第２の配線５５０２と、図１８中の第７の配線５７１７＿ｉ＋１が接続される。また、図１９中の第３の配線５５０３と、第７の配線５７１７＿ｉが接続される。さらに、図１９中の第６の配線５５０６と、第５の配線５７１５が接続される。
ｉが奇数の場合、図１９中の第４の配線５５０４は、図１８中の第２の配線５７１２と接続され、ｉが偶数の場合、図１８中の第３の配線５７１３と接続される。また、図１９中の第５の配線５５０５と、図１８中の第４の配線５７１４が接続される。
ただし、１段目のフリップフロップ５７０１＿１において、図１９中の第１の配線５５０１は図１８中の第１の配線５７１１に接続される。また、ｎ段目のフリップフロップ５７０１＿ｎにおいて、図１９中の第２の配線５５０２は図１８中の第６の配線５７１６に接続される。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態３に示すｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態３に示すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の形態１乃至実施の形態３に示すｎチャネル型ＴＦＴはＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜に代表される酸化物半導体層を用いることで、寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、実施の形態１乃至実施の形態３に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することができる。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１４（Ｂ）に示す。
図１４（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。
図１４（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
なお、図１４（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態３に示すｎチャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態３の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
以上により、半導体装置として信頼性の高い表示装置を作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態６）
実施の形態１乃至実施の形態３に示す薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、実施の形態１乃至実施の形態３に示す薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図２２を用いて説明する。図２２（Ａ１）（Ａ２）は、第１の基板４００１上に形成された実施の形態１乃至実施の形態３で示したＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を代表とする酸化物半導体層を用いる信頼性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２２（Ｂ）は、図２２（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２２（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２２（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２２（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至実施の形態３に示す、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を代表とする酸化物半導体層を用いる信頼性の高い薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、実施の形態１乃至実施の形態３で得られた薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保護膜として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。
さらに、絶縁層４０２０の二層目として、スパッタ法を用いて窒化シリコン膜を形成する。保護膜として窒化シリコン膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃〜４００℃）を行ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはアリール基のうち少なくとも１種を有していてもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベークする工程で同時に、酸化物半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図２２においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図２３は、実施の形態１乃至実施の形態３に示すＴＦＴを適用して作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図２３は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態３に示す薄膜トランジスタを適用した半導体装置として電子ペーパーの例を示す。
図１３は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１乃至実施の形態３で示す薄膜トランジスタを適用することができる。
図１３の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０と基板５９６との間に封止される薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１３参照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。実施の形態１乃至実施の形態３に示すいずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上により、半導体装置として信頼性の高い電子ペーパーを作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態３に示す薄膜トランジスタを適用した半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図２０は、本発明の一態様を適用した半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは、実施の形態１乃至実施の形態３で示した、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を代表とする酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを、１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図２０と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、順方向しきい値電圧よりも大きい。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図２０に示す画素構成は、これに限定されない。例えば、図２０に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図２１を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２１（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の形態１乃至実施の形態３で示す薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を代表とする酸化物半導体層を用いる信頼性の高い薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一態様に係る画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２１（Ａ）を用いて説明する。
図２１（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２１（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２１（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２１（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２１（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２１（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２１（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２１（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２１（Ｃ）を用いて説明する。図２１（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２１（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２１（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２１（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図２１に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
次に、実施の形態１乃至実施の形態３に示す薄膜トランジスタを適用した半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２４を用いて説明する。図２４（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図２４（Ｂ）は、図２４（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２４（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至実施の形態３に示す、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を代表とする酸化物半導体層を用いる信頼性の高い薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する、第２の基板４５０６は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材４５０７として窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２４の構成に限定されない。
以上により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態９）
実施の形態１乃至実施の形態３に示す薄膜トランジスタを適用した半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２５、図２６に示す。
図２５（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図２５（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成としてもよい。
また、図２６は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２６では表示部２７０５）に文章を表示し、左側の表示部（図２６では表示部２７０７）に画像を表示することができる。
また、図２６では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態１０）
実施の形態１乃至実施の形態３に示す薄膜トランジスタを用いた半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２７（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２７（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２８（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２８（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２８（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２８（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図２８（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図２９（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。
図２９（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２９（Ｂ）も携帯電話機の一例である。図２９（Ｂ）の携帯電話機は、筐体９４１１に、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能である。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 絶縁性酸化物を含む酸化物半導体層
１０４ チャネル保護層
１０５ａ ソース電極層又はドレイン電極層
１０５ｂ ソース電極層又はドレイン電極層
１０６ 酸化物半導体層
１０７ 保護絶縁層
１０８ 容量配線
１１０ 画素電極層
１１１ 絶縁性酸化物を含む酸化物半導体層
１１２ 導電膜
１１５ 導電層
１２０ 接続電極
１２１ 端子
１２２ 端子
１２３ 接続電極
１２４ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１３１ レジストマスク
１３２ レジストマスク
１４３ 絶縁性酸化物を含む酸化物半導体層
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁層
１５５ 透明導電膜
１５６ 電極
１７０ 薄膜トランジスタ
２０１ ゲート電極層
２１０ 空洞
２２３ 絶縁性酸化物を含む酸化物半導体層
２２６ 酸化物半導体層
２３３ａ 絶縁性酸化物を含む酸化物半導体層
２３３ｂ 絶縁性酸化物を含む酸化物半導体層
３０１ａ バッファ層
３０２ 酸化物半導体膜
４００ 基板
４０１ａ 第１のゲート電極層
４０１ｂ 第２のゲート電極層
４０２ ゲート絶縁層
４０３ａ 第１の絶縁性酸化物を含む酸化物半導体層
４０３ｂ 第２の絶縁性酸化物を含む酸化物半導体層
４０４ コンタクトホール
４０５ａ 第１配線
４０５ｂ 第２配線
４０５ｃ 第３配線
４０６ａ 第１の酸化物半導体層
４０６ｂ 第２の酸化物半導体層
４３０ａ 第１の薄膜トランジスタ
４３０ｂ 第２の薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６０１ ゲート電極層
６０２ ゲート絶縁層
６０５ａ ソース電極層又はドレイン電極層
６０６ 酸化物半導体層
６１３ 絶縁性酸化物を含む酸化物半導体層
６１６ 酸化物半導体層
６２３ 絶縁性酸化物を含む酸化物半導体層
６２６ 酸化物半導体層
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 第１の薄膜トランジスタ
５５７２ 第２の薄膜トランジスタ
５５７３ 第３の薄膜トランジスタ
５５７４ 第４の薄膜トランジスタ
５５７５ 第５の薄膜トランジスタ
５５７６ 第６の薄膜トランジスタ
５５７７ 第７の薄膜トランジスタ
５５７８ 第８の薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 第１の薄膜トランジスタ
５６０３ｂ 第２の薄膜トランジスタ
５６０３ｃ 第３の薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (18)

  1. ゲート電極層と、前記ゲート電極層上にゲート絶縁層と、前記ゲート絶縁層上に酸化物半導体層と、前記酸化物半導体層上に絶縁性酸化物を含む酸化物半導体層と、前記絶縁性酸化物を含む酸化物半導体層上にソース電極層及びドレイン電極層とを有し、
    前記酸化物半導体層上の絶縁性酸化物を含む酸化物半導体層は、アモルファス構造であり、
    前記絶縁性酸化物を含む酸化物半導体層と前記ソース電極層及び前記ドレイン電極層とは電気的に接続することを特徴とする半導体装置。
  2. ゲート電極層と、前記ゲート電極層上にゲート絶縁層と、前記ゲート絶縁層上に酸化物半導体層と、前記酸化物半導体層上に絶縁性酸化物を含む酸化物半導体層と、前記絶縁性酸化物を含む酸化物半導体層上にｎ型の導電型を有するバッファ層と、前記バッファ層上にソース電極層及びドレイン電極層とを有し、
    前記酸化物半導体層上の絶縁性酸化物を含む酸化物半導体層は、アモルファス構造であり、
    前記バッファ層の導電率は、前記酸化物半導体層の導電率より高く、
    前記絶縁性酸化物を含む酸化物半導体層と前記ソース電極層及び前記ドレイン電極層とは前記バッファ層を介して電気的に接続することを特徴とする半導体装置。
  3. 請求項２において、
    前記バッファ層は、酸化物半導体からなる非単結晶膜を用いることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記絶縁性酸化物は、酸化シリコンであることを特徴とする半導体装置。
  5. 請求項４において、
    前記絶縁性酸化物を含む酸化物半導体層は、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下含ませたターゲットを用いたスパッタ法により形成されることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記酸化物半導体層、及び前記絶縁性酸化物を含む酸化物半導体層は、インジウム、スズまたは亜鉛のうち少なくとも一つを含むことを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記酸化物半導体層は、前記ソース電極層と前記ドレイン電極層の間に、前記ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚の薄い領域を有することを特徴とする半導体装置。
  8. 請求項１乃至請求項６のいずれか一項において、
    前記ソース電極層と前記ドレイン電極層の間の前記絶縁性酸化物を含む酸化物半導体層がエッチングされ、
    前記酸化物半導体層が露出されていることを特徴とする半導体装置。
  9. 請求項１乃至請求項６のいずれか一項において、
    前記酸化物半導体層の上に無機材料からなるチャネル保護層を有することを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一項において、
    前記ゲート電極層のチャネル方向の幅が前記絶縁性酸化物を含む酸化物半導体層及び前記酸化物半導体層のチャネル方向の幅より広いことを特徴とする半導体装置。
  11. 請求項１乃至請求項１０のいずれか一項において、
    前記絶縁性酸化物を含む酸化物半導体層の端部の下に空洞が形成されていることを特徴とする半導体装置。
  12. 請求項１乃至請求項１０のいずれか一項において、
    前記酸化物半導体層の端部が前記絶縁性酸化物を含む酸化物半導体層によって覆われていることを特徴とする半導体装置。
  13. 基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、第１の酸化物半導体膜をスパッタ法によって成膜し、
    前記第１の酸化物半導体膜上に、ＳｉＯ２を含ませたターゲットを用いたスパッタ法によって酸化シリコンを含む第２の酸化物半導体膜を成膜し、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜をエッチングして酸化物半導体層と島状の前記第２の酸化物半導体膜を形成し、
    島状の前記第２の酸化物半導体膜の上に導電層を成膜し、
    前記島状の第２の酸化物半導体膜と前記導電層をエッチングして絶縁性酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層を形成し、
    前記ＳｉＯ２を含ませたターゲットは、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下含むことを特徴とする半導体装置の作製方法。
  14. 請求項１３において、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜をウェットエッチングすることで、
    前記第１の酸化物半導体膜をサイドエッチングし、
    前記絶縁性酸化物を含む酸化物半導体層の端部の下に空洞を形成することを特徴とする半導体装置の作製方法。
  15. 基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、第１の酸化物半導体膜をスパッタ法によって成膜し、
    前記第１の酸化物半導体膜をエッチングして酸化物半導体層を形成し、
    前記酸化物半導体層上に、ＳｉＯ２を含ませたターゲットを用いたスパッタ法によって酸化シリコンを含む第２の酸化物半導体膜を成膜し、
    前記第２の酸化物半導体膜をエッチングして、前記酸化物半導体層を覆うように島状の前記第２の酸化物半導体膜を形成し、
    島状の前記第２の酸化物半導体膜の上に導電層を成膜し、
    前記島状の第２の酸化物半導体膜と前記導電層をエッチングして絶縁性酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層を形成し、
    前記ＳｉＯ２を含ませたターゲットは、ＳｉＯ２を０．１重量パーセント以上３０重量パーセント以下含むことを特徴とする半導体装置の作製方法。
  16. 請求項１３乃至請求項１５のいずれか一項において、
    前記ＳｉＯ２を含ませたターゲットは、ＳｉＯ２を１重量パーセント以上１０重量パーセント以下含むことを特徴とする半導体装置の作製方法。
  17. 請求項１３乃至請求項１６のいずれか一項において、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜が、インジウム、スズまたは亜鉛のうち少なくとも一つを含むことを特徴とする半導体装置の作製方法。
  18. 請求項１３乃至請求項１７のいずれか一項において、
    前記酸化物半導体層における前記ソース電極層と前記ドレイン電極層の間の領域に、前記ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚の薄い領域を設けることを特徴とする半導体装置の作製方法。
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