KR20140002496A - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 사용한 트랜지스터에 높은 전계 효과 이동도를 부여한다. 또한, 상기 트랜지스터를 사용한 신뢰성이 높은 반도체 장치를 제공한다.
게이트 전극층 위에 게이트 절연층을 개재하여 산화물 반도체층이 적층된 구조를 갖는 트랜지스터에서, 트랜지스터의 전류 경로(채널)로서 기능하고, n형 불순물을 함유하는 산화물 반도체층을 끼우고 상기 산화물 반도체층보다 도전율이 낮은 산화물 반도체층을 포함하는 구성으로 한다. 또한, 상기 채널로서 기능하는 산화물 반도체층에서 게이트 절연층 측의 n형 불순물 농도를 백 채널 측의 불순물 농도보다 고농도로 한다. 상기 구성으로 함으로써 채널을 산화물 반도체 적층에 접하는 절연층의 계면으로부터 떨어지게 하여 매립 채널을 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서 등에 기재되는 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 화상 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 기재되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 비특허문헌 1에는 산화물 반도체를 적층시킨 구조를 포함하는 트랜지스터가 기재되어 있다. 하지만 비특허문헌 1에 기재된 구성은 채널로서 기능하는 산화물 반도체가 산화 실리콘막과 접하기 때문에 산화 실리콘막의 구성 원소인 실리콘이 불순물로서 채널에 혼입될 우려가 있다. 채널에 혼입된 불순물은 트랜지스터의 전기 특성을 저하시키는 원인이 된다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
Arokia Nathan et al., "Amorphous Oxide TFTs: Progress and Issues", SID 2012 Digest p. 1-4
산화물 반도체를 사용한 트랜지스터는 산화물 반도체층과 상기 산화물 반도체층에 접하는 절연층과의 계면 상태에 따라 전기 특성이 좌우된다.
예를 들어, 산화물 반도체층과 상기 산화물 반도체층에 접하는 절연층과의 계면에서의 캐리어의 계면 산란은 트랜지스터의 전계 효과 이동도를 저하시키는 원인이 된다. 또한, 상기 계면에 트랩 준위(계면 준위라고도 함)가 존재하면 트랜지스터의 전기 특성(예를 들어, 문턱 전압, 서브스레시홀드(subthreshold) 계수(S값), 또는 전계 효과 이동도)의 변동 원인이 된다.
그래서 본 발명의 일 형태는 산화물 반도체를 사용한 반도체 장치에 높은 전계 효과 이동도를 부여하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 산화물 반도체를 사용한 반도체 장치에서 전기 특성의 변동을 억제하고 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 게이트 전극층 위에 게이트 절연층을 개재(介在)하여 산화물 반도체층이 적층된 구조를 갖는 트랜지스터에서, 트랜지스터의 전류 경로(채널)로서 기능하는 산화물 반도체층을 끼워 상기 산화물 반도체층보다 캐리어 밀도가 낮고 채널과 절연층의 계면 안정화를 위한 버퍼층으로서 기능하는 산화물 반도체층을 포함하는 구성으로 한다. 상기 구성으로 함으로써 채널을 산화물 반도체 적층과 접하는 절연층의 계면으로부터 떨어지게 하여 매립 채널을 형성할 수 있다. 또한 채널로서 기능하는 산화물 반도체층은 n형의 도전성을 부여하는 불순물(n형 불순물이라고도 표기함)을 함유하고 상기 n형 불순물의 농도는 막 두께 방향으로 농도 차이를 갖는다. 채널로서 기능하는 산화물 반도체층 중 게이트 절연층 측(단순히 채널 측이라고도 표기함)의 영역은 백 채널 측의 영역보다 n형 불순물을 고농도로 함유한다. 이로써 트랜지스터의 온 특성(예를 들어, 온 전류, 전계 효과 이동도)의 향상을 도모하면서 오프 전류를 제어할 수 있다. 더 구체적으로는 예를 들어, 이하의 구성으로 할 수 있다.
본 발명의 일 형태는 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층을 개재하여 게이트 전극층과 중첩되고 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층의 적층 구조를 포함하는 산화물 반도체 적층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 제 2 산화물 반도체층은 n형 불순물을 함유하고 또 제 2 산화물 반도체층에서 제 1 산화물 반도체층과 접하는 영역은 제 2 산화물 반도체층에서 제 3 산화물 반도체층과 접하는 영역보다 n형 불순물을 고농도로 함유하는 반도체 장치다.
또한 본 발명의 일 형태는 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층을 개재하여 게이트 전극층과 중첩되고 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층의 적층 구조를 포함하는 산화물 반도체 적층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 제 2 산화물 반도체층은 n형 불순물을 함유하고 또 제 2 산화물 반도체층에서 제 1 산화물 반도체층과 접하는 영역은 제 2 산화물 반도체층에서 제 3 산화물 반도체층과 접하는 영역보다 n형 불순물을 고농도로 함유하고, 제 1 산화물 반도체층 내지 제 3 산화물 반도체층을 구성하는 금속 원소 중 적어도 하나는 동일한 금속 원소인 반도체 장치다.
상술한 반도체 장치에서 제 1 산화물 반도체층의 막 두께는 제 2 산화물 반도체층의 막 두께보다 작고, 제 3 산화물 반도체층의 막 두께는 제 2 산화물 반도체층의 막 두께 이상인 것이 바람직하다.
또한, 상술한 반도체 장치에서 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 i형 산화물 반도체층인 것이 바람직하다.
또한 상술한 반도체 장치에서 제 3 산화물 반도체층은 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 덮도록 형성되는 것이 바람직하다.
본 발명의 일 형태에 따른 구성의 효과를 도 1을 사용하여 이하에 설명한다. 도 1은 산화물 반도체 적층의 에너지 밴드 구조의 일례이고 전도대 하단(Ec)과 페르미 준위(Ef)의 관계를 도시하였다.
본 발명의 일 형태에 따른 트랜지스터는 게이트 절연층(도 1에서는 질화 실리콘층(SiNx)과 산화 실리콘층(SiOx)의 적층 구조)과 접하는 제 1 산화물 반도체층(S1)과, 제 1 산화물 반도체층(S1) 위에 접하는 제 2 산화물 반도체층(S2)과, 제 2 산화물 반도체층(S2) 위에 접하는 제 3 산화물 반도체층(S3)을 포함하는 산화물 반도체 적층을 갖는다.
산화물 반도체 적층에서 제 1 산화물 반도체층(S1)과 제 3 산화물 반도체층(S3)에 끼운 제 2 산화물 반도체층(S2)은 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)보다 높은 도전율(σ)을 갖고 채널로서 기능한다. 제 2 산화물 반도체층(S2)은 n형 불순물을 함유하는 산화물 반도체층이고 막 두께 방향으로 n형 불순물의 농도 차이를 갖는다. 도 1에서 제 2 산화물 반도체층(S2)은 제 1 산화물 반도체층(S1)과 접하고 n형 불순물을 고농도로 함유하는 제 1 영역(S21)과 제 3 산화물 반도체층(S3)과 접하고 제 1 영역(S21)보다 n형 불순물 농도가 낮은 제 2 영역(S22)을 포함한다. 예를 들어, 제 1 영역(S21)을 n+형의 도전성을 갖는 영역으로 하는 경우, 제 2 영역(S22)을 n-형의 도전성을 갖는 영역으로 한다. 또는 제 1 영역(S21)을 n-형의 도전성을 갖는 영역으로 하고 제 2 영역(S22)을 i형 도전성을 갖는 영역으로 하여도 좋다.
n형 불순물을 함유하는 제 2 산화물 반도체층(S2)은 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)보다 캐리어 밀도가 높고 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)에 비하여 페르미 준위(Ef)가 전도대 하단(Ec)에 가까운 위치에 있다. 또한, 도 1에서 제 2 산화물 반도체층(S2)은 제 1 영역(S21)과 제 2 영역(S22)을 포함하고 제 1 영역(S21)은 제 2 영역(S22)보다 n형 불순물을 고농도로 함유한다. 따라서 제 1 영역(S21)은 제 2 영역(S22)에 비하여 페르미 준위(Ef)가 전도대 하단(Ec)에 가까운 위치에 있다.
제 2 산화물 반도체층(S2)에서 게이트 절연층 측의 제 1 영역(S21)에 포함되는 n형 불순물을 고농도로 함으로써 채널의 도전율이 향상되기 때문에 트랜지스터에 높은 온 전류 특성을 부여할 수 있다. 또한, 상기 제 1 영역(S21)의 백 채널 측에 제 1 영역(S21)보다 함유되는 n형 불순물 농도가 낮은 제 2 영역(S22)을 형성함으로써 트랜지스터의 오프 전류를 더 제어할 수 있게 되어 양호한 트랜지스터 특성을 얻을 수 있다.
제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)은 제 2 산화물 반도체층(S2)을 끼워 전도대 하단이 오목 형상을 갖는 에너지 밴드도를 구성하도록 재료, 조성, 결정 상태 등을 적절히 선택한다. 예를 들어, 제 2 산화물 반도체층(S2)을 구성하는 금속 산화물보다 도전율이 작은 금속 산화물을 사용하여 제 1 산화물 반도체층(S1) 및/또는 제 3 산화물 반도체층(S3)을 형성한다. 또는 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)으로서 n형 불순물 농도가 제 2 산화물 반도체층(S2)(더 구체적으로는 제 2 영역(S22))보다 낮은 산화물 반도체층을 적용함으로써 전도대 하단의 에너지 차이를 형성하여도 좋고 i형(진성) 또는 실질적으로 i형의 산화물 반도체층을 적용하는 것이 바람직하다.
도 1에 도시된 바와 같이 n형 불순물을 함유하는 제 2 산화물 반도체층(S2)을 끼우도록 상기 불순물 농도가 제 2 산화물 반도체층(S2)보다 낮은 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)을 형성함으로써 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)의 전도대 하단의 에너지 레벨보다 제 2 산화물 반도체층(S2)의 전도대 하단의 에너지 레벨이 낮게 되고 전도대 하단에 에너지 차이가 생긴다. 이로써 캐리어가 산화물 반도체 적층과 접하는 절연층(도 1에서는 산화 실리콘층(SiOx))으로부터 떨어진 영역을 흐르는 구조(소위 매립 채널)로 할 수 있다. 제 2 산화물 반도체층(S2)을 매립 채널로 함으로써 캐리어의 계면 산란이 저감되고 높은 전계 효과 이동도를 구현할 수 있다.
또한, 산화물 반도체 적층의 위층 또는 아래층에 접하는 절연층과 채널과의 계면을 안정화시킬 수 있고 채널 측의 계면 및 백 채널 측의 계면에 형성될 수 있는 트랩 준위의 영향을 저감할 수 있다. 채널 측의 계면에서 트랩 준위의 영향을 저감함으로써 트랜지스터의 열화, 특히 광부(負)바이어스 열화 등의 광 열화를 방지하고 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 백 채널 측의 계면에서의 트랩 준위의 영향을 저감함으로써 트랜지스터의 문턱 전압을 제어할 수 있다.
n형 불순물을 함유하는 제 2 산화물 반도체층(S2)은 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)보다 도전율(σ)이 높다. 따라서 제 2 산화물 반도체층(S2)을 채널로 하는 트랜지스터는 높은 전계 효과 이동도를 구현할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터에 포함되는 산화물 반도체 적층은 n형 불순물을 함유하고 채널로서 기능하는 제 2 산화물 반도체층(S2)을 끼우도록 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3)으로 전도대 하단에 에너지 차이가 형성되면 좋다. 따라서 제 2 산화물 반도체층(S2)의 전도대 하단의 에너지 레벨이 제 1 산화물 반도체층(S1) 및 제 3 산화물 반도체층(S3) 각각의 전도대 하단의 에너지 레벨보다 낮고 전도대 하단이 오목 형상을 갖는 에너지 밴드도를 구성하는 한에서 도 1에 도시된 구성에 한정되지 않는다.
또한, 제 1 산화물 반도체층(S1)과 제 2 산화물 반도체층(S2) 사이 또는 제 3 산화물 반도체층(S3)과 제 2 산화물 반도체층(S2) 사이에 생기는 전도대 하단의 에너지 차이(빌트인 퍼텐셜(built-in potential))는 0.05eV 이상인 것이 바람직하고 0.1eV 이상이면 더 바람직하다.
제 2 산화물 반도체층(S2)에 포함되는 n형 불순물로서는 붕소, 질소, 인 등을 들 수 있다. 불순물을 도입하여 제 2 산화물 반도체층(S2)을 n형화시키는 수단으로서는 예를 들어, 제 2 산화물 반도체층(S2)을 형성할 때에 질소 또는 일산화 이질소를 포함하는 혼합 분위기에서 스퍼터링법으로 형성하면 좋다. 또는, 붕소 또는 인을 미량으로 함유하는 스퍼터링 타깃을 사용하여 n형 불순물을 포함하는 제 2 산화물 반도체층(S2)을 형성하여도 좋다.
제 2 산화물 반도체층(S2)에 포함되는 n형 불순물의 농도에 농도 차이(농도 구배(勾配))를 갖게 하기 위해서는 예를 들어, 붕소 또는 인을 함유하는 제 1 스퍼터링 타깃을 사용하여 제 1 영역(S21)을 형성한 후에 제 1 스퍼터링 타깃보다 함유하는 붕소 또는 인의 농도가 낮은 제 2 스퍼터링 타깃을 사용하여 제 2 영역(S22)을 형성함으로써 막 두께 방향으로 n형 불순물이 농도 차이를 갖는 제 2 산화물 반도체층(S2)을 형성할 수 있다. 또한, 붕소 또는 인의 함유 농도가 상이한 스퍼터링 타깃을 복수 사용하는 경우, 제 2 산화물 반도체층(S2)을 형성하기 위한 스퍼터링 타깃에 포함되는 금속 산화물은 동일한 구성 원소를 같은 조성으로 함유하는 것이 바람직하다. 또는 붕소 또는 인을 함유하는 스퍼터링 타깃을 사용하고 또 성막실 내에 질소 가스 또는 일산화 이질소의 질소 등의 질소를 함유하는 가스를 공급하여 제 1 영역(S21)을 형성한 후에 같은 타깃을 사용하고 또 질소 가스 또는 질소를 함유하는 가스의 공급을 정지하고 제 2 영역(S22)을 형성함으로써 막 두께 방향으로 n형 불순물이 농도 차이를 갖는 제 2 산화물 반도체층(S2)을 형성하여도 좋다.
제 1 산화물 반도체층(S1)으로서 적용할 수 있는 산화물 반도체로서는 InaM1bZncOx(a는 0 이상 2 이하의 실수, b는 0보다 크고 5 이하의 실수, c는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기되는 재료를 사용할 수 있다. M1로서는 트랜지스터의 전기 특성을 안정화시키기 위한 스테빌라이저로서 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등의 금속 원소를 포함한다.
또한, 제 2 산화물 반도체층(S2)으로서 적용할 수 있는 산화물 반도체로서는 IndM2eZnfOx(d는 0보다 크고 5 이하의 실수, e는 0 이상 3 이하의 실수, f는 0보다 크고 5 이하의 실수, x는 임의의 정수(正數))로 표기되는 재료를 사용할 수 있다. M2로서는 트랜지스터의 전기 특성을 안정화시키기 위한 스테빌라이저로서 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등의 금속 원소를 포함한다.
또한, 제 3 산화물 반도체층(S3)으로서 적용할 수 있는 산화물 반도체로서는 IngM3hZniOx(g는 0 이상 2 이하의 실수, h는 0보다 크고 5 이하의 실수, i는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기되는 재료를 사용할 수 있다. M3으로서는 트랜지스터의 전기 특성을 안정화시키기 위한 스테빌라이저로서 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등의 금속 원소를 포함한다.
다만 제 2 산화물 반도체층(S2)의 구성 원소에 대하여 제 1 산화물 반도체층(S1)의 구성 원소 중 적어도 하나가 동일한 금속 원소다. 또한, 제 2 산화물 반도체층(S2)의 구성 원소에 대하여 제 3 산화물 반도체층(S3)의 구성 원소 중 적어도 하나가 동일한 금속 원소다.
본 발명의 일 형태에 의하여 산화물 반도체를 포함하는 트랜지스터에서 높은 전계 효과 이동도를 구현할 수 있다.
또한, 본 발명의 일 형태에 의하여 산화물 반도체를 포함하는 트랜지스터에서 전기 특성의 변동을 억제할 수 있고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 산화물 반도체 적층의 일 형태를 도시한 밴드도.
도 2a는 반도체 장치의 일 형태를 도시한 평면도이고, 도 2b 및 도 2c는 반도체 장치의 일 형태를 도시한 단면도.
도 3a 내지 도 3e는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 4a 내지 도 4c는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 5a 및 도 5b는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 6a 및 도 6b는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 7a 및 도 7b는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 8a 내지 도 8c는 전자 기기를 도시한 도면.
도 9a 내지 도 9c는 전자 기기를 도시한 도면.
도 10a 내지 도 10e는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 11은 반도체 장치의 일 형태를 설명하기 위한 도면.
도 12는 반도체 장치의 제조에 적용할 수 있는 성막 장치를 설명하기 위한 도면.
도 13a는 평판 형상의 스퍼터링 입자의 모식도이고, 도 13b는 성막 중의 모델을 도시한 도면이고, 도 13c는 평판 형상의 스퍼터링 입자의 상태를 도시한 모델도.
도 14a는 성막 중의 모델을 도시한 도면이고, 도 14b는 평판 형상의 스퍼터링 입자의 산소가 방출되는 상태를 도시한 모델도.
도 15a 및 도 15b는 성막 중의 모델을 도시한 도면이고, 도 15c는 평판 형상의 스퍼터링 입자의 상태를 도시한 모델도.
도 16a는 반도체 장치의 일 형태를 도시한 평면도이고, 도 16b 및 도 16c는 반도체 장치의 일 형태를 도시한 단면도.
도 17a 내지 도 17d는 반도체 장치의 제작 방법의 일례를 도시한 도면.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 쉽게 이해할 수 있다. 따라서 본 발명은 이하에 기재되는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에서 설명하는 본 발명의 구성에서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, 본 명세서 등에서, 제 1, 제 2 등으로서 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 가리키는 것이 아니다. 또한, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 가리키는 것이 아니다.
또한, 본 명세서 등에서, "평행"이란 2개의 직선이 -10도 이상 10도 이하의 각도로 배치되는 상태를 말한다. 따라서 -5도 이상 5도 이하의 경우도 포함된다. 또한, "수직"이란 2개의 직선이 80도 이상 100도 이하의 각도로 배치되는 상태를 말한다. 따라서 85도 이상 95도 이하의 경우도 포함된다.
또한, 본 명세서 등에서 결정이 삼방정(三方晶) 또는 능면체정(菱面體晶)인 경우, 육방정(六方晶)계라고 표기한다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 2a 내지 도 3e를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 갖는 보텀 게이트형의 트랜지스터를 제시한다.
도 2a 내지 도 2c에 트랜지스터(310)의 구성예를 도시하였다. 도 2a에는 트랜지스터(310)의 평면도를 도시하였고, 도 2b는 도 2a를 X1-Y1을 따른 단면도를 도시하였고, 도 2c는 도 2a를 V1-W1을 따른 단면도를 도시하였다.
도 2a 내지 도 2c에 도시된 트랜지스터(310)는 절연 표면을 갖는 기판(400) 위에 형성된 게이트 전극층(402)과, 게이트 전극층(402) 위의 게이트 절연층(404)과, 게이트 절연층(404)과 접하고, 게이트 전극층(402)과 중첩되는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)을 포함한다. 또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 덮고 산화물 반도체 적층(408)과 접하는 절연층(412)을 트랜지스터(310)의 구성 요소로 하여도 좋다. 트랜지스터(310)의 채널 길이는 예를 들어, 1μm 이상으로 할 수 있다.
본 실시형태에서 게이트 절연층(404)은, 게이트 전극층(402)과 접하는 게이트 절연층(404a)과 게이트 절연층(404a) 위에 형성되고 산화물 반도체 적층(408)과 접하는 게이트 절연층(404b)과의 적층 구조로 한다. 또한 절연층(412)은, 소스 전극층(410a) 및 드레인 전극층(410b)과 접하는 절연층(412a)과 절연층(412a) 위의 절연층(412b)과의 적층 구조로 한다.
산화물 반도체 적층(408)은 게이트 절연층(404)에 접하는 제 1 산화물 반도체층(408a)과, 제 1 산화물 반도체층(408a) 위에 접하는 제 2 산화물 반도체층(408b)과, 제 2 산화물 반도체층(408b) 위에 접하고 소스 전극층(410a) 및 드레인 전극층(410b)과 접하는 제 3 산화물 반도체층(408c)을 포함한다. 제 3 산화물 반도체층(408c)은 제 1 산화물 반도체층(408a) 측면 및 제 2 산화물 반도체층(408b) 측면을 덮고 형성된다. 또한, 제 3 산화물 반도체층(408c)의 주연부는 게이트 절연층(404)과 접한다.
또한, 제 2 산화물 반도체층(408b)으로서는 n형 도전성을 부여하는 불순물(n형 불순물)을 함유하는 산화물 반도체층을 적용한다. 제 2 산화물 반도체층(408b)은 막 두께 방향으로 n형 불순물의 농도 차이를 갖고, 제 2 산화물 반도체층(408b)에서 제 1 산화물 반도체층(408a)과 접하는 영역은 제 3 산화물 반도체층(408c)과 접하는 영역보다 n형 불순물을 고농도로 함유한다. 본 실시형태에서 제 2 산화물 반도체층(408b)은 제 1 산화물 반도체층(408a)과 접하고 n형 불순물을 고농도로 함유한(예를 들어, n+형 도전성을 갖는) 제 1 영역(408b1)과 제 3 산화물 반도체층(408c)과 접하고 제 1 영역(408b1)보다 n형 불순물을 저농도로 함유한(예를 들어, n-형 도전성을 갖는) 제 2 영역(408b2)을 갖는다. 다만 본 발명의 실시형태는 이들에 한정되지 않고, 제 1 산화물 반도체층(408a)과 접하는 영역으로부터 제 3 산화물 반도체층(408c)과 접하는 영역에 거쳐 연속적으로 n형 불순물 농도가 감소되도록 농도 구배를 갖는 제 2 산화물 반도체층(408b)으로 하여도 좋다.
제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)으로서는 제 2 산화물 반도체층(408b)을 끼워 전도대 하단이 오목 형상을 갖는 에너지 밴드도를 구성하도록 재료, 조성, 결정 구조 등을 적절히 선택한다. 예를 들어, 제 2 산화물 반도체층(408b)을 구성하는 금속 산화물보다 도전율이 작은 금속 산화물을 사용하여 제 1 산화물 반도체층(408a) 및/또는 제 3 산화물 반도체층(408c)을 형성한다. 산화물 반도체층의 구성 원소가 동일한 경우에는 더 큰 밴드 갭을 갖는 조성을 선택하여 제 1 산화물 반도체층(408a) 및/또는 제 3 산화물 반도체층(408c)을 형성하면 좋다. 또는 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)으로서 n형 불순물 농도가 제 2 산화물 반도체층(408b)(더 구체적으로는 제 2 영역(408b2))보다 낮은 산화물 반도체층을 적용함으로써 전도대 하단의 에너지 차이를 형성하여도 좋고 i형(진성) 또는 실질적으로 i형의 산화물 반도체층을 적용하는 것이 바람직하다.
또한, n형 불순물을 함유하는 제 2 산화물 반도체층(408b)은 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)보다 도전율(σ)이 높다. 제 2 산화물 반도체층(408b)의 도전율(σ)을 높이면 제 2 산화물 반도체층(408b)과 드레인 전극층(410b)과의 거리(제 3 산화물 반도체층(408c)의 막 두께)가 지배적으로 되고 외견상 순(順) 방향에 대해서는 채널 길이가 단축되었다고 생각된다. 따라서 트랜지스터의 온 특성을 향상시킬 수 있다. 또한, 역(逆)방향에 대해서는 제 3 산화물 반도체층(408c)은 공핍화하여 충분히 낮은 오프 전류를 기대할 수 있다.
산화물 반도체 적층(408)에서 채널로서 기능하는 제 2 산화물 반도체층(408b)에 n형 불순물을 함유시킴으로써 채널의 캐리어 밀도를 높일 수 있고 에너지 밴드도에서 페르미 준위(Ef)가 전도대 측에 가까워진다. 결과적으로 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
또한, 제 2 산화물 반도체층(408b)으로서 n형 불순물을 함유하는 산화물 반도체층을 사용하고 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)과 제 2 산화물 반도체층(408b) 사이에 전도대 하단의 에너지 차이가 형성되도록 산화물 반도체 적층을 구성한다. 예를 들어, 제 2 산화물 반도체층(408b)을 끼우는 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)의 n형 불순물 농도를 제 2 산화물 반도체층(408b)보다 낮거나 바람직하게는 i형으로 한다. 채널로서 기능하는 제 2 산화물 반도체층(408b)과 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c) 사이에 전도대 하단의 에너지 차이를 가짐으로써 캐리어가 산화물 반도체 적층(408)과 접하는 절연층(게이트 절연층(404) 및/또는 절연층(412))으로부터 떨어진 영역을 흐르는 구조(매립 채널)로 할 수 있다. 제 2 산화물 반도체층(408b)을 매립 채널로 함으로써 캐리어의 계면 산란이 저감되고 높은 전계 효과 이동도를 구현할 수 있다.
더구나 제 2 산화물 반도체층(408b) 중 게이트 절연층 측의 제 1 영역(408b1)이 백 채널 측의 제 2 영역(408b2)보다 n형 불순물을 고농도로 함유함으로써 트랜지스터의 온 특성(예를 들어, 온 전류, 전계 효과 이동도)의 향상을 도모하면서 오프 전류를 제어할 수 있다.
제 1 산화물 반도체층(408a)과 제 2 산화물 반도체층(408b)의 제 1 영역(408b1)과의 사이 및 제 3 산화물 반도체층(408c)과 제 2 산화물 반도체층(408b)의 제 2 영역(408b2)과의 사이에 생기는 전도대 하단의 에너지 차이(빌트인 퍼텐셜)는 0.05eV 이상인 것이 바람직하고 0.1eV 이상이면 더 바람직하다.
제 1 산화물 반도체층(408a)을 형성하여 채널과 게이트 절연층의 계면에서의 캐리어의 포획을 억제함으로써 트랜지스터의 광 열화(예를 들어, 광부 바이어스 열화)를 저감할 수 있고 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한 일반적으로 산화물 반도체층은 스퍼터링법을 사용하여 형성되는 경우가 많다. 한편으로 산화물 반도체층을 스퍼터링할 때에 이온화된 희가스 원소(예를 들어, 아르곤)나, 스퍼터링 타깃 표면으로부터 튀어 나온 원소가 게이트 절연층 등의 산화물 반도체층의 피형성면이 되는 막의 구성 원소를 튀어 나가게 하는 경우가 있다. 이와 같이 피형성면이 되는 막으로부터 튀어 나온 원소는 불순물 원소로서 산화물 반도체층으로 도입되고, 특히 산화물 반도체층의 피형성면 근방에는 불순물 원소가 고농도로 도입될 우려가 있다. 또한, 불순물 원소가 산화물 반도체층의 피형성면 근방에 남아 있으면 상기 산화물 반도체층이 고저항화되고 트랜지스터의 전기 특성이 저하되는 원인이 된다.
하지만 트랜지스터(310)에서는 채널이 형성되는 제 2 산화물 반도체층(408b)과 게이트 절연층(404) 사이에 제 1 산화물 반도체층(408a)을 포함함으로써 게이트 절연층(404)의 구성 원소가 채널까지 확산되는 것을 억제할 수 있다. 즉 제 1 산화물 반도체층(408a)은 게이트 절연층(404)의 구성 원소(예를 들어, 실리콘)를 불순물로서 포함하는 경우가 있다. 제 1 산화물 반도체층(408a)을 포함함으로써 트랜지스터(310)의 전기 특성을 더 안정화시킬 수 있고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 제 2 산화물 반도체층(408b)의 백 채널 측에 형성된 제 3 산화물 반도체층(408c)은 트랜지스터(310)의 백 채널 측의 계면에서의 트랩 준위의 영향을 저감시킨다. 예를 들어 제 3 산화물 반도체층(408c)은 소스 전극층(410a) 및 드레인 전극층(410b)의 구성 원소가 제 2 산화물 반도체층(408b)으로 확산되는 것을 방지할 수 있다. 즉 제 3 산화물 반도체층(408c)은 소스 전극층(410a) 및 드레인 전극층(410b)의 구성 원소(예를 들어, 구리)를 불순물로서 포함하는 경우가 있다. 제 3 산화물 반도체층(408c)을 형성함으로써 트랜지스터의 채널에서 트랩 준위가 형성되는 것을 억제할 수 있기 때문에 트랩 준위에 기인하는 S값 증대의 억제 및/또는 문턱 전압을 제어할 수 있다. 제 3 산화물 반도체층(408c)에 의하여 문턱 전압을 제어함으로써 노멀리 오프의 트랜지스터를 구현할 수 있다.
채널 측의 계면의 트랩 준위의 영향을 저감시키고 트랜지스터의 전기 특성을 안정화시키는 제 1 산화물 반도체층(408a)의 막 두께는 예를 들어, 3nm 이상 20nm 이하, 또는 5nm 이상 10nm 이하로 할 수 있다. 제 1 산화물 반도체층(408a)을 상술한 막 두께로 형성함으로써 제 1 산화물 반도체층(408a)에 게이트 절연층(404)의 구성 원소가 불순물로서 함유된 경우에도 상기 불순물이 채널로서 기능하는 제 2 산화물 반도체층(408b)으로 도달되는 것을 억제할 수 있다. 또한, 채널로서 기능하는 제 2 산화물 반도체층(408b)의 막 두께(제 1 영역(408b1)의 막 두께와 제 2 영역(408b2)의 막 두께의 합)는 10nm 이상 40nm 이하로 하는 것이 바람직하고 15nm 이상 30nm 이하로 하는 것이 더 바람직하다. 또한, 백 채널 측의 계면의 트랩 준위의 영향을 저감시키고 문턱 전압의 제어를 가능하게 하는 제 3 산화물 반도체층(408c)의 막 두께는 예를 들어, 10nm 이상 40nm 이하, 또는 15nm 이상 30nm 이하로 할 수 있다.
또한, 상술한 바와 같이, 제 3 산화물 반도체층(408c)의 막 두께는 트랜지스터(310)의 실질적인 채널 길이가 된다. 따라서 노멀리 오프의 트랜지스터를 구현하기 위해서는 제 3 산화물 반도체층(408c)의 막 두께는 두꺼운 것이 바람직하다. 또한, 게이트 절연층(404)과 접하는 제 1 산화물 반도체층(408a)의 막 두께가 지나치게 두꺼우면 전류가 제 1 산화물 반도체층(408a) 중 또는 계면을 흐르는 경우가 있다. 따라서 제 1 산화물 반도체층(408a)의 막 두께는 제 2 산화물 반도체층(408b)의 막 두께보다 얇고 제 3 산화물 반도체층(408c)의 막 두께는 제 2 산화물 반도체층(408b)의 막 두께 이상인 것이 바람직하다.
제 1 산화물 반도체층(408a) 내지 제 3 산화물 반도체층(408c)은 구성 원소가 상이한 산화물 반도체를 사용하여도 좋고 구성 원소를 동일하게 하고 그 조성을 상이하게 하여도 좋다. 다만 트랜지스터(310)의 채널로서 기능하는 제 2 산화물 반도체층(408b)으로서 전계 효과 이동도가 높은 산화물 반도체를 적용하는 것이 바람직하다.
예를 들어, 제 1 산화물 반도체층(408a) 내지 제 3 산화물 반도체층(408c)으로서 인듐 및 갈륨을 함유하는 산화물 반도체를 사용하는 경우, 제 2 산화물 반도체층(408b)에 인듐의 조성이 갈륨의 조성보다 큰 산화물 반도체를 사용하는 것이 바람직하고 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)에 인듐의 조성이 갈륨의 조성 이하인 산화물 반도체를 사용하는 것이 바람직하다.
산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써 s궤도의 오버랩이 많아지는 경향이 있다. 따라서 제 2 산화물 반도체층(408b)에서 인듐의 조성을 갈륨의 조성보다 크게 함으로써 인듐의 조성이 갈륨의 조성 이하인 산화물에 비하여 높은 전계 효과 이동도를 구비할 수 있다.
또한, 다른 금속 원소에 대한 갈륨의 비율이 높을수록 에너지 갭이 큰 금속 산화물이 되므로 인듐의 조성을 갈륨의 조성 이하로 함으로써 제 1 산화물 반도체층(408a), 제 3 산화물 반도체층(408c)은 제 2 산화물 반도체층(408b)보다 큰 에너지 갭을 갖는다. 따라서 제 2 산화물 반도체층(408b)과 제 1 산화물 반도체층(408a), 제 3 산화물 반도체층(408c) 사이에 효과적으로 전도대 하단 에너지 차이를 형성하기 때문에 바람직하다. 또한, 갈륨은 인듐에 비하여 산소 결손의 형성 에너지가 크고 산소 결손이 일어나기 어렵기 때문에 인듐의 조성이 갈륨의 조성 이하인 금속 산화물은 인듐의 조성이 갈륨의 조성보다 큰 금속 산화물에 비하여 안정적인 특성을 구비한다. 따라서 트랜지스터(310)의 백 채널 측을 더 안정화시킬 수 있다. 또한, 제 1 산화물 반도체층(408a) 및/또는 제 3 산화물 반도체층(408c)으로서 산화 갈륨, 또는 산화 아연 갈륨을 사용하여도 좋다.
예를 들어, 제 1 산화물 반도체층(408a) 내지 제 3 산화물 반도체층(408c)으로서 In-Ga-Zn계 산화물 반도체를 사용하는 경우, 제 1 산화물 반도체층(408a) 또는 제 3 산화물 반도체층(408c)에는 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=1:3:2(=1/6:3/6:2/6), In:Ga:Zn=2:4:3(=2/9:4/9:3/9), 또는 In:Ga:Zn=1:5:3(=1/9:5/9:3/9)의 조성(원자수비)의 In-Ga-Zn계 산화물이나 그 조성 근방의 금속 산화물을 사용하는 것이 바람직하다. 제 2 산화물 반도체층(408b)에는 In:Ga:Zn=3:1:2(=3/6:1/6:2/6), In:Ga:Zn=4:2:3(=4/9:2/9:3/9), In:Ga:Zn=5:1:3(=5/9:1/9:3/9), In:Ga:Zn=5:3:4(=5/12:3/12:4/12), In:Ga:Zn=6:2:4(=6/12:2/12:4/12), 또는 In:Ga:Zn=7:1:3(=7/11:1/11:3/11)의 조성(원자수비)의 In-Ga-Zn계 산화물이나 그 조성 근방의 금속 산화물을 사용하는 것이 바람직하다.
또한, 예를 들어, In, Ga, Zn의 조성이 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 조성이 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 말한다. r로서는 예를 들어, 0.05로 하면 좋다.
본 실시형태에서는 제 1 산화물 반도체층(408a)으로서 In:Ga:Zn=1:3:2의 조성(원자수비)의 In-Ga-Zn계 산화물을 사용하고, 제 2 산화물 반도체층(408b)으로서 In:Ga:Zn=3:1:2의 조성(원자수비)의 In-Ga-Zn계 산화물을 사용하고, 제 3 산화물 반도체층(408c)으로서 In:Ga:Zn=1:1:1의 조성(원자수비)의 In-Ga-Zn계 산화물을 사용하는 것으로 한다.
또한, 산화물 반도체 적층(408)에 적용하는 산화물 반도체로서는 상술한 것에 한정되지 않고, 필요로 하는 전기적 특성(전계 효과 이동도, 문턱 값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 전기적 특성을 얻기 위해서 캐리어 농도나, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 갈륨(Ga)을 대신하거나 또는 갈륨(Ga)에 더하여 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 어느 하나 또는 복수 종류를 가져도 좋다. 또한, 다른 스테빌라이저로서, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수 종류를 가져도 좋다.
산화물 반도체층은 스퍼터링법으로 형성할 수 있고 스퍼터링 타깃에 인듐을 함유하면 성막할 때에 파티클이 발생하는 것을 저감할 수 있다. 따라서 인듐을 함유하는 산화물 반도체층을 적용하는 것이 더 바람직하다.
또한, 제 1 산화물 반도체층(408a) 내지 제 3 산화물 반도체층(408c)의 구성 원소는 적어도 하나가 공통된다. 이 때, 재료나, 성막 조건에 따라서는 각 산화물 반도체층끼리의 계면이 불명확하게 되는 경우도 있다. 또한, 마찬가지로 제 2 산화물 반도체층(408b)에서 제 1 영역(408b1)과 제 2 영역(408b2)은 산화물 반도체의 구성 원소 및 그 조성이 동일하고, n형 불순물 농도가 상이하게 되기 때문에 영역끼리의 계면이 불명확하게 되는 경우도 있다. 도 2a 내지 도 2c에서는 제 1 영역(408b1)과 제 2 영역(408b2)의 계면이 불명확한 경우로서 상기 계면을 모식적으로 점선으로 도시하였다. 이것은 나중의 각 도면에서도 마찬가지다.
이하에 도 3a 내지 도 3e를 사용하여 트랜지스터(310)의 제작 방법의 일례를 기재한다.
먼저, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(402)(이것과 같은 층으로 형성되는 배선을 포함함)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제약은 없지만, 적어도, 나중의 열 처리에 견딜 수 있을 정도의 내열성을 가져야 한다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 이들 기판에 반도체 소자가 형성된 것을 기판(400)으로서 사용하여도 좋다. 또한, 기판(400) 위에 하지 절연층을 형성하여도 좋다.
게이트 전극층(402)의 재료는, 몰리브데넘, 티타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(402)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 게이트 전극층(402)은 테이퍼 형상으로 하여도 좋고, 예를 들어, 테이퍼 각을 15도 이상 70도 이하로 하면 좋다. 여기서 테이퍼 각이란 테이퍼 형상을 갖는 층의 측면과 상기 층의 저면 사이의 각도를 가리킨다.
또한, 게이트 전극층(402)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
또는, 게이트 전극층(402)의 재료로서 질소를 포함한 In-Ga-Zn계 산화물, 질소를 포함한 In-Sn계 산화물, 질소를 포함한 In-Ga계 산화물, 질소를 포함한 In-Zn계 산화물, 질소를 포함한 Sn계 산화물, 질소를 포함한 In계 산화물, 금속 질화물막(질화 인듐막, 질화 아연막, 질화 탄탈럼막, 질화 텅스텐막 등)을 사용하여도 좋다. 이들 재료는 5eV 이상의 일 함수를 갖기 때문에 이들의 재료를 사용하여 게이트 전극층(402)을 형성함으로써 트랜지스터의 문턱 전압을 플러스로 할 수 있으므로 노멀리 오프의 스위칭 트랜지스터를 구현할 수 있다.
이어서, 게이트 전극층(402)을 덮도록 게이트 전극층(402) 위에 게이트 절연층(404)을 형성한다(도 3a 참조). 게이트 절연층(404)으로서는 플라즈마 CVD법, 스퍼터링법 등에 의하여 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 한 종류 이상 포함하는 절연막을 단층으로 또는 적층으로 사용한다.
또한, 게이트 절연층(404)에서 나중에 형성되는 제 1 산화물 반도체층(408a)과 접하는 영역(본 실시형태에서는 게이트 절연층(404b))은 산화물 절연층인 것이 바람직하고 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 더 바람직하다. 게이트 절연층(404)에 산소 과잉 영역을 형성하기 위해서는 예를 들어, 산소 분위기하에서 게이트 절연층(404)을 형성하면 좋다. 또는 성막한 후의 게이트 절연층(404)에 산소를 도입하여 산소 과잉 영역을 형성하여도 좋다. 산소 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
본 실시형태에서는 게이트 절연층(404a)으로서 질화 실리콘막을 형성하고 게이트 절연층(404b)으로서 산화 실리콘막을 형성한다.
다음에 게이트 절연층(404) 위에 산화물 반도체막(407a)을 형성한다.
산화물 반도체막(407a)의 성막 방법은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다.
또한, 게이트 절연층(404) 및 산화물 반도체막(407a)은 대기에 개방시키지 않고 연속적으로 형성하는 것이 바람직하다. 게이트 절연층(404) 및 산화물 반도체막(407a)을 대기에 개방시키지 않고 연속적으로 형성함으로써 산화물 반도체막(407a) 표면으로의 수소 또는 수소 화합물의 부착(예를 들어, 흡착수 등)을 방지할 수 있기 때문에 불순물의 혼입을 억제할 수 있다.
산화물 반도체막을 형성하기 위한 스퍼터링 타깃은 다결정 또 상대 밀도(충전율)가 높은 것을 사용한다. 또한, 성막시의 스퍼터링 타깃은 실온까지 충분히 식히고 피성막 기판의 피성막면은 실온 이상으로 높이고 성막실 내에 수분이나 수소가 거의 없는 분위기하에서 산화물 반도체막을 형성한다.
스퍼터링 타깃은 밀도가 높으면 높을수록 바람직하다. 스퍼터링 타깃의 밀도를 높임으로써 형성되는 막의 밀도도 높일 수 있다. 구체적으로는, 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상으로 한다. 또한, 스퍼터링 타깃의 상대 밀도란 스퍼터링 타깃과 동일 조성을 갖는 재료의 기공(氣孔)이 없는 상태에서의 밀도와의 비율을 가리킨다.
스퍼터링 타깃은 불활성 가스 분위기(질소 또는 희가스 분위기)하, 진공 중 또는 고압 분위기 중에서 소성을 수행하는 것이 바람직하다. 소성 방법으로서는, 상압 소성법, 가압 소성법 등을 적절히 사용하여 얻을 수 있는 다결정 타깃을 사용한다. 가압 소성법으로서는, 핫 프레스법, 열간 등방 가압(HIP: Hot Isostatic Pressing)법, 방전 플라즈마 소결(燒結)법, 또는 충격법을 적용하는 것이 바람직하다. 소성을 수행하는 최고 온도는 스퍼터링 타깃 재료의 소결 온도에 따라 선택하면 좋지만, 1000℃ 내지 2000℃ 정도로 하는 것이 바람직하고, 1200℃ 내지 1500℃로 하는 것이 더 바람직하다. 또한 최고 온도 유지 시간은 스퍼터링 타깃 재료에 따라 선택하면 좋지만 0.5시간 내지 3시간으로 하는 것이 바람직하다.
In-Ga-Zn계 산화물막을 형성하는 경우, 스퍼터링 타깃이 In:Ga:Zn=3:1:2의 원자수비를 갖는 타깃이나, In:Ga:Zn=1:1:1의 원자수비를 갖는 타깃을 사용한다. 예를 들어, 본 실시형태에서는 In:Ga:Zn=1:3:2의 원자수비를 갖는 타깃을 사용하고 산화물 반도체막(407a)을 형성한다. 또한, 산화물 반도체막(407b)의 성막에는 In:Ga:Zn=3:1:2의 원자수비를 갖는 타깃을 사용하고, 산화물 반도체막(407c)의 성막에는 In:Ga:Zn=1:1:1의 원자수비를 갖는 타깃을 사용한다.
또한, 성막 챔버 내에 잔존하는 불순물을 저감시키는 것도 치밀한 막을 얻기 위하여 중요하다. 성막 챔버 내의 배압(도달 진공도: 반응 가스를 도입하기 전의 진공도)을 5×10-3Pa 이하, 바람직하게는 6×10-5Pa 이하로 하고, 성막시의 압력을 2Pa 미만, 바람직하게는 0.4Pa 이하로 한다. 배압을 낮게 함으로써 성막 챔버 내의 불순물을 저감시킨다.
또한, 성막 챔버 내에 도입하는 가스, 즉 성막시에 사용하는 가스 중의 불순물을 저감시키는 것도 치밀한 막을 얻기 위하여 중요하다. 또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화시키는 것이 중요하다. 또한, 성막 가스 중의 산소 비율(상한은 산소 100%)을 높이고 전력을 최적화시킴으로써 성막시의 플라즈마 대미지를 경감시킬 수 있다. 그러므로, 치밀한 막을 얻기 쉬워진다.
또한, 산화물 반도체막을 형성하기 전, 또는 형성 중에는 성막 챔버 내의 수분량 등을 감시(모니터링)하기 위하여 4중극형 질량 분석계(이하, Q-mass라고도 함)를 항상 작동시킨 상태로 막을 형성하는 것이 바람직하다.
예를 들어, 스퍼터링법을 사용하고 산화물 반도체막(407a)을 형성하는 경우에는, 스퍼터링 장치의 성막실 내에 공급하는 성막 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도의 희가스와 산소의 혼합 가스, 또는 산소를 사용한다.
또한, 성막한 후의 산화물 반도체막(407a)에 탈수화 또는 탈수소화 처리를 위한 열 처리를 적절히 수행하여도 좋다. 또한, 탈수화 또는 탈수소화 처리를 수행한 산화물 반도체막(407a)에 산소를 공급시켜도 좋다.
다음에 산화물 반도체막(407a) 위에 접하고, n형 불순물을 함유하고 막 두께 방향에서 상기 n형 불순물 농도가 농도 차이를 갖는 산화물 반도체막(407b)을 형성한다(도 3b 참조). 산화물 반도체막(407b)의 형성은 산화물 반도체막(407a)과는 다른 성막실 내에서 수행하는 것이 바람직하다. 예를 들어, 성막실 내에 공급되는 성막 가스로서 산화물 반도체막(407a)으로서 제시한 성막 가스에 질소 가스, 또는 일산화 이질소 가스 등의 질소를 포함하는 가스를 혼합하고 공급함으로써 n형 불순물을 함유하는 산화물 반도체막(407b)의 제 1 영역(407b1)을 형성한다. 그 후, 같은 성막실 내에서 질소 가스, 또는 일산화 이질소 가스 등의 질소를 포함하는 가스의 유량비를 저감시키고 제 1 영역(407b1)보다 n형 불순물 농도가 낮은 산화물 반도체막(407b)의 제 2 영역(407b2)을 형성한다. 산화물 반도체막(407b)의 그 외의 성막 조건은 산화물 반도체막(407a)과 같게 할 수 있다.
다음에 적층시킨 산화물 반도체막(407a) 및 산화물 반도체막(407b)을 포토 리소그래피법을 사용한 에칭 처리에 의하여 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)으로 가공한다. 그 후, 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)을 덮도록 산화물 반도체막(407c)을 형성한다(도 3c 참조). 산화물 반도체막(407c)의 형성은 산화물 반도체막(407a)과 같은 성막실을 사용하여 형성하여도 좋다. 산화물 반도체막(407c)의 성막 조건은 산화물 반도체막(407a)과 같게 할 수 있다.
다음에 산화물 반도체막(407c)을 포토 리소그래피법을 사용한 에칭 처리에 의하여 섬 형상의 제 3 산화물 반도체층(408c)으로 가공하여 산화물 반도체 적층(408)을 형성한다(도 3d 참조). 제 3 산화물 반도체층(408c)은 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)의 측면을 덮도록 제 2 산화물 반도체층(408b) 위에 접하여 형성된다.
다음에 산화물 반도체 적층(408) 위에 도전막을 형성하고, 이것을 가공하여 소스 전극층(410a) 및 드레인 전극층(410b)(이들과 같은 층으로 형성되는 배선을 포함함)을 형성한다.
소스 전극층(410a) 및 드레인 전극층(410b)으로서는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 또는 위측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티타늄막, 질화 몰리브데넘막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
또한, 소스 전극층(410a) 및 드레인 전극층(410b)으로서 질소를 함유하는 In-Ga-Zn-O막, 질소를 함유하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 함유하는 In-Zn-O막, 질소를 함유하는 Sn-O막, 질소를 함유하는 In-O막 등의 금속 질화물막을 사용할 수 있다. 이들의 막은 산화물 반도체 적층(408)과 같은 구성 원소를 포함하기 때문에 산화물 반도체 적층(408)과의 계면을 안정화시킬 수 있다.
이어서, 소스 전극층(410a), 드레인 전극층(410b), 및 노출된 산화물 반도체 적층(408)을 덮도록 절연층(412)을 형성한다(도 3e 참조).
절연층(412)으로서는 플라즈마 CVD법, 스퍼터링법에 의하여 형성할 수 있고, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막 등을 단층으로 또는 적층하여 사용할 수 있다. 다만, 산화물 반도체 적층(408)과 접하는 절연층(412)(본 실시형태에서는 절연층(412a))으로서 산화물 절연층을 형성하면 상기 산화물 절연층에 따라 산화물 반도체 적층(408)으로 산소를 공급할 수 있기 때문에 바람직하다.
예를 들어, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하에 유지시키고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 30Pa 이상 250Pa 이하, 더 바람직하게는 40Pa 이상 200Pa 이하로 하고 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성하여도 좋다. 상술한 조건으로 막을 형성함으로써 산소가 확산되는 산화물 절연층을 형성할 수 있다.
또한, 상기 산소가 확산되는 산화물 절연층을 형성한 후, 대기에 개방시키지 않고, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 250℃ 이하, 더 바람직하게는 180℃ 이상 230℃ 이하에 유지하고, 처리실에 원료 가스를 도입하고 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.26W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성하여도 좋다. 상술한 조건으로 막을 형성함으로써 플라즈마 중에서 원료 가스의 분해 능력이 높게 되고 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되므로 성막되는 산화 실리콘막 또는 산화 질화 실리콘막 중에서의 산소 함유량이 화학량론비보다 많게 된다. 하지만 기판 온도가 상술한 온도이면 실리콘과 산소의 결합력이 약하므로 가열에 의하여 산소의 일부가 이탈된다. 결과적으로 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 이탈되는 산화물 절연층을 형성할 수 있다.
본 실시형태에서는 절연층(412a)으로서 상술한 산소가 확산되는 산화 실리콘막 및 가열에 의하여 산소의 일부가 이탈되는 산화 실리콘막을 형성하고 절연층(412b)으로서 질화 실리콘막을 형성한다.
본 실시형태의 구성은 산화물 반도체 적층(408)과 접하는 절연층(게이트 절연층(404b) 및 절연층(412a))으로서 산화물 절연층(구체적으로는 산화 실리콘막)을 포함한다. 따라서 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)에 산소를 공급할 수 있게 되고 상기 산화물 반도체 층의 산소 결손을 보전할 수 있다. 또한, 산화물 절연층에 접하여 산화물 반도체 적층(408) 외측에 형성된 절연층(게이트 절연층(404a) 및 절연층(412b))으로서 질화 실리콘막을 포함한다. 질화 실리콘막은 수소 또는 수소를 포함하는 화합물(물 등)이 산화물 반도체 적층(408)으로 침입되는 것을 억제하는 블로킹막으로서 기능시킬 수 있다. 따라서 이와 같은 적층 구조를 갖는 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(412)을 형성한 후, 가열 처리를 수행하여도 좋다. 상기 가열 처리의 온도는 대표적으로는 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
상술한 공정을 거쳐 본 실시형태에 따른 트랜지스터(310)를 형성할 수 있다.
본 실시형태에 기재된 트랜지스터는 트랜지스터의 주된 전류 경로(채널)로서 기능하는 제 2 산화물 반도체층(408b)을 끼우고 제 2 산화물 반도체층(408b)보다 캐리어 밀도가 낮은 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)을 포함하는 구성으로 한다. 이로써 채널을 산화물 반도체 적층(408)에 접하는 절연층의 계면으로부터 떨어지게 하여 매립 채널을 형성할 수 있어 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
또한, 채널로서 기능하는 제 2 산화물 반도체층(408b)의 계면에서의 트랩 준위의 형성을 억제하고 신뢰성이 높은 트랜지스터로 할 수 있다.
또한, 채널로서 기능하는 제 2 산화물 반도체층(408b) 중 게이트 절연층 측의 제 1 영역(408b1)이 백 채널 측의 제 2 영역(408b2)보다 n형 불순물을 고농도로 함유하기 때문에 트랜지스터의 온 특성(예를 들어, 온 전류, 전계 효과 이동도)의 향상을 도모하면서 오프 전류를 제어할 수 있다.
상술한 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 상이한 반도체 장치의 제작 방법의 일례에 대하여 도 10a 내지 도 10e를 참조하여 설명한다. 또한, 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분 및 공정은, 실시형태 1과 같이 수행할 수 있고, 그 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
먼저 도 3a 내지 도 3c에 기재된 공정과 같이 기판(400) 위에 게이트 절연층(404a) 및 게이트 절연층(404b)을 포함하는 게이트 절연층(404)과, 게이트 절연층(404) 위의 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)과, 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)을 덮는 산화물 반도체막(407c)을 형성한다.
이어서 산화물 반도체막(407c) 위에 소스 전극층(410a) 및 드레인 전극층(410b)(이들과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막(411)을 형성한다.
도전막(411)을 형성한 후, 레지스트 마스크(460)를 형성한다(도 10a 참조). 본 실시형태에서의 레지스트 마스크(460)는 오목부 또는 볼록부를 갖는 레지스트 마스크다. 바꿔 말하면, 두께가 상이한 복수의 영역(여기서는, 2개의 영역)으로 이루어지는 레지스트 마스크라고도 말할 수 있다. 레지스트 마스크(460)에서, 두꺼운 영역을 레지스트 마스크(460)의 볼록부라고 부르고, 얇은 영역을 레지스트 마스크(460)의 오목부라고 부르기로 한다.
레지스트 마스크(460)의 볼록부는 나중에 소스 전극층(410a) 및 드레인 전극층(410b)이 형성되는 영역 위에 형성되고 레지스트 마스크(460)의 오목부는 소스 전극층(410a) 및 드레인 전극층(410b) 사이에 끼워지고 나중에 채널 영역이 되는 부분에 형성된다.
레지스트 마스크(460)는 다계조 마스크를 사용하여 형성할 수 있다. 다계조 마스크란, 다단계의 광량으로 노광을 수행할 수 있는 마스크이며, 대표적으로는, 노광 영역, 반(半)노광 영역, 및 미(未)노광 영역의 3단계의 광량으로 노광하는 것을 말한다. 다계조 마스크를 사용함으로써, 한번의 노광 및 현상 공정에 의하여, 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토 마스크의 개수를 삭감할 수 있다.
다계조 마스크를 사용하고 노광하여 현상을 수행함으로써, 두께가 상이한 영역을 갖는 레지스트 마스크(460)를 형성할 수 있다. 다만, 이것에 한정되지 않고, 다계조 마스크를 이용하지 않고 레지스트 마스크(460)를 형성하여도 좋다.
이어서, 레지스트 마스크(460)를 사용하여 도전막(411) 및 산화물 반도체막(407c)을 선택적으로 또 동시에 에칭하여 섬 형상의 산화물 반도체층인 산화물 반도체층(418c)과 도전층(410)을 형성한다(도 10b 참조).
이어서, 레지스트 마스크(460)를 후퇴(축소)시킴으로써 레지스트 마스크(462a) 및 레지스트 마스크(462b)를 형성한다(도 10c 참조). 레지스트 마스크(460)를 후퇴(축소)시키기 위해서는 산소 플라즈마에 의한 애싱 등을 수행하면 좋다. 레지스트 마스크(460)를 후퇴(축소)시킴으로써 레지스트 마스크(462a)와 레지스트 마스크(462b)에 끼워진 영역 및 주연부의 도전층(410)이 노출된다.
이어서 레지스트 마스크(462a) 및 레지스트 마스크(462b)로부터 노출된 영역의 도전층(410)을 선택적으로 에칭함으로써 소스 전극층(410a) 및 드레인 전극층(410b)과 제 3 산화물 반도체층(428c)을 형성한다(도 10d 참조).
또한, 도 10d에 도시된 바와 같이, 레지스트 마스크(460)를 후퇴(축소)시킨 레지스트 마스크(462a) 및 레지스트 마스크(462b)를 사용한 에칭에 의하여 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)을 덮는 제 3 산화물 반도체층(428c)의 주연부와, 소스 전극층(410a) 및 드레인 전극층(410b) 사이의 영역에 막 두께가 얇은 영역이 형성된다. 즉 제 3 산화물 반도체층(428c)의 단부는 소스 전극층(410a) 또는 드레인 전극층(410b)의 단부보다 돌출된다. 또한, 제 3 산화물 반도체층(428c)에서 주연부와, 소스 전극층(410a) 및 드레인 전극층(410b) 사이의 홈부(오목부)는 같은 막 두께를 갖는다.
이어서 도 3e에 도시된 공정과 마찬가지로 소스 전극층(410a) 및 드레인 전극층(410b) 위에 절연층(412a) 및 절연층(412b)을 포함하는 절연층(412)을 형성한다(도 10e 참조).
상술한 공정을 거쳐 본 실시형태에 기재된 트랜지스터(320)를 형성할 수 있다.
본 실시형태에 기재된 트랜지스터의 제작 방법을 적용함으로써 산화물 반도체 적층을 형성하기 위한 노광 마스크 개수를 삭감할 수 있고, 대응하는 포토 리소그래피 공정도 삭감할 수 있기 때문에 공정의 간략화 및 제조 코스트를 삭감할 수 있다.
상술한 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 실시형태 2에 기재된 반도체 장치와 상이한 구조를 갖는 반도체 장치 및 그 제작 방법에 대하여 도 12, 도 16a 내지 도 17d를 참조하여 설명한다. 본 실시형태에서는 반도체 장치의 일 형태로서 보텀 게이트 구조의 트랜지스터를 제시한다. 또한, 실시형태 1 또는 실시형태 2와 동일한 부분 또는 같은 기능을 갖는 부분, 및 공정은 실시형태 1 또는 실시형태 2와 마찬가지로 수행할 수 있기 때문에 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 16a 내지 도 16c에 트랜지스터(330)의 구성예를 도시하였다. 도 16a는 트랜지스터(330)의 평면도이고 도 16b는 도 16a를 X2-Y2를 따라 절단한 단면도이고, 도 16c는 도 16a를 V2-W2를 따라 절단한 단면도다.
도 16a 내지 도 16c에 도시된 트랜지스터(330)는 절연 표면을 갖는 기판(400) 위에 형성된 게이트 전극층(402)과, 게이트 전극층(402) 위의 게이트 절연층(404)과, 게이트 절연층(404)과 접하고 게이트 전극층(402)과 중첩되는 산화물 반도체 적층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)을 포함하는 점에서 도 2a 내지 도 2c에 도시된 트랜지스터(310)와 공통된다. 또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 덮고 산화물 반도체 적층과 접하는 절연층(412)을 트랜지스터(330)의 구성 요소로 하여도 좋다.
도 16a 내지 도 16c에 도시된 트랜지스터(330)와 도 2a 내지 도 2c에 도시된 트랜지스터(310)가 상이한 점 중 하나는 소스 전극층(410a) 및 드레인 전극층(410b)과 산화물 반도체 적층이 접속되는 위치다. 즉 트랜지스터(310)는 산화물 반도체 적층(408)을 형성한 후에 소스 전극층(410a) 및 드레인 전극층(410b)을 형성함으로써 적어도 산화물 반도체 적층(408)의 상면 중 일부가 소스 전극층(410a) 및 드레인 전극층(410b)과 접함에 대하여 트랜지스터(330)는 소스 전극층(410a) 및 드레인 전극층(410b)을 형성한 후에 산화물 반도체 적층을 형성함으로써 적어도 소스 전극층(410a) 및 드레인 전극층(410b)의 상면 중 일부가 산화물 반도체 적층(438)과 접한다.
또한, 트랜지스터(330)에서 산화물 반도체 적층(438)은 소스 전극층(410a), 드레인 전극층(410b), 및 게이트 절연층(404)과 접하는 제 1 산화물 반도체층(438a)과, 제 1 산화물 반도체층(438a) 위에 접하는 제 2 산화물 반도체층(438b)과, 제 2 산화물 반도체층(438b) 위에 접하는 제 3 산화물 반도체층(438c)을 포함한다. 산화물 반도체 적층(438)에 포함되는 제 2 산화물 반도체층(438b)으로서는 n형 도전성을 부여하는 불순물(n형 불순물)을 함유하는 산화물 반도체층을 적용한다. 제 2 산화물 반도체층(438b)은 막 두께 방향으로 n형 불순물의 농도 차이를 갖고, 제 2 산화물 반도체층(438b)에서 제 1 산화물 반도체층(438a)과 접하는 제 1 영역(438b1)은 제 3 산화물 반도체층(438c)과 접하는 영역보다 n형 불순물을 고농도로 함유한다.
이하에 도 17a 내지 도 17d를 사용하여 트랜지스터(330)의 제작 방법의 일례를 기재한다.
먼저, 도 3a에 도시된 공정과 마찬가지로 기판(400) 위에 게이트 전극층(402), 게이트 절연층(404)(게이트 절연층(404a) 및 게이트 절연층(404b))을 형성한다. 그 후, 게이트 절연층(404) 위에 도전막을 형성하고 이것을 가공하여 소스 전극층(410a) 및 드레인 전극층(410b)(이들과 같은 층으로 형성되는 배선을 포함함)을 형성한다(도 17a 참조).
이어서 소스 전극층(410a) 및 드레인 전극층(410b)에 접하여 게이트 절연층(404) 위에 산화물 반도체막(437a)을 형성한다. 산화물 반도체막(437a)은 실시형태 1에 기재된 산화물 반도체막(407a)과 같은 재료 및 같은 제작 방법에 의하여 형성할 수 있다.
이어서 산화물 반도체막(437a) 위에 접하여 n형 불순물을 함유하고 막 두께 방향으로 상기 n형 불순물 농도가 농도 차이를 갖는 산화물 반도체막(437b)을 형성한다. 산화물 반도체막(437b)은 실시형태 1에 기재된 산화물 반도체막(407b)과 같은 재료 및 같은 제작 방법에 의하여 형성할 수 있다.
그 후, 산화물 반도체막(437b) 위에 접하여 산화물 반도체막(437c)을 형성한다(도 17b 참조). 산화물 반도체막(437c)은 산화물 반도체막(437a)과 같은 성막실을 사용하여 형성하여도 좋다. 산화물 반도체막(437c)의 성막 조건은 산화물 반도체막(407a)과 같은 조건으로 할 수 있다.
산화물 반도체막(437a)과 산화물 반도체막(437b)과 산화물 반도체막(437c)을 순차적으로 적층하는 공정을 대기에 폭로시키지 않고 연속적으로 수행하는 경우, 도 12에 그 상면도가 도시된 제조 장치를 사용하면 좋다.
도 12에 도시된 제조 장치는, 매엽식 멀티 챔버 설비이며, 3개의 스퍼터링 장치(10a, 10b, 10c)나, 피처리 기판을 수용하는 카세트 포트(14)를 3개 갖는 기판 공급실(11)이나, 로드록(load lock)실(12a, 12b)이나, 반송실(13)이나, 기판 가열실(15) 등을 갖는다. 또한, 기판 공급실(11) 및 반송실(13)에 피처리 기판을 반송하기 위한 반송 로봇이 각각 배치된다. 스퍼터링 장치(10a, 10b, 10c), 반송실(13), 및 기판 가열실(15)은 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하로 제어하는 것이 바람직하고, 예를 들어, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다. 도 12의 제조 장치를 사용한 제작 공정의 순서의 일례로서는, 먼저, 기판 공급실(11)로부터 피처리 기판을 반송하고, 로드록실(12a)과 반송실(13)을 거쳐 기판 가열실(15)로 이동시키고, 기판 가열실(15)에서 피처리 기판에 부착되어 있는 수분을 진공 베이크 등으로 제거하고, 그 후, 반송실(13)을 거쳐 스퍼터링 장치(10c)로 피처리 기판을 이동시켜, 스퍼터링 장치(10c) 내에서 산화물 반도체막(437a)을 형성한다. 그리고, 대기에 폭로시키지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10a)에 피처리 기판을 이동시켜, 스퍼터링 장치(10a) 내에서 산화물 반도체막(437b)을 형성한다. 그리고 대기에 폭로시키지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10b)에 피처리 기판을 이동시켜, 스퍼터링 장치(10b) 내에서 산화물 반도체막(437c)을 형성한다. 필요에 따라 대기에 폭로시키지 않으며, 반송실(13)을 거쳐 기판 가열실(15)에 피처리 기판을 이동시켜 가열 처리를 수행한다. 이와 같이, 도 12의 제조 장치를 사용함으로써 대기에 폭로시키지 않고, 제작 프로세스를 진행할 수 있다. 또한, 도 12에 도시된 제조 장치인 스퍼터링 장치는 스퍼터링 타깃을 변경함으로써, 대기에 노출시키지 않는 프로세스를 실현할 수 있다.
이어서 산화물 반도체막(437a) 내지 산화물 반도체막(437c)을 포토 리소그래피법을 사용한 에칭 처리에 의하여 섬 형상의 제 1 산화물 반도체층(438a) 내지 제 3 산화물 반도체층(438c)으로 가공하여 산화물 반도체 적층(438)을 형성한다(도 17c 참조).
또한, 본 실시형태에서는 산화물 반도체막(437a) 내지 산화물 반도체막(437c)을 한번의 에칭 처리에 의하여 섬 형상으로 가공함으로써 산화물 반도체 적층(438)에 포함되는 각 산화물 반도체층의 단부는 일치된다. 또한, 본 명세서 등에서 일치란 대략 일치하는 것도 포함한다. 예를 들어, 같은 마스크를 사용하여 에칭한 적층 구조의 층 A의 단부와 층 B의 단부는 일치하는 것으로 간주한다.
이어서 도 3e에 도시된 공정과 마찬가지로 산화물 반도체 적층(438), 소스 전극층(410a) 및 드레인 전극층(410b) 위에 절연층(412a) 및 절연층(412b)을 포함하는 절연층(412)을 형성한다(도 17d 참조).
상술한 공정을 거쳐 본 실시형태에 기재된 트랜지스터(330)를 형성할 수 있다.
본 실시형태에 기재된 트랜지스터는 주된 전류 경로(채널)로서 기능하고 n형 불순물을 함유한 제 2 산화물 반도체층을 끼우고 제 2 산화물 반도체층보다 도전율이 낮은 제 1 산화물 반도체층 및 제 3 산화물 반도체층을 포함한다. 또한, 제 2 산화물 반도체층에 포함되는 n형 불순물은 백 채널 측에 비하여 채널 측에 고농도로 함유된다. 따라서 본 실시형태에 기재된 트랜지스터는 전류 경로가 절연층의 계면으로부터 떨어지게 하여 형성된 매립 채널형의 트랜지스터이고 높은 전계 효과 이동도를 갖는다. 또한, 백 채널 측에 형성될 수 있는 계면 준위의 영향이 저감됨과 함께 트랜지스터의 광 열화(예를 들어, 광부 바이어스 열화)가 저감된 신뢰성이 높은 트랜지스터다.
또한, 채널로서 기능하는 제 2 산화물 반도체층(438b)의 계면에서의 트랩 준위의 형성을 억제하고 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 채널로서 기능하는 제 2 산화물 반도체층(438b) 중 게이트 절연층 측의 제 1 영역(438b1)이 백 채널 측의 제 2 영역(438b2)보다 n형 불순물을 고농도로 함유됨으로써 트랜지스터의 온 특성(예를 들어, 온 전류, 전계 효과 이동도)의 향상을 도모하면서 오프 전류를 제어할 수 있다.
또한, 산화물 반도체 적층을 한번의 에칭 처리에 의하여 가공하기 때문에 산화물 반도체 적층의 가공에 사용하는 노광 마스크 개수를 삭감할 수 있고 대응하는 포토 리소그래피 공정도 삭감할 수 있기 때문에 공정을 간략화하고 제조 코스트를 삭감할 수 있다.
상술한 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3의 트랜지스터에 적용할 수 있는 산화물 반도체층의 일례에 대하여 도면을 사용하여 자세히 설명한다.
산화물 반도체층은 단결정 산화물 반도체층 및 비단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체층은 막 내에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체층이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다.
미결정 산화물 반도체층은 예를 들어, 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체층의 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는, CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어， InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체층의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에 있어서는, 상이한 결정부간에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방에 피크가 나타나는 경우 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방에 피크가 나타나고, 2θ가 36° 근방에 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층은 예를 들어 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
CAAC-OS막의 성막 모델의 일례를 이하에 기재한다. 다만, 이하에 기재된 모델은 한 고찰에 불과한 것을 부기한다.
피성막 기판의 온도를 200℃ 이상으로 하면 성막 중은 타깃으로부터 미소한 스퍼터링 입자가 비상하고 기판 위에 그 스퍼터링 입자가 달라 붙도록 성막되고 또 기판이 가열되기 때문에 재배열하고 고밀도인 막이 된다.
스퍼터링 타깃의 표면에 이온이 충돌되면 스퍼터링 타깃에 포함되는 결정 영역은 a-b면으로부터 벽개하고 a-b면에 평행한 층을 따른 형상(평판 형상 또는 펠릿(pellet) 형상)의 스퍼터링 입자가 박리된다. 스퍼터링 타깃(2002)의 표면에서 스퍼터링되고 방출되는 결정 입자는 c축 배향이고 도 13a에 도시된 바와 같은 평판 형상의 스퍼터링 입자(2001)라고 가정하면 도 13b에 도시된 모델도로 모식적으로 나타낼 수 있다. 또한, 평판 형상의 스퍼터링 입자는 도 13c에 도시된 바와 같은 상태, 즉 최외면은 (Ga, Zn)O면이 되는 것이 바람직하다.
성막 중에서 산소 유량이 많고 챔버(2003) 내의 압력이 높으면 도 14a에 도시된 바와 같은 산소 이온이 평판 형상의 스퍼터링 입자에 부착되고 많은 산소를 표면에 갖는 상태로 할 수 있다. 이 부착된 산소가 빠져 나가기 전에 다른 평판 형상의 스퍼터링 입자가 적층되기 때문에 도 15c에 도시된 바와 같이 막 중에 산소를 많이 포함시킬 수 있다. 이 표면에 흡착된 산소는 산화물 반도체 중의 산소 결손을 저감시키는 것에 기여한다.
또한, c축 배향된 결정 영역을 갖는 산화물 반도체막을 형성하기 위해서는 성막시의 기판 온도를 높게 하는 것이 바람직하다. 하지만 기판 온도를 350℃보다 높은 온도로 하면 도 14b에 도시된 바와 같은 표면 흡착된 산소가 방출될 우려가 있다. 따라서 기판 온도는 150℃ 이상 350℃ 이하, 바람직하게는 160℃ 이상 230℃ 이하로 하고, 성막 가스로서 산소 가스만을 사용하면 c축 배향한 결정 영역을 갖는 산화물 반도체막, 즉 CAAC-OS막을 형성할 수 있다.
성막 중에서 하나의 평판 형상의 스퍼터링 입자가 기판(2000)의 표면에 도달하여 안정되는 과정의 모델을 도 15a에 도시하였다. 도 15a에 도시된 바와 같이 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판 표면에 도달함으로써 CAAC-OS막이 형성되기 쉬워진다. 그리고 평판 형상의 스퍼터링 입자가 도 15b에 도시된 바와 같이 적층됨으로써 CAAC-OS막이 형성되기 쉬워진다. 또한, CAAC-OS막은 도 15c에 도시된 바와 같이 산소를 많이 포함하고 산소 결손이 저감된 막이 된다.
기판(2000) 위의 CAAC-OS막의 인듐 원자는 가로 방향으로 2개 이상 20개 이하 정도 연속되어 있고 인듐 원자를 포함하는 층을 형성한다. 또한, 인듐 원자를 포함하는 층은 가로 방향으로 20개보다 많이 연속되는 경우도 있다. 예를 들어, 2개 이상 50개 이하, 2개 이상 100개 이하, 또는 2개 이상 500개 이하의 인듐 원자가 가로 방향으로 연속되어도 좋다.
또한, 인듐 원자를 포함하는 층은 층끼리가 중첩되어 있고 그 층수는 1층 이상 20층 이하, 1층 이상 10층 이하, 또는 1층 이상 4층 이하다.
이와 같이, 인듐 원자를 포함하는 층의 적층체는 가로 방향이 수개 정도, 세로 방향이 수층 정도의 집합인 경우가 많은 것 같이 보인다. 이것은 스퍼터링 입자가 평판 형상인 것에 기인한다고 생각된다.
또한, 피성막 기판의 온도를 높게 함으로써 기판 표면에서의 스퍼터링 입자의 마이그레이션이 일어나기 쉬워진다. 이 작용으로 스퍼터링 입자는 평판 형상으로 기판 표면에 도달한 후 약간 이동하고 평평한 면(a-b 면)을 기판 표면을 향하며 부착된다. 그러므로 표면에 수직인 방향으로부터 봐서 c축 배향된 결정 영역을 갖는 산화물 반도체막을 얻기 쉬워진다.
또한, 산화물 반도체막을 형성한 후에 200℃ 이상의 가열 처리를 수행하고 더구나 치밀한 막으로 하여도 좋다. 다만, 산화물 반도체막 중의 불순물 원소(수소나 물 등)가 저감될 때에 산소 결손이 일어날 우려가 있기 때문에 가열 처리를 수행하기 전에 산화물 반도체막 위 또는 산화물 반도체막 아래에 산소 과잉의 절연층을 형성하는 것이 바람직하고 가열 처리에 의하여 산화물 반도체막 중의 산소 결손을 저감시킬 수 있다.
성막한 직후의 산화물 반도체막의 막질을 고밀도인 것으로 함으로써 박막이면서 단결정에 가까운 치밀한 막을 구현할 수 있고, 막 중에서 산소나 수소 등이 거의 확산되지 않으므로 치밀한 산화물 반도체막을 사용한 반도체 장치는 신뢰성의 향상을 구현할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에 포함되는 산화물 반도체 적층에서 제 1 산화물 반도체층 내지 제 3 산화물 반도체층에는 비정질 구조, 결정 구조 중 어느 산화물 반도체층을 적용시켜도 좋다. 다만 채널로서 기능하는 제 2 산화물 반도체층으로서 CAAC-OS막을 적용하면 상기 제 2 산화물 반도체층 중에 존재하는 산소 결손에 기인하는 DOS(density of state)를 감소시킬 수 있기 때문에 바람직하다.
또한, 제 2 산화물 반도체층을 CAAC-OS막으로 하고 제 2 산화물 반도체층 위에 접하여 형성되는 제 3 산화물 반도체층도 CAAC-OS막으로 하는 경우, 제 2 산화물 반도체층으로부터 제 3 산화물 반도체층으로 결정이 연속적으로 형성되는 것이 바람직하다. 제 3 산화물 반도체층이 결정적으로 제 2 산화물 반도체층과 연속되면 2층의 계면에 DOS가 생기기 어렵기 때문이다.
또한, 제 1 산화물 반도체층 내지 제 3 산화물 반도체층 중 모든 층이 비정질 구조이어도 좋고, 또는 제 1 산화물 반도체층 내지 제 3 산화물 반도체층 중 모든 층을 CAAC-OS막으로 할 수도 있다. 다만 상술한 바와 같이, 게이트 절연층과 접하는 제 1 산화물 반도체층은 게이트 절연층의 구성 원소를 불순물로서 함유함으로써 결정성이 저하되는 경우도 있다. 여기서 제 1 산화물 반도체층의 막 두께를 3nm 이상 20nm 이하, 바람직하게는 5nm 이상 10nm 이하로 하는 것으로 상기 불순물에 의하여 제 1 산화물 반도체층의 일부의 결정성이 저하된 경우이어도 제 2 산화물 반도체층으로의 영향을 저감시킬 수 있고 제 2 산화물 반도체층을 제 1 산화물 반도체층의 계면으로부터 CAAC-OS막으로 할 수 있다.
본 실시형태에 기재된 산화물 반도체층은 실시형태 1 내지 실시형태 3의 반도체 장치에 적용할 수 있다.
(실시형태 5)
실시형태 1 내지 실시형태 3에 기재된 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
도 4a에서, 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 실재(4005)가 제공되고, 기판(4006)에 의하여 밀봉되어 있다. 도 4a에서는 기판(4001) 위의 실재(4005)로 둘러싸인 영역과 상이한 영역에, IC칩 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 신호선 구동 회로(4003)와 주사선 구동 회로(4004)를 통하여 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a), FPC(4018b)로부터 공급되고 있다.
도 4b 및 도 4c에서 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 실재(4005)가 제공되어 있다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 기판(4006)이 형성되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 기판(4001)과 실재(4005)와 기판(4006)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 4b 및 도 4c에서는 기판(4001) 위의 실재(4005)로 둘러싸인 영역과 다른 영역에, IC칩 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 4b 및 도 4c에서는, 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 신호선 구동 회로(4003)와 주사선 구동 회로(4004)를 통하여 공급되고 있다.
또한, 도 4b 및 도 4c에서는 신호선 구동 회로(4003)를 별도로 형성하고 기판(4001)에 실장시킨 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장시켜도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장시켜도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 4a는, COG 방법에 의하여 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장시키는 예이며, 도 4b는, COG 방법에 의하여 신호선 구동 회로(4003)를 실장시키는 예이며, 도 4c는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장시키는 예다.
또한, 표시 장치란, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 즉, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함)을 가리킨다. 또한, 표시 소자가 밀봉된 상태에 있는 패널뿐만 아니라, 커넥터, 예를 들어 FPC 또는 TCP가 장착된 모듈, TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 기판 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수로 갖고, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 표시 장치(전자 페이퍼) 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 대하여 도 4a 내지 도 5b를 사용하여 설명한다. 도 5a 및 도 5b는 도 4b를 M-N를 따라 절단한 단면도에 상당한다. 도 5a 및 도 5b에는 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다.
액정 표시 장치는 세로 전계 방식 또는 가로 전계 방식을 적용할 수 있다. 도 5a에서는 세로 전계 방식을 채용하는 예를 도시하였고 도 5b에서는 가로 전계 방식의 일례로서 FFS(Fringe Field Switching) 모드를 채용하는 예를 도시하였다.
다만, 표시 패널은 화소부(4002)에 형성된 트랜지스터(4010)가 표시 소자와 전기적으로 접속되고 상기 표시 소자로서는 표시를 수행할 수 있으면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 4a 내지 도 5b에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전층(4019)을 통하여 FPC(4018) 및 FPC(4018b)가 갖는 단자와 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4034)과 같은 도전층으로 형성되고, 단자 전극(4016)은 트랜지스터(4010) 및 트랜지스터(4011)의 소스 전극층과 같은 도전층으로 형성되어 있다.
또한, 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수로 갖고, 도 5a 및 도 5b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 도시하였다. 도 5a 및 도 5b에서는 트랜지스터(4010) 및 트랜지스터(4011) 위에는 절연층(4032a) 및 절연층(4032b)이 형성되어 있다.
또한 도 5b에서는 절연층(4032b) 위에 평탄화 절연층(4040)이 형성되고, 제 1 전극층(4034)과 제 2 전극층(4031) 사이에 절연층(4042)이 형성된다.
트랜지스터(4010) 및 트랜지스터(4011)로서는, 실시형태 1 내지 실시형태 3에 기재된 트랜지스터를 적용할 수 있다. 본 실시형태에서는, 실시형태 1에 기재된 트랜지스터(310)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다. 트랜지스터(4010) 및 트랜지스터(4011)는 보텀 게이트 구조의 트랜지스터다.
트랜지스터(4010) 및 트랜지스터(4011)는 게이트 절연층(4020a)과 게이트 절연층(4020b)의 적층 구조를 포함한다. 또한, 도 5a에서는 트랜지스터(4010) 및 트랜지스터(4011)의 게이트 절연층(4020a) 및 게이트 절연층(4020b)과 트랜지스터(4010) 및 트랜지스터(4011) 위에 형성된 절연층(4032a) 및 절연층(4032b)과는 접속 단자 전극(4015) 단부를 덮도록 실재(4005) 아래에 연장된다. 도 5b에서는 게이트 절연층(4020a)과 절연층(4032b)이 접속 단자 전극(4015) 단부를 덮도록 실재(4005) 아래에 연장되고 있고 절연층(4032b)은 게이트 절연층(4020b) 및 절연층(4032a)의 측면을 덮고 있다. 게이트 절연층(4020a) 및 절연층(4032b)으로서 수소 또는 수소를 포함한 화합물(물 등)에 대한 블로킹 기능을 갖는 막(예를 들어, 질화 실리콘막)을 적용함으로써 대기 등으로부터의 수소 또는 수소를 포함하는 화합물의 침입을 억제하고 반도체 장치의 신뢰성을 향상시킬 수 있기 때문에 바람직하다.
트랜지스터(4010) 및 트랜지스터(4011)는 전류 경로(채널)로서 기능하고 n형 불순물을 함유한 제 2 산화물 반도체층을 끼우고 제 2 산화물 반도체층보다 도전율이 낮은 제 1 산화물 반도체층 및 제 3 산화물 반도체층을 포함한다. 또한, 제 2 산화물 반도체층에 포함되는 n형 불순물은 백 채널 측에 비하여 채널 측이 고농도로 함유된다. 따라서 트랜지스터(4010) 및 트랜지스터(4011)는 전류 경로가 절연층의 계면으로부터 떨어지게 하여 형성된 매립 채널형의 트랜지스터이고 높은 전계 효과 이동도를 갖는다. 또한, 백 채널 측에 형성될 수 있는 계면 준위의 영향이 저감됨과 함께 트랜지스터의 광 열화(예를 들어, 광부 바이어스 열화)가 저감된 신뢰성이 높은 트랜지스터다.
또한, 구동 회로용 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 추가적으로 도전층을 형성하여도 좋다. 도전층을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 형성함으로써 트랜지스터(4011)의 문턱 전압에서의 변화량을 더구나 저감시킬 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 예를 들어, 플로팅 상태이어도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등 외부의 전장의 영향으로 트랜지스터의 전기적 특성이 변동하는 것을 방지할 수 있다.
도 5a 및 도 5b에서, 액정 소자(4013)는 제 1 전극층(4034), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연층(4038) 및 절연층(4033)이 형성되어 있다.
도 5a에서는 제 2 전극층(4031)은 기판(4006) 측에 형성되고, 제 1 전극층(4034)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층된 구성이 된다. 또한 도 5b에서는 액정층(4008)의 하방에 개구 패턴을 갖는 제 2 전극층(4031)을 갖고, 절연층(4042)을 개재하여 제 2 전극층(4031)의 더욱 하방에 평판 형상의 제 1 전극층(4034)을 갖는다. 도 5b에서 개구 패턴을 갖는 제 2 전극층(4031)은 굴곡부나 분기한 빗살 형상을 포함하는 형상이다. 제 1 전극층(4034) 및 제 2 전극층(4031)은 그 전극 사이에 전계를 발생시키기 때문에 같은 형상으로 완전히 중첩되는 배치는 회피한다. 또한, 평탄화 절연층(4040) 위에 접하도록 평판 형상의 제 2 전극층(4031)을 형성하고, 절연층(4042)을 개재하여 제 2 전극층(4031) 위에 화소 전극으로서 기능하며 개구 패턴을 갖는 제 1 전극층(4034)을 갖는 구성으로 하여도 좋다.
제 1 전극층(4034) 및 제 2 전극층(4031)은 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4034), 제 2 전극층(4031)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 1개 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극층(4034), 제 2 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 형성된다. 또한 구(球) 형상의 스페이서를 사용하여도 좋다.
표시 소자로서, 액정 소자를 사용하는 경우, 서모트로픽 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 저분자 화합물이라도 고분자 화합물이라도 좋다. 이들 액정 재료(액정 조성물)는, 조건에 따라, 콜레스테릭(cholesteric)상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우에는 액정층(4008)과 제 1 전극층(4034) 및 제 2 전극층(4031)이 접하는 구조가 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위해서, 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여 고분자 안정화시키는 처리를 수행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고 시야각 의존성이 작다. 또한, 배향막을 형성하지 않아도 좋아서 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 기재된 산화물 반도체층을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 제공하면 충분하다.
본 명세서에 기재된 산화물 반도체층을 사용한 트랜지스터는 오프 상태에서의 전류 값(오프 전류 값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻을 수 있다.
또한, 본 명세서에 기재된 산화물 반도체층을 사용한 트랜지스터는 높은 전계 효과 이동도를 얻을 수 있기 때문에 고속 구동이 가능하다. 예를 들어, 이와 같은 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 또한, 화소부에서도, 이와 같은 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 개나 예를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형 액정 표시 장치에도 적용될 수 있다. VA형 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중 한 종류다. VA형 액정 표시 장치는, 전압이 인가되지 않을 때에 액정 분자가 패널 면에 대하여 수직 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 분자가 각각 다른 방향으로 배향되도록 고안된 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 표시 장치에서 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등 광학 부재(광학 기판) 등을 적절히 형성한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시를 수행하는 경우에 화소에서 제어되는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 옐로, 시안, 마젠타 등 중에서 선택된 하나 이상이 추가된 것을 들 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 기재된 발명은 컬러 표시의 표시 장치에 한정되지 않고 흑백 표시의 표시 장치에 적용될 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서 일렉트로루미네선스를 이용한 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용한 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압이 인가됨으로써 한 쌍의 전극으로부터 전자 및 정공 각각이 발광성 유기 화합물을 포함한 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이와 같은 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형 발광 소자라고 불린다. 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용하는 예를 기재한다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자가 바인더 내에 분산된 발광층을 갖고, 그 발광 메커니즘은 도너 준위와 억셉터 준위를 이용한 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼워, 더구나 이들을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이(遷移)를 이용하는 국재(局在)형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여, 적어도 한 쌍의 전극 중 한쪽이 투광성을 가지면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 전면 발광이나, 기판 측의 면으로부터 발광을 추출하는 배면 발광이나, 기판 측의 면 및 기판과는 반대측의 면 양쪽으로부터 발광을 추출하는 양면 발광 구조의 발광 소자가 있지만, 이들 중 어느 발광 소자도 적용할 수 있다.
도 6a, 도 6b, 및 도 11에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다.
도 6a는 발광 장치의 평면도이며, 도 6a에 도시된 일점 쇄선 S1-T1, S2-T2, 및 S3-T3을 따라 절단한 단면이 도 6b에 상당한다. 또한 도 11은 도 6a에 도시된 일점 쇄선 S4-T4를 따라 절단한 단면도에 상당한다. 또한 도 6a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하여 도시하지 않았다.
도 6a 및 도 6b에 도시된 발광 장치는 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 가지고 있으며, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속된다. 또한, 도 6a 및 도 6b에 도시된 발광 장치는 기판(500)을 통과시켜 발광 소자(540)로부터의 광을 추출하는 배면 발광형 구조를 갖는다.
트랜지스터(510)로서는 실시형태 1 내지 실시형태 3에 기재된 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에 기재된 트랜지스터(310)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다. 트랜지스터(510)는 보텀 게이트 구조의 트랜지스터다.
트랜지스터(510)는 게이트 전극층(511a), 게이트 전극층(511b), 게이트 절연층(501), 게이트 절연층(502), 제 1 산화물 반도체층(512a), n형 제 2 산화물 반도체층(512b), 및 제 3 산화물 반도체층(512c)을 포함하는 산화물 반도체 적층(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a) 및 도전층(513b)을 포함한다. 또한, 제 2 산화물 반도체층(512b)에서 제 1 산화물 반도체층(512a)과 접하는 영역의 n형 불순물 농도는 제 3 산화물 반도체층(512c)과 접하는 영역의 n형 불순물 농도보다 높다. 또한, 트랜지스터(510) 위에는 절연층(525)이 형성된다.
용량 소자(520)는 도전층(521a), 도전층(521b), 게이트 절연층(501), 게이트 절연층(502), 제 1 산화물 반도체층(522a), n형을 부여하는 불순물을 함유하는 제 2 산화물 반도체층(522b), 및 제 3 산화물 반도체층(522c)을 포함하는 산화물 반도체 적층(522), 도전층(523)을 포함하며, 도전층(521a), 도전층(521b), 및 도전층(523)으로 게이트 절연층(501), 게이트 절연층(502), 및 산화물 반도체 적층(522)을 끼운 구성으로 함으로써 용량이 형성된다. 또한, 제 2 산화물 반도체층(522b)에서 제 1 산화물 반도체층(522a)과 접하는 영역의 n형 불순물 농도는 제 3 산화물 반도체층(522c)과 접하는 영역의 n형 불순물 농도보다 높다.
배선층 교차부(530)는 게이트 전극층(511a) 및 게이트 전극층(511b)과, 도전층(533)의 교차부이며, 게이트 전극층(511a) 및 게이트 전극층(511b)과, 도전층(533)은 게이트 절연층(501) 및 게이트 절연층(502)을 개재하여 교차된다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께가 30nm인 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께가 200nm인 구리막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리막이 적층된 구조가 된다.
트랜지스터(510)는 전류 경로(채널)로서 기능하는 제 2 산화물 반도체층을 끼우고 제 2 산화물 반도체층보다 도전율이 낮은 제 1 산화물 반도체층 및 제 3 산화물 반도체층을 포함한다. 또한, 제 2 산화물 반도체층에 포함되는 n형 불순물은 백 채널 측에 비하여 채널 측이 고농도로 함유된다. 따라서 트랜지스터(510)는 전류 경로가 절연층의 계면으로부터 떨어진 매립 채널형 트랜지스터이며 높은 전계 효과 이동도를 갖는다. 또한 백 채널 측에 형성될 수 있는 계면 준위의 영향이 저감됨과 함께 트랜지스터의 광 열화(예를 들어, 광부 바이어스 열화)가 저감된 신뢰성이 높은 트랜지스터다.
트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530) 위에는 층간 절연층(504)이 형성되고, 층간 절연층(504) 위에서 발광 소자(540)와 중첩되는 영역에 컬러 필터층(505)이 형성된다. 층간 절연층(504) 및 컬러 필터층(505) 위에는 평탄화 절연층으로서 기능하는 절연층(506)이 형성되어 있다.
절연층(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)이 순차적으로 적층된 적층 구조를 포함한 발광 소자(540)가 형성된다. 발광 소자(540)와 트랜지스터(510)는 도전층(513a)에 도달하는 절연층(506) 및 층간 절연층(504)에 형성된 개구에서 제 1 전극층(541) 및 도전층(513a)이 접함으로써 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 형성되어 있다.
절연층(506)에는 막 두께 1500nm인 감광성 아크릴막을 사용할 수 있고, 격벽(507)에는 막 두께 1500nm인 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어, 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는 감광성, 비감광성 유기 수지를 사용할 수 있지만, 감광성 유기 수지층을 사용하면, 레지스트 마스크 수를 삭감할 수 있어 공정이 간략화되기 때문에 바람직하다.
유채색은 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 광만을 투과시키는 재료로 형성된다. 유채색으로서는 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로(황색) 등을 사용하여도 좋다. 착색된 유채색의 광만을 투과시킨다는 것은 컬러 필터층에서의 투과광이 그 유채색의 광의 파장에 피크를 갖는다는 말이다. 컬러 필터층은 포함시키는 착색 재료의 농도와 광의 투과율의 관계를 고려하여, 최적의 막 두께를 적절히 제어하면 좋다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
격벽(507)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성된다. 특히 감광성 수지 재료를 사용하여, 제 1 전극층(541) 위에 개구부를 형성하고, 상기 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(542)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 제 2 전극층(543) 및 격벽(507) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 발광 소자(540)를 덮는 유기 화합물을 함유한 층을 증착법에 의하여 형성하여도 좋다.
또한, 필요에 따라, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면 요철에 의하여 반사광을 확산시켜 반사를 저감할 수 있는 안티 글레어(anti-glare) 처리를 실시할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 종이를 제공할 수도 있다. 전자 종이는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉬움, 다른 표시 장치에 비하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 장점을 갖는다.
전기 영동 표시 장치로서는 다양한 형태를 상정할 수 있지만, 플러스의 전하를 갖는 제 1 입자와 마이너스의 전하를 갖는 제 2 입자를 포함한 마이크로 캡슐이 용매에 복수로 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜, 한쪽 측에 집합된 입자의 색깔만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 각각 염료를 포함하고, 전계가 없는 상황에서 이동하지 않는다. 또한, 제 1 입자 및 제 2 입자의 색깔은 상이한 색(무색을 포함함)으로 한다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이다. 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 평탄화 절연층으로서 기능하는 절연층(506)은 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상술한 유기 재료 외에, 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 저유전율 재료(low-k 재료)를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수로 적층시킴으로써, 절연층(506)을 형성하여도 좋다.
절연층(506)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 스크린 인쇄, 오프셋 인쇄 등을 사용할 수 있다.
제 1 전극층(541) 및 제 2 전극층(543)으로서는 도 5a 및 도 5b에 도시된 표시 장치의 제 1 전극층(4034) 및 제 2 전극층(4031)과 같은 재료를 적용할 수 있다.
본 실시형태에서는 도 6a 및 도 6b에 도시된 발광 장치는 배면 발광형이므로, 제 1 전극층(541)은 투광성, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 수 있을 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전층을 사용하는 경우에는 반사성을 갖는 도전층을 적층하면 좋다.
또한, 구동 회로를 보호하기 위한 보호 회로를 형성하여도 좋다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이 실시형태 1 내지 실시형태 3에 기재된 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
실시형태 1 내지 실시형태 3에 기재된 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 7a는 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한 것이다. 도 7a는 포토센서의 등가 회로를 도시한 도면이고, 도 7b는 포토센서의 일부를 도시한 단면도이다.
포토다이오드(602)는 한쪽 전극이 포토다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 또는 드레인 중 하나가 포토센서 기준 신호선(672)에 전기적으로 접속되고, 소스 또는 드레인 중 다른 하나가 트랜지스터(656)의 소스 또는 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(656)는 게이트가 게이트 신호선(659)에 전기적으로 접속되고, 소스 또는 드레인 중 다른 하나가 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 따른 회로도에서, 산화물 반도체층을 사용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체층을 사용하는 트랜지스터의 기호에는 "OS"라고 기재하였다. 도 7a에서 트랜지스터(640), 트랜지스터(656)로서는 실시형태 1 내지 실시형태 3에 기재된 트랜지스터를 적용할 수 있으며, 산화물 반도체층이 사용된 트랜지스터다. 본 실시형태에서는 실시형태 1에 기재된 트랜지스터(310)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다. 트랜지스터(640)는 보텀 게이트 구조의 트랜지스터다.
도 7b는 포토센서에서의 포토다이오드(602) 및 트랜지스터(640)를 도시한 단면도이며, 절연 표면을 갖는 기판(601)(소자 기판) 위에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 이용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 절연층(632), 층간 절연층(633), 층간 절연층(634)이 형성되어 있다. 포토다이오드(602)는 층간 절연층(633) 위에 형성된 전극층(641b)과, 전극층(641b) 위에 순차적으로 적층된 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)과, 층간 절연층(634) 위에 형성되며 제 1 반도체막 내지 제 3 반도체막을 개재하여 전극층(641b)과 전기적으로 접속된 전극층(642)과, 전극층(641b)과 같은 층에 형성되며 전극층(642)과 전기적으로 접속된 전극층(641a)을 갖는다.
전극층(641b)은 층간 절연층(634)에 형성된 도전층(643)과 전기적으로 접속되고, 전극층(642)은 전극층(641a)을 통하여 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은 트랜지스터(640)의 게이트 전극층과 전기적으로 접속되고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속되어 있다.
여기서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(i형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 함유한 비정질 실리콘막으로 형성할 수 있다. 제 1 반도체막(606a)은 13족 불순물 원소(예를 들어, 붕소(B))를 함유한 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의하여 형성된다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않은 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 수행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)은 막 두께가 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은 i형 반도체막(진성 반도체막)이며, 비정질 실리콘막으로 형성한다. 제 2 반도체막(606b)의 형성에는 반도체 재료 가스를 사용하여 비정질 실리콘막을 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)은 LPCVD법, 기상 성장법, 스퍼터링법 등에 의하여 형성하여도 좋다. 제 2 반도체막(606b)은 막 두께가 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이며, n형을 부여하는 불순물 원소를 함유한 비정질 실리콘막으로 형성한다. 제 3 반도체막(606c)은 15족 불순물 원소(예를 들어, 인(P))를 함유한 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않은 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 수행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)은 막 두께가 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은 비정질 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정 반도체(세미 어모퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
또한, 광전(光電) 효과로 발생한 정공의 이동도는 전자의 이동도에 비하여 작기 때문에, pin형 포토다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 좋은 특성을 나타낸다. 여기서는 pin형 포토다이오드가 형성된 기판(601) 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 광은 외란광(外亂光)이 되기 때문에, 전극층으로서는 차광성을 갖는 도전층을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
트랜지스터(640)는 전류 경로(채널)로서 기능하는 제 2 산화물 반도체층을 끼우고 제 2 산화물 반도체층보다 도전율이 낮은 제 1 산화물 반도체층 및 제 3 산화물 반도체층을 포함한다. 또한, 제 2 산화물 반도체층에 포함되는 n형 불순물은 백 채널 측에 비하여 채널 측이 고농도로 함유된다. 따라서 트랜지스터(640)는 전류 경로가 절연층의 계면으로부터 떨어지게 하여 형성된 매립 채널형의 트랜지스터이고 높은 전계 효과 이동도를 갖는다. 또한, 백 채널 측에 형성될 수 있는 계면 준위의 영향이 저감됨과 함께 트랜지스터의 광 열화(예를 들어, 광부 바이어스 열화)가 저감된 신뢰성이 높은 트랜지스터다.
절연층(632), 층간 절연층(633), 및 층간 절연층(634)으로서는 절연성 재료를 사용하고, 그 재료에 따라 스퍼터링법, 플라즈마 CVD법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 스크린 인쇄, 오프셋 인쇄 등을 사용하여 형성할 수 있다.
층간 절연층(633) 및 층간 절연층(634)으로서는 표면 요철을 저감시키기 위한 평탄화 절연층으로서 기능하는 절연층이 바람직하다. 층간 절연층(633) 및 층간 절연층(634)으로서는 예를 들어, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지 등 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상술한 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 단층으로 또는 적층하여 사용할 수 있다.
포토다이오드(602)에 입사되는 광을 검출함으로써 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 사용할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 명세서에서 기재하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 게임기(파친코기, 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 8a 내지 도 8c에 도시하였다.
도 8a는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 의하여 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)을 지탱한 구성이 도시되어 있다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
상술한 실시형태 중 어느 형태에 기재된 반도체 장치는 표시부(9003)에 사용할 수 있으며, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신이나 다른 가전 제품의 제어를 가능하게 함으로써 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 3에 기재된 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 부여할 수 있다.
또한, 하우징(9001)에 형성된 힌지에 의하여, 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 8b는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 있으며, 표시부(9103)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)을 지탱한 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비하는 조작 스위치나, 별도로 제공된 리모트 컨트롤러(9110)에 의하여 조작할 수 있다. 리모트 컨트롤러(9110)가 구비하는 조작 키(9109)에 의하여, 채널이나 음량을 조작할 수 있으며, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에, 상기 리모트 컨트롤러(9110)에서 출력하는 정보를 표시하는 표시부(9107)를 설치하는 구성으로 하여도 좋다.
도 8b에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있으며, 추가로 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
상술한 실시형태 중 어느 형태에 기재된 반도체 장치는 표시부(9103), 표시부(9107)에 사용할 수 있으며, 텔레비전 장치, 및 리모트 컨트롤러에 높은 신뢰성을 부여할 수 있다.
도 8c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상술한 실시형태 중 어느 형태에 기재된 반도체 장치는 표시부(9203)에 사용할 수 있으며 컴퓨터에 높은 신뢰성을 부여할 수 있다.
도 9a 및 도 9b는 폴더형 태블릿형 단말이다. 도 9a는 태블릿형 단말을 펼친 상태를 도시한 것이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
상술한 실시형태 중 어느 형태에 기재된 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용할 수 있으며 높은 신뢰성을 갖는 태블릿형 단말로 할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)에서는 일례로서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 상기 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜서 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스(stylus) 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시시킬 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하거나, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로, 가속도 센서 등 기울기를 검출하는 센서 등 다른 검출 장치를 내장시켜도 좋다.
또한, 도 9a에는 표시부(9631a)와 표시부(9631b)의 표시 면적이 같은 예를 도시하였지만, 이것에 특별히 한정되지 않으며 서로 크기가 상이하여도 좋고 표시 품질이 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시를 할 수 있는 표시 패널로 하여도 좋다.
도 9b는 태블릿형 단말을 닫은 상태를 도시한 것이며, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 갖는다. 또한, 도 9b에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한 태블릿형 단말은 반으로 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 봐도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 9a 및 도 9b에 도시된 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 장착할 수 있어, 배터리(9635)를 효율적으로 충전할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 9b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 9c의 블록도를 도시하여 설명한다. 도 9c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 9b에 도시된 충방전 제어 회로(9634)에 대응하는 개소다.
먼저, 외광으로 태양 전지(9633)에 의하여 발전되는 경우의 동작 예에 대하여 설명한다. 태양 전지(9633)에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하고, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압을 수행하게 된다. 또한, 표시부(9631)에서 표시를 수행하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 제시하였지만, 이것에 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성이어도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또한 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
S1: 제 1 산화물 반도체층
S2: 제 2 산화물 반도체층
S21: 제 1 영역
S22: 제 2 영역
S3: 제 3 산화물 반도체층
10a: 스퍼터링 장치
10b: 스퍼터링 장치
10c: 스퍼터링 장치
11: 기판 공급실
12a: 로드록실
12b: 로드록실
13: 반송실
14: 카세트 포트
15: 기판 가열실
310: 트랜지스터
320: 트랜지스터
330: 트랜지스터
400: 기판
402: 게이트 전극층
404: 게이트 절연층
404a: 게이트 절연층
404b: 게이트 절연층
407a: 산화물 반도체막
407b: 산화물 반도체막
407b1: 제 1 영역
407b2: 제 2 영역
407c: 산화물 반도체막
408: 산화물 반도체 적층
408a: 제 1 산화물 반도체층
408b: 제 2 산화물 반도체층
408b1: 제 1 영역
408b2: 제 2 영역
408c: 제 3 산화물 반도체층
410: 도전층
410a: 소스 전극층
410b: 드레인 전극층
411: 도전막
412: 절연층
412a: 절연층
412b: 절연층
428c: 제 3 산화물 반도체층
437a: 산화물 반도체막
437b: 산화물 반도체막
437c: 산화물 반도체막
438: 산화물 반도체 적층
438a: 제 1 산화물 반도체층
438b: 제 2 산화물 반도체층
438b1: 제 1 영역
438b2: 제 2 영역
438c: 제 3 산화물 반도체층
460: 레지스트 마스크
462a: 레지스트 마스크
462b: 레지스트 마스크
500: 기판
501: 게이트 절연층
502: 게이트 절연층
504: 층간 절연층
505: 컬러 필터층
506: 절연층
507: 격벽
510: 트랜지스터
511a: 게이트 전극층
511b: 게이트 전극층
512: 산화물 반도체 적층
512a: 제 1 산화물 반도체층
512b: 제 2 산화물 반도체층
512c: 제 3 산화물 반도체층
513a: 도전층
513b: 도전층
520: 용량 소자
521a: 도전층
521b: 도전층
522: 산화물 반도체 적층
522a: 제 1 산화물 반도체층
522b: 제 2 산화물 반도체층
522c: 제 3 산화물 반도체층
523: 도전층
525: 절연층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
601: 기판
602: 포토다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
632: 절연층
633: 층간 절연층
634: 층간 절연층
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토다이오드 리셋 신호선
659: 게이트 신호선
671: 포토센서 출력 신호선
672: 포토센서 기준 신호선
2000: 기판
2001: 스퍼터링 입자
2002: 스퍼터링 타깃
2003: 챔버
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 실재
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4019: 이방성 도전층
4020a: 게이트 절연층
4020b: 게이트 절연층
4031: 전극층
4032a: 절연층
4032b: 절연층
4033: 절연층
4034: 전극층
4035: 스페이서
4038: 절연층
4040: 평탄화 절연층
4042: 절연층
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (17)

  1. 반도체 장치에 있어서,
    게이트 전극층과;
    제 1 산화물 반도체층과;
    상기 게이트 전극층과 상기 제 1 산화물 반도체층 사이의 게이트 절연층과;
    상기 제 1 산화물 반도체층과 전기적으로 접속되고 제 1 영역 및 제 2 영역을 포함하는 제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층과 전기적으로 접속되는 제 3 산화물 반도체층과;
    상기 제 3 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하고,
    상기 제 2 산화물 반도체층은 n형 불순물을 함유하고,
    상기 제 1 영역은 상기 제 2 영역보다 상기 제 1 산화물 반도체층에 가깝고,
    상기 제 1 영역은 상기 제 2 영역보다 상기 n형 불순물을 고농도로 함유하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는 상기 소스 전극층 및 상기 드레인 전극층과 접하는 절연층을 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 각각 인듐을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층은 i형 산화물 반도체층인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층에 포함되는 금속 원소는 상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층에도 포함되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    게이트 전극층과;
    상기 게이트 전극층 위의 게이트 절연층과;
    상기 게이트 절연층 위의 제 1 산화물 반도체층과;
    상기 제 1 산화물 반도체층 위에 있고 제 1 영역 및 제 2 영역을 포함하는 제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층과;
    상기 제 3 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하고,
    상기 제 2 산화물 반도체층은 n형 불순물을 함유하고,
    상기 제 1 영역은 상기 제 2 영역보다 상기 제 1 산화물 반도체층에 가깝고,
    상기 제 1 영역은 상기 제 2 영역보다 상기 n형 불순물을 고농도로 함유하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 제 3 산화물 반도체층 위에 있는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 반도체 장치는 상기 제 3 산화물 반도체층 위에 절연층을 더 포함하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 각각 인듐을 포함하는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 3 산화물 반도체층은 상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층을 덮는, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층은 i형 산화물 반도체층인, 반도체 장치.
  12. 제 6 항에 있어서,
    상기 제 1 산화물 반도체층에 포함되는 금속 원소는 상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층에도 포함되는, 반도체 장치.
  13. 반도체 장치에 있어서,
    게이트 전극층과;
    상기 게이트 전극층 위의 게이트 절연층과;
    상기 게이트 절연층 위의 소스 전극층 및 드레인 전극층과;
    상기 소스 전극층 및 상기 드레인 전극층 위의 제 1 산화물 반도체층과;
    상기 제 1 산화물 반도체층 위에 있고 제 1 영역 및 제 2 영역을 포함하는 제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 포함하고,
    상기 제 2 산화물 반도체층은 n형 불순물을 함유하고,
    상기 제 1 영역은 상기 제 2 영역보다 상기 제 1 산화물 반도체층에 가깝고,
    상기 제 1 영역은 상기 제 2 영역보다 상기 n형 불순물을 고농도로 함유하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 장치는 상기 소스 전극층 및 상기 드레인 전극층 위에 절연층을 더 포함하는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 각각 인듐을 포함하는, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층은 i형 산화물 반도체층인, 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 1 산화물 반도체층에 포함되는 금속 원소는 상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층에도 포함되는, 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020057800A (ja) * 2015-02-12 2020-04-09 株式会社半導体エネルギー研究所 半導体装置
KR20220001468A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 디바이스에서의 산화물 반도체 트랜지스터 구조체 및 그 형성 방법

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE202011109498U1 (de) 2011-12-27 2012-02-13 Franz Haimer Maschinenbau Kg Werkzeughalter und Spannsystem mit einem derartigen Werkzeughalter
TWI633371B (zh) 2008-12-03 2018-08-21 半導體能源研究所股份有限公司 液晶顯示裝置
WO2011065216A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6310194B2 (ja) 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
IN2015DN01663A (ko) 2012-08-03 2015-07-03 Semiconductor Energy Lab
WO2014024808A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20150043307A (ko) 2012-08-10 2015-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR102211215B1 (ko) 2012-09-14 2021-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI627750B (zh) 2012-09-24 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5709810B2 (ja) * 2012-10-02 2015-04-30 キヤノン株式会社 検出装置の製造方法、その検出装置及び検出システム
KR102094568B1 (ko) 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
WO2014061535A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6285150B2 (ja) 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
US9406810B2 (en) 2012-12-03 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG10201601511RA (en) 2013-05-20 2016-03-30 Semiconductor Energy Lab Semiconductor device
KR102061306B1 (ko) * 2013-06-14 2019-12-31 한국전자통신연구원 트랜지스터 및 그 제조방법
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101457812B1 (ko) * 2013-08-19 2014-11-05 포항공과대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자, 이의 제조방법 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102386362B1 (ko) 2013-12-02 2022-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
JP6629509B2 (ja) 2014-02-21 2020-01-15 株式会社半導体エネルギー研究所 酸化物半導体膜
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
WO2016056204A1 (ja) * 2014-10-10 2016-04-14 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、及び、表示パネル
US10164118B2 (en) * 2014-11-28 2018-12-25 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
TWI650817B (zh) 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US10516060B2 (en) 2016-03-11 2019-12-24 Semiconductor Energy Laboratory Co., Ltd. Composite and transistor
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
TWI737665B (zh) 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TWI811761B (zh) 2016-07-11 2023-08-11 日商半導體能源研究所股份有限公司 金屬氧化物及半導體裝置
TWI720097B (zh) 2016-07-11 2021-03-01 日商半導體能源硏究所股份有限公司 濺射靶材及濺射靶材的製造方法
JP6618628B2 (ja) * 2016-09-27 2019-12-11 シャープ株式会社 半導体装置およびその製造方法
US9837497B1 (en) * 2016-10-18 2017-12-05 United Microelectronics Corp. Channel structure and manufacturing method thereof
US10866475B2 (en) 2017-03-17 2020-12-15 Sharp Kabushiki Kaisha Active matrix substrate and display device
CN107316897B (zh) * 2017-06-28 2020-02-14 上海天马有机发光显示技术有限公司 显示基板、显示装置及显示基板的制作方法
KR20200132917A (ko) 2018-03-12 2020-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 및 금속 산화물을 포함한 트랜지스터
KR20200076343A (ko) 2018-12-19 2020-06-29 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
CN113875022A (zh) * 2019-06-04 2021-12-31 堺显示器制品株式会社 薄膜晶体管及其制造方法以及显示装置
US20210376156A1 (en) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company Limited Raised source/drain oxide semiconducting thin film transistor and methods of making the same
KR102486098B1 (ko) * 2022-04-08 2023-01-09 주식회사 나노신소재 산화물 소결체 및 이를 포함하는 박막 트랜지스터

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010226101A (ja) * 2009-02-27 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160170A (ja) * 1984-01-31 1985-08-21 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63258072A (ja) * 1987-04-15 1988-10-25 Nec Corp 電界効果トランジスタ
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
EP2278041B1 (en) 2001-08-02 2012-05-23 Idemitsu Kosan Co., Ltd. Sputtering target and transparent conductive film obtainable by the target
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
ES2381548T3 (es) * 2003-04-11 2012-05-29 Vertex Pharmaceuticals Incorporated Inhibidores de serina proteasas, particularmente de la proteasa VHC NS3-NS4A
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US20050017244A1 (en) 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI467761B (zh) * 2008-01-17 2015-01-01 Idemitsu Kosan Co Field effect transistor, semiconductor device and manufacturing method thereof
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
US20110014010A1 (en) * 2009-07-20 2011-01-20 Aztec Washer Company Washer with vulcanizate layer
JP5663231B2 (ja) 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
US20120280227A1 (en) 2009-11-27 2012-11-08 Hironori Wakana Oxide semiconductor device and method of manufacturing the same
KR101844972B1 (ko) 2009-11-27 2018-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101803553B1 (ko) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2507822B1 (en) * 2009-12-04 2016-08-31 Semiconductor Energy Laboratory Co. Ltd. Manufacturing method of semiconductor device
KR101436120B1 (ko) * 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR20220119771A (ko) 2010-04-02 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5606787B2 (ja) 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
KR20110139394A (ko) 2010-06-23 2011-12-29 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
JP5453663B2 (ja) 2010-07-02 2014-03-26 合同会社先端配線材料研究所 薄膜トランジスタ
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US8592879B2 (en) * 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI555205B (zh) 2010-11-05 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8629496B2 (en) * 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8686416B2 (en) * 2011-03-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR102492593B1 (ko) 2011-06-08 2023-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
KR102084274B1 (ko) 2011-12-15 2020-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9134864B2 (en) 2012-05-31 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device with controller and touch panel for rapid restoration from power-saving mode
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20130320335A1 (en) 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20130341180A1 (en) 2012-06-22 2013-12-26 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010226101A (ja) * 2009-02-27 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Arokia Nathan et al., "Amorphous Oxide TFTs: Progress and Issues", SID 2012 Digest p. 1-4

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020057800A (ja) * 2015-02-12 2020-04-09 株式会社半導体エネルギー研究所 半導体装置
US11380799B2 (en) 2015-02-12 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US11532755B2 (en) 2015-02-12 2022-12-20 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR20220001468A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 디바이스에서의 산화물 반도체 트랜지스터 구조체 및 그 형성 방법
US11721767B2 (en) 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Oxide semiconductor transistor structure in 3-D device and methods of forming the same

Also Published As

Publication number Publication date
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