JP6059566B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、トランジスタを有する半導体装置に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる酸素欠損は、トランジスタの電気特性の不良に繋がる。例えば、膜中に酸素欠損が含まれている酸化物半導体を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは、酸化物半導体に含まれる酸素欠損に起因して電荷が生じてしまい、低抵抗化するためである。トランジスタがノーマリーオン特性を有すると、動作時に動作不良が発生しやすくなる、または非動作時の消費電力が高くなるなどの、様々な問題が生じる。
また、酸化物半導体膜に酸素欠損が含まれると、経時変化やバイアス温度ストレス試験（以下、ＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験ともいう。）により、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大してしまうという問題がある。
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置において、酸素欠損の含有量を低減することを課題の一とする。また、本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性を向上させることを課題の一とする。
本発明の一態様は、基板上に形成されるゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を介してゲート電極と重なる酸化物半導体膜と、酸化物半導体膜に接する一対の電極とを有するトランジスタ上に、ゲート絶縁膜、酸化物半導体膜、及び一対の電極を覆う第１の酸化絶縁膜と、該第１の酸化絶縁膜を覆う第２の酸化絶縁膜を有し、第１の酸化絶縁膜は緻密で硬い酸化絶縁膜であることを特徴とし、代表的には、２５℃において０．５重量％のフッ酸に対する第１の酸化絶縁膜のエッチング速度が１０ｎｍ／分以下であり、且つ第２の酸化絶縁膜より遅いことを特徴とする。
なお、第１の酸化絶縁膜と同様にゲート絶縁膜が、緻密で硬い絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下であり、且つ第２の酸化絶縁膜より遅い絶縁膜であってもよい。
本発明の一態様は、基板上に形成されるゲート電極、ゲート電極を覆うゲート絶縁膜、ゲート絶縁膜を介してゲート電極と重なる酸化物半導体膜、及び酸化物半導体膜に接する一対の電極を有するトランジスタと、該トランジスタを覆う第１の絶縁膜及び該第１の絶縁膜上に形成される第２の絶縁膜とを備える半導体装置であって、第１の絶縁膜は、酸素が拡散する酸化絶縁膜であり、第２の絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜であることを特徴とする。
本発明の一態様は、基板上に形成されるゲート電極、ゲート電極を覆うゲート絶縁膜、ゲート絶縁膜を介してゲート電極と重なる酸化物半導体膜、及び酸化物半導体膜に接する一対の電極を有するトランジスタと、該トランジスタを覆う酸化絶縁膜とを備える半導体装置であって、トランジスタは、バイアス温度ストレス試験によってしきい値電圧が変動しない、またはプラス方向に変動する特性を有し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下であることを特徴とする。
なお、バイアス温度ストレス試験は、上記一対の電極より上記ゲート電極に高い電位を印加するプラスＢＴストレス試験である。
また、バイアス温度ストレス試験は、前記一対の電極より前記ゲート電極に低い電位を印加するマイナスＢＴストレス試験である。
なお、バイアス温度ストレス試験は、トランジスタに光を照射しつつ、上記一対の電極より上記ゲート電極に高い電位を印加する光プラスＢＴストレス試験である。
また、バイアス温度ストレス試験は、トランジスタに光を照射しつつ、前記一対の電極より前記ゲート電極に低い電位を印加する光マイナスＢＴストレス試験である。
本発明の一態様は、基板上にゲート電極及びゲート絶縁膜を形成し、ゲート絶縁膜を介してゲート電極と重なる酸化物半導体膜を形成し、酸化物半導体膜に接する一対の電極を形成する。次に、酸化物半導体膜の露出部を、酸素を有する雰囲気で発生させたプラズマに曝した後、プラズマが曝された酸化物半導体膜、及び一対の電極上に、連続的に緻密で硬い第１の絶縁膜を形成する。第１の絶縁膜は、真空排気された処理室内に載置された基板を１８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給することにより形成する。
さらに、第１の絶縁膜上に、第２の絶縁膜を形成する。第２の絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁膜であってもよい。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁膜は、真空排気された処理室内に載置された基板を１８０℃以上２５０℃以下に保持し、処理室に原料ガスを導入して前記処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下の高周波電力を供給することにより形成する。
プラズマは発生させる酸素を有する雰囲気とは、酸素、オゾン、一酸化二窒素、二酸化窒素、または空気の一以上を有する雰囲気である。
第１の絶縁膜及び第２の絶縁膜は、原料ガスとして、シリコンを含む堆積性気体及び酸化性気体を用いて、酸化シリコン膜または酸化窒化シリコン膜を形成する。
第１の絶縁膜及び第２の絶縁膜は、原料ガスとして、シラン及び一酸化二窒素を用いて、酸化窒化シリコン膜を形成する。
酸化物半導体膜を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜に酸素を供給することで、酸化物半導体膜に含まれる酸素欠損量を低減することができる。また、当該プラズマ処理の後、連続的に緻密で硬い第１の絶縁膜を形成することで、酸化物半導体膜及び第１の絶縁膜の界面における不純物濃度を低減することが可能である。また、緻密で硬い第１の絶縁膜を形成することで、後に形成する第２の絶縁膜の成膜時において、酸化物半導体膜がプラズマに曝されず、酸化物半導体膜へのプラズマダメージを低減することができる。これらのため、本発明の一態様により、優れた電気特性を有する半導体装置を作製することができる。
また、酸化物半導体膜上に酸素が拡散する酸化絶縁膜を形成した後、当該酸化絶縁膜上に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成することで、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜の酸素を酸化物半導体膜に拡散させることができる。この結果、酸化物半導体膜に含まれる酸素欠損量を低減することができる。また、優れた電気特性を有する半導体装置を作製することができる。
トランジスタの一形態を説明する上面図及び断面図、並びに電気特性を説明する図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 表示装置の一形態を説明する断面図である。 表示装置の一形態を説明する断面図である。 表示装置の一形態を説明する上面図及び断面図である。 表示装置の共通接続部を説明する断面図及び上面図である。 表示装置の共通接続部を説明する断面図及び上面図である。 電子機器の一形態を説明する図である。 トランジスタのしきい値電圧（Ｖｔｈ）及びシフト値（Ｓｈｉｆｔ）を説明する図である。 トランジスタのしきい値電圧（Ｖｔｈ）及びシフト値（Ｓｈｉｆｔ）を説明する図である。 しきい値電圧及びシフト値の定義を説明する図である。 トランジスタのＶｇ−Ｉｄ特性を説明する図である。 トランジスタのＶｇ−Ｉｄ特性を説明する図である。 ＳＳＤＰ−ＳＩＭＳの測定結果を説明する図である。 試料の構造を説明する断面図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 トランジスタのＶｇ−Ｉｄ特性を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 試料の構造を説明する断面図である。 ＴＤＳの測定結果を説明する図である。 ＳＩＭＳの測定結果を説明する図である。 酸化窒化シリコン膜のエッチング速度を説明する図である。
以下では、本発明の実施の形態及び実施例について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及びその作製方法について図面を参照して説明する。
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ５０の上面図及び断面図を示す。図１（Ａ）はトランジスタ５０の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図１（Ａ）では、明瞭化のため、基板１１、下地絶縁膜１３、トランジスタ５０の構成要素の一部（例えば、ゲート絶縁膜１８）、絶縁膜２３、絶縁膜２４などを省略している。
図１（Ｂ）及び図１（Ｃ）に示すトランジスタ５０は、下地絶縁膜１３上に形成されるゲート電極１５を有する。また、下地絶縁膜１３及びゲート電極１５上に形成されるゲート絶縁膜１８と、ゲート絶縁膜１８を介して、ゲート電極１５と重なる酸化物半導体膜２０と、酸化物半導体膜２０に接する一対の電極２１とを有する。また、ゲート絶縁膜１８、酸化物半導体膜２０、及び一対の電極２１上には、絶縁膜２３及び絶縁膜２４で構成される保護膜２５が形成される。
本実施の形態に示すトランジスタ５０において、酸化物半導体膜２０が、酸化雰囲気で発生したプラズマに曝された酸化物半導体膜であってもよい。酸化雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の雰囲気がある。さらには、プラズマ処理において、基板１１側にバイアスを印加しない状態で発生したプラズマに曝された酸化物半導体膜２０であることが好ましい。このようなプラズマに酸化物半導体膜を曝すことで、酸化物半導体膜にダメージを与えず、且つ酸素を供給することが可能であり、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる。
また、酸化物半導体膜２０に接するように、絶縁膜２３が形成されている。絶縁膜２３は、緻密で硬い絶縁膜である。具体的には、２５℃において、絶縁膜２３における０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下であり、且つ絶縁膜２４より遅い酸化シリコン膜または酸化窒化シリコン膜である。
絶縁膜２３が緻密で硬い膜であると、後に形成する絶縁膜２４の成膜時において、酸化物半導体膜がプラズマに曝されず、酸化物半導体膜へのプラズマダメージを低減することができる。このため、酸化物半導体膜に含まれる酸素欠損の発生を抑制することができる。
また、絶縁膜２３において、電子スピン共鳴法（ＥＳＲ）によって計測される信号において、シリコンのタングリングボンドを示すＥ’−ｃｅｎｔｅｒ（ｇ値が２．００１）に現れる信号のスピン密度が２×１０１５ｓｐｉｎｓ／ｃｍ３以下、さらに好ましくは検出下限（１×１０１５ｓｐｉｎｓ／ｃｍ３）以下であることが好ましい。このような絶縁膜２３は、シリコンのダングリングボンドが極めて少ない。このため、経時変化やＢＴストレス試験において、当該絶縁膜２３を有するトランジスタ５０はしきい値電圧の変動が少なく、トランジスタ５０は優れた電気特性を有する。
また、トランジスタ５０において、酸化物半導体膜２０に接するように、絶縁膜２３が形成されている。絶縁膜２３は、酸素が拡散する酸化絶縁膜である。なお、ここでの酸素の拡散とは、絶縁膜２３を通過して酸化物半導体膜２０に酸素が移動することのほか、絶縁膜２３に留まる酸素の移動も含まれる。
絶縁膜２３として酸素が拡散する酸化絶縁膜を形成すると、絶縁膜２３上に設けられる絶縁膜２４から放出される酸素を、絶縁膜２３を介して酸化物半導体膜２０に拡散させることができる。
絶縁膜２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
なお、酸化物半導体膜２０がインジウムを含む金属酸化物で形成される場合、絶縁膜２３に１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下のインジウムが含まれる場合がある。これは、絶縁膜２３の成膜の際に酸化物半導体膜２０に含まれるインジウムが絶縁膜２３へと拡散するためである。なお、絶縁膜２３の成膜温度が高くなるにつれ、例えば３５０℃以上であると、絶縁膜２３に含まれるインジウムの含有量が増加する。
絶縁膜２３に接するように絶縁膜２４が形成されている。絶縁膜２４は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である。
絶縁膜２４としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜は、加熱処理により酸素の一部が脱離する酸化絶縁膜である。このため、加熱処理により酸素の一部が脱離する酸化絶縁膜を絶縁膜２４として絶縁膜２３上に設けることで、酸化物半導体膜２０に酸素を拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。または、加熱処理しながら絶縁膜２４を絶縁膜２３上に形成することで、酸化物半導体膜２０に酸素を拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。または、絶縁膜２３上に絶縁膜２４を形成した後加熱処理することより、酸素を酸化物半導体膜２０に拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜に含まれる酸素欠損量を低減することができる。
酸化物半導体膜２０のバックチャネル（酸化物半導体膜２０において、ゲート電極１５と対向する面と反対側の面）に、酸素が拡散する酸化絶縁膜を介して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を設けることで、酸化物半導体膜２０のバックチャネル側に酸素を拡散させることが可能であり、当該領域の酸素欠損を低減することができる。このような構造を有するトランジスタ５０は、ＢＴストレス試験及び光ＢＴストレス試験によってしきい値電圧が変動しない、またはプラス方向に変動する特性を有し、該変動量（ΔＶｔｈ）が３．０Ｖ以下、好ましくは２．５Ｖ以下、好ましくは０Ｖ以上１．５Ｖ以下である。
さらに、絶縁膜２４上に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
ここで、ＢＴストレス試験及び光ＢＴストレス試験おけるしきい値電圧の変動量が少ないトランジスタの電気特性を、図１（Ｄ）を用いて説明する。
ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（即ち、経年変化）を、短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
次に、具体的なＢＴストレス試験方法について説明する。はじめに、トランジスタの初期特性を測定する。次に、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジスタのソース電極及びドレイン電極として機能する一対の電極を同電位とし、ソース電極及びドレイン電極として機能する一対の電極とは異なる電位をゲート電極に一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよい。次に、基板の温度を初期特性を測定したときと同様の温度とし、トランジスタの電気特性を測定する。この結果、初期特性におけるしきい値電圧、及びＢＴストレス試験後の電気特性におけるしきい値電圧の差を、しきい値電圧の変動量として得ることができる。
なお、ゲート電極に印加する電位がソース電極及びドレイン電極の電位よりも高い場合をプラスＢＴストレス試験といい、ゲート電極に印加する電位がソース電極及びドレイン電極の電位よりも低い場合をマイナスＢＴストレス試験という。また、光を照射しながらＢＴストレス試験を行うことを光ＢＴストレス試験という。光が照射され、且つゲート電極に印加する電位がソース電極及びドレイン電極の電位よりも高い場合を光プラスＢＴストレス試験といい、光が照射され、且つゲート電極に印加する電位がソース電極及びドレイン電極の電位よりも低い場合を光マイナスＢＴストレス試験という。
ＢＴストレス試験の試験強度は、基板温度、ゲート絶縁膜に加えられる電界強度、及び電界印加時間により決定することができる。ゲート絶縁膜に加えられる電界強度は、ゲート電極と、ソース電極及びドレイン電極との電位差をゲート絶縁膜の厚さで除して決定される。例えば、厚さが１００ｎｍのゲート絶縁膜に印加する電界強度を３ＭＶ／ｃｍとしたい場合は、ゲート電極と、ソース電極及びドレイン電極との電位差を３０Ｖとすればよい。
図１（Ｄ）はトランジスタの電気特性を示す図であり、横軸がゲート電圧、縦軸がドレイン電流である。トランジスタの初期特性が破線４１であり、ＢＴストレス試験後の電気特性が実線４３である。本実施の形態に示すトランジスタは、破線４１及び実線４３におけるしきい値電圧の変動量が０Ｖ、またはプラス方向に変動する特性を有し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下、好ましくは１．５Ｖ以下であり、さらに、変動量が少ない。このため、本実施の形態に示すトランジスタは、ＢＴストレス試験後の電気特性において、しきい値電圧がマイナスシフトしない。即ち、長期間の使用によって、ノーマリーオフ特性を有するトランジスタがノーマリーオン特性を有するトランジスタとはならない。この結果、本実施の形態に示すトランジスタ５０は、信頼性が高いことが分かる。
なお、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
以下に、トランジスタ５０の他の構成の詳細について説明する。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１１として用いてもよい。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、下地絶縁膜１３及びトランジスタ５０を形成してもよい。または、基板１１と下地絶縁膜１３の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ５０は耐熱性の劣る基板や可撓性の基板にも転載できる。
下地絶縁膜１３としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜１３として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１から酸化物半導体膜２０へ、アルカリ金属、水、水素等の不純物が拡散することを抑制できる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
ゲート電極１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１５とゲート絶縁膜１８との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜２０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
ゲート絶縁膜１８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層で設ける。また、ゲート絶縁膜１８として、加熱により酸素が脱離する酸化絶縁物を用いてもよい。ゲート絶縁膜１８に加熱により酸素が脱離する膜を用いることで、酸化物半導体膜２０及びゲート絶縁膜１８の界面における界面準位を低減することが可能であり、電気特性の劣化の少ないトランジスタを得ることができる。また、ゲート絶縁膜１８のゲート電極１５側に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、ゲート絶縁膜１８として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１８の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
酸化物半導体膜２０に用いる酸化物半導体は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｗ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性及び電気特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
また、酸化物半導体膜２０に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
また、酸化物半導体膜２０は、非晶質構造、単結晶構造、または多結晶構造であってもよい。
また、酸化物半導体膜２０は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部の一以上を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。酸化物半導体膜２０は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜２０は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜２０は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜２０が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜２０は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ここでＣＡＡＣ−ＯＳ膜の詳細について説明する。ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えばｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体膜２０は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜２０を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
また、酸化物半導体膜２０を３層構造とし、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。
Ｇａ及びＺｎよりＩｎの原子数比が小さい酸化物半導体膜、代表的には原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、Ｇａ及びＺｎよりＩｎの原子数比が大きい酸化物半導体膜、代表的には第２の酸化物半導体膜、並びにＧａ、Ｚｎ、及びＩｎの原子数比が同じ酸化物半導体膜、代表的には第３の酸化物半導体膜と比較して、絶縁性が高い。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜が非晶質構造であると、さらに絶縁性が高まる。このため、第２の酸化物半導体膜及び第３の酸化物半導体膜がチャネル領域として機能し、第１の酸化物半導体膜はゲート絶縁膜として機能する。
また、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素は同一であるため、第１の酸化物半導体膜は、第２の酸化物半導体膜との界面におけるトラップ準位が少ない。このため、酸化物半導体膜２０を上記構造とすることで、トランジスタの経時変化や光ＢＴストレス試験によるしきい値電圧の変動量を低減することができる。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度及び信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜乃至第３の酸化物半導体膜のいずれかに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜乃至第３の酸化物半導体膜の一以上に非晶質酸化物半導体を適用すると、酸化物半導体膜２０の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
酸化物半導体膜２０の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることが好ましい。
酸化物半導体膜２０において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
酸化物半導体膜２０には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
一対の電極２１は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
次に、図１に示すトランジスタ５０の作製方法について、図２を用いて説明する。
図２（Ａ）に示すように、基板１１上に下地絶縁膜１３及びゲート電極１５を形成し、ゲート電極１５上にゲート絶縁膜１８を形成する。
下地絶縁膜１３は、スパッタリング法、ＣＶＤ法等により形成する。ここでは、厚さ１００ｎｍの酸化窒化シリコン膜をＣＶＤ法により形成する。
ゲート電極１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１５を形成する。この後、マスクを除去する。
なお、ゲート電極１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、ゲート電極１５を形成する。
ゲート絶縁膜１８は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ゲート絶縁膜１８として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、ゲート絶縁膜１８として窒化シリコン膜を形成する場合、２段階の形成方法を用いることが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマＣＶＤ法により、欠陥の少ない第１の窒化シリコン膜を形成する。次に、原料ガスを、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブロッキングすることが可能な第２の窒化シリコン膜を成膜する。このような形成方法により、ゲート絶縁膜１８として、欠陥が少なく、且つ水素ブロッキング性を有する窒化シリコン膜を形成することができる。
また、ゲート絶縁膜１８として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
次に、図２（Ｂ）に示すように、ゲート絶縁膜１８上に酸化物半導体膜１９を形成する。
酸化物半導体膜１９の形成方法について以下に説明する。ゲート絶縁膜１８上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により酸化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図２（Ｂ）に示すように、ゲート絶縁膜１８上であって、ゲート電極１５の一部と重なるように素子分離された酸化物半導体膜１９を形成する。この後、マスクを除去する。
なお、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜１９として印刷法を用いることで、素子分離された酸化物半導体膜１９を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガス雰囲気を適宜用いる。なお、希ガス及び酸素の混合ガス雰囲気の場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで、酸化物半導体膜１９を形成する。こののち、マスクを除去する。
次に、図２（Ｃ）に示すように、一対の電極２１を形成する。
一対の電極２１の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、一対の電極２１を形成する。この後、マスクを除去する。
ここでは、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極２１を形成する。
なお、一対の電極２１を形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極２１の短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸、リン酸などの酸性の溶液、または水を用いて行うことができる。
次に、図２（Ｃ）に示すように、酸化物半導体膜１９を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜１９に酸素２２を供給して、図２（Ｄ）に示す酸化物半導体膜２０を形成してもよい。酸化雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の雰囲気がある。さらに、プラズマ処理において、基板１１が搭載される下部電極にバイアスを印加しない状態で発生したプラズマに酸化物半導体膜１９を曝すことが好ましい。この結果、酸化物半導体膜１９にダメージを与えず、且つ酸素を供給することが可能であり、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる。
ここでは、プラズマＣＶＤ装置の処理室に一酸化二窒素を導入し、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜１９を曝し、酸化物半導体膜２０を形成する。
酸化物半導体膜１９の表面を酸化雰囲気で発生させたプラズマに曝すことで、酸化物半導体膜１９に酸素を供給することが可能であり、酸化物半導体膜に含まれる酸素欠損量を低減することができる。また、エッチング処理により酸化物半導体膜１９の表面に残存する不純物、例えば、フッ素、塩素等のハロゲン等を除去することができる。
次に、酸化物半導体膜２０及び一対の電極２１上に、絶縁膜２３を形成する。次に、絶縁膜２３上に絶縁膜２４を形成する。このとき、上記プラズマ処理によって酸化物半導体膜２０を形成した後、大気に曝すことなく絶縁膜２３を形成することで、酸化物半導体膜２０及び絶縁膜２３の界面における不純物濃度を低減することが可能である。
また、絶縁膜２３を形成した後、大気に曝すことなく、連続的に絶縁膜２４を形成することが好ましい。絶縁膜２３を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜２４を連続的に形成することで、絶縁膜２３及び絶縁膜２４における界面の大気成分由来の不純物濃度を低減することができると共に、絶縁膜２４に含まれる酸素を酸化物半導体膜２０に拡散することが可能であり、酸化物半導体膜２０の酸素欠損量を低減することができる。
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜２３として酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
上記条件を用いることで、絶縁膜２３として酸素が拡散する酸化絶縁膜を形成することができる。また、絶縁膜２３を設けることで、後に形成する絶縁膜２４の形成工程において、酸化物半導体膜２０へのダメージ低減が可能である。また、絶縁膜２３の成膜条件として、処理室内の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物半導体膜へのダメージを低減することができる。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜２３に含まれる水素含有量を低減することが可能である。この結果、酸化物半導体膜２０に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナスシフトを抑制することができる。
さらには、絶縁膜２３として、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を３００℃以上４００℃以下、さらに好ましくは３２０℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件を用いて、酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
当該成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結合力が強くなる。この結果、絶縁膜２３として、酸素が拡散し、緻密であり、且つ硬い酸化絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
ここでは、絶縁膜２３として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ１０ｎｍの酸化窒化シリコン膜を形成する。当該条件により、酸素が拡散する酸化窒化シリコン膜を形成することができる。
絶縁膜２４は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、好ましくは１８０℃以上２５０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．４０Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜２４の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜２４中における酸素含有量が化学量論比よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、酸化物半導体膜２０上に絶縁膜２３が設けられている。このため、絶縁膜２４の形成工程において、絶縁膜２３が酸化物半導体膜２０の保護膜となる。この結果、酸化物半導体膜２０へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜２４を形成することができる。
ここでは、絶縁膜２４として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、本実施の形態で用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。
本実施の形態に示すように、酸化物半導体膜１９の表面を酸化雰囲気で発生させたプラズマに曝すことで、酸化物半導体膜１９に酸素を供給することが可能であり、酸化物半導体膜に含まれる酸素欠損量を低減することができる。また、酸化物半導体膜１９の表面にエッチング処理で残存する不純物、例えば、フッ素、塩素等のハロゲン等を除去することができる。さらに、処理室の外部に基板を搬出し大気に曝すと、大気に含まれる不純物、例えばボロンが酸化物半導体膜の表面に付着してしまう。しかしながら、プラズマＣＶＤ装置において、酸化物半導体膜１９の表面を酸化雰囲気で発生させたプラズマに曝した後、大気に曝すことなく、処理室に絶縁膜２３の原料ガスを導入し、圧力、高周波電力及び基板温度を調整して、絶縁膜２３を連続的に形成することで、酸化物半導体膜２０及び絶縁膜２３の界面における不純物濃度を低減することが可能である。この結果、トランジスタの電気特性のばらつきを低減することができる。さらには、絶縁膜２３を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度を調整して、絶縁膜２４を連続的に形成することで、絶縁膜２３及び絶縁膜２４における界面の不純物濃度を低減することができる。
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
当該加熱処理を行うことで、絶縁膜２４に含まれる酸素を酸化物半導体膜２０に拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することで、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる。
なお、当該加熱処理の温度を絶縁膜２３の成膜温度より高くすることで、絶縁膜２３に含まれる酸素をより多く酸化物半導体膜２０に拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することができる。この時の加熱処理の温度は、２５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とすることができる。
以上の工程により、しきい値電圧のマイナスシフトを抑制した、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試験による電気特性の変動の少ない、代表的にはしきい値電圧が変動しない、またはプラス方向に変動する特性を有し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下である、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタと比較して、ゲート絶縁膜が異なるトランジスタの構造及び作製方法について、図１（Ａ）乃至図１（Ｃ）及び図３を用いて説明する。
本実施の形態に示すトランジスタは、図１（Ａ）乃至図１（Ｃ）に示すゲート絶縁膜１８として、酸素が拡散し、緻密であり、且つ硬い酸化絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下である酸化シリコン膜または酸化窒化シリコン膜を用いて形成する。
なお、ゲート絶縁膜１８として、酸素が拡散し、緻密であり、且つ硬い酸化絶縁膜を形成する場合は、実施の形態１に示す絶縁膜２３と同様に、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、さらに好ましくは３２０℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、ゲート絶縁膜１８として酸化シリコン膜または酸化窒化シリコン膜を形成する。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、ゲート絶縁膜１８に含まれる水素含有量を低減することが可能である。この結果、酸化物半導体膜２０に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナスシフトを抑制することができる。
ゲート絶縁膜１８の成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結合力が強くなる。この結果、ゲート絶縁膜１８として、緻密であり、硬い酸化絶縁膜を形成することができる。また、成膜圧力を上記範囲においてより低くすることで、ゲート絶縁膜１８に含まれる欠陥、代表的にはシリコンのダングリングボンドの量を低減することが可能である。この結果、しきい値電圧の変動が少なく、優れた電気特性を有するトランジスタを作製することができる。
ここでは、ゲート絶縁膜１８として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ１００ｎｍの酸化窒化シリコン膜を形成する。当該条件により、酸素が拡散し、緻密であり、且つ硬い酸化窒化シリコン膜を形成することができる。
その他の構成は、図１（Ａ）乃至図１（Ｃ）に示すトランジスタ５０と同様の構成及び作製方法を用いることで、しきい値電圧のマイナスシフトを抑制した、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試験による電気特性の変動の少ない、代表的にはしきい値電圧が変動しない、またはプラス方向に変動する特性を有し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下である、信頼性の高いトランジスタを作製することができる。
また、図３に示すトランジスタ６０のように、ゲート絶縁膜１８が、ゲート電極１５と接する絶縁膜１６と、絶縁膜１６上に形成され、酸化物半導体膜２０に接する絶縁膜１７との２層構造としてもよい。
この場合、絶縁膜１６としては、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化膜などを用いればよく、積層または単層で設ける。また、絶縁膜１６として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０への酸素の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜１６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
絶縁膜１７としては、実施の形態１に示す絶縁膜２３と同様に酸素が拡散する酸化絶縁膜を用いることができる。または、酸素が拡散し、緻密であり、且つ硬い酸化絶縁膜、代表的には、２５℃において、０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下であり且つ絶縁膜２４より遅い酸化シリコン膜、または酸化窒化シリコン膜を用いて形成することができる。
絶縁膜１６及び絶縁膜１７のぞれぞれの厚さは、厚さ５ｎｍ以上４００ｎｍ以下とする。但し、絶縁膜１６及び絶縁膜１７の厚さの合計の厚さが図１（Ａ）乃至図１（Ｃ）に示すトランジスタ５０のゲート絶縁膜１８の範囲となるように、適宜選択すればよい。
ここでは、ゲート絶縁膜１８の厚さを厚くすることで、さらに好ましくは抵抗率が５×１０１３Ω・ｃｍ以上１×１０１５Ω・ｃｍ以下の窒化シリコン膜と酸化窒化シリコン膜とを積層することで、後に形成されるトランジスタのゲート電極１５と、酸化物半導体膜２０または一対の電極２１との間に発生する静電気破壊を抑制することができる。
ここでは、絶縁膜１６として、流量５０ｓｃｃｍのシラン及び流量５０００ｓｃｃｍの窒素を原料ガスとし、処理室の圧力を６０Ｐａ、基板温度を３５０℃とし、１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの窒化シリコン膜を形成する。
また、絶縁膜１７として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を３５０℃とし、１００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ２００ｎｍ以下の酸化シリコン膜を形成する。当該条件により、酸素が拡散し、緻密であり、且つ硬い酸化シリコン膜を形成することができる。
以上の工程により、ゲート絶縁膜の一部または全部を、酸素を拡散し、緻密であり、且つ硬い酸化絶縁膜を用いて形成することで、しきい値電圧のマイナスシフトを抑制した、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試験による電気特性の変動の少ない、代表的にはしきい値電圧が変動しない、またはプラス方向に変動する特性を有し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下である、信頼性の高いトランジスタを作製することができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタについて、図４を用いて説明する。本実施の形態に示すトランジスタ７０は、酸化物半導体膜を介して対向する複数のゲート電極を有することを特徴とする。
図４に示すトランジスタ７０は、基板１１上に設けられる下地絶縁膜１３と、下地絶縁膜１３上に形成されるゲート電極１５とを有する。また、下地絶縁膜１３及びゲート電極１５上に形成されるゲート絶縁膜１８と、ゲート絶縁膜１８を介して、ゲート電極１５と重なる酸化物半導体膜２０と、酸化物半導体膜２０に接する一対の電極２１と、を有する。また、ゲート絶縁膜１８、酸化物半導体膜２０、及び一対の電極２１上には、絶縁膜２３及び絶縁膜２４で構成される保護膜２５が形成される。また、保護膜２５を介して酸化物半導体膜２０と重畳するゲート電極６１を有する。
ゲート電極６１は、実施の形態１に示すゲート電極１５と同様に形成することができる。
本実施の形態に示すトランジスタ７０は、酸化物半導体膜２０を介して対向するゲート電極１５及びゲート電極６１を有する。ゲート電極１５とゲート電極６１に異なる電位を印加することで、トランジスタ７０のしきい値電圧を制御し、好ましくは、しきい値電圧のマイナスシフトを抑制することができる。また、酸化雰囲気で発生したプラズマに表面が曝された酸化物半導体膜２０と、当該プラズマ処理の後連続的に形成された絶縁膜２３を有することで、酸化物半導体膜２０及びゲート電極６１の間における不純物を低減することが可能であり、トランジスタ７０のしきい値電圧のばらつきを低減することができる。また、酸素欠損量が低減された酸化物半導体膜２０を用いることで、しきい値電圧のマイナスシフトを抑制したトランジスタとなる。また、経時変化や光ＢＴストレス試験によって、しきい値電圧の変動が少なく、代表的にはしきい値電圧が変動しない、またはプラス方向に変動する特性を有し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下である、優れた電気特性を有するトランジスタとなる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示すトランジスタにおいて、酸化物半導体膜中に含まれる水素濃度を低減したトランジスタの作製方法について説明する。なお、本実施の形態に示す工程の一以上と、実施の形態１乃至実施の形態３に示すトランジスタの作製工程とが組み合わさればよく、全て組み合わせる必要はない。
実施の形態１に示す酸化物半導体膜２０において、水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
酸化物半導体膜２０に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。また、水素が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース電極及びドレイン電極におけるリーク電流を、代表的には、チャネル幅あたりのオフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。
酸化物半導体膜２０中の水素濃度を低減する第１の方法として、酸化物半導体膜２０を形成する前に、加熱処理またはプラズマ処理により、基板１１、下地絶縁膜１３、ゲート電極、ゲート絶縁膜１８それぞれに含まれる水素または水を脱離させる方法がある。この結果、後の加熱処理において、基板１１乃至ゲート絶縁膜１８に付着または含有する水素若しくは水が、酸化物半導体膜２０中に拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満の温度で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素等）を用いる。
酸化物半導体膜２０中の水素濃度を低減する第２の方法として、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水等を取り除く方法がある。この結果、酸化物半導体膜中への水素または水等の混入を低減することが可能である。
酸化物半導体膜２０中の水素濃度を低減する第３の方法として、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜する方法がある。この方法により、酸化物半導体膜中への水素または水等の混入を低減することが可能である。
ここで、酸化物半導体膜２０中に含まれる水素濃度を低減することが可能なスパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への水素または水等の混入を低減することができる。
また、スパッタリング装置の処理室の排気として、ドライポンプ等の粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素及び水の排気能力が低い。さらに、水素の排気能力の高いスパッタイオンポンプまたは水の排気能力の高いクライオポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素または水等の混入を低減することができる。
酸化物半導体膜２０中の水素濃度を低減する第４の方法として、原料ガスから水素を含む不純物が除去された高純度ガスを用いる方法がある。この結果、酸化物半導体膜中への水素または水等の混入を低減することが可能である。
酸化物半導体膜２０中の水素濃度を低減する第５の方法として、酸化物半導体膜を形成した後、加熱処理を行う方法がある。当該加熱処理により、酸化物半導体膜の脱水化または脱水素化をすることができる。
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分〜２４時間とする。
なお、図２（Ｂ）に示すように、素子分離した酸化物半導体膜２０を形成した後、上記脱水化または脱水素化のための加熱処理を行ってもよい。このような工程を経ることで、脱水化または脱水素化のための加熱処理において、ゲート絶縁膜１８に含まれる水素または水等を効率よく放出させることができる。
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
酸化物半導体膜２０中の水素濃度を低減する第５の方法として、実施の形態３において、図２（Ｃ）に示す酸化雰囲気のプラズマに曝す前に、プラズマＣＶＤ装置における加熱室で基板を加熱することが好ましい。当該加熱処理をした後、大気に曝すことなく連続的に、同プラズマＣＶＤ装置の処理室で酸化雰囲気のプラズマに酸化物半導体膜１９を曝し、さらに大気に曝すことなく連続的に絶縁膜２３を形成することで、酸化物半導体膜２０から水素、水等の不純物を脱離させつつ、酸化物半導体膜２０及び絶縁膜２３の界面におけるボロン等の不純物量を低減することができる。
以上の酸化物半導体膜中の水素濃度を低減する第１の方法乃至第５の方法の一以上を実施の形態１乃至実施の形態３に示すトランジスタの作製方法に組み合わせることで、水素または水等をできるだけ除去し、高純度化させた酸化物半導体膜にチャネル領域を有するトランジスタを作製することができる。この結果、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース電極及びドレイン電極におけるリーク電流を、代表的には、チャネル幅あたりのオフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。以上のことから、本実施の形態により、しきい値電圧のマイナスシフトが低減され、リーク電流が低く、優れた電気特性を有するトランジスタを作製することができる。
（実施の形態５）
上記実施の形態で一例を示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう。）を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。本実施の形態では、上記実施の形態で一例を示したトランジスタを用いた表示装置の例について、図５及び図６を用いて説明する。なお、図６（Ａ）及び図６（Ｂ）は、図５（Ｂ）中でＭ−Ｎの一点鎖線で示した部位の断面構成を示す断面図である。
図５（Ａ）において、第１の基板９０１上に設けられた画素部９０２を囲むようにして、シール材９０５が設けられ、第２の基板９０６によって封止されている。図５（Ａ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路９０３、及び走査線駆動回路９０４が実装されている。また、信号線駆動回路９０３、走査線駆動回路９０４、または画素部９０２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）９１８ａ、ＦＰＣ９１８ｂから供給されている。
図５（Ｂ）及び図５（Ｃ）において、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４とを囲むようにして、シール材９０５が設けられている。また画素部９０２と、走査線駆動回路９０４の上に第２の基板９０６が設けられている。よって画素部９０２と、走査線駆動回路９０４とは、第１の基板９０１とシール材９０５と第２の基板９０６とによって、表示素子と共に封止されている。図５（Ｂ）及び図５（Ｃ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路９０３が実装されている。図５（Ｂ）及び図５（Ｃ）においては、別途形成された信号線駆動回路９０３、走査線駆動回路９０４、または画素部９０２に与えられる各種信号及び電位は、ＦＰＣ９１８から供給されている。
また図５（Ｂ）及び図５（Ｃ）においては、信号線駆動回路９０３を別途形成し、第１の基板９０１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図５（Ａ）は、ＣＯＧ方法により信号線駆動回路９０３、走査線駆動回路９０４を実装する例であり、図５（Ｂ）は、ＣＯＧ方法により信号線駆動回路９０３を実装する例であり、図５（Ｃ）は、ＴＡＢ方法により信号線駆動回路９０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む。）を指す。また、コネクター、例えばＦＰＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図６（Ａ）及び図６（Ｂ）で示すように、半導体装置は接続端子電極９１５及び端子電極９１６を有しており、接続端子電極９１５及び端子電極９１６はＦＰＣ９１８が有する端子と異方性導電剤９１９を介して、電気的に接続されている。
接続端子電極９１５は、第１の電極９３０と同じ導電膜から形成され、端子電極９１６は、トランジスタ９１０、９１１の一対の電極と同じ導電膜で形成されている。
また、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４は、トランジスタを複数有しており、図６（Ａ）及び図６（Ｂ）では、画素部９０２に含まれるトランジスタ９１０と、走査線駆動回路９０４に含まれるトランジスタ９１１とを例示している。図６（Ａ）では、トランジスタ９１０及びトランジスタ９１１上には実施の形態１乃至実施の形態３に示す保護膜２５、または該保護膜２５と窒化シリコン膜の積層膜に相当する絶縁膜９２４が設けられ、図６（Ｂ）では、絶縁膜９２４の上にさらに平坦化膜９２１が設けられている。なお、絶縁膜９２３は下地膜として機能する絶縁膜である。
本実施の形態では、トランジスタ９１０、トランジスタ９１１として、上記実施の形態で示したトランジスタを適用することができる。
また、図６（Ｂ）では、絶縁膜９２４上において、駆動回路用のトランジスタ９１１の酸化物半導体膜のチャネル領域と重なる位置に導電膜９１７が設けられている例を示している。本実施の形態では、導電膜９１７を第１の電極９３０と同じ導電膜で形成する。導電膜９１７を酸化物半導体膜のチャネル領域と重なる位置に設けることによって、ＢＴストレス試験前後におけるトランジスタ９１１のしきい値電圧の変動量をさらに低減することができる。また、導電膜９１７の電位は、トランジスタ９１１のゲート電極と同じでもよいし、異なっていても良く、導電膜９１７を第２のゲート電極として機能させることもできる。また、導電膜９１７の電位は、ＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、導電膜９１７は外部の電場を遮蔽する機能も有する。すなわち外部の電場が内部（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電膜９１７の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。導電膜９１７は、上記実施の形態で示した、いずれのトランジスタにも適用可能である。
画素部９０２に設けられたトランジスタ９１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図６（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図６（Ａ）において、表示素子である液晶素子９１３は、第１の電極９３０、第２の電極９３１、及び液晶層９０８を含む。なお、液晶層９０８を挟持するように配向膜として機能する絶縁膜９３２、絶縁膜９３３が設けられている。また、第２の電極９３１は第２の基板９０６側に設けられ、第１の電極９３０と第２の電極９３１とは液晶層９０８を介して重なる構成となっている。
第１の電極９３０、第２の電極９３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極９３０、第２の電極９３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、またはその合金、若しくはその金属窒化物から一つ、または複数種を用いて形成することができる。
また、第１の電極９３０、第２の電極９３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
スペーサ９３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極９３０と第２の電極９３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
第１の基板９０１及び第２の基板９０６はシール材９０５によって固定されている。シール材９０５は、熱硬化樹脂、光硬化樹脂などの有機樹脂を用いることができる。
また、上記実施の形態で用いる酸化物半導体膜を用いたトランジスタは、しきい値電圧の変動量が少ない。また、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であるため、画素における開口率を高めることができる。
また、表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す。）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す。）、またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
ここで、液晶表示装置の周辺部における構造について、図７乃至図９を用いて説明する。
液晶表示装置において、液晶素子はスイッチング素子と電気的に接続されている画素電極と対向電極との間に液晶が設けられている素子といえる。当該対向電極は画素部全てにおいて同電位とすることが多い。そのため、当該対向電極は接続端子またはコモン電極ともいう。そして、当該対向電極は駆動回路などの周辺回路によって電位操作されている。そして、対向電極の電位は、実際に画素電極に印加される信号線の電位に合わせて調整する。実際に画素電極に印加される信号線の電位が変化してしまう場合、表示画面に不具合が生じる恐れがあるため、画素電極の電位振幅の中心に一致するように対向電極の電位を最適化することが好ましい。そこで、対向電極を、駆動回路部（走査線駆動回路及び信号線駆動回路）に設けられる第１の対向電極と、画素部に設けられる第２の対向電極とに分けて、それぞれ異なる電位を供給できるような構成を有する液晶表示装置について説明する。
図７（Ａ）に、当該液晶表示装置の上面図を示す。図７（Ａ）は、図５（Ａ）乃至図５（Ｃ）に示した表示装置において、第１の基板１２１０にＦＰＣを貼り付ける前の液晶表示装置の上面図である。図７（Ｂ）は、導電粒子と接続配線の接続領域を示す図７（Ａ）の一点鎖線Ｅ−Ｆの断面図を示す。
当該液晶表示装置は、スイッチング素子と電気的に接続されている画素電極が形成された第１の基板１２１０と第１の対向電極１２９１、第２の対向電極１２９２が形成された第２の基板１２０４とがシール材１２０５により貼り合わされており、シール材１２０５の内部に液晶１２８０が充填されている。第１の基板１２１０上には信号線駆動回路１２００、走査線駆動回路１２０１、及び画素電極がマトリクス状に形成された画素部１２０２が設けられている。
駆動回路部に設けられる第２の対向電極１２９２は、第１の対向電極１２９１と異なる電位である。画素部１２０２に設けられる第１の対向電極１２９１、及び駆動回路部に設けられる第２の対向電極１２９２にはそれぞれ異なる電位を供給することができる。
画素電極に印加される電位差（電圧）は、スイッチング素子を介して印加されるため、実際にスイッチング素子に接続される配線に与えられる電位より数ボルト低い可能性がある。よって、第１の対向電極１２９１に印加する電位差（電圧）もその差分を考慮して、供給する電位差（電圧）を設定することが好ましい。
また、駆動回路部に設けられる第２の対向電極１２９２は、平板状のパターンであり、開口を有するパターンに加工してもよい。第２の対向電極１２９２を、開口を有するパターンに加工することによって駆動回路部に設けられるトランジスタに含まれる導電膜との間に生じる寄生容量を軽減することもできる。これにより、液晶表示装置の低消費電力化を実現できる。
本明細書において、駆動回路部における第２の対向電極１２９２が有する開口パターン（スリット）とは、閉空間に開口されたパターンの他、一部開かれた屈曲部や枝分かれした櫛歯状のようなパターンも含まれるものとする。
また、第１の基板１２１０の端部には、端子部１２４０が形成される。端子部１２４０の断面構成例を図７（Ｂ）に示す。
図７（Ｂ）は、樹脂層１２３５中に含有された導電粒子１２７０を用いて上下の配線が電気的に接続される領域の断面図である。第１の基板１２１０上に接続配線１２０８が形成される。接続配線１２０８上には画素電極と同時に形成される接続端子１２４１が形成される。接続端子１２４１は、接続配線１２０８及び導電粒子１２７０を介して、第１の対向電極１２９１と電気的に接続される。また、接続端子１２４１はＦＰＣ（図示せず）と接続される。なお、図７（Ｂ）において、導電粒子１２７０は樹脂層１２３５によって固定されている。樹脂層１２３５としては、シール材１２０５で用いるような有機樹脂やフリットガラスを用いることができる。
導電粒子１２７０として、絶縁性球体に金属薄膜が被覆された導電粒子を用いることができる。絶縁性球体は、シリカガラス、硬質樹脂等で形成される。金属薄膜は、金、銀、パラジウム、ニッケル、酸化インジウムスズ、及び酸化インジウム亜鉛の単層または積層構造とすることができる。例えば、金属薄膜として金薄膜や、ニッケル薄膜及び金薄膜の積層等を用いることができる。絶縁性球体を中心に有する導電粒子１２７０を用いることで、弾性が高まり、外部からの圧力に対する破壊を低減することができる。
導電粒子１２７０の周囲には、絶縁性を有する樹脂層ではなく、導電性ポリマーで形成された導電性を有する樹脂層が設けられてもよい。導電性ポリマーの代表例としては、導電性ポリアニリン、導電性ポリピロール、導電性ポリチオフェン、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とポリスチレンスルホン酸（ＰＳＳ）の錯体等も用いることができる。対向電極または接続配線に導電性ポリマーが接していることにより、導電粒子１２７０と導電性ポリマーが接し、対向電極及び接続配線の接続抵抗を低減することが可能である。
なお、接続配線１２０８と、第２の基板１２０４上に形成される第１の対向電極１２９１が導電粒子１２７０を介して導通する。また、接続配線１２０９と、第２の基板１２０４上に形成される第２の対向電極１２９２が導電粒子１２７１を介して導通する（図７（Ａ）参照。）。また、接続配線１２０９と接続配線１２０８は異なる電位である。
ここで、第２の基板１２０４に設けられた対向電極（第１の対向電極１２９１及び第２の対向電極１２９２）と端子部１２４０とを電気的に接続するために設ける共通接続部（コモンコンタクト部ともいう。）の断面図、及び当該共通接続部の上面図を図８及び図９に示す。なお、第１の基板１２１０上に当該共通接続部を形成する例について示す。図８及び図９には、当該共通接続部に加え、第１の基板１２１０に画素部１２０２に含まれているトランジスタ１２１１が形成されている構成を示している。当該共通接続部の作製工程は画素部１２０２のトランジスタ１２１１の作製工程と共通化させることで作製工程を複雑にすることなく共通接続部を形成できる。また、第１の基板１２１０には当該共通接続部の他に画素部１２０２だけではなく、駆動回路（走査線駆動回路１２０１）が形成されている構成としてもよく、当該共通接続部の作製工程は駆動回路（走査線駆動回路１２０１）に含まれるトランジスタ９１０、９１１（図６（Ａ）参照）の作製工程と共通化させてもよい。
本実施の形態では、シール材と重ならない箇所（ただし画素部を除く）に共通接続部を設け、共通接続部に重なるように導電粒子を含むペーストをシール材とは別途設けて、対向電極と電気的に接続する。なお、共通接続部は、第１の基板１２１０と第２の基板１２０４とを接着するためのシール材１２０５と重なる位置に配置され、シール材１２０５に含まれる導電粒子１２７０を介して対向電極と電気的に接続してもよい。
図８では、ゲート電極に加工される配線（ゲート配線）と同じ材料及び同じ工程で形成される配線を用いて接続配線１２５１が形成される共通接続部を示している。
図８（Ａ）において、画素電極１２５０と電気的に接続するトランジスタ１２１１は、チャネルエッチ型のトランジスタである。上記実施の形態に示すトランジスタを適宜用いてトランジスタ１２１１を形成することができる。
また、図８（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の一点鎖線Ｉ−Ｊが図８（Ａ）の共通接続部の断面に相当する。なお、図８（Ｂ）において図８（Ａ）と同一の部分には同じ符号を用いて説明する。また、ここでは、図面が煩雑になることを避けるため、接続端子１２４１はハッチングを用いず、破線で示す。
接続配線１２５１は、ゲート絶縁膜１２５３上に設けられ、トランジスタ１２１１のソース電極１２５９及びドレイン電極１２６１と同じ材料及び同じ工程で作製される。
また、接続配線１２５１は、保護膜１２５５で覆われ、保護膜１２５５は、接続配線１２５１と重なる位置に複数の開口部を有している。この開口部は、トランジスタ１２１１のドレイン電極１２６１と画素電極１２５０とを接続するコンタクトホールと同じ工程で作製される。
なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共通接続部の開口部と使い分けて呼ぶこととする。また、図８（Ａ）では、画素部１２０２と共通接続部とで同じ縮尺で図示しておらず、例えば共通接続部の一点鎖線Ｉ−Ｊの長さが５００μｍ程度であるのに対して、画素部１２０２のトランジスタのサイズは５０μｍ未満であり、実際には１０倍以上面積サイズが大きいが、分かりやすくするため、図８（Ａ）に画素部１２０２と共通接続部の縮尺をそれぞれ変えて図示している。
また、接続端子１２４１は、保護膜１２５５上に設けられ、画素部１２０２の画素電極１２５０と同じ材料及び同じ工程で作製される。
このように、画素部１２０２のトランジスタ１２１１の作製工程と共通させて共通接続部の作製工程を行う。接続配線１２５１は金属配線として配線抵抗の低減を図る構成とすることが好ましい。
そして画素部１２０２と共通接続部が設けられた第１の基板１２１０と、対向電極を有する第２の基板１２０４とをシール材１２０５を用いて固定する。
なお、接続端子１２４１は、図７（Ｂ）に示す導電粒子１２７０を介して第２の基板１２０４の対向電極と電気的に接続される。
次に、図８に示した共通接続部とは一部構成が異なる共通接続部について、図９を用いて説明する。図９では、ゲート配線と同じ材料及び同じ工程で形成される接続電極１２６７を設け、該接続電極１２６７に接続する接続配線１２６３として、ソース電極１２５９及びドレイン電極１２６１と同じ材料並びに同じ工程で形成される配線（ソース配線及びドレイン配線）を用いる共通接続部を示す。
図９（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の一点鎖線Ｌ−Ｍが図９（Ａ）の共通接続部の断面に相当する。また、ここでは、図面が煩雑になることを避けるため、接続端子１２６５はハッチングを用いず、破線で示す。
接続電極１２６７は、第１の基板１２１０上に設けられ、トランジスタ１２１１のゲート電極と同じ材料及び同じ工程で作製される。
接続電極１２６７は、ゲート絶縁膜１２５３及び保護膜１２５５で覆われ、ゲート絶縁膜１２５３及び保護膜１２５５は、接続電極１２６７と重なる位置に開口部１２６０を有している。なお、該開口部１２６０は、ドレイン電極１２６１と画素電極１２５０とを接続するコンタクトホールと同じ工程でエッチングした後、さらにゲート絶縁膜１２５３を選択的にエッチングすることで形成される。
接続配線１２６３は、ゲート絶縁膜１２５３上に設けられ、ソース電極１２５９及びドレイン電極１２６１と同じ材料並びに同じ工程で作製される。
接続配線１２６３は、保護膜１２５５で覆われ、保護膜１２５５は、接続配線１２６３と重なる位置に複数の開口部１２６２を有している。該開口部１２６２は、ドレイン電極１２６１と画素電極１２５０とを接続するコンタクトホールと同じ工程で作製される。
接続端子１２６５は、保護膜１２５５上に設けられ、画素部１２０２の画素電極１２５０と同じ材料及び同じ工程で作製される。
このように、共通接続部の作製工程は、画素部１２０２のトランジスタ１２１１の作製工程と共通化させることができる。
また、図９に示した共通接続部においては、複数の導電性粒子をゲート絶縁膜１２５３の開口部１２６０にのみ選択的に配置する。即ち、接続端子１２６５と接続電極１２６７とが接している領域に複数の導電性粒子を配置する。接続電極１２６７及び接続配線１２６３の両方と接触する接続端子１２６５は、導電性粒子と接触する電極であり、第２の基板１２０４の対向電極と電気的に接続される。
なお、ここでは、対向電極と電気的に接続する共通接続部の例を示したが、特に限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いることができる。また、図８に示した共通接続部の構成と、図９に示した共通接続部の構成は自由に組み合わせることができる。
次に、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図６（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子９６３は、画素部９０２に設けられたトランジスタ９１０と電気的に接続している。なお発光素子９６３の構成は、第１の電極９３０、発光層９６１、第２の電極９３１の積層構造であるが、示した構成に限定されない。発光素子９６３から取り出す光の方向などに合わせて、発光素子９６３の構成は適宜変えることができる。
隔壁９６０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極９３０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層９６１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子９６３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極９３１及び隔壁９６０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ膜等を形成することができる。また、第１の基板９０１、第２の基板９０６、及びシール材９３６によって封止された空間には充填材９６４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材で発光素子をパッケージング（封入）することが好ましい。
シール材９３６は熱硬化樹脂、光硬化樹脂などの有機樹脂や、低融点ガラスを含むフリットガラスなどを用いることができる。フリットガラスは、水や酸素などの不純物に対してバリア性が高いため好ましい。また、シール材９３６としてフリットガラスを用いる場合、図６（Ｂ）に示すように、絶縁膜９２４上にフリットガラスを設けることが好ましい。絶縁膜９２４は、実施の形態１乃至実施の形態３に示す保護膜２５、または該保護膜２５と窒化シリコン膜の積層膜に相当する無機絶縁膜であるため、フリットガラスとの密着性を高めることができる。
充填材９６４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
表示素子に電圧を印加する第１の電極及び第２の電極（画素電極、接続端子、対向電極などともいう）においては、取り出す光の方向、電極が設けられる場所、及び電極のパターン構造によって透光性、反射性を選択すればよい。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように上記実施の形態で示したトランジスタを適用することで、表示機能を有する信頼性のよい半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例である携帯情報端末について、図１０を用いて説明する。
図１０（Ａ）及び図１０（Ｂ）は２つ折り可能なタブレット型端末である。図１０（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１０（Ａ）及び図１０（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。
また、図１０（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１０（Ｃ）にブロック図を示し説明する。図１０（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１０（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
本実施例は、本発明の一態様である半導体装置が有するトランジスタのＢＴストレス試験、及び光ＢＴストレス試験の測定結果について説明する。具体的には本発明の一態様であるトランジスタのしきい値電圧及びシフト値の変動量について説明する。
はじめに、試料Ａ１乃至試料Ａ４に含まれるトランジスタの作製工程について説明する。本実施例では図２及び図３を参照して説明する。
まず、基板１１としてガラス基板を用い、基板１１上にゲート電極１５を形成した。
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部をエッチングし、ゲート電極１５を形成した。
次に、ゲート電極１５上に絶縁膜１６及び絶縁膜１７（図３を参照）で構成されるゲート絶縁膜１８を形成した。
絶縁膜１６として厚さ５０ｎｍの窒化シリコン膜を形成し、絶縁膜１７として厚さ２００ｎｍの酸化窒化シリコン膜を形成した。該窒化シリコン膜は、シラン５０ｓｃｃｍ、窒素５０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を６０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して形成した。該酸化窒化シリコン膜は、シラン２０ｓｃｃｍ、一酸化二窒素３０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して形成した。なお、該窒化シリコン膜及び該酸化窒化シリコン膜は、基板温度を３５０℃として形成した。
ここまでの工程で得られた構成は図２（Ａ）を参照できる。なお、図２（Ａ）には下地絶縁膜１３が図示されているが、本実施例において下地絶縁膜１３は形成していない。
次に、ゲート絶縁膜１８を介してゲート電極１５に重なる酸化物半導体膜１９を形成した。
ここでは、ゲート絶縁膜１８上にＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜をスパッタリング法で形成し、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用いて該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処理を行い、酸化物半導体膜１９を形成した。なお、本実施例では厚さ３５ｎｍのＩＧＺＯ膜を形成した。
ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのアルゴンと５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０℃とした。
加熱処理としては、窒素雰囲気で、４５０℃、１時間の加熱処理を行った後、窒素及び酸素雰囲気で、４５０℃、１時間の加熱処理を行った。
ここまでの工程で得られた構成は図２（Ｂ）を参照できる。
次に、酸化物半導体膜１９に接する一対の電極２１を形成した。
ゲート絶縁膜１８及び酸化物半導体膜１９上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の電極２１を形成した。なお、該導電膜は、厚さ５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形成した。
次に、一酸化二窒素が充填された処理室に基板を移動させた。次に、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜１９を曝して図２（Ｄ）に示す酸化物半導体膜２０を形成した。
次に、上記プラズマ処理の後、大気に曝すことなく、連続的に酸化物半導体膜２０及び一対の電極２１上に絶縁膜２３を形成した。絶縁膜２３としては、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、１５０Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、酸化窒化シリコン膜を形成した。絶縁膜２３の厚さがそれぞれ２０ｎｍの試料を試料Ａ１、５０ｎｍの試料を試料Ａ２、１００ｎｍの試料を試料Ａ３とする。なお、本工程において基板温度が２２０℃と比較的低いため、酸化窒化シリコン膜に窒素が含まれず、酸化シリコン膜が形成される場合がある。また、本工程において基板温度が２２０℃と比較的低いため、３５０℃における成膜と比較して成膜過程における水素脱離が少なく、酸化窒化シリコン膜（酸化シリコン膜）に水素が含まれる場合がある。
次に、絶縁膜２３上に絶縁膜２４を形成した。絶縁膜２４としては、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。当該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化窒化シリコン膜を形成することができる。即ち、加熱により酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。
次に、加熱処理を行った。当該加熱処理は、温度を３５０℃とし、酸素及び窒素を含む雰囲気で１時間行った。
次に、絶縁膜２４上に絶縁膜を形成した。ここでは、絶縁膜として厚さ１．５μｍのアクリル樹脂を形成した。こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素雰囲気で１時間行った。
以上の工程により、試料Ａ１〜試料Ａ３に含まれるトランジスタを作製した。
なお、試料Ａ１乃至試料Ａ３に示す絶縁膜２３及び絶縁膜２４の代わりに、以下の条件を用いて絶縁膜を形成した試料を試料Ａ４とする。試料Ａ４の絶縁膜２３及び絶縁膜２４の形成方法を以下に示す。
上記プラズマ処理の後、大気に曝すことなく、連続的に酸化物半導体膜２０及び一対の電極２１上に絶縁膜２３を形成した。絶縁膜２３としては、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃とし、１００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ２０ｎｍの酸化窒化シリコン膜を形成した。
次に、絶縁膜２３上に絶縁膜２４を形成した。絶縁膜２４としては、試料Ａ１〜試料Ａ３における絶縁膜２４と同様の形成条件を用い、厚さ３８０ｎｍの酸化窒化シリコン膜を形成した。
他の工程は、試料Ａ１〜試料Ａ３と同様の工程を用いることで試料Ａ４に含まれるトランジスタを作製した。
また、試料Ａ２の絶縁膜２４の形成後であって、上記３５０℃１時間の加熱処理を行わずに連続的に窒化シリコン膜を形成し、３５０℃の窒素及び酸素雰囲気で加熱処理を行った後、窒化シリコン膜上にアクリル樹脂を形成した試料を試料Ａ５とした。
また、試料Ａ２の絶縁膜２４の形成後であって、上記３５０℃１時間の加熱処理の後に、窒化シリコン膜を形成し、３００℃の窒素及び酸素雰囲気で加熱処理を行った後、窒化シリコン膜上にアクリル樹脂を形成した試料を試料Ａ６とした。
試料Ａ５及び試料Ａ６の窒化シリコン膜の成膜条件としては、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１０００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法を用い、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。
また、比較試料Ａ１に含まれるトランジスタの作製工程について説明する。比較試料Ａ１に含まれるトランジスタは、試料Ａ１〜試料Ａ３に含まれる絶縁膜２３を除いた構造であり、その他の構造及び作製方法は同様である。
次に、試料Ａ１〜試料Ａ６、及び比較試料Ａ１のＢＴストレス試験及び光ＢＴストレス試験を行った。ここでは、ＢＴストレス試験として、基板温度を８０℃、ゲート絶縁膜に印加する電界強度を１．２ＭＶ／ｃｍ、印加時間を２０００秒とし、ゲート電極に電圧を印加するＢＴストレス試験を行った。
また、上記ＢＴストレス試験と同様の条件を用い、ＬＥＤから発せられる３０００ｌｘの白色光をトランジスタに照射してゲート電極に電圧を印加する光ＢＴストレス試験を行った。
ここで、ＢＴストレス試験方法とトランジスタのＶｇ−Ｉｄ特性の測定方法について説明する。ＢＴストレス試験の対象となるトランジスタの初期特性を測定するため、基板温度を２５℃とし、ソース電極−ドレイン電極間電圧（以下、ドレイン電圧という。）を１Ｖ、１０Ｖとし、ソース電極−ゲート電極間電圧（以下、ゲート電圧という。）を−３０Ｖ〜＋３０Ｖまで変化させたときのソース電極−ドレイン電極間に流れる電流（以下、ドレイン電流という。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、基板温度を８０℃まで上昇させた後、トランジスタのソース電極およびドレイン電極の電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が１．２ＭＶ／ｃｍとなるようにゲート電極に電圧を印加し、２０００秒保持した。
なお、マイナスＢＴストレス試験では、ゲート電極に−３０Ｖを印加した。また、プラスＢＴストレス試験では、ゲート電極に３０Ｖを印加した。また、光マイナスＢＴストレス試験では、ＬＥＤから発せられる３０００ｌｘの白色光を照射しつつ、ゲート電極に−３０Ｖを印加した。また、光プラスＢＴストレス試験では、ＬＥＤから発せられる３０００ｌｘの白色光を照射しつつ、ゲート電極に３０Ｖを印加した。
次に、ゲート電極、ソース電極およびドレイン電極へ電圧を印加したまま、基板温度を２５℃まで下げた。基板温度が２５℃になった後、ゲート電極、ソース電極およびドレイン電極への電圧の印加を終了させた。
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、ＢＴストレス試験後、及び光ＢＴストレス試験後のＶｇ−Ｉｄ特性を得た。試料Ａ１〜試料Ａ４、及び比較試料Ａ１の初期特性のしきい値電圧とＢＴストレス試験後のしきい値電圧の差（即ち、しきい値電圧の変動量（ΔＶｔｈ））、及びシフト値の差（即ち、シフト値の変動量（ΔＳｈｉｆｔ））を図１１に示す。また、試料Ａ５及び試料Ａ６のしきい値電圧の変動量（ΔＶｔｈ）及びシフト値の変動量（ΔＳｈｉｆｔ）を図１２に示す。図１１及び図１２において、縦軸にΔＶｔｈ及びΔＳｈｉｆｔを示す。
ここで、本明細書におけるしきい値電圧及びシフト値について図１３を用いて説明する。
本明細書中において、しきい値電圧（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２［Ａ］）を縦軸としてプロットした曲線３１２において、最大傾きであるＩｄ１／２の接線３１４を外挿したときの、接線３１４とＶｇ軸（即ち、Ｉｄ１／２が０Ａ）との交点のゲート電圧で定義する（図１３（Ａ）参照）。なお、本明細書中においては、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を算出する。
また、本明細書中において、シフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流（Ｉｄ［Ａ］）の対数を縦軸にプロットした曲線３１６において、最大傾きであるＩｄの接線３１８を外挿したときの直線Ｉｄ＝１．０×１０−１２［Ａ］との交点のゲート電圧で定義する（図１３（Ｂ）参照）。なお、本明細書中においては、ドレイン電圧Ｖｄを１０Ｖとして、シフト値を算出する。
図１１より、比較試料Ａ１では光マイナスＢＴストレス試験において、しきい値電圧及びシフト値がマイナスシフトしており、しかもしきい値電圧の変動量（ΔＶｔｈ）及びシフト値の変動量（ΔＳｈｉｆｔ）が大きい。しかしながら、試料Ａ１〜試料Ａ６においては、図１１及び図１２に示すように、ＢＴストレス試験及び光ＢＴストレス試験において、しきい値電圧の変動量（ΔＶｔｈ）及びシフト値の変動量（ΔＳｈｉｆｔ）が小さい。さらには、試料Ａ１〜試料Ａ６においては、しきい値電圧及びシフト値がプラスシフトしており、且つしきい値電圧の変動量（ΔＶｔｈ）及びシフト値の変動量（ΔＳｈｉｆｔ）が３．０Ｖ以下、好ましくは２．５Ｖ以下と小さくなりやすい。このことから、トランジスタの保護膜として、酸素が拡散する酸化絶縁膜及び化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を積層することで、ＢＴストレス試験及び光ＢＴストレス試験におけるしきい値電圧及びシフト値の変動量が少ないトランジスタを作製できることが分かる。
次に、絶縁膜２４上に形成した窒化シリコン膜を形成した試料について、耐湿評価の加速寿命試験を行った。ここでは、試料Ａ５及び試料Ａ６と、比較試料として、比較試料Ａ２及び比較試料Ａ３を用いて、耐湿評価の加速寿命試験を行った。
ここで、比較試料Ａ２及び比較試料Ａ３に含まれるトランジスタの作製工程について説明する。比較試料Ａ２及び比較試料Ａ３に含まれるトランジスタはそれぞれ、試料Ａ５及び試料Ａ６における窒化シリコン膜の代わりに、流量５０ｓｃｃｍのシラン及び流量５０００ｓｃｃｍの窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１０００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法を用い、厚さ２００ｎｍの窒化シリコン膜を形成した。
次に、耐湿評価の加速寿命試験として、プレッシャークッカー試験（ＰＣＴ：Ｐｒｅｓｓｕｒｅ Ｃｏｏｋｅｒ Ｔｅｓｔ）を行った。本実施例ではＰＣＴ試験として、温度１３０℃、湿度８５％、圧力０．２３ＭＰａの条件で、試料Ａ５及び試料Ａ６、並びに比較試料Ａ２及び比較試料Ａ３を１５時間保持した。
比較試料Ａ２に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１４（Ａ）に示し、試料Ａ５に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１４（Ｂ）に示す。また、プレッシャークッカー試験後における、比較試料Ａ２に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１４（Ｃ）に示し、試料Ａ５に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１４（Ｄ）に示す。
また、比較試料Ａ３に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１５（Ａ）に示し、試料Ａ６に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１５（Ｂ）に示す。また、プレッシャークッカー試験後における、比較試料Ａ３に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１５（Ｃ）に示し、試料Ａ６に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性を図１５（Ｄ）に示す。
図１４及び図１５において、横軸はゲート電圧（Ｖｇ）を表し、左縦軸は一対の電極２１間を流れるドレイン電流（Ｉｄ）を表し、右縦軸は電界効果移動度（μＦＥ）を表す。また、実線はドレイン電圧（Ｖｄ）を１Ｖまたは１０Ｖとした際の電流−電圧特性の初期特性を表し、破線はＶｄを１０Ｖとした際のゲート電圧に対する電界効果移動度を表す。なお、当該電界効果移動度は各試料の飽和領域での結果である。また、各試料において２０個のトランジスタの電気特性を測定した。
図１４及び図１５より、比較試料Ａ２及び比較試料Ａ３においては、プレッシャークッカー試験後において、しきい値電圧がマイナスシフトしているが、試料Ａ５及び試料Ａ６においては、しきい値電圧の変動が極めて少ない。このことから、絶縁膜２４上に上記条件で形成した窒化シリコン膜を形成することで、湿度の高い環境下においても劣化の少ないトランジスタを作製することができる。
本実施例では、実施の形態１に示す絶縁膜２３における酸素の拡散において説明する。本実施例では、ＳＳＤＰ−ＳＩＭＳ（裏面からのＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）測定）を用いて酸素の濃度を測定することで、酸素の拡散について説明する。
はじめに、試料Ｂ１及び試料Ｂ２の作製方法について、説明する。
実施の形態１に示す絶縁膜２３の形成条件を用いてシリコンウェハ上に厚さ１００ｎｍの酸化窒化シリコン膜（ＳｉＯＮ）を形成した。ここでは、シリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際のシリコンウェハの温度を２２０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．０２５Ｗ／ｃｍ２である。
次に、酸化窒化シリコン膜上にスパッタリング法により厚さ１００ｎｍの酸化シリコン膜（ＳｉＯｘ）を形成した。ここでは、シリコンウェハをスパッタリング装置の処理室内に設置し、処理室内に原料ガスである流量３００ｓｃｃｍの１８Ｏ（１６Ｏの同位体）を供給し、処理室内の圧力を０．７Ｐａに制御し、高周波電源を用いて８０００Ｗの電力を供給して１８Ｏを含む酸化シリコン膜を形成した。当該試料を試料Ｂ１とする。
次に、試料Ｂ１を３５０℃で１時間加熱した。当該試料を試料Ｂ２とする。
次に、試料Ｂ１及び試料Ｂ２に含まれる１８Ｏの濃度プロファイルをＳＳＤＰ−ＳＩＭＳ（裏面からの測定、ここではシリコンウェハからの測定）を用いて測定した。
ところで、酸素には主要核種である１６Ｏの他、１７Ｏ及び１８Ｏといった同位体が微量に存在する。自然界における１７Ｏ及び１８Ｏの存在比率はそれぞれ、酸素原子全体の０．０３８％、０．２０１％程度であることが知られている。つまり、酸化窒化シリコン膜における１６Ｏの濃度をＳＩＭＳで測定することで、１７Ｏ及び１８Ｏの濃度を見積ることができる。ここで、酸化窒化シリコン膜中に含まれる１８Ｏの濃度と、１６Ｏに対する存在比率から見積られる１８Ｏの濃度を比較することで、酸化シリコン膜（ＳｉＯｘ）から酸化窒化シリコン膜（ＳｉＯＮ）中に１８Ｏが拡散したか否かを判別することができる。
ここで、酸化窒化シリコン膜における１６Ｏ及び１８Ｏの濃度測定を行う。なお、一次イオン種にはセシウム一次イオン（Ｃｓ＋）を用いた。
図１６はＳＳＤＰ−ＳＩＭＳの測定により得られた１８Ｏの濃度プロファイルである。
図１６（Ａ）は、試料Ｂ１の測定結果である。曲線８０１はＳＳＤＰ−ＳＩＭＳによって測定された１６Ｏの濃度プロファイルを元に、自然界における１８Ｏの存在比率を用いて算出された１８Ｏの濃度プロファイルであり、曲線８０３は、ＳＳＤＰ−ＳＩＭＳによって測定された１８Ｏの濃度プロファイルである。
図１６（Ｂ）は、試料Ｂ２の測定結果であり、曲線８１１はＳＳＤＰ−ＳＩＭＳによって測定された１６Ｏの濃度プロファイルを元に算出された１８Ｏの濃度プロファイルであり、曲線８１３は、ＳＳＤＰ−ＳＩＭＳによって測定された１８Ｏの濃度プロファイルである。
図１６（Ａ）に示すＳｉＯＮにおいて、曲線８０１及び曲線８０３は一致している。即ち、試料Ｂ１のＳｉＯＮにおいて、ＳｉＯｘに含まれる１８ＯがＳｉＯＮに拡散していないことがわかる。
一方、図１６（Ｂ）に示すＳｉＯＮにおいて、曲線８１１より曲線８１３の濃度が上昇している。即ち、加熱処理により、ＳｉＯｘに含まれる１８ＯがＳｉＯＮに拡散し、ＳｉＯＮにおける１８Ｏの濃度が増加していることがわかる。
以上のことから、実施の形態１に示す絶縁膜２３の条件を用いて形成される酸化窒化シリコン膜において、酸素が拡散する。即ち、当該酸化窒化シリコン膜に接する絶縁膜に含まれる過剰な酸素を、酸化窒化シリコン膜に拡散させることができる。
本実施例は、実施の形態１に示す絶縁膜２３及び絶縁膜２４の形成と共に生じる酸化物半導体膜の欠陥の変化について説明する。本実施例では、酸化物半導体膜の酸素欠損量について、ＥＳＲ（電子スピン共鳴）測定結果を用いて説明する。
はじめに図１７に示す試料Ｃ１〜Ｃ３の作製方法について説明する。
図１７（Ａ）に示す試料Ｃ１の作製方法について説明する。
石英基板９７１上に厚さ１００ｎｍのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜９７３ａをスパッタリング法で形成した。ここでは、ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのアルゴンと５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０℃とした。
次に、ＩＧＺＯ膜９７３ａ上に、実施の形態１に示す絶縁膜２３の条件を用いて酸化窒化シリコン膜９７５を形成した。ここでは、石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を２２０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．０２５Ｗ／ｃｍ２である。
また、絶縁膜２３を形成する際の処理室内の圧力を４０Ｐａ、１２０Ｐａ、２００Ｐａと制御し、酸化窒化シリコン膜９７５の厚さを２０ｎｍ、５０ｎｍ、１００ｎｍとして複数の試料Ｃ１を作製した。
次に、図１７（Ｂ）に示す試料Ｃ２の作製方法について説明する。
試料Ｃ１上に、実施の形態１に示す絶縁膜２４の条件を用いて酸化窒化シリコン膜９７７を形成した。ここでは、石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜９７７を形成した。
なお、このときのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜を図１７（Ｂ）においてＩＧＺＯ膜９７３ｂと示す。
以上の工程により、試料Ｃ２を作製した。
次に、図１７（Ｃ）に示す試料Ｃ３の作製方法について説明する。
試料Ｃ２を３５０℃で１時間加熱して試料Ｃ３を作製した。なお、このときのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜を図１７（Ｃ）においてＩＧＺＯ膜９７３ｃと示す。
次に、試料Ｃ１〜試料Ｃ３についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０、を用いてｇ値というパラメータが得られる。なお、νはマイクロ波の周波数である。ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、９．４ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、ＩＧＺＯ膜に含まれる酸素欠損に由来するｇ（ｇ値）＝１．９３に現れる信号のスピン密度の検出下限は２．２×１０１６ｓｐｉｎｓ／ｃｍ３であった。
ｇ（ｇ値）＝１．９３に現れる信号のスピン密度を図１８に示す。図１８（Ａ）は試料Ｃ１におけるスピン密度を示し、図１８（Ｂ）は試料Ｃ２におけるスピン密度を示し、図１８（Ｃ）は試料Ｃ３におけるスピン密度を示す。なお、図１８において、酸化窒化シリコン膜９７５を１ｓｔ−ＳｉＯＮと示す。
また、図１８に示す試料Ｃ２の一試料、及び試料Ｃ３の一試料、それぞれに含まれるＩＧＺＯ膜をＥＳＲ測定して得られた１次微分曲線を図１９に示す。曲線９８１は、試料Ｃ２において、酸化窒化シリコン膜９７５の成膜条件の圧力を４０Ｐａとし、酸化窒化シリコン膜９７５の厚さを５０ｎｍとした一試料を測定した１次微分曲線である。
曲線９８３は、試料Ｃ３において、酸化窒化シリコン膜９７５の成膜条件の圧力を４０Ｐａとし、酸化窒化シリコン膜９７５の厚さを５０ｎｍとした一試料を測定した１次微分曲線である。
図１９より、ｇ値が１．９３において、試料Ｃ２では、酸素欠損に起因する対称性を有する信号が検出されており、ＩＧＺＯ膜中に酸素欠損が含まれることが分かる。一方、試料Ｃ３では酸素欠損に起因する対称性を有する信号が検出されず（即ち、検出下限以下であり）、ＩＧＺＯ膜中に含まれる酸素欠損の量が検出できないことが分かる。
図１８（Ａ）より、酸化窒化シリコン膜９７５の厚さが厚い程、また成膜圧力が低い程、ＩＧＺＯ膜９７３ａに含まれる酸素欠損量が増加することが分かる。これは、酸化窒化シリコン膜９７５の厚さ厚い程、実施の形態１に示す絶縁膜２４の条件を用いて形成した酸化窒化シリコン膜９７７に含まれる過剰酸素がＩＧＺＯ膜に移動しにくくなるためである。また、酸化窒化シリコン膜９７５の成膜条件において、成膜圧力が低いほど酸化物半導体膜にダメージが入り、酸素欠損量が増加するためである。
図１８（Ｂ）より、酸化窒化シリコン膜９７５上に酸化窒化シリコン膜９７７を形成することで、一部の試料においては酸素欠損量が増加するが、ほとんどの試料において、ＩＧＺＯ膜９７３ｂに含まれる酸素欠損量が検出下限以下となることが分かる。
これは、酸化窒化シリコン膜９７５上に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である酸化窒化シリコン膜９７７を形成することで、酸化窒化シリコン膜９７７に含まれる過剰酸素が酸化窒化シリコン膜９７５を介してＩＧＺＯ膜９７３ｂに拡散し、ＩＧＺＯ膜９７３ｂに含まれる酸素欠損を補填することで、酸素欠損が低減するためである。
図１８（Ｃ）より、酸化窒化シリコン膜９７５上に酸化窒化シリコン膜９７７を形成した後、加熱処理を行うことで、ＩＧＺＯ膜９７３ｃに含まれる酸素欠損量が検出下限以下となることが分かる。
これは、酸化窒化シリコン膜９７５上に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である酸化窒化シリコン膜９７７を形成し加熱することで、酸化窒化シリコン膜９７７に含まれる過剰酸素が酸化窒化シリコン膜９７５を介してＩＧＺＯ膜９７３ｃに拡散し、ＩＧＺＯ膜９７３ｃに含まれる酸素欠損を補填することで、酸素欠損が低減するためである。
以上のことから、酸化物半導体膜上に酸化窒化シリコン膜を積層することで、酸化物半導体膜の酸素欠損量を低減することができる。また、当該構造をトランジスタに用いることで、実施例１に示すように、しきい値電圧の変動量がプラス方向に変動し、該変動量が３．０Ｖ以下、好ましくは２．５Ｖ以下であるトランジスタを作製することができる。
本実施例では、トランジスタ上に形成される絶縁膜２３と、トランジスタのＶｇ−Ｉｄ特性について、図２０乃至図２４を用いて説明する。
はじめに、試料Ｄ１乃至試料Ｄ２に含まれるトランジスタの作製工程について説明する。なお、試料Ｄ１及び試料Ｄ２においては、実施の形態１に示す絶縁膜２３の原料ガスの流量が異なるのみである。
試料Ｄ１は、試料Ａ２と同様の試料であり、絶縁膜２３の成膜条件として、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、プラズマＣＶＤ装置の処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、１５０Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。ここでは、シランに対する一酸化二窒素の流量は１３３倍であった。
試料Ｄ２は、試料Ａ２と同様の試料であり、絶縁膜２３の成膜条件として、流量８０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、１５０Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。ここでは、シランに対する一酸化二窒素の流量は５０倍であった。
次に、試料Ｄ１及び試料Ｄ２のＶｇ−Ｉｄ特性を測定した。試料Ｄ１及び試料Ｄ２のＶｇ−Ｉｄ特性をそれぞれ図２０（Ａ）及び図２０（Ｂ）に示す。図２０において、横軸はゲート電圧（Ｖｇ）を表し、縦軸は一対の電極２１間を流れるドレイン電流（Ｉｄ）を表す。また、ドレイン電圧（Ｖｄ）を１Ｖ、１０Ｖとして、Ｖｇ−Ｉｄ特性を測定した。また、Ｖｄを１０Ｖとした際のゲート電圧に対する電界効果移動度を表す。なお、当該電界効果移動度は各試料の飽和領域での結果である。なお、ここでは、２４個のトランジスタのＶｇ−Ｉｄ特性を示した。
図２０（Ｂ）より、試料Ｄ２においては、しきい値電圧のばらつきがあるが、図２０（Ａ）より、試料Ｄ１においては、しきい値電圧のばらつきが少ない。このことから、絶縁膜２３の成膜条件として、シランに対する一酸化二窒素の流量を１００倍以上とすると、良好なＶｇ−Ｉｄ特性を得られることがわかる。
次に、絶縁膜２３の原料ガスの流量と酸化物半導体膜に含まれる酸素欠陥量についてＥＳＲ測定を行った。
はじめに、試料の作製方法について説明する。
石英基板上に厚さ１００ｎｍのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜をスパッタリング法で形成した。試料Ｃ１〜Ｃ３と同様の条件を用いてＩＧＺＯ膜を形成した。
次に、ＩＧＺＯ膜上に、上記試料Ｄ１及び試料Ｄ２で形成した絶縁膜２３の条件を用いて、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。試料Ｄ１と同様に、シランに対する一酸化二窒素の流量が１００倍以上の条件（１３３倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｄ３とする。また、試料Ｄ２と同様に、シランに対する一酸化二窒素の流量が１００倍未満の条件（５０倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｄ４とする。
次に、試料Ｄ３及び試料Ｄ４をそれぞれ３５０℃で加熱した。試料Ｄ３を加熱して得た試料を、試料Ｄ５とする。試料Ｄ４を加熱して得た試料を、試料Ｄ６とする。
次に、試料Ｄ３乃至試料Ｄ６についてＥＳＲ測定を行った。ＥＳＲ測定の測定条件は、実施例３に示すＥＳＲ測定条件と同様の条件を用いた。
ｇ（ｇ値）＝１．９３に現れる信号のスピン密度を図２１（Ａ）に示す。図２１（Ａ）において縦軸はスピン密度を表す。
また、試料Ｄ３及び試料Ｄ５についてＥＳＲ測定して得られた１次微分曲線を図２１（Ｂ）に示し、試料Ｄ４及び試料Ｄ６についてＥＳＲ測定して得られた１次微分曲線を図２１（Ｃ）に示す。
試料Ｄ３、試料Ｄ４、及び試料Ｄ６においては、図２１（Ａ）より、スピン密度の値が高く、図２１（Ｂ）及び図２１（Ｃ）より、ｇ値が１．９３において酸素欠損に起因する対称性を有する信号が検出されており、ＩＧＺＯ膜中に酸素欠損が含まれることが分かる。一方、試料Ｄ５においては、図２１（Ｂ）より、酸素欠損に起因する対称性を有する信号が検出されず（即ち、検出下限以下であり）、図２１（Ａ）に示すように、ＩＧＺＯ膜中に含まれる酸素欠損の量が検出できないことが分かる。
図２１より、ＩＧＺＯ膜上に、シランに対する一酸化二窒素の流量比を１００倍以上の条件を用いて酸化窒化シリコン膜を形成した後、加熱処理を行うことにより、ＩＧＺＯ膜に含まれる酸素欠損量を低減できることが分かる。
次に、絶縁膜２３において、絶縁膜２３の原料ガスの流量と絶縁膜２３に含まれる酸素欠損量についてＥＳＲ測定を行った。
まず、作製した試料について説明する。作製した試料は、試料Ｄ１及び試料Ｄ２で形成した絶縁膜２３の成膜条件を用いて、石英基板上に厚さ４００ｎｍの酸化窒化シリコン膜を形成した。試料Ｄ１と同様に、シランに対する一酸化二窒素の流量を１００倍以上の条件（１３３倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｄ７とする。また、試料Ｄ２と同様に、シランに対する一酸化二窒素の流量を１００倍未満の条件（５５倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｄ８とする。
次に、試料Ｄ７及び試料Ｄ８についてＥＳＲ測定を行った。ＥＳＲ測定は下記の条件で行った。測定温度は室温（２５℃）とし、９．２ＧＨｚの高周波電力（マイクロ波パワー）は２０ｍＷとし、磁場の向きは作製した試料の酸化窒化シリコン膜の表面と平行とし、酸化窒化シリコン膜に含まれるシリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度の検出下限は１．０×１０１５ｓｐｉｎｓ／ｃｍ３である。スピン密度が小さいほど酸化窒化シリコン膜に含まれるシリコンのダングリングボンドである欠損は少ないといえる。
ＥＳＲ測定の結果を図２２に示す。図２２（Ａ）は、試料Ｄ７における酸化窒化シリコン膜の１次微分曲線を示し、図２２（Ｂ）は、試料Ｄ８における酸化窒化シリコン膜の１次微分曲線を示す。図２２から、試料Ｄ８においては、ｇ値が２．００１において、ダングリングボンドに起因する対称性を有す信号が検出されているが、試料Ｄ７においては、ダングリングボンドに起因する対称性を有す信号が検出されていない。即ち、試料Ｄ７においては、酸化窒化シリコン膜のシリコンにおけるダングリングボンドの量が少ないことが分かる。
図２２より、シランに対する一酸化二窒素の流量比を１００倍以上の条件を用いて酸化窒化シリコン膜を形成することにより、酸化窒化シリコン膜に含まれるダングリングボンドの量を低減できることが分かる。
次に、酸素が拡散する絶縁膜２３、及び化学量論的組成よりも多くの酸素を有する絶縁膜２４を積層したときの、酸素脱離量のＴＤＳ分析（昇温脱離ガス分析）の結果を説明する。
まず、作製した試料について、図２３を用いて説明する。作製した試料は、構造１または構造２である。
構造１は、図２３（Ａ）に示すように、シリコンウェハ９９１上に、絶縁膜２４と同様の条件を用いて絶縁膜９９３を形成した後、絶縁膜２３と同様の条件を用いて絶縁膜９９３上に絶縁膜９９５を形成した。
構造２は、図２３（Ｂ）に示すように、シリコンウェハ９９１上に、絶縁膜２３と同様の条件を用いて絶縁膜９９５を形成した後、絶縁膜２４と同様の条件を用いて絶縁膜９９５上に絶縁膜９９３を形成した。
絶縁膜９９３としては、試料Ａ１乃至試料Ａ３の絶縁膜２４の成膜条件を用いて、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。
絶縁膜９９５としては、試料Ｄ１及び試料Ｄ２の絶縁膜２３の成膜条件を用いて、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。
構造１において、絶縁膜９９５として、試料Ｄ１と同様に、シランに対する一酸化二窒素の流量が１００倍以上の条件（１３３倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｅ１とする。
構造１において、絶縁膜９９５として、試料Ｄ２と同様に、シランに対する一酸化二窒素の流量が１００倍未満の条件（５０倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｅ２とする。
構造２において、絶縁膜９９５として、試料Ｄ１と同様に、シランに対する一酸化二窒素の流量が１００倍以上の条件（１３３倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｅ３とする。
構造２において、絶縁膜９９５として、試料Ｄ２と同様に、シランに対する一酸化二窒素の流量が１００倍未満の条件（５５倍）を用いて、酸化窒化シリコン膜を形成した試料を試料Ｅ４とする。
なお、図２２（Ｂ）より、試料Ｅ２及び試料Ｅ４に含まれる絶縁膜９９５は、試料Ｄ８に含まれる酸化窒化シリコン膜と同様であり、シリコンダングリングボンドを有する酸化窒化シリコン膜である。
次に、試料Ｅ１乃至試料Ｅ４についてＴＤＳ分析を行った。ＴＤＳ分析の結果を図２４に示す。図２４（Ａ）は、試料Ｅ１のＴＤＳ分析の結果を表し、図２４（Ｂ）は、試料Ｅ２のＴＤＳ分析の結果を表し、図２４（Ｃ）は、試料Ｅ３のＴＤＳ分析の結果を表し、図２４（Ｄ）は、試料Ｅ４のＴＤＳ分析の結果を表す。図２４（Ａ）乃至図２４（Ｄ）の横軸は試料Ｅ１乃至試料Ｅ４の基板温度を表し、縦軸はＴＤＳスペクトルのピーク強度を表す。
また、図２４（Ｅ）は、図２４（Ａ）乃至図２４（Ｄ）に示すＴＤＳ分析の結果から得られた、酸素の放出量を示す。
ＴＤＳ分析において、基板温度３００℃以上４００℃以下の領域に見られるピークは、分析した試料（本実施例では試料Ｅ１乃至試料Ｅ４）に含まれる酸素（詳細には酸素原子または酸素分子）が外部に放出されることで現れるピークである。なお、外部に放出される酸素の総量は該ピークの積分値に相当する。また、酸化窒化シリコン膜において、化学量論的組成を満たす酸素よりも多くの酸素を有する場合、過剰な酸素は脱離しやすく、外部に放出されやすいと考えられる。それゆえ、該ピーク強度の強弱によって積層された酸化窒化シリコン膜に含まれる酸素量を評価できる。
図２４より、絶縁膜９９５として、シリコンダングリングボンドを有する酸化窒化シリコン膜を有する試料（試料Ｅ２及び試料Ｅ４）は、酸素脱離量が低減していることが分かる。このことから、酸素が拡散する絶縁膜がシリコンダングリングボンドを有することで、化学量論的組成よりも多くの酸素を有する絶縁膜から拡散した酸素がシリコンダングリングボンドと結合してしまい、酸素の脱離量が低減することが分かる。即ち、トランジスタの保護膜として積層された絶縁膜２３及び絶縁膜２４において、シリコンダングリングボンドの少ない絶縁膜２３を形成することで、化学量論的組成よりも多くの酸素を有する絶縁膜２４に含まれる酸素を効率よくトランジスタの酸化物半導体膜へ拡散させ、酸化物半導体膜に含まれる酸素欠損を補填することが可能である。この結果、図２０に示すように、トランジスタのしきい値電圧のばらつき、及びマイナスシフトを抑制することが可能である。
本実施例では、酸化物半導体膜上に形成した絶縁膜における、水素、窒素、及びフッ素の濃度について、ＳＩＭＳ測定した結果を示す。
はじめに、試料Ｆ１及びＦ２の作製方法について、説明する。
試料Ｆ１は、試料Ａ２と同様の構造である。なお、絶縁膜２３を形成する前の酸素プラズマ処理を行っていない。
試料Ｆ２は、試料Ａ２において、絶縁膜２３を形成する前の酸素プラズマ処理、及び絶縁膜２３の形成を行わず、酸化物半導体膜１９上に絶縁膜２４を形成した。
次に、試料Ｆ１及び試料Ｆ２のＳＩＭＳ測定を行った。試料Ｆ１における絶縁膜２３及び絶縁膜２４の水素、窒素、及びフッ素の濃度をそれぞれ、図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）に示す。また、試料Ｆ２における絶縁膜２４の水素、窒素、及びフッ素の濃度をそれぞれ、図２５（Ｄ）、図２５（Ｅ）、図２５（Ｆ）に示す。図２５において、横軸は各試料の表面からの深さを示し、縦軸は各元素の濃度を示す。
試料Ｆ１において、水素濃度及び窒素濃度は、絶縁膜２３及び絶縁膜２４の界面で変化していない。一方、フッ素濃度は絶縁膜２３及び絶縁膜２４の界面でピーク濃度を有する。以下により、フッ素濃度が上記界面においてピークを有する。絶縁膜２３を形成した後、プラズマＣＶＤ装置の電力を切断した。次に、処理室内に導入する原料ガスの流量、及び処理室内の圧力を変更した後、再度プラズマＣＶＤ装置に電力を投入して絶縁膜２４を形成した。当該絶縁膜２３を形成した後から、絶縁膜２４を形成する前までの間、絶縁膜２３の表面は処理室内の雰囲気に曝された。
処理室内壁には、処理室内をクリーニングしたときに用いたフッ素またはＮＦ３が付着しており、処理室内壁から脱離した当該フッ素またはＮＦ３が、絶縁膜２３を形成した後から、絶縁膜２４を形成する前までの間において、絶縁膜２３の表面に付着する。このため、絶縁膜２３及び絶縁膜２４の界面において、フッ素濃度が高くなり、ピーク濃度を有する。
なお、試料Ｆ２においては、酸化物半導体膜１９上には絶縁膜２４単層のみ設けられているため、図２５（Ｆ）示すように、絶縁膜２４においてピーク濃度を有さない。
本実施例では、本発明の一態様である絶縁膜の作製方法を用いて形成した酸化窒化シリコン膜の特性について説明する。具体的には、該作製方法で形成した酸化窒化シリコン膜のエッチング速度について、図２６を用いて説明する。
まず、作製した試料について説明する。作製した試料は、ガラス基板上に厚さ１００ｎｍの酸化窒化シリコン膜を形成した試料Ｇ１、試料Ｇ２、及び比較試料Ｇ１である。なお、試料Ｇ１は実施の形態１に示す絶縁膜２３の条件を用いて形成した。比較試料Ｇ１は、実施の形態１に示す絶縁膜２４の条件を用いて形成した。
ガラス基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板温度は３５０℃とした。なお、ここで用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．０１７Ｗ／ｃｍ２である。
上記した方法で作製した試料を試料Ｇ１とする。
また、試料Ｇ１の成膜条件において処理室内の圧力を４０Ｐａとして、酸化窒化シリコン膜を形成した。当該方法で作製した試料を試料Ｇ２とする。
また、ガラス基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板温度は２２０℃とした。なお、ここで用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。
上記した方法で作製した試料を比較試料Ｇ１とする。
次に、試料Ｇ１、試料Ｇ２、及び比較試料Ｇ１の酸化窒化シリコン膜の膜厚を測定した。次に、試料Ｇ１、試料Ｇ２、及び比較試料Ｇ１を、０．５重量％のフッ酸に４５秒浸した。このときのフッ酸の温度を室温とする。次に、各試料の酸化窒化シリコン膜の膜厚を測定した。これらの結果から、各試料の酸化窒化シリコン膜のエッチング速度を計算した。各試料のエッチング速度を図２６に示す。
試料Ｇ１のエッチング速度は８．５ｎｍ／ｍｉｎ、試料Ｇ２のエッチング速度は７．８ｎｍ／ｍｉｎ、比較試料Ｇ１のエッチング速度は１３．５ｎｍ／ｍｉｎであった。
以上のことから、実施の形態１に示す絶縁膜２３の条件を用いることで、実施の形態１に示す絶縁膜２４の条件を用いて形成した酸化窒化シリコン膜と比較して、エッチング速度が遅く、且つ１０ｎｍ／ｍｉｎ、好ましくは８ｎｍ／ｍｉｎの酸化窒化シリコン膜を形成することができる。

Claims (2)

  1. 基板上に、
    トランジスタのチャネル形成領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上の第１の絶縁膜と、
    前記第１の絶縁膜上の第２の絶縁膜と、を有し、
    ２５℃において０．５重量％のフッ酸に対する前記第１の絶縁膜のエッチング速度は、１０ｎｍ／分以下であり、且つ２５℃において０．５重量％のフッ酸に対する前記第２の絶縁膜のエッチング速度よりも遅い半導体装置の作製方法であって、
    前記第１の絶縁膜は、原料ガスとしてシランと一酸化二窒素を用い、シランに対する一酸化二窒素の量を１００倍以上とし、圧力を１００Ｐａ以上２５０Ｐａ以下とし、前記基板を３００℃以上４００℃以下としてプラズマＣＶＤ法によって成膜し、
    前記第２の絶縁膜は、原料ガスとしてシランと一酸化二窒素を用い、圧力を１００Ｐａ以上２５０Ｐａ以下とし、前記基板を１８０℃以上２５０℃以下とし、０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下の電力を供給して原料ガスを分解しプラズマＣＶＤ法によって成膜し、
    １５０℃以上４５０℃以下の温度で加熱処理を行うことを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記第１の絶縁膜は、電子スピン共鳴法によって計測される信号において、ｇ値が２．００１付近におけるスピン密度が２×１０１５ｓｐｉｎｓ／ｃｍ３以下または１×１０１５ｓｐｉｎｓ／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI541904B (zh) * 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
KR102479944B1 (ko) 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20140026257A (ko) 2012-08-23 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9349593B2 (en) 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9299855B2 (en) * 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
US9443987B2 (en) 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI688102B (zh) 2013-10-10 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2015060318A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR102283814B1 (ko) 2013-12-25 2021-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103730373B (zh) * 2013-12-31 2016-09-07 京东方科技集团股份有限公司 一种半导体器件的制备方法及半导体器件
WO2015125042A1 (en) 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
CN106104772B (zh) * 2014-02-28 2020-11-10 株式会社半导体能源研究所 半导体装置以及具有该半导体装置的显示装置
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
JP6722980B2 (ja) * 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6392061B2 (ja) * 2014-10-01 2018-09-19 東京エレクトロン株式会社 電子デバイス、その製造方法、及びその製造装置
TWI567823B (zh) * 2014-12-22 2017-01-21 群創光電股份有限公司 顯示面板與其製造方法
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
JP2017123427A (ja) 2016-01-08 2017-07-13 株式会社ジャパンディスプレイ 薄膜トランジスタ
US20180136181A1 (en) * 2016-11-15 2018-05-17 Samsung Electronics Co., Ltd. Composite filler structure, electronic device including the same, and method of manufacturing the same
KR102556009B1 (ko) * 2016-11-15 2023-07-18 삼성전자주식회사 필러 구조체 및 이를 포함하는 전자 기기
WO2018164655A1 (en) * 2017-03-05 2018-09-13 Intel Corporation Isolation in integrated circuit devices
JP2019121696A (ja) * 2018-01-05 2019-07-22 株式会社ジャパンディスプレイ 半導体装置およびその製造方法
JP7237859B2 (ja) * 2018-01-19 2023-03-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7300442B2 (ja) 2018-03-01 2023-06-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20220102534A1 (en) * 2019-02-15 2022-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor device
KR20210108508A (ko) * 2020-02-24 2021-09-03 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 장치 및 이의 제조 방법

Family Cites Families (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001250956A (ja) 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TWI313059B (ja) * 2000-12-08 2009-08-01 Sony Corporatio
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TWI221340B (en) * 2003-05-30 2004-09-21 Ind Tech Res Inst Thin film transistor and method for fabricating thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1986240B1 (en) * 2003-10-23 2016-03-09 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
JP4211644B2 (ja) * 2004-03-15 2009-01-21 セイコーエプソン株式会社 電気光学装置の製造方法
US7504663B2 (en) * 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5235333B2 (ja) * 2006-05-26 2013-07-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2007138937A1 (en) 2006-05-26 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7988875B2 (en) * 2007-02-08 2011-08-02 Applied Materials, Inc. Differential etch rate control of layers deposited by chemical vapor deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7598539B2 (en) * 2007-06-01 2009-10-06 Infineon Technologies Ag Heterojunction bipolar transistor and method for making same
JP2009027122A (ja) * 2007-06-20 2009-02-05 Sony Corp 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置
US7838351B2 (en) 2007-06-20 2010-11-23 Sony Corporation Thin film transistor manufacturing method, thin film transistor and display device using the same
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101392208B1 (ko) * 2008-01-22 2014-05-08 삼성디스플레이 주식회사 표시기판, 이의 제조방법 및 이를 갖는 표시장치
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN102160104B (zh) 2008-09-19 2013-11-06 株式会社半导体能源研究所 半导体装置
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
CN103489871B (zh) 2009-07-31 2016-03-23 株式会社半导体能源研究所 半导体装置及其制造方法
KR101291434B1 (ko) 2009-07-31 2013-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
JP5458102B2 (ja) 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
EP2478563B1 (en) 2009-09-16 2021-04-07 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing a samesemiconductor device
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101751560B1 (ko) * 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140074404A (ko) * 2009-11-20 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR20190100462A (ko) * 2009-11-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101623956B1 (ko) * 2010-01-15 2016-05-24 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US8947337B2 (en) * 2010-02-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011102203A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device using the same
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9490368B2 (en) 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR20130077839A (ko) * 2010-05-21 2013-07-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101938726B1 (ko) 2010-06-11 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011158703A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI541782B (zh) * 2010-07-02 2016-07-11 半導體能源研究所股份有限公司 液晶顯示裝置
KR101125904B1 (ko) * 2010-07-26 2012-03-21 서울대학교산학협력단 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
TWI615920B (zh) * 2010-08-06 2018-02-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8759820B2 (en) * 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8859330B2 (en) * 2011-03-23 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102103913B1 (ko) * 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

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