KR102427228B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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토시나리 사사키
케이스케 무라야마
다이스케 마츠바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막의 결함을 저감한 반도체 장치를 제공한다. 또, 산화물 반도체막을 이용한 반도체 장치에 있어서, 전기 특성을 향상시킨 또는 신뢰성을 향상시킨 반도체 장치를 제공하는 것을 과제로 한다. 기판 위에 형성되는 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 절연막을 통하여 게이트 전극과 중첩되는 다층막, 및 다층막에 접하는 한쌍의 전극을 가지는 트랜지스터와 이 트랜지스터를 덮는 산화물 절연막을 구비하는 반도체 장치이며, 다층막은 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막을 가지고, 이 산화물 절연막은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이며, 트랜지스터는 바이어스 온도 스트레스 시험에 의해 문턱 전압이 변동하지 않거나 또는 플러스 방향 혹은 마이너스 방향으로의 변동량이 1.0V 이하이다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 트랜지스터를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 이용되고 있는 트랜지스터는 유리 기판 위에 형성된 어모퍼스(amorphous) 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다. 또, 이 실리콘 반도체를 이용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년, 실리콘 반도체에 대신, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목받고 있다. 또한 본 명세서 중에서는, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들면, 산화물 반도체로서 산화 아연, 또는 In－Ga－Zn계 산화물을 이용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본국 특개 2007－123861호 공보 일본국 특개 2007－96055호 공보
산화물 반도체막을 이용한 트랜지스터에 있어서, 산화물 반도체막에 포함되는 산소 결손량이 많은 것은 트랜지스터의 전기 특성의 불량으로 이어짐과 동시에, 경시 변화나 스트레스 시험(예를 들면, BT(Bias－Temperature) 스트레스 시험)에 있어서, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압(Vth)의 변동량이 증대되는 것의 원인이 된다.
그러므로, 본 발명의 일양태는 산화물 반도체막을 이용한 반도체 장치에 있어서, 산화물 반도체막의 결함을 저감하는 것을 과제의 하나로 한다. 또, 본 발명의 일양태는 산화물 반도체막을 이용한 반도체 장치에 있어서, 전기 특성을 향상시키는 것을 과제의 하나로 한다. 또, 본 발명의 일양태는, 산화물 반도체막을 이용한 반도체 장치에 있어서, 신뢰성을 향상시키는 것을 과제의 하나로 한다.
본 발명의 일양태는, 기판 위에 형성되는 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 절연막을 통하여 게이트 전극과 중첩되는 다층막, 및 다층막에 접하는 한쌍의 전극을 가지는 트랜지스터와, 이 트랜지스터를 덮는 산화물 절연막을 구비하는 반도체 장치이며, 다층막은 산화물 반도체막 및 In 또는 Ga를 포함하는 산화물막을 가지고, 이 산화물 절연막은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이며, 트랜지스터는 바이어스 온도 스트레스 시험에 의해 문턱 전압이 변동하지 않거나, 또는 플러스 방향 혹은 마이너스 방향으로 변동하는 특성을 가지고, 마이너스 방향 혹은 플러스 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하인 것을 특징으로 한다.
또한 산화물 반도체막은 In 혹은 Ga를 포함하는 것이 바람직하다.
또, In 혹은 Ga를 포함하는 산화물막의 전도대의 하단의 에너지가 산화물 반도체막의 전도대의 하단의 에너지보다 진공 준위에 가깝다. 또한, In 혹은 Ga를 포함하는 산화물막의 전도대의 하단의 에너지와 산화물 반도체막의 전도대의 하단의 에너지와의 차이는 0.05eV 이상 2eV 이하인 것이 바람직하다. 또한 진공 준위와 전도대 하단의 에너지차를 전자 친화력이라고도 하기 때문에, In 혹은 Ga를 포함하는 산화물막의 전자 친화력이 산화물 반도체막의 전자 친화력보다 작고, 그 차이가 0.05eV 이상 2eV 이하인 것이 바람직하다.
또, 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막이 In－M－Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이며, 산화물 반도체막과 비교하여, In 혹은 Ga를 포함하는 산화물막에 포함되는 상기 M의 원자수비가 큰 것이 바람직하다.
또, 다층막은 에너지가 1.5eV 이상 2.3eV 이하의 범위에서 일정 광전류 측정법(CPM：Constant Photocurrent Method)으로 도출되는 흡수 계수는 1×10－3/cm 미만인 것이 바람직하다.
또, 산화물 반도체막과 In 혹은 Ga를 포함하는 산화물막 사이에서의 실리콘 농도가 2×1018원자/cm3 미만인 것이 바람직하다.
또, 본 발명의 일양태는, 게이트 전극 및 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막을 가지는 다층막을 형성하고, 다층막에 접하는 한쌍의 전극을 형성하고, 다층막 및 한쌍의 전극 위에 산화물 절연막을 형성하는 반도체 장치의 제작 방법이다. 이 산화물 절연막은 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하로 하여, 처리실 내에 형성되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하의 고주파 전력을 공급하여 형성한다.
본 발명의 일양태에 의해, 산화물 반도체막을 이용한 반도체 장치에 있어서 산화물 반도체막의 결함을 저감할 수 있다. 또, 본 발명의 일양태에 의해, 산화물 반도체막을 이용한 반도체 장치에 있어서 전기 특성을 향상시킬 수 있다. 또, 본 발명의 일양태에 의해, 산화물 반도체막을 이용한 반도체 장치에 있어서 신뢰성을 향상시킬 수 있다.
도 1은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도, 및 Vg-Id 특성을 설명하는 도면이다.
도 2는 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 3은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도이다.
도 4는 트랜지스터의 일 형태를 설명하는 단면도이다.
도 5는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 6은 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 7은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 8은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도이다.
도 9는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 10은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도이다.
도 11은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 12는 트랜지스터의 일 형태를 설명하는 단면도이다.
도 13은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 14는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 15는 본 발명의 일양태인 반도체 장치를 이용한 전자 기기를 설명하는 도면이다.
도 16은 본 발명의 일양태인 반도체 장치를 이용한 전자 기기를 설명하는 도면이다.
도 17은 트랜지스터의 Vg-Id 특성을 도시하는 도면이다.
도 18은 광 BT 스트레스 시험 후의 트랜지스터의 문턱 전압의 변동량을 도시하는 도면이다.
도 19는 산화물 반도체막의 산소 결손에 유래하는 g값의 스핀 밀도를 도시하는 도면이다.
도 20은 트랜지스터에 포함되는 다층막의 CPM 측정 결과를 도시하는 도면이다.
도 21은 트랜지스터에 포함되는 다층막의 ToF-SIMS의 결과를 도시하는 도면이다.
도 22는 트랜지스터에 포함되는 산화물 절연막의 TDS 측정 결과를 도시하는 도면이다.
도 23은 산화물 절연막의 댕글링 본드에 유래하는 g값의 스핀 밀도를 도시하는 도면이다.
도 24는 표시 장치의 화소부의 구성예를 도시하는 상면도이다.
도 25는 표시 장치의 화소부의 구성예를 도시하는 단면도이다.
도 26은 표시 장치의 공통 전극의 접속 구조의 일례를 도시하는 도면, 및 표시 장치의 배선의 접속 구조의 일례를 도시하는 도면이다.
도 27은 표시 장치의 화소부의 구성예를 도시하는 단면도이다.
도 28은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 29는 반도체 장치의 일 형태를 설명하는 상면도 및 단면도이다.
도 30은 터치 센서의 구성예를 나타내는 분해 사시도 및 상면도이다.
도 31은 터치 센서의 구성예를 도시하는 단면도 및 회로도이다.
도 32는 트랜지스터의 일 형태를 설명하는 단면도이다.
도 33은 액정 표시 장치의 구성예를 나타내는 블럭도이다.
도 34는 액정 표시 장치의 구동 방법의 일례를 설명하는 타이밍 차트이다.
도 35는 HAXPES 측정으로 얻어진 가전자대 스펙트럼을 도시하는 도면이다.
도 36은 밴드 구조의 계산에 이용한 구조를 설명하는 도면이다.
도 37은 밴드 구조의 계산 결과를 설명하는 도면이다.
도 38은 산화물 반도체막의 모식도와 산화물 반도체막에서의 밴드 구조를 설명하는 도면이다.
도 39는 밴드 구조의 계산 결과를 설명하는 도면이다.
도 40은 채널 길이의 변화에 대한 에너지 장벽의 높이의 변화를 도시하는 도면이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시 예의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 실시형태 및 실시예에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에 공통해서 이용하고, 그 반복된 설명은 생략한다.
또한 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 꼭 그 스케일로 한정되는 것은 아니다.
또, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는 구성 요소의 혼동을 피하기 위해서 붙인 것이며, 수적으로 한정하는 것은 아니다. 따라서, 예를 들면, 「제 1」을 「제 2」 또는 「제 3」 등과 같이 적절히 바꾸어 설명할 수 있다.
또, 「소스」나 「드레인」의 기능은 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 서로 바꾸는 경우가 있다. 따라서, 본 명세서에서 「소스」나 「드레인」이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또, 전압이란 두점 사이에서의 전위차를 말하며, 전위란 어느 한점에서의 정전기장 중에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로 어느 한점에 있어서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를 간단히 전위 혹은 전압이라고 하고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고 전위를 전압이라고 바꾸어 읽어도 좋고, 전압을 전위라고 바꾸어 읽어도 좋다.
본 명세서에서 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우는 포토리소그래피 공정으로 형성한 마스크는 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일양태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
산화물 반도체막을 이용한 트랜지스터에 있어서, 트랜지스터의 전기 특성의 불량으로 이어지는 결함의 일례로서 산소 결손이 있다. 예를 들면, 막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스 방향으로 변동하기 쉽고, 노멀리 온 특성이 되기 쉽다. 이것은 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생하고, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작시의 소비 전력이 높아지는 등의 여러가지 문제가 생긴다. 또, 경시 변화나 스트레스 시험에 의해 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대된다는 문제가 있다.
산소 결손의 발생 원인의 하나로서, 트랜지스터의 제작 공정에 발생하는 대미지가 있다. 예를 들면, 산화물 반도체막 위에 플라즈마 CVD법에 의해 절연막 등을 형성할 때, 그 형성 조건에 따라 이 산화물 반도체막에 대미지를 입는 경우가 있다.
또, 산소 결손에 한정되지 않고, 절연막의 구성 원소인 실리콘이나 탄소 등의 불순물도 트랜지스터의 전기 특성의 불량의 원인이 된다. 따라서, 이 불순물이 산화물 반도체막에 혼입하는 것에 의해, 이 산화물 반도체막이 저저항화되고, 경시(經時) 변화나 스트레스 시험에 의해 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대된다는 문제가 있다.
그러므로, 본 실시형태에서는 산화물 반도체막을 가지는 트랜지스터를 구비하는 반도체 장치에 있어서, 채널 영역을 가지는 산화물 반도체막 중의 산소 결손, 및 산화물 반도체막의 불순물 농도를 저감하는 것을 과제로 한다.
도 1(A) 내지 도 1(C)에 반도체 장치가 가지는 트랜지스터(50)의 상면도 및 단면도를 도시한다. 도 1(A)은 트랜지스터(50)의 상면도이고, 도 1(B)은 도 1(A)의 일점 쇄선 A－B간의 단면도이고, 도 1(C)은 도 1(A)의 일점 쇄선 C－D간의 단면도이다. 또한 도 1(A)에서는 명료화를 위해, 기판(11), 게이트 절연막(17), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하였다.
도 1(B) 및 도 1(C)에 도시하는 트랜지스터(50)는 기판(11) 위에 형성되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)이 형성되고, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하는 한쌍의 전극(21, 22)을 가진다. 또, 게이트 절연막(17), 다층막(20), 및 한쌍의 전극(21, 22) 위에는 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시형태에 나타내는 트랜지스터(50)에서 다층막(20)은 산화물 반도체막(18), In 혹은 Ga를 포함하는 산화물막(19)을 가진다. 또, 산화물 반도체막(18)의 일부가 채널 영역으로서 기능한다. 또, 다층막(20)에 접하도록 산화물 절연막(24)이 형성되어 있다. 즉, 산화물 반도체막(18)과 산화물 절연막(24) 사이에, In 혹은 Ga를 포함하는 산화물막(19)이 형성되어 있다.
산화물 반도체막(18)은 대표적으로는, In－Ga 산화물, In－Zn 산화물, In－M－Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이 있다.
또한 산화물 반도체막(18)이 In－M－Zn 산화물일 때, In과 M의 원자수 비율은, 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더욱 바람직하게는, In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
산화물 반도체막(18)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터(50)의 오프 전류를 저감할 수 있다.
산화물 반도체막(18)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다.
In 혹은 Ga를 포함하는 산화물막(19)은 대표적으로는, In－Ga 산화물, In－Zn 산화물, In－M－Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이며, 또한 산화물 반도체막(18)보다 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, In 혹은 Ga를 포함하는 산화물막(19)의 전도대의 하단의 에너지와, 산화물 반도체막(18)의 전도대의 하단의 에너지와의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, In 혹은 Ga를 포함하는 산화물막(19)의 전자 친화력과 산화물 반도체막(18)의 전자 친화력과의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
In 혹은 Ga를 포함하는 산화물막(19)이 In－M－Zn 산화물일 때, In과 M의 원자수 비율은 바람직하게는, In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는, In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
또, 산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)이 In－M－Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, 산화물 반도체막(18)과 비교하여 In 혹은 Ga를 포함하는 산화물막(19)에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(18)에 포함되는 상기 원자와 비교하여 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또, 산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)이 In－M－Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, In 혹은 Ga를 포함하는 산화물막(19)을 In：M：Zn=x1：y1：z1[원자수비], 산화물 반도체막(18)을 In：M：Zn=x2：y2：z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고, 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크고, 더욱 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이 때, 산화물 반도체막에서 y2가 x2 이상이면, 이 산화물 반도체막을 이용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면, 이 산화물 반도체막을 이용한 트랜지스터의 전계 효과 이동도가 저하하기 때문에, y2는 x2 이상 x2의 3배 미만이면 바람직하다.
예를 들면, 산화물 반도체막(18)으로서 In：Ga：Zn=1：1：1 또는 3：1：2의 원자수비의 In－Ga－Zn 산화물을 이용할 수 있다. 또, In 혹은 Ga를 포함하는 산화물막(19)으로서 In：Ga：Zn=1：3：2, 1：6：4, 또는 1：9：6의 원자수비의 In－Ga－Zn 산화물을 이용할 수 있다. 또한 산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
또한 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해 산화물 반도체막(18)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
In 혹은 Ga를 포함하는 산화물막(19)은 후에 형성하는 산화물 절연막(24)을 형성할 때의, 산화물 반도체막(18)으로의 대미지 완화막으로서도 기능한다.
In 혹은 Ga를 포함하는 산화물막(19)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(18)에서 제 14 족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(18)에서 산소 결손이 증가하여, n형화된다. 따라서, 산화물 반도체막(18)에서의 실리콘이나 탄소의 농도, 또는 In 혹은 Ga를 포함하는 산화물막(19)과, 산화물 반도체막(18)의 계면 근방의 실리콘이나 탄소의 농도를 2×1018원자/cm3 이하, 바람직하게는 2×1017원자/cm3 이하로 한다.
또, 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)의 결정 구조는 각각, 비정질 구조, 단결정 구조, 다결정 구조, 미결정 구조, 결정립이 비정질 영역에 분산된 혼합 구조 또는 후술하는 CAAC－OS(C Axis Aligned Crystalline Oxide Semiconductor)여도 좋다. 또한 미결정 구조란, 각 결정립의 면방위가 랜덤이다. 또, 미결정 구조 혹은 혼합 구조에 포함되는 결정립의 입경은 0.1nm 이상 10nm 이하, 바람직하게는 1nm 이상 10nm 이하, 바람직하게는 2nm 이상 4nm 이하이다. 또, 적어도 산화물 반도체막(18)의 결정 구조를 CAAC－OS로 함으로써, 가시광이나 자외광의 조사에 의한 전기 특성의 변동량을 더 저감할 수 있다.
또, 본 실시형태에 나타내는 트랜지스터(50)에 있어서, 다층막(20)에 접하도록 산화물 절연막(24)이 형성되어 있다.
다층막(20)에 접하도록 산화물 절연막(24)이 형성되어 있다. 산화물 절연막(24)은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 한다. 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 탈리한다. 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS법 분석에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018원자/cm3 이상, 바람직하게는 3.0×1020원자/cm3 이상인 산화물 절연막이다.
산화물 절연막(24)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다.
또, 산화물 절연막(24)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001로 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 더욱 바람직하게는 1×1018spins/cm3 이하인 것이 좋다.
여기에서 도 1(B)의 다층막(20) 근방의 일점 쇄선 E－F에서의 밴드 구조에 대하여 도 2(A)를 이용하여 설명하고, 트랜지스터(50)의 캐리어의 흐름에 대하여 도 2(B) 및 도 2(C)를 이용하여 설명한다.
도 2(A)에 도시하는 밴드 구조에서 예를 들면, 산화물 반도체막(18)으로서 에너지 갭이 3.15eV인 In－Ga－Zn 산화물(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：1：1)을 이용하고, In 혹은 Ga를 포함하는 산화물막(19)으로서 에너지 갭이 3.5eV인 In－Ga－Zn 산화물(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：3：2)을 이용한다. 또한 에너지 갭은 분광 타원 해석기(spectroscopic ellipsometer)를 이용하여 측정할 수 있다.
산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)의 진공 준위와 가전자대 상단의 에너지차(이온화 퍼텐셜이라고도 함)는 각각 7.9eV, 및 8.0eV이다. 또한 진공 준위와 가전자대 상단의 에너지차는 자외선 광전자 분광 분석(UPS：Ultraviolet Photoelectron Spectroscopy) 장치(PHI사(ULVAC-PHI,Inc.) VersaProbe)를 이용하여 측정할 수 있다.
산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)의 진공 준위와 전도대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.7eV, 및 4.5eV이다.
또, 산화물 반도체막(18)의 전도대의 하단을 Ec_18로 하고, In 혹은 Ga를 포함하는 산화물막(19)의 전도대의 하단을 Ec_19로 한다. 또, 게이트 절연막(17)의 전도대의 하단을 Ec_17로 하고, 산화물 절연막(24)의 전도대의 하단을 Ec_24로 한다.
도 2(A)에 도시하는 바와 같이, 다층막(20)에 있어서, 산화물 반도체막(18)과 In 혹은 Ga를 포함하는 산화물막(19)의 계면 근방에서의 전도대의 하단이 연속적으로 변화하고 있다. 즉, 산화물 반도체막(18)과 In 혹은 Ga를 포함하는 산화물막(19)의 계면 근방에서의 장벽이 없이 완만하게 변화하고 있다. 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19) 사이에 산소가 상호적으로 이동함으로써 이와 같은 형상이 된다. 또, 다층막(20)에 있어서, 산화물 반도체막(18)에서의 전도대의 하단의 에너지가 가장 낮고, 이 영역이 채널 영역이 된다.
여기에서, 트랜지스터에 있어서, 캐리어인 전자가 흐르는 양태에 대하여, 도 2(B) 및 도 2(C)를 이용하여 설명한다. 또한 도 2(B) 및 도 2(C)에 있어서, 산화물 반도체막(18)을 흐르는 전자량을 파선 화살표의 크기로 나타낸다.
In 혹은 Ga를 포함하는 산화물막(19)과 산화물 절연막(24)의 계면 근방에서는 불순물 및 결함에 의해 트랩 준위(27)가 형성된다. 따라서, 예를 들면 도 2(B)에 도시하는 바와 같이, 트랜지스터의 채널 영역이 산화물 반도체막(18)의 단층인 경우, 산화물 반도체막(18)에 있어서, 캐리어인 전자는 게이트 절연막(17)측에서 주로 흐르지만, 산화물 절연막(24)측에서도 소량 흐른다. 이 결과, 산화물 반도체막(18)에 흐르는 전자의 일부가 트랩 준위(27)에 포획된다.
한편, 본 실시형태에 나타내는 트랜지스터(50)는 도 2(C)에 도시하는 바와 같이 산화물 반도체막(18)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(19)이 형성되어 있기 때문에, 산화물 반도체막(18)과 트랩 준위(27) 사이에 편차가 있다. 이 결과, 산화물 반도체막(18)을 흐르는 전자가 트랩 준위(27)에 포획되기 어렵다. 트랩 준위에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동하게 된다. 그러나, 산화물 반도체막(18)과 트랩 준위(27) 사이에 편차가 있기 때문에, 트랩 준위(27)에서의 전자의 포획을 저감할 수 있고, 문턱 전압의 변동을 저감할 수 있다.
또한 산화물 반도체막(18)과 In 혹은 Ga를 포함하는 산화물막(19)의 계면 근방에서의 전도대의 하단의 에너지차ΔE1가 작으면 산화물 반도체막(18)을 흐르는 캐리어가 In 혹은 Ga를 포함하는 산화물막(19)의 전도대의 하단을 넘어 트랩 준위(27)에 포획된다. 따라서, 산화물 반도체막(18)의 전도대의 하단 Ec_18과 In 혹은 Ga를 포함하는 산화물막(19)의 전도대의 하단 Ec_19와의 에너지차ΔE1를 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하는 것이 바람직하다.
또, 다층막(20)의 백 채널(다층막(20)에 있어서, 게이트 전극(15)과 대향하는 면과 반대측의 면)측에, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)(도 1(B) 참조)이 형성되어 있다. 따라서, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)에 포함되는 산소를 다층막(20)에 포함되는 산화물 반도체막(18)에 이동시키는 것이 가능하고, 이 산화물 반도체막(18)의 산소 결손을 저감할 수 있다.
이상으로부터, 산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)을 가지는 다층막(20), 및 다층막(20) 위에 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)을 가짐으로써, 다층막(20)에서의 산소 결손을 저감하는 것이 가능하다. 또, 산화물 반도체막(18)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(19)을 형성함으로써, 산화물 반도체막(18), 또는 In 혹은 Ga를 포함하는 산화물막(19)과 산화물 반도체막(18)의 계면 근방에서의 실리콘이나 탄소의 농도를 저감할 수 있다.
이 결과, 다층막(20)에 있어서, 일정 광전류 측정법으로 도출되는 흡수 계수는 1×10－3/cm 미만, 바람직하게는 1×10－4/cm 미만이 된다. 흡수 계수는 산소 결손 및 불순물의 혼입에 유래하는 국재(局在) 준위에 따른 에너지(파장으로 환산)와 정(正)의 상관이 있기 때문에, 다층막(20)에서의 국재 준위 밀도가 매우 낮다.
또한 CPM 측정으로 얻어진 흡수 계수의 커브로부터 밴드 테일(band tail)에 기인하는 우바흐 테일(Urbach tail)이라는 흡수 계수분을 제외한 것에 의해, 국재 준위에 의한 흡수 계수를 이하의 식으로부터 산출할 수 있다. 또한 우바흐 테일이란, CPM 측정에 의해 얻어진 흡수 계수의 커브에서 일정한 기울기를 가지는 영역을 말하며, 이 기울기를 우바흐 에너지(Urbach energy)라고 한다.
[수학식 1]
Figure 112021080546202-pat00001
여기에서, α(E)는 각 에너지에 있어서의 흡수 계수를 나타내고, αu는 우바흐 테일에 의한 흡수 계수를 나타낸다.
이와 같은 구조를 가지는 트랜지스터(50)는 산화물 반도체막(18)을 포함하는 다층막(20)에서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시키는 것이 가능하다. 또, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에 의해 문턱 전압이 변동하지 않거나, 또는 플러스 방향 혹은 마이너스 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하이고, 신뢰성이 높다.
여기에서, BT 스트레스 시험 및 광 BT 스트레스 시험에서의 문턱 전압의 변동량이 적은 트랜지스터의 전기 특성을 도 1(D)을 이용하여 설명한다.
BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(즉, 경년(經年) 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에 있어서, 문턱 전압의 변동량이 적을수록 신뢰성이 높은 트랜지스터라고 할 수 있다.
다음에, 구체적인 BT 스트레스 시험 방법에 대하여 설명한다. 먼저, 트랜지스터의 초기 특성을 측정한다. 다음에, 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인으로서 기능하는 한쌍의 전극을 동전위로 하고, 소스 및 드레인으로서 기능하는 한쌍의 전극과는 다른 전위를 게이트 전극에 일정 시간 인가한다. 기판 온도는 시험 목적에 따라 적절히 설정하면 좋다. 다음에, 기판의 온도를 초기 특성을 측정했을 때와 같은 온도로 하고, 트랜지스터의 전기 특성을 측정한다. 이 결과, 초기 특성에서의 문턱 전압, 및 BT 스트레스 시험 후의 문턱 전압의 차이를 문턱 전압의 변동량으로서 얻을 수 있다.
또한 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 플러스 BT 스트레스 시험이라고 하고, 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 마이너스 BT 스트레스 시험이라고 한다. 또, 광을 조사하면서 BT 스트레스 시험을 행하는 것을 광 BT 스트레스 시험이라고 한다. 광이 조사되고, 또 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 광플러스 BT 스트레스 시험이라고 하며, 광이 조사되고, 또 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 광마이너스 BT 스트레스 시험이라고 한다.
BT 스트레스 시험의 시험 강도는 기판 온도, 게이트 절연막에 가해지는 전계 강도, 및 전계 인가 시간에 의해 결정할 수 있다. 게이트 절연막에 가해지는 전계 강도는 게이트와 소스 및 드레인과의 전위차를 게이트 절연막의 두께로 나누어 결정된다. 예를 들면, 두께가 100nm의 게이트 절연막에 인가하는 전계 강도를 3 MV/cm로 하고자 하는 경우는, 게이트와 소스 및 드레인과의 전위차를 30V로 하면 좋다.
도 1(D)은 트랜지스터의 전기 특성을 나타내는 도면이며, 횡축이 게이트 전압(Vg), 종축이 드레인 전류(Id)이다. 트랜지스터의 초기 특성이 파선(41)이며, BT 스트레스 시험 후의 전기 특성이 실선(43)이다. 본 실시형태에 나타내는 트랜지스터는 파선(41) 및 실선(43)에서의 문턱 전압의 변동량이 0V, 또는 플러스 방향 혹은 마이너스 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하이다. 따라서 본 실시형태에 나타내는 트랜지스터는 BT 스트레스 시험 후의 문턱 전압의 변동이 적다. 이 결과, 본 실시형태에 나타내는 트랜지스터(50)는 신뢰성이 높은 것을 알 수 있다.
또한 산화물 반도체막을 가지는 트랜지스터는 n채널형 트랜지스터이기 때문에, 본 명세서에서, 게이트 전압이 0V인 경우, 드레인 전류가 흐르지 않는다고 간주할 수 있는 트랜지스터를 노멀리 오프 특성을 가지는 트랜지스터라고 정의한다. 또, 게이트 전압이 0V인 경우, 드레인 전류가 흐르고 있다고 간주할 수 있는 트랜지스터를 노멀리 온 특성을 가지는 트랜지스터라고 정의한다.
또, 본 명세서에 있어서, 문턱 전압(Vth)은 게이트 전압(Vg[V])을 횡축, 드레인 전류의 평방근(Id1/2[A])을 종축으로서 플롯한 곡선(도시하지 않음)에서, 최대 기울기인 Id1/2의 접선을 외삽(外揷)했을 때의, 접선과 Vg축과의 교점의 게이트 전압으로 정의한다.
이하에 트랜지스터(50) 외의 구성의 세부 사항에 대하여 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 이용해도 좋다. 또, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(11)으로서 이용해도 좋다.
또, 기판(11)으로서 가요성 기판을 이용하고, 가요성 기판 위에 직접 트랜지스터(50)를 형성해도 좋다. 또는 기판(11)과 트랜지스터(50) 사이에 박리층을 형성해도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(11)으로부터 분리하고, 다른 기판에 전재(轉載)하는데 이용할 수 있다. 그 때 트랜지스터(50)는 내열성이 뒤떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
게이트 전극(15)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또, 게이트 전극(15)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 그 위에 티탄막을 더 형성하는 3층 구조 등이 있다. 또, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 하나 또는 복수를 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또, 게이트 전극(15)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또, 게이트 전극(15)과 게이트 절연막(17) 사이에 In－Ga－Zn계 산질화물 반도체막, In－Sn계 산질화물 반도체막, In－Ga계 산질화물 반도체막, In－Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공해도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 가지고, 산화물 반도체의 전자 친화력보다 큰 값이기 때문에 산화물 반도체를 이용한 트랜지스터의 문턱 전압을 플러스로 시프트할 수 있고, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, In－Ga－Zn계 산질화물 반도체막을 이용하는 경우, 적어도 산화물 반도체막(18)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 In－Ga－Zn계 산질화물 반도체막을 이용한다.
게이트 절연막(17)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga－Zn계 금속 산화물, 질화 실리콘 등을 이용하면 좋고, 적층 또는 단층으로 형성한다. 또, 도 32에 도시하는 바와 같이, 게이트 절연막(17)을 게이트 절연막(17a) 및 게이트 절연막(17b)의 적층 구조로 하고, 다층막(20)에 접하는 게이트 절연막(17b)으로서 가열에 의해 산소가 탈리하는 산화 절연물을 이용해도 좋다. 게이트 절연막(17b)에 가열에 의해 산소가 탈리하는 막을 이용함으로써, 산화물 반도체막(18) 및 게이트 절연막(17)의 계면에서의 계면 준위 밀도를 낮게 할 수 있고, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또, 게이트 절연막(17a)으로서 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막을 형성함으로써, 산화물 반도체막(18)으로부터의 산소의 외부로의 확산과 외부로부터 산화물 반도체막(18)으로의 수소, 물 등의 침입을 막을 수 있다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막으로서는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
또, 게이트 절연막(17)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high－k 재료를 이용함으로써 트랜지스터의 게이트 리크를 저감할 수 있다.
게이트 절연막(17)의 두께는 5nm 이상 400nm 이하, 더욱 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
한쌍의 전극(21, 22)은 도전 재료로서 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체(單體) 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 그 위에 티탄막 또는 질화 티탄막을 더 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 더 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다.
또, 산화물 절연막(24) 위에, 산소, 수소, 물 등의 블로킹 효과를 가지는 질화물 절연막(25)을 형성함으로써, 다층막(20)으로부터 산소의 외부로의 확산과, 외부로부터 다층막(20)으로의 수소, 물 등의 침입을 막을 수 있다. 질화물 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한 산소, 수소, 물 등의 블로킹 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막을 형성해도 좋다. 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
다음에, 도 1에 도시하는 트랜지스터(50)의 제작 방법에 대하여 도 3을 이용하여 설명한다.
도 3(A)에 도시하는 바와 같이, 기판(11) 위에 게이트 전극(15)을 형성하고, 게이트 전극(15) 위에 게이트 절연막(17)을 형성한다.
여기에서는, 기판(11)으로서 유리 기판을 이용한다.
게이트 전극(15)의 형성 방법을 이하에 나타낸다. 처음에 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성하고, 도전막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막의 일부를 에칭하고, 게이트 전극(15)을 형성한다. 이 후, 마스크를 제거한다.
또한 게이트 전극(15)은 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
여기에서는, 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다. 다음에, 포토리소그래피 공정에 의해 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막을 드라이 에칭하여 게이트 전극(15)을 형성한다.
게이트 절연막(17)은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
게이트 절연막(17)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는 실란, 디실란, 트리실란, 플루오르화실란 등이 있다. 산화성 기체로서는 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또, 게이트 절연막(17)으로서 질화 실리콘막을 형성하는 경우, 2 단계의 형성 방법을 이용하는 것이 바람직하다. 우선, 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 이용한 플라즈마 CVD법에 의해 결함이 적은 제 1 질화 실리콘막을 형성한다. 다음에, 원료 가스를 실란 및 질소의 혼합 가스로 바꾸어, 수소 농도가 적고, 또 수소를 블로킹할 수 있는 제 2 질화 실리콘막을 성막한다. 이와 같은 형성 방법에 의해 게이트 절연막(17)으로서 결함이 적고, 또 수소 블로킹성을 가지는 질화 실리콘막을 형성할 수 있다.
또, 게이트 절연막(17)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
다음에, 도 3(B)에 도시하는 바와 같이, 게이트 절연막(17) 위에 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)을 형성한다.
산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)의 형성 방법에 대하여 이하에 설명한다. 게이트 절연막(17) 위에 산화물 반도체막(18)이 되는 산화물 반도체막, 및 In 혹은 Ga를 포함하는 산화물막(19)이 되는 In 혹은 Ga를 포함하는 산화물막을 연속적으로 형성한다. 다음에, In 혹은 Ga를 포함하는 산화물막 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여 산화물 반도체막, 및 In 혹은 Ga를 포함하는 산화물막의 각각 일부를 에칭함으로써, 도 3(B)에 도시하는 바와 같이, 게이트 절연막(17) 위이고, 게이트 전극(15)의 일부와 겹치도록 소자 분리된 산화물 반도체막(18), 및 In 혹은 Ga를 포함하는 산화물막(19)을 가지는 다층막(20)을 형성한다. 이 후, 마스크를 제거한다.
산화물 반도체막(18)이 되는 산화물 반도체막, 및 In 혹은 Ga를 포함하는 산화물막(19)이 되는 In 혹은 Ga를 포함하는 산화물막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등을 이용하여 형성할 수 있다.
스퍼터링법으로 이 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또, 타겟은 형성하는 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막의 조성에 맞추어 적절히 선택하면 좋다.
또한 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막을 형성할 때에, 예를 들면, 스퍼터링법을 이용하는 경우, 기판 온도를 150℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃ 이상 350℃ 이하로서 가열하면서 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막을 형성함으로써, 후술하는 CAAC－OS막을 형성할 수 있다.
산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막은 각 막을 단순히 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 막 사이에 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에 있어서, 트랩 중심이나 재결합 중심과 같은 결함 준위, 혹은 캐리어의 흐름을 저해하는 배리어를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약, 적층된 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막 사이에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성을 잃게 되고, 계면에서 캐리어가 트랩되거나 혹은 재결합하여 소멸하게 된다.
연속 접합을 형성하기 위해서는, 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 접하지 않게 하여 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체막에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(1×10－4 Pa∼5×10－7 Pa정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합시켜 배기계로부터 체임버 내에 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도 진성인 산화물 반도체막을 얻기 위해서는, 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더욱 바람직하게는 -100℃ 이하로까지 고순도화한 가스를 이용함으로써 산화물 반도체막에 수분 등이 들어오는 것을 가능한 한 막을 수 있다.
여기에서는, 스퍼터링법에 의해 산화물 반도체막으로서 두께 35nm의 In－Ga－Zn 산화물막(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：1：1)을 형성한 후, 스퍼터링법에 의해 In 혹은 Ga를 포함하는 산화물막으로서 두께 20nm의 In－Ga－Zn 산화물막(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：3：2)을 형성한다. 다음에, In 혹은 Ga를 포함하는 산화물막 위에 마스크를 형성하고, 산화물 반도체막 및 In 혹은 Ga를 포함하는 산화물막의 각각 일부를 선택적으로 에칭함으로써, 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)을 가지는 다층막(20)을 형성한다.
이 후, 가열 처리를 행해도 좋다.
다음에, 도 3(C)에 도시하는 바와 같이, 한쌍의 전극(21, 22)을 형성한다.
한쌍의 전극(21, 22)의 형성 방법을 이하에 나타낸다. 먼저 스퍼터링법, CVD법, 증착법등으로 도전막을 형성한다. 다음에, 이 도전막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막을 에칭하여 한쌍의 전극(21, 22)을 형성한다. 이 후, 마스크를 제거한다.
여기에서는, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 티탄막을 순차로 스퍼터링법으로 적층한다. 다음에, 티탄막 위에 포토리소그래피 공정에 의해 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막, 알루미늄막, 및 티탄막을 드라이 에칭하여 한쌍의 전극(21, 22)을 형성한다.
다음에, 도 3(D)에 도시하는 바와 같이 다층막(20) 및 한쌍의 전극(21, 22) 위에 산화물 절연막(24)을 형성한다.
또한, 한쌍의 전극(21, 22)을 형성한 후, 대기에 노출하지 않고, 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 한쌍의 전극(21, 22)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도의 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, In 혹은 Ga를 포함하는 산화물막(19)과 산화물 절연막(24)의 계면에서, 대기 성분 유래의 불순물 농도를 저감할 수 있음과 동시에, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(18)으로 이동시킬 수 있고, 산화물 반도체막(18)의 산소 결손량을 저감할 수 있다.
산화물 절연막(24)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하여, 처리실 내에 형성되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용할 수 있다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 플루오르화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서 상기 압력의 처리실에서 상기 전력 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 래디칼이 증가하여 원료 가스의 산화가 진행되기 때문에 산화물 절연막(24) 중에서의 산소 함유량이 화학 양론비보다 많아진다. 그러나, 기판 온도가 상기 온도라면 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의해 산소의 일부가 탈리한다. 이 결과, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화물 절연막을 형성할 수 있다. 또, In 혹은 Ga를 포함하는 산화물막(19)이 산화물 반도체막(18)의 보호막이 된다. 이 결과, 산화물 반도체막(18)으로의 대미지를 저감하면서, 전력 밀도가 높은 고주파 전력을 이용하여 산화물 절연막(24)을 형성할 수 있다.
또한 산화물 절연막(24)의 성막 조건에서 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가함으로써, 산화물 절연막(24)의 결함량을 저감하는 것이 가능하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이 결과, 트랜지스터의 신뢰성을 높일 수 있다.
여기에서는, 산화물 절연막(24)으로서 유량 160sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 이용하여 1500W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400nm의 산화 질화 실리콘막을 형성한다. 또한 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25W/cm2이다.
다음에, 가열 처리를 행한다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
이 가열 처리는 전기로(爐), RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한해 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋다. 또한 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
이 가열 처리에 의해 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)에 이동시켜 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다. 또, 산화물 절연막(24)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 블로킹하는 기능을 가지는 질화물 절연막(25)을 후에 형성하고, 가열 처리를 행하면 산화물 절연막(24)에 포함되는 물, 수소 등이 산화물 반도체막(18)으로 이동하고, 산화물 반도체막(18)에 결함이 생긴다. 그러나, 이 가열에 의해 산화물 절연막(24)에 포함되는 물, 수소 등을 탈리시키는 것이 가능하고, 트랜지스터(50)의 전기 특성의 편차를 저감함과 동시에, 문턱 전압의 변동을 억제할 수 있다. 또한 가열하면서 산화물 절연막(24)을, In 혹은 Ga를 포함하는 산화물막(19) 위에 형성함으로써, 산화물 반도체막(18)에 산소를 이동시키고, 산화물 반도체막(18)에 포함되는 산소 결손을 저감하는 것이 가능하기 때문에, 이 가열 처리를 행하지 않아도 좋다.
여기에서는, 질소 및 산소 분위기에서 350℃, 1시간의 가열 처리를 행한다.
또, 한쌍의 전극(21, 22)을 형성할 때, 도전막의 에칭에 의해 다층막(20)은 대미지를 받아, 다층막(20)의 백 채널측에 산소 결손이 생긴다. 그러나, 산화물 절연막(24)에 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 이 백 채널측에 생긴 산소 결손을 수복(修復)할 수 있다. 이것에 의해, 다층막(20)에 포함되는 결함을 저감할 수 있기 때문에 트랜지스터(50)의 신뢰성을 향상시킬 수 있다.
다음에, 스퍼터링법, CVD법 등에 의해 질화물 절연막(25)을 형성한다.
또한 질화물 절연막(25)을 플라즈마 CVD법으로 형성하는 경우, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 더욱 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 질화물 절연막을 형성할 수 있기 때문에 바람직하다.
질화물 절연막(25)으로서 플라즈마 CVD법에 의해 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 이용하는 것이 바람직하다. 원료 가스로서 질소와 비교하여 소량의 암모니아를 이용함으로써, 플라즈마 중에서 암모니아가 해리(解離)하고, 활성종이 발생한다. 이 활성종이 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되고, 실리콘 및 수소의 결합이 적어 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에 있어서, 질소에 대한 암모니아의 양이 많으면 실리콘을 포함하는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하게 되어, 결함이 증대되고, 성긴 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는, 플라즈마 CVD 장치의 처리실에 유량 50sccm의 실란, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 이용하여 1000W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50nm의 질화 실리콘막을 형성한다. 또한 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위면적당의 전력(전력 밀도)으로 환산하면 1.7×10－1W/cm2이다.
이상의 공정에 의해, 산화물 절연막(24) 및 질화물 절연막(25)으로 구성되는 보호막(26)을 형성할 수 있다.
다음에, 가열 처리를 행해도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
이상의 공정에 의해 트랜지스터(50)를 제작할 수 있다.
채널 영역으로서 기능하는 산화물 반도체막에 중첩하고, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성함으로써, 이 산화물 절연막의 산소를 산화물 반도체막으로 이동시킬 수 있다. 이 결과, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
그리고, 산화물 반도체막 위에 In 혹은 Ga를 포함하는 산화물막을 형성함으로써, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성할 때에, 이 산화물 반도체막에 대미지가 들어가는 것을 더 억제할 수 있다. 또한, In 혹은 Ga를 포함하는 산화물막을 형성함으로써, 이 산화물 반도체막 위에 형성하는 절연막, 예를 들면 산화물 절연막의 구성 원소가 이 산화물 반도체막에 혼입하는 것을 억제할 수 있다.
상기로부터 산화물 반도체막을 이용하는 반도체 장치에 있어서, 결함량이 저감된 반도체 장치를 얻을 수 있다. 또, 산화물 반도체막을 이용한 반도체 장치에서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
＜변형예 1＞
본 실시형태에 나타내는 트랜지스터(50)에 있어서, 필요에 따라서 기판(11) 및 게이트 전극(15) 사이에 하지 절연막을 형성해도 좋다. 하지 절연막의 재료로서는 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 또한 하지 절연막의 재료로서 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 이용함으로써, 기판(11)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등의 다층막(20)으로의 확산을 억제할 수 있다.
하지 절연막은 스퍼터링법, CVD법 등에 의해 형성할 수 있다.
＜변형예 2＞
본 실시형태에 나타내는 트랜지스터(50)에 형성되는 산화물 반도체막(18)에 있어서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 더 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 이 산화물 반도체를 채널 영역에 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아진다. 따라서, 이 산화물 반도체를 채널 영역에 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 움직이는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체를 채널 영역에 이용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등이 있다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
그러므로, 산화물 반도체막(18)은 수소가 가능하면 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체막(18)에서 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻을 수 있는 수소 농도를 5×1018원자/cm3 이하, 바람직하게는 1×1018원자/cm3 이하, 더욱 바람직하게는 5×1017원자/cm3 이하, 더욱 바람직하게는 1×1016원자/cm3 이하로 한다.
산화물 반도체막(18)의 수소 농도를 저감하는 방법으로서는, 도 3(B)에서 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)을 가지는 다층막(20)을 형성한 후, 가열 처리를 행함으로써, 산화물 반도체막(18)의 수소 농도를 저감할 수 있다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또, 산화물 반도체막(18)은 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를, 1×1018원자/cm3 이하, 바람직하게는 2×1016원자/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대해 버리는 경우가 있다. 따라서, 산화물 반도체막(18)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감하는 것이 바람직하다.
게이트 절연막(17)의 일부에 질화물 절연막을 형성함으로써, 산화물 반도체막(18)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감할 수 있다.
또, 산화물 반도체막(18)에 질소가 포함되어 있으면 캐리어인 전자가 생기고, 캐리어 밀도가 증가하여 n형화 하기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 이 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들면, 질소 농도는 5×1018원자/cm3 이하로 하는 것이 바람직하다.
이와 같이, 불순물(수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등)을 가능한 한 저감시키고, 고순도화시킨 산화물 반도체막(18)을 가짐으로써, 트랜지스터가 노멀리 온 특성이 되는 것을 억제할 수 있고, 트랜지스터의 오프 전류를 매우 저감시킬 수 있다. 따라서, 양호한 전기 특성을 가지는 반도체 장치를 제작할 수 있다. 또, 신뢰성을 향상시킨 반도체 장치를 제작할 수 있다.
또한 고순도화된 산화물 반도체막을 이용한 트랜지스터의 오프 전류가 낮다는 것은, 여러가지 실험에 의해 증명할 수 있다. 예를 들면, 채널폭이 1×106μm이고 채널 길이 L이 10μm인 소자라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10－13A 이하라고 하는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널폭으로 나눈 수치는 100zA/μm 이하인 것을 알 수 있다. 또, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 이 트랜지스터로 제어하는 회로를 이용하여 오프 전류의 측정을 행하였다. 이 측정에서는 상기 트랜지스터에 고순도화 된 산화물 반도체막의 일부를 채널 영역에 이용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 이 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십 yA/μm라는 더욱 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 이용한 트랜지스터는 오프 전류가 현저하게 작다.
＜변형예 3＞
본 실시형태에 나타내는 트랜지스터(50)에 형성되는 한쌍의 전극(21, 22)으로서 텅스텐, 티탄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈 단체 혹은 합금 등의 산소와 결합하기 쉬운 도전 재료를 이용하는 것이 바람직하다. 이 결과, 다층막(20)에 포함되는 산소와 한쌍의 전극(21, 22)에 포함되는 도전 재료가 결합하고, 다층막(20)에서 산소 결손 영역이 형성된다. 또, 다층막(20)에 한쌍의 전극(21, 22)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이 결과, 다층막(20)에서 한쌍의 전극(21, 22)과 접하는 영역 근방에 저저항 영역이 형성된다. 도 4는 도 1(B)의 트랜지스터(50)의 다층막(20)의 확대 단면도이다. 도 4(A)에 도시하는 바와 같이, In 혹은 Ga를 포함하는 산화물막(19)에 있어서, 저저항 영역(28a, 29a)의 대부분이 형성되는 경우가 있다. 또는, 도 4(B)에 도시하는 바와 같이, 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)에서, 저저항 영역(28b, 29b)이 형성되는 경우가 있다. 또는, 도 4(C)에 도시하는 바와 같이, 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)에 있어서, 게이트 절연막(17)에 접하도록 저저항 영역(28c, 29c)이 형성되는 경우가 있다. 이 저저항 영역(28a∼28c, 29a∼29c)은 도전성이 높기 때문에, 다층막(20)과 한쌍의 전극(21, 22)의 접촉 저항을 저감할 수 있고, 트랜지스터의 온 전류를 증대시키는 것이 가능하다.
＜변형예 4＞
본 실시형태에 나타내는 트랜지스터(50)의 제작 방법에서, 한쌍의 전극(21, 22)을 형성한 후, 에칭 잔사(殘渣)를 제거하기 위하여 세정 처리를 해도 좋다. 이 세정 처리를 행함으로써, 한쌍의 전극(21, 22) 사이에 흐르는 리크 전류의 발생을 억제할 수 있다. 이 세정 처리는, TMAH(Tetra Methyl Ammonium Hydroxide) 용액 등의 알칼리성의 용액, 희불산, 옥살산, 인산 등의 산성 용액을 이용하여 행할 수 있다.
＜변형예 5＞
본 실시형태에 나타내는 트랜지스터(50)의 제작 방법에 있어서, 한쌍의 전극(21, 22)을 형성한 후, 다층막(20)을 산소 분위기에서 발생시킨 플라즈마에 노출하고, 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)에 산소를 공급해도 좋다. 산소 분위기로서는 산소, 오존, 일산화이질소, 이산화질소 등의 분위기가 있다. 또한, 이 플라즈마 처리에서 기판(11)측에 바이어스를 인가하지 않는 상태에서 발생한 플라즈마에 다층막(20)을 노출하는 것이 바람직하다. 이 결과, 다층막(20)에 대미지를 주지 않고, 산소를 공급하는 것이 가능하고, 다층막(20)에 포함되는 산소 결손량을 저감할 수 있다. 또, 에칭 처리에 의해 다층막(20)의 표면에 잔존하는 불순물, 예를 들면 불소, 염소 등의 할로겐 등을 제거할 수 있다.
또한 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 비교하여 산화물 반도체막의 결함량을 더 저감할 수 있는 트랜지스터를 가지는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에 설명하는 트랜지스터는 실시형태 1과 비교하여, 게이트 절연막 및 산화물 반도체막 사이에 In 혹은 Ga를 포함하는 산화물막을 가지는 점이 다르다.
도 5에 반도체 장치가 가지는 트랜지스터(60)의 상면도 및 단면도를 나타낸다. 도 5(A)는 트랜지스터(60)의 상면도이고, 도 5(B)는 도 5(A)의 일점 쇄선 A－B간의 단면도이며, 도 5(C)는 도 5(A)의 일점 쇄선 C－D간의 단면도이다. 또한 도 5(A)에서는 명료화를 위해, 기판(11), 게이트 절연막(17), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하고 있다.
도 5에 나타내는 트랜지스터(60)는 기판(11) 위에 형성되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)이 형성되고, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 다층막(34)과, 다층막(34)에 접하는 한쌍의 전극(21, 22)을 가진다. 또, 게이트 절연막(17), 다층막(34), 및 한쌍의 전극(21, 22) 위에는 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시형태에 나타내는 트랜지스터(60)에서, 다층막(34)은 In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)을 가진다. 또, 산화물 반도체막(32)의 일부가 채널 영역으로서 기능한다.
또, 게이트 절연막(17)과 In 혹은 Ga를 포함하는 산화물막(31)이 접한다. 즉, 게이트 절연막(17)과 산화물 반도체막(32) 사이에, In 혹은 Ga를 포함하는 산화물막(31)이 형성되어 있다.
또, 산화물 절연막(24)과 In 혹은 Ga를 포함하는 산화물막(33)이 접한다. 즉, 산화물 반도체막(32)과 산화물 절연막(24) 사이에, In 혹은 Ga를 포함하는 산화물막(33)이 형성되어 있다.
In 혹은 Ga를 포함하는 산화물막(31) 및 In 혹은 Ga를 포함하는 산화물막(33)은 실시형태 1에 나타내는 In 혹은 Ga를 포함하는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
산화물 반도체막(32)은 실시형태 1에 나타내는 산화물 반도체막(18)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
또한, In 혹은 Ga를 포함하는 산화물막(31)이 In－M－Zn 산화물일 때, In과 M의 원자수 비율은 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 산화물 반도체막(32) 및 In 혹은 Ga를 포함하는 산화물막(33)이 In－M－Zn 산화물일 때는, 실시형태 1에 나타내는 In과 M의 원자수 비율로 하는 것이 바람직하다.
여기에서는, In 혹은 Ga를 포함하는 산화물막(31)으로서 스퍼터링법에 의해, 두께 30nm의 In－Ga－Zn 산화물막(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：6：4)을 형성한다. 또, 산화물 반도체막(32)으로서 두께 10nm의 In－Ga－Zn 산화물막(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：1：1)을 형성한다. 또, In 혹은 Ga를 포함하는 산화물막(33)으로서 두께 10nm의 In－Ga－Zn 산화물막(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：3：2)을 형성한다.
여기에서, 도 5의 트랜지스터(60)의 다층막(34) 근방의 일점 파선 G－H에서의 밴드 구조에 대하여, 도 6(A)을 이용하여 설명하고, 트랜지스터(60)에서의 캐리어의 흐름에 대하여 도 6(B)을 이용하여 설명한다.
도 6(A)에 도시하는 밴드 구조에 있어서, 예를 들면, In 혹은 Ga를 포함하는 산화물막(31)으로서 에너지 갭이 3.8eV인 In－Ga－Zn 산화물(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：6：4)을 이용한다. 산화물 반도체막(32)으로서 에너지 갭이 3.2eV인 In－Ga－Zn 산화물(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：1：1)을 이용한다. In 혹은 Ga를 포함하는 산화물막(33)으로서 에너지 갭이 3.5eV인 In－Ga－Zn 산화물(성막에 이용한 스퍼터링 타겟의 원자수비는 In：Ga：Zn=1：3：2)을 이용한다.
In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)의 진공 준위와 가전자대 상단의 에너지차(이온화 퍼텐셜이라고도 함)는 각각 7.8eV, 7.9eV, 및 8.0eV이다.
In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)의 진공 준위와 전도대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.0eV, 4.7eV, 및 4.5eV이다.
또, In 혹은 Ga를 포함하는 산화물막(31)의 전도대의 하단을 Ec_31으로 하고, 산화물 반도체막(32)의 전도대의 하단을 Ec_32로 하고, In 혹은 Ga를 포함하는 산화물막(33)의 전도대의 하단을 Ec_33으로 한다. 또, 게이트 절연막(17)의 전도대의 하단을 Ec_17로 하고, 산화물 절연막(24)의 전도대의 하단을 Ec_24로 한다.
도 6(A)에 도시하는 바와 같이, 다층막(34)에서 In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32)과의 계면 근방에서의 전도대의 하단, 및 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에서의 전도대의 하단이 연속적으로 변화하고 있다. 즉, In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32)의 계면 근방, 및 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에서의 장벽이 없고, 완만하게 변화하고 있다. 이와 같은 전도대의 하단을 가지는 구조를 U자형의 우물(U Shape Well) 구조라고도 부를 수 있다. In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32) 사이, 및 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33) 사이에 산소가 상호적으로 이동함으로써 이와 같은 형상이 된다. 또, 다층막(34)에서 산화물 반도체막(32)에서의 전도대의 하단 Ec_32의 에너지가 가장 낮고, 이 영역이 채널 영역이 된다.
여기에서, 트랜지스터(60)에서 캐리어인 전자가 흐르는 양태에 대하여 도 6(B)을 이용하여 설명한다. 또한 도 6(B)에 있어서, 산화물 반도체막(32)에서의 전자의 흐름을 파선 화살표의 크기로 나타낸다.
게이트 절연막(17)과 In 혹은 Ga를 포함하는 산화물막(31)의 계면 근방에서 불순물 및 결함에 의해 트랩 준위(36)가 형성된다. 또, In 혹은 Ga를 포함하는 산화물막(33)과 산화물 절연막(24)의 계면 근방에서 마찬가지로 트랩 준위(37)가 형성된다. 본 실시형태에 나타내는 트랜지스터(60)에서는, 도 6(B)에 도시하는 바와 같이, 게이트 절연막(17)과 산화물 반도체막(32) 사이에 In 혹은 Ga를 포함하는 산화물막(31)이 형성되어 있고, 산화물 반도체막(32)과 트랩 준위(36) 사이에는 편차가 있다. 또, 산화물 반도체막(32)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(33)이 형성되어 있고, 산화물 반도체막(32)과 트랩 준위(37) 사이에는 편차가 있다.
이 결과, 산화물 반도체막(32)을 흐르는 전자가 트랩 준위(36, 37)에 포획되기 어렵고, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다. 또, 트랩 준위(36, 37)에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동하게 된다. 그러나, 산화물 반도체막(32)과 트랩 준위(36, 37) 사이에 각각 편차가 있기 때문에, 트랩 준위(36, 37)에서의 전자의 포획을 저감하는 것이 가능하고, 문턱 전압의 변동을 저감할 수 있다.
또한 In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32)의 계면 근방에서의 전도대의 하단의 에너지차ΔE2, 및 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 전도대 하단의 계면 근방에서의 에너지차ΔE3가 각각 작으면 산화물 반도체막(32)을 흐르는 캐리어가 In 혹은 Ga를 포함하는 산화물막(31)의 전도대의 하단, 및 In 혹은 Ga를 포함하는 산화물막(33)의 전도대의 하단 각각을 넘어 트랩 준위(36, 37)에 포획된다. 따라서, In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32)의 전도대 하단의 에너지차ΔE2, 및 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 전도대 하단의 에너지차ΔE3를 각각, 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하는 것이 바람직하다.
또한 In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32)의 계면 근방에서의 에너지차ΔE2와 비교하여, 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에서의 에너지차ΔE3를 작게 함으로써, 산화물 반도체막(32)과 한쌍의 전극(21, 22) 사이의 저항을 저감할 수 있음과 동시에, 트랩 준위(36)에서의 전자의 포획량을 저감할 수 있기 때문에, 트랜지스터의 온 전류를 더 증대시킴과 동시에, 전계 효과 이동도를 보다 높일 수 있다.
또한 여기에서는 에너지차ΔE2보다 에너지차ΔE3가 작지만, 트랜지스터의 전기 특성에 맞추어, 에너지차ΔE2 및 에너지차ΔE3가 같거나, 또는 에너지차ΔE2보다 에너지차ΔE3가 커지도록 In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)의 구성 원소 및 조성을 적절히 선택할 수 있다.
또, 다층막(34)의 백 채널(다층막(34)에 있어서, 게이트 전극(15)과 대향하는 면과 반대측의 면)측에, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)(도 5 참조)이 형성되어 있다. 따라서, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)에 포함되는 산소를 다층막(34)에 포함되는 산화물 반도체막(32)으로 이동시킴으로써, 이 산화물 반도체막(32)의 산소 결손을 저감할 수 있다.
또, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해, 다층막(34)은 대미지를 받고, 다층막(34)의 백 채널측에 산소 결손이 생기지만, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)에 포함되는 산소에 의해, 이 산소 결손을 수복할 수 있다. 이것에 의해 트랜지스터(60)의 신뢰성을 향상시킬 수 있다.
이상으로부터, In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)을 가지는 다층막(34)과, 다층막(34) 위에 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)을 가짐으로써, 다층막(34)에 있어서의 산소 결손을 저감하는 것이 가능하다. 또, 게이트 절연막(17)과 산화물 반도체막(32) 사이에, In 혹은 Ga를 포함하는 산화물막(31)이 형성되어 있고, 산화물 반도체막(32)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(33)이 형성되어 있기 때문에, In 혹은 Ga를 포함하는 산화물막(31)과 산화물 반도체막(32)의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(32)에서의 실리콘이나 탄소의 농도, 또는 In 혹은 Ga를 포함하는 산화물막(33)과 산화물 반도체막(32)의 계면 근방에서의 실리콘이나 탄소의 농도를 저감할 수 있다. 이 결과, 다층막(34)에서 일정 광전류 측정법으로 도출되는 흡수 계수는, 1×10－3/cm 미만, 바람직하게는 1×10－4/cm 미만이 되어, 국재 준위 밀도가 매우 낮다.
이와 같은 구조를 가지는 트랜지스터(60)는 산화물 반도체막(32)을 포함하는 다층막(34)에 있어서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시킬 수 있고, 대표적으로는, 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에 의해 문턱 전압이 변동하지 않거나, 또는 플러스 방향 혹은 마이너스 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하이며, 신뢰성이 높다.
＜변형예 1＞
본 실시형태에 나타내는 도 5(A) 내지 도 5(C)에 도시하는 다층막(34) 대신에, 도 5(D) 및 도 5(E)에 도시하는 바와 같이, In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), In 혹은 Ga를 포함하는 산화물막(33), 및 In 혹은 Ga를 포함하는 산화물막(35)를 가지는 다층막(34a)을 이용할 수 있다. 또한 도 5(D)는 도 5(B)에 도시하는 다층막(34)의 근방의 확대도에 상당하며, 도 5(E)는 도 5(C)에 도시하는 다층막(34) 근방의 확대도에 상당한다.
In 혹은 Ga를 포함하는 산화물막(35)은 In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), In 혹은 Ga를 포함하는 산화물막(33) 각각의 측면에 형성된다. 즉, 산화물 반도체막(32)이 In 혹은 Ga를 포함하는 산화물막으로 둘러싸여 있다.
In 혹은 Ga를 포함하는 산화물막(35)은 In 혹은 Ga를 포함하는 산화물막(31, 33)과 같은 금속 산화물로 형성된다. 즉, 산화물 반도체막(32)과 비교하여 In 혹은 Ga를 포함하는 산화물막(35)의 밴드 갭이 크기 때문에, 다층막(34a)과 게이트 절연막(17)의 계면 근방의 트랩 준위, 또는 다층막(34a)과 산화물 절연막(23)의 계면 근방의 트랩 준위에 있어서의 전자의 포획을 저감할 수 있다. 이 결과, 트랜지스터의 신뢰성이 향상된다.
또한 In 혹은 Ga를 포함하는 산화물막(35)은 In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)을 형성하는 드라이 에칭 공정에서 발생하는 반응 생성물이 In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 및 In 혹은 Ga를 포함하는 산화물막(33)의 측면에 부착함으로써 형성된다. 드라이 에칭의 조건은 예를 들면, 에칭 가스로서 삼염화 붕소 가스 및 염소 가스를 이용하여, 유도 결합 플라즈마(ICP：Inductively Coupled Plasma) 전력 및 기판 바이어스 전력을 인가하여 행하면 좋다.
또, 트랜지스터(60)에 있어서, 게이트 절연막(17) 및 산화물 절연막(24)에 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화물 절연막을 이용하는 경우, 채널폭 방향의 단면 구조(도 5(E)를 참조)는 In 혹은 Ga를 포함하는 산화물막(31, 33, 35)에 의해 덮인 산화물 반도체막(32)을 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 더 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화물 절연막으로 덮는 구조이다.
이 단면 구조를 가짐으로써, 산화물 반도체막(32)의 측면을 흐르는 리크 전류를 저감할 수 있고, 오프 전류의 증대를 억제할 수 있음과 동시에 스트레스 시험에 의한 문턱 전압의 변동량을 저감할 수 있고, 신뢰성을 높일 수 있다. 또, 게이트 절연막(17) 및 산화물 절연막(24)으로부터 산화물 반도체막(32)에 효율적으로 산소를 이동시키는 것이 가능해지고, 산화물 반도체막(32)의 산소 결손의 함유량을 저감시킬 수 있다.
＜변형예 2＞
본 실시형태에 나타내는 트랜지스터(60)에서, 다층막(34) 및 한쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들면, 변형예로서 도 7에 도시하는 바와 같은 트랜지스터(65)로 할 수 있다.
트랜지스터(65)의 상면도를 도 7(A)에 도시한다. 도 7(A)에서 일점 쇄선 A－B간의 단면도를 도 7(B)에 도시하고, 일점 쇄선 C－D간의 단면도를 도 7(C)에 도시한다. 또한 도 7(A)에서는, 명료화를 위해 기판(11), 게이트 절연막(17), In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32), 보호막(26) 등을 생략하고 있다.
트랜지스터(65)는 트랜지스터(60)와 비교하여, 한쌍의 전극(21, 22)의 일부가 산화물 반도체막(32) 및 In 혹은 Ga를 포함하는 산화물막(33)으로 둘러싸여 있는 점에서 다르다. 구체적으로는, 트랜지스터(65)는 In 혹은 Ga를 포함하는 산화물막(31) 위에 산화물 반도체막(32)이 형성되어 있고, 산화물 반도체막(32) 위에 한쌍의 전극(21, 22)이 형성되어 있고, 산화물 반도체막(32) 및 한쌍의 전극(21, 22)에 접하여 In 혹은 Ga를 포함하는 산화물막(33)이 형성되어 있다. 또한 트랜지스터(65)에서 그 외의 구성 요소의 적층 구조는 트랜지스터(60)의 적층 구조와 같다.
트랜지스터(65)는 한쌍의 전극(21, 22)이 산화물 반도체막(32)과 접하고 있으므로 트랜지스터(60)와 비교하여 다층막(34)과 한쌍의 전극(21, 22)의 접촉 저항이 낮고, 트랜지스터(60)보다 온 전류가 향상된 트랜지스터이다.
또, 트랜지스터(65)는 한쌍의 전극(21, 22)이 산화물 반도체막(32)과 접하고 있으므로, 다층막(34)과 한쌍의 전극(21, 22)과의 접촉 저항을 증대시키지 않고, In 혹은 Ga를 포함하는 산화물막(33)을 두껍게 할 수 있다. 이와 같이 함으로써, 보호막(26)을 형성할 때의 플라즈마 대미지 또는 보호막(26)의 구성 원소가 혼입하는 등으로 생기는 트랩 준위가 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에 형성되는 것을 억제할 수 있다. 즉, 트랜지스터(65)는 온 전류의 향상과 문턱 전압의 변동의 저감을 양립할 수 있다.
트랜지스터(65)의 제작 방법을 도 8을 이용하여 설명한다. 우선, 도 3(A)과 마찬가지로 하여, 기판(11) 위에 게이트 전극 및 게이트 절연막(17)을 형성한다(도 8(A)을 참조).
다음에, In 혹은 Ga를 포함하는 산화물막(31)이 되는 In 혹은 Ga를 포함하는 산화물막(44), 및 산화물 반도체막(32)이 되는 산화물 반도체막(45)을 연속적으로 형성하고, 그 후, 한쌍의 전극(21, 22)을 형성한다(도 8(B)을 참조). 이 In 혹은 Ga를 포함하는 산화물막(44)은 실시형태 1에 나타내는 In 혹은 Ga를 포함하는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 이 산화물 반도체막(45)은 실시형태 1에 나타내는 산화물 반도체막(18)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 또, 한쌍의 전극(21, 22)은 도 3(C)과 마찬가지로 형성할 수 있다. 또한 한쌍의 전극(21, 22)은 이 산화물 반도체막(45) 위에 형성된다.
다음에, 산화물 반도체막(32)이 되는 산화물 반도체막(45) 및 한쌍의 전극(21, 22)을 덮도록 하여, In 혹은 Ga를 포함하는 산화물막(33)이 되는 In 혹은 Ga를 포함하는 산화물막을 형성한다. 이 In 혹은 Ga를 포함하는 산화물막은 실시형태 1에 나타내는 In 혹은 Ga를 포함하는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
그 후, In 혹은 Ga를 포함하는 산화물막(31)이 되는 In 혹은 Ga를 포함하는 산화물막(44), 산화물 반도체막(32)이 되는 산화물 반도체막(45), 및 In 혹은 Ga를 포함하는 산화물막(33)이 되는 In 혹은 Ga를 포함하는 산화물막의 각각 일부를 에칭하고, In 혹은 Ga를 포함하는 산화물막(31), 산화물 반도체막(32) 및 In 혹은 Ga를 포함하는 산화물막(33)을 가지는 다층막(34)을 형성한다(도 8(C)을 참조). 또한 이 에칭은 In 혹은 Ga를 포함하는 산화물막(33)이 되는 In 혹은 Ga를 포함하는 산화물막 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용함으로써 실시할 수 있다.
다음에, 게이트 절연막(17), 다층막(34) 및 한쌍의 전극(21, 22)을 덮도록 하여 보호막(26)을 형성한다. 보호막(26)은 실시형태 1과 마찬가지로 형성할 수 있다(도 8(D)을 참조). 또, 트랜지스터(65)의 제작 방법에서 실시형태 1을 적절히 참조하여 가열 처리를 행할 수 있다.
또, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해, 산화물 반도체막(32)이 되는 산화물 반도체막에 산소 결손 등의 결함이 생기고, 캐리어 밀도가 증대되는 경우가 있기 때문에, In 혹은 Ga를 포함하는 산화물막(33)이 되는 In 혹은 Ga를 포함하는 산화물막을 형성하기 전에, 이 산화물 반도체막을 산소 분위기에서 발생시킨 플라즈마에 노출하여 이 산화물 반도체막에 산소를 공급하는 것이 바람직하다. 이와 같이 함으로써, 트랜지스터(65)에서 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에 트랩 준위가 형성되는 것을 억제할 수 있고 문턱 전압의 변동을 저감할 수 있다. 또는, 트랜지스터(65)에서 다층막(34) 중, 산화물 반도체막(32)의 측면 근방을 흐르는 리크 전류를 저감할 수 있고, 오프 전류의 증대를 억제할 수 있다.
또, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해, 다층막(34)은 대미지를 받아 다층막(34)의 백 채널측에 산소 결손이 생기지만, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)에 포함되는 산소에 의해 이 산소 결손을 수복할 수 있다. 이것에 의해, 트랜지스터(65)의 신뢰성을 향상시킬 수 있다.
＜변형예 3＞
본 실시형태에 나타내는 트랜지스터(60)에 있어서, 다층막(34) 및 한쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들면, 변형예로서 도 9에 도시하는 바와 같은 트랜지스터(66)로 할 수 있다.
트랜지스터(66)의 상면도를 도 9(A)에 도시한다. 도 9(A)에서 일점 쇄선 A－B간의 단면도를 도 9(B)에 도시하고, 일점 쇄선 C－D간의 단면도를 도 9(C)에 도시한다. 또한 도 9(A)에서는 명료화를 위해 기판(11), 게이트 절연막(17), 보호막(26) 등을 생략하고 있다.
트랜지스터(66)는 트랜지스터(60)와 비교하여 In 혹은 Ga를 포함하는 산화물막(33)이 게이트 절연막(17), 한쌍의 전극(21, 22), 및 산화물 반도체막(32) 위에 형성되어 있는 점에서 다르다. 구체적으로는, 트랜지스터(66)는 In 혹은 Ga를 포함하는 산화물막(31) 위에 산화물 반도체막(32)이 형성되어 있고, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)을 덮도록 한쌍의 전극(21, 22)이 형성되어 있고, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32) 및 한쌍의 전극(21, 22)을 덮도록 In 혹은 Ga를 포함하는 산화물막(33)이 형성되어 있다. 또한 트랜지스터(66)에 있어서, 그 외의 구성 요소의 적층 구조는 트랜지스터(60)의 적층 구조와 같다.
트랜지스터(66)는 트랜지스터(60)와 비교하여 한쌍의 전극(21, 22)의 산화물 반도체막(32)과 접하고 있는 면적이 넓은 것으로부터, 다층막(34)과 한쌍의 전극(21, 22)의 접촉 저항이 낮고, 트랜지스터(60)보다 온 전류가 향상된 트랜지스터이다.
또, 트랜지스터(66)는 한쌍의 전극(21, 22)이 산화물 반도체막(32)과 대면적에서 접하고 있으므로, 다층막(34)과 한쌍의 전극(21, 22)의 접촉 저항을 증대시키지 않고 , In 혹은 Ga를 포함하는 산화물막(33)을 두껍게 할 수 있다. 이와 같이 함으로써 보호막(26)을 형성할 때의 플라즈마 대미지 또는 보호막(26)의 구성 원소가 혼입하는 것 등으로 발생하는 트랩 준위가 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에 형성되는 것을 억제할 수 있다. 즉, 트랜지스터(66)는 온 전류의 향상과 문턱 전압의 변동의 저감을 양립할 수 있다.
트랜지스터(66)의 제작 방법을 도 10을 이용하여 설명한다. 우선, 도 3(A)과 마찬가지로, 기판(11) 위에 게이트 전극 및 게이트 절연막(17)을 형성한다(도 10(A)을 참조).
다음으로 In 혹은 Ga를 포함하는 산화물막(31)이 되는 In 혹은 Ga를 포함하는 산화물막, 및 산화물 반도체막(32)이 되는 산화물 반도체막을 연속적으로 형성하고, 이 산화물 반도체막 위에 포토리소그래피 공정에 의해 마스크를 마련하여 이 마스크를 이용해 에칭하고, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)을 형성한다. 그 후, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)의 단부를 덮도록 하여 한쌍의 전극(21, 22)을 형성한다(도 10(B)을 참조). 또한 이 In 혹은 Ga를 포함하는 산화물막은 실시형태 1에 나타내는 In 혹은 Ga를 포함하는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 이 산화물 반도체막은 실시형태 1에 나타내는 산화물 반도체막(18)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 또, 한쌍의 전극(21, 22)은 도 3(C)과 마찬가지로 형성할 수 있다.
다음에, 산화물 반도체막(32) 및 한쌍의 전극(21, 22)을 덮도록 하고, In 혹은 Ga를 포함하는 산화물막(33)을 형성하여 다층막(34)을 형성한다(도 10(C)을 참조). 이 In 혹은 Ga를 포함하는 산화물막은 실시형태 1에 나타내는 In 혹은 Ga를 포함하는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 또한 도 7(B)과 같이, In 혹은 Ga를 포함하는 산화물막(33)은 포토리소그래피 공정 등으로 형성한 마스크를 이용한 에칭 등으로 가공해도 좋고, 성막한 그대로의 상태로 해도 좋다.
다음에, 게이트 절연막(17), In 혹은 Ga를 포함하는 산화물막(33) 위에 보호막(26)을 형성한다. 보호막(26)은 실시형태 1과 마찬가지로 형성할 수 있다(도 10(D)을 참조). 또, 트랜지스터(66)의 제작 방법에 있어서, 실시형태 1을 적절히 참조하여 가열 처리를 행할 수 있다.
또, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)을 형성하는 에칭에 의해, 산화물 반도체막(32)의 측면에 산소 결손 등의 결함이 생기고 캐리어 밀도가 증대되는 경우가 있다. 그리고, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해, 산화물 반도체막(32)의 표면에 산소 결손 등의 결함이 생겨 캐리어 밀도가 증대되는 경우가 있다. 그러므로, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)을 형성한 후, 및 한쌍의 전극(21, 22)을 형성한 후의 한쪽 또는 쌍방에 있어서, 산화물 반도체막(32)을 산소 분위기에서 발생시킨 플라즈마에 노출하여, 산화물 반도체막(32)에 산소를 공급하는 것이 바람직하다.
또, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해 다층막(34)은 대미지를 받고, 다층막(34)의 백 채널측에 산소 결손이 생기지만, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막(24)에 포함되는 산소에 의해, 이 산소 결손을 수복할 수 있다. 이것에 의해, 트랜지스터(66)의 신뢰성을 향상시킬 수 있다.
이와 같이 함으로써, 트랜지스터(66)에서 산화물 반도체막(32)의 측면, 및 산화물 반도체막(32)과 In 혹은 Ga를 포함하는 산화물막(33)의 계면 근방에 트랩 준위가 형성되는 것을 억제할 수 있고 문턱 전압의 변동을 저감할 수 있다.
또, 트랜지스터(66)는 In 혹은 Ga를 포함하는 산화물막(33)이 In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)의 측면(채널 길이 방향의 측면)을 덮도록 하여 설치되어 있다(도 9(C)를 참조). 그러므로, 산화물 반도체막(32)의 측면을 흐르는 리크 전류를 저감할 수 있고, 오프 전류의 증대를 억제할 수 있다.
또, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)을 형성할 때(도 9(B)를 참조), 산화물 반도체막(32)이 형성된 후, In 혹은 Ga를 포함하는 산화물막(31)을 형성하는 에칭 공정에서 In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)의 측면에 반응 생성물이 부착되고, In 혹은 Ga를 포함하는 산화물막(도 5(D)에 도시하는 In 혹은 Ga를 포함하는 산화물막(35)에 상당)이 형성되는 경우가 있다. 이 경우, In 혹은 Ga를 포함하는 산화물막(33)은 산화물 반도체막(32)의 측면을 덮는 In 혹은 Ga를 포함하는 산화물막을 더 덮도록 형성된다.
＜변형예 4＞
본 실시형태에 나타내는 트랜지스터(60)에서 다층막(34) 및 한쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들면, 변형예로서 도 11에 도시하는 바와 같은 트랜지스터(67)로 할 수 있다.
트랜지스터(67)의 상면도를 도 11(A)에 도시한다. 도 11(A)에서 일점 쇄선 A－B간의 단면도를 도 11(B)에 나타내고, 일점 쇄선 C－D간의 단면도를 도 11(C)에 도시한다. 또한 도 11(A)에서는 명료화를 위해 기판(11), 게이트 절연막(17), 보호막(26) 등을 생략하고 있다.
트랜지스터(67)는 도 9(B)에 도시하는 트랜지스터(66)에서 In 혹은 Ga를 포함하는 산화물막(33)이 한쌍의 전극(21, 22)을 덮도록 하여 형성됨과 동시에, In 혹은 Ga를 포함하는 산화물막(33)의 단부가 한쌍의 전극(21, 22) 위에 위치한다. 또한 트랜지스터(67)에서 그 외의 구성 요소의 적층 구조는 트랜지스터(66)의 적층 구조와 같다.
트랜지스터(67)는 도 11(C)에 도시하는 바와 같이, In 혹은 Ga를 포함하는 산화물막(33)이 채널폭 방향과 교차하는 측면에서, In 혹은 Ga를 포함하는 산화물막(31) 및 산화물 반도체막(32)의 측면을 덮도록 하여 설치되어 있다. 그러므로, 산화물 반도체막(32)의 측면을 흐르는 리크 전류를 저감할 수 있고, 오프 전류의 증대를 억제할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 다른 구조의 트랜지스터에 대하여 도 12를 이용하여 설명한다. 본 실시형태에 나타내는 트랜지스터(70)는 산화물 반도체막을 통하여 대향하는 복수의 게이트 전극을 가지는 것을 특징으로 한다.
도 12에 도시하는 트랜지스터(70)는 기판(11) 위에 형성되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)이 형성되고, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하는 한쌍의 전극(21, 22)을 가진다. 또한 다층막(20)은 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)을 가진다. 또, 게이트 절연막(17), 다층막(20), 및 한쌍의 전극(21, 22) 위에는 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다. 또, 보호막(26)을 통하여 다층막(20)과 중첩하는 게이트 전극(61)을 가진다.
게이트 전극(61)은 실시형태 1에 나타내는 게이트 전극(15)과 마찬가지로 형성할 수 있다.
본 실시형태에 나타내는 트랜지스터(70)는 다층막(20)을 통하여 대향하는 게이트 전극(15) 및 게이트 전극(61)을 가진다. 게이트 전극(15)과 게이트 전극(61)에 다른 전위를 인가함으로써, 트랜지스터(70)의 문턱 전압을 제어할 수 있다.
또, 산소 결손량이 저감된 산화물 반도체막(18)을 가지는 다층막(20)을 가짐으로써, 트랜지스터의 전기 특성을 향상시키는 것이 가능하다. 또, 문턱 전압의 변동량이 적고, 신뢰성이 높은 트랜지스터가 된다.
상기 실시형태에서 개시된 산화물 반도체막은 스퍼터링법에 의해 형성할 수 있지만, 다른 방법, 예를 들면, 열CVD법에 의해 형성해도 좋다. 열CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 좋다.
열CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 경우가 없다는 이점을 가진다.
열CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 보내고, 기판 근방 또는 기판상에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행해도 좋다.
또, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차로 체임버에 도입되며, 그 가스 도입 순서를 반복함으로써 성막을 행해도 좋다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한 동시에 불활성 가스를 도입하는 경우에는 불활성 가스는 캐리어 가스가 되고 또, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 좋다. 또, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착하여 제 1 단원자층을 성막하고, 후에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 여러번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께의 조절이 가능하고, 미세한 FET를 제작하는 경우에 적절하다.
MOCVD법이나 ALD법 등의 열CVD법으로, 지금까지 기재한 실시 형태에 개시된 산화물 반도체막을 형성할 수 있고, 예를 들면, MOCVDV법으로 InGaZnOX(X＞0)막을 성막하는 경우에는, 트리메틸인듐, 트리메틸갈륨, 및 디에틸아연을 이용한다. 또한 트리메틸인듐의 화학식은 (CH3)3In이다. 또, 트리메틸갈륨의 화학식은 (CH3)3Ga이다. 또, 디에틸아연의 화학식은 (CH3)2Zn이다. 또, 이와 같은 조합으로 한정되지 않고, 트리메틸갈륨 대신에 트리에틸갈륨(화학식(C2H5)3Ga)을 이용할 수도 있고, 디에틸아연 대신에 디메틸아연(화학식(C2H5)2Zn)을 이용할 수도 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 InGaZnOX(X＞0)막을 성막하는 경우에는 In(CH3)3가스와 O3가스를 순차로 반복 도입하여 InO2층을 형성하고, 그 후, Ga(CH3)3가스와 O3가스를 동시에 도입하여 GaO층을 형성하고, 그 후, Zn(CH3)2로 O3가스를 동시에 도입하여 ZnO층을 형성한다. 또한 이와 같은 층의 순번은 이 예로 한하지 않는다. 또, 이와 같은 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 좋다. 또한 O3가스로 바꾸어 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3가스를 이용하는 것이 바람직하다. 또, In(CH3)3가스로 바꾸어 In(C2H5)3가스를 이용해도 좋다. 또, Ga(CH3)3가스로 바꾸어 Ga(C2H5)3가스를 이용해도 좋다. 또, In(CH3)3가스로 바꾸어 In(C2H5)3가스를 이용해도 좋다. 또, Zn(CH3)2가스를 이용해도 좋다.
또, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치에 포함되어 있는 트랜지스터에서 산화물 반도체막에 적용 가능한 일양태에 대하여 설명한다.
산화물 반도체막은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체로 할 수 있다. 또, 산화물 반도체막은 결정 부분을 가지는 산화물 반도체(CAAC－OS)로 구성되어 있어도 좋다.
CAAC－OS막은 복수의 결정부를 가지는 산화물 반도체막 중 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC－OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC－OS막에 대하여 상세한 설명을 행한다.
CAAC－OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)으로 관찰하면, 결정부들의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 따라서, CAAC－OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC－OS막을 시료면과 대략 평행한 방향부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC－OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC－OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC－OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서 금속 원자가 삼각 형상 또는 육각 형상으로 배열하고 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC－OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC－OS막에 대하여 X선 회절(XRD：X－Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 가지는 CAAC－OS막의 out－of－plane법에 의한 해석으로는 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC－OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC－OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in－plane법에 의한 해석으로는 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면 2θ를 56˚ 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여 CAAC－OS막의 경우는 2θ를 56° 근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터 CAAC－OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한 결정부는 CAAC－OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 실시했을 때에 형성된다. 상기한 바와 같이 결정의 c축은 CAAC－OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC－OS막의 형상을 에칭 등으로 변화시킨 경우, 결정의 c축이 CAAC－OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또, CAAC－OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC－OS막의 결정부가 CAAC－OS막의 상면 근방부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또, CAAC－OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한 InGaZnO4의 결정을 가지는 CAAC－OS막의 out－of－plane법에 의한 해석으로는 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC－OS막 중의 일부로, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC－OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC－OS막의 형성 방법으로서, 세 가지를 들 수 있다.
제 1 방법은 성막 온도를 150℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제 2 방법은 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제 3 방법은 첫번째 층의 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하고, 두번째 층의 산화물 반도체막의 성막을 더 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
산화물 반도체막에 CAAC－OS를 적용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 산화물 반도체막에 CAAC－OS를 적용한 트랜지스터는 양호한 신뢰성을 가진다.
또, CAAC－OS는 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법으로 성막하는 것이 바람직하다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a－b면으로부터 벽개(劈開)하고, a－b면에 평행한 면을 가지는 평판상 또는 펠릿상의 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 이 평판상 또는 펠릿상의 스퍼터링 입자가 결정 상태를 유지한 채로 피형성면에 도달함으로써, CAAC－OS를 성막할 수 있다.
또, CAAC－OS를 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또, 성막 시의 피성막면의 가열 온도(예를 들면 기판 가열 온도)를 높임으로써, 피형성면에 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 피형성면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로서 성막한다. 성막 시의 피형성면의 온도를 높임으로써, 평판상 또는 펠릿상의 스퍼터링 입자가 피성막면에 도달한 경우, 이 피형성면 위에 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 피형성면에 부착된다.
또, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 100체적%로 한다.
스퍼터링용 타겟의 일례로서 In－Ga－Zn계 화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수로 혼합하여 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In－Ga－Zn계 금속 산화물 타겟으로 한다. 또한 이 가압 처리는 냉각(또는 방랭)하면서 행해도 좋고, 가열하면서 행해도 좋다. 또한 X, Y 및 Z는 임의의 정수이다. 여기에서, 소정의 mol수비는 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3, 3：1：2, 1：3：2, 1：6：4, 또는 1：9：6이다. 또한 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 스퍼터링용 타겟에 따라서 적절히 변경하면 좋다.
또한 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
상기 실시형태에 일례를 나타낸 트랜지스터를 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다. 본 실시형태에서는 상기 실시형태에 일례를 나타낸 트랜지스터를 이용한 표시 장치의 예에 대해 도 13 및 도 14를 이용하여 설명한다. 또한 도 14(A) 및 도 14(B)는 도 13(B) 중에서 M－N의 일점 쇄선으로 나타낸 부위의 단면 구성을 도시하는 단면도이다.
도 13(A)에 있어서, 제 1 기판(901) 위에 형성된 화소부(902)를 둘러싸도록 하여 실재(905)가 제공되고, 제 2 기판(906)에 의해 봉지(封止)되어 있다. 도 13(A)에 있어서는, 제 1 기판(901) 위의 실재(905)로 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903), 및 주사선 구동 회로(904)가 실장되어 있다. 또, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 부여된 각종 신호 및 전위는 FPC(Flexible printed circuit)(918)로부터 공급되고 있다.
도 13(B) 및 도 13(C)에 있어서, 제 1 기판(901) 위에 형성된 화소부(902)와 주사선 구동 회로(904)를 둘러싸도록 하여, 실재(905)가 제공되어 있다. 또 화소부(902)와, 주사선 구동 회로(904) 위에 제 2 기판(906)이 설치되어 있다. 따라서 화소부(902)와 주사선 구동 회로(904)는 제 1 기판(901)과 실재(905)와 제 2 기판(906)에 의해 표시 소자와 함께 봉지되어 있다. 도 13(B) 및 도 13(C)에서는 제 1 기판(901) 위의 실재(905)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903)가 실장되어 있다. 도 13(B) 및 도 13(C)에서는, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 부여되어 있는 각종 신호 및 전위는 FPC(918)로부터 공급되고 있다.
또, 도 13(B) 및 도 13(C)에 있어서는, 신호선 구동 회로(903)를 별도 형성하여 제 1 기판(901)에 실장하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 또는 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 13(A)은 COG 방법으로 신호선 구동 회로(903), 주사선 구동 회로(904)를 실장하는 예이며, 도 13(B)은 COG 방법으로 신호선 구동 회로(903)를 실장하는 예이며, 도 13(C)은 TAB 방법으로 신호선 구동 회로(903)를 실장하는 예이다.
또, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한 본 명세서에서의 표시 장치란, 화상 표시 디바이스 또는 광원(조명 장치 포함)을 가리킨다. 또, 커넥터, 예를 들면 FPC 혹은 TCP가 장착된 모듈, TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또, 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 가지고 있고, 상기 실시형태에서 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압으로 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다. 도 14(A)에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타내고, 도 14(B)에 표시 소자로서 발광 소자를 고용한 발광 표시 장치의 예를 나타낸다.
도 14(A) 및 도 14(B)에서 도시하는 바와 같이 표시 장치는 접속 단자 전극(915) 및 단자 전극(916)을 가지고 있고, 접속 단자 전극(915) 및 단자 전극(916)은 FPC(918)가 가지는 단자와 이방성 도전제(919)를 통하여 전기적으로 접속되어 있다.
접속 단자 전극(915)은 제 1 전극(930)과 같은 도전막으로 형성되고, 단자 전극(916)은 트랜지스터(910, 911)의 한쌍의 전극과 같은 도전막으로 형성되어 있다.
또, 제 1 기판(901) 위에 형성된 화소부(902)와 주사선 구동 회로(904)는 트랜지스터를 복수 가지고 있고, 도 14(A) 및 도 14(B)에서는 화소부(902)에 포함되는 트랜지스터(910)와, 주사선 구동 회로(904)에 포함되는 트랜지스터(911)를 예시하고 있다. 도 14(A)에서는 트랜지스터(910) 및 트랜지스터(911) 위에는 절연막(924)이 형성되고, 도 14(B)에서는 절연막(924) 위에 평탄화막(921)이 더 형성되어 있다. 또한 트랜지스터(910) 및 트랜지스터(911)에서 산화물 반도체막을 가지는 다층막(926)은 실시형태 1에 나타내는 산화물 반도체막을 가지는 다층막(20), 또는 실시형태 2에 나타내는 산화물 반도체막을 가지는 다층막(34)을 적절히 이용할 수 있다. 절연막(924)은 실시형태 1에 나타내는 보호막(26)을 적절히 이용할 수 있다. 절연막(923)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는 트랜지스터(910), 트랜지스터(911)로서 상기 실시형태에서 나타낸 트랜지스터를 적절히 적용할 수 있다. 트랜지스터(910) 및 트랜지스터(911)로서 실시형태 1 내지 실시형태 3 중 어느 하나에 나타내는 트랜지스터를 이용함으로써, 고화질의 표시 장치를 제작할 수 있다.
또, 도 14(B)에서는 평탄화막(921) 위에서 구동 회로용의 트랜지스터(911)의 다층막(926)의 채널 영역과 중첩되는 위치에 도전막(917)이 형성되어 있는 예를 나타내고 있다. 본 실시형태에서는 도전막(917)을 제 1 전극(930)과 같은 도전막으로 형성한다. 도전막(917)을 다층막(926)의 채널 영역과 중첩되는 위치에 형성하는 것에 의해, BT 스트레스 시험 전후에서의 트랜지스터(911)의 문턱 전압의 변동량을 더욱 저감할 수 있다. 또, 도전막(917)의 전위는 트랜지스터(911)의 게이트 전극과 같아도 좋고, 상이해도 좋으며, 도전막을 제 2 게이트 전극으로서 기능시킬 수도 있다. 또, 도전막(917)의 전위는 GND, 0V, 플로팅 상태, 또는 구동 회로의 최저 전위(Vss, 예를 들면 소스 전극의 전위를 기준으로 하는 경우, 소스 전극의 전위)와 동전위 혹은 그것과 동등 전위여도 좋다.
또, 도전막(917)은 외부의 전기장을 차폐(遮蔽)하는 기능도 가진다. 즉 외부의 전기장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 가진다. 도전막(917)의 차폐 기능에 의해, 정전기 등 외부의 전기장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다. 도전막(917)은 상기 실시형태에서 나타낸 어느 트랜지스터에도 적용 가능하다.
화소부(902)에 설치된 트랜지스터(910)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 14(A)에 있어서, 표시 소자인 액정 소자(913)는 제 1 전극(930), 제 2 전극(931), 및 액정층(908)을 포함한다. 또한 액정층(908)을 협지하도록 배향막으로서 기능하는 절연막(932), 절연막(933)이 형성되어 있다. 또, 제 2 전극(931)은 제 2 기판(906)측에 형성되고, 제 1 전극(930)과 제 2 전극(931)과는 액정층(908)을 통하여 중첩되는 구성으로 되어 있다.
또 스페이서(935)는 절연막을 선택적으로 에칭함으로써 얻을 수 있는 기둥 모양의 스페이서이며, 제 1 전극(930)과 제 2 전극(931)의 간격(셀 갭)을 제어하기 위해서 설치되어 있다. 또한 구상(球狀)의 스페이서를 이용하고 있어도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이와 같은 액정 재료는 조건에 따라 콜레스트릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상 중 하나이며, 콜레스트릭 액정을 승온해가면 콜레스트릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 카이럴제를 혼합시킨 액정 조성물을 액정층에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성이므로 배향 처리가 불필요하고, 시야각 의존성이 작다. 또 배향막을 형성하지 않아도 되기 때문에 러빙 처리도 불필요해지므로, 러빙 처리에 의해 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다.
제 1 기판(901) 및 제 2 기판(906)은 실재(925)에 의해 고정되어 있다. 실재(925)는 열경화 수지, 광경화 수지 등의 유기 수지를 이용할 수 있다.
또, 상기 실시형태에서 이용하는 산화물 반도체막을 이용한 트랜지스터는 스위칭 특성이 우수하다. 또, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 표시 기능을 가지는 반도체 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또, 동일 기판 위에 구동 회로부 또는 화소부를 나누어 만들어 제작하는 것이 가능해지기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다.
액정 표시 장치에 제공되는 보유 용량의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정 기간 동안 전하를 보유할 수 있도록 설정된다. 고순도의 산화물 반도체막을 가지는 트랜지스터를 이용함으로써, 각 화소에 있어서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 가지는 보유 용량을 형성하면 충분하기 때문에 화소에서의 개구율을 높일 수 있다.
또, 표시 장치에서 블랙 매트릭스(차광막), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용해도 좋다. 또, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는 RGB(R는 적, G는 녹, B는 청을 나타냄)의 삼색으로 한정되지 않는다. 예를 들면, RGBW(W는 흰색을 나타냄), 또는 RGB에, 옐로우, 시안, 진홍색 등을 한가지 색 이상 추가한 것이 있다. 또한 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 본 발명의 일양태는 컬러 표시의 표시 장치로 한정되는 것은 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
도 14(B)에서 표시 소자인 발광 소자(963)는 화소부(902)에 설치된 트랜지스터(910)와 전기적으로 접속하고 있다. 또한 발광 소자(963)의 구성은 제 1 전극(930), 발광층(961), 제 2 전극(931)의 적층 구조이지만 도시한 구성으로 한정되지 않는다. 발광 소자(963)로부터 취출하는 광의 방향 등에 맞추어 발광 소자(963)의 구성은 적절히 바꿀 수 있다.
격벽(960)은 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여 제 1 전극(930) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
발광층(961)은 단수의 층으로 구성되어 있어도 좋고, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(963)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극(931) 및 격벽(960) 위에 보호층을 형성해도 좋다. 보호층으로서는 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, DLC막 등을 형성할 수 있다. 또, 제 1 기판(901), 제 2 기판(906), 및 실재(936)에 의해 봉지된 공간에는 충전재(964)가 제공되어 밀봉되어 있다. 이와 같이 외기(外氣)에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
실재(936)는 열경화 수지, 광경화 수지 등의 유기 수지나, 저융점 유리를 포함하는 프릿 유리(fritted glass) 등을 이용할 수 있다. 프릿 유리는 물이나 산소 등의 불순물에 대해 배리어성이 높으므로 바람직하다. 또, 실재(936)로서 프릿 유리를 이용하는 경우, 도 14(B)에 도시하는 바와 같이, 절연막(924) 위에 프릿 유리를 형성함으로써 밀착성을 높일 수 있기 때문에 바람직하다.
충전재(964)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고 PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또, 필요하다면 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 할 수 있다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는 취출하는 광의 방향, 전극이 설치되는 장소, 및 전극의 패턴 구조에 의해 투광성, 반사성을 선택하면 좋다.
제 1 전극(930), 제 2 전극(931)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또, 제 1 전극(930), 제 2 전극(931)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 금속 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
또, 제 1 전극(930) 및 제 2 전극(931)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는 이른바 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜 중 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
또, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 상기 실시형태에서 나타낸 트랜지스터를 적용함으로써, 표시 기능을 가지는 신뢰성이 좋은 반도체 장치를 제공할 수 있다.
또한 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 터치 센서(접촉 검출 장치)를 형성한 표시 장치(터치 패널이라고도 함)에 대하여 이하에 설명한다.
도 24는 표시 장치(900)의 화소부의 구성예를 도시하는 상면도이다. 도 25는 도 24의 일점 쇄선 OP간의 단면도이다. 또한 도 24에 있어서, 명료화를 위해 구성 요소의 일부를 생략하고 있다. 또, 본 실시형태에서는 실시형태 5에서 이용한 부호를 적절히 이용하여 설명한다.
이 화소부는 적어도 트랜지스터(910)와 게이트 전극(972)을 포함하는 주사선과 한쌍의 전극(974, 975)의 한쪽의 전극(974)을 포함하는 신호선과, 화소 전극으로서 기능하는 제 1 전극(930)과 공통 전극으로서 기능하는 제 2 전극(931)과, 스페이서(935)를 가진다(도 24 참조).
트랜지스터(910)는 게이트 전극(972)과, 게이트 절연막(976)과, 다층막(926)과, 한쌍의 전극(974, 975)과 절연막(924)을 가진다. 게이트 전극(972)은 제 1 기판(901) 위의 하지막으로서 기능하는 절연막(923) 위에 형성되어 있다. 게이트 절연막(976)은 게이트 전극(972) 위에 형성되어 있고, 다층막(926)은 게이트 전극(972)과 중첩하여 게이트 절연막(976) 위에 형성되어 있고, 한쌍의 전극(974, 975)은 다층막(926) 위에 형성되어 있고, 절연막(924)은 다층막(926) 및 한쌍의 전극(974, 975) 위에 형성되어 있다(도 25를 참조).
또, 절연막(924) 위에는 유기 수지막(945)이 형성되어 있다. 유기 수지막(945) 위에는 제 2 전극(931)이 형성되어 있다. 유기 수지막(945) 및 제 2 전극(931) 위에는 절연막(937)이 형성되어 있다. 절연막(924), 절연막(937), 유기 수지막(945)에는 전극(975)에 이르는 개구가 형성되어 있고, 이 개구 및 절연막(937) 위에는 제 1 전극(930)이 형성되어 있다(도 25를 참조). 즉, 제 1 전극(930)은 한쌍의 전극(974, 975)의 한쪽과 전기적으로 접속되어 있다.
또, 절연막(937) 및 제 1 전극(930) 위에는 배향막으로서 기능하는 절연막(932)이 형성되어 있다. 제 2 기판(906)의 제 1 기판(901)과 대향하는 면에는 배향막으로서 기능하는 절연막(933)이 형성되어 있고, 절연막(932) 및 절연막(933) 사이에는 액정층(908)이 형성되어 있다. 또한 이상의 구성 요소에 더하여 적절히 광학 부재를 형성해도 좋다. 예를 들면, 제 1 기판(901) 및 제 2 기판(906)의 외측에는 편광판을 형성할 수 있다.
또, 표시 장치(900)는 터치 센서로서 정전 용량식의 센서를 구비하고 있다. 제 2 기판(906)의 외측에 전극(941)이 형성되어 있다. 또한 제 2 기판(906)의 외측에 형성하는 편광판은 전극(941)과 제 2 기판(906) 사이에 형성한다.
제 1 기판(901)측의 제 2 전극(931)은 화소의 공통 전극 및 터치 센서의 용량 소자의 한쪽의 전극으로서 기능한다. 전극(941)은 터치 센서의 용량 소자의 다른 한쪽의 전극으로서 기능한다. 또, 표시 장치(900)의 화소부는 FFS 모드의 화소 구조를 채용하고 있으므로, 제 2 기판(906)측에 도전막이 형성되어 있지 않으므로, 제 2 기판(906)의 대전 방지용의 도전체로서 전극(941)이 기능한다.
트랜지스터(910)는 실시형태 1에 기재한 트랜지스터(50)와 같은 재료 및 같은 제작 방법으로 형성할 수 있다. 즉, 게이트 전극(972), 게이트 절연막(976), 다층막(926), 한쌍의 전극(974, 975) 및 절연막(924)의 각각은 실시형태 1에 기재한 트랜지스터(50)의 게이트 전극(15), 게이트 절연막(17), 다층막(20), 한쌍의 전극(21, 22), 보호막(26)의 각각 같은 재료 및 방법을 이용함으로써 형성할 수 있다.
또, 트랜지스터(910)의 제작 공정을 이용하여 표시 장치(900)의 신호선 구동 회로 및 주사선 구동 회로의 한쪽 또는 양쪽을 제작할 수 있다. 예를 들면, 신호선 구동 회로 및 주사선 구동 회로의 한쪽 또는 쌍방에 포함되는 트랜지스터 및 다이오드, 및 FPC 등과 접속되는 단자부에 형성되는 리드 배선을 제작할 수 있다.
유기 수지막(945)은 실시형태 5에서 설명한 평탄화막(921) 또는 격벽(960)에 적용할 수 있는 재료 및 제작 방법을 이용하여 형성할 수 있다. 절연막(937)은 트랜지스터(910)에 포함되는 절연막(게이트 절연막(976) 또는 절연막(924) 등)에 적용할 수 있는 재료 및 제작 방법을 이용하여 형성할 수 있다.
또, 한쌍의 전극(974, 975) 중 한쪽 전극인 전극(975)과 제 1 전극(930)과는 절연막(924), 절연막(937) 및 유기 수지막(945)에 형성된 개구에서 접하고 있다. 이 개구는 포토리소그래피 공정 등에 의해 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 에칭하여 형성할 수 있다. 구체적으로는, 절연막(924) 및 유기 수지막(945)의 일부를 에칭하는 공정과 절연막(937)의 일부를 에칭하는 공정에 의해 형성된다.
도 26(A)에 한쌍의 전극(974, 975)과 전기적으로 접속되는 배선(977)과 제 2 전극(931)이 접속되어 있는 접속 구조의 일례의 단면도를 나타낸다. 배선(977) 및 제 2 전극(931)은 절연막(924) 및 유기 수지막(945)에 형성된 개구에서 접하고 있다. 이와 같이 함으로써, 배선(977)에 전위를 공급하여 제 2 전극(931)에 전위를 공급할 수 있다. 또한 배선(977)은 한쌍의 전극(974, 975)의 제작 공정을 이용하여 형성할 수 있다.
또, 도 26(B)에 FPC 등과 접속되는 단자부에서의 배선의 접속 구조의 일례의 단면도를 도시한다. 전극(979)은 절연막(924) 및 유기 수지막(945)에 형성된 개구에서 배선(977)과 접하고 있고, 게이트 절연막(976), 절연막(924) 및 유기 수지막(945)에 형성된 개구에서 배선(978)과 접하고 있다. 이와 같이 함으로써, 배선(978)에 전위를 공급하여 배선(977)에 전위를 공급할 수 있다. 또한 배선(978)은 게이트 전극(972)의 제작 공정을 이용하여 형성할 수 있다.
도 26(B)과 같이 전극(979)에 의해, 배선(977)과 배선(978)을 접속하도록 함으로써, 배선(977)과 배선(978)이 직접 접하는 접속부를 제작하는 경우보다, 포토마스크를 1장 줄일 수 있다. 그것은, 배선(977)과 배선(978)이 직접 접하는 것 같은 접속 구조로 하려면 , 한쌍의 전극(974, 975)을 형성하기 전에, 게이트 절연막(976)에 콘택트홀을 형성하기 위한 포토마스크가 필요하지만, 도 26(B)의 접속 구조에는 이 포토마스크가 불필요하기 때문이다.
또, 도 25에 나타내는 트랜지스터(910) 대신에, 다계조 마스크를 이용하여 도 27에 나타내는 트랜지스터(912)를 제작함으로써, 포토마스크 장수를 삭감할 수 있다. 다계조 마스크란, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크이며, 대표적으로는, 노광 영역, 반노광 영역, 및 미노광 영역의 3 단계의 광량으로 노광을 행한다. 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 두 종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 이용함으로써, 포토마스크의 장수를 삭감할 수 있다. 구체적으로는 다층막(927) 및 한쌍의 전극(928, 929)의 형성 공정에서, 다계조 마스크를 이용함으로써, 포토마스크를 1장 삭감할 수 있다. 또한 다계조 마스크를 이용함으로써, 한쌍의 전극(928, 929)의 단부의 외측에 다층막(927)의 단부가 위치한다.
도 28은 표시 장치(900)의 제 2 전극(931), 및 전극(941)의 구성예를 도시하는 평면도이다. 도 28에 도시하는 바와 같이, 제 2 전극(931) 및 전극(941)은 스트라이프상의 형상을 가지고, 제 2 전극(931)과 전극(941)은 평면에 직교하도록 배치되어 있다. 각 제 2 전극(931)은 리드 배선(951)에 의해, 기판(901)에 장착된 FPC(954)에 접속되고, 각 전극(941)은 리드 배선(952)에 의해 기판(906)에 장착된 FPC(955)에 접속되어 있다.
도 29(A)는 도 28의 일점 쇄선 Q－R에 의한 단면도이며, 도 29(B)는 도 28의 영역(953)에서의 평면도이다. 도 29(A)에 도시하는 바와 같이, 제 2 전극(931)은 복수의 화소에 공통으로 형성되어 있고, 제 1 전극(930)은 화소마다 형성되어 있고, 트랜지스터(910)에 접속되어 있다. 제 2 전극(931)과 전극(941)이 교차하고 있는 영역에 터치 센서의 정전 용량 소자가 형성된다. 정전 용량 소자는 제 2 전극(931)과, 전극(941)과, 제 2 전극(931) 및 전극(941) 사이에 형성되는 유전체로 구성된다. 제 2 전극(931)은 정전 용량 소자에 전위를 공급하기 위한 전극이다. 전극(941)은 용량 소자를 흐르는 전류를 취출하기 위한 전극이다.
표시 장치(900)의 동작은 화소에 영상 신호를 입력하는 표시 동작과 접촉을 검출하는 센싱 동작으로 크게 나눌 수 있다. 표시 동작시에는 제 2 전극(931)의 전위는 로 레벨에 고정되어 있다. 센싱 기간에는 각 제 2 전극(931)에 펄스 신호가 순차 인가되어 그 전위가 하이 레벨이 된다. 이 때, 손가락이 표시 장치(900)에 접촉하고 있으면, 손가락의 접촉에 의해 형성된 용량이 터치 센서의 정전 용량 소자에 부가되기 때문에, 용량 소자를 흐르는 전류가 변화하고, 전극(941)의 전위가 변화한다. 전극(941)을 순차 주사하고, 전극(941)의 전위의 변화를 검출함으로써, 손가락의 접촉 위치가 검출된다.
상기한 바와 같이, 액정 소자를 가지는 표시 장치에서 표시 장치(900)의 정전 용량을 구성하는 전극으로서 FFS 모드의 액정 표시 장치에 원래 형성되어 있던 대전 방지용의 도전체와 화소의 공통 전극을 이용할 수 있기 때문에, 경량, 박형이고, 또 고표시 품질의 터치 패널을 제공하는 것이 가능하다.
또한 여기에서는 제 2 전극(931)이 제 1 전극(930)의 하측(제 1 기판(901)측)에 형성되어 있는 예를 나타냈지만, 제 2 전극(931)을 제 1 전극(930)의 상측에 형성할 수도 있다.
또한, 표시 장치의 구조는 본 실시형태에서 나타낸 표시 장치(900) 이외의 구조를 이용해도 좋다. 예를 들면, 정전 용량을 형성하여 터치 패널 기판을 액정 표시 장치 또는 발광 표시 장치의 제 1 기판(901) 또는 제 2 기판(906)측에 부착하는 외부 부착 방식의 터치 패널로 할 수도 있다. 또, 제 1 기판(901) 또는 제 2 기판(906)의 외측에 부착하는 대전 방지용의 도전막을 이용하고, 표면 용량(surface capacitive)형의 터치 센서를 구성할 수도 있다. 이하, 도 30 및 도 31을 이용하여 외부 부착형의 터치 패널에 적용되는 터치 센서의 구성예를 설명한다.
도 30(A)은 터치 센서의 구성예를 도시하는 분해 사시도이며, 도 30(B)은 터치 센서의 전극(981)의 구성예를 도시하는 평면도이며, 도 30(C)은 터치 센서의 전극(982)의 구성예를 도시하는 평면도이다.
도 30(A) 내지 도 30(C)에 도시하는 바와 같이, 터치 센서(980)는 기판(986) 위에 X축 방향으로 배열된 복수의 전극(981)과, X축 방향과 교차하는 Y축 방향으로 배열된 복수의 전극(982)이 형성되어 있다.
전극(981) 및 전극(982)은 각각, 복수의 사변(四邊) 형상의 도전막이 접속된 구조를 가지고 있다. 복수의 전극(981) 및 복수의 전극(982)은 도전막의 사변 형상의 부분의 위치가 겹치지 않도록 배치되어 있다. 전극(981)과 전극(982)이 교차하는 부분에는 전극(981)과 전극(982)이 접촉하지 않도록 사이에 절연막이 형성되어 있다.
도 31(A)은 전극(981) 및 전극(982) 각각의 접속 구조의 일례를 설명하는 단면도이며, 전극(981)과 전극(982)이 교차하는 부분의 단면도를 일례로서 도시한다. 도 31(B)은 전극(981)과 전극(982)의 교차 부분의 등가 회로도이다. 도 31(B)에 도시하는 바와 같이, 전극(981)과 전극(982)이 교차하는 부분에는 용량(983)이 형성된다.
도 31(A)에 도시하는 바와 같이, 센서부(989)에서, 전극(981)은 첫번째 층의 도전막(981a) 및 도전막(981b), 및 절연막(985) 위의 두번째 층의 도전막(981c)으로 구성된다. 도전막(981a)과 도전막(981b)은 도전막(981c)에 의해 접속되어 있다. 전극(982)은 첫번째 층의 도전막에 의해 형성된다. 전극(981), 전극(982), 및 전극(984), 및 절연막(985)을 덮어 절연막(991)이 형성되어 있다. 절연막(985) 및 절연막(991)으로서 예를 들면, 산화 실리콘막, 산화 질화 실리콘막 등을 형성하면 좋다. 또한 기판(986)과 전극(981) 및 전극(984) 사이에 하지 절연막을 형성해도 좋다. 하지 절연막으로서는, 예를 들면, 산화 실리콘막, 산화 질화 실리콘막 등을 형성할 수 있다.
전극(981) 및 전극(982)은 가시광에 대하여 투광성을 가지는 도전 재료로 형성된다. 예를 들면, 투광성을 가지는 도전 재료로서 산화 실리콘을 포함하는 산화 인듐 주석, 산화 인듐 주석, 산화 아연, 산화 인듐 아연, 갈륨을 첨가한 산화 아연 등이 있다.
도전막(981a)은 단자부(990)에서 전극(984)에 접속되어 있다. 전극(984)은 FPC와의 접속용 단자를 구성한다. 전극(982)도 전극(981)과 마찬가지로 다른 전극(984)에 접속된다. 전극(984)은 예를 들면 텅스텐막으로 형성할 수 있다.
전극(984)과 FPC를 전기적으로 접속하기 위해, 전극(984) 위의 절연막(985) 및 절연막(991)에는 개구가 형성되어 있다. 절연막(991) 위에는 기판(987)이 접착제 또는 접착 필름 등에 의해 부착되어 있다. 접착제 또는 접착 필름에 의해 기판(986)을 표시 장치의 제 1 기판(901) 또는 제 2 기판(906)에 부착함으로써, 터치 패널이 구성된다.
또한 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는, 표시 장치의 소비 전력을 저감하기 위한 구동 방법에 대하여 설명한다. 본 실시형태의 구동 방법에 의해, 화소에 산화물 반도체 트랜지스터를 적용한 표시 장치가 저소비 전력화를 더 도모할 수 있다. 이하, 도 33 및 도 34를 이용하여 표시 장치의 일례인 액정 표시 장치의 저소비 전력화에 대하여 설명한다.
도 33은 본 실시형태의 액정 표시 장치의 구성예를 나타내는 블럭도이다. 도 33에 도시하는 바와 같이, 액정 표시 장치(500)는 표시 모듈로서 액정 패널(501)을 가지고 제어 회로(510) 및 카운터 회로를 더 가진다.
액정 표시 장치(500)에는, 디지털 데이터인 화상 신호(Video), 및 액정 패널(501)의 화면의 다시 쓰기를 제어하기 위한 동기 신호(SYNC)가 입력된다. 동기 신호로서는 예를 들면 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 기준 클록 신호(CLK) 등이 있다.
액정 패널(501)은 표시부(530), 주사선 구동 회로(540), 및 데이터선 구동 회로(550)를 가진다. 표시부(530)는 복수의 화소(531)를 가진다. 같은 행의 화소(531)는 공통의 주사선(541)에 의해 주사선 구동 회로(540)에 접속되고, 같은 열의 화소(531)는 공통의 데이터선(551)에 의해 데이터선 구동 회로(550)에 접속되어 있다.
액정 패널(501)에는 코먼 전압(이하, Vcom라고 부름), 및 전원 전압으로서 고전원 전압(VDD) 및 저전원 전압(VSS)이 공급된다. 코먼 전압(Vcom)은 표시부(530)의 각 화소(531)에 공급된다.
데이터선 구동 회로(550)는 입력된 화상 신호를 처리하여 데이터 신호를 생성하고, 데이터선(551)에 데이터 신호를 출력한다. 주사선 구동 회로(540)는 데이터 신호가 기입되는 화소(531)를 선택하는 주사 신호를 주사선(541)에 출력한다.
화소(531)는 주사 신호에 의해, 데이터선(551)의 전기적 접속이 제어되는 스위칭 소자를 가진다. 스위칭 소자가 온이 되면, 데이터선(551)으로부터 화소(531)에 데이터 신호가 기입된다.
Vcom이 인가되는 전극이 공통 전극에 상당한다.
제어 회로(510)는 액정 표시 장치(500) 전체를 제어하는 회로이며, 액정 표시 장치(500)를 구성하는 회로의 제어 신호를 생성하는 회로를 구비한다.
제어 회로(510)는 동기 신호(SYNC)로부터 주사선 구동 회로(540) 및 데이터선 구동 회로(550)의 제어 신호를 생성하는 제어 신호 생성 회로를 가진다. 주사선 구동 회로(540)의 제어 신호로서 스타트 펄스(GSP), 클록 신호(GCLK) 등이 있고, 데이터선 구동 회로(550)의 제어 신호로서 스타트 펄스(SSP), 클록 신호(SCLK) 등이 있다. 예를 들면, 제어 회로(510)는 클록 신호(GCLK, SCLK)로서 주기가 같고 위상이 시프트된 복수의 클록 신호를 생성한다.
또, 제어 회로(510)는 액정 표시 장치(500) 외부로부터 입력되는 화상 신호(Video)의 데이터선 구동 회로(550)으로의 출력을 제어한다.
데이터선 구동 회로(550)는 디지털/아날로그 변환 회로(이하, D-A 변환 회로(552)라고 함)를 가진다. D-A 변환 회로(552)는 화상 신호를 아날로그 변환하여 데이터 신호를 생성한다.
또한 액정 표시 장치(500)에 입력되는 화상 신호가 아날로그 신호인 경우에는, 제어 회로(510)에서 디지털 신호로 변환하여 액정 패널(501)로 출력한다.
화상 신호는 매 프레임의 화상 데이터이다. 제어 회로(510)는 화상 신호를 화상 처리하고, 그 처리에 의해 얻어진 정보를 바탕으로, 데이터선 구동 회로(550)로의 화상 신호 출력을 제어하는 기능을 가진다. 따라서, 제어 회로(510)는 매 프레임의 화상 데이터로부터 움직임을 검출하는 움직임 검출부(511)를 구비한다. 움직임 검출부(511)에서 움직임이 없다고 판정되면, 제어 회로(510)는 데이터선 구동 회로(550)으로의 화상 신호의 출력을 정지하고, 또 움직임이 있다고 판정되면 화상 신호의 출력을 재개한다.
움직임 검출부(511)에서 행하는 움직임 검출을 위한 화상 처리로서는, 특단의 제약은 없다. 예를 들어 움직임 검출 방법으로서는, 예를 들면, 연속하는 2개의 프레임간의 화상 데이터로부터 차분(差分) 데이터를 얻는 방법이 있다. 얻어진 차분 데이터로부터 움직임의 유무를 판단할 수 있다. 또, 움직임 벡터를 검출하는 방법 등도 있다.
또, 액정 표시 장치(500)는 입력된 화상 신호를 보정하는 화상 신호 보정 회로를 형성할 수 있다. 예를 들면, 화상 신호의 계조에 대응하는 전압보다 높은 전압이 화소(531)에 기입되도록 화상 신호를 보정한다. 이와 같은 보정을 행함으로써 액정 소자의 응답 시간을 짧게 할 수 있다. 이와 같이 화상 신호를 보정 처리하여 제어 회로(510)를 구동하는 방법은 오버드라이브 구동이라고 불리고 있다. 또, 화상 신호의 프레임 주파수의 정수배로 액정 표시 장치(500)를 구동하는 배속 구동을 행하는 경우에는 제어 회로(510)에서 2개의 프레임간을 보정하는 화상 데이터를 작성하거나, 혹은 2개의 프레임간에 검정 표시를 행하기 위한 화상 데이터를 생성하면 좋다.
이하, 도 34에 도시하는 타이밍 차트를 이용하여, 동영상과 같이 움직임이 있는 화상과, 정지화면과 같이 움직임이 없는 화상을 표시하기 위한 액정 표시 장치(500)의 동작을 설명한다. 도 34에는 수직 동기 신호(Vsync), 및 데이터선 구동 회로(550)로부터 데이터선(551)에 출력되는 데이터 신호(Vdata)의 신호 파형을 나타낸다.
도 34는 3m 프레임 기간의 액정 표시 장치(500)의 타이밍 차트이다. 여기에서는, 처음의 k 프레임 기간 및 마지막의 j프레임 기간의 화상 데이터에는 움직임이 있고, 그 외의 프레임 기간의 화상 데이터에는 움직임이 없는 것으로 한다. 또한 k, j는 각각 1 이상 m－2 이하의 정수이다.
최초의 k 프레임 기간은 움직임 검출부(511)에서, 각 프레임의 화상 데이터에 움직임이 있다고 판정된다. 제어 회로(510)에서는 움직임 검출부(511)의 판정 결과에 기초하여, 데이터 신호(Vdata)를 데이터선(551)에 출력한다.
그리고, 움직임 검출부(511)에서는 움직임 검출을 위한 화상 처리를 행하고, 제 k＋1 프레임의 화상 데이터에 움직임이 없다고 판정하면, 제어 회로(510)에서는 움직임 검출부(511)의 판정 결과에 기초하여, 제 k＋1 프레임 기간에 데이터선 구동 회로(550)으로의 화상 신호(Video)의 출력을 정지한다. 따라서, 데이터선 구동 회로(550)로부터 데이터선(551)으로의 데이터 신호(Vdata)의 출력이 정지된다. 또한 표시부(530)의 다시 쓰기를 정지하기 위해 주사선 구동 회로(540) 및 데이터선 구동 회로(550)으로의 제어 신호(스타트 펄스 신호, 클록 신호 등)의 공급을 정지한다. 그리고, 제어 회로(510)에서는 움직임 검출부(511)에서 화상 데이터에 움직임이 있다는 판정 결과가 얻어질 때까지, 데이터선 구동 회로(550)으로의 화상 신호의 출력, 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로의 제어 신호의 출력을 정지하고, 표시부(530)의 다시 쓰기를 정지한다.
또한 본 명세서에서, 액정 패널에 신호를 「공급하지 않는다」는 것은 이 신호를 공급하는 배선으로 회로를 동작시키기 위한 소정의 전압과는 다른 전압을 인가하는 것, 또는 이 배선을 전기적으로 부유 상태로 하는 것을 가리키는 것으로 한다.
표시부(530)의 다시 쓰기를 정지하면, 액정 소자에 같은 방향의 전계에서 인가가 계속되어 액정 소자의 액정이 열화할 우려가 있다. 이와 같은 문제가 표면화되는 경우는 움직임 검출부(511)의 판정 결과에 관계없이 소정의 타이밍에서, 제어 회로(510)로부터 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 신호를 공급하여 극성(極性)을 반전시킨 데이터 신호를 데이터선(551)에 기입하고, 액정 소자에 인가되는 전계의 방향을 반전시키면 좋다.
또한 데이터선(551)에 입력되는 데이터 신호의 극성은 Vcom를 기준으로 결정된다. 그 극성은 데이터 신호의 전압이 Vcom보다 높은 경우는 양의 극성이며, 낮은 경우는 음의 극성이다.
구체적으로는, 도 34에 도시하는 바와 같이, 제 m＋1 프레임 기간이 되면, 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 제어 신호를 출력하고, 데이터선 구동 회로(550)에 화상 신호 Video를 출력한다. 데이터선 구동 회로(550)는 제 k 프레임 기간에서 데이터선(551)에 출력된 데이터 신호(Vdata)에 대하여 극성이 반전한 데이터 신호(Vdata)를 데이터선(551)에 출력한다. 따라서, 화상 데이터에 움직임이 검출되지 않는 기간인 제 m＋1 프레임 기간, 및 제 2m＋1 프레임 기간에 극성이 반전된 데이터 신호(Vdata)가 데이터선(551)에 기입된다. 화상 데이터에 변화가 없는 기간은 표시부(530)의 다시 쓰기가 간헐적으로 행해지기 때문에, 다시 쓰기에 의한 전력 소비를 삭감하면서, 액정 소자의 열화를 방지할 수 있다.
그리고, 움직임 검출부(511)에서 제 2m＋1 프레임 이후의 화상 데이터에 움직임이 있다고 판정하면, 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)를 제어하고 표시부(530)의 다시 쓰기를 행한다.
이상 상기한 바와 같이 도 34의 구동 방법에 의하면, 화상 데이터(Video)의 움직임의 유무에 관계없이, 데이터 신호(Vdata)는 m 프레임 기간마다 극성이 반전된다. 한편, 표시부(530)의 다시 쓰기에 대해서는 움직임을 포함하는 화상의 표시 기간은 1 프레임마다 표시부(530)가 다시 쓰여지고, 움직임이 없는 화상의 표시 기간은 m 프레임마다 표시부(530)가 다시 쓰여진다. 그 결과, 표시부의 다시 쓰기에 수반하는 전력 소비를 삭감할 수 있다. 따라서, 구동 주파수 및 화소수의 증가에 의한 전력 소비의 증가를 억제할 수 있다.
상기한 바와 같이, 액정 표시 장치(500)에서는 동영상을 표시하는 모드와 정지화면을 표시하는 모드에서 액정 표시 장치의 구동 방법을 다르게 함으로써, 액정의 열화를 억제하여 표시 품질을 유지하면서, 전력이 절약되는 액정 표시 장치를 제공하는 것이 가능해진다.
또, 정지화면을 표시하는 경우, 1 프레임마다 화소를 다시 쓰면 사람의 눈은 화소의 다시 쓰기를 깜박거림으로서 느끼는 경우가 있어, 그것이 눈의 피로의 원인이 된다. 본 실시형태의 액정 표시 장치는 정지화면의 표시 기간에서는 화소의 다시 쓰기 빈도가 적으므로, 눈의 피로 경감에 효과가 있다.
따라서, 산화물 반도체 트랜지스터로 백플랜을 형성한 액정 패널을 이용함으로써, 휴대용 전자 기기에 매우 적합한 고정밀, 저소비 전력의 중소형 액정 표시 장치를 제공하는 것이 가능하다.
또한 액정의 열화를 막기 위해 데이터 신호의 극성 반전의 간격(여기에서는 m 프레임 기간)은 2초 이하로 하고, 바람직하게는 1초 이하로 하면 좋다.
또, 화상 데이터의 움직임 검출을 제어 회로(510)의 움직임 검출부(511)에서 행했지만, 움직임 검출은 움직임 검출부(511)에서만 행할 필요는 없다. 움직임의 유무에 대한 데이터를 액정 표시 장치(500)의 외부로부터 제어 회로(510)에 입력하도록 해도 좋다.
또, 화상 데이터에 움직임이 없다고 판정하는 조건은 연속하는 2개의 프레임간의 화상 데이터에 의한 것은 아니고, 판정에 필요한 프레임 수는 액정 표시 장치(500)의 사용 형태에 따라 적절히 결정할 수 있다. 예를 들면, 연속하는 m 프레임의 화상 데이터에 움직임이 없는 경우에, 표시부(530)의 다시 쓰기를 정지시켜도 좋다.
또한 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 8)
본 발명의 일양태인 반도체 장치는 다양한 전자 기기(유기기도 포함)에 적용할 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이와 같은 전자 기기의 일례를 도 15에 나타낸다.
도 15(A)는 표시부를 가지는 테이블(9000)을 나타내고 있다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 조립되어 있고, 표시부(9003)에 의해 영상을 표시할 수 있다. 또한 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 가지고 있다.
상기 실시형태 중 어느 형태에 나타내는 반도체 장치는 표시부(9003)에 이용하는 것이 가능하다. 그러므로, 표시부(9003)의 표시 품질을 높게 할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있어, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어 장치로 해도 좋다. 예를 들면, 이미지 센서 기능을 가지는 반도체 장치를 이용하면 표시부(9003)에 터치 입력 기능을 가지게 할 수 있다.
또, 하우징(9001)에 설치된 경첩에 의해 표시부(9003)의 화면을 마루에 수직으로 세울 수도 있고, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는, 큰 화면의 텔레비전 장치는 설치하면 자유로운 공간이 좁아져 버리지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 15(B)는 텔레비전 장치(9100)를 도시하고 있다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 조립되어 있고, 표시부(9103)에 의해 영상을 표시할 수 있다. 또한 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 도시하고 있다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또, 리모콘 조작기(9110)에 이 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로서도 좋다.
도 15(B)에 도시하는 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자들 사이 등)의 정보 통신을 행할 수도 있다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9103, 9107)에 이용하는 것이 가능하다. 그러므로, 텔레비전 장치의 표시 품질을 향상시킬 수 있다.
도 15(C)는 컴퓨터(9200)이며 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태 중 어느 것에 나타내는 반도체 장치는 표시부(9203)에 이용하는 것이 가능하다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
표시부(9203)는 터치 입력 기능을 가지고 있어, 컴퓨터(9200)의 표시부(9203)에 표시된 표시 버튼을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어 장치로 해도 좋다.
도 16(A) 및 도 16(B)은 반으로 접을 수 있는 태블릿형 단말기이다. 도 16(A)은 열린 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금구(9033), 조작 스위치(9038)를 가진다.
상기 실시형태 중 어느 것에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하다. 그러므로, 태블릿 단말의 표시 품질을 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있어 표시된 조작 키(9638)에 터치함으로써 데이터 입력을 할 수 있다. 또한 표시부(9631a)에서는 일례로서 영역의 반이 표시 기능만을 가지는 구성, 또 다른 영역의 반이 터치 패널의 기능을 가지는 구성을 나타내고 있지만, 이 구성에 한정되는 것은 아니다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또, 표시부(9631b)에 있어서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대해 동시에 터치 입력할 수도 있다.
또, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말기에 내장하고 있는 광센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도가 최적인 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또, 도 16(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만, 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이해도 좋고, 표시의 품질도 상이해도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정밀 표시를 할 수 있는 표시 패널로 해도 좋다.
도 16(B)은 닫은 상태이며, 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 가진다. 또한 도 16(B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 가지는 구성에 대해 도시하고 있다.
또한 태블릿형 단말은 반으로 접을 수 있기 때문에 미사용시에는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있으므로, 내구성이 뛰어나며, 장기 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말기를 제공할 수 있다.
또, 이 밖에도 도 16(A) 및 도 16(B)에 도시한 태블릿형 단말은 여러가지 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말기의 표면에 장착된 태양 전지(9633)에 의해 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한 태양 전지(9633)는 하우징(9630)의 일면 또는 양면에 형성할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있기 때문에 적합하다. 또한 배터리(9635)로서는 리튬 이온 배터리를 이용하면 소형화를 도모할 수 있다는 등의 이점이 있다.
또, 도 16(B)에 도시하는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 16(C)에 블럭도를 도시하여 설명한다. 도 16(C)에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3, 표시부(9631)에 대하여 도시하고 있고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3가 도 16(B)에 도시하는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광에 의해 태양 전지(9633)에 의해 발전이 되는 경우의 동작예에 대하여 설명한다. 태양 전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용될 때에는 스위치 SW1를 온으로 하고, 컨버터(9637)에서 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또, 표시부(9631)에서의 표시를 행하지 않을 때는, 스위치 SW1를 오프로 하고, 스위치 SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한 태양 전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(페르티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로서도 좋다.
또한 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는 트랜지스터의 Vg-Id 특성, 및 광 BT 스트레스 시험의 측정 결과에 대하여 설명한다.
먼저, 시료 1에 포함되는 트랜지스터의 제작 공정에 대하여 설명한다. 본 실시예에서는 도 3을 참조하여 설명한다.
우선, 도 3(A)에 도시하는 바와 같이, 기판(11)으로서 유리 기판을 이용하여 기판(11) 위에 게이트 전극(15)을 형성했다.
스퍼터링법으로 두께 100nm의 텅스텐막을 형성하고, 포토리소그래피 공정에 의해 이 텅스텐막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 텅스텐막의 일부를 에칭하여 게이트 전극(15)을 형성했다.
다음에, 게이트 전극(15) 위에 게이트 절연막(17)을 형성했다.
게이트 절연막으로서 두께 50nm의 제 1 질화 실리콘막, 두께 300nm의 제 2 질화 실리콘막, 두께 50nm의 제 3 질화 실리콘막, 및 두께 50nm의 산화 질화 실리콘막을 적층하여 형성했다.
제 1 질화 실리콘막은 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100Pa에 제어하여, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급하여 형성했다.
다음에, 제 1 질화 실리콘막의 원료 가스의 조건에서 암모니아의 유량을 2000sccm로 변경하여 제 2 질화 실리콘막을 형성했다.
다음에, 유량 200sccm의 실란 및 유량 5000sccm의 질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100Pa에 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급하여 제 3 질화 실리콘막을 형성했다.
다음에, 유량 20sccm의 실란, 유량 3000sccm의 일산화이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 100W의 전력을 공급하여 산화 질화 실리콘막을 형성했다.
또한 제 1 질화 실리콘막 내지 제 3 질화 실리콘막 및 산화 질화 실리콘막의 성막 공정에서 기판 온도를 350℃로 했다.
다음에, 게이트 절연막(17)을 통하여 게이트 전극(15)과 중첩되는 다층막(20)을 형성했다.
여기에서는 게이트 절연막(17) 위에 산화물 반도체막(18)으로서 두께 35nm의 제 1 In－Ga－Zn 산화물막을 스퍼터링법으로 형성한 후, 산화물 반도체막(18) 위에 In 혹은 Ga를 포함하는 산화물막(19)으로서 두께 20nm의 제 2 In－Ga－Zn 산화물막을 형성했다. 다음에, 포토리소그래피 공정에 의해 In 혹은 Ga를 포함하는 산화물막(19) 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)의 일부를 에칭했다. 그 후, 에칭된 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)에 가열 처리를 행하여, 다층막(20)을 형성했다.
제 1 In－Ga－Zn 산화물막은 스퍼터링 타겟을 In：Ga：Zn=1：1：1(원자수비)의 타겟으로 하고, 유량 50sccm의 아르곤 및 유량 50sccm의 산소 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성했다. 또한 제 1 In－Ga－Zn 산화물막을 형성할 때의 기판 온도를 170℃로 했다.
제 2 In－Ga－Zn 산화물막은 스퍼터링 타겟을 In：Ga：Zn=1：3：2(원자수비)의 타겟으로 하고, 스퍼터링 가스로서 유량 90sccm의 Ar과 유량 10sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.3Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성했다. 또한 제 2 In－Ga－Zn 산화물막을 형성할 때의 기판 온도를 25℃로 했다.
가열 처리는 질소 분위기에서 450℃, 1시간의 가열 처리를 행한 후, 질소 및 산소 분위기에서 450℃, 1시간의 가열 처리를 행하였다.
여기까지의 공정에서 얻어진 구성은 도 3(B)을 참조할 수 있다.
다음에, 게이트 절연막(17)의 일부를 에칭하여 게이트 전극을 노출한 후 (도시하지 않음), 도 3(C)에 도시하는 바와 같이, 다층막(20)에 접하는 한쌍의 전극(21, 22)을 형성했다.
여기에서는, 게이트 절연막(17) 및 다층막(20) 위에 도전막을 형성했다. 이 도전막으로서 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 형성하고, 이 알루미늄막 위에 두께 100nm의 티탄막을 형성했다. 다음에, 포토리소그래피 공정에 의해 이 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 도전막의 일부를 에칭하여 한쌍의 전극(21, 22)을 형성했다.
다음에, 감압된 처리실로 기판을 이동하여 220℃에서 가열한 후, 일산화이질소가 충전된 처리실로 기판을 이동시켰다. 다음에, 처리실에 형성되는 상부 전극에 27.12MHz의 고주파 전원을 이용하여 150W의 고주파 전력을 공급하고, 일산화이질소의 분해에 의해 발생한 산소 플라즈마에 다층막(20)을 노출했다.
다음에, 다층막(20) 및 한쌍의 전극(21, 22) 위에 보호막(26)을 형성한다(도 3(D) 참조). 여기에서는, 보호막(26)으로서 산화물 절연막(24) 및 질화물 절연막(25)을 형성했다.
우선, 상기 플라즈마 처리 후, 대기에 노출하지 않고, 연속적으로 산화물 절연막(24)을 형성했다. 산화물 절연막(24)으로서 두께 400nm의 산화 질화 실리콘막을 형성했다.
산화물 절연막(24)은 유량 160sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다. 이 조건에 의해, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화 질화 실리콘막을 형성할 수 있다.
다음에, 가열 처리를 행하여 산화물 절연막(24)으로부터 물, 질소, 수소 등을 탈리시켰다. 여기에서는 질소 및 산소 분위기에서 350℃ 1시간의 가열 처리를 행하였다.
다음에, 감압된 처리실에 기판을 이동하여 350℃에서 가열한 후, 산화물 절연막(24) 위에 질화물 절연막(25)을 형성했다. 여기에서는 질화물 절연막(25)으로서 두께 100nm의 질화 실리콘막을 형성했다.
질화물 절연막(25)은 유량 50sccm의 실란, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 1000W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다.
다음에, 도시하지는 않았지만 산화물 절연막(24) 및 질화물 절연막(25)의 일부를 에칭하고, 한쌍의 전극(21, 22)의 일부를 노출하는 개구부를 형성했다.
다음에, 질화물 절연막(25) 위에 평탄화막을 형성했다(도시하지 않음). 여기에서는, 조성물을 질화물 절연막(25) 위에 도포한 후, 노광 및 현상을 행하고, 한쌍의 전극의 일부를 노출하는 개구부를 가지는 평탄화막을 형성했다. 또한 평탄화막으로서 두께 1.5μm의 아크릴 수지를 형성했다. 이 후, 가열 처리를 행하였다. 이 가열 처리는 온도를 250℃로 하고, 질소를 포함하는 분위기에서 1시간 행하였다.
다음에, 한쌍의 전극의 일부에 접속하는 도전막을 형성했다(도시하지 않음). 여기에서는, 스퍼터링법에 의해 두께 100nm의 산화 실리콘을 포함하는 ITO를 형성했다. 이 후, 질소 분위기에서 250℃, 1시간의 가열 처리를 행하였다.
이상의 공정에 의해, 트랜지스터를 가지는 시료 1을 제작했다.
또, 시료 1의 트랜지스터에서, In 혹은 Ga를 포함하는 산화물막(19)을 형성하지 않는 트랜지스터를 가지는 시료를 시료 2로서 제작했다. 또한 한쌍의 전극(21, 22)을 형성한 후, 85%의 인산을 100배에 희석한 인산 수용액으로 산화물 반도체막(18)의 표면에 세정 처리를 행하였다.
다음에, 시료 1 및 시료 2에 포함되는 트랜지스터의 초기 특성으로서 Vg-Id 특성을 측정했다. 여기에서는, 기판 온도를 25℃로 하고, 소스-드레인간의 전위차(이하, 드레인 전압이라고 함)를 1V, 또는 10V로 하고, 소스-게이트 전극간의 전위차(이하, 게이트 전압이라고 함)를 -20V∼＋15V까지 변화시켰을 때의 소스-드레인간에 흐르는 전류(이하, 드레인 전류라고 함)의 변화 특성, 즉 Vg-Id 특성을 측정했다.
도 17(A) 및 도 17(B)에 각각의 시료에 포함되는 트랜지스터의 Vg-Id 특성을 나타낸다. 도 17에서 횡축은 게이트 전압 Vg, 종축은 드레인 전류 Id를 나타낸다. 또, 실선은 각각, 드레인 전압 Vd가 1V, 10V일 때의 Vg-Id 특성이며, 파선은 드레인 전압 Vd를 10V로 했을 때의 게이트 전압에 대한 전계 효과 이동도를 나타낸다. 또한 이 전계 효과 이동도는 각 시료의 포화 영역에서의 결과이다.
또한 각 트랜지스터는 채널 길이(L)가 6μm, 채널폭(W)이 50μm이다. 또, 각 시료에서 기판 내에 같은 구조의 트랜지스터를 20개 제작했다.
도 17(B)으로부터, 시료 2에 포함되는 트랜지스터의 Vg-Id 특성에 있어서, 드레인 전압 Vd가 1V에서의 온 전류가 흐르기 시작하는 게이트 전압(상승 게이트 전압이라고도 함(Vg))과 10V의 온 전류의 상승 게이트 전압이 상이하다. 또, 시료 2에 포함되는 각 트랜지스터간의 Vg-Id 특성의 편차도 크다. 한편, 도 17(A)로부터, 시료 1에 포함되는 트랜지스터의 Vg-Id 특성은 드레인 전압 Vd가 1V, 10V인 온 전류의 상승 게이트(Vg)가 대략 동일하다. 그리고 시료 1에 포함되는 각 트랜지스터간의 Vg-Id 특성의 편차도 작다. 그러므로 산화물 반도체막(18)과 산화물 절연막(24)이 직접 접하지 않는 구조로 하는 것, 구체적으로는 산화물 반도체막(18) 및 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(19)을 형성함으로써, 트랜지스터의 초기 특성이 향상되는 것을 알 수 있다.
다음에, 시료 1 및 시료 2의 BT 스트레스 시험 및 광 BT 스트레스 시험을 행하였다. 여기에서는, BT 스트레스 시험으로서 기판 온도를 80℃, 게이트 절연막에 인가하는 전기장 강도를 0.66MV/cm, 인가 시간을 2000초로 하고, 게이트 전극에 소정의 전압을 인가하는 BT 스트레스 시험을 행하였다. 또한 BT 스트레스 시험은 이슬점 온도가 12℃의 대기 분위기에서 행하였다.
또, 상기 BT 스트레스 시험과 같은 조건을 이용하고, 3000lx의 백색 LED광을 트랜지스터에 조사하면서 게이트 전극에 소정의 전압을 인가하는 광 BT 스트레스 시험을 행하였다. 또한 광 BT 스트레스 시험은 이슬점 온도가 -30℃의 건조 공기 분위기에서 행하였다.
여기에서, BT 스트레스 시험의 측정 방법에 대하여 설명한다. 먼저, 상기와 같이 트랜지스터의 Vg-Id 특성의 초기 특성을 측정했다.
다음에, 기판 온도를 80℃까지 상승시킨 후, 트랜지스터의 소스 및 드레인의 전위를 0V로 했다. 이어서, 게이트 절연막에 인가되는 전계 강도가 0.66MV/cm가 되도록 게이트 전극에 전압을 인가하여, 2000초 보유했다.
또한 마이너스 BT 스트레스 시험(Dark －GBT)에서는 게이트 전극에 -30V를 인가했다. 또, 플러스 BT 스트레스 시험(Dark ＋GBT)에서는 게이트 전극에 30V를 인가했다. 또, 광마이너스 BT 스트레스 시험(Photo －GBT)에서는 3000lx의 백색 LED광을 조사하면서, 게이트 전극에 -30V를 인가했다. 또, 광플러스 BT 스트레스 시험(Photo ＋GBT)에서는 3000lx의 백색 LED광을 조사하면서, 게이트 전극에 30V를 인가했다.
다음에, 게이트 전극, 소스 및 드레인에 전압을 인가한 채로, 기판 온도를 25℃까지 내렸다. 기판 온도가 25℃가 된 후, 게이트 전극, 소스 및 드레인으로의 전압의 인가를 종료시켰다.
또, 시료 1 및 시료 2에 포함되는 트랜지스터의 초기 특성의 문턱 전압과 BT 스트레스 시험 후의 문턱 전압의 차(즉, 문턱 전압의 변동량(△Vth))를 도 18에 도시한다. 도 18에서, 플러스 BT 스트레스 시험(Dark ＋GBT), 마이너스 BT 스트레스 시험(Dark －GBT), 광 플러스 BT 스트레스 시험(Photo ＋GBT), 광 마이너스 BT 스트레스 시험(Photo －GBT) 각각의 문턱 전압의 변동량 △Vth를 나타낸다.
또한 본 명세서에서, 문턱 전압(Vth)은 게이트 전압(Vg[V])을 횡축, 드레인 전류의 평방근(Id1/2[A])을 종축으로서 플롯한 곡선(도시하지 않음)에 있어서, 최대 기울기인 Id1/2의 접선을 외삽했을 때의, 접선과 Vg축의 교점의 게이트 전압으로 정의한다.
또, 도 18로부터 시료 1에 포함되는 트랜지스터의 문턱 전압의 변동량의 절대값은 시료 2에 포함되는 트랜지스터의 문턱 전압의 변동량(△Vth)의 절대값에 비해 감소하고 있는 것을 알 수 있다. 특히, 플러스 BT 스트레스 시험(Dark ＋GBT)에 의한 문턱 전압의 변동량(△Vth)은 현저하게 감소하고 있다. 따라서, 산화물 반도체막(18)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(19)을 형성함으로써, 트랜지스터의 신뢰성이 향상되는 것을 알 수 있다.
이상으로부터, 산화물 반도체막(18)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(19)을 형성함으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다. 구체적으로는 초기 특성을 향상시키면서 신뢰성도 향상시킬 수 있다. 또, In 혹은 Ga를 포함하는 산화물막(19)은 채널 영역인 산화물 반도체막(18)에 산화물 절연막(24)에 포함되는 원소(예를 들면, 질소 등)가 혼입하는 것을 억제한다고 할 수 있다. 또는, In 혹은 Ga를 포함하는 산화물막(19)은 전력 밀도가 높은 플라즈마 CVD법으로 산화물 절연막(24)을 형성할 때에 채널 영역인 산화물 반도체막(18)이 플라즈마 대미지를 받는 것을 억제한다고 할 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1의 시료 1 및 시료 2에 포함되는 트랜지스터의 산화물 반도체막(18)에 포함되는 산소 결손의 양에 대하여 설명한다. 본 실시예에서는 실시예 1의 시료 1 및 시료 2에 포함되는 트랜지스터의 적층 구조와 같은 구조의 시료를 제작하고, 산화물 반도체막(18)에 포함되는 산소 결손의 양을 평가하기 위하여 ESR(전자 스핀공명)법 분석을 행하였다.
우선, 측정한 시료에 대하여 설명한다. 시료 3은 석영 위에 산화물 반도체막(18)을 35nm 형성하고, 산화물 반도체막(18) 위에 In 혹은 Ga를 포함하는 산화물막(19)을 20nm 형성하고, In 혹은 Ga를 포함하는 산화물막(19) 위에 산화물 절연막(24)을 400nm 형성했다.
시료 3의 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19), 및 산화물 절연막(24)은 실시예 1의 시료 1과 같은 조건으로 형성했다.
시료 4는 산화물 반도체막(18)을 35nm 형성하고, 산화물 반도체막(18) 위에 산화물 절연막(24)을 400nm 형성했다.
시료 4의 산화물 반도체막(18) 및 산화물 절연막(24)은 실시예 1의 시료 2와 같은 조건으로 형성했다.
다음에, 시료 3 및 시료 4에 대하여 ESR법 분석을 행하였다. ESR 측정은 소정의 온도에서 마이크로파의 흡수가 일어나는 자기장의 값(H0)으로부터, 식 g=hν/βH0를 이용하여 g값이라는 파라미터를 얻을 수 있다. 또한 ν은 마이크로파의 주파수이다. h는 플랑크 정수이고, β는 보어 자자이며, 모두 정수이다. ESR법 분석에서, 마이크로파 전력(9.06GHz)은 20mW, 자기장의 방향은 시료 3 및 시료 4의 막 표면과 평행하게 하고, 측정 온도를 실온으로 했다.
도 19에 ESR 분석 결과를 나타낸다. 도 19에 대하여, 횡축은 시료명을 나타내고, 종축은 산화물 반도체막(18) 및 In 혹은 Ga를 포함하는 산화물막(19)에 포함되는 산소 결손 밀도에 유래하는 g값=1.93의 스핀 밀도를 나타내고 있다.
도 19에서 시료 3 및 시료 4를 비교해보면 시료 3이 스핀 밀도는 작다. 즉, 산화물 반도체막(18)과 산화물 절연막(24) 사이에 In 혹은 Ga를 포함하는 산화물막(19)을 형성함으로써, 산화물 절연막(24)을 형성할 때의 플라즈마 대미지에 의해 산소 결손이 산화물 반도체막(18)에 생성되는 것을 억제할 수 있다고 할 수 있다.
또, 도시하지 않았지만, 시료 3에서 In 혹은 Ga를 포함하는 산화물막(19)을 50nm 형성함으로써, 상기 스핀 밀도는 검출 하한 이하가 되었다. 본 실시예에 있어서, 스핀 밀도의 검출 하한은 1.0e＋17spins/cm3이다. 따라서, 산소 결손을 저감한다는 관점으로부터 In 혹은 Ga를 포함하는 산화물막(19)을 50nm 형성함으로써 산화물 절연막(24)을 형성할 때의 플라즈마 대미지를 크게 저감할 수 있다.
이상으로부터, In 혹은 Ga를 포함하는 산화물막(19)을 형성함으로써, 전력 밀도가 높은 플라즈마 CVD법으로 산화물 절연막(24)을 형성하는 경우라도 전기 특성이 양호한 트랜지스터, 및 이 트랜지스터를 가지는 반도체 장치를 제작할 수 있다.
[실시예 3]
본 실시예에서는, 본 발명의 일양태인 트랜지스터에 포함되는 다층막의 국재 준위에 대하여 설명한다. 여기에서는, 이 다층막을 CPM 측정으로 평가한 결과에 대하여 설명한다.
우선, CPM 측정한 시료에 대하여 설명한다.
유리 기판 위에 두께 30nm의 In 혹은 Ga를 포함하는 제 1 산화물막을 형성하고, 제 1 In 혹은 Ga를 포함하는 산화물막 위에 두께 100nm의 산화물 반도체막을 형성하고, 산화물 반도체막 위에 두께 30nm의 In 혹은 Ga를 포함하는 제 2 산화물막을 형성함으로써 다층막을 형성했다.
본 실시예에 있어서, In 혹은 Ga를 포함하는 제 1 산화물막, 및 In 혹은 Ga를 포함하는 제 2 산화물막은 In－Ga－Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하여 스퍼터링법으로 성막한 산화물막이다. 또한 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성했다.
또, 산화물 반도체막은 In－Ga－Zn 산화물(In：Ga：Zn=1：1：1[원자수비])인 타겟을 이용하고, 스퍼터링법으로 성막한 산화물 반도체막이다. 또한 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성했다.
이상과 같이 하여 제작한 시료를 시료 5로 한다.
다음에, 시료 5에 대하여 CPM 측정을 행하였다. 구체적으로는, 시료 5의 다층막에 접하여 제공한 제 1 전극 및 제 2 전극 사이에 전압을 인가한 상태에서 광전류값이 일정해지도록 단자간의 시료면에 조사하는 광량을 조정하고, 원하는 파장의 범위에서 조사 광량으로부터 흡수 계수를 도출했다.
도 20에 분광 광도계에 의해 측정한 흡수 계수(굵은 점선)와, CPM 측정으로 도출한 흡수 계수(굵은 실선)를 다층막에 포함되는 각 층의 에너지 갭 이상의 에너지 범위에서 피팅한 결과를 나타낸다. 또한 CPM 측정에 의해 얻어진 흡수 계수의 커브에서, 우바흐 테일(가는 점선)의 기울기인 우바흐 에너지는 78.7meV였다. 도 20(A)의 파선 동그라미로 둘러싼 에너지 범위에서 CPM 측정으로 도출한 흡수 계수로부터 우바흐 테일(가는 점선)의 흡수 계수분을 공제하고, 이 에너지 범위에서의 흡수 계수의 적분값을 도출한다(도 20(B) 참조). 그 결과, 본 시료의 흡수 계수는 2.02×10－4cm－1인 것을 알 수 있다.
이상으로부터, 시료 5의 다층막의 국재 준위는 불순물이나 결함에 기인하는 준위라고 고찰할 수 있다. 따라서, 다층막은 불순물이나 결함에 기인하는 준위 밀도가 매우 낮은 것을 알 수 있다. 즉, 다층막을 이용한 트랜지스터는 안정된 전기 특성을 가지는 것을 알 수 있다.
[실시예 4]
본 실시예에서는 본 발명의 일양태인 트랜지스터에 포함되는 다층막의 실리콘 농도에 대하여 설명한다. 여기에서는 이 다층막을 SIMS 측정으로 평가한 결과에 대하여 설명한다.
우선, SIMS 측정한 시료에 대하여 설명한다.
실리콘 웨이퍼 Si 위에 두께 10nm의 In 혹은 Ga를 포함하는 산화물막(81)을 형성하고, In 혹은 Ga를 포함하는 산화물막(81) 위에 두께 10nm의 산화물 반도체막(82)을 형성하고, 산화물 반도체막(82) 위에 두께 10nm의 In 혹은 Ga를 포함하는 산화물막(83)을 형성함으로써 다층막을 형성했다.
본 실시예에 있어서, In 혹은 Ga를 포함하는 산화물막(81)은 In－Ga－Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하여 스퍼터링법으로 형성한 산화물막이다. 또한 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하여 DC 전력을 0.5kW 인가함으로써 형성했다.
또, 산화물 반도체막(82)은 In－Ga－Zn 산화물(In：Ga：Zn=1：1：1[원자수비])인 타겟을 이용하여 스퍼터링법으로 성막한 산화물 반도체막이다. 또한 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4 Pa로 하고, 기판 온도를 300℃로 하여 DC 전력을 0.5kW 인가함으로써 형성했다.
또, In 혹은 Ga를 포함하는 산화물막(83)은 In－Ga－Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하여 스퍼터링법으로 형성한 산화물막이다. 또한 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하여 DC 전력을 0.5kW 인가함으로써 형성했다.
다층막을 형성한 후, 가열 처리를 행하지 않는 시료와 450℃에서 2시간의 가열 처리를 행한 시료를 준비했다. 가열 처리를 행하지 않는 시료를 시료 6으로 하고, 가열 처리를 행한 시료를 시료 7로 했다.
시료 6 및 시료 7에 대하여 비행 시간형 2차 이온 질량 분석(ToF-SIMS：Time-of-flight secondary ion mass spectrometry)을 행하여 깊이 방향의 Si 농도[atoms/cm3]를 측정했다. 도 21(A)에 시료 6에서의 다층막 깊이 방향의 SiO3의 2차 이온 강도로부터 환산한 Si 농도[atoms/cm3]를 도시하고, 도 21(B)에 시료 7에서의 다층막의 깊이 방향의 SiO3의 2차 이온 강도로부터 환산한 Si 농도[atoms/cm3]를 도시한다.
도 21(A) 및 도 21(B)로부터 실리콘 웨이퍼와 In 혹은 Ga를 포함하는 산화물막(81)의 계면, 및 In 혹은 Ga를 포함하는 산화물막(83)의 상면에서 Si 농도가 높아지는 것을 알 수 있었다. 또, 산화물 반도체막(82)의 Si농도가 ToF-SIMS의 검출 하한인 1×1018atoms/cm3 정도인 것을 알 수 있었다. 이것은 In 혹은 Ga를 포함하는 산화물막(81) 및 In 혹은 Ga를 포함하는 산화물막(83)이 형성됨으로써, 실리콘 웨이퍼나 표면 오염 등에 기인한 실리콘이 산화물 반도체막(82)까지 영향을 주지 않게 하기 위한 것이라고 고찰할 수 있다.
또, 도 21(A) 및 도 21(B)에 도시하는 결과로부터, 가열 처리에 의해 실리콘의 확산은 일어나기 어렵고, 성막 시의 혼합이 주(主)라는 것을 알 수 있다.
이상부터, 본 실시예에 나타내는 다층막을 이용함으로써, 안정된 전기 특성을 가지는 트랜지스터를 제작할 수 있다.
(참고예 1)
여기에서는, 상기 실시예에서 설명한 트랜지스터의 산화물 절연막(24)으로서 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화 질화 실리콘막에 대하여 설명한다.
화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 것을 평가하기 위해서, TDS 측정을 행하여 산소의 탈가스량을 측정했다.
우선, 측정을 한 샘플 구조에 대하여 설명한다. 참고 시료 1은 실리콘 웨이퍼 위에 이하의 조건에서 두께 400nm의 산화 질화 실리콘막을 형성했다. 이 조건은 유량 160sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다.
참고 시료 2는 실리콘 웨이퍼 위에 이하의 조건에서 두께 400nm의 산화 질화 실리콘을 성막한 참고 시료이다. 이 조건은, 참고 시료 1의 조건에서, 실란을 유량 200sccm로 변경한 조건이며, 그 외의 조건은 참고 시료 1과 같다.
참고 시료 1 및 참고 시료 2의 TDS 측정의 결과를 도 22(A) 및 도 22(B)에 도시한다. 도 22(A) 및 도 22(B)에서, 참고 시료 1 및 참고 시료 2 모두 산소의 질량수에 상당하는 M/z=32의 피크가 관찰되었다. 따라서, 참고 시료 1 및 참고 시료 2의 산화 질화 실리콘막은 가열에 의해 막 중에 포함되어 있는 산소의 일부가 탈리한다고 할 수 있다.
또한 가열됨으로써 탈리하는 산소의 양은 산소 분자로 환산한 값(단위면적당)을 이용하여 평가할 수 있다. 참고 시료 1은 3.2×1014 분자/cm2였다. 참고 시료 2는 1.9×1014 분자/cm2였다. 또한 참고 시료 1의 탈리하는 산소의 양을 산소 원자로 환산한 값(단위 체적 근처)은 1.6×1019원자/cm3이며, 참고 시료 2의 탈리하는 산소의 양을 산소 원자로 환산한 값(단위 체적 근처)은 9.5×1018원자/cm3였다.
이상으로부터, 참고 시료 1 및 참고 시료 2의 조건에서 형성한 산화 질화 실리콘막을 산화물 반도체막과 중첩하는 영역에 형성한 후, 가열 처리를 행함으로써, 산화물 반도체막 중의 산소 결손을 수복할 수 있어, 전기 특성이 양호한 트랜지스터를 제작할 수 있다.
(참고예 2)
참고예 1의 참고 시료 1 및 참고 시료 2에서 이용한 산화물 절연막의 결함 밀도에 대하여 설명한다. 여기에서는, 이 산화물 절연막의 결함량에 대하여, ESR(전자 스핀 공명)법 분석 결과를 이용하여 설명한다.
우선, 평가한 시료의 구조에 대하여 설명한다.
참고 시료 3 및 참고 시료 4는 석영 기판 위에 형성된 두께 100nm의 산화물 반도체막과 산화물 반도체막 위에 형성된 두께 400nm의 산화물 절연막을 가진다.
참고 시료 3 및 참고 시료 4의 산화물 반도체막은 스퍼터링 타겟을 In：Ga：Zn=1：1：1(원자수비)의 타겟으로 하고, 유량 50sccm의 아르곤 및 유량 50sccm의 산소 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하여, 처리실 내의 압력을 0.6Pa으로 제어하고, 5kW의 직류 전력을 공급하여 형성했다. 또한 산화물 반도체막을 형성할 때의 기판 온도를 170℃로 했다.
다음에, 질소 분위기에서 450℃, 1시간의 가열 처리를 행한 후, 질소 및 산소 분위기에서 450℃, 1시간의 가열 처리를 행하였다.
다음에, 산화물 반도체막 위에 산화물 절연막을 형성했다. 이 산화물 절연막을 참고 시료 1의 산화 질화 실리콘막과 같은 조건을 이용하여 형성한 시료를 참고 시료 3으로 한다.
산화물 반도체막 위에 형성된 산화물 절연막을 참고 시료 2의 산화 질화 실리콘막과 같은 조건을 이용하여 형성한 시료를 참고 시료 4로 한다.
다음에, 참고 시료 3 및 참고 시료 4에 대하여 ESR법 분석을 행하였다. 여기에서는 아래와 같은 조건으로 ESR법 분석을 행하였다. 측정 온도를 -170℃로 하고, 9.1GHz의 고주파 전력(마이크로파 파워)을 1mW로 하고, 자기장의 방향은 제작한 시료의 막표면과 평행으로 했다.
실리콘의 댕글링 본드에 유래하는 g(g값)=2.001에 나타나는 신호의 스핀 밀도를 도 23에 도시한다.
스핀 밀도는 참고 시료 3과 비교하여 참고 시료 4가 저감하고 있는 것을 알 수 있다. 즉, 산화물 절연막의 성막 조건에서 실란 유량을 200sccm, 일산화이질소의 유량을 4000sccm로 함으로써, 결함이 적은 산화 질화 실리콘막, 대표적으로는, ESR법 분석에 의해 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하의 산화 질화 실리콘막을 형성할 수 있다.
이상으로부터, 상기 조건으로 산화물 절연막을 형성함으로써 실란의 유량을 많게 함으로써, 형성한 산화물 절연막 중의 결함 밀도를 저감할 수 있다.
(참고예 3)
여기에서는, 산화물 반도체막의 에너지 갭 내에 생성되는 결함 준위의 정량화에 대하여 설명한다. 본 참고예에서는 고휘도 경 X선을 이용한 광전자 분광법인 HAXPES(Hard X－ray Photoelectron Spectroscopy)에 의한 측정 결과에 대하여 설명한다.
HAXPES 측정을 행한 시료에 대하여 설명한다.
실리콘 웨이퍼 위에 두께 100nm의 산화 질화 실리콘막을 형성하고, 이산화 질화 실리콘막 위에 두께 100nm의 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 두께 5nm의 산화 실리콘막을 형성한 시료(시료 8)를 제작했다.
시료 8에 있어서, 산화 질화 실리콘막은 유량 1sccm의 실란 및 유량 800sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 40Pa, 기판 온도를 400℃로 하고, 150W의 고주파 전력(60MHz)을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다.
시료 8에 있어서, 산화물 반도체막은 In－Ga－Zn 산화물(In：Ga：Zn=1：1：1[원자수비])인 타겟을 이용하고, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5kW인가하는 스퍼터링법으로 형성했다.
시료 8에 있어서, 산화 실리콘막은 실리콘을 포함하는 타겟을 이용하고, 성막 가스로서 산소 가스를 50sccm 이용하여 압력을 0.4 Pa로 하고, 기판 온도를 100℃로 하고, DC 전력을 1.5kW 인가하는 스퍼터링법으로 형성했다. 또한 이 산화 실리콘막은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화 실리콘막이다.
또, 실리콘 웨이퍼 위에 두께 100nm의 산화물 반도체막을 형성한 시료(시료 9)를 제작했다. 또, 실리콘 웨이퍼 위에 두께 100nm의 산화 질화 실리콘막을 형성하고, 이 산화 질화 실리콘막 위에 두께 100nm의 산화물 반도체막을 형성한 시료(시료 10)를 제작했다.
시료 9 및 시료 10에 있어서, 산화물 반도체막 및 산화 질화 실리콘막은 시료 8과 같은 방법으로 제작했다. 또, 시료 8 내지 시료 10에서 각 시료 모두 산화물 반도체막을 형성한 후에, 질소 및 산소 분위기하에서 450℃의 가열 처리를 행하였다. 또, 시료 8에 대해서는 산화 실리콘막을 더 형성한 후에, 산소 분위기하에서 300℃의 가열 처리를 행하였다.
다음에, 시료 8 내지 시료 10에서 HAXPES 측정을 행하였다. HAXPES 측정은 여기(勵起) X선으로서 경 X선(6∼8 keV 정도)을 이용한 광전자 분광법이다.
도 35에, 각 시료에 대한 HAXPES 측정에 의해 얻어진 가전자대 스펙트럼을 나타낸다. 도 35에서 횡축은 결합 에너지(Binding Energy)를 나타내고, 종축은 스펙트럼 강도(Intensity)를 나타내고 있다. 횡축의 0eV의 위치는 산화물 반도체막의 전도대로 볼 수 있고, 횡축의 값이 3eV 부근의 위치는 산화물 반도체막의 가전자대라고 볼 수 있다. 즉, 횡축의 0eV의 위치로부터 3eV 부근의 위치를 산화물 반도체막의 에너지 갭으로 간주할 수 있다.
또, 가전자대 스펙트럼의 강도는 산화물 반도체막의 에너지 갭 내에 생성되는 결함 준위에 기인한다. 예를 들면, 결함 준위가 존재하면 가전자대 스펙트럼의 강도는 높아진다.
또, HAXPES 측정의 원리에 기초하여, HAXPES 측정으로 검출되는 신호는 시료의 표면 근처의 결함을 반영하고 있다고 생각할 수 있다. 도 35의 시료 9 및 시료 10의 결과로부터, 산화물 반도체막의 에너지 갭 내에 생성되는 결함 준위는 산화물 반도체막의 표면 근방에 존재하는 결함에 대응하는 것이라고 고찰할 수 있다.
도 35의 횡축 0eV∼3eV의 범위에서, 시료 8의 스펙트럼은 시료 9 및 시료 10의 스펙트럼보다 강도가 낮은 것을 확인할 수 있다. 따라서, 시료 8과 같이 가열에 의해 산소의 일부가 탈리하는 산화 실리콘막을 산화물 반도체막에 접하여 형성하고, 가열 처리를 하는 것에 의해, 산화물 반도체막의 표면 근방(산화물 반도체막과 산화 실리콘막과의 계면 근방)에 존재하는 결함을 수복할 수 있는 것을 확인할 수 있다. 또한, 상기 결함 준위는 산화물 반도체막에 포함되는 산소 결손에 대응하는 것이라고 고찰할 수 있다. 즉, 가열에 의해 산소의 일부가 탈리하는 산화 실리콘막을 산화물 반도체막에 접하여 형성하고, 가열 처리를 하는 것에 의해 산화물 반도체막의 표면 근방의 산소 결손을 수복할 수 있다고 할 수 있다.
여기에서는 산화물 반도체막 위에 형성한 산화 실리콘막을 스퍼터링법으로 형성하고 있지만, 이 산화 실리콘막은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화 실리콘막이면, 플라즈마 CVD법으로 형성한 산화 실리콘막이라도 산화물 반도체막의 표면 근방에 존재하는 결함을 수복할 수 있다고 고찰할 수 있다. 따라서, 실시형태 1 등 본 명세서에 기재한 방법으로 형성한 산화 실리콘막이라면, 산화물 반도체막의 표면 근방에 존재하는 결함을 수복할 수 있다고 고찰할 수 있다.
(참고예 4)
여기에서는 산화물 반도체를 이용한 트랜지스터의 소스 및 드레인 사이의 에너지 장벽에 대하여 설명한다.
채널 영역이 되는 산화물 반도체막으로서 진성 또는 실질적으로 진성의 산화물 반도체막을 이용한 경우, 이 산화물 반도체막을 가지는 트랜지스터에 있어서, 산화물 반도체막의 에너지 갭의 반 정도의 장벽이 소스 전극 및 드레인 전극인 한쌍의 전극과 산화물 반도체막 사이에 형성된다고 생각된다. 그런데, 실제로 산화물 반도체막을 이용한 트랜지스터는 Vg-Id 특성에 있어서, 게이트 전압이 0V 부근부터 드레인 전류가 흐르기 시작하기 때문에, 이와 같은 생각에 문제가 있다고 시사된다.
그러므로, 도 36(A)에 도시하는 바와 같이, 게이트 절연막 GI와 게이트 절연막 GI 위의 산화물 반도체막 OS와 산화물 반도체막 OS 위에 형성된 소스 전극 S 및 드레인 전극 D를 가지는 구조의 트랜지스터를 가정하고, 이 트랜지스터의 채널 길이(L)를 변경한 경우의 일점 쇄선 H1－H2에서의 밴드 구조를 계산에 의해 도출했다. 또한 도 36(A)에서는 소스 전극 S 및 드레인 전극 D와 접하는 산화물 반도체막 OS의 영역에 n형화된 저저항 영역 n를 형성하고 있다. 즉, 이 산화물 반도체막 OS에는 저저항 영역 n과, 진성 또는 실질적으로 진성인 영역 i가 포함된다. 또한 이 계산에 있어서, 산화물 반도체막 OS는 두께 35nm, 게이트 절연막 GI는 두께 400nm으로 하여 계산했다.
푸아송 방정식을 풀어 구부러진 밴드의 폭을 개산(槪算)하면, 구부러진 밴드 폭은 디바이 차폐 길이λD로 특징지을 수 있는 길이인 것을 알 수 있다. 또한 디바이 차폐 길이λD는 아래 식으로 나타낼 수 있고, 아래 식에서 kB는 볼츠만 상수이다.
[수학식 2]
Figure 112021080546202-pat00002
상기한 식에 있어서, 산화물 반도체막 OS의 진성 캐리어 밀도 ni를 6.6×10－9cm－3으로 하고, 산화물 반도체막 OS의 비유전률 ε을 15로 하고, 온도를 300K로 하면, 디바이 차폐 길이λD는 5.7×1010μm로 매우 큰 값인 것을 알 수 있었다. 따라서, 채널 길이가 디바이 차폐 길이λD의 2배인 1.14×1011μm보다 크면 저저항 영역 n와 진성 또는 실질적으로 진성인 영역 i와의 에너지 장벽은 산화물 반도체막 OS의 에너지 갭의 반이 되는 것을 알 수 있다.
도 37은 채널 길이가 0.03μm, 0.3μm, 1μm, 10μm, 100μm 및 1×1012μm 때의 밴드 구조의 계산 결과를 나타낸다. 단, 소스 전극 및 드레인 전극의 전위는 GND(0V)에 고정되어 있다. 또한 도 37 중의 n은 저저항 영역을 나타내고, i는 저저항 영역에 끼워진 진성 또는 실질적으로 진성인 영역을 나타내며, 일점 쇄선은 산화물 반도체막의 페르미 에너지를 나타내고, 파선은 산화물 반도체막의 mid gap을 나타낸다.
도 37로부터 채널 길이가 충분히 큰 1×1012μm의 경우, 저저항 영역과 진성 또는 실질적으로 진성인 영역의 전자 에너지의 차이가 산화물 반도체막의 에너지 갭의 반이 되는 것을 알 수 있었다. 그러나, 채널 길이를 작게 해가면, 저저항 영역과 진성 또는 실질적으로 진성인 영역의 전자 에너지의 차이가 서서히 작아지고, 채널 길이가 1μm 이하에서는 에너지 장벽이 거의 없다는 것을 알 수 있었다. 또한 저저항 영역의 전자 에너지는 소스 전극 및 드레인 전극인 한쌍의 전극에 의해 고정된다.
상기한 바와 같이, 채널 길이가 짧을 때 저저항 영역과 진성 또는 실질적으로 진성인 영역과의 에너지 장벽은 충분히 작아지는 것을 알 수 있다.
여기에서, 채널 길이가 짧을 때, 저저항 영역과 진성 또는 실질적으로 진성인 영역과의 에너지 장벽은 충분히 작아지는 이유에 대하여 고찰한다.
산화물 반도체막의 모식도와 산화물 반도체막에 있어서의 밴드 구조에 대하여, 도 38을 이용하여 설명한다. 도 38(A)에 진성 또는 실질적으로 진성인 영역(601)과 저저항 영역(602, 603)을 가지는 산화물 반도체막(600)의 전도대 하단 Ec_0을 도시한다. 또, 산화물 반도체막(600)의 채널 길이를 L_0으로 한다. 도 38(A)에 있어서, L_0＞2λD이다.
도 38(B)은 도 38(A)보다 채널 길이가 작은 산화물 반도체막, 및 그 밴드 구조를 나타낸다. 도 38(B)에 진성 또는 실질적으로 진성인 영역(611)과 저저항 영역(612, 613)을 가지는 산화물 반도체막(610)의 전도대의 하단 Ec_1을 도시한다. 또, 산화물 반도체막(610)의 채널 길이를 L_1로 한다. 도 38(B)에 있어서, 채널 길이 L_1＜L_0이며, L_1＜2λD이다.
도 38(C)은 도 38(A) 및 도 38(B)에 도시하는 산화물 반도체막보다 채널 길이가 작은 산화물 반도체막, 및 그 밴드 구조를 나타낸다. 도 38(C)에 진성 또는 실질적으로 진성인 영역(621)과 저저항 영역(622, 623)을 가지는 산화물 반도체막(620)의 전도대의 하단 Ec_2를 도시한다. 또, 산화물 반도체막(620)의 채널 길이를 L_2로 한다. 채널 길이 L_2＜L_1이며, L_2＜＜2λD이다.
도 38(A)에서 페르미 준위 Ef와 전도대의 하단 Ec_0의 에너지차를 에너지 장벽 △H_0으로 나타내고, 도 38(B)에서 페르미 준위 Ef와 전도대의 하단 Ec_1의 에너지차를 에너지 장벽 △H_1로 나타내고, 도 38(C)에서 페르미 준위 Ef와 전도대의 하단 Ec_2의 에너지차를 에너지 장벽 △H_2로 나타낸다.
산화물 반도체막에서 한쌍의 전극과 접하는 영역은 저저항 영역이 된다. 따라서, 진성 또는 실질적으로 진성인 영역과 저저항 영역과의 접합부가 가까워질수록 전도대 하단의 에너지가 저하하여 만곡한다. 도 38(A)에 도시하는 바와 같이 채널 길이 L_0이 충분히 큰 경우는 에너지 장벽 △H_0은 Eg(밴드 갭)/2에 상당한다.
한편, 도 38(B) 및 도 38(C)에 도시하는 바와 같이, 채널 길이가 작아지면, 전도대의 하단 Ec_1, Ec_2의 만곡하고 있는 부분이 겹치기 때문에, 에너지 장벽△H_1,△H_2가, Eg/2보다 낮아진다고 생각된다. 이와 같이, 채널 길이가 작아짐으로써, 진성 또는 실질적으로 진성인 영역에서의 전도대 하단의 저하가 발생하는 것을 본 명세서에서는 CBL 효과(Conduction Band Lowering Effect)라고 한다.
다음에, 도 36(A)에 도시한 구조에서 게이트 절연막 GI의 아래에 게이트 전극 GE를 형성한 보텀 게이트 구조의 트랜지스터를 가정하고, 이 트랜지스터의 채널 길이(L)를 변경한 경우의 일점 쇄선 H1－H2에서의 밴드 구조를 계산에 의해 도출했다. 이 계산에 이용한 트랜지스터의 구조를 도 36(B)에 도시한다. 또한 이 계산에서 산화물 반도체막 OS는 두께 35nm, 게이트 절연막 GI는 두께 400nm로 하여 계산했다.
도 39는 이 구조의 트랜지스터에서 채널 길이를 1μm, 10μm, 50μm, 100μm, 1×105μm 및 1×1012μm 때의 밴드 구조의 계산 결과를 도시한다. 단, 소스 전극, 드레인 전극, 및 게이트 전극의 전위는 GND(0V)에 고정되어 있다. 또한, 도 39 중의 n은 저저항 영역을 나타내고, i는 산화물 반도체막에 있어서, 저저항 영역에 끼워진 진성 또는 실질적으로 진성인 영역을 나타내고, 일점 쇄선은 산화물 반도체막의 페르미 에너지를 나타내며, 파선은 산화물 반도체막의 mid gap을 나타낸다.
도 39에 도시한 밴드 구조는 도 36(A)에 도시한 구조에서 행한 계산과 같은 계산을 하여 얻어진 결과이다. 그러나, 도 36(B)의 구조와 같이 게이트 전극을 형성한 경우, 채널 길이(L)가 1μm보다 큰 경우라도 저저항 영역과 진성 또는 실질적으로 진성인 영역과의 에너지 장벽은 채널 길이(L)에 의존하지 않고, 대략 일정한 값이 되는 것을 알 수 있다.
도 40에 도 36(A) 및 도 36(B) 각 구조의 채널 길이(L 길이)에 대한 에너지 장벽의 높이를 도시한다.
도 40으로부터 게이트 전극을 형성하고 있지 않은 도 36(A)의 구조에서는 채널 길이가 커짐에 따라 에너지 장벽의 높이는 단조롭게 증가하고, 채널 길이가 1×1012μm일 때에는, 산화물 반도체막의 에너지 갭의 반(1.6eV)이 되는 것을 알 수 있다. 한편, 게이트 전극을 형성한 도 36(B)의 구조에서는 채널 길이가 1μm보다 큰 경우라도, 에너지 장벽의 높이는 채널 길이에 의존하지 않는 것을 알 수 있다.
상기로부터 진성 또는 실질적으로 진성의 산화물 반도체막을 이용한 트랜지스터는 CBL 효과에 의해, 에너지 장벽이 산화물 반도체막의 에너지 갭의 반값보다 낮아지므로, Vg-Id 특성에 있어서 게이트 전압이 0V부근에서 드레인 전류가 흐르기 시작한다고 고찰할 수 있다. 또, 어느 정도의 채널 길이(1μm)보다 큰 트랜지스터의 에너지 장벽은 채널 길이에 의존하지 않고 일정한 값이 되므로, 진성 또는 실질적으로 진성의 산화물 반도체막을 이용한 트랜지스터는 Vg-Id 특성에 있어서 게이트 전압이 0V부근 부터 드레인 전류가 흐르기 시작한다고 고찰할 수 있다.
본 발명의 일양태의 트랜지스터에 포함되는 다층막은 진성 또는 실질적으로 진성의 산화물 반도체막을 가지기 때문에, 이 다층막을 가지는 트랜지스터는 Vg-Id 특성에 있어서, 게이트 전압이 0V 부근부터 드레인 전류가 흐르기 시작한다고 고찰할 수 있다.
11 : 기판 15 : 게이트 전극
17 : 게이트 절연막 17a : 게이트 절연막
17b : 게이트 절연막 18 : 산화물 반도체막
19 : 산화물막 20 : 다층막
21 : 전극 22 : 전극
24 : 산화물 절연막 23 : 산화물 절연막
25 : 질화물 절연막 26 : 보호막
27 : 트랩 준위 28a : 저저항 영역
28b : 저저항 영역 28c : 저저항 영역
29a : 저저항 영역 29b : 저저항 영역
29c : 저저항 영역 31 : 산화물막
32 : 산화물 반도체막 33 : 산화물막
34 : 다층막 34a : 다층막
35 : 산화물막 36 : 트랩 준위
37 : 트랩 준위 41 : 파선
43 : 실선 44 : 산화물막
45 : 산화물 반도체막 50 : 트랜지스터
60 : 트랜지스터 61 : 게이트 전극
65 : 트랜지스터 66 : 트랜지스터
67 : 트랜지스터 70 : 트랜지스터
81 : 산화물막 82 : 산화물 반도체막
83 : 산화물막 500 : 액정 표시 장치
501 : 액정 패널 510 : 제어 회로
511 : 검출부 520 : 카운터 회로
530 : 표시부 531 : 화소
540 : 주사선 구동 회로 541 : 주사선
550 : 데이터선 구동 회로 551 : 데이터선
552 : D-A 변환 회로 600 : 산화물 반도체막
601 : 영역 602 : 저저항 영역
603 : 저저항 영역 610 : 산화물 반도체막
611 : 영역 612 : 저저항 영역
613 : 저저항 영역 620 : 산화물 반도체막
621 : 영역 622 : 저저항 영역
623 : 저저항 영역 900 : 표시 장치
901 : 기판 902 : 화소부
903 : 신호선 구동 회로 904 : 주사선 구동 회로
905 : 실재 906 : 기판
908 : 액정층 910 : 트랜지스터
911 : 트랜지스터 912 : 트랜지스터
913 : 액정 소자 915 : 접속 단자 전극
916 : 단자 전극 917 : 도전막
918 : FPC 919 : 이방성 도전제
921 : 평탄화막 923 : 절연막
924 : 절연막 925 : 실재
926 : 다층막 927 : 다층막
928 : 전극 929 : 전극
930 : 전극 931 : 전극
932 : 절연막 933 : 절연막
935 : 스페이서 936 : 실재
937 : 절연막 41 : 전극
945 : 유기 수지막 951 : 배선
952 : 배선 953 : 영역
954 : FPC 955 : FPC
960 : 격벽 961 : 발광층
963 : 발광 소자 964 : 충전재
972 : 게이트 전극 973 : 다층막
974 : 전극 975 : 전극
976 : 게이트 절연막 977 : 배선
978 : 배선 979 : 전극
980 : 터치 센서 981 : 전극
981a: 도전막 981b: 도전막
981c: 도전막 982 : 전극
983 : 용량 984 : 전극
985 : 절연막 986 : 기판
987 : 기판 89 : 센서부
990 : 단자부 991 : 절연막
9000 : 테이블 9001 : 하우징
9002 : 다리부 9003 : 표시부
9004 : 표시 버튼 9005 : 전원 코드
9033 : 잠금구 9034 : 스위치
9035 : 전원 스위치 9036 : 스위치
9038 : 조작 스위치 9100 : 텔레비전 장치
9101 : 하우징 9103 : 표시부
9105 : 스탠드 9107 : 표시부
9109 : 조작 키 9110 : 리모콘 조작기
9200 : 컴퓨터 9201 : 본체
9202 : 하우징 9203 : 표시부
9204 : 키보드 9205 : 외부 접속 포트
9206 : 포인팅 디바이스 9630 : 하우징
9631 : 표시부 9631a : 표시부
9631b : 표시부 9632a : 영역
9632b : 영역 9633 : 태양 전지
9634 : 충방전 제어 회로 9635 : 배터리
9636 : DCDC 컨버터 9637 : 컨버터
9638 : 조작 키 9639 : 버튼

Claims (16)

  1. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 플러스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±1.0V 이하인, 트랜지스터.
  2. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 마이너스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±0.5V 이하인, 트랜지스터.
  3. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 광플러스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±1.0V 이하이고,
    상기 광플러스 BT 스트레스 시험의 광은 3000lux의 백색 LED인, 트랜지스터.
  4. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 광마이너스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±1.0V 이하이고,
    상기 광마이너스 BT 스트레스 시험의 광은 3000lux의 백색 LED인, 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 절연막은 산화 실리콘막을 가지는, 트랜지스터.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 질화물 절연막은 질화 실리콘막을 가지는, 트랜지스터.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정을 가지고,
    상기 산화물막은 결정을 가지는, 트랜지스터.
  8. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터의 제작 방법으로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 플러스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±1.0V 이하이고,
    상기 산화물 반도체막 및 상기 산화물막을 형성한 후에, 제 1 가열 처리를 행하고,
    상기 제 1 가열 처리 후에, 상기 소스 전극 및 상기 드레인 전극을 형성하고,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에, 상기 산화물 반도체막 및 상기 산화물막을, 산소 분위기에서 발생시킨 플라즈마에 노출하고,
    상기 플라즈마에 노출한 후에, 상기 산화물 절연막을 형성하고,
    상기 산화물 절연막을 형성한 후에, 제 2 가열 처리를 행하고,
    상기 제 2 가열 처리 후에, 상기 질화물 절연막을 형성하는, 트랜지스터의 제작 방법.
  9. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터의 제작 방법으로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 마이너스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±0.5V 이하이고,
    상기 산화물 반도체막 및 상기 산화물막을 형성한 후에, 제 1 가열 처리를 행하고,
    상기 제 1 가열 처리 후에, 상기 소스 전극 및 상기 드레인 전극을 형성하고,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에, 상기 산화물 반도체막 및 상기 산화물막을, 산소 분위기에서 발생시킨 플라즈마에 노출하고,
    상기 플라즈마에 노출한 후에, 상기 산화물 절연막을 형성하고,
    상기 산화물 절연막을 형성한 후에, 제 2 가열 처리를 행하고,
    상기 제 2 가열 처리 후에, 상기 질화물 절연막을 형성하는, 트랜지스터의 제작 방법.
  10. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터의 제작 방법으로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 광플러스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±1.0V 이하이고,
    상기 광플러스 BT 스트레스 시험의 광은 3000lux의 백색 LED이고,
    상기 산화물 반도체막 및 상기 산화물막을 형성한 후에, 제 1 가열 처리를 행하고,
    상기 제 1 가열 처리 후에, 상기 소스 전극 및 상기 드레인 전극을 형성하고,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에, 상기 산화물 반도체막 및 상기 산화물막을, 산소 분위기에서 발생시킨 플라즈마에 노출하고,
    상기 플라즈마에 노출한 후에, 상기 산화물 절연막을 형성하고,
    상기 산화물 절연막을 형성한 후에, 제 2 가열 처리를 행하고,
    상기 제 2 가열 처리 후에, 상기 질화물 절연막을 형성하는, 트랜지스터의 제작 방법.
  11. 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 산화물막;
    상기 산화물막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 절연막; 및
    상기 산화물 절연막 위의 질화물 절연막을 가지는 트랜지스터의 제작 방법으로서,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 산화물 반도체막의 막 두께는 상기 산화물막의 막 두께보다 두껍고,
    상기 산화물 절연막은 상기 소스 전극과 상기 드레인 전극 사이에서, 상기 산화물막과 접하고,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 광마이너스 BT 스트레스 시험 전후에서, 상기 트랜지스터의 문턱 전압의 변동량은 ±1.0V 이하이고,
    상기 광마이너스 BT 스트레스 시험의 광은 3000lux의 백색 LED이고,
    상기 산화물 반도체막 및 상기 산화물막을 형성한 후에, 제 1 가열 처리를 행하고,
    상기 제 1 가열 처리 후에, 상기 소스 전극 및 상기 드레인 전극을 형성하고,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에, 상기 산화물 반도체막 및 상기 산화물막을, 산소 분위기에서 발생시킨 플라즈마에 노출하고,
    상기 플라즈마에 노출한 후에, 상기 산화물 절연막을 형성하고,
    상기 산화물 절연막을 형성한 후에, 제 2 가열 처리를 행하고,
    상기 제 2 가열 처리 후에, 상기 질화물 절연막을 형성하는, 트랜지스터의 제작 방법.
  12. 제 1 질화 실리콘막, 상기 제 1 질화 실리콘막 위의 제 1 산화 실리콘막, 상기 제 1 산화 실리콘막 위의 제 2 산화 실리콘막, 상기 제 2 산화 실리콘막 위의 제 2 질화 실리콘막, 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 끼워진 다층막, 상기 제 2 질화 실리콘막 위의 제 1 절연막, 상기 제 1 절연막 위의 투광성의 전극, 상기 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 화소 전극을 가지는 표시 장치로서,
    상기 다층막에 채널 영역을 가지는 트랜지스터를 가지고,
    상기 다층막은 산화물 반도체막과 산화물막을 가지고,
    상기 다층막은 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막은 상기 제 1 산화 실리콘막에 접하고,
    상기 제 2 질화 실리콘막은 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막 및 상기 제 1 산화 실리콘막은 게이트 절연막으로서의 기능을 가지고,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 트랜지스터는,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 플러스 BT 스트레스 시험 전후에서, 문턱 전압의 변동량은 ±1.0V 이하인, 표시 장치.
  13. 제 1 질화 실리콘막, 상기 제 1 질화 실리콘막 위의 제 1 산화 실리콘막, 상기 제 1 산화 실리콘막 위의 제 2 산화 실리콘막, 상기 제 2 산화 실리콘막 위의 제 2 질화 실리콘막, 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 끼워진 다층막, 상기 제 2 질화 실리콘막 위의 제 1 절연막, 상기 제 1 절연막 위의 투광성의 전극, 상기 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 화소 전극을 가지는 표시 장치로서,
    상기 다층막에 채널 영역을 가지는 트랜지스터를 가지고,
    상기 다층막은 산화물 반도체막과 산화물막을 가지고,
    상기 다층막은 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막은 상기 제 1 산화 실리콘막에 접하고,
    상기 제 2 질화 실리콘막은 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막 및 상기 제 1 산화 실리콘막은 게이트 절연막으로서의 기능을 가지고,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 트랜지스터는,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 마이너스 BT 스트레스 시험 전후에서, 문턱 전압의 변동량은 ±0.5V 이하인, 표시 장치.
  14. 제 1 질화 실리콘막, 상기 제 1 질화 실리콘막 위의 제 1 산화 실리콘막, 상기 제 1 산화 실리콘막 위의 제 2 산화 실리콘막, 상기 제 2 산화 실리콘막 위의 제 2 질화 실리콘막, 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 끼워진 다층막, 상기 제 2 질화 실리콘막 위의 제 1 절연막, 상기 제 1 절연막 위의 투광성의 전극, 상기 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 화소 전극을 가지는 표시 장치로서,
    상기 다층막에 채널 영역을 가지는 트랜지스터를 가지고,
    상기 다층막은 산화물 반도체막과 산화물막을 가지고,
    상기 다층막은 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막은 상기 제 1 산화 실리콘막에 접하고,
    상기 제 2 질화 실리콘막은 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막 및 상기 제 1 산화 실리콘막은 게이트 절연막으로서의 기능을 가지고,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 트랜지스터는,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 광플러스 BT 스트레스 시험 전후에서, 문턱 전압의 변동량은 ±1.0V 이하인(단, 상기 광플러스 BT 스트레스 시험의 광은 3000lux의 백색 LED임), 표시 장치.
  15. 제 1 질화 실리콘막, 상기 제 1 질화 실리콘막 위의 제 1 산화 실리콘막, 상기 제 1 산화 실리콘막 위의 제 2 산화 실리콘막, 상기 제 2 산화 실리콘막 위의 제 2 질화 실리콘막, 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 끼워진 다층막, 상기 제 2 질화 실리콘막 위의 제 1 절연막, 상기 제 1 절연막 위의 투광성의 전극, 상기 전극 위의 제 2 절연막, 및 상기 제 2 절연막 위의 화소 전극을 가지는 표시 장치로서,
    상기 다층막에 채널 영역을 가지는 트랜지스터를 가지고,
    상기 다층막은 산화물 반도체막과 산화물막을 가지고,
    상기 다층막은 상기 제 1 산화 실리콘막과 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막은 상기 제 1 산화 실리콘막에 접하고,
    상기 제 2 질화 실리콘막은 상기 제 2 산화 실리콘막에 접하고,
    상기 제 1 질화 실리콘막 및 상기 제 1 산화 실리콘막은 게이트 절연막으로서의 기능을 가지고,
    상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막은 인듐, 아연, 및 갈륨을 가지고,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비는 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비보다 크고,
    상기 트랜지스터는,
    기판 온도가 80℃, 전계 강도가 0.66MV/cm, 전계 인가 시간이 2000초의 광마이너스 BT 스트레스 시험 전후에서, 문턱 전압의 변동량은 ±1.0V 이하인(단, 상기 광마이너스 BT 스트레스 시험의 광은 3000lux의 백색 LED임), 표시 장치.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정을 가지고,
    상기 산화물막은 결정을 가지는, 표시 장치.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2513893A4 (en) * 2009-12-18 2016-09-07 Semiconductor Energy Lab Liquid crystal display device and electronic device
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102279459B1 (ko) * 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9263531B2 (en) 2012-11-28 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, film formation method thereof, and semiconductor device
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI505164B (zh) * 2013-09-26 2015-10-21 Ye Xin Technology Consulting Co Ltd 觸控裝置
KR20220047897A (ko) * 2013-12-02 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
JP6537341B2 (ja) 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR20160087469A (ko) * 2015-01-13 2016-07-22 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6803682B2 (ja) 2015-05-22 2020-12-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US20170205909A1 (en) * 2016-01-19 2017-07-20 Shenzhen China Star Optoelectronics Technology Co., Ltd. Touch Panel and Method of Fabricating the Same
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
WO2017199128A1 (en) * 2016-05-20 2017-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
TWI726026B (zh) * 2016-06-27 2021-05-01 日商半導體能源硏究所股份有限公司 電晶體以及半導體裝置
WO2018011648A1 (ja) * 2016-07-11 2018-01-18 株式会社半導体エネルギー研究所 金属酸化物、および当該金属酸化物を有する半導体装置
DE112019002901T5 (de) * 2018-06-08 2021-02-18 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
KR102174384B1 (ko) * 2018-12-10 2020-11-04 충북대학교 산학협력단 플라즈마 처리를 이용한 용액 공정 기반의 다층 채널 구조 izo 산화물 트랜지스터 및 그 제조 방법
KR102245154B1 (ko) * 2019-06-20 2021-04-26 충북대학교 산학협력단 다적층 구조 izo 박막 트랜지스터 및 그 제조 방법
KR102290124B1 (ko) * 2019-06-20 2021-08-31 충북대학교 산학협력단 Rf 파워 기반의 플라즈마 처리를 이용한 용액공정형 다채널 izo 산화물 박막 트랜지스터 및 그 제조 방법
KR102386990B1 (ko) 2020-03-24 2022-04-15 한양대학교 산학협력단 수소확산방지막을 포함하는 소자, 및 그 제조방법
EP3885042A1 (en) * 2020-03-24 2021-09-29 Imec VZW Method for fabricating a microfluidic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073881A (ja) * 2008-09-18 2010-04-02 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5458102B2 (ja) * 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
KR20220122778A (ko) * 2009-09-24 2022-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
WO2011043206A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) * 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101906151B1 (ko) * 2010-02-19 2018-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 이를 이용한 표시 장치
CN102782859B (zh) * 2010-02-26 2015-07-29 株式会社半导体能源研究所 半导体装置的制造方法
CN106098788B (zh) 2010-04-02 2020-10-16 株式会社半导体能源研究所 半导体装置
US8890555B2 (en) * 2010-04-28 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for measuring transistor
JP5797449B2 (ja) 2010-05-13 2015-10-21 株式会社半導体エネルギー研究所 半導体装置の評価方法
WO2011142467A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE112011101969B4 (de) * 2010-06-11 2018-05-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen derselben
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8759820B2 (en) * 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012029596A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP6010291B2 (ja) 2010-11-05 2016-10-19 株式会社半導体エネルギー研究所 表示装置の駆動方法
JP5723262B2 (ja) * 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
CN103339715B (zh) 2010-12-03 2016-01-13 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
JP2012145797A (ja) * 2011-01-13 2012-08-02 Panasonic Liquid Crystal Display Co Ltd 液晶パネル
KR101942701B1 (ko) * 2011-01-20 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 소자 및 반도체 장치
JP2012160679A (ja) * 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8625085B2 (en) * 2011-03-08 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Defect evaluation method for semiconductor
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI602334B (zh) 2011-05-13 2017-10-11 半導體能源研究所股份有限公司 發光元件及發光裝置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP5972065B2 (ja) 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102279459B1 (ko) * 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073881A (ja) * 2008-09-18 2010-04-02 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置

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KR102279459B1 (ko) 2021-07-19
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US20140110708A1 (en) 2014-04-24

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