TWI782259B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI782259B
TWI782259B TW109107997A TW109107997A TWI782259B TW I782259 B TWI782259 B TW I782259B TW 109107997 A TW109107997 A TW 109107997A TW 109107997 A TW109107997 A TW 109107997A TW I782259 B TWI782259 B TW I782259B
Authority
TW
Taiwan
Prior art keywords
film
oxide
oxide semiconductor
insulating film
electrode
Prior art date
Application number
TW109107997A
Other languages
English (en)
Other versions
TW202040825A (zh
Inventor
肥純一
島行徳
徳永肇
佐佐木俊成
村山佳右
松林大介
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW202040825A publication Critical patent/TW202040825A/zh
Application granted granted Critical
Publication of TWI782259B publication Critical patent/TWI782259B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

減少包括氧化物半導體膜的半導體裝置的氧化物半導體膜中的缺陷。另外，提高包括氧化物半導體膜的半導體裝置的電特性。另外，提高包括氧化物半導體膜的半導體裝置的可靠性。在本發明的半導體裝置中，該半導體裝置包括電晶體、覆蓋該電晶體的第一氧化物絕緣膜以及該第一氧化物絕緣膜上的第二氧化物絕緣膜，上述電晶體包括形成在基板上的閘極電極、覆蓋閘極電極的閘極絕緣膜、隔著閘極絕緣膜與閘極電極重疊的多層膜、以及與多層膜相接的一對電極，多層膜包括氧化物半導體膜、以及含有In或Ga的氧化物膜，第一氧化物絕緣膜為使氧透過的氧化物絕緣膜，第二氧化物絕緣膜為包含超過化學計量組成的氧的氧化物絕緣膜。

Description

半導體裝置及其製造方法
本發明係關於一種物品、方法或者製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者物質組成(composition of matter)。例如，本發明尤其係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、上述裝置的驅動方法或者上述裝置的製造方法。例如，本發明尤其係關於一種包括氧化物半導體的半導體裝置、顯示裝置或者發光裝置。例如，本發明尤其係關於一種包括電晶體的半導體裝置及其製造方法。
用在以液晶顯示裝置或發光顯示裝置為代表的大部分的平板顯示器中的電晶體由形成於玻璃基板上的非晶矽、單晶矽或多晶矽等矽半導體來構成。此外，使用了該矽半導體的電晶體也用在積體電路(IC)等中。
近年來，在電晶體中使用呈現半導體特性的 金屬氧化物以代替矽半導體的技術受到矚目。另外，在本說明書中，將呈現半導體特性的金屬氧化物稱為“氧化物半導體”。
例如，已公開了如下技術，即作為氧化物半導體，使用氧化鋅或In-Ga-Zn類氧化物來製造電晶體，並將該電晶體用作顯示裝置的像素的切換元件等的技術(參照專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
在包括氧化物半導體膜的電晶體中，當氧化物半導體膜中的氧缺陷量較多時，不僅導致電晶體的電特性不良，而且由於隨時間的變化或當進行應力測試(例如，偏壓溫度(BT：Bias-Temperature)應力測試)時導致電晶體的電特性，典型的為臨界電壓的變動量增大。
鑒於上述問題，本發明的一個實施方式的目的之一是減少包括氧化物半導體膜的半導體裝置等的氧化物半導體膜中的缺陷。另外，本發明的一個實施方式的目的之一是提高包括氧化物半導體膜的半導體裝置等的電特性。另外，本發明的一個實施方式的目的之一是提高包括氧化物半導體膜的半導體裝置等的可靠性。另外，本發明 的一個實施方式的目的之一是提供一種關態電流(off-state current)較小的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種耗電量低的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種能夠減輕眼睛疲勞的顯示裝置等。另外，本發明的一個實施方式的目的之一是提供一種包括透明半導體膜的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種具有優良特性的半導體裝置等。另外，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現上述所有目的。另外，從說明書、圖式、申請專利範圍等的記載得知並可以取得上述以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括電晶體、覆蓋該電晶體的第一氧化物絕緣膜以及形成在該第一氧化物絕緣膜上的第二氧化物絕緣膜，其中，上述電晶體包括形成在基板上的閘極電極、覆蓋閘極電極的閘極絕緣膜、隔著閘極絕緣膜與閘極電極重疊的多層膜、以及與多層膜相接的一對電極，多層膜包括氧化物半導體膜、以及含有In或Ga的氧化物膜，第一氧化物絕緣膜為使氧透過的氧化物絕緣膜，第二氧化物絕緣膜為包含超過化學計量組成的氧的氧化物絕緣膜，電晶體在進行偏壓溫度應力測試時其臨界電壓不發生變動、或者向正方向或負方向的變動量為1.0V以下，較佳為0.5V以 下。
另外，氧化物半導體膜較佳為含有In或Ga。
另外，與氧化物半導體膜的傳導帶底的能量相比，含有In或Ga的氧化物膜的傳導帶底的能量近於真空能階。進而，含有In或Ga的氧化物膜的傳導帶底與氧化物半導體膜的傳導帶底之間的能量差較佳為0.05eV以上且2eV以下。由於真空能階與傳導帶底之間的能量差被稱為電子親和力，所以較佳的是含有In或Ga的氧化物膜的電子親和力小於氧化物半導體膜的電子親和力，其差異為0.05eV以上且2eV以下。
另外，氧化物半導體膜及含有In或Ga的氧化物膜較佳為In-M-Zn氧化物膜(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，較佳為含有In或Ga的氧化物膜中的M原子的比率大於氧化物半導體膜中的M原子的比率。
另外，在多層膜中，較佳為利用恆定光電流法(CPM：Constant Photocurrent Method)所得到的吸收係數低於1×10-3/cm。
另外，較佳為氧化物半導體膜與含有In或Ga的氧化物膜之間的矽濃度及碳濃度低於2×1018atoms/cm3。
另外，本發明的一個實施方式是一種半導體裝置的製造方法，該製造方法包括如下步驟：形成閘極電極及閘極絕緣膜；在閘極絕緣膜上形成包括氧化物半導體 膜、以及含有In或Ga的氧化物膜的多層膜；形成與多層膜相接的一對電極；在多層膜及一對電極上形成第一氧化物絕緣膜；以及在第一氧化物絕緣膜上形成第二氧化物絕緣膜。在上述方法中，在180℃以上且400℃以下的溫度下，保持設置在抽成真空的處理室中的基板，對處理室導入源氣體，將處理室中的壓力設定為20Pa以上且250Pa以下，並對設置在處理室中的電極供應高頻功率，由此形成第一氧化物絕緣膜。另外，在180℃以上且260℃以下的溫度下，保持設置在抽成真空的處理室中的基板，對處理室導入源氣體，將處理室中的壓力設定為100Pa以上且250Pa以下，並對設置在處理室中的電極供應0.17W/cm2以上且0.5W/cm2以下的高頻功率，由此形成第二氧化物絕緣膜。
根據本發明的一個實施方式，能夠減少包括氧化物半導體膜的半導體裝置的氧化物半導體膜中的缺陷。另外，藉由本發明的一個實施方式，能夠提高包括氧化物半導體膜的半導體裝置的電特性。另外，藉由本發明的一個實施方式，能夠提高包括氧化物半導體膜的半導體裝置的可靠性。另外，藉由本發明的一個實施方式，能夠提供一種關態電流較小的半導體裝置等。另外，藉由本發明的一個實施方式，能夠提供一種耗電量較低的半導體裝置等。另外，藉由本發明的一個實施方式，能夠提供一種能夠減輕眼睛疲勞的顯示裝置等。另外，藉由本發明的一個實施方式，能夠提供一種包括透明半導體膜的半導體裝 置等。另外，藉由本發明的一個實施方式，能夠提供一種新穎的半導體裝置等。另外，藉由本發明的一個實施方式，能夠提供一種具有優良特性的半導體裝置等。
11:基板
15:閘極電極
17:閘極絕緣膜
17a:閘極絕緣膜
17b:閘極絕緣膜
18:氧化物半導體膜
19:氧化物膜
20:多層膜
21:電極
22:電極
23:氧化物絕緣膜
24:氧化物絕緣膜
25:氮化物絕緣膜
26:保護膜
27:缺陷態
28a:低電阻區
28b:低電阻區
28c:低電阻區
29a:低電阻區
29b:低電阻區
29c:低電阻區
31:氧化物膜
32:氧化物半導體膜
33:氧化物膜
34:多層膜
34a:多層膜
35:氧化物膜
36:缺陷態
37:缺陷態
41:虛線
43:實線
44:氧化物膜
45:氧化物半導體膜
50:電晶體
60:電晶體
61:閘極電極
65:電晶體
66:電晶體
67:電晶體
70:電晶體
81:氧化物膜
82:氧化物半導體膜
83:氧化物膜
500:液晶顯示裝置
501:液晶面板
510:控制電路
511:運動檢測部
530:顯示部
540:掃描線驅動電路
541:掃描線
550:資料線驅動電路
551:資料線
552:D-A轉換電路
600:氧化物半導體膜
601:區域
602:低電阻區
603:低電阻區
610:氧化物半導體膜
611:區域
612:低電阻區
613:低電阻區
620:氧化物半導體膜
621:區域
622:低電阻區
623:低電阻區
900:顯示裝置
901:基板
902:像素部
903:信號線驅動電路
904:掃描線驅動電路
905:密封材料
906:基板
908:液晶層
910:電晶體
911:電晶體
912:電晶體
913:液晶元件
915:連接端子電極
916:端子電極
917:導電膜
918:FPC
919:各向異性導電劑
921:平坦化膜
923:絕緣膜
924:絕緣膜
925:密封材料
926:多層膜
927:多層膜
928:電極
929:電極
930:電極
931:電極
932:絕緣膜
933:絕緣膜
935:間隔物
936:密封材料
937:絕緣膜
941:電極
943:電極
945:有機樹脂膜
951:佈線
952:佈線
953:區域
954:FPC
955:FPC
960:隔壁
961:發光層
963:發光元件
964:填充材料
972:閘極電極
973:多層膜
974:電極
975:電極
976:閘極絕緣膜
977:佈線
978:佈線
979:電極
980:觸摸感測器
981:電極
981a:導電膜
981b:導電膜
981c:導電膜
982:電極
983:電容
984:電極
985:絕緣膜
986:基板
987:基板
989:感測器部
990:端子部
991:絕緣膜
9000:桌子
9001:絕緣膜
9002:桌腿
9003:顯示部
9004:顯示按鈕
9005:電源供應線
9033:止動件
9034:開關
9035:電源開關
9036:開關
9038:操作開關
9100:電視機
9101:外殼
9103:顯示部
9105:支架
9107:顯示部
9109:操作鍵
9110:遙控器
9200:電腦
9201:主體
9202:外殼
9203:顯示部
9204:鍵盤
9205:外部連接埠
9206:指向裝置
9630:外殼
9631:顯示部
9631a:顯示部
9631b:顯示部
9632a:區域
9632b:區域
9633:太陽能電池
9634:充放電控制電路
9635:電池
9636:DCDC轉換器
9637:轉換
9638:操作鍵
9639:按鈕
在圖式中：
圖1是說明電晶體的一個實施方式的俯視圖、剖面圖以及說明Vg-Id特性的圖；
圖2是說明電晶體的能帶結構的圖；
圖3是說明電晶體的一個實施方式的剖面圖；
圖4是說明電晶體的製造方法的一個實施方式的剖面圖；
圖5是說明電晶體的一個實施方式的剖面圖；
圖6是說明電晶體的一個實施方式的俯視圖及剖面圖；
圖7是說明電晶體的能帶結構的圖；
圖8是說明電晶體的一個實施方式的俯視圖及剖面圖；
圖9是說明電晶體的製造方法的一個實施方式的剖面圖；
圖10是說明電晶體的一個實施方式的俯視圖及剖面圖；
圖11是說明電晶體的製造方法的一個實施方式的剖面圖；
圖12是說明電晶體的一個實施方式的俯視圖及剖面圖；
圖13是說明電晶體的一個實施方式的剖面圖；
圖14是說明半導體裝置的一個實施方式的俯視圖；
圖15是說明半導體裝置的一個實施方式的剖面圖；
圖16是說明半導體裝置的一個實施方式的俯視圖；
圖17是說明半導體裝置的一個實施方式的剖面圖；
圖18是示出顯示裝置的共用電極的連接結構的一個示例的圖、以及示出顯示裝置的佈線的連接結構的一個示例的圖；
圖19是說明半導體裝置的一個實施方式的剖面圖；
圖20是說明半導體裝置的一個實施方式的俯視圖；
圖21是說明半導體裝置的一個實施方式的俯視圖及剖面圖；
圖22是示出觸摸感測器的結構實例的分解透視圖及俯視圖；
圖23是示出觸摸感測器的結構實例的剖面圖及電路圖；
圖24是示出液晶顯示裝置的結構實例的方塊圖；
圖25是說明液晶顯示裝置的驅動方法的一個示例的時序圖；
圖26是說明包括本發明的一個實施方式的半導體裝置的電子裝置的圖；
圖27是說明包括本發明的一個實施方式的半導體裝 置的電子裝置的圖；
圖28是示出電晶體的Vg-Id特性的圖；
圖29是示出光BT應力測試後的電晶體的臨界電壓的變動量的圖；
圖30是示出BT應力測試前後的Vg-Id特性的圖；
圖31是示出臨界電壓的變動量(△Vth)的圖；
圖32是臨界電壓的變動量(△Vth)的圖；
圖33是示出TDS測量結果的圖；
圖34是示出TDS測量結果的圖；
圖35是示出ESR測量結果的圖；
圖36是示出ESR測量結果的圖；
圖37是示出包括在電晶體中的多層膜的CPM測量結果的圖；
圖38是示出包括在電晶體中的多層膜的ToF-SIMS的結果的圖；
圖39是說明用在能帶結構的計算中的結構的圖；
圖40是示出能帶結構的計算結果的圖；
圖41是氧化物半導體膜的示意圖及示出氧化物半導體膜中的能帶結構的圖；
圖42是示出能帶結構的計算結果的圖；
圖43是示出相對於通道長度的變化的能障的變化的圖；
圖44是顯示裝置的示意圖；
圖45是示出流過電晶體的電流的測量結果的圖；
圖46是示出流過電晶體的電流的測量結果的圖；
圖47是示出顯示裝置的顯示結果的照片；
圖48是示出流過電晶體的電流的測量結果的圖；
圖49是示出流過電晶體的電流的測量結果的圖；
圖50是示出流過電晶體的電流的測量結果的圖；
圖51是示出流過電晶體的電流的測量結果的圖；
圖52是示出電晶體的電流應力測試的結果的圖；
圖53是示出樣本中的SIMS測量結果的圖；
圖54是示出樣本中的SIMS測量結果的圖。
下面，將參照圖式詳細說明本發明的實施方式。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其實施方式和詳細內容在不脫離本發明的精神及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定在下面的實施方式及實施例所記載的內容。另外，在下面所說明的實施方式及實施例中，在不同的圖式中使用相同的元件符號或相同的陰影線來表示相同部分或具有相同功能的部分，而省略反復說明。
注意，在本說明書所說明的每一個圖式中，有時為了明確起見，誇大地表示各構成要素的大小、膜厚度、區域。因此，實際上的尺度並不一定限定於該尺度。
另外，在本說明書中使用的“第一”、“第二”、 “第三”等的用語是為了方便識別構成要素而附加的，而不是為了在數目方面上進行限定。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。
另外，“源極”和“汲極”的功能在電路工作中當電流方向變化等情況下，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
另外，電壓是指兩個點之間的電位差，電位是指某一點的靜電場中的某單位電荷所具有的靜電能(電位能量)。但是，一般來說，將某一點的電位與標準的電位(例如接地電位)之間的電位差簡單地稱為電位或電壓，通常，電位和電壓是同義詞。因此，在本說明書中，除了特別指定的情況以外，既可將“電位”稱為“電壓”，又可將“電壓”稱為“電位”。
在本說明書中，當在進行光微影製程之後進行蝕刻製程時，去除在光微影製程中所形成的遮罩。
實施方式1
在本實施方式中，參照圖式對本發明的一個實施方式的半導體裝置及其製造方法進行說明。
在包括氧化物半導體膜的電晶體中，引起電晶體的電特性不良的缺陷的一個示例是氧缺陷。例如，在具有包含氧缺陷的氧化物半導體膜的電晶體中，臨界電壓容易向負方向變動，而容易具有常導通(normally-on)特性。這是因為由於氧化物半導體膜中的氧缺陷而產生電 荷、以導致低電阻化的緣故。當電晶體具有常導通特性時，產生各種問題，諸如在工作時容易產生工作故障或者在非工作時耗電量增大等。另外，存在以下問題：即由於隨時間的變化或當進行應力測試時，導致電晶體的電特性，典型的為臨界電壓的變動量的增大。
氧缺陷的產生原因之一為在電晶體的製程中所產生的損傷。例如，當在氧化物半導體膜上利用電漿CVD法來形成絕緣膜等時，根據其形成條件，有時該氧化物半導體膜會受到損傷。
另外，除了氧缺陷以外，作為絕緣膜的構成元素的矽或碳等雜質也會導致電晶體的電特性不良。因此，當該雜質混入氧化物半導體膜時，該氧化物半導體膜會低電阻化，因此，存在以下問題：即由於隨時間的變化或當進行應力測試時，導致電晶體的電特性，典型的為臨界電壓的變動量的增大。
鑒於上述問題，本實施方式的目的在於，在具有包括氧化物半導體膜的電晶體的半導體裝置中，減少具有通道區的氧化物半導體膜中的氧缺陷，並降低氧化物半導體膜中的雜質濃度。
圖1A至圖1C示出了半導體裝置所具有的電晶體50的俯視圖及剖面圖。圖1A為電晶體50的俯視圖，圖1B為圖1A的點劃線A-B之間的剖面圖，圖1C為圖1A的點劃線C-D之間的剖面圖。另外，在圖1A中，為了方便起見，省略基板11、閘極絕緣膜17、氧化物絕 緣膜23、氧化物絕緣膜24以及氮化物絕緣膜25等。
圖1B和圖1C所示的電晶體50包括設置在基板11上的閘極電極15。另外，在基板11及閘極電極15上形成有閘極絕緣膜17，還形成有隔著閘極絕緣膜17與閘極電極15重疊的多層膜20、以及與多層膜20相接的一對電極21、22。另外，在閘極絕緣膜17、多層膜20以及一對電極21、22上形成有由氧化物絕緣膜23、氧化物絕緣膜24及氮化物絕緣膜25所構成的保護膜26。
在本實施方式所示的電晶體50中，多層膜20包括氧化物半導體膜18及含有In或Ga的氧化物膜19。另外，氧化物半導體膜18的一部分用作通道區。另外，以與多層膜20接觸的方式形成有氧化物絕緣膜23，並且以與氧化物絕緣膜23相接的方式形成有氧化物絕緣膜24。換而言之，在氧化物半導體膜18與氧化物絕緣膜23之間設置有含有In或Ga的氧化物膜19。
氧化物半導體膜18的典型為In-Ga氧化物膜、In-Zn氧化物膜、In-M-Zn氧化物膜(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。
另外，當氧化物半導體膜18為In-M-Zn氧化物膜時，In與M的原子數比較佳為如下：In原子的比率為25atomic%以上且M原子的比率低於75atomic%，更佳為如下：In原子的比率為34atomic%以上且M原子的比率低於66atomic%。
氧化物半導體膜18的能隙為2eV以上，較佳 為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙較寬的氧化物半導體，能夠減少電晶體50的關態電流。
氧化物半導體膜18的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
含有In或Ga的氧化物膜19的典型為In-Ga氧化物、In-Zn氧化物膜、In-M-Zn氧化物膜(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且與氧化物半導體膜18相比，傳導帶底的能量近於真空能階，典型的是，含有In或Ga的氧化物膜19的傳導帶底的能量與氧化物半導體膜18的傳導帶底的能量之間的能量差為0.05eV以上、0.07eV以上、0.1eV以上或者0.15eV以上，且在2eV以下、1eV以下、0.5eV以下或者0.4eV以下。換而言之，含有In或Ga的氧化物膜19的電子親和力與氧化物半導體膜18的電子親和力之差為0.05eV以上、0.07eV以上、0.1eV以上或者0.15eV以上，且在2eV以下、1eV以下、0.5eV以下或者0.4eV以下。
當含有In或Ga的氧化物膜19為In-M-Zn氧化物膜時，In與M的原子數比較佳為如下：In原子的比率低於50atomic%且M原子的比率為50atomic%以上，更佳為如下：In原子的比率低於25atomic%且M原子的比率為75atomic%以上。
另外，當氧化物半導體膜18及含有In或Ga的氧化物膜19為In-M-Zn氧化物膜(M為Al、Ti、Ga、 Y、Zr、La、Ce、Nd或Hf)時，含有In或Ga的氧化物膜19中所含的M(Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)的原子比率大於氧化物半導體膜18中的M的原子比率，典型的是，含有In或Ga的氧化物膜19中所含的M的原子比率為氧化物半導體膜18中所含的M的原子比率的1.5倍以上，較佳為2倍以上，更佳為3倍以上。
另外，當氧化物半導體膜18及含有In或Ga的氧化物膜19為In-M-Zn氧化物膜(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)時，並且在含有In或Ga的氧化物膜19的原子數比為In：M：Zn=x1：y1：z1，且氧化物半導體膜18的原子數比為In：M：Zn=x2：y2：z2的情況下，y1/x1大於y2/x2，較佳的是y1/x1為y2/x2的1.5倍以上。更佳的是，y1/x1為y2/x2的2倍以上，進一步較佳的是y1/x1為y2/x2的3倍以上。此時，在氧化物半導體膜中，在y2為x2以上的情況下，使用該氧化物半導體膜的電晶體具有穩定的電特性，因此是較佳的。但是，在y2為x2的3倍以上的情況下，使用該氧化物半導體膜的電晶體的場效移動率降低，因此，較佳為y2低於x2的3倍。
當氧化物半導體膜18為In-M-Zn氧化物膜(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)時，較佳為使用來形成In-M-Zn氧化物膜的濺射靶材的金屬元素的原子數比滿足In
Figure 109107997-A0202-12-0014-123
M及Zn
Figure 109107997-A0202-12-0014-124
M。這種濺射靶材的金屬元素的原子數比較佳為In：M：Zn=1：1：1、In：M： Zn=3：1：2。另外，當含有In或Ga的氧化物膜19為In-M-Zn氧化物膜(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)時，較佳為使用來形成In-M-Zn氧化物膜的濺射靶材的金屬元素的原子數比滿足M>In、Zn>0.5×M，更佳的是Zn還滿足Zn>M。這種濺射靶材的金屬元素的原子數比較佳為In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In：Ga：Zn=1：3：5、In：Ga：Zn=1：3：6、In：Ga：Zn=1：3：7、In：Ga：Zn=1：3：8、In：Ga：Zn=1：3：9、In：Ga：Zn=1：3：10、In：Ga：Zn=1：6：4、In：Ga：Zn=1：6：5、In：Ga：Zn=1：6：6、In：Ga：Zn=1：6：7、In：Ga：Zn=1：6：8、In：Ga：Zn=1：6：9、In：Ga：Zn=1：6：10。另外，使用上述濺射靶材而成膜得到的氧化物半導體膜18及含有In或Ga的氧化物膜19中的金屬元素的原子數比可能會有±20%的範圍內的誤差。
氧化物半導體膜18及含有In或Ga的氧化物膜19使用載子密度較低的氧化物半導體膜。例如，氧化物半導體膜18及含有In或Ga的氧化物膜19使用載子密度為1×1017/cm3以下，較佳為1×1015/cm3以下，更佳為1×1013/cm3以下，進一步較佳為1×1011/cm3以下的氧化物半導體膜。
注意，不侷限於上述記載，可以根據電晶體的所需的半導體特性及電特性(場效移動率、臨界電壓等)來使用具有適當的組成的材料。另外，較佳為適當地 設定氧化物半導體膜18的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離、密度等，以得到電晶體的所需的半導體特性。
當在後面形成氧化物絕緣膜24時，含有In或Ga的氧化物膜19用作緩和對氧化物半導體膜18所造成的損傷的膜。
含有In或Ga的氧化物膜19的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。
當氧化物半導體膜18包含第14族元素之一的矽或碳時，氧化物半導體膜18中氧缺陷增加，導致氧化物半導體膜18會n型化。因此，氧化物半導體膜18中的矽或碳的濃度、或者含有In或Ga的氧化物膜19與氧化物半導體膜18之間的介面附近的矽或碳的濃度為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，氧化物半導體膜18及含有In或Ga的氧化物膜19的晶體結構可以為非晶結構、單晶結構、多晶結構或者後述的CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸對齊的結晶氧化物半導體)。另外，當至少氧化物半導體膜18的晶體結構為CAAC-OS時，能夠進一步降低由可見光或紫外線的照射而引起的電特性的變動量。
另外，在本實施方式所示的電晶體50中，以與多層膜20相接的方式形成有氧化物絕緣膜23，並且以與氧化物絕緣膜23相接的方式形成有氧化物絕緣膜24。
氧化物絕緣膜23為使氧透過的氧化物絕緣膜。另外，當在後面形成氧化物絕緣膜24時，氧化物絕緣膜23用作緩和對多層膜20所造成的損傷的膜。
作為氧化物絕緣膜23，可以使用厚度為5nm以上且150nm以下，較佳為5nm以上且50nm以下的氧化矽膜、氧氮化矽膜等。另外，在本說明書中，“氧氮化矽膜”是指在其組成中含氧量多於含氮量的膜，而“氮氧化矽膜”是指在其組成中含氮量多於含氧量的膜。
此外，較佳為使氧化物絕緣膜23中的缺陷量較少，典型的是，藉由ESR測量，較佳為使在起因於矽的懸空鍵的g=2.001處呈現的信號的自旋密度為3×1017spins/cm3以下。這是因為若氧化物絕緣膜23中的缺陷密度較高，則氧則與該缺陷接合，有可能使透過氧化物絕緣膜23的氧減少。
此外，較佳為使在氧化物絕緣膜23與多層膜20之間的介面的缺陷量較少，典型的是，藉由ESR測量，使在起因於多層膜20中的缺陷的g=1.93處呈現的信號的自旋密度為1×1017spins/cm3以下，更佳為檢測下限以下。
此外，從外部進入氧化物絕緣膜23的氧並非全部移動到氧化物絕緣膜23的外部，而有一部分的氧殘留在氧化物絕緣膜23中。此外，在氧進入氧化物絕緣膜23的同時，氧化物絕緣膜23中所含的氧移動到氧化物絕緣膜23的外部，由此有時會發生氧化物絕緣膜23中氧的 移動。
當形成使氧透過的氧化物絕緣膜以作為氧化物絕緣膜23時，可以使從設置在氧化物絕緣膜23上的氧化物絕緣膜24脫離的氧經由氧化物絕緣膜23移動到氧化物半導體膜18中。
氧化物絕緣膜24以與氧化物絕緣膜23相接的方式來形成。氧化物絕緣膜24為包含超過化學計量組成的氧的氧化物絕緣膜。包含超過化學計量組成的氧的氧化物絕緣膜被加熱時，釋放一部分的氧。包含超過化學計量組成的氧的氧化物絕緣膜藉由TDS分析，換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。
作為氧化物絕緣膜24可以使用厚度為30nm以上且500nm以下，較佳為50nm以上且400nm以下的氧化矽膜、氧氮化矽膜等。
此外，較佳為使氧化物絕緣膜24中的缺陷量較少，典型的是，藉由ESR測量，使在起因於矽的懸空鍵的g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，更佳為1×1018spins/cm3以下。另外，由於氧化物絕緣膜24比氧化物絕緣膜23離多層膜20更遠，因此，氧化物絕緣膜24的缺陷密度可以高於氧化物絕緣膜23。
在此，參照圖2A對圖1B所示的多層膜20附近的沿著點劃線E-F的能帶結構進行說明，並且參照圖 2B和圖2C對電晶體50中的載子的移動進行說明。
在圖2A所示的能帶結構中，例如，作為氧化物半導體膜18，使用能隙為3.15eV的In-Ga-Zn氧化物(成膜時使用的濺射靶材的原子數比為In：Ga：Zn=1：1：1)，並且作為含有In或Ga的氧化物膜19，使用能隙為3.5eV的In-Ga-Zn氧化物(成膜時使用的濺射靶材的原子數比為In：Ga：Zn=1：3：2)。另外，能隙可利用光譜橢圓偏光計來測量。
氧化物半導體膜18及含有In或Ga的氧化物膜19的真空能階與價電子帶頂之間的能量差(也稱為游離電位)分別為7.9eV、8.0eV。另外，真空能階與價電子帶頂之間的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)來測量。
氧化物半導體膜18及含有In或Ga的氧化物膜19的真空能階與傳導帶底之間的能量差(也稱為電子親和力)分別為4.7eV、4.5eV。
在此，氧化物半導體膜18的傳導帶底為Ec_18，含有In或Ga的氧化物膜19的傳導帶底為Ec_19。另外，閘極絕緣膜17的傳導帶底為Ec_17，氧化物絕緣膜23的傳導帶底為Ec_23。
如圖2A所示，多層膜20中，氧化物半導體膜18與含有In或Ga的氧化物膜19之間的介面附近的傳導帶底連續地變化。換而言之，在氧化物半導體膜18與 含有In或Ga的氧化物膜19之間的介面附近沒有障壁，傳導帶底的變化平緩。由於在氧化物半導體膜18與含有In或Ga的氧化物膜19之間氧相互移動，因此，形成這種形狀。另外，在多層膜20中，氧化物半導體膜18的傳導帶底的能量最低，因此，該區域用作為通道區。
在此，參照圖2B和圖2C說明在電晶體中作為載子的電子如何移動。在圖2B及圖2C中，虛線箭頭的尺寸示出在氧化物半導體膜18中移動的電子量。
由於雜質及缺陷，缺陷態27形成在含有In或Ga的氧化物膜19與氧化物絕緣膜23之間的介面附近。因此，例如，如圖2B所示，在電晶體的通道區形成在單層的氧化物半導體膜18中的情況下，在氧化物半導體膜18中，作為載子的電子主要在閘極絕緣膜17一側移動，但是少量的電子也在氧化物絕緣膜23一側移動。其結果，在氧化物半導體膜18中移動的電子的一部分被缺陷態27俘獲。
另一方面，如圖2C所示，在本實施方式所示的電晶體50中，氧化物半導體膜18與氧化物絕緣膜23之間設置有含有In或Ga的氧化物膜19，因此氧化物半導體膜18和缺陷態27相隔。因而，在氧化物半導體膜18中移動的電子不容易被缺陷態27俘獲。當電子被缺陷態俘獲時，該電子成為固定負電荷。其結果，導致電晶體的臨界電壓的變動。然而，當氧化物半導體膜18和缺陷態27相隔時，能夠抑制電子被缺陷態27俘獲，從而能夠 抑制臨界電壓的變動。
另外，當氧化物半導體膜18與含有In或Ga的氧化物膜19之間的介面附近的傳導帶底的能量差△E1小時，在氧化物半導體膜18中移動的載子會越過含有In或Ga的氧化物膜19的傳導帶底而被缺陷態27俘獲。因此，將氧化物半導體膜18的傳導帶底Ec_18與含有In或Ga的氧化物膜19的傳導帶底Ec_19之間的能量差△E1設定為0.1eV以上，較佳為0.15eV以上。
另外，在多層膜20的背通道(多層膜20中，與相對於閘極電極15的表面相反的表面)一側，隔著使氧透過的氧化物絕緣膜23設置有包含超過化學計量組成的氧的氧化物絕緣膜24(參照圖1B)。因此，藉由使包含超過化學計量組成的氧的氧化物絕緣膜24中所含的氧移動到多層膜20所包括的氧化物半導體膜18中，由此能夠減少該氧化物半導體膜18中的氧缺陷。
如上所述，藉由設置包括氧化物半導體膜18及含有In或Ga的氧化物膜19的多層膜20，並且在該多層膜20上隔著使氧透過的氧化物絕緣膜23來設置包含超過化學計量組成的氧的氧化物絕緣膜24，能夠減少多層膜20中的氧缺陷。另外，藉由在氧化物半導體膜18與氧化物絕緣膜23之間設置含有In或Ga的氧化物膜19，可以降低氧化物半導體膜18中或者含有In或Ga的氧化物膜19與氧化物半導體膜18之間的介面附近的矽或碳的濃度。其結果是，在多層膜20中，利用恆定光電流法所得 到的吸收係數低於1×10-3/cm，較佳為低於1×10-4/cm。吸收係數和與起因於氧缺陷及雜質的混入的局域態相對應的能量(根據波長換算)有正相關，因此，多層膜20中的局域態密度極低。
另外，藉由從利用CPM測量所得到的吸收係數的曲線來去除起因於帶尾的被稱為耳巴赫帶尾(Urbach tail)的吸收係數，可以根據下述算式來算出因局域態所產生的吸收係數。注意，耳巴赫帶尾是指利用CPM測量所得到的吸收係數的曲線上的具有一定傾斜的區域，該傾斜被稱為耳巴赫能量(Urbach energy)。
Figure 109107997-A0202-12-0022-1
在此，α(E)表示對應於各能量的吸收係數，αu表示因耳巴赫帶尾而引起的吸收係數。
在具有這種結構的電晶體50中，在包括氧化物半導體膜18的多層膜20中缺陷極少，因此，能夠提高電晶體的電特性。另外，當進行應力測試的一個示例，即BT應力測試及光BT應力測試時，臨界電壓不發生變動，或者向負方向或正方向的變動量為1.0V以下，較佳為0.5V以下，因此，可靠性高。
在此，參照圖1D來說明進行BT應力測試及光BT應力測試時的臨界電壓的變動量較少的電晶體的電 特性。
BT應力測試是加速試驗的一種，它可以在短時間內評估由於使用很長時間而發生的電晶體的特性變化(隨時間的變化)。尤其是，在BT應力測試前後、電晶體的臨界電壓的變動量是檢查可靠性時的重要指標。在BT應力測試前後，臨界電壓的變動量越少，電晶體的可靠性越高。
接著，對BT應力測試的具體方法進行說明。首先，對電晶體的初始特性進行測量。接著，固定形成有電晶體的基板的溫度(基板溫度)，對用作電晶體的源極及汲極的一對電極施加同一電位，並在一定的時間內對閘極電極施加與用作源極及汲極的一對電極不同的電位。基板溫度根據試驗目的適當地設定即可。接著，將基板溫度設定為測量初始特性時的溫度，測量電晶體的電特性。其結果是，能夠獲得初始特性的臨界電壓與BT應力測試後的臨界電壓之間的差異、即臨界電壓的變動量。
另外，施加到閘極電極的電位比源極及汲極的電位高的試驗被稱為正BT應力試驗，而施加到閘極電極的電位比源極及汲極的電位低的試驗被稱為負BT應力試驗。另外，在照射光的同時進行BT應力測試的試驗被稱為光BT應力測試。照射光、且施加到閘極電極的電位比源極及汲極的電位高的試驗被稱為光正BT應力試驗，而照射光、且施加到閘極電極的電位比源極及汲極的電位低的試驗被稱為光負BT應力試驗。
BT試驗的試驗強度可以根據基板溫度、施加到閘極絕緣膜的電場強度、電場施加時間來決定。施加到閘極絕緣膜的電場強度藉由將閘極與源極及汲極之間的電位差除以閘極絕緣膜的厚度來決定。例如，在想要將施加到厚度為100nm的閘極絕緣膜的電場強度設定為3MV/cm的情況下，將閘極與源極及汲極之間的電位差設定為30V即可。
圖1D是示出了電晶體的電特性的圖，橫軸表示閘極電壓(Vg)，縱軸表示汲極電流(Id)。電晶體的初始特性用虛線41來表示，BT應力測試後的電特性用實線43來表示。在本實施方式所示的電晶體中，虛線41與實線43中的臨界電壓的變動量為0V或者向負方向或正方向的變動量為1.0V以下，較佳為0.5V以下。因此，本實施方式所示的電晶體在進行BT應力測試後的臨界電壓變動少。由此可知，本實施方式所示的電晶體50的可靠性較高。
另外，由於具有氧化物半導體膜的電晶體為n通道電晶體，所以在本說明書中，將可認為在閘極電壓為0V的情況下沒有流過汲極電流的電晶體定義為具有常閉(normally-off)特性的電晶體。另外，將可認為在閘極電壓為0V的情況下流過汲極電流的電晶體定義為具有常導通特性的電晶體。
另外，在本說明書中，臨界電壓(Vth)的定義是如下：在橫軸表示閘極電壓(Vg[V])且縱軸表示汲 極電流的平方根(Id1/2[A])的曲線(未圖示)中，將具有最大傾斜度的Id1/2的接線外推時的接線與Vg軸的交叉點的閘極電壓。
以下對電晶體50的其他構成要素的詳細內容進行說明。
雖然對基板11的材料等沒有特別的限制，但是至少需要具有能夠承受後續的加熱處理的耐熱性。例如，作為基板11，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以利用以矽或碳化矽等為材料的單晶半導體基板、多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽)基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板11。
另外，作為基板11，也可以使用撓性基板，並且可以在撓性基板上直接形成電晶體50。或者，也可以在基板11與電晶體50之間設置剝離層。剝離層可以在如下情況下使用，即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板11分離並轉置到其他基板上的情況。此時，也可以將電晶體50轉置到耐熱性低的基板或撓性基板上。
閘極電極15可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、或者以上述金屬元素為成分的合金或組合上述金屬元素的合金等來形成。另外，也可以使用選自錳和鋯中的一個或多個的金屬元素。此外，閘極 電極15可以具有單層結構或兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構、以及依次層疊鈦膜、鋁膜及鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種而形成的合金膜或氮化膜。
另外，閘極電極15也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。此外，也可以採用具有上述透光性的導電材料與上述金屬元素的疊層結構。
另外，也可以在閘極電極15與閘極絕緣膜17之間設置In-Ga-Zn類氧氮化物半導體膜、In-Sn類氧氮化物半導體膜、In-Ga類氧氮化物半導體膜、In-Zn類氧氮化物半導體膜、Sn類氧氮化物半導體膜、In類氧氮化物半導體膜、金屬氮化膜(InN、ZnN等)等。由於上述膜具有5eV以上，較佳為5.5eV以上的功函數，且大於氧化物半導體的電子親和力，所以可使包括氧化物半導體的電晶體的臨界電壓向正方向漂移，從而可以實現所謂的常閉特性的切換元件。例如，在使用In-Ga-Zn類氧氮化物半導體膜的情況下，使用氮濃度至少高於氧化物半導體膜18 的In-Ga-Zn類氧氮化物半導體膜，明確而言，氮濃度為7atoms%以上的In-Ga-Zn類氧氮化物半導體膜。
閘極絕緣膜17例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵、或者Ga-Zn類金屬氧化物或氮化矽等即可，並且以疊層結構或單層結構來設置。另外，如圖3所示，也可層疊閘極絕緣膜17a與閘極絕緣膜17b來作為閘極絕緣膜17，且作為與多層膜20相接的閘極絕緣膜17b，可使用加熱時釋放氧的氧化絕緣膜。藉由作為閘極絕緣膜17b使用加熱時釋放氧的膜，能夠降低氧化物半導體膜18與閘極絕緣膜17之間的介面的介面態密度，從而能夠獲得電特性劣化少的電晶體。另外，作為閘極絕緣膜17a，藉由設置對氧、氫、水等具有阻擋效果的絕緣膜，能夠防止氧從氧化物半導體膜18擴散到外部，並能夠防止氫、水等從外部侵入氧化物半導體膜18。作為對氧、氫、水等具有阻擋效果的絕緣膜，可舉出氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
此外，藉由使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料來形成閘極絕緣膜17，可減少電晶體的閘極漏電流。
將閘極絕緣膜17的厚度設定為5nm以上且400nm以下，較佳為10nm以上且300nm以下，更佳為50nm以上且250nm以下。
一對電極21、22作為導電材料使用選自鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭和鎢中的金屬或以這些金屬為主要成分的合金的單層結構或疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在鎢膜上層疊鈦膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、以及依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
另外，藉由在氧化物絕緣膜24上設置對氧、氫、水等具有阻擋效果的氮化物絕緣膜25，能夠防止氧從多層膜20擴散到外部，並能夠防止氫、水等從外部侵入多層膜20。氮化物絕緣膜可以使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等形成。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，可以舉出氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
接著，參照圖4對圖1所示的電晶體50的製造方法進行說明。
如圖4A所示，在基板11上形成閘極電極15，並且在閘極電極15上形成閘極絕緣膜17。
在此，基板11使用玻璃基板。
以下示出閘極電極15的形成方法。首先，藉由濺射法、CVD法、蒸鍍法等形成導電膜，並且藉由光微影製程在導電膜上形成遮罩。接著，用該遮罩對導電膜的一部分進行蝕刻來形成閘極電極15。然後，去除遮罩。
另外，對於閘極電極15，也可以利用電鍍法、印刷法、噴墨法等來代替上述形成方法。
在此，藉由濺射法形成厚度為100nm的鎢膜。接著，藉由光微影製程形成遮罩，用該遮罩對鎢膜進行乾蝕刻，由此形成閘極電極15。
閘極絕緣膜17藉由濺射法、CVD法、蒸鍍法等來形成。
當作為閘極絕緣膜17形成氧化矽膜、氧氮化矽膜或氮氧化矽膜時，作為源氣體，較佳為使用包含矽的沉積氣體及氧化性氣體。包含矽的沉積氣體的典型例子為矽烷、乙矽烷、丙矽烷、氟化矽烷等。氧化性氣體的例子為氧、臭氧、一氧化二氮、二氧化氮等。
此外，當作為閘極絕緣膜17形成氮化矽膜時，較佳為使用具有兩個步驟的形成方法。首先，利用作為源氣體使用矽烷、氮及氨的混合氣體的電漿CVD法，形成缺陷較少的第一氮化矽膜。接著，將源氣體切換為矽烷和氮的混合氣體，以形成氫濃度較低且能夠阻擋氫的第二氮化矽膜。藉由採用上述形成方法，作為閘極絕緣膜 17可形成缺陷較少且具有氫阻擋性的氮化矽膜。
此外，當作為閘極絕緣膜17形成氧化鎵膜時，可以利用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬氣相沉積)法來形成。
接著，如圖4B所示，在閘極絕緣膜17上形成氧化物半導體膜18及含有In或Ga的氧化物膜19。
下面，說明氧化物半導體膜18及含有In或Ga的氧化物膜19的形成方法。在閘極絕緣膜17上連續地形成成為氧化物半導體膜18的氧化物半導體膜、以及成為含有In或Ga的氧化物膜19的含有In或Ga的氧化物膜。接著，利用光微影製程在含有In或Ga的氧化物膜上形成遮罩，然後使用該遮罩對氧化物半導體膜及含有In或Ga的氧化物膜進行部分蝕刻，如圖4B所示那樣，形成位於閘極絕緣膜17上、且以與閘極電極15的一部分重疊的方式與其他元件分離的多層膜20，該多層膜20包括氧化物半導體膜18及含有In或Ga的氧化物膜19。此後去除遮罩。
成為氧化物半導體膜18的氧化物半導體膜、及成為含有In或Ga的氧化物膜19的含有In或Ga的氧化物膜可以利用濺射法、塗敷法、脈衝雷射沉積法、雷射燒蝕法等來形成。
在利用濺射法形成上述氧化物半導體膜及含有In或Ga的氧化物膜的情況下，作為用來生成電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、 DC電源裝置等。
作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧氣體、稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為提高氧對稀有氣體的比例。
另外，根據所形成的氧化物半導體膜及含有In或Ga的氧化物膜的組成而適當地選擇靶材即可。
另外，例如當利用濺射法形成氧化物半導體膜及含有In或Ga的氧化物膜時，藉由將基板溫度設定為150℃以上且500℃以下，較佳為設定為150℃以上且450℃以下，更佳為設定為200℃以上且350℃以下，並在進行加熱的同時形成氧化物半導體膜及含有In或Ga的氧化物膜，可以形成後述的CAAC-OS膜。
氧化物半導體膜及含有In或Ga的氧化物膜不以簡單地層疊各膜的方式來形成，而是以形成連續接合(在此，特指在各膜之間傳導帶底的能量連續地變化的結構)的方式來形成。換而言之，採用在各膜之間的介面不存在雜質的疊層結構，該雜質會形成陷阱中心或再結合中心等缺陷態或阻擋載子的移動的障壁。如果雜質混入被層疊的氧化物半導體膜與含有In或Ga的氧化物膜之間，能帶則失去連續性，因此，載子在介面被俘獲或者因再結合而消失。
為了形成連續接合，需要使用具備裝載閉鎖室的多室成膜裝置(濺射裝置)以使各膜不暴露於大氣中 的方式連續地進行層疊。在濺射裝置的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到1×10-4Pa至5×10-7Pa左右)以盡可能地去除對氧化物半導體膜來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將氣體、尤其是包含碳或氫的氣體從抽氣系統倒流到處理室內。
為了獲得高純度本質的氧化物半導體膜，不僅需要對處理室進行高真空抽氣，而且需要使濺射氣體變得高純度。用作為濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，進一步較佳為-120℃以下的高純度氣體，由此能夠盡可能地防止水分等混入氧化物半導體膜。
在此，利用濺射法形成厚度為35nm的In-Ga-Zn氧化物膜(成膜時所用的濺射靶材的原子數比為In：Ga：Zn=1：1：1)以作為氧化物半導體膜，然後利用濺射法形成厚度為20nm的In-Ga-Zn氧化物膜(成膜時所用的濺射靶材的原子數比為In：Ga：Zn=1：3：2)以作為含有In或Ga的氧化物膜。接著，在含有In或Ga的氧化物膜上形成遮罩，並選擇性地對氧化物半導體膜及含有In或Ga的氧化物膜進行局部蝕刻，由此形成包括氧化物半導體膜18及含有In或Ga的氧化物膜19的多層膜20。
此後，也可以進行加熱處理。
接著，如圖4C所示，形成一對電極21、22。
以下示出了一對電極21、22的形成方法。首先，藉由濺射法、CVD法、蒸鍍法等來形成導電膜。接著，藉由光微影製程在該導電膜上形成遮罩。接著，用該遮罩對導電膜進行蝕刻以形成一對電極21、22。然後，去除遮罩。
在此，藉由濺射法依次層疊厚度為50nm的鎢膜、厚度為400nm的鋁膜及厚度為100nm的鈦膜。接著，藉由光微影製程在鈦膜上形成遮罩，用該遮罩對鎢膜、鋁膜及鈦膜進行乾蝕刻，由此形成一對電極21、22。
接著，如圖4D所示，在多層膜20及一對電極21、22上形成氧化物絕緣膜23。接著，在氧化物絕緣膜23上形成氧化物絕緣膜24。
較佳的是，在形成氧化物絕緣膜23之後，在不暴露於大氣中的狀態下連續地形成氧化物絕緣膜24。在形成氧化物絕緣膜23之後，在不暴露於大氣中的狀態下，調節源氣體的流量、壓力、高頻功率和基板溫度中的一個以上以連續地形成氧化物絕緣膜24，由此能夠在減少氧化物絕緣膜23與氧化物絕緣膜24之間的介面的起因於大氣成分的雜質濃度的同時，能夠使包含於氧化物絕緣膜24中的氧移動到氧化物半導體膜18中，由此能夠減少氧化物半導體膜18的氧缺陷量。
利用以下述條件可以形成氧化矽膜或氧氮化矽膜以作為氧化物絕緣膜23：在180℃以上且400℃以 下，較佳為200℃以上且370℃以下的溫度下保持設置在電漿CVD設備的抽成真空的處理室內的基板，將源氣體導入處理室，將處理室內的壓力設定為20Pa以上且250Pa以下，較佳為設定為20Pa以上且低於100Pa，或較佳為100Pa以上且250Pa以下，並對設置在處理室內的電極供應高頻功率。
作為氧化物絕緣膜23的源氣體，較佳為使用含有矽的沉積氣體及氧化性氣體。含有矽的沉積氣體的典型例子為矽烷、乙矽烷、丙矽烷、氟化矽烷等。氧化性氣體的例子為氧、臭氧、一氧化二氮、二氧化氮等。
藉由採用上述條件，可以形成使氧透過的氧化物絕緣膜作為氧化物絕緣膜23。另外，藉由設置含有In或Ga的氧化物膜19及氧化物絕緣膜23，在後續形成氧化物絕緣膜24的形成製程中，能夠降低對氧化物半導體膜18所造成的損傷。另外，藉由將處理室的壓力設定為100Pa以上且250Pa以下，氧化物絕緣膜23中的含水量下降，因此能夠在降低電晶體50的電特性偏差的同時，能夠抑制臨界電壓的變動。另外，藉由將處理室的壓力設定為100Pa以上且250Pa以下，當對氧化物絕緣膜23進行成膜時，能夠降低對包括氧化物半導體膜18的多層膜20所造成的損傷，因此能夠降低氧化物半導體膜18中的氧缺陷量。尤其是，當提高氧化物絕緣膜23或者在後續形成的氧化物絕緣膜24的成膜溫度，典型的為高於220℃的溫度，此時，氧化物半導體膜18所包含的氧的一 部分脫離，容易形成氧缺陷。另外，當為了提高電晶體的可靠性而採用用來降低在後面形成的氧化物絕緣膜24中的缺陷量的成膜條件時，氧的脫離量容易降低。其結果是，有時難以減少氧化物半導體膜18中的氧缺陷。然而，藉由將處理室的壓力設定為100Pa以上且250Pa以下，並降低在形成氧化物絕緣膜23時對氧化物半導體膜18所造成的損傷，即使從氧化物絕緣膜24脫離的氧量較低，也能夠減少氧化物半導體膜18中的氧缺陷。
另外，藉由將氧化性氣體量設定為包含矽的沉積氣體量的100倍以上，能夠減少氧化物絕緣膜23中的氫量。其結果是，能夠減少混入氧化物半導體膜18的含氫量，因此，能夠抑制電晶體的臨界電壓的負向漂移。
而且，藉由以下述條件能夠形成氧化矽膜或氧氮化矽膜作為氧化物絕緣膜23：在300℃以上且400℃以下，較佳為320℃以上且370℃以下的溫度下來保持設置在電漿CVD設備的抽成真空的處理室內的基板，將源氣體導入處理室，將處理室內的壓力設定為20Pa以上且250Pa以下，並對設置在處理室內的電極供應高頻功率。
在該成膜條件下，藉由將基板溫度設定為上述溫度，矽與氧的結合力變強。因此，作為氧化物絕緣膜23，可以形成使氧透過、緻密且硬的氧化物絕緣膜，典型的是，在25℃下使用0.5wt%氟酸時使蝕刻速度為10nm/分以下，較佳為8nm/分以下的氧化矽膜或氧氮化矽膜。
在此，作為氧化物絕緣膜23，在如下條件下 利用電漿CVD法來形成厚度為50nm的氧氮化矽膜：將流量為30sccm的矽烷及流量為4000sccm的一氧化二氮用作源氣體，處理室的壓力為200Pa，基板溫度為220℃，使用27.12MHz的高頻電源將150W的高頻功率供應到平行平板電極。藉由採用上述條件，能夠形成使氧透過的氧氮化矽膜。
藉由以下述條件形成氧化矽膜或氧氮化矽膜以作為氧化物絕緣膜24：在180℃以上且260℃以下，較佳為200℃以上且240℃以下的溫度下來保持設置在電漿CVD設備的抽成真空的處理室內的基板，將源氣體導入處理室，將處理室內的壓力設定為100Pa以上且250Pa以下，較佳為設定為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳為0.25W/cm2以上且0.35W/cm2以下的高頻功率。
作為氧化物絕緣膜24的源氣體，較佳為使用包含矽的沉積氣體及氧化性氣體。包含矽的沉積氣體的典型例子為矽烷、乙矽烷、丙矽烷、氟化矽烷等。氧化性氣體的例子為氧、臭氧、一氧化二氮、二氧化氮等。
作為氧化物絕緣膜24的成膜條件，在上述壓力的處理室中供應具有上述功率密度的高頻功率，由此在電漿中源氣體的分解效率得到提高，氧自由基增加，且源氣體的氧化進展，所以氧化物絕緣膜24中的含氧量多於化學計量組成。然而，在基板溫度是上述溫度的情況下，由於矽與氧的結合力較低，因此，因加熱而使氧的一部分 脫離。其結果是，能夠形成包含超過化學計量組成的氧、且因加熱而釋放氧的一部分的氧化物絕緣膜。此外，在多層膜20上設置有氧化物絕緣膜23。從而，在氧化物絕緣膜24的形成製程中，氧化物絕緣膜23用作多層膜20的保護膜。此外，含有In或Ga的氧化物膜19也用作氧化物半導體膜18的保護膜。其結果是，能夠在減少對氧化物半導體膜18所造成的損傷的同時，使用功率密度高的高頻功率來形成氧化物絕緣膜24。
另外，在氧化物絕緣膜24的成膜條件中，藉由增加包含矽的沉積氣體對氧化性氣體的流量，可以降低氧化物絕緣膜24中的缺陷量。典型的是，能夠形成缺陷量較低的氧化物絕緣膜，其中藉由ESR測量，在起因於矽的懸空鍵的g=2.001處呈現的信號的自旋密度低於6×1017spins/cm3，較佳為3×1017spins/cm3以下，更佳為1.5×1017spins/cm3以下。由此能夠提高電晶體的可靠性。
在此，作為氧化物絕緣膜24，在如下條件下利用電漿CVD法形成厚度為400nm的氧氮化矽膜：將流量為200sccm的矽烷及流量為4000sccm的一氧化二氮用作源氣體，處理室的壓力為200Pa，基板溫度為220℃，使用27.12MHz的高頻電源將1500W的高頻功率供應到平行平板電極。另外，電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，將所供應的功率的換算為每單位面積的功率(功率密度)為0.25W/cm2。
接著，進行加熱處理。將該加熱處理的溫度 典型地設定為150℃以上且低於基板的應變點，較佳為200℃以上且450℃以下，更佳為300℃以上且450℃以下。
該加熱處理可以使用電爐、RTA裝置等來進行。藉由使用RTA裝置，可限定於短時間內以在基板的應變點以上的溫度下進行加熱處理。由此，可以縮短加熱處理時間。
加熱處理可以在氮、氧、超乾燥空氣(含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)、或稀有氣體(氬、氦等)的氛圍下進行。另外，上述氮、氧、超乾燥空氣或稀有氣體較佳為不含有氫、水等。
藉由該加熱處理，能夠將氧化物絕緣膜24中所含的氧的一部分移動到氧化物半導體膜18中以降低氧化物半導體膜18中的氧缺陷量。
另外，當氧化物絕緣膜23及氧化物絕緣膜24包含水、氫等時，若在後續形成具有阻擋水、氫等的功能的氮化物絕緣膜25並進行加熱處理，則氧化物絕緣膜23及氧化物絕緣膜24所包含的水、氫等會移動到氧化物半導體膜18中，因此，在氧化物半導體膜18中產生缺陷。然而，藉由進行上述加熱處理，能夠使氧化物絕緣膜23及氧化物絕緣膜24中所包含的水、氫等發生脫離，由此在能夠降低電晶體50的電特性偏差的同時，能夠抑制臨界電壓的變動。
另外，當在進行加熱的同時，在氧化物絕緣膜23上形成氧化物絕緣膜24時，可以將氧移動到氧化物半導體膜18中以減少氧化物半導體膜18中的氧缺陷，因此，不需要進行上述加熱處理。
在此，在氮及氧氛圍下，以350℃進行1小時的加熱處理。
另外，當形成一對電極21、22時，由於導電膜的蝕刻，多層膜20會受到損傷而在多層膜20的背通道一側產生氧缺陷。然而，當在氧化物絕緣膜24中使用包含超過化學計量組成的氧的氧化物絕緣膜時，藉由加熱處理能夠填補該產生在背通道一側的氧缺陷。由此，能夠減少多層膜20中的缺陷，因此，能夠提高電晶體50的可靠性。
接著，利用濺射法、CVD法等來形成氮化物絕緣膜25。
當利用電漿CVD法來形成氮化物絕緣膜25時，藉由在300℃以上且400℃以下，較佳為320℃以上且370℃以下的溫度下來保持設置在電漿CVD設備的抽成真空的處理室中的基板，能夠形成緻密的氮化物絕緣膜，所以是較佳的。
當作為氮化物絕緣膜25利用電漿CVD法來形成氮化矽膜時，較佳為使用包含矽的沉積氣體、氮及氨作為源氣體。藉由在源氣體中使用少於氮的氨，在電漿中氨發生解離而產生活性種。該活性種切斷包含矽的沉積氣 體中所含的矽與氫的接合及氮的三鍵。其結果是，能夠促進矽與氮的接合，能夠形成矽與氫的接合較少、缺陷較少且緻密的氮化矽膜。另一方面，當在源氣體中使用多於氮的氨時，包含矽的沉積氣體及氮的分解不進展，矽與氫的接合殘留，導致形成缺陷較多且不緻密的氮化矽膜。由此，在源氣體中，較佳為氮對氨的流量比設定為5以上且50以下，較佳為10以上且50以下。
在此，在如下條件下利用電漿CVD法來形成厚度為50nm的氮化矽膜：在電漿CVD設備的處理室中，將流量為50sccm的矽烷、流量為5000sccm的氧以及流量為100sccm的氨用作為源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，用27.12MHz的高頻電源對平行平板電極供應1000W的高頻功率。另外，電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，所供應的功率的換算為每單位面積的功率(功率密度)為1.7×10-1W/cm2。
藉由上述製程，能夠形成由氧化物絕緣膜23、氧化物絕緣膜24及氮化物絕緣膜25構成的保護膜26。
接著，也可以進行加熱處理。將該加熱處理的溫度典型地設定為150℃以上且低於基板的應變點，較佳為200℃以上且450℃以下，更佳為300℃以上且450℃以下。
藉由上述製程，能夠製造電晶體50。
藉由以與用作為通道區的氧化物半導體膜重疊的方式來形成包含超過化學計量組成的氧的氧化物絕緣膜，能夠使該氧化物絕緣膜中的氧移動到氧化物半導體膜中。由此，能夠減少氧化物半導體膜中的氧缺陷量。
尤其是，藉由將在用作為通道區的氧化物半導體膜與包含超過化學計量組成的氧的氧化物絕緣膜之間形成使氧透過的氧化物絕緣膜，當形成包含超過化學計量組成的氧的氧化物絕緣膜時，能夠抑制對該氧化物半導體膜造成損傷。由此，能夠減少氧化物半導體膜中的氧缺陷量。
另外，藉由在氧化物半導體膜上形成含有In或Ga的氧化物膜，當形成包含超過化學計量組成的氧的氧化物絕緣膜時，進一步能夠抑制對氧化物半導體膜造成損傷。而且，藉由形成含有In或Ga的氧化物膜，能夠抑制形成在氧化物半導體膜上的絕緣膜，例如氧化物絕緣膜的構成元素混入氧化物半導體膜。
藉由上述步驟，能夠獲得將使用了氧化物半導體膜的半導體裝置中的缺陷量降低的半導體裝置。另外，能夠獲得將使用了氧化物半導體膜的半導體裝置的電特性提高的半導體裝置。
<變形例1>
在本實施方式所示的電晶體50中，可以根據需要在基板11與閘極電極15之間設置基底絕緣膜。作為基底絕 緣膜的材料，可以舉出氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁等。另外，作為基底絕緣膜的材料，藉由使用氮化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等，可以抑制雜質、典型的為鹼金屬、水、氫等從基板11擴散到多層膜20中。
基底絕緣膜可以利用濺射法、CVD法等來形成。
<變形例2>
作為設置在本實施方式所示的電晶體50中的氧化物半導體膜18，藉由使用雜質濃度較低且缺陷態密度較低的氧化物半導體膜，能夠製造電特性更優良的電晶體，所以是較佳的。在此，將雜質濃度較低且缺陷態密度較低(氧缺陷少)的狀態稱為高純度本質或實質上高純度本質。高純度本質或實質上高純度本質的氧化物半導體的載子發生源較少，因此，有時可以具有較低的載子密度。因此，將該氧化物半導體用於通道區的電晶體很少具有臨界電壓為負的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，因此，具有較低的缺陷態密度。因此，將該氧化物半導體用於通道區的電晶體的電特性變動小，所以該電晶體具有較高的可靠性。此外，被氧化物半導體的缺陷態所俘獲的電荷到被釋放為止所需的時間較長，有時會像固定電荷那樣動作。因此，將缺陷態密度較高的氧化物半導 體用於通道區的電晶體的電特性有時會變得不穩定。雜質的例子為氫、氮、鹼金屬或鹼土金屬等。
氧化物半導體中所含的氫和與金屬原子接合的氧發生反應生成水，同時氧缺陷形成在發生氧脫離的晶格(或氧脫離的部分)。當氫進入該氧缺陷時，有時會生成作為載子的電子。另外，當氫的一部分和與金屬原子接合的氧發生接合時，有時會生成作為載子的電子。因此，使用了包含氫的氧化物半導體的電晶體容易具有常導通特性。
因此，較佳為儘量減少氧化物半導體膜18中的氫。明確而言，將利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)而得到的氧化物半導體膜18中的氫濃度設為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下，再進一步較佳為1×1016atoms/cm3以下。
作為降低氧化物半導體膜18的氫濃度的方法，藉由如圖4B所示那樣在形成具有氧化物半導體膜18及含有In或Ga的氧化物膜19的多層膜20之後，進行加熱處理，由此能夠降低氧化物半導體膜18的氫濃度。將該加熱處理的溫度典型地設定為150℃以上且低於基板的應變點，較佳為200℃以上且450℃以下，更佳為300℃以上且450℃以下。
另外，將藉由二次離子質譜分析法而得到的氧化物半導體膜18中的鹼金屬或者鹼土金屬的濃度設定為1×1018atoms/cm3以下，較佳為設定為2×1016atoms/cm3以下。鹼金屬和鹼土金屬有時會與氧化物半導體結合而生成載子，導致電晶體的關態電流的增大。因此，較佳為降低氧化物半導體膜18中的鹼金屬或者鹼土金屬的濃度。
在閘極絕緣膜17的一部分設置氮化物絕緣膜，能夠降低氧化物半導體膜18中的鹼金屬或者鹼土金屬的濃度。
另外，當氧化物半導體膜18中包含氮時，生成作為載子的電子，載子密度增加而容易使氧化物半導體膜18被n型化。因此，使用了包含氮的氧化物半導體的電晶體容易具有常導通特性。因此，較佳為儘量減少該氧化物半導體膜中的氮。例如，氮濃度較佳為5×1018atoms/cm3以下。
如此，藉由儘量減少雜質(氫、氮、鹼金屬或鹼土金屬等)來使氧化物半導體膜18高度純化，能夠抑制電晶體具有常導通特性，由此能夠使電晶體的關態電流極小。因此，能夠製造電特性良好的半導體裝置。此外，能夠製造可靠性較高的半導體裝置。
另外，根據各種實驗可以證明使用了被高度純化後的氧化物半導體膜的電晶體的關態電流較小。例如，即便是通道寬度為1×106μm且通道長度L為10μm的元件，源極電極和汲極電極之間的電壓(汲極電壓)在 1V至10V的範圍內，也可以使關態電流為半導體參數分析儀的測量界限以下，即1×10-13A以下。在此情況下，可知：用關態電流除以電晶體的通道寬度所得到的數值為100zA/μm以下。此外，藉由使用如下電路來進行關態電流的測量，在該電路中，使電容元件和電晶體連接，並由該電晶體來控制流入到電容元件的電荷或從電容元件流出的電荷。在該測量中，將被高度純化後的氧化物半導體膜的一部分用於上述電晶體的通道區，並根據電容元件的每單位時間的電荷量的推移來測量該電晶體的關態電流。其結果是，當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，使用了被高度純化後的氧化物半導體膜的電晶體的關態電流很小。
<變形例3>
作為設置在本實施方式所示的電晶體50中的一對電極21、22，較佳為使用鎢、鈦、鋁、銅、鉬、鉻或鉭單體、或者其合金等容易與氧接合的導電材料。其結果是，多層膜20中所含的氧與一對電極21、22中的導電材料接合，氧缺陷區形成在多層膜20中。此外，也有形成一對電極21、22的導電材料的構成元素的一部分混入多層膜20的情況。其結果是，低電阻區形成在多層膜20中的與一對電極21、22相接的區域附近。圖5為圖1B所示的電晶體50的多層膜20的放大剖面圖。
如圖5A所示，有時低電阻區28a、29a的大部分形成在含有In或Ga的氧化物膜19中。或者，如圖5B所示，有時低電阻區28b、29b形成在氧化物半導體膜18及含有In或Ga的氧化物膜19中。或者，如圖5C所示，有時低電阻區28c、29c以與閘極絕緣膜17相接的方式形成在氧化物半導體膜18及含有In或Ga的氧化物膜19中。該低電阻區28a至28c、29a至29c的導電性較高，因此，能夠降低多層膜20與一對電極21、22之間的接觸電阻，由此能夠增大電晶體的通態電流。
另外，一對電極21、22也可具有上述容易與氧接合的導電材料和氮化鈦、氮化鉭、釕等不容易與氧接合的導電材料的疊層結構。藉由採用上述疊層結構，能夠防止在一對電極21、22與氧化物絕緣膜23之間的介面處產生一對電極21、22的氧化，由此能夠抑制一對電極21、22被高電阻化。
<變形例4>
在本實施方式所示的電晶體50的製造方法中，也可在形成一對電極21、22之後，進行洗滌處理來去除蝕刻殘渣。藉由進行該洗滌處理，能夠抑制流過一對電極21與22之間的洩漏電流。該洗滌處理可以藉由使用TMAH(Tetramethylammonium Hydroxide：四甲基氫氧化銨)溶液等鹼性溶液、稀氫氟酸、草酸、磷酸等酸性的溶液進行。
<變形例5>
此外，在本實施方式所示的電晶體50的製造方法中，也可在形成一對電極21、22之後，將多層膜20暴露於產生在氧氛圍中的電漿，來對氧化物半導體膜18及含有In或Ga的氧化物膜19供應氧。氧氛圍的例子為氧、臭氧、一氧化二氮、二氧化氮等的氛圍。而且，在該電漿處理中，較佳為將多層膜20暴露於在對基板11一側不施加偏壓的狀態下產生的電漿中。其結果是，能夠不使多層膜20受損傷，且能供應氧，可減少多層膜20中的氧缺陷量。此外，可以去除由於蝕刻處理殘留在多層膜20的表面上的雜質，諸如氟、氯等鹵素等。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合並實施。
實施方式2
在本實施方式中，參照圖式對包括與實施方式1相比能夠進一步降低氧化物半導體膜中的缺陷量的電晶體的半導體裝置進行說明。本實施方式所說明的電晶體與實施方式1之間的不同點在於，本實施方式所示的電晶體在閘極絕緣膜與氧化物半導體膜之間包括含有In或Ga的氧化物膜。
圖6示出了半導體裝置所包括的電晶體60的 俯視圖及剖面圖。圖6A為電晶體60的俯視圖，圖6B為圖6A的點劃線A-B之間的剖面圖，圖6C為圖6A的點劃線C-D之間的剖面圖。另外，在圖6A中，為了方便起見，省略基板11、閘極絕緣膜17、氧化物絕緣膜23、氧化物絕緣膜24以及氮化物絕緣膜25等。
圖6所示的電晶體60包括設置在基板11上的閘極電極15。另外，在基板11及閘極電極15上形成有閘極絕緣膜17，還形成有隔著閘極絕緣膜17與閘極電極15重疊的多層膜34、以及與多層膜34相接的一對電極21、22。另外，在閘極絕緣膜17、多層膜34及一對電極21、22上形成有由氧化物絕緣膜23、氧化物絕緣膜24及氮化物絕緣膜25構成的保護膜26。
在本實施方式所示的電晶體60中，多層膜34包括含有In或Ga的氧化物膜31、氧化物半導體膜32及含有In或Ga的氧化物膜33。另外，氧化物半導體膜32的一部分用作為通道區。
另外，閘極絕緣膜17與含有In或Ga的氧化物膜31相接。換而言之，在閘極絕緣膜17與氧化物半導體膜32之間設置有含有In或Ga的氧化物膜31。
另外，含有In或Ga的氧化物膜33與氧化物絕緣膜23相接。換而言之，在氧化物半導體膜32與氧化物絕緣膜23之間設置有含有In或Ga的氧化物膜33。
含有In或Ga的氧化物膜31及含有In或Ga的氧化物膜33可適當地使用與實施方式1所示的含有In 或Ga的氧化物膜19同樣的材料及方法來形成。
當含有In或Ga的氧化物膜31為In-M-Zn氧化物膜時，In與M的原子數比較佳為如下：In原子的比率低於50atomic%且M原子的比率為50atomic%以上，更佳為如下：In原子的比率低於25atomic%且M原子的比率為75atomic%以上。
當含有In或Ga的氧化物膜33為In-M-Zn氧化物膜時，In與M的原子數比較佳為如下：In原子的比率低於50atomic%且M原子的比率為50atomic%以上，更佳為如下：In原子的比率低於25atomic%且M原子的比率為75atomic%以上。
氧化物半導體膜32可適當地使用與實施方式1所示的氧化物半導體膜18同樣的材料及方法來形成。
在此，作為含有In或Ga的氧化物膜31，利用濺射法來形成厚度為30nm的In-Ga-Zn氧化物膜(成膜時所使用的濺射靶材的原子數比為In：Ga：Zn=1：6：4)。另外，作為氧化物半導體膜32，形成厚度為10nm的In-Ga-Zn氧化物膜(成膜時所使用的濺射靶材的原子數比為In：Ga：Zn=1：1：1)。另外，作為含有In或Ga的氧化物膜33，形成厚度為10nm的In-Ga-Zn氧化物膜(成膜時所使用的濺射靶材的原子數比為In：Ga：Zn=1：3：2)。
在此，參照圖7A，對圖6所示的電晶體60的多層膜34附近的沿著點劃線G-H的能帶結構進行說 明，並且參照圖7B對電晶體60中的載子的移動進行說明。
在圖7A所示的能帶結構中，例如，作為含有In或Ga的氧化物膜31，使用能隙為3.8eV的In-Ga-Zn氧化物(成膜時所使用的濺射靶材的原子數比為In：Ga：Zn=1：6：4)。作為氧化物半導體膜32，使用能隙為3.2eV的In-Ga-Zn氧化物(成膜時所使用的濺射靶材的原子數比為In：Ga：Zn=1：1：1)。作為含有In或Ga的氧化物膜33，使用能隙為3.5eV的In-Ga-Zn氧化物(成膜時所使用的濺射靶材的原子數比為In：Ga：Zn=1：3：2)。
含有In或Ga的氧化物膜31、氧化物半導體膜32及含有In或Ga的氧化物膜33的真空能階與價電子帶頂之間的能量差(也稱為游離電位)分別為7.8eV、7.9eV、8.0eV。
含有In或Ga的氧化物膜31、氧化物半導體膜32及含有In或Ga的氧化物膜33的真空能階與傳導帶底之間的能量差(也稱為電子親和力)分別為4.0eV、4.7eV、4.5eV。
另外，將含有In或Ga的氧化物膜31的傳導帶底設為Ec_31，將氧化物半導體膜32的傳導帶底設為Ec_32，將含有In或Ga的氧化物膜33的傳導帶底設為Ec_33。另外，將閘極絕緣膜17的傳導帶底設為Ec_17，將氧化物絕緣膜23的傳導帶底設為Ec_23。
如圖7A所示，在多層膜34中，在含有In或Ga的氧化物膜31與氧化物半導體膜32之間的介面附近的傳導帶底、以及氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近的傳導帶底連續地發生變化。換而言之，在含有In或Ga的氧化物膜31與氧化物半導體膜32之間的介面附近、以及氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近沒有障壁，變化平緩。具有這種傳導帶底的結構可以被稱為U型井(U shaped well)結構。由於含有In或Ga的氧化物膜31與氧化物半導體膜32之間、以及氧化物半導體膜32與含有In或Ga的氧化物膜33之間氧相互移動，因此形成為這種形狀。另外，在多層膜34中，氧化物半導體膜32的傳導帶底Ec_32的能量最低，因此該區域用作為通道區。
在此，參照圖7B說明在電晶體60中作為載子的電子如何移動。在圖7B中，虛線箭頭示出了氧化物半導體膜32中的電子的移動。
由於雜質及缺陷，缺陷態36形成在閘極絕緣膜17與含有In或Ga的氧化物膜31之間的介面附近。同樣地，缺陷態37形成在含有In或Ga的氧化物膜33與氧化物絕緣膜32之間的介面附近。如圖7B所示，在本實施方式所示的電晶體60中，在閘極絕緣膜17與氧化物半導體膜32之間設置有含有In或Ga的氧化物膜31，因此，氧化物半導體膜32和缺陷態36之間有間隔。此外，在氧化物半導體膜32與氧化物絕緣膜23之間設置有含有In 或Ga的氧化物膜33，因此，氧化物半導體膜32和缺陷態37之間有間隔。
其結果是，在氧化物半導體膜32中移動的電子不容易被缺陷態36、37俘獲，所以不僅能夠增大電晶體的通態電流，而且能夠提高場效移動率。另外，當電子被缺陷態36、37俘獲時，該電子成為固定負電荷。其結果是，導致電晶體的臨界電壓發生變動。然而，當氧化物半導體膜32和缺陷態36、37分別有間隔時，能夠抑制電子被缺陷態36、37俘獲，從而能夠抑制臨界電壓的變動。
另外，當含有In或Ga的氧化物膜31與氧化物半導體膜32之間的介面附近的傳導帶底的能量差△E2、以及氧化物半導體膜32與含有In或Ga的氧化物膜33之間的傳導帶底能量差△E3較小時，在氧化物半導體膜32中移動的載子會越過含有In或Ga的氧化物膜31的傳導帶底而被缺陷態36俘獲，或者越過含有In或Ga的氧化物膜33的傳導帶底而被缺陷態37俘獲。因此，將含有In或Ga的氧化物膜31的傳導帶底與氧化物半導體膜32的傳導帶底之間的能量差△E2、以及氧化物半導體膜32的傳導帶底與含有In或Ga的氧化物膜33的傳導帶底之間的能量差△E3都設定為0.1eV以上，較佳為0.15eV以上。
另外，藉由使氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近的能量差△E3小於 含有In或Ga的氧化物膜31與氧化物半導體膜32之間的介面附近的能量差△E2，能夠降低氧化物半導體膜32與一對電極21、22之間的電阻，並且能夠降低被缺陷態36俘獲的電子量，因此，不僅能夠增大電晶體的通態電流，而且能夠提高場效移動率。
此處，雖然能量差△E3小於能量差△E2，但是也可根據電晶體的電特性來適當地選擇含有In或Ga的氧化物膜31、氧化物半導體膜32、以及含有In或Ga的氧化物膜33的構成元素及組成，以使能量差△E3等於或大於能量差△E2。
另外，在多層膜34的背通道一側(多層膜34中，與相對於閘極電極15的表面相反的表面)，隔著使氧透過的氧化物絕緣膜23來設置有包含超過化學計量組成的氧的氧化物絕緣膜24(參照圖6)。因此，藉由使包含超過化學計量組成的氧的氧化物絕緣膜24中所含的氧移動到多層膜34所包括的氧化物半導體膜32中，能夠減少該氧化物半導體膜32中的氧缺陷。
另外，雖然當進行用來形成一對電極21、22的蝕刻時，多層膜34受到損傷，氧缺陷形成在多層膜34的背通道一側，但是藉由使用包含超過化學計量組成的氧的氧化物絕緣膜24中所含的氧，能夠填補該氧缺陷。由此能夠提高電晶體60的可靠性。
如上所述，藉由設置包括含有In或Ga的氧化物膜31、氧化物半導體膜32及含有In或Ga的氧化物 膜33的多層膜34，並且在該多層膜34上隔著使氧透過的氧化物絕緣膜23來設置包含超過化學計量組成的氧的氧化物絕緣膜24，由此能夠減少多層膜34中的氧缺陷。另外，由於在閘極絕緣膜17與氧化物半導體膜32之間設置有含有In或Ga的氧化物膜31，並且在氧化物半導體膜32與氧化物絕緣膜23之間設置有含有In或Ga的氧化物膜33，因此，能夠降低含有In或Ga的氧化物膜31與氧化物半導體膜32之間的介面附近的矽或碳的濃度、氧化物半導體膜32中的矽或碳的濃度、或者含有In或Ga的氧化物膜33與氧化物半導體膜32之間的介面附近的矽或碳的濃度。其結果是，在多層膜34中，利用恆定光電流法所得到的吸收係數低於1×10-3/cm，較佳為低於1×10-4/cm，局域態密度極低。
在具有這種結構的電晶體60中，因為包括氧化物半導體膜32的多層膜34中的缺陷極少，因此，能夠提高電晶體的電特性，典型的是能夠實現通態電流的增大及場效移動率的提高。另外，當進行應力測試的一個示例，即BT應力測試及光BT應力測試時，臨界電壓不發生變動、或者向負方向或向正方向的變動量為1.0V以下，較佳為0.5V以下，因此，其可靠性較高。
<變形例1>
如圖6D及圖6E所示，也可使用包括含有In或Ga的氧化物膜31、氧化物半導體膜32、含有In或Ga的氧 化物膜33以及含有In或Ga的氧化物膜35的多層膜34a，來代替本實施方式所示的圖6A至圖6C所示的多層膜34。另外，圖6D為圖6B所示的多層膜34附近的放大圖，圖6E為圖6C所示的多層膜34附近的放大圖。
含有In或Ga的氧化物膜35設置在含有In或Ga的氧化物膜31、氧化物半導體膜32及含有In或Ga的氧化物膜33的側面。換而言之，氧化物半導體膜32被含有In或Ga的氧化物膜所包圍。
含有In或Ga的氧化物膜35由與含有In或Ga的氧化物膜31、33同樣的金屬氧化物來形成。也就是說，由於含有In或Ga的氧化物膜35的帶隙大於氧化物半導體膜32，所以能夠抑制電子被多層膜34a與閘極絕緣膜17之間的介面附近的缺陷態、或者多層膜34a與氧化物絕緣膜23之間的介面附近的缺陷態所俘獲。由此，電晶體的可靠性得到提高。
另外，在用來形成含有In或Ga的氧化物膜31、氧化物半導體膜32以及含有In或Ga的氧化物膜33的乾蝕刻製程中產生反應生成物，並該反應生成物附著於含有In或Ga的氧化物膜31、氧化物半導體膜32及含有In或Ga的氧化物膜33的側面，由此形成含有In或Ga的氧化物膜35。乾蝕刻的條件例如為使用三氯化硼氣體和氯氣體來作為蝕刻氣體，並施加電感耦合電漿(ICP：Inductively Coupled Plasma)功率及基板偏壓功率即可。
<變形例2>
在本實施方式所示的電晶體60中，可適當地改變多層膜34及一對電極21、22的疊層結構。例如，作為變形例可採用圖8所示的電晶體65。
圖8A示出了電晶體65的俯視圖。圖8B示出了圖8A中的點劃線A-B之間的剖面圖，圖8C示出了點劃線C-D之間的剖面圖。另外，在圖8A中，為了方便起見，省略基板11、閘極絕緣膜17、含有In或Ga的氧化物膜31、氧化物半導體膜32、保護膜26等。
電晶體65與電晶體60之間的不同點在於，在電晶體65中，一對電極21、22的一部分被氧化物半導體膜32以及含有In或Ga的氧化物膜33所包圍。明確而言，在電晶體65中，在含有In或Ga的氧化物膜31上設置有氧化物半導體膜32，在氧化物半導體膜32上設置有一對電極21、22，以與氧化物半導體膜32及一對電極21、22相接的方式設置有含有In或Ga的氧化物膜33。另外，電晶體65的其他構成要素的疊層結構與電晶體60相同。
由於電晶體65中的一對電極21、22與氧化物半導體膜32相接，因此，多層膜34與一對電極21、22之間的接觸電阻低於電晶體60，並且其通態電流高於電晶體60。
另外，由於電晶體65中的一對電極21、22與氧化物半導體膜32相接，因此，能夠使含有In或Ga 的氧化物膜33變厚，而不增大多層膜34與一對電極21、22之間的接觸電阻。由此，能夠抑制因在形成保護膜26時受到電漿損傷或者保護膜26的構成元素混入等產生的缺陷態形成在氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近。換而言之，電晶體65能夠實現通態電流的增大及臨界電壓變動的抑制。
參照圖9對電晶體65的製造方法進行說明。首先，與圖4A同樣地，在基板11上形成閘極電極15及閘極絕緣膜17(參照圖9A)。
接著，連續地形成成為含有In或Ga的氧化物膜31的含有In或Ga的氧化物膜44、以及成為氧化物半導體膜32的氧化物半導體膜45，然後，形成一對電極21、22(參照圖9B)。含有In或Ga的氧化物膜44可適當地使用與實施方式1所示的含有In或Ga的氧化物膜19同樣的材料及方法來形成。氧化物半導體膜45可適當地使用與實施方式1所示的氧化物半導體膜18同樣的材料及方法來形成。另外，一對電極21、22可以利用與圖4C相同的方法來形成。一對電極21、22形成在氧化物半導體膜45上。
接著，以覆蓋成為氧化物半導體膜32的氧化物半導體膜45及一對電極21、22的方式來形成成為含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜。該含有In或Ga的氧化物膜可適當地使用與實施方式1所示的含有In或Ga的氧化物膜19同樣的材料及方法來形 成。
然後，對成為含有In或Ga的氧化物膜31的含有In或Ga的氧化物膜44、成為氧化物半導體膜32的氧化物半導體膜45、以及成為含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜進行部分蝕刻，來形成多層膜34，該多層膜34包括含有In或Ga的氧化物膜31、氧化物半導體膜32以及含有In或Ga的氧化物膜33(參照圖9C)。另外，關於上述蝕刻，可藉由在成為含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜上利用光微影製程來形成遮罩，然後利用該遮罩來實施。
接著，以覆蓋閘極絕緣膜17、多層膜34及一對電極21、22的方式來形成保護膜26。保護膜26可與實施方式1同樣地形成(參照圖9D)。另外，在電晶體65的製造方法中，適當地參照實施方式1進行加熱處理。
另外，當進行用來形成一對電極21、22的蝕刻時，有時氧缺陷等缺陷形成在成為氧化物半導體膜32的氧化物半導體膜中，由此導致載子密度增大，所以較佳為在形成成為含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜之前，將該氧化物半導體膜暴露於在氧氛圍下產生的電漿中，來對該氧化物半導體膜供應氧。由此，在電晶體65中，能夠抑制缺陷態形成在氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近，從而能夠降低臨界電壓的變動。或者，在電晶體65中， 能夠減少流過多層膜34中的氧化物半導體膜32的側面附近的洩漏電流，由此能夠抑制關態電流的增大。
另外，雖然當進行用來形成一對電極21、22的蝕刻時，多層膜34受到損傷，氧缺陷形成在多層膜34的背通道一側，但是藉由使用包含超過化學計量組成的氧的氧化物絕緣膜24中所含的氧，能夠填補該氧缺陷。由此能夠提高電晶體65的可靠性。
<變形例3>
在本實施方式所示的電晶體60中，可適當地改變多層膜34及一對電極21、22的疊層結構。例如，作為變形例可以採用圖10所示的電晶體66。
圖10A示出了電晶體66的俯視圖。圖10B示出了圖10A中的點劃線A-B之間的剖面圖，圖10C示出了點劃線C-D之間的剖面圖。另外，在圖10A中，為了方便起見，省略基板11、閘極絕緣膜17、保護膜26等。
電晶體66與電晶體60之間的不同點在於，在電晶體66中，含有In或Ga的氧化物膜33設置在閘極絕緣膜17、一對電極21、22以及氧化物半導體膜32上。明確而言，在電晶體66中，在含有In或Ga的氧化物膜31上設置有氧化物半導體膜32，以覆蓋含有In或Ga的氧化物膜31及氧化物半導體膜32的方式設置有一對電極21、22，以覆蓋含有In或Ga的氧化物膜31、氧化物半導體膜32以及一對電極21、22的方式設置有含有 In或Ga的氧化物膜33。另外，電晶體66的其他構成要素的疊層結構與電晶體60相同。
由於電晶體66中的一對電極21、22與氧化物半導體膜32相接的面積大於電晶體60，因此，多層膜34與一對電極21、22之間的接觸電阻較低，並且其通態電流大於電晶體60。
另外，由於電晶體66中的一對電極21、22與氧化物半導體膜32接觸的面積較大，因此，能夠使含有In或Ga的氧化物膜33變厚，而不增大多層膜34與一對電極21、22之間的接觸電阻。由此，能夠抑制因在形成保護膜26時受到電漿損傷或者保護膜26的構成元素的混入等而產生的缺陷態形成在氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近。換而言之，電晶體66能夠實現通態電流的增大及臨界電壓變動的抑制。
參照圖11對電晶體66的製造方法進行說明。首先，與圖4A同樣地，在基板11上形成閘極電極及閘極絕緣膜17(參照圖11A)。
接著，連續地形成成為含有In或Ga的氧化物膜31的含有In或Ga的氧化物膜、以及成為氧化物半導體膜32的氧化物半導體膜，然後，在該氧化物半導體膜上利用光微影製程設置遮罩，用該遮罩進行蝕刻來形成含有In或Ga的氧化物膜31以及氧化物半導體膜32。之後，以覆蓋含有In或Ga的氧化物膜31以及氧化物半導 體膜32的端部的方式來形成一對電極21、22(參照圖11B)。含有In或Ga的氧化物膜可適當地使用與實施方式1所示的含有In或Ga的氧化物膜19同樣的材料及方法來形成。氧化物半導體膜可適當地使用與實施方式1所示的氧化物半導體膜18同樣的材料及方法來形成。另外，一對電極21、22可利用與圖4C同樣的方法來形成。
接著，以覆蓋氧化物半導體膜32及一對電極21、22的方式來形成含有In或Ga的氧化物膜33，由此形成多層膜34(參照圖11C)。含有In或Ga的氧化物膜可適當地使用與實施方式1所示的含有In或Ga的氧化物膜19同樣的材料及方法來形成。另外，如圖8B所示，既可以使用利用光微影製程等形成的遮罩對含有In或Ga的氧化物膜33進行蝕刻，又可以不進行加工。
接著，在閘極絕緣膜17以及含有In或Ga的氧化物膜33上形成保護膜26。保護膜26可與實施方式1同樣地形成(參照圖11D)。另外，在電晶體66的製造方法中，適當地參照實施方式1進行加熱處理。
另外，當進行用來形成含有In或Ga的氧化物膜31以及氧化物半導體膜32的蝕刻時，有時氧缺陷等缺陷形成在氧化物半導體膜32的側面，由此載子密度增大。此外，當進行用來形成一對電極21、22的蝕刻時，有時氧缺陷等缺陷形成在氧化物半導體膜32的表面，由此載子密度增大。因此，較佳為在形成含有In或Ga的氧化物膜31以及氧化物半導體膜32之後和/或在形成一對 電極21、22之後，將氧化物半導體膜32暴露於在氧氛圍下產生的電漿中，來對氧化物半導體膜32供應氧。
另外，雖然當進行用來形成一對電極21、22的蝕刻時，多層膜34受到損傷，氧缺陷形成在多層膜34的背通道一側，但是藉由使用包含超過化學計量組成的氧的氧化物絕緣膜24中所含的氧，能夠填補該氧缺陷。由此能夠提高電晶體66的可靠性。
由此，在電晶體66中，能夠抑制缺陷態形成在氧化物半導體膜32的側面、以及氧化物半導體膜32與含有In或Ga的氧化物膜33之間的介面附近，由此能夠抑制臨界電壓的變動。
另外，在電晶體66中，含有In或Ga的氧化物膜33以覆蓋含有In或Ga的氧化物膜31以及氧化物半導體膜32的側面(通道長度方向的側面)的方式來進行設置(參照圖10C)。因此，能夠減少流過氧化物半導體膜32的側面的洩漏電流，能夠抑制關態電流的增大。
另外，當形成含有In或Ga的氧化物膜31以及氧化物半導體膜32(參照圖10B)時，在形成氧化物半導體膜32之後的用來形成含有In或Ga的氧化物膜31的蝕刻製程中，有時反應生成物附著於含有In或Ga的氧化物膜31以及氧化物半導體膜32的側面，由此形成含有In或Ga的氧化物膜(相當於圖6D所示的含有In或Ga的氧化物膜35)。在該情況下，並且含有In或Ga的氧化物膜33還覆蓋該含有In或Ga的氧化物膜，含有In或 Ga的該氧化物膜覆蓋氧化物半導體膜32的側面。
<變形例4>
在本實施方式所示的電晶體60中，可適當地改變多層膜34以及一對電極21、22的疊層結構。例如，作為變形例可以採用圖12所示的電晶體67。
圖12A示出了電晶體67的俯視圖。圖12B示出了圖12A中的點劃線A-B之間的剖面圖，圖12C示出了點劃線C-D之間的剖面圖。另外，在圖12A中，為了方便起見，省略基板11、閘極絕緣膜17、保護膜26等。
在電晶體67中，圖10B所示的電晶體66的含有In或Ga的氧化物膜33以覆蓋一對電極21、22的方式進行設置，並且含有In或Ga的氧化物膜33的端部位於一對電極21、22上。另外，電晶體67的其他構成要素的疊層結構與電晶體66相同。
如圖12C所示，在電晶體67中，含有In或Ga的氧化物膜33以覆蓋含有In或Ga的氧化物膜31以及氧化物半導體膜32側面的方式，設置在與通道寬度方向交叉的側面。因此，能夠減少流過氧化物半導體膜32的側面的洩漏電流，能夠抑制關態電流的增大。
另外，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖13對具有與實施方式1及實施方式2不同結構的電晶體進行說明。本實施方式所示的電晶體70包括隔著氧化物半導體膜而對置的多個閘極電極。
圖13所示的電晶體70包括設置在基板11上的閘極電極15。另外，在基板11及閘極電極15上形成有閘極絕緣膜17，還形成有隔著閘極絕緣膜17與閘極電極15重疊的多層膜20、以及與多層膜20相接的一對電極21、22。另外，多層膜20包括氧化物半導體膜18以及含有In或Ga的氧化物膜19。另外，在閘極絕緣膜17、多層膜20以及一對電極21、22上形成有由氧化物絕緣膜23、氧化物絕緣膜24以及氮化物絕緣膜25所構成的保護膜26。另外，還設置有隔著保護膜26與多層膜20重疊的閘極電極61。
閘極電極61可與實施方式1所示的閘極電極15同樣地形成。
本實施方式所示的電晶體70包括隔著多層膜20而對置的閘極電極15及閘極電極61。藉由對閘極電極15及閘極電極61施加彼此不同的電位，能夠控制電晶體70的臨界電壓。
另外，藉由設置包括降低氧缺陷量後的氧化物半導體膜18的多層膜20，能夠提高電晶體的電特性。另外，能夠製造臨界電壓的變動量較少且可靠性較高的電 晶體。
雖然上述實施方式所公開的氧化物半導體膜可利用濺射法來形成，但是也可利用熱CVD法等其他方法來形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此，具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應。
另外，可以以如下方法進行利用ALD法的成膜：將處理室內設定為大氣壓或減壓，將用於反應的源氣體依次導入處理室，並且按氣體的導入順序反復地進行導入。例如，藉由切換各個開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內。為了防止多種源氣體混合，例如，在導入第一源氣體的同時或之後導入惰性氣體(氬或氮等)等，然後導入第二源氣體。注意，當同時導入惰性氣體時，惰性氣體用作為載子氣體，另外，可以在導入第二源氣體的同時也導入惰性氣體。另外，也可利用真空抽氣來排出第一源氣體，以代替惰性氣體的導入，然後導入第二源氣體。第一源氣體附著到基板表面以 形成第一單原子層，之後導入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上以形成薄膜。控制該氣體的導入順序，同時反復多次地導入氣體直到獲得所希望的厚度為止，由此可形成步階覆蓋性良好的薄膜。由於薄膜的厚度可根據按氣體導入順序反復導入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度以適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所記載的實施方式所公開的氧化物半導體膜，例如，當利用MOCVD法形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵、以及二乙基鋅。另外，三甲基銦的化學式為(CH3)3In。另外，三甲基鎵的化學式為(CH3)3Ga。另外，二乙基鋅的化學式為(CH3)2Zn。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)來代替三甲基鎵，使用二甲基鋅(化學式為(C2H5)2Zn)來代替二乙基鋅。
例如，在使用利用ALD的成膜裝置來形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復導入In(CH3)3氣體和O3氣體以形成InO2層，然後同時導入Ga(CH3)3氣體和O3氣體以形成GaO層，之後同時導入Zn(CH3)2氣體和O3氣體以形成ZnO層。另外，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。再者，雖然也可以使用利用Ar 等惰性氣體進行鼓泡而得到的H2O氣體來代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體來代替In(CH3)3氣體。此外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
另外，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，對能夠用於包含在上述實施方式所示的半導體裝置中的電晶體的氧化物半導體膜的一個方式進行說明。
氧化物半導體膜可以使用非晶氧化物半導體、單晶氧化物半導體、以及多晶氧化物半導體。另外，氧化物半導體膜也可以由包括結晶部的氧化物半導體(CAAC-OS：C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)構成。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷 態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)來觀察CAAC-OS膜時，觀察不到結晶部與結晶部之間的明確的邊界、即晶界(也稱為grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子遷移率的降低。
在利用TEM從大致平行於樣本面的方向觀察CAAC-OS膜(剖面TEM影像)時，可知在結晶部中金屬原子排列為層狀。金屬原子的各層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀，並以平行於CAAC-OS膜的被形成面或頂面的方式進行排列。
另一方面，在利用TEM從大致垂直於樣本面的方向觀察CAAC-OS膜(平面TEM影像)時，可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間，金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法來分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中 的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法來分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。當該樣本是InGaZnO4的單晶氧化物半導體膜時，將2θ固定在56°附近，並在以樣本面的法線向量作為軸(
Figure 109107997-A0202-12-0069-125
軸)以旋轉樣本，在此條件下進行分析(
Figure 109107997-A0202-12-0069-126
掃描)，觀察到六個峰值，該六個峰值來源於與(110)面等價的結晶面。與此相對地，當該樣本是CAAC-OS膜時，即使在將2θ固定在56°附近的狀態下來進行
Figure 109107997-A0202-12-0069-128
掃描，也不能觀察到明確的峰值。
由上述結果可知，在CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是該CAAC-OS膜具有c軸配向，且c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述對剖面TEM的觀察中，觀察到的排列為層狀的金屬原子的各層相當於與結晶的ab面平行的面。
另外，在形成CAAC-OS膜或進行加熱處理等晶化處理時，形成結晶部。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，可能會使結晶的c軸不平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定是均勻的。例如，當CAAC-OS膜的結晶部由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近區域的晶化度高於被形成面附近區域的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度發生改變，所以有時會在局部形成晶化度不同的區域。
另外，當利用out-of-plane法來分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近也觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中，在2θ為31°附近時出現峰值，而在2θ為36°附近時不出現峰值。
作為CAAC-OS膜的形成方法，可以舉出如下三個方法。
第一個方法是：將成膜溫度設定在150℃以上且500℃以下，較佳為150℃以上且450℃以下，更佳為200℃以上且350℃以下，形成氧化物半導體膜，由此包括在氧化物半導體膜中的結晶部的c軸在平行於被形成面的法線向量或表面的法線向量的方向上一致。
第二個方法是：在以薄厚度形成氧化物半導體膜之後，進行200℃以上且700℃以下的加熱處理，由此包括在氧化物半導體膜中的結晶部的c軸在平行於被形成面的法線向量或表面的法線向量的方向上一致。
第三個方法是：在以薄厚度形成第一層氧化 物半導體膜之後，進行200℃以上且700℃以下的加熱處理，再形成第二層氧化物半導體膜，由此包括在氧化物半導體膜中的結晶部的c軸在平行於被形成面的法線向量或表面的法線向量的方向上一致。
在CAAC-OS用於氧化物半導體膜的電晶體中，因照射可見光或紫外光而產生的電特性變動較小。因此，CAAC-OS用於氧化物半導體膜的電晶體具有較高的可靠性。
另外，例如使用多晶的氧化物半導體濺射靶材，利用濺射法來形成CAAC-OS。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子有時會剝離。此時，藉由使該平板狀或顆粒狀的濺射粒子在保持為結晶狀態的情況下達到被形成面，可形成CAAC-OS。
另外，為了形成CAAC-OS，較佳為應用如下條件。
藉由抑制成膜時的雜質混入，可以抑制因雜質導致的結晶狀態的損壞。例如，降低存在於成膜室內的雜質(氫、水、二氧化碳以及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由提高成膜時的被形成面的加熱溫度(例如，基板加熱溫度)，在濺射粒子到達被形成面之 後，發生濺射粒子的遷移。明確而言，在將被形成面的溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由提高成膜時的被形成面的溫度，當平板狀或顆粒狀的濺射粒子到達被形成面時，在被形成面上發生遷移，濺射粒子的平坦的面附著到被形成面。
另外，較佳為藉由提高成膜氣體中的氧比例，並對電力進行最優化，由此減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。
以下，作為濺射靶材的一個示例，示出了In-Ga-Zn類化合物靶材。
將InOX粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比進行混合，在進行加壓處理之後，在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn類化合物靶材。另外，上述加壓處理可以在冷卻(或放冷)的同時、或在加熱的同時進行。另外，X、Y及Z為任意正數。在此，InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、3：1：2、1：3：2、1：6：4或1：9：6。另外，粉末的種類、以及混合時的莫耳數比可根據所製造的濺射靶材而適當地進行改變。
另外，本實施方式所示的結構、方法等可以與其他實施方式及實施例所示的結構、方法等適當地組合 而實施。
實施方式5
藉由使用在上述實施方式中示出一個示例的電晶體可以製造具有顯示功能的半導體裝置(也稱為顯示裝置)。此外，藉由將包括電晶體的驅動電路的一部分或整個部分形成在與像素部相同的基板上，可以形成系統整合型面板(system-on-panel)。在本實施方式中，參照圖14至圖15來說明使用了在上述實施方式中示出一個示例的電晶體的顯示裝置的例子。注意，圖15A和圖15B是示出沿著圖14B中的M-N的點劃線的剖面結構的剖面圖。
在圖14A中，以圍繞設置在第一基板901上的像素部902的方式設置有密封材料905，並且，使用第二基板906進行密封。在圖14A中，在第一基板901上的與被密封材料905圍繞的區域不同的區域中，安裝有使用單晶半導體或多晶半導體形成在另行準備的基板上的信號線驅動電路903和掃描線驅動電路904。此外，供應給信號線驅動電路903、掃描線驅動電路904或者像素部902的各種信號及電位由FPC(Flexible printed circuit：撓性印刷電路)918來供應。
在圖14B和圖14C中，以圍繞設置在第一基板901上的像素部902和掃描線驅動電路904的方式設置有密封材料905。此外，在像素部902和掃描線驅動電路904上設置有第二基板906。因此，像素部902和掃描線 驅動電路904與顯示元件一起被第一基板901、密封材料905以及第二基板906密封。在圖14B和圖14C中，在第一基板901上的與被密封材料905圍繞的區域不同的區域中，安裝有使用單晶半導體或多晶半導體形成在另行準備的基板上的信號線驅動電路903。在圖14B和圖14C中，供應給信號線驅動電路903、掃描線驅動電路904或者像素部902的各種信號及電位由FPC918來供應。
此外，圖14B和圖14C示出了另行形成信號線驅動電路903並將其安裝到第一基板901的示例，但是並不侷限於該結構。既可以另行形成掃描線驅動電路並進行安裝，又可以僅另行形成信號線驅動電路的一部分或者掃描線驅動電路的一部分並進行安裝。
另外，對另行形成的驅動電路的連接方法沒有特別的限制，而可以採用COG(Chip On Glass，晶粒玻璃接合)方法、打線接合方法、或者TAB(Tape Automated Bonding，捲帶式自動接合)方法等。圖14A是利用COG方法來安裝信號線驅動電路903和掃描線驅動電路904的示例，圖14B是利用COG方法來安裝信號線驅動電路903的示例，圖14C是利用TAB方法來安裝信號線驅動電路903的示例。
此外，顯示裝置包括密封有顯示元件的面板和在該面板中安裝有包括控制器的IC等的模組。
另外，本說明書中的顯示裝置是指影像顯示裝置或光源(包括照明設備)。另外，顯示裝置還包括： 安裝有連接器諸如FPC或TCP的模組；在TCP的端部上設置有印刷佈線板的模組；利用COG方式將IC(積體電路)直接安裝到顯示元件的模組。
此外，設置在第一基板上的像素部及掃描線驅動電路包括多個電晶體，可應用上述實施方式所示的電晶體。
作為設置在顯示裝置中的顯示元件，可使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)。對於發光元件，將由電流或電壓來控制亮度的元件包括在其範疇內，明確而言，包括無機EL(Electro Luminescence；電致發光)元件、有機EL元件等。此外，也可應用電子墨水等因電作用而改變對比度的顯示媒介。圖15A示出了使用液晶元件來作為顯示元件的液晶顯示裝置的示例，圖15B示出了使用發光元件來作為顯示元件的發光顯示裝置的示例。
如圖15A和圖15B所示，顯示裝置包括連接端子電極915及端子電極916，並且，連接端子電極915及端子電極916藉由各向異性導電劑919而電連接到FPC918所包括的端子。
連接端子電極915由與第一電極930相同的導電膜來形成，並且，端子電極916由與電晶體910及電晶體911的一對電極相同的導電膜來形成。
此外，設置在第一基板901上的像素部902和掃描線驅動電路904包括多個電晶體，在圖15A和圖 15B中示出了像素部902所包括的電晶體910和掃描線驅動電路904所包括的電晶體911。在圖15A中，在電晶體910及電晶體911上設置有絕緣膜924，在圖15B中，在絕緣膜924上還設置有平坦化膜921。另外，在電晶體910及電晶體911中，包含氧化物半導體膜的多層膜926可適當地使用實施方式1所示的包含氧化物半導體膜的多層膜20、或實施方式2所示的包含氧化物半導體膜的多層膜34。絕緣膜924可適當地使用實施方式1所示的保護膜26。絕緣膜923是用作基底膜的絕緣膜。
在本實施方式中，作為電晶體910及電晶體911可使用上述實施方式所示的電晶體。藉由將實施方式1至實施方式3中的任一個所示的電晶體用作電晶體910及電晶體911，可製造高顯示品質的顯示裝置。
此外，圖15B示出了在平坦化膜921上的與驅動電路用電晶體911的多層膜926的通道區重疊的位置設置有導電膜917的示例。在本實施方式中，由與第一電極930相同的導電膜來形成導電膜917。藉由將導電膜917設置在與多層膜926的通道區重疊的位置，可進一步減少BT應力測試前後的電晶體911的臨界電壓的變動量。此外，導電膜917的電位既可以與電晶體911的閘極電極的電位相同，也可以不同，並且，還可以將導電膜用作第二閘極電極。此外，導電膜917的電位也可以為GND、0V、浮動狀態、或與驅動電路的最低電位(Vss，例如以源極電極的電位為標準時的源極電極的電位)相同 的電位或與其相等的電位。
此外，導電膜917還具有遮蔽外部的電場的功能。就是說，導電膜917還具有不使外部的電場作用到內部(包括電晶體的電路部)的功能(尤其是遮蔽靜電的靜電遮蔽功能)。利用導電膜917的遮蔽功能，可以防止由於靜電等外部電場的影響而使電晶體的電特性發生變動。導電膜917可以用於上述實施方式所示的任何電晶體。
設置在像素部902中的電晶體910電連接到顯示元件以構成顯示面板。只要可以進行顯示就對顯示元件沒有特別的限制，可以使用各種各樣的顯示元件。
在圖15A中，作為顯示元件的液晶元件913包括第一電極930、第二電極931以及液晶層908。另外，以夾持液晶層908的方式設置有用作配向膜的絕緣膜932及絕緣膜933。此外，第二電極931設置在第二基板906一側，並且第一電極930隔著液晶層908與第二電極931重疊。
此外，間隔物935是藉由對絕緣膜選擇性地進行蝕刻而得到的柱狀間隔物，且是為了控制第一電極930與第二電極931之間的間隔(單元間隙)而設置的。另外，也可以使用球狀間隔物。
當使用液晶元件來作為顯示元件時，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈 現出膽固醇相、近晶相、立方相、手向列相、各向同性相等。
另外，也可以採用不使用配向膜的呈現藍相的液晶。藍相是液晶相中之一種，當使膽固醇相液晶的溫度升高時，在即將由膽固醇相轉變成各向同性相之前呈現為藍相。由於藍相只出現在較窄的溫度範圍內，所以為了改善溫度範圍而將混合手性試劑的液晶組成物用於液晶層。由於包括呈現藍相的液晶和手性試劑的液晶組成物的回應時間較短，為1msec以下，並且因為它具有光學各向同性，所以不需要配向處理且視角依賴性較低。另外，因不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，由此可以降低製程中的液晶顯示裝置的不良和破損。因此，可以提高液晶顯示裝置的生產率。
第一基板901和第二基板906被密封材料925固定。作為密封材料925，可以使用熱固性樹脂、光硬化性樹脂等有機樹脂。
另外，上述實施方式中使用的包含氧化物半導體膜的電晶體具有優良的開關特性。另外，由於能夠得到較高的場效移動率，因此能夠進行高速驅動。由此，藉由在具有顯示功能的半導體裝置的像素部中使用上述電晶體，可提供高品質的影像。另外，因為該電晶體可在同一基板上獨立地製造驅動電路及像素部，所以可縮減半導體裝置的部件數量。
考慮到配置在像素部中的電晶體的洩漏電流等，將設置在液晶顯示裝置中的儲存電容器的大小設定為能夠在指定期間中保存電荷。藉由使用包括高純度的氧化物半導體膜的電晶體，由於設置具有各像素中的液晶電容的1/3以下、較佳為1/5以下的電容的儲存電容器就已足夠，所以可提高像素的孔徑比。
此外，在顯示裝置中，適當地設置黑矩陣(遮光膜)、偏振構件、相位差構件、抗反射構件等光學構件(光學基板)等。例如，也可使用利用偏振基板以及相位差基板的圓偏振。此外，作為光源，也可使用背光、側光燈等。
此外，作為像素部中的顯示方式，可以採用逐行掃描方式或隔行掃描方式等。此外，作為當進行彩色顯示時在像素中控制的顏色因素，不侷限於RGB(R表示紅色，G表示綠色，B表示藍色)這三種顏色。例如，也可以採用RGBW(W表示白色)或對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)等中的一種以上的顏色。另外，也可以按每個顏色因素的點使其顯示區的大小不同。但是，本發明的一個實施方式不侷限於彩色顯示的顯示裝置，而也可以應用於單色顯示的顯示裝置。
在圖15B中，作為顯示元件的發光元件963與設置在像素部902中的電晶體910電連接。另外，發光元件963的結構是第一電極930、發光層961以及第二電 極931的疊層結構，但是，不侷限於所示的結構。根據從發光元件963取出光的方向等，可適當地改變發光元件963的結構。
隔壁960使用有機絕緣材料或無機絕緣材料來形成。尤其較佳為藉由如下方法來形成隔壁960：即，使用感光樹脂材料並在第一電極930上形成開口部，且將該開口部的側壁形成為具有連續曲率的傾斜面。
發光層961可以由單層來構成，也可以由包含多個層的疊層來構成。
為了防止氧、氫、水分、二氧化碳等侵入發光元件963，也可在第二電極931及隔壁960上形成保護層。作為保護層，可以形成氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、DLC膜等。此外，在由第一基板901、第二基板906以及密封材料936所密封的空間中設置有填充材料964並被密封。如此，為了不暴露於外部氣體中，較佳為使用氣密性高且脫氣少的保護薄膜(黏合薄膜、紫外線硬化性樹脂薄膜等)、覆蓋材料來進行封裝(封入)。
作為密封材料936，可以使用熱固性樹脂或光硬化性樹脂等有機樹脂或者包括低熔點玻璃的玻璃粉等。上述玻璃粉對水或氧等雜質具有高阻擋性，所以是較佳的。此外，當使用玻璃粉來作為密封材料936時，如圖15B所示，藉由在絕緣膜924上設置玻璃粉，可以提高附著性。
作為填充材料964，除了氮或氬等惰性氣體以外，也可以使用紫外線硬化性樹脂或熱固性樹脂，例如可以使用PVC(聚氯乙烯)、丙烯酸樹脂、聚醯亞胺、環氧樹脂、矽酮樹脂、PVB(聚乙烯醇縮丁醛)或EVA(乙烯-醋酸乙烯酯)。例如，作為填充材料使用氮即可。
另外，如果需要，也可在發光元件的射出面上適當地設置諸如偏光板或者圓偏光板(包括橢圓偏光板)、相位差板(λ/4板，λ/2板)、濾色片等光學薄膜。此外，也可在偏光板或者圓偏光板上設置防反射膜。例如，可以進行抗眩光處理，該處理是利用表面的凹凸來擴散反射光以降低眩光的處理。
關於對顯示元件施加電壓的第一電極及第二電極(也稱為像素電極、共用電極、反電極等)，根據所取出的光的方向、設置電極的地方、以及電極的圖案結構來選擇其透光性、反射性即可。
作為第一電極930、第二電極931，可以使用包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦錫(以下，表示為ITO)、氧化銦鋅、添加有氧化矽的氧化銦錫等具有透光性的導電材料。
此外，第一電極930和第二電極931可以使用鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉑(Pt)、鋁(Al)、銅(Cu)、銀 (Ag)等金屬、其合金或者其金屬氮化物中的一種或多種來形成。
此外，作為第一電極930和第二電極931，可以使用包含導電高分子(也稱為導電聚合體)的導電組成物來形成。作為導電高分子，可以使用所謂的π電子共軛類導電高分子。例如，可以舉出聚苯胺或其衍生物，聚吡咯或其衍生物，聚噻吩或其衍生物，或者由苯胺、吡咯及噻吩中的兩種以上構成的共聚物或者其衍生物等。
此外，由於電晶體容易因靜電等而損壞，所以較佳為設置用來保護驅動電路的保護電路。保護電路較佳為使用非線性元件來構成。
如上所述，藉由應用上述實施方式所示的電晶體，可以提供具有顯示功能的可靠性高的半導體裝置。
另外，本實施方式所示的結構、方法等可以與其他實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式6
在本實施方式中，對設置有觸摸感測器(觸摸檢測裝置)的顯示裝置(也稱為觸控面板)進行說明。
圖16為示出了顯示裝置900的像素部的結構實例的俯視圖。圖17為圖16的點劃線OP之間的剖面圖。另外，在圖16中，為了簡化起見，省略構成要素的一部分。另外，在本實施方式中，適當地使用在實施方式 5中使用的元件符號來進行說明。
上述像素部至少包括電晶體910、包含閘極電極972的掃描線、包含一對電極974和975中的一個電極974的信號線、第一電極930、第二電極931、以及間隔物935(參照圖16)。
電晶體910包括閘極電極972、閘極絕緣膜976、多層膜926、一對電極974和975、絕緣膜924。閘極電極972設置在第一基板901上的用作為基底膜的絕緣膜923上。閘極絕緣膜976設置在閘極電極972上，多層膜926以與閘極電極972重疊的方式設置在閘極絕緣膜976上，一對電極974和975設置在多層膜926上，絕緣膜924設置在多層膜926及一對電極974和975上(參照圖17)。
另外，在絕緣膜924上設置有有機樹脂膜945。在有機樹脂膜945上設置有用作為共用電極的第二電極931。在有機樹脂膜945及第二電極931上設置有絕緣膜937。在絕緣膜924、絕緣膜937及有機樹脂膜945中設置有到達電極975的開口，並且在該開口及絕緣膜937上設置有用作為像素電極的第一電極930(參照圖17)。換而言之，用作為像素電極的第一電極930與一對電極974和975中的一個電連接。
另外，在絕緣膜937及用作為像素電極的第一電極930上設置有用作為配向膜的絕緣膜932。在第二基板906的與第一基板901對置的表面設置有用作為配向 膜的絕緣膜933，在用作為配向膜的絕緣膜932與絕緣膜933之間設置有液晶層908。另外，除了上述構成要素之外，還可以適當地設置光學構件。例如，可以在第一基板901及第二基板906的外側設置偏光板。
另外，顯示裝置900具備電容感測器作為觸摸感測器。在第二基板906的外側設置有電極941。另外，在將偏光板設置在第二基板906的外側的情況下，將該偏光板設置在電極941與第二基板906之間。
第一基板901一側的用作為共用電極的第二電極931用作為像素的共用電極及觸摸感測器的電容元件的一個電極。電極941用作為觸摸感測器的電容元件的另一個電極。另外，由於顯示裝置900的像素部採用FFS模式的像素結構，所以在第二基板906一側不形成導電膜，因此，將電極941用作為用來防止第二基板906的帶電的導電體。
電晶體910可以使用與實施方式1所示的電晶體50相同的材料及方法來形成。換而言之，閘極電極972、閘極絕緣膜976、多層膜926、一對電極974和975以及絕緣膜924可分別使用與實施方式1所示的電晶體50的閘極電極15、閘極絕緣膜17、多層膜20、一對電極21和22、保護膜26相同的材料及方法來形成。
另外，可利用電晶體910的製程來製造顯示裝置900的信號線驅動電路及/或掃描線驅動電路。例如，可以製造信號線驅動電路及/或掃描線驅動電路中的 電晶體、二極體以及設置在與FPC等連接的端子部中的引線。
有機樹脂膜945能夠使用可用於實施方式5所示的平坦化膜921或隔壁960的材料及製造方法來形成。絕緣膜937能夠使用可用於電晶體910中的絕緣膜(閘極絕緣膜976和絕緣膜924等)的材料及製造方法來形成。
另外，一對電極974和975中的一個電極，即電極975藉由設置於絕緣膜924、絕緣膜937及有機樹脂膜945中的開口與用作為像素電極的第一電極930相接。該開口藉由利用光微影製程等來形成光阻遮罩，能夠使用該光阻遮罩進行蝕刻來形成。明確而言，該開口藉由對絕緣膜924及有機樹脂膜945的一部分進行蝕刻的製程、以及對絕緣膜937的一部分進行蝕刻的製程來形成。
圖18A示出了剖面圖，其中示出了將與一對電極974和975電連接的佈線977和用作為共用電極的第二電極931連接的連接結構的一個示例。佈線977和用作為共用電極的第二電極931藉由設置於絕緣膜924及有機樹脂膜945中的開口來相接。由此，藉由對佈線977供應電位，可對用作為共用電極的第二電極931供應電位。另外，佈線977可利用一對電極974、975的製程來形成。
另外，圖18B示出了與FPC等連接的端子部中的佈線的連接結構的一個示例的剖面圖。電極979在設置於絕緣膜924及有機樹脂膜945中的開口與佈線977相 接，並藉由設置於閘極絕緣膜976、絕緣膜924及有機樹脂膜945中的開口與佈線978相接。由此，藉由對佈線978供應電位，可以對佈線977供應電位。另外，佈線978可使用閘極電極972的製程來形成。
如圖18B所示，與利用電極979來連接佈線977和佈線978以與製造將佈線977與佈線978直接相接的連接部的情況相比，能夠減少一個光遮罩。這是因為，為了採用將佈線977與佈線978直接相接的連接結構，在形成一對電極974和975之前，需要先用來在閘極絕緣膜976中形成接觸孔的光遮罩，但是當採用圖18B的連接結構時，不需要使用該光遮罩。
另外，藉由利用多色調光遮罩來製造圖19所示的電晶體912，以代替圖17所示的電晶體910，可減少光遮罩的數量。多色調光遮罩是指能夠用多個級別的光量進行曝光的遮罩，典型的是，用三個級別的光量進行曝光以設置曝光區、半曝光區以及非曝光區。藉由使用多色調光遮罩，可藉由一次曝光及顯影製程來形成包括多種厚度(典型的是兩種厚度)的光阻遮罩。因此，藉由使用多色調光遮罩，可減少光遮罩的數量。明確而言，在多層膜927及一對電極928和929的形成製程中，藉由使用多色調光遮罩，可減少一個光遮罩。另外，當使用多色調光遮罩時，多層膜927的端部位於一對電極928和929的端部的外側。
圖20是示出了顯示裝置900的用作為共用電 極的第二電極931及電極941的結構示例的平面圖。如圖20所示，用作為共用電極的第二電極931及電極941具有條狀形狀，用作為共用電極的第二電極931與電極941在平面上配置成正交。用作為各共用電極的第二電極931藉由引線951與安裝到基板901的FPC954連接，各電極941藉由引線952與安裝到基板906的FPC955連接。
圖21A是圖20的點劃線Q-R之間的剖面圖，圖21B是圖20的區域953中的平面圖。如圖21A所示，用作為共用電極的第二電極931設置在多個像素中，用作為像素電極的第一電極930設置在每個像素中，並與電晶體910連接。在用作為共用電極的第二電極931與電極941交叉的區域中形成有觸摸感測器的靜電電容元件。靜電電容元件由用作為共用電極的第二電極931、電極941以及設置在用作為共用電極的第二電極931與電極941之間的電介質來構成。用作為共用電極的第二電極931是用來對靜電電容元件供應電位的電極。電極941是用來取出流過電容元件的電流的電極。
顯示裝置900的工作大致分為對像素輸入影像信號的顯示工作以及檢測觸摸動作的檢測工作。在顯示工作中，用作為共用電極的第二電極931的電位被固定為低位準。在檢測工作中，脈衝信號依次供應到用作為各共用電極的第二電極931，第二電極931的電位為高位準。此時，如果用手指觸摸顯示裝置900，則由手指的觸摸所形成的電容被施加到觸摸感測器的靜電電容元件，由此流 過電容元件的電流發生變化，從而改變電極941的電位。藉由依次掃描電極941並檢測電極941的電位變化，能夠檢測出手指的觸摸位置。
如上所述，在包含液晶元件的顯示裝置中，作為構成顯示裝置900的靜電電容的電極，可以使用原本設置在FFS模式的液晶顯示裝置中的用來防止帶電的導電體、以及像素的共用電極，因此，可以提供輕量、薄型且高顯示品質的觸控面板。
另外，在此示出了將用作為共用電極的第二電極931設置在用作為像素電極的第一電極930的下側(第一基板901一側)的示例，但是用作為共用電極的第二電極931也可設置在用作像素電極的第一電極930的上側。
另外，顯示裝置的結構可以使用本實施方式所示的顯示裝置900以外的結構。例如，也可以採用外置式觸控面板，在該外置式觸控面板中，將形成靜電電容並將觸控面板基板安裝到液晶顯示裝置或發光顯示裝置的第一基板901或第二基板906一側。另外，也可以藉由使用安裝到第一基板901或第二基板906的外側的用來防止帶電的導電膜來構成表面電容(surface capacitive)式觸摸感測器。下面，參照圖22至圖23，對應用於外置式觸控面板的觸摸感測器的結構示例進行說明。
圖22A是示出了觸摸感測器的結構示例的分解透視圖，圖22B是示出了觸摸感測器的電極981的結構 示例的平面圖，圖22C是示出了觸摸感測器的電極982的結構實例的平面圖。
如圖22A至圖22C所示，在觸摸感測器980中，在基板986上形成有排列在X軸方向上的多個電極981、以及排列在與X軸交叉的Y軸方向上的多個電極982。
電極981及電極982分別具有多個四邊形狀的導電膜彼此連接的結構。多個電極981和多個電極982以導電膜的四邊形狀的部分的位置不重疊的方式進行配置。在電極981與電極982交叉的部分設置有絕緣膜，以不使電極981與電極982相接觸。
圖23A是說明電極981及電極982各自的連接結構的一個示例的剖面圖，示出了電極981與電極982交叉的部分的剖面圖的一個示例。圖23B是電極981與電極982交叉的部分的等效電路圖。如圖23B所示，電容器983形成在電極981與電極982交叉的部分中。
如圖23A所示，在感測器部989中，電極981由第一層的導電膜981a和導電膜981b以及絕緣膜985上的第二層的導電膜981c來構成。導電膜981a及導電膜981b藉由導電膜981c而彼此連接。電極982由第一層的導電膜來形成。以覆蓋電極981、電極982、電極984以及絕緣膜985的方式來形成絕緣膜991。作為絕緣膜985及絕緣膜991，例如可使用氧化矽膜、氧氮化矽膜等來形成即可。另外，也可在基板986與電極981及電極 984之間形成基底絕緣膜。基底絕緣膜例如可使用氧化矽膜、氧氮化矽膜等來形成。
電極981及電極982例如使用對可見光具有透光性的導電材料來形成。作為具有透光性的導電材料，例如為含有氧化矽的氧化銦錫、氧化銦錫、氧化鋅、氧化銦鋅、添加有鎵的氧化鋅等。
導電膜981a在端子部990中與電極984連接。由電極984來形成與FPC連接的連接端子。電極982也與電極981同樣地，被連接到電極984等其他的電極。電極984例如可使用鎢膜來形成。
為了將電極984與FPC電連接，在電極984上的絕緣膜985及絕緣膜991中形成開口。用黏結劑或黏結薄膜等將基板987黏合到絕緣膜991上。藉由用黏結劑或黏結薄膜將基板986黏合到顯示裝置的第一基板901或第二基板906，以構成觸控面板。
另外，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式7
在本實施方式中，對用於降低顯示裝置的耗電量的驅動方法進行說明。藉由採用本實施方式的驅動方法，可以進一步降低在像素中使用氧化物半導體電晶體的顯示裝置的耗電量。下面，參照圖24及圖25對顯示裝置的一個示 例的液晶顯示裝置的低耗電量化進行說明。
圖24是示出了本實施方式的液晶顯示裝置的結構示例的方塊圖。如圖24所示，液晶顯示裝置500包括作為顯示模組的液晶面板501、控制電路510以及計算電路。
向液晶顯示裝置500中輸入作為數位資料的影像信號(Video)及用來控制液晶面板501的屏面的改寫的同步信號(SYNC)。作為同步信號，例如包括水平同步信號(Hsync)、垂直同步信號(Vsync)以及參考時脈信號(CLK)等。
液晶面板501包括顯示部530、掃描線驅動電路540及資料線驅動電路550。顯示部530包括多個像素531。相同行中的像素531都藉由共同的掃描線541而連接到掃描線驅動電路540，相同列中的像素531都藉由共同的資料線551而連接到資料線驅動電路550。
向液晶面板501中供應公共電壓(以下稱為Vcom)、以及作為電源電壓的高電源電壓(VDD)和低電源電壓(VSS)。公共電壓(Vcom)被供應給顯示部530中的每個像素531。
資料線驅動電路550對被輸入的影像信號進行處理，生成資料信號，並對資料線551輸出資料信號。掃描線驅動電路540對掃描線541輸出掃描信號，該掃描信號用於選擇被寫入資料信號的像素531。
像素531包括切換元件，該切換元件與資料 線551之間的電連接被掃描信號控制。當切換元件處於導通狀態時，資料信號從資料線551被寫入到像素531。
被施加了Vcom的電極相當於共用電極。
控制電路510為控制液晶顯示裝置500整體的電路，且具有生成構成液晶顯示裝置500的電路的控制信號的電路。
控制電路510包括控制信號生成電路，該控制信號生成電路由同步信號(SYNC)生成掃描線驅動電路540及資料線驅動電路550的控制信號。掃描線驅動電路540的控制信號的示例包括起始脈衝信號(GSP)、時脈信號(GCLK)等，資料線驅動電路550的控制信號的示例包括起始脈衝信號(SSP)、時脈信號(SCLK)等。例如，控制電路510生成週期相同但相位發生了偏移的多個時脈信號來作為時脈信號(GCLK、SCLK)。
另外，控制電路510對從液晶顯示裝置500的外部輸入的影像信號(Video)向資料線驅動電路550的輸出進行控制。
資料線驅動電路550包括數位-類比轉換電路(以下稱為D-A轉換電路552)。D-A轉換電路552將影像信號轉換為類比信號，以生成資料信號。
另外，在輸入到液晶顯示裝置500的影像信號為類比信號的情況下，在控制電路510中將其轉換為數位信號並輸出到液晶面板501。
影像信號由每個圖框的影像資料所構成。控 制電路510具有如下功能：對影像信號進行影像處理，並根據藉由該處理所得到的資料來控制對資料線驅動電路550輸出影像信號。因此，控制電路510包括運動檢測部511，該運動檢測部511從每個圖框的影像資料來檢測出運動。在運動檢測部511中，在判定為未檢測到運動的情況下，控制電路510停止對資料線驅動電路550輸出影像信號，而在判定為檢測到運動的情況下，再次開始輸出影像信號。
對於由運動檢測部511進行的用來檢測運動的影像處理，沒有特別的限制。作為檢測運動的方法，例如有從連續的兩個圖框之間的影像資料來得到差分資料的方法。根據所得到的差分資料能夠判斷有無運動。另外，還有檢測運動向量的方法等。
另外，液晶顯示裝置500可設置有對所輸入的影像信號的影像信號進行校正的校正電路。例如，藉由校正影像信號，將比與影像信號的灰階相對應的電壓高的電壓施加到像素531。藉由進行這樣的校正，可以縮短液晶元件的回應時間。這種藉由對影像信號進行校正處理來驅動控制電路510的方法被稱為過驅動(overdriving)。另外，在進行以影像信號的圖框頻率的整數倍來驅動液晶顯示裝置500的倍速驅動的情況下，由控制電路510生成補償兩個圖框之間的影像資料，或者生成用來在兩個圖框之間進行黑色顯示的影像資料即可。
下面，參照圖25所示的時序圖，說明用來顯 示如動態影像那樣有運動的影像、以及如靜態影像那樣沒有運動的影像的液晶顯示裝置500的工作。圖25示出了垂直同步信號(Vsync)、以及從資料線驅動電路550輸出到資料線551的資料信號(Vdata)的信號波形。
圖25為3m圖框期間的液晶顯示裝置500的時序圖。在此，最初的k圖框期間及最後的j圖框期間的影像資料有運動，而其他的圖框期間的影像資料沒有運動。注意，k和j都是1以上且m-2以下的整數。
在最初的k圖框期間中，運動檢測部511判定為各圖框的影像資料有運動。控制電路510根據運動檢測部511的判定結果，將資料信號(Vdata)輸出到資料線551。
另外，在運動檢測部511中，進行用來檢測運動的影像處理，在判定為第k+1圖框的影像資料沒有運動的情況下，在控制電路510中，根據運動檢測部511的檢測結果，在第k+1圖框期間中停止對資料線驅動電路550輸出影像信號(Video)。因此，停止從資料線驅動電路550向資料線551輸出的資料信號(Vdata)。另外，為了停止顯示部530的改寫，停止對掃描線驅動電路540及資料線驅動電路550供應控制信號(起始脈衝信號、時脈信號等)。另外，控制電路510直到在運動檢測部511得到影像資料具有運動這樣的判定結果為止，停止對資料線驅動電路550輸出影像信號，並停止對掃描線驅動電路540及資料線驅動電路550輸出控制信號，停止顯 示部530的改寫。
另外，在本說明書中，對液晶面板“不供應”信號是指對供應該信號的佈線施加與用來使電路工作的指定電壓不同的電壓，或者使該佈線在電性上處於浮動狀態。
當停止對顯示部530進行改寫時，相同方向的電場持續施加到液晶元件，因此，有可能導致液晶元件的液晶的劣化。在產生這種問題的情況下，無論運動檢測部511的判定結果如何，在指定的時刻從控制電路510向掃描線驅動電路540及資料線驅動電路550供應信號，以對資料線551寫入使極性反轉的資料信號，由此使施加到液晶元件的電場的方向反轉即可。
另外，以Vcom為標準來決定輸入到資料線551的資料信號的極性。在資料信號的電壓高於Vcom的情況下，資料信號的極性為正極性，在資料信號的電壓低於Vcom的情況下，資料信號的極性為負極性。
明確而言，如圖25所示，在第m+1圖框期間，控制電路510對掃描線驅動電路540及資料線驅動電路550輸出控制信號，對資料線驅動電路550輸出影像信號Video。資料線驅動電路550對資料線551輸出其極性與在第k圖框期間輸出到資料線551的資料信號(Vdata)反轉後的資料信號(Vdata)。因此，在檢測不到影像資料的運動的期間，即第m+1圖框期間及第2m+1圖框期間，極性反轉後的資料信號(Vdata)被寫入到資 料線551。在影像資料沒有變化的期間，顯示部530的改寫間歇地進行，因此，在降低因改寫所需的耗電量的同時，能夠防止液晶元件的劣化。
另外，在運動檢測部511中，當判定為第2m+1圖框以後的影像資料有運動時，控制電路510控制掃描線驅動電路540及資料線驅動電路550來進行顯示部530的改寫。
如上所述，當採用圖25所示的驅動方法時，不管影像資料(Video)有沒有運動，資料信號(Vdata)的極性在每個m圖框期間反轉。另一方面，在動態影像的顯示期間，在每個圖框進行顯示部530的改寫，在靜態影像的顯示期間，在每m圖框進行顯示部530的改寫。其結果是，能夠降低伴隨著顯示部的改寫所需的耗電量。從而，能夠抑制由驅動頻率及像素數目的增加所引起的耗電量的增加。
如上所述，在液晶顯示裝置500中，用顯示動態影像的模式和顯示靜態影像的模式使液晶顯示裝置的驅動方法不同，由此能夠提供在抑制液晶劣化且維持顯示品質的同時，能夠使耗電量低的液晶顯示裝置。
另外，當顯示靜態影像的情況下，在每個圖框對像素進行改寫，人的眼睛會看到閃爍而感到像素的改寫，這導致眼睛疲勞。本實施方式的液晶顯示裝置中，因為在靜態影像的顯示期間對像素改寫的頻率低，因此能夠減輕眼睛疲勞。
因此，藉由利用使用氧化物半導體電晶體來形成底板的液晶面板，能夠提供適用於可攜式行動電話、高精細且低耗電量的中小型液晶顯示裝置。
另外，為了防止液晶劣化，資料信號的極性反轉的間隔(在此，m圖框期間)為2秒以下，較佳為1秒以下。
另外，影像資料的運動檢測由控制電路510的運動檢測部511來進行，但是不侷限於此。也可以從液晶顯示裝置500的外部對控制電路510輸入有無運動的資料。
另外，判定影像資料沒有運動的條件不侷限於連續的兩個圖框之間的影像資料，而也可以根據液晶顯示裝置500的使用方式而適當地決定該判定時所需要的圖框的個數。例如，當連續的m圖框影像資料沒有運動時，可以停止顯示部530的改寫。
另外，在本實施方式中，使用液晶顯示裝置以作為顯示裝置來進行說明，但是可以將本實施方式的驅動方法應用到其他的顯示裝置，例如發光顯示裝置等。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式8
本發明的一個實施方式的半導體裝置可以應用到各種電子裝置(包括遊戲機)。作為電子裝置，可以舉出電視 機(也稱為電視或電視接收機)、用於電腦等的顯示器、數位相機、數位攝影機、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、遊戲機(彈珠機(pachinko machine)或投幣機(slot machine)等)、外殼遊戲機。圖26示出了上述電子裝置的一個示例。
圖26A示出了具有顯示部的桌子9000。在桌子9000中，外殼9001組裝有顯示部9003，能夠利用顯示部9003來顯示視頻。另外，示出了利用四個桌腿9002來支撐外殼9001的結構。另外，外殼9001具有用於供應電力的電源供應線9005。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9003。因此，可以提高顯示部9003的顯示品質。
顯示部9003具有觸屏輸入功能，藉由用手指等按觸顯示於桌子9000的顯示部9003中的顯示按鈕9004，可以進行畫面操作或資訊輸入，並且顯示部9003也可以用作如下控制裝置，即藉由使其具有能夠與其他家電產品進行通信的功能、或能夠控制其他家電產品的功能，從而藉由畫面操作來控制其他家電產品。例如，藉由使用具有影像感測器功能的半導體裝置，可以使顯示部9003具有觸屏輸入功能。
另外，利用設置於外殼9001的鉸鏈也可以將顯示部9003的畫面以垂直於地板的方式立起來，從而也可以用作為電視機。雖然當在小房間裏設置大畫面的電視 機時，自由使用的空間變小，但是若在桌子內安裝有顯示部則可以有效地利用房間的空間。
圖26B示出了電視機9100。在電視機9100中，外殼9101組裝有顯示部9103，並且能夠利用顯示部9103來顯示視頻。此外，在此示出了利用支架9105來支撐外殼9101的結構。
藉由利用外殼9101所具備的操作開關、另外提供的遙控器9110，能夠進行電視機9100的操作。藉由利用遙控器9110所具備的操作鍵9109，能夠進行頻道及音量的操作，並可以對在顯示部9103上顯示的視頻進行操作。此外，也可以採用在遙控器9110中設置對從該遙控器9110輸出的資訊進行顯示的顯示部9107的結構。
圖26B所示的電視機9100具備接收機及數據機等。電視機9100可以利用接收機來接收一般的電視廣播，而且，電視機9100藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間、或接收者彼此之間等)的資訊通信。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9103、顯示部9107。因此，可以提高電視機的顯示品質。
圖26C示出了電腦9200，該電腦包括主體9201、外殼9202、顯示部9203、鍵盤9204、外部連接埠9205、指向裝置9206等。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9203。因此，可以提高電腦9200的顯示品質。
顯示部9203具有觸屏輸入功能，藉由用手指等按觸顯示於電腦9200的顯示部9203中的顯示按鈕，由此可以進行畫面操作或資訊輸入，並且顯示部9203也可以用作為如下的控制裝置，即藉由使其具有能夠與其他家電產品進行通信的功能、或能夠控制其他家電產品的功能，從而藉由畫面操作來控制其他家電產品。
圖27A和圖27B是能夠折疊的平板終端。圖27A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、止動件9033以及操作開關9038。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9631a、顯示部9631b。因此，可以提高平板終端的顯示品質。
在顯示部9631a中，可以將其一部分用作觸控面板的區域9632a，並且可以藉由按觸所顯示的操作鍵9638來輸入資料。此外，作為一個示例在此示出：顯示部9631a的一半區域只具有顯示的功能，並且另一半區域具有觸控面板的功能，但是並不侷限於該結構。也可以採用顯示部9631a的全部區域具有觸控面板的功能的結構。例如，可以使顯示部9631a的整個面顯示為鍵盤按鈕來將 其用作為觸控面板，並且將顯示部9631b用作為顯示畫面。
此外，顯示部9631b也與顯示部9631a同樣，可以將其一部分用作為觸控面板的區域9632b。此外，藉由使用手指或觸控筆等按觸觸控面板的顯示有鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b顯示鍵盤按鈕。
此外，也可以對觸控面板的區域9632a和觸控面板的區域9632b同時進行按觸輸入。
另外，顯示模式切換開關9034能夠進行豎屏顯示和橫屏顯示等顯示的方向的切換、以及黑白顯示或彩色顯示等的切換等。根據內置於平板終端中的光感測器所檢測的使用時的外光的光量，省電模式切換開關9036可以將顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外，還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
此外，圖27A示出了顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的示例，但是並不侷限於此，一個的尺寸和另一個的尺寸可以不同，並且它們的顯示品質也可以不同。例如可以設定為顯示面板的其中一個具有比另一個具有更高精細的顯示。
圖27B是合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634。此外，在圖27B中，作為充放電控制電路9634的一個示例 示出了具有電池9635和DCDC轉換器9636的結構。
此外，平板終端可以折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，因而，可以提供一種具有良好的耐久性且從長期使用的觀點來看具有高可靠性的平板終端。
此外，圖27A和圖27B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)的功能；將日曆、日期或時刻等顯示在顯示部上的功能；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入功能；藉由各種各樣的軟體(程式)來控制處理的功能等。
藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供應到觸控面板、顯示部或視頻信號處理部等。另外，太陽能電池9633可以設置在外殼9630的單面或兩面，因此可以進行高效的電池9635的充電。另外，當使用鋰離子電池以作為電池9635時，有可以實現小型化等的優點。
另外，參照圖27C所示的方塊圖，對圖27B所示的充放電控制電路9634的結構和工作進行說明。圖27C示出了太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應於圖27B所示的充放電控制電路9634的各位置。
首先，說明在利用外光使太陽能電池9633進行發電時的工作的示例。使用DCDC轉換器9636對太陽能電池所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時，使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，當不進行顯示部9631中的顯示時，可以採用使開關SW1截止且使開關SW2導通以對電池9635進行充電的結構。
注意，作為發電單元的一個示例，示出了太陽能電池9633，但是並不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元來對電池9635進行充電。例如，也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組、或組合其他充電方法來進行充電。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施例1
在本實施例中，對電晶體的Vg-Id特性以及光BT應力測試的測量結果進行說明。
首先，對包含於樣本1中的電晶體的製程進行說明。在本實施例中，參照圖4進行說明。
首先，如圖4A所示，作為基板11使用玻璃基板，在基板11上形成閘極電極15。
利用濺射法形成厚度為100nm的鎢膜，利用光微影製程在該鎢膜上形成遮罩，使用該遮罩對鎢膜的一部分進行蝕刻，由此形成閘極電極15。
接著，在閘極電極15上形成有閘極絕緣膜17。
層疊厚度為50nm的第一氮化矽膜、厚度為300nm的第二氮化矽膜、厚度為50nm的第三氮化矽膜、以及厚度為50nm的氧氮化矽膜來形成閘極絕緣膜17。
在如下條件下形成第一氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為100sccm的氨，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源以供應2000W的功率。
接著，在如下條件下形成第二氮化矽膜，即在第一氮化矽膜的源氣體的條件中將氨的流量設定為2000sccm。
接著，在如下條件下形成第三氮化矽膜，即作為源氣體使用流量為200sccm的矽烷以及流量為5000sccm的氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源來供應2000W的功率。
接著，在如下條件下形成氧氮化矽膜，即作 為源氣體使用流量為20sccm的矽烷以及流量為3000sccm的一氧化二氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為40Pa，使用27.12MHz的高頻電源來供應100W的功率。
另外，在第一氮化矽膜至第三氮化矽膜以及氧氮化矽膜的成膜製程中，將基板溫度設定為350℃。
接著，形成隔著閘極絕緣膜17與閘極電極15重疊的多層膜20。
在此，在藉由濺射法在閘極絕緣膜17上形成厚度為35nm的氧化物半導體膜之後，在該氧化物半導體膜上形成厚度為20nm的含有In或Ga的氧化物膜。接著，藉由光微影製程在該含有In或Ga的氧化物膜上形成遮罩，使用該遮罩對氧化物半導體膜以及含有In或Ga的氧化物膜的一部分進行蝕刻，並在形成氧化物半導體膜18及含有In或Ga的氧化物膜19之後進行加熱處理，由此形成多層膜20。
在如下條件下形成氧化物半導體膜：作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，向濺射裝置的處理室內供應流量為50sccm的氬以及流量為50sccm的氧以作為濺射氣體，將處理室內的壓力控制為0.6Pa，並供應5kW的直流功率。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
在如下條件下形成含有In或Ga的氧化物膜：作為濺射靶材使用In：Ga：Zn=1：3：2(原子數 比)的靶材，向濺射裝置的處理室內供應流量為90sccm的氬以及流量為10sccm的氧以作為濺射氣體，將處理室內的壓力控制為0.3Pa，並供應5kW的直流功率。另外，將形成含有In或Ga的氧化物膜時的基板溫度設定為25℃。
作為加熱處理，當在氮氛圍下以450℃進行1小時的加熱處理之後，在氮及氧的氛圍下以450℃進行1小時的加熱處理。
藉由上述製程所得到的結構可以參照圖4B。
接著，在對閘極絕緣膜17的一部分進行蝕刻而使閘極電極露出之後(未圖示)，如圖4C所示，形成與多層膜20相接的一對電極21、22。
在此，在閘極絕緣膜17以及多層膜20上形成導電膜。作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為100nm的鈦膜。接著，藉由光微影製程在該導電膜上形成遮罩，使用該遮罩對該導電膜的一部分進行蝕刻，由此形成一對電極21、22。
接著，將基板移動到被減壓後的處理室中，在以220℃加熱之後，將基板移動到填充有一氧化二氮的處理室中。接著，使用27.12MHz的高頻電源向設置於處理室中的上部電極供應150W的高頻功率，並將多層膜20暴露於因一氧化二氮的分解而產生的氧電漿中。
接著，在多層膜20以及一對電極21、22上 形成保護膜26(參照圖4D)。在此，作為保護膜26，形成氧化物絕緣膜23、氧化物絕緣膜24以及氮化物絕緣膜25。
首先，在進行上述電漿處理之後，以不暴露於大氣的方式連續地形成氧化物絕緣膜23以及氧化物絕緣膜24。作為氧化物絕緣膜23形成厚度為50nm的氧氮化矽膜，作為氧化物絕緣膜24形成厚度為400nm的氧氮化矽膜。
氧化物絕緣膜23利用電漿CVD法在如下條件下形成：使用流量為30sccm的矽烷及流量為4000sccm的一氧化二氮來作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應150W的高頻功率。
氧化物絕緣膜24利用電漿CVD法在如下條件下形成：使用流量為200sccm的矽烷及流量為4000sccm的一氧化二氮來作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應1500W的高頻功率。利用上述條件可以形成包含超過化學計量組成的氧且被加熱時釋放出一部分氧的氧氮化矽膜。
接著，進行加熱處理以從氧化物絕緣膜23及氧化物絕緣膜24中使水、氮、氫等脫離。在此，在氮及氧的氛圍下以350℃進行1小時的加熱處理。
接著，將基板移動到被減壓後的處理室中， 在以350℃加熱之後，在氧化物絕緣膜24上形成氮化物絕緣膜25。在此，作為氮化物絕緣膜25，形成厚度為100nm的氮化矽膜。
氮化物絕緣膜25利用電漿CVD法在如下條件下形成：使用流量為50sccm的矽烷、流量為5000sccm的氮以及流量為100sccm的氨來作為源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，並向平行平板電極供應1000W的高頻功率。
接著，雖然未圖示，但是對保護膜26的一部分進行蝕刻來形成使一對電極21、22的一部分露出的開口部。
接著，在氮化物絕緣膜25上形成平坦化膜(未圖示)。在此，將組成物塗敷於氮化物絕緣膜25上，然後進行曝光及顯影，來形成具有使一對電極的一部分露出的開口部的平坦化膜。另外，作為平坦化膜，形成厚度為1.5μm的丙烯酸樹脂。然後，進行加熱處理。該加熱處理以250℃的溫度在含有氮的氛圍下進行1小時。
接著，形成與一對電極的一部分連接的導電膜(未圖示)。在此，利用濺射法形成厚度為100nm的含有氧化矽的ITO膜。然後，在氮氛圍下以250℃進行1小時的加熱處理。
藉由上述製程製造包括電晶體的樣本1。
另外，製造樣本2，該樣本2包括在如下條件下在樣本1中形成的電晶體：以與第一氮化矽膜同樣的條 件來形成閘極絕緣膜17中的第三氮化矽膜，將基板溫度設定為200℃以形成氧化物半導體膜18以及含有In或Ga的氧化物膜19。
另外，製造樣本3，該樣本3包括在樣本1中沒有形成含有In或Ga的氧化物膜19的電晶體。此外，在形成一對電極21、22之後，使用將85%的磷酸稀釋成100倍的磷酸水溶液對氧化物半導體膜18的表面進行洗滌處理。
另外，製造樣本4，該樣本4包括在樣本3中沒有形成氧化物絕緣膜23的電晶體。
接著，測量包含於樣本1至樣本4中的電晶體的Vg-Id特性的初期特性。在此，在如下條件下測量流過源極-汲極之間的電流(以下，稱為汲極電流)的變化特性，即Vg-Id特性：將基板溫度設定為25℃，將源極-汲極之間的電位差(以下，稱為汲極電壓)設定為1V、10V，並使源極-閘極之間的電位差(以下，稱為閘極電壓)在-20V至+15V的範圍內變化。
圖28A至圖28D示出了包含於各樣本中的電晶體的Vg-Id特性。在圖28中，橫軸表示閘極電壓Vg，縱軸表示汲極電流Id。此外，實線表示汲極電壓Vd為1V、10V時的Vg-Id特性，而虛線表示汲極電壓Vd為10V時的與閘極電壓相對應的場效移動率。另外，該場效移動率為各樣本的飽和區域中的結果。
另外，各電晶體的通道長度(L)為6μm、通 道寬度(W)為50μm。另外，在各樣本中，在基板上製造具有相同結構的20個電晶體。
由圖28D可知，在包含於樣本4中的電晶體的Vg-Id特性中，汲極電壓Vd為1V時的通態電流開始流過的閘極電壓(也稱為上升閘極電壓(Vg))與汲極電壓Vd為10V時的通態電流的上升閘極電壓不同。另外，包含於樣本4中的各電晶體之間的Vg-Id特性的偏差較大。另一方面，由圖28A至圖28C可知，在包含於樣本1至樣本3中的電晶體的Vg-Id特性中，汲極電壓Vd為1V、10V時的通態電流的上升閘極電壓(Vg)大致相同。並且，包含於樣本1至樣本3中的各電晶體之間的Vg-Id特性的偏差較小。由此可知，藉由在多層膜20與氧化物絕緣膜24之間至少設置氧化物絕緣膜23，電晶體的初期特性得到提高。
接著，對樣本1至樣本4進行BT應力測試及光BT應力測試。在此，BT應力測試在如下條件下進行：將基板溫度設定為80℃，將施加到閘極絕緣膜的電場強度設定為0.66MV/cm，將施加時間設定為2000秒，將指定的電壓施加到閘極電極。另外，該BT應力測試在露點溫度為12℃的大氣氛圍下進行。
此外，利用與上述BT應力測試相同的條件下，將3000lx的白色LED光照射到電晶體，並將指定的電壓施加到閘極電極的情況下，進行光BT應力測試。另外，該光BT應力測試在露點溫度為-30℃的乾燥空氣氛圍 下進行。
在此，對BT應力測試的測量方法進行說明。首先，如上所述的那樣測量電晶體的Vg-Id特性的初期特性。
接下來，在將基板溫度上升到80℃之後，將電晶體的源極電極及汲極電極的電位設定為0V。接著，以使施加到閘極絕緣膜的電場強度為0.66MV/cm的方式對閘極電極施加電壓，並保持該狀態2000秒。
在負BT應力測試(Dark-GBT)中，對閘極電極施加-30V。另外，在正BT應力測試(Dark+GBT)中，對閘極電極施加30V。此外，在光負BT應力測試(Photo-GBT)中，在照射3000lx的白色LED光的同時對閘極電極施加-30V。另外，在光正BT應力測試(Photo+GBT)中，在照射3000lx的白色LED光的同時對閘極電極施加30V。
接著，在對閘極電極、源極電極及汲極電極施加電壓的狀態下，將基板溫度降低到25℃。在基板溫度成為25℃之後，結束對閘極電極、源極電極及汲極電極施加電壓。
圖29示出了包含於樣本1至樣本4中的電晶體的初期特性的臨界電壓與BT應力測試後的臨界電壓之差(即，臨界電壓的變動量(△Vth))。圖29示出了正BT應力測試(Dark+GBT)、負BT應力測試(Dark-GBT)、光正BT應力測試(Photo+GBT)、光負BT應 力測試(Photo-GBT)各自的臨界電壓的變動量△Vth。
另外，在本說明書中，將汲極電壓Vd設定為10V，算出臨界電壓。另外，在本說明書中，臨界電壓(Vth)是指包含於各樣本中的20個電晶體的Vth的平均值。
此外，由圖29可知，包含於樣本1及樣本2中的電晶體的臨界電壓的變動量的絕對值小於包含於樣本3及樣本4中的電晶體的臨界電壓的變動量(△Vth)的絕對值。尤其是，在樣本1中，進行正BT應力測試(Dark+GBT)時的臨界電壓的變動量(△Vth)明顯較小。由此可知，藉由在氧化物半導體膜18與氧化物絕緣膜24之間至少設置含有In或Ga的氧化物膜19，電晶體的可靠性得到提高。
如上所述，藉由在氧化物半導體膜18與氧化物絕緣膜24之間設置含有In或Ga的氧化物膜19及氧化物絕緣膜23，可以提高電晶體的電特性。明確而言，在提高初期特性的同時，還可以提高可靠性。另外，藉由設置含有In或Ga的氧化物膜19及氧化物絕緣膜23，可以抑制氧化物絕緣膜24中所含的元素(例如，矽、氮等)混入到用作為通道區的氧化物半導體膜18中。或者，藉由設置含有In或Ga的氧化物膜19及氧化物絕緣膜23，當藉由使用較高的功率的電漿CVD法來形成氧化物絕緣膜24時，可以減輕用作為通道區的氧化物半導體膜18所受到的電漿損傷。
實施例2
在本實施例中，對包含於實施例1的樣本1中的電晶體的BT應力測試的溫度依賴性進行說明。
使用實施例1的樣本1，將在實施例1中進行的BT應力測試的溫度設定為60℃或80℃，並將施加應力的時間設定為3600秒。
明確而言，首先，與實施例1同樣地測量電晶體的Vg-Id特性的初期特性。然後，在將基板溫度上升到60℃或80℃之後，將電晶體的源極電極及汲極電極的電位設定為0V。接著，以使施加到閘極絕緣膜的電場強度為0.66MV/cm的方式對閘極電極施加電壓，並保持該狀態3600秒。此外，在負BT應力測試(Dark-GBT)中，對閘極電極施加-30V。另外，在正BT應力測試(Dark+GBT)中，對閘極電極施加30V。
接著，在對閘極電極、源極電極及汲極電極施加電壓的狀態下，將基板溫度降低到25℃。在基板溫度成為25℃之後，結束對閘極電極、源極電極及汲極電極施加電壓。
圖30A至圖30D示出了包含於樣本1中的電晶體的各溫度下的BT應力測試後的Vg-Id特性。圖30A示出了基板溫度為60℃時的正BT應力測試的結果，圖30B示出了基板溫度為60℃時的負BT應力測試的結果，圖30C示出了基板溫度為80℃時的正BT應力測試的結 果，圖30D示出了基板溫度為80℃時的負BT應力測試的結果。在圖30A至圖30D中，粗線表示BT應力測試之前的Vg-Id特性(初期特性)，細線表示BT應力測試之後的Vg-Id特性。此外，粗虛線表示BT應力測試之前的場效移動率，細虛線表示BT應力測試之後的場效移動率。另外，將汲極電壓設定為10V以測量Vg-Id特性的初期特性及各溫度下的BT應力測試之後的Vg-Id特性。
圖31示出了包含於樣本1中的電晶體的初期特性的臨界電壓與BT應力測試後的臨界電壓之差(即，臨界電壓的變動量(△Vth))。
由圖31可確認在60℃及80℃的各溫度下，至少正BT應力測試之後的臨界電壓的變動量為1.0V以下。
實施例3
在本實施例中，對在本發明的一個方式的電晶體的臨界電壓的隨時間變化進行說明。在此，說明對本發明的一個實施方式的電晶體進行BT應力測試，並對與應力時間相應的臨界電壓的變動量(△Vth)進行評估的結果。
說明進行BT應力測試的樣本。進行該BT應力測試的樣本為在如下條件下形成的樣本：在實施例1所說明的樣本1中，將基板溫度設定為100℃，由此形成加工為多層膜20中的含有In或Ga的氧化物膜19的In-Ga-Zn氧化物膜。該樣本為樣本5。
此外，作為樣本5的比較示例，使用與實施例1的樣本3同樣的方法製造的樣本6。
在本實施例的BT應力測試中，將基板溫度設定為60℃或125℃，將加熱時間設定為3600秒，其他條件與實施例1同樣。樣本5中，對經過100秒、500秒、1500秒、2000秒以及3600秒時的臨界電壓的變動量進行評估。樣本6中，對經過100秒、600秒以及3600秒時的臨界電壓的變動量進行評估。
圖32示出了樣本5及樣本6在經過各時間後的臨界電壓的變動量。在圖32中，圓圈表示樣本5的測量結果，三角表示樣本6的測量結果。另外，圖32A示出了基板溫度為60℃時的臨界電壓的變動量，圖32B示出了基板溫度為125℃時的臨界電壓的變動量。
此外，圖32A及圖32B為根據臨界電壓的變動量的變化而外推到10000秒為止的近似線的圖。在圖32A中，樣本5的近似線的算式為y=0.0138x0.424，決定係數R2值為0.990。樣本6的近似線的算式為y=0.0492x0.427，決定係數R2值為0.992。在圖32B中，樣本5的近似線的算式為y=0.0206x0.506，決定係數R2值為0.999。樣本6的近似線的算式為y=0.1304x0.428，決定係數R2值為0.997。
由圖32可確認在基板溫度為60℃和基板溫度為125℃的兩種溫度下，如樣本5那樣具有多層膜20的電晶體的經過各時間後的臨界電壓的變動量都比樣本6小。
可確認當基板溫度為60℃時，在樣本6中，臨界電壓的變動量在過1000秒左右時就到達1V，而在樣本5中，臨界電壓的變動量在過10000秒之後也為1V以下。
此外，可確認當基板溫度為125℃時，在樣本5中，臨界電壓的變動量到達1V的時間為樣本6的20倍以上(30倍以下左右)。
因此，如本發明的一個實施方式的電晶體那樣，藉由使用包括氧化物半導體膜以及含有In或Ga的氧化物膜的多層膜，可以製造可靠性得到提高的電晶體。
實施例4
在本實施例中，說明上述實施例的氧化物絕緣膜23及氧化物絕緣膜24的形成條件分別與氧化物絕緣膜23所包含的水分子的脫離量、氧化物絕緣膜24所包含的氧分子的脫離量、在形成氧化物絕緣膜23或氧化物絕緣膜24時在氧化物半導體膜中產生的缺陷量之間的關係。
首先，作為各形成條件下的氧化物絕緣膜23或氧化物絕緣膜24，在矽晶片上利用電漿CVD法形成厚度為400nm的氧氮化矽膜以製造樣本，並藉由TDS測量對該樣本進行評估。
首先，對評估的樣本的結構進行說明。樣本7包括在以下條件下形成的氧氮化矽膜：作為源氣體，使用 流量為30sccm的矽烷，流量為4000sccm的一氧化二氮，處理室的壓力為200Pa，基板溫度為220℃，供應到平行平板電極的高頻功率為150W。另外，樣本7包括利用實施例1的樣本1中的氧化物絕緣膜23的形成條件所形成的氧氮化矽膜。
接著，樣本8包括在以下條件下形成的相當於上述實施例的氧化物絕緣膜23的氧氮化矽膜：在樣本7的條件下，將處理室的壓力設定為120Pa。
樣本9包括在以下條件下形成的相當於上述實施例的氧化物絕緣膜23的氧氮化矽膜：在樣本7的條件下，將處理室的壓力設定為40Pa。
圖33A至圖33C示出了樣本7至樣本9的TDS測量結果。圖33A示出了表示樣本7的水分子的脫離量的測量結果，圖33B示出了表示樣本8的水分子的脫離量的測量結果，圖33C示出了表示樣本9的水分子的脫離量的測量結果。如圖33A至圖33C所示，樣本9的基板溫度為120℃左右時的峰值高於樣本7及樣本8的峰值。換而言之，樣本7及樣本8的基板溫度為300℃以下時的水分子的脫離量少於樣本9。
另外，因被加熱而脫離的水分子的總量相當於表示TDS分析結果的曲線的積分值。樣本7在55℃至600℃的加熱中的釋放量為5.6×1016分子/cm2。樣本8在50℃至600℃的加熱中的釋放量為5.4×1016分子/cm2。樣本9在50℃至580℃的加熱中的釋放量為6.5×1016分子 /cm2。另外，將樣本7所脫離的水分子量換算為單位體積的值為1.4×1021分子/cm3，將樣本8所脫離的水分子量換算為單位體積的值為1.3×1021分子/cm3，將樣本9所脫離的水分子量換算為單位體積的值為1.6×1021分子/cm3。
藉由提高形成作為氧化物絕緣膜23的氧氮化矽膜時的壓力，能夠降低基板溫度為300℃以下時的水分子的脫離量。
接著，作為上述實施例所示的電晶體的氧化物絕緣膜24，說明包含超過化學計量組成的氧且被加熱時釋放一部分氧的氧氮化矽膜。
為了對包含超過化學計量組成的氧且被加熱時釋放一部分氧的情況進行評估，進行TDS測量來對氧的脫離量進行測量。
首先，對測量的樣本的結構進行說明。在參考樣本1中，在矽晶片上以以下條件利用電漿CVD法來形成厚度為400nm的氧氮化矽膜：作為源氣體，使用流量為160sccm的矽烷及流量為4000sccm的一氧化二氮，處理室的壓力為200Pa，基板溫度為220℃，對平行平板電極供應1500W的高頻功率。
參考樣本2包括在矽晶片上以以下條件形成厚度為400nm的氧氮化矽膜：在參考樣本1的條件下，將矽烷的流量設定為200sccm，其他條件與參考樣本1相同。
圖34A和圖34B示出了參考樣本1及參考樣 本2的TDS測量結果。如圖34A和圖34B所示，在參考樣本1及參考樣本2中都觀察到相當於氧分子的質量數的M/z=32的峰值。因此，可知參考樣本1及參考樣本2的氧氮化矽膜被加熱時釋放膜中所含的一部分氧分子。
另外，因被加熱而脫離的氧分子的總量相當於示出TDS分析結果的曲線的積分值。參考樣本1在60℃至575℃的加熱中的釋放量為3.2×1014分子/cm2。參考樣本2在60℃至600℃的加熱中的釋放量為1.9×1014分子/cm2。另外，將參考樣本1的氧的脫離量換算為氧原子的值(單位體積)所得到的為1.6×1019原子/cm3，將參考樣本2的氧的脫離量換算為氧原子的值(單位體積)所得到的為9.5×1018原子/cm3。
如上所述，雖然藉由增加矽烷對一氧化二氮的流量，能夠降低形成的氧氮化矽膜中的缺陷，但是另一方面，氧分子的脫離量卻會下降。另外，藉由降低矽烷對一氧化二氮的流量，氧分子的脫離量會增加。
接著，說明當在氧化物半導體膜上形成用於樣本7至樣本9的氧化物絕緣膜23、或者用於參考樣本1及參考樣本2的氧化物絕緣膜24時，產生在氧化物半導體膜中的缺陷。在本實施例中，參照ESR(Electron Spin Resonance：電子自旋共振)的測量結果對氧化物半導體膜中的缺陷量進行說明。
首先，對進行評估的樣本的結構進行說明。
樣本10至樣本12、參考樣本3及參考樣本4 包括形成在石英基板上的厚度為100nm的氧化物半導體膜、以及形成在氧化物半導體膜上的厚度為400nm的氧化物絕緣膜。
氧化物半導體膜在如下條件下形成：作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，向濺射裝置的處理室內供應流量為50sccm的氬以及流量為50sccm的氧以作為濺射氣體，將處理室內的壓力控制為0.6Pa，並供應5kW的直流功率。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
在氧化物半導體膜上以與樣本7的氧氮化矽膜相同的條件形成氧化物絕緣膜，以得到樣本10。
在氧化物半導體膜上以與樣本8的氧氮化矽膜相同的條件形成氧化物絕緣膜，以得到樣本11。
在氧化物半導體膜上以與樣本9的氧氮化矽膜相同的條件形成氧化物絕緣膜，以得到樣本12。
在氧化物半導體膜上以與參考樣本1的氧氮化矽膜相同的條件形成氧化物絕緣膜，以得到參考樣本3。
在氧化物半導體膜上以與參考樣本2的氧氮化矽膜相同的條件形成氧化物絕緣膜，以得到參考樣本4。
換而言之，在樣本10至樣本12中，形成與氧化物絕緣膜23相當的氧氮化矽膜。另外，在參考樣本3及參考樣本4中，形成與氧化物絕緣膜24相當的氧氮 化矽膜。
接著，對樣本10至樣本12、參考樣本3及參考樣本4進行ESR測量。ESR測量在指定的溫度下進行，根據產生微波的吸收的磁場的值(H0)並用算式g=hν/βH0來獲得參數g值。另外，ν表示微波的頻率。h表示普朗克常數，β表示玻爾磁子，都是常數。
在此，在以下條件下進行ESR測量：測量溫度為室溫(25℃)，9.06GHz的高頻功率(微波功率)為20mW，磁場的方向平行於所製造的樣本的膜表面。
圖35示出了在g(g值)=1.93處呈現的信號的自旋數。
可知樣本10及樣本11的自旋數低於樣本12。換而言之，在氧化物絕緣膜23的成膜條件中，藉由將壓力設定為100Pa以上且250Pa以下，能夠減輕對氧化物半導體膜所造成的損傷。
在圖34中，如參考樣本2所示，在包含超過化學計量組成的氧且被加熱時釋放一部分氧的氧化物絕緣膜24的成膜條件中，藉由增加矽烷對一氧化二氮的流量，能夠減少氧化物絕緣膜24中的缺陷，但是另一方面，氧分子的脫離量會下降。然而，如樣本10及樣本11所示，在氧化物絕緣膜23的成膜條件中，藉由將壓力設定為100Pa以上且250Pa以下，能夠減輕對氧化物半導體膜所造成的損傷，因此，即使來自被加熱時釋放一部分氧的氧化物絕緣膜24的過剩氧的移動量較少，也能夠充分 地減少氧化物半導體膜中的缺陷。
由本實施例中的TDS測量結果及ESR測量結果可知，在形成於電晶體中的氧化物絕緣膜23的成膜條件中，藉由將壓力設定為100Pa以上且250Pa以下，不僅能夠降低水分子從氧化物絕緣膜23的脫離量，而且能夠減輕對氧化物半導體膜所造成的損傷，由此能夠降低氧缺陷量。其結果是，能夠抑制水從氧化物絕緣膜23移動到氧化物半導體膜。此外，即使來自包含超過化學計量組成的氧且被加熱時釋放一部分氧的氧化物絕緣膜的氧分子的脫離量較少，也能夠充分地減少氧化物半導體膜中的氧缺陷。因此，在氧化物絕緣膜23的成膜條件中，藉由將壓力設定為100Pa以上且250Pa以下，能夠提高電晶體的電特性。
實施例5
在本實施例中，對用於實施例4的參考樣本1及參考樣本2的氧化物絕緣膜24的缺陷密度進行說明。在本實施例中，參照ESR(電子自旋共振)測量結果對氧化物絕緣膜24中的缺陷量進行說明。
首先，對進行評估的樣本的結構進行說明。
樣本5及參考樣本6包括形成在石英基板上的厚度為100nm的氧化物半導體膜、以及形成在氧化物半導體膜上的厚度為400nm的氧化物絕緣膜。
與參考樣本3及參考樣本4同樣，氧化物半 導體膜在如下條件下形成：作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，向濺射裝置的處理室內供應流量為50sccm的氬以及流量為50sccm的氧以作為濺射氣體，將處理室內的壓力控制為0.6Pa，並供應5kW的直流功率。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
接著，在氮氛圍下以450℃進行1小時的加熱處理，然後在氮及氧氛圍下以450℃進行1小時的加熱處理。
接著，在氧化物半導體膜上形成氧化物絕緣膜。以與樣本1的氧氮化矽膜相同的條件形成上述氧化物絕緣膜，以得到參考樣本5。
在氧化物半導體膜上以與參考樣本2的氧氮化矽膜相同的條件形成上述氧化物絕緣膜，以得到參考樣本6。
接著，對參考樣本5及參考樣本6進行ESR測量。在此，在以下條件下進行ESR測量：測量溫度為-170℃，9.1GHz的高頻功率(微波功率)為1mW，磁場的方向平行於所製造的樣本的膜表面。
圖36示出了在起因於矽的懸空鍵的g(g值)=2.001處呈現的信號的自旋密度。
由此可知，參考樣本6的自旋數低於參考樣本5。換而言之，在氧化物絕緣膜24的成膜條件中，藉由將矽烷的流量設定為200sccm並將一氧化二氮的流量設 定為4000sccm，能夠形成缺陷少的氧氮化矽膜，典型的是，藉由ESR測量，形成在g=2.001處呈現的信號的自旋密度低於6×1017spins/cm3，較佳為3×1017spins/cm3以下，更佳為1.5×1017spins/cm3以下的氧氮化矽膜。
實施例6
在本實施例中，對本發明的一個實施方式的電晶體所包括的多層膜的局域態進行說明。在此，說明利用CPM測量對該多層膜進行評估的結果。
首先，對進行CPM測量的樣本進行說明。
在玻璃基板上形成厚度為30nm的含有In或Ga的第一氧化物膜，在含有In或Ga的第一氧化物膜上形成厚度為100nm的氧化物半導體膜，在氧化物半導體膜上形成厚度為30nm的含有In或Ga的第二氧化物膜，由此形成多層膜。
在本實施例中，含有In或Ga的第一氧化物膜、以及含有In或Ga的第二氧化物膜使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材，並利用濺射法來形成。另外，在以下條件下進行成膜：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，並且施加0.5kW的DC功率。
另外，氧化物半導體膜使用In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材，並利用濺射 法形成。另外，在以下條件下進行成膜：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，並且施加0.5kW的DC功率。
藉由上述步驟所形成的樣本為樣本13。
接著，對樣本13進行CPM測量。明確而言，在對與樣本13的多層膜相接地設置的第一電極與第二電極之間施加電壓的狀態下，以使光電流值固定的方式調整照射到樣本表面的光量，且在所希望的波長範圍內根據照射光量來得到吸收係數。
圖37A示出了：在多層膜所包括的各層的能隙以上的能量範圍中，將利用分光光度計所測量的吸收係數(粗虛線)與藉由CPM測量所得到的吸收係數(粗實線)擬合的結果。另外，在藉由CPM測量所得到的吸收係數的曲線中，耳巴赫帶尾(細虛線)的傾斜即耳巴赫能量為78.7meV。在圖37A中的用虛線圓所包圍的能量範圍中，用藉由CPM測定所得到的吸收係數去除耳巴赫帶尾(細虛線)的吸收係數，來算出該能量範圍中的吸收係數的積分值(參照圖37B)。從該結果可知，本樣本的吸收係數為2.02×10-4cm-1。
由上述結果可知：樣本13的多層膜的局域態起因於雜質或缺陷。由此可知，多層膜中的起因於雜質或缺陷的態密度極低。也就是說，包括多層膜的電晶體具有穩定的電特性。
實施例7
在本實施例中，對本發明的一個實施方式的電晶體所包括的多層膜的矽濃度進行說明。在此，對利用SIMS測量來評估該多層膜的結果進行說明。
首先，對進行SIMS測量的樣本進行說明。
在矽晶片Si上形成厚度為10nm的含有In或Ga的氧化物膜81，在含有In或Ga的氧化物膜81上形成厚度為10nm的氧化物半導體膜82，在氧化物半導體膜82上形成厚度為10nm的含有In或Ga的氧化物膜83，由此形成多層膜。
在本實施例中，含有In或Ga的氧化物膜81使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材，並利用濺射法來形成。另外，在以下條件下進行成膜：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，並且施加0.5kW的DC功率。
另外，氧化物半導體膜82使用In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材，並利用濺射法來形成。另外，在以下條件下進行成膜：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為300℃，並且施加0.5kW的DC功率。
另外，含有In或Ga的氧化物膜83使用In- Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材，並利用濺射法來形成。另外，在以下條件下進行成膜：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，並且施加0.5kW的DC功率。
準備兩個樣本，即在形成多層膜之後沒有進行加熱處理的樣本和以450℃進行了2小時的加熱處理的樣本。沒有進行加熱處理的樣本為樣本14，進行加熱處理的樣本為樣本15。
對樣本14及樣本15進行飛行時間二次離子質譜分析(TOF-SIMS：Time-of-flight secondary ion mass spectrometry)，以測定深度方向的Si濃度[atoms/cm3]。圖38A示出了根據樣本14的多層膜的深度方向的SiO3的二次離子強度而換算出的Si濃度[atoms/cm3]，圖38B示出了根據樣本15的多層膜的深度方向的SiO3的二次離子強度而換算出的Si濃度[atoms/cm3]。
從圖38A和圖38B可知，在矽晶片與含有In或Ga的氧化物膜81之間的介面、以及含有In或Ga的氧化物層83的頂面，Si濃度較高。另外，還可知氧化物半導體膜82的Si濃度為TOF-SIMS的檢測下限即1×1018/cm3左右。這可以認為是因為如下緣故：由於設置有含有In或Ga的氧化物層81和含有In或Ga的氧化物層83，起因於矽晶片或表面污染等的矽不會影響到氧化物半導體膜82。
另外，由圖38A和圖38B所示的結果可知，加熱處理不容易引起矽的擴散，而成膜時的混合是主要原因。
藉由上述結果可知，藉由使用本實施例所示的多層膜，能夠製造具有穩定電特性的電晶體。
(參考實例)
在此，對包括氧化物半導體的電晶體的源極與汲極之間的能障進行說明。
當使用本質或實質上本質的氧化物半導體膜以作為用作通道區的氧化物半導體膜時，可認為在包括該氧化物半導體膜的電晶體中，氧化物半導體膜的能隙的一半左右的能障形成在用作為源極電極及汲極電極的一對電極與氧化物半導體膜之間。但是，實際上，在包括氧化物半導體膜的電晶體的Vg-Id特性中，從閘極電壓為0V左右時開始流過汲極電流，所以上述認識有問題。
因此，如圖39A所示，假設包括閘極絕緣膜GI、閘極絕緣膜GI上的氧化物半導體膜OS、設置在氧化物半導體膜OS上的源極電極S及汲極電極D的電晶體，並且藉由計算來獲得對該電晶體的通道長度(L)進行變更後的沿著點劃線H1-H2的能帶結構。另外，在圖39A中，在氧化物半導體膜OS的與源極電極S或汲極電極D相接的區域，設置被n型化後的低電阻區n。換而言之，該氧化物半導體膜OS包括低電阻區n及本質或實質上本 質的區域i。另外，假設氧化物半導體膜OS的厚度為35nm，閘極絕緣膜GI的厚度為400nm，在此情況下進行計算。
藉由求解泊松方程(Poisson's equation)來評估能帶的彎曲寬度，由此可知能帶的彎曲寬度為與德拜遮罩長度(Debye shielding length)λD有關的長度。另外，在以下算式中，kB表示波茲曼常數(Boltzmann constant)。
Figure 109107997-A0202-12-0129-2
在上述算式中，將氧化物半導體膜OS的本質載子密度ni設為6.6×10-9cm-3，將氧化物半導體膜OS的相對介電常數ε設為15，將溫度設為300K，在此情況下，德拜遮罩長度λD的值非常大，即為5.7×1010μm。由此可知，當通道長度大於德拜遮罩長度λD的兩倍，即1.14×1011μm時，低電阻區n與本質或實質上本質的區域i之間的能障為氧化物半導體膜OS的能隙的一半。
圖40示出了通道長度為0.03μm、0.3μm、1μm、10μm、100μm及1×1012μm時的能帶結構的計算結果。另外，源極電極及汲極電極的電位被固定為GND(0V)。另外，圖40中的n表示低電阻區，i表示夾在低電阻區的本質或實質上本質的區域，點劃線表示氧化物半導體膜的費米能，虛線表示氧化物半導體層的中間隙 (midgap)。
由圖40可知，在通道長度足夠大，即為1×1012μm的情況下，低電阻區與本質或實質上本質的區域的電子能量差為氧化物半導體膜的能隙的一半。然而，隨著通道長度的下降，低電阻區與本質或實質上本質的區域的電子能量差變小，在通道長度為1μm以下的情況下，幾乎沒有能障。另外，低電阻區的電子能量被作為源極電極及汲極電極的一對電極所固定。
如上所述，當通道長度小時，低電阻區與本質或實質上本質的區域之間的能障足夠小。
在此，考慮當通道長度小時，低電阻區與本質或實質上本質的區域之間的能障足夠小的原因。
圖41示出了氧化物半導體膜的示意圖及氧化物半導體膜的能帶結構。圖41A示出了包括本質或實質上本質的區域601、以及低電阻區602、603的氧化物半導體膜600的傳導帶底Ec_0。另外，氧化物半導體膜600的通道長度為L_0。在圖41A中，L_0>2λD。
圖41B示出了其通道長度小於圖41A的氧化物半導體膜及其能帶結構。圖41B示出了包括本質或實質上本質的區域611、以及低電阻區612、613的氧化物半導體膜610的傳導帶底Ec_1。另外，氧化物半導體膜610的通道長度為L_1。在圖41B中，通道長度L_1<L_0且L_1<2λD。
圖41C示出了其通道長度小於圖41A及圖 41B所示的氧化物半導體膜及其能帶結構。圖41C示出了包括本質或實質上本質的區域621、以及低電阻區622、623的氧化物半導體膜620的傳導帶底Ec_2。另外，氧化物半導體膜620的通道長度為L_2。通道長度L_2<L_1且L_2<<2λD。
在圖41A中，能障△H_0表示費米能階Ef與傳導帶底Ec_0之間的能量差，在圖41B中，能障△H_1表示費米能階Ef與傳導帶底Ec_1之間的能量差，在圖41C中，能障△H_2表示費米能階Ef與傳導帶底Ec_2之間的能量差。
在氧化物半導體膜中，與一對電極相接的區域為低電阻區。因此，本質或實質上本質的區域與低電阻區之間的結合部越近，則傳導帶底的能量越低且彎曲。如圖41A所示，在通道長度L_0足夠大的情況下，能障△H_0相當於Eg(帶隙)/2。
另一方面，如圖41B及圖41C所示，可認為當通道長度小時，傳導帶底Ec_1、Ec_2的彎曲部分重疊，因此，能障△H_1、△H_2低於Eg/2。如此，在本說明書中，將在通道長度小時本質或實質上本質的區域的傳導帶底發生下降的現象稱為CBL效應(Conduction Band Lowering Effect：傳導帶降低效應)。
接著，在圖39A所示的結構中，假定在閘極絕緣膜GI的下方設置有閘極電極GE的底閘極結構的電晶體，並且藉由計算來獲得對該電晶體的通道長度(L) 進行變更後的沿著點劃線H1-H2的能帶結構。圖39B示出了用於計算的電晶體結構。另外，假設氧化物半導體膜OS的厚度為35nm，閘極絕緣膜GI的厚度為400nm在此情況下進行計算。
圖42示出了在上述結構的電晶體中、通道長度為1μm、10μm、50μm、100μm、1×105μm及1×1012μm時的能帶結構的計算結果。另外，源極電極及汲極電極的電位被固定為GND(0V)。另外，圖42中的n表示低電阻區，i表示氧化物半導體膜中的夾在低電阻區的本質或實質上本質的區域，點劃線表示氧化物半導體膜的費米能，虛線表示氧化物半導體層的中間隙。
圖42所示的能帶結構是藉由與對圖39A所示的結構進行的計算同樣的計算而得到的。但是，在如圖39B的結構那樣設置閘極電極的情況下，即使在通道長度(L)大於1μm的情況下，低電阻區與本質或實質上本質的區域之間的能障也不依賴於通道長度(L)，具有大致固定的值。
圖43示出了圖39A和及圖39B的各結構的通道長度(L)與能障高度。
由圖43可知，在不設置閘極電極的圖39A的結構中，隨著通道長度的增加，能障的高度會單調遞增，在通道長度為1×1012μm時，能障的高度為氧化物半導體膜的能隙的一半(1.6eV)。另一方面，在設置有閘極電極的圖39B的結構中，即使在通道長度大於1μm的情況 下，能障的高度也不依賴於通道長度。
如上所述，可認為在包括本質或實質上本質的氧化物半導體膜的電晶體中，由於CBL效應，能障低於氧化物半導體膜的能隙的一半，因此，在Vg-Id特性中，從閘極電壓為0V左右時開始流過汲極電流。另外，通道長度大於一定值(1μm)的電晶體的能障不依賴於通道長度而具有固定的值，由此可知，在包括本質或實質上本質的氧化物半導體膜的電晶體的Vg-Id特性中，從閘極電壓為0V左右時開始流過汲極電流。
本發明的一個實施方式的電晶體所包括的多層膜具有本質或實質上本質的氧化物半導體膜，因此，在包括該多層膜的電晶體的Vg-Id特性中，從閘極電壓為0V左右時開始流過汲極電流。
實施例8
在本實施例中，說明製造包括有機EL元件及用來驅動該有機EL元件的驅動電晶體的顯示裝置並進行評估的結果。
在本實施例中製造的顯示裝置中，作為有機EL元件驅動電晶體，使用本發明的一個實施方式的電晶體的樣本a(樣本16、樣本17、樣本18、樣本19的四種樣本)、以及比較示例的比較樣本b(比較樣本1、比較樣本2、比較樣本3、比較樣本4的四種樣本)。
首先，對樣本a的製程進行說明。在本實施 例中，參照圖4來進行說明。
首先，如圖4A所示，作為基板11使用玻璃基板，在基板11上形成閘極電極15。
利用濺射法形成厚度為200nm的鎢膜，利用光微影製程在該鎢膜上形成遮罩，使用遮罩對鎢膜的一部分進行蝕刻，由此形成閘極電極15。
接著，在閘極電極15上形成閘極絕緣膜17。閘極絕緣膜17的結構及製造方法與實施例1同樣，因此在此省略。
接著，隔著閘極絕緣膜17形成與閘極電極15重疊的多層膜20。除了將形成含有In或Ga的氧化物膜時的基板溫度設定為100℃以外，多層膜20的其他結構及製造方法與實施例1同樣，因此在此省略。藉由上述製程得到的結構可以參照圖4B。另外，有機EL元件驅動電晶體的通道長度為11μm，通道寬度為4μm。
接著，在對閘極絕緣膜17的一部分進行蝕刻以使閘極電極露出之後(未圖示)，如圖4C所示，形成與多層膜20相接的一對電極21、22。一對電極21、22的結構及製造方法與實施例1同樣，因此在此省略。
接著，使用對85%的磷酸稀釋100倍後的磷酸水溶液，對多層膜20的表面進行洗滌處理。
接著，在多層膜20以及一對電極21、22上形成保護膜26(參照圖4D)。保護膜26的結構及製造方法與實施例1同樣，因此在此省略。
接著，雖然未圖示，對保護膜26的一部分進行蝕刻來形成使一對電極21、22的一部分露出的開口部。
接著，在保護膜26上形成平坦化膜(未圖示此後的結構)。在此，將組成物塗敷於保護膜26上，然後進行曝光及顯影，以形成具有使一對電極的一部分露出的開口部的平坦化膜。另外，作為平坦化膜，形成厚度為2.0μm的丙烯酸樹脂。然後，進行加熱處理。該加熱處理以250℃的溫度在含有氮的氛圍下進行1小時。
接著，形成與一對電極的一部分連接的導電膜。在此，作為發光元件的下部電極，利用濺射法來形成厚度為50nm的鈦膜、厚度為200nm的鋁膜、以及厚度為8nm的鈦膜，而且，作為微腔結構，形成包含氧化矽的銦錫氧化物(ITSO)膜。在紅色像素所包括的發光元件中ITSO膜的厚度為82nm，在綠色像素所包括的發光元件中ITSO膜的厚度為45nm，在藍色像素所包括的發光元件中ITSO膜的厚度為5nm。
接著，形成覆蓋導電膜的端部的隔壁。在此，作為隔壁，形成厚度為1.0μm的聚醯亞胺樹脂。然後，進行加熱處理。該加熱處理以250℃的溫度在含有氮的氛圍下進行1小時。
接著，在隔壁上形成反錐形狀的隔離物。在此，使用負型感光樹脂來形成厚度為1.0μm的隔離物。然後，進行加熱處理。該加熱處理以250℃的溫度在含有氮 的氛圍下進行1小時。
再者，將溫度設定為230℃，在含有氮的氛圍下進行1小時的加熱處理。
接著，在導電膜上形成EL層及上部電極。在各顏色的像素的發光元件中，EL層及上部電極是共通的結構。本實施例的發光元件為串聯式發光元件，其中，EL層包括：具有藍色發光層的螢光發光單元；以及具有綠光發光層及紅色發光層的磷光發光單元。作為上部電極，藉由進行鎂和銀的共蒸鍍以形成厚度為15nm的膜。
在此，在樣本16、樣本17及樣本18中，對置基板使用包括濾色片及黑矩陣的玻璃基板。另外，在樣本19中，對置基板使用玻璃基板，該玻璃基板的凹部包括含有氧化鈣的乾燥劑。
另外，向對置基板塗敷紫外線硬化性樹脂(Nagase chemteX公司製造，XNR5516Z)，以作為密封材料。
接著，在施加壓力的同時，貼合基板11與對置基板。
然後，藉由照射紫外線來使密封材料固化。再者，在潔淨烘箱內以80℃的溫度進行1小時的加熱處理。
藉由上述製程來製造樣本a。
另外，製造沒有形成樣本a中的含有In或Ga的氧化物膜19，以作為比較樣本b。另外，在比較樣本 1、比較樣本2及比較樣本3中，對置基板使用包括濾色片及黑矩陣的玻璃基板。另外，在比較樣本4中，對置基板使用玻璃基板，該玻璃基板的凹部包括含有氧化鈣的乾燥劑。
如圖44所示，在本實施例所製造的樣本a及比較樣本b中，閘極驅動器的級數為960，源極驅動器的級數為1620(RGB×540)。
當對樣本a及比較樣本b進行整體白色發光時，測量流過各像素的驅動電晶體的電流。如圖44所示，在源極驅動器的某一級中，從電流測定一側向顯示信號一側來測量電流。
測量條件為如下：對陽極施加10V，對陰極施加-4V。另外，在樣本16、樣本17、比較樣本1及比較樣本2中，以獲得相當於300cd/m2、150cd/m2或90cd/m2的亮度的方式設定資料電壓。在樣本18及比較樣本3中，以獲得相當於300cd/m2或50cd/m2的亮度的方式設定資料電壓。在樣本19及比較樣本4中，以當該樣本的對置基板與其他樣本同樣時獲得相當於300cd/m2或50cd/m2的亮度的方式設定資料電壓。明確而言，首先，以獲得相當於300cd/m2或50cd/m2的亮度的方式設定其他樣本的資料電壓，並且測量流過發光元件的電流。然後，在樣本19及比較樣本4中，以使流過發光元件的電流具有相同的值的方式設定資料電壓。
明確而言，在樣本16中，採用三種值，即 3.99V、2.85V、2.41V，在樣本17中，採用三種值，即3.57V、2.68V、2.03V，在樣本18中採用兩種值，即3.78V、1.91V，在樣本19中，採用兩種值，即3.78V、1.98V。另外，在比較樣本1中，採用三種值，即3.67V、2.74V、2.20V，在比較樣本2中，採用三種值，即3.46V、2.57V、2.10V，在比較樣本3中，採用兩種值，即3.78V、1.98V，在比較樣本4中，採用兩種值，即3.99V、2.41V。
圖45示出了樣本17及比較樣本2的電流的測量結果。在圖45中，橫軸表示閘極驅動器的級數，縱軸表示電流。在此，在一個圖表中綜合地示出了源極驅動器的第1級、第270級、第540級、第810級、第811級、第1080級、第1350級以及第1620級中的各像素的驅動電晶體的電流的測量結果。
另外，圖46示出了各樣本中的相鄰像素之間的電流的偏差。在圖46中，縱軸表示±3σ(row)/ave。這裡，σ(row)表示閘極驅動器(row)方向的相鄰像素之間的電流差的標準偏差值，ave表示所有像素的電流平均值。
由圖45和圖46可知，樣本a及比較樣本b中的像素之間的電流的偏差小。尤其是，與比較樣本b相比，在包括本發明的一個實施方式的電晶體的樣本a中，像素之間的電流的偏差小。藉由上述結果可知，藉由本發明的一個實施方式，能夠提高電晶體的電特性。此外，可 知藉由本發明的一個實施方式，能夠提高顯示裝置的初始顯示品質。
另外，在樣本19及比較樣本4中，在整體上顯示黑白方格花紋的影像72小時。此時，利用與上述相同的設定方法，以獲得相當於300cd/m2的亮度的方式來設定此時的資料電壓。
另外，當在樣本19及比較樣本4中在整體上顯示白色影像時，測量流過各像素的驅動電晶體的電流。圖47示出了樣本19及比較樣本4的顯示結果。圖48至圖51示出了樣本19及比較樣本4的電流的測量結果。
此時，利用與上述相同的設定方法，以獲得相當於50cd/m2或300cd/m2的亮度的方式設定資料電壓。圖48示出了獲得相當於50cd/m2的亮度時的樣本19的電流的測量結果，圖49示出了獲得相當於50cd/m2的亮度時的比較樣本4的電流的測量結果，圖50示出了獲得相當於300cd/m2的亮度時的樣本19的電流的測量結果，圖51示出了獲得相當於300cd/m2的亮度時的比較樣本4的電流的測量結果。
在圖48至圖51中，橫軸表示閘極驅動器的級數，縱軸表示電流。在此，分別示出了源極驅動器的第1級、第810級及第1620級的各像素的驅動電晶體的電流的測量結果。
在樣本19及比較樣本4中，當在整體上顯示白色影像時，觀察到在前面顯示的方格花紋的黑白顯示發 生反轉的影像。這是因為當顯示方格花紋的影像時，方格花紋的白色部分的像素的驅動電晶體的特性向正漂移，電流降低，從而導致亮度下降。因此，當在後面在整體上進行白色發光時，與方格花紋的黑色部分的像素相比，方格花紋的白色部分的像素的亮度下降，導致觀察到方格花紋的影像的餘象。
與比較樣本4相比，包括本發明的一個實施方式的電晶體的樣本19的上述餘象(電流下降)得到抑制。由此可知，藉由本發明的一個實施方式，能夠提高電晶體的電特性。
另外，對用於樣本a的本發明的一個實施方式的電晶體(以下記作電晶體a)及用於比較樣本b的電晶體(以下記作電晶體b)進行恆流應力測試。恆流應力測試在大氣氛圍下且在暗狀態(dark)下進行。
另外，對Vg-Id特性的測量是指在如下條件下對掃描時的汲極電流進行測量：即，將汲極電壓設定為0.1V或10V，並將閘極電壓設定在-15V至15V的範圍內。
在恆流應力測試中，首先，將基板溫度設定為室溫(20℃至25℃)進行第一次的Vg-Id特性的測量。然後，在電晶體a中，將基板溫度設定為60℃，將源電位設定為接地電位(GND)，將汲極電壓設定為10V，將閘電位設定為6.11V，保持該狀態11小時。另外，在電晶體b中，將基板溫度設定為60℃，將源電位設定為接地電 位(GND)，將汲極電壓設定為10V，將閘電位設定為5.63V，保持該狀態13小時。另外，在開始恆流應力測試之後，經過100秒後、300秒後、600秒後、1000秒後、1800秒後、3600秒後、7200秒後、10000秒後、18000秒後、21600秒後、25200秒後、28800秒後、32400秒後、36000秒後及39600秒後(在電晶體a中，在43200秒後及46800秒後也)停止應力，在室溫下測量各個應力時間的Vg-Id特性。
圖52示出了電晶體a及電晶體b的恆流應力測試的結果。在圖52中，縱軸表示汲極電流的變化率，橫軸表示應力時間。由圖52可知，電晶體a的汲極電流的變化小於電晶體b。由此可知，藉由本發明的一個實施方式，能夠提高電晶體的電特性。
實施例9
在本實施例中，對形成於氧化物半導體膜上的氧化物絕緣膜的雜質濃度的測量結果進行說明。
首先，對包含於樣本20至樣本22中的電晶體的製程進行說明。本實施例中，參照圖4進行說明。
首先，作為基板11使用玻璃基板，在基板11上形成閘極電極15。
利用濺射法形成厚度為100nm的鎢膜，利用光微影製程在該鎢膜上形成遮罩，使用該遮罩對鎢膜的一部分進行蝕刻，由此形成閘極電極15。
接著，在閘極電極15上形成閘極絕緣膜17。
層疊厚度為50nm的氮化矽膜與厚度為200nm的氧氮化矽膜以形成閘極絕緣膜17。
在如下條件下形成上述氮化矽膜：作為源氣體使用50sccm的矽烷以及5000sccm的氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為60Pa，使用27.12MHz的高頻電源來供應150W的功率。
在如下條件下形成上述氧氮化矽膜：作為源氣體使用20sccm的矽烷以及3000sccm的一氧化二氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為40Pa，使用27.12MHz的高頻電源來供應100W的功率。
另外，將基板溫度設定為350℃，以形成上述氮化矽膜及上述氧氮化矽膜。
接著，形成隔著閘極絕緣膜17與閘極電極15重疊的氧化物半導體膜。另外，在本實施例中，形成單層的氧化物半導體膜18來代替圖4B所示的多層膜20。
在此，藉由濺射法在閘極絕緣膜17上形成作為CAAC-OS膜的IGZO膜，藉由光微影製程在該IGZO膜上形成遮罩，並使用該遮罩對該IGZO膜的一部分進行蝕刻。然後，對被蝕刻的IGZO膜進行加熱處理，由此形成氧化物半導體膜18。另外，在本實施例中，形成厚度為35nm的IGZO膜。
在如下條件下形成IGZO膜：作為濺射靶材使 用In：Ga：Zn=1：1：1(原子數比)的靶材，向濺射裝置的處理室內供應50sccm的氬以及50sccm的氧以作為濺射氣體，將處理室內的壓力控制為0.6Pa，並供應5kW的直流功率。另外，將形成IGZO膜時的基板溫度設定為170℃。
作為加熱處理，當在氮氛圍下以450℃進行1小時的加熱處理之後，在氮及氧的氛圍下以450℃進行1小時的加熱處理。
接著，在對閘極絕緣膜17的一部分進行蝕刻以使閘極電極露出之後(未圖示)，如圖4C所示，形成與氧化物半導體膜18相接的一對電極21、22。
在此，在閘極絕緣膜17以及氧化物半導體膜18上形成導電膜，藉由光微影製程在該導電膜上形成遮罩，並使用該遮罩對該導電膜的一部分進行蝕刻，由此形成一對電極21、22。另外，作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為100nm的鈦膜。
接著，在氧化物半導體膜18及一對電極21、22上形成氧化物絕緣膜23。
作為氧化物絕緣膜23，利用電漿CVD法在如下條件下形成氧氮化矽膜：作為源氣體使用流量為30sccm的矽烷及流量為4000sccm的一氧化二氮，將處理室的壓力設定為40Pa，將基板溫度設定為220℃，並向平行平板電極的上部電極供應150W的高頻功率。
接著，在氧化物絕緣膜23上連續地形成氧化物絕緣膜24。在此，連續地形成是指在形成氧化物絕緣膜23之後、以不暴露於大氣的方式在相同電漿CVD設備中形成氧化物絕緣膜24。
作為氧化物絕緣膜24，利用電漿CVD法在如下條件下形成厚度為400nm的氧氮化矽膜：作為源氣體使用流量為160sccm的矽烷及流量為4000sccm的一氧化二氮，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極的上部電極供應1500W的高頻功率。利用該條件，能夠形成包含超過化學計量組成的氧的氧氮化矽膜。即，能夠形成被加熱時釋放一部分氧的氧氮化矽膜。
接著，進行加熱處理。該加熱處理以350℃的溫度在含有氧及氮的氛圍下進行1小時。
藉由上述製程，製造包括電晶體的樣本20。
另外，使用在樣本20的製程中沒有形成氧化物絕緣膜23的條件，來製造樣本21。
另外，在如下條件下製造樣本22：在樣本20的製程中，將氧化物絕緣膜24的成膜溫度設定為350℃，氧化物絕緣膜23及氧化物絕緣膜24分別形成在不同的電漿CVD設備中。即，樣本22在形成氧化物絕緣膜23之後被暴露於大氣中。
接著，對樣本20至樣本22進行SIMS測量。圖53A、圖53B、圖53C分別示出了樣本20中的氧化物 絕緣膜23及氧化物絕緣膜24的氫、氮及氟的濃度。此外，圖53D、圖53E、圖53F分別示出了樣本21中的氧化物絕緣膜24的氫、氮及氟的濃度。另外，圖54A示出了樣本22中的氧化物絕緣膜23及氧化物絕緣膜24的硼的濃度，圖54B示出了樣本21中的氧化物絕緣膜24的硼的濃度。在圖53及圖54中，橫軸表示距離各樣本表面的深度，縱軸表示各元素的濃度。
在樣本20中，氫濃度及氮濃度在氧化物絕緣膜23與氧化物絕緣膜24之間的介面沒有變化。另一方面，氟濃度在氧化物絕緣膜23與氧化物絕緣膜24之間的介面具有峰值濃度。氟濃度在上述介面具有峰值，這是因為如下緣故：在形成氧化物絕緣膜23之後，關閉電漿CVD設備的電源。接著，在改變導入到處理室內的源氣體的流量以及處理室內的壓力之後，再啟動電漿CVD設備的電源以形成氧化物絕緣膜24。在形成該氧化物絕緣膜23之後到形成氧化物絕緣膜24之前的期間內，氧化物絕緣膜23的表面被暴露於處理室內的氛圍中。
當對處理室內進行清洗時所使用的氟或NF3附著於處理室內壁，在形成氧化物絕緣膜23之後到形成氧化物絕緣膜24之前的期間內，從處理室內壁脫離的該氟或NF3附著於氧化物絕緣膜23的表面。因此，在氧化物絕緣膜23與氧化物絕緣膜24之間的介面，氟濃度增高且具有峰值濃度。
另外，在樣本21中，在氧化物半導體膜18 上僅設置有單層的氧化物絕緣膜24，所以如圖53F所示，在氧化物絕緣膜24中不具有峰值濃度。
此外，如圖54所示，在樣本22中，硼濃度在氧化物半導體膜18與氧化物絕緣膜23之間的介面、以及氧化物絕緣膜23與氧化物絕緣膜24之間的介面具有峰值濃度。另一方面，在樣本21中，硼濃度在氧化物半導體膜18與氧化物絕緣膜24之間的介面具有峰值濃度。由於在將樣本暴露於大氣氛圍中時，從設置於空調器中的HEPA濾器釋放出的硼附著於樣本，因此得到如上所述的峰值濃度。由此可知，在氧化物半導體膜及氧化物絕緣膜中具有多個硼的峰值濃度，從而在不同的處理室內層疊多個絕緣膜。
如上所述，藉由利用SIMS對氧化物半導體膜上的氧化物絕緣膜的雜質濃度進行測量，可以檢查氧化物絕緣膜的疊層狀態。
本申請案係基於日本專利申請案，案號2012-234602，其於2012年10月24日提出申請、案號2012-234606，其於2012年10月24日提出申請、案號2012-286826，其於2012年12月28日提出申請、以及案號2013-051659，其於2013年3月14日提出申請，該等申請案之整體內容現透過引用之方式併入本案。
21:電極
22:電極
23:氧化物絕緣膜
24:氧化物絕緣膜
25:氮化物絕緣膜
26:保護膜
11:基板
18:氧化物半導體膜
19:氧化物膜
20:多層膜
15:閘極電極
17:閘極絕緣膜
50:電晶體

Claims (5)

  1. 一種顯示裝置，包括：電晶體，該電晶體包含：閘極電極；該閘極電極上的閘極絕緣膜；該閘極絕緣膜上的氧化物半導體膜；以及該氧化物半導體膜上的源極電極和汲極電極；該源極電極和該汲極電極上的有機膜；透過設置在該有機膜的開口部而與該源極電極或該汲極電極接觸的像素電極；以及包括與該像素電極隔著絕緣膜而重疊的區域的共用電極；其中，該氧化物半導體膜包括第一氧化物半導體層和該第一氧化物半導體層上的第二氧化物半導體層，其中，該第一氧化物半導體層和該第二氧化物半導體層中的每一者包括銦、鎵、鋅，其中，該第二氧化物半導體層包括的鎵相對於銦的原子數比較該第一氧化物半導體層包括的鎵相對於銦的原子數比還大，其中，該源極電極和該汲極電極包括鋁與鈦的層疊結構，其中，在平行於該電晶體的通道長度方向的剖面圖中，該氧化物半導體膜的端部比該閘極電極的端部還延伸， 其中，在該剖面圖中，該源極電極和該汲極電極覆蓋該氧化物半導體膜的端部，且其中，該像素電極及該共用電極包括銦、鋅、氧。
  2. 一種顯示裝置，包括：電晶體，該電晶體包含：閘極電極；該閘極電極上的閘極絕緣膜；該閘極絕緣膜上的氧化物半導體膜；以及該氧化物半導體膜上的源極電極和汲極電極；該源極電極和該汲極電極上的保護膜；該保護膜上的有機膜；透過設置在該有機膜和該保護膜的開口部而與該源極電極或該汲極電極接觸的像素電極；以及包括與該像素電極隔著絕緣膜而重疊的區域的共用電極；其中，該氧化物半導體膜包括第一氧化物半導體層和該第一氧化物半導體層上的第二氧化物半導體層，其中，該第一氧化物半導體層和該第二氧化物半導體層中的每一者包括銦、鎵、鋅，其中，該第二氧化物半導體層包括的鎵相對於銦的原子數比較該第一氧化物半導體層包括的鎵相對於銦的原子數比還大，其中，該源極電極和該汲極電極包括鋁與鈦的層疊結構， 其中，在平行於該電晶體的通道長度方向的剖面圖中，該氧化物半導體膜的端部比該閘極電極的端部還延伸，其中，在該剖面圖中，該源極電極和該汲極電極覆蓋該氧化物半導體膜的端部，且其中，該像素電極及該共用電極包括銦、鋅、氧。
  3. 一種顯示裝置，包括：電晶體，該電晶體包含：閘極電極；該閘極電極上的閘極絕緣膜；該閘極絕緣膜上的氧化物半導體膜；以及該氧化物半導體膜上的源極電極和汲極電極；該源極電極和該汲極電極上的氧化物絕緣膜；該氧化物絕緣膜上的氮化物絕緣膜；該氮化物絕緣膜上的有機膜；透過設置在該有機膜、該氮化物絕緣膜和該氧化物絕緣膜的開口部而與該源極電極或該汲極電極接觸的像素電極；以及包括與該像素電極隔著絕緣膜而重疊的區域的共用電極；其中，該氧化物半導體膜包括第一氧化物半導體層和該第一氧化物半導體層上的第二氧化物半導體層，其中，該第一氧化物半導體層和該第二氧化物半導體層中的每一者包括銦、鎵、鋅， 其中，該第二氧化物半導體層包括的鎵相對於銦的原子數比較該第一氧化物半導體層包括的鎵相對於銦的原子數比還大，其中，該源極電極和該汲極電極包括鋁與鈦的層疊結構，其中，在平行於該電晶體的通道長度方向的剖面圖中，該氧化物半導體膜的端部比該閘極電極的端部還延伸，其中，在該剖面圖中，該源極電極和該汲極電極覆蓋該氧化物半導體膜的端部，且其中，該像素電極及該共用電極包括銦、鋅、氧。
  4. 如請求項1至3中任一項之顯示裝置，其中，該閘極電極具有兩層的疊層結構，且該兩層中的每一層包括選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素。
  5. 如請求項1至3中任一項之顯示裝置，其中，該源極電極和該汲極電極具有含有鈦之第一層、含有鋁之第二層及含有鈦之第三層的疊層結構。
TW109107997A 2012-10-24 2013-10-15 半導體裝置及其製造方法 TWI782259B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2012234602 2012-10-24
JP2012-234606 2012-10-24
JP2012234606 2012-10-24
JP2012-234602 2012-10-24
JP2012-286826 2012-12-28
JP2012286826 2012-12-28
JP2013051659 2013-03-14
JP2013-051659 2013-03-14

Publications (2)

Publication Number Publication Date
TW202040825A TW202040825A (zh) 2020-11-01
TWI782259B true TWI782259B (zh) 2022-11-01

Family

ID=50437252

Family Applications (3)

Application Number Title Priority Date Filing Date
TW107124133A TWI691084B (zh) 2012-10-24 2013-10-15 半導體裝置及其製造方法
TW109107997A TWI782259B (zh) 2012-10-24 2013-10-15 半導體裝置及其製造方法
TW102137106A TWI637517B (zh) 2012-10-24 2013-10-15 半導體裝置及其製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW107124133A TWI691084B (zh) 2012-10-24 2013-10-15 半導體裝置及其製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW102137106A TWI637517B (zh) 2012-10-24 2013-10-15 半導體裝置及其製造方法

Country Status (6)

Country Link
US (6) US9349869B2 (zh)
JP (5) JP6305720B2 (zh)
KR (2) KR102331671B1 (zh)
CN (2) CN108649066A (zh)
DE (1) DE102013221370A1 (zh)
TW (3) TWI691084B (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI691084B (zh) * 2012-10-24 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9263531B2 (en) 2012-11-28 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, film formation method thereof, and semiconductor device
TWI624949B (zh) 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102267237B1 (ko) * 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6722980B2 (ja) * 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN104157611B (zh) * 2014-08-21 2017-04-05 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
KR102337370B1 (ko) 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN104410840B (zh) * 2014-12-19 2018-03-16 中国石油大学(华东) 包裹体测温系统及其检测方法
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US9851839B2 (en) * 2015-03-03 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Display system
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10372274B2 (en) 2015-04-13 2019-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and touch panel
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
FR3050338B1 (fr) * 2016-04-15 2023-01-06 Enerbee Generateur d'electricite comprenant un convertisseur magneto-electrique et procede de fabrication associe
US20180122833A1 (en) * 2016-10-31 2018-05-03 LG Display Co. , Ltd. Thin film transistor substrate having bi-layer oxide semiconductor
US10223194B2 (en) * 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
IT201700006845A1 (it) * 2017-01-23 2018-07-23 B810 Soc A Responsabilita Limitata Sensore di pressione
JP6833079B2 (ja) * 2017-08-01 2021-02-24 イラミーナ インコーポレーテッド 電界効果センサ
WO2019171196A1 (ja) 2018-03-07 2019-09-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20200006570A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Contact structures for thin film transistor devices
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
CN111592228B (zh) * 2020-06-01 2021-09-14 常州聚和新材料股份有限公司 含镓高铅玻璃料、银铝浆料、其制备方法及应用
KR102509588B1 (ko) * 2021-04-23 2023-03-10 한양대학교 산학협력단 이종접합 igzo 채널층을 구비하는 박막트랜지스터
CN118011175B (zh) * 2024-04-09 2024-06-28 北京智芯微电子科技有限公司 晶体管器件缺陷分析方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051935A1 (en) * 2008-08-28 2010-03-04 Je-Hun Lee Liquid crystal display and method of manufacturing the same
US20120032163A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201242030A (en) * 2011-03-28 2012-10-16 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR20060031479A (ko) * 2004-10-08 2006-04-12 삼성전자주식회사 표시장치
US7265003B2 (en) * 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a transistor having a dual layer dielectric
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5121221B2 (ja) * 2005-12-26 2013-01-16 株式会社半導体エネルギー研究所 半導体装置
US8212953B2 (en) 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR20080016282A (ko) * 2006-08-18 2008-02-21 삼성전자주식회사 표시장치와 그 제조방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5138261B2 (ja) * 2007-03-30 2013-02-06 東京エレクトロン株式会社 シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5286691B2 (ja) * 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101058461B1 (ko) * 2007-10-17 2011-08-24 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009237558A (ja) 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5123788B2 (ja) * 2008-08-21 2013-01-23 パナソニック液晶ディスプレイ株式会社 液晶表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
KR101218090B1 (ko) 2009-05-27 2013-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR20170119742A (ko) 2009-07-03 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
US8671967B2 (en) * 2009-08-07 2014-03-18 Autoliv Asp, Inc. Relief valve
WO2011033911A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101847656B1 (ko) * 2009-10-21 2018-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011062057A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5666567B2 (ja) 2010-04-23 2015-02-12 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102959713B (zh) 2010-07-02 2017-05-10 株式会社半导体能源研究所 半导体装置
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5624628B2 (ja) * 2010-11-10 2014-11-12 株式会社日立製作所 半導体装置
KR101680768B1 (ko) 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
KR101630503B1 (ko) 2010-12-20 2016-06-14 샤프 가부시키가이샤 반도체 장치 및 표시 장치
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP2012234602A (ja) 2011-05-09 2012-11-29 Hitachi Ltd 磁気ヘッド及びそれを用いた磁気記録再生装置
JP2012234606A (ja) 2011-05-09 2012-11-29 Hitachi Ltd 垂直磁気記録方式磁気ヘッドの記録素子検査用磁界センサ、それを用いた記録素子検査装置および記録素子検査方法
JP2013051659A (ja) 2011-08-31 2013-03-14 Dempanomori Co Ltd 位置情報制御システム、位置情報制御方法、位置情報制御サーバ及びプログラム
TWI621185B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
DE112013002407B4 (de) 2012-05-10 2024-05-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI691084B (zh) * 2012-10-24 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051935A1 (en) * 2008-08-28 2010-03-04 Je-Hun Lee Liquid crystal display and method of manufacturing the same
US20120032163A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201242030A (en) * 2011-03-28 2012-10-16 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
TWI637517B (zh) 2018-10-01
TW201423997A (zh) 2014-06-16
DE102013221370A1 (de) 2014-04-24
JP2018137450A (ja) 2018-08-30
JP2020053687A (ja) 2020-04-02
TW202040825A (zh) 2020-11-01
KR20210145107A (ko) 2021-12-01
US10361291B2 (en) 2019-07-23
US11824105B2 (en) 2023-11-21
CN103779423B (zh) 2018-08-24
US20200287026A1 (en) 2020-09-10
US10749015B2 (en) 2020-08-18
US20190288093A1 (en) 2019-09-19
JP2024037773A (ja) 2024-03-19
CN103779423A (zh) 2014-05-07
TWI691084B (zh) 2020-04-11
KR20140052869A (ko) 2014-05-07
CN108649066A (zh) 2018-10-12
JP6305720B2 (ja) 2018-04-04
KR102497122B1 (ko) 2023-02-06
US20140110705A1 (en) 2014-04-24
US20160254371A1 (en) 2016-09-01
TW201840000A (zh) 2018-11-01
US9349869B2 (en) 2016-05-24
KR102331671B1 (ko) 2021-11-29
JP2014199907A (ja) 2014-10-23
US20210234025A1 (en) 2021-07-29
US11152494B2 (en) 2021-10-19
JP2022002311A (ja) 2022-01-06
US20240079479A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
KR102497122B1 (ko) 반도체 장치와 그 제작 방법
JP7390416B2 (ja) 半導体装置
JP6300489B2 (ja) 半導体装置の作製方法
TWI711183B (zh) 半導體裝置