KR102497122B1 - 반도체 장치와 그 제작 방법 - Google Patents

반도체 장치와 그 제작 방법 Download PDF

Info

Publication number
KR102497122B1
KR102497122B1 KR1020210161134A KR20210161134A KR102497122B1 KR 102497122 B1 KR102497122 B1 KR 102497122B1 KR 1020210161134 A KR1020210161134 A KR 1020210161134A KR 20210161134 A KR20210161134 A KR 20210161134A KR 102497122 B1 KR102497122 B1 KR 102497122B1
Authority
KR
South Korea
Prior art keywords
film
oxide
oxide semiconductor
insulating film
transistor
Prior art date
Application number
KR1020210161134A
Other languages
English (en)
Other versions
KR20210145107A (ko
Inventor
준이치 코에주카
유키노리 시마
하지메 토쿠나가
토시나리 사사키
케이스케 무라야마
다이스케 마츠바야시
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20210145107A publication Critical patent/KR20210145107A/ko
Application granted granted Critical
Publication of KR102497122B1 publication Critical patent/KR102497122B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

본 발명은 산화물 반도체막을 사용한 반도체 장치의 산화물 반도체막의 결함을 저감시킨다. 또한, 산화물 반도체막을 사용한 반도체 장치의 전기 특성을 향상시킨다. 또한, 산화물 반도체막을 사용한 반도체 장치의 신뢰성을 향상시킨다.
기판 위에 형성되는 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 절연막을 개재하여 게이트 전극과 중첩되는 다층막, 및 다층막에 접하는 한 쌍의 전극을 갖는 트랜지스터와, 이 트랜지스터를 덮는 제 1 산화물 절연막과, 상기 제 1 산화물 절연막 위에 형성되는 제 2 산화물 절연막을 구비한 반도체 장치로, 다층막은 산화물 반도체막 및 In 또는 Ga를 포함한 산화물막을 갖고, 제 1 산화물 절연막은 산소를 투과시키는 산화물 절연막이고, 제 2 산화물 절연막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막이다.

Description

반도체 장치와 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명은 예를 들어 산화물 반도체를 갖는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다. 특히, 본 발명은 예를 들어, 트랜지스터를 갖는 반도체 장치와 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 많은 플랫 패널 디스플레이에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체로 구성되어 있다. 또한, 이와 같은 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년에 들어, 실리콘 반도체 대신에 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
산화물 반도체막을 사용한 트랜지스터에서 산화물 반도체막에 포함되는 산소 결손의 양이 많으면 트랜지스터의 전기 특성의 불량으로 이어지고, 시간에 따른 변화나 스트레스 시험(예를 들어 BT(Bias-Temperature) 스트레스 시험)에 따라 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대되는 원인이 된다.
그래서, 본 발명의 일 형태는 산화물 반도체막을 사용한 반도체 장치 등의, 산화물 반도체막의 결함을 저감시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체막을 사용한 반도체 장치 등의 전기 특성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체막을 사용한 반도체 장치 등의 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 오프 전류가 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 눈의 피로를 경감시킬 수 있는 표시 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 투명한 반도체막을 사용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 신규의 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 우수한 특성을 갖는 반도체 장치 등을 제공하는 것을 과제로 한다. 또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것으로 명세서, 도면, 청구항 등의 기재로부터 상술한 것 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는 기판 위에 형성된 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 절연막을 개재(介在)하여 게이트 전극과 중첩되는 다층막, 및 다층막에 접하는 한 쌍의 전극을 갖는 트랜지스터와, 상기 트랜지스터를 덮는 제 1 산화물 절연막과, 및 상기 제 1 산화물 절연막 위에 형성된 제 2 산화물 절연막을 구비하는 반도체 장치로, 다층막은 산화물 반도체막과 In 또는 Ga를 포함한 산화물막을 갖고, 제 1 산화물 절연막은 산소를 투과시키는 산화물 절연막이고, 제 2 산화물 절연막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막이고, 트랜지스터는 BT 스트레스 시험으로 문턱 전압이 변동되지 않거나, 또는 양 방향 또는 음 방향으로 변동되는 특성을 갖고, 양 방향 또는 음 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하인 것을 특징으로 한다.
또한, 산화물 반도체막은 In 또는 Ga를 포함하는 것이 바람직하다.
또한, In 또는 Ga를 포함한 산화물막의 전도대 하단의 에너지는 산화물 반도체막의 전도대 하단의 에너지보다 진공 준위에 가깝다. 또한, In 또는 Ga를 포함한 산화물막의 전도대 하단의 에너지와 산화물 반도체막의 전도대 하단의 에너지와의 차는 0.05eV 이상 2eV 이하인 것이 바람직하다. 또한, 진공 준위와 전도대 하단 사이의 에너지 차를 전자 친화력이라고도 하기 때문에 In 또는 Ga를 포함한 산화물막의 전자 친화력이 산화물 반도체막의 전자 친화력보다 작고 그 차가 0.05eV 이상 2eV 이하인 것이 바람직하다.
또한, 산화물 반도체막 및 In 또는 Ga를 포함한 산화물막이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막이고 산화물 반도체막과 비교하여 In 또는 Ga를 포함한 산화물막에 포함되는 M 원자의 비율이 큰 것이 바람직하다.
또한, 다층막에 있어서 일정 광전류법(CPM: Constant Photocurrent Method)으로 도출되는 흡수 계수는 1×10-3/cm 미만인 것이 바람직하다.
또한, 산화물 반도체막과 In 또는 Ga를 포함한 산화물막 사이에서의 실리콘 농도 및 탄소 농도는 2×1018atoms/cm3 미만인 것이 바람직하다.
또한, 본 발명의 일 형태는 게이트 전극 및 게이트 절연막을 형성하고, 게이트 절연막 위에, 산화물 반도체막 및 In 또는 Ga를 포함한 산화물막을 갖는 다층막을 형성하고, 다층막에 접하는 한 쌍의 전극을 형성하고, 다층막 및 한 쌍의 전극 위에 제 1 산화물 절연막을 형성하고, 제 1 산화물 절연막 위에 제 2 산화물 절연막을 형성하는 반도체 장치의 제작 방법이다. 제 1 산화물 절연막은 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급함으로써 형성한다. 또한, 제 2 산화물 절연막은 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하의 고주파 전력을 공급함으로써 형성한다.
본 발명의 일 형태에 의하여, 산화물 반도체막을 사용한 반도체 장치의 산화물 반도체막의 결함을 저감시킬 수 있다. 또는, 본 발명의 일 형태에 의하여 산화물 반도체막을 사용한 반도체 장치의 전기 특성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여 산화물 반도체막을 사용한 반도체 장치의 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 낮은 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 눈의 피로를 경감시킬 수 있는 표시 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 투명한 반도체막을 사용한 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 우수한 특성을 갖는 반도체 장치 등을 제공할 수 있다.
도 1은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도, Vg-Id 특성을 설명하는 도면.
도 2는 트랜지스터의 띠구조를 설명하는 도면.
도 3은 트랜지스터의 일 형태를 설명하는 단면도.
도 4는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 5는 트랜지스터의 일 형태를 설명하는 단면도.
도 6은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 7은 트랜지스터의 띠구조를 설명하는 도면.
도 8은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 9는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 10은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 11은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 12는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 13은 트랜지스터의 일 형태를 설명하는 단면도.
도 14는 반도체 장치의 일 형태를 설명하는 상면도.
도 15는 반도체 장치의 일 형태를 설명하는 단면도.
도 16은 반도체 장치의 일 형태를 설명하는 상면도.
도 17은 반도체 장치의 일 형태를 설명하는 단면도.
도 18은 표시 장치의 공통 전극 접속 구조의 일례를 도시한 도면, 및 표시 장치의 배선 접속 구조의 일례를 도시한 도면.
도 19는 반도체 장치의 일 형태를 설명하는 단면도.
도 20은 반도체 장치의 일 형태를 설명하는 상면도.
도 21은 반도체 장치의 일 형태를 설명하는 상면도 및 단면도.
도 22는 터치 센서의 구성예를 도시한 분해 사시도 및 상면도.
도 23은 터치 센서의 구성예를 도시한 단면도 및 회로도.
도 24는 액정 표시 장치의 구성예를 도시한 블록도.
도 25는 액정 표시 장치의 구동 방법의 일례를 설명하는 타이밍 차트.
도 26은 본 발명의 일 형태인 반도체 장치를 사용한 전자 기기를 설명하는 도면.
도 27은 본 발명의 일 형태인 반도체 장치를 사용한 전자 기기를 설명하는 도면.
도 28은 트랜지스터의 Vg-Id 특성을 나타낸 도면.
도 29는 광 BT 스트레스 시험 후의 트랜지스터의 문턱 전압 변동량을 나타낸 도면.
도 30은 BT 스트레스 시험 전후에서의 Vg-Id 특성을 나타낸 도면.
도 31은 문턱 전압의 변동량(ΔVth)을 나타낸 도면.
도 32는 문턱 전압의 변동량(ΔVth)을 나타낸 도면.
도 33은 TDS 측정의 결과를 나타낸 도면.
도 34는 TDS 측정의 결과를 나타낸 도면.
도 35는 ESR 측정의 결과를 설명하는 도면.
도 36은 ESR 측정의 결과를 설명하는 도면.
도 37은 트랜지스터에 포함되는 다층막의 CPM 측정 결과를 나타낸 도면.
도 38은 트랜지스터에 포함되는 다층막의 ToF-SIMS의 결과를 나타낸 도면.
도 39는 띠구조의 계산에 사용한 구조를 설명하는 도면.
도 40은 띠구조의 계산 결과를 설명하는 도면.
도 41은 산화물 반도체막의 모식도, 및 산화물 반도체막의 띠구조를 설명하는 도면.
도 42는 띠구조의 계산 결과를 설명하는 도면.
도 43은 채널 길이의 변화에 대한 에너지 장벽의 변화를 나타낸 도면.
도 44는 표시 장치의 모식도.
도 45는 트랜지스터에 흐르는 전류의 측정 결과를 나타낸 도면.
도 46은 트랜지스터에 흐르는 전류의 측정 결과를 나타낸 도면.
도 47은 표시 장치의 표시 결과를 나타낸 사진.
도 48은 트랜지스터에 흐르는 전류의 측정 결과를 나타낸 도면.
도 49는 트랜지스터에 흐르는 전류의 측정 결과를 나타낸 도면.
도 50은 트랜지스터에 흐르는 전류의 측정 결과를 나타낸 도면.
도 51은 트랜지스터에 흐르는 전류의 측정 결과를 나타낸 도면.
도 52는 트랜지스터의 전류 스트레스 시험의 결과를 나타낸 도면.
도 53은 시료의 SIMS 측정 결과를 나타낸 도면.
도 54는 시료의 SIMS 측정 결과를 나타낸 도면.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 실시형태 및 실시예를 설명함에 있어서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호 또는 동일한 해치 패턴을 상이한 도면간에서 공통적으로 사용하여, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 제 1, 제 2, 제 3 등의 용어는 구성 요소가 혼동되는 것을 피하기 위하여 붙인 것에 불과하고 수적으로 한정하는 것은 아니다. 그러므로, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꿔 설명할 수 있다.
또한, '소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화되는 경우 등에 교체될 수 있다. 따라서, 본 명세서에서는 '소스'나 '드레인' 등의 용어는 바꿔 사용될 수 있는 것으로 한다.
또한, 전압이란 두 점 사이의 전위차를 말하고, 전위란 한 점에서의 정전장 내에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로 한 점에서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를 단순히 전위 또는 전압이라고 부르고, 전위와 전압은 동의어로서 사용되는 경우가 많다. 그러므로, 본 명세서에서는 특별히 지정하는 경우를 제외하고 전위를 전압으로 바꿔 말해도 되고 전압을 전위로 바꿔 말해도 되는 것으로 한다.
본 명세서에 있어서 포토리소그래피 공정 후에 에칭 공정을 수행하는 경우에는 포토리소그래피 공정에서 형성한 마스크를 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다.
산화물 반도체막을 사용한 트랜지스터에서, 트랜지스터의 전기 특성 불량으로 이어지는 결함의 일례로서 산소 결손이 있다. 예를 들어, 막 내에 산소 결손이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음 방향으로 변동되기 쉽고 노멀리 온(normally-on) 특성을 갖기 쉽다. 이것은 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생하여 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생되기 쉬워지거나, 또는 비동작 시의 소비 전력이 높아지는 등 여러 가지 문제가 발생된다. 또한, 시간에 따른 변화나 스트레스 시험에 따라 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대되는 문제가 있다.
산소 결손의 발생 원인 중 하나로서 트랜지스터의 제작 공정에서 생기는 대미지가 있다. 예를 들어, 산화물 반도체막 위에 플라즈마 CVD법으로 절연막 등을 형성할 때 그 형성 조건에 따라 산화물 반도체막에 대미지를 줄 수 있다.
또한, 산소 결손뿐만 아니라 절연막의 구성 요소인 실리콘이나 탄소 등의 불순물도 트랜지스터의 전기 특성 불량의 원인이 된다. 그러므로, 이 불순물이 산화물 반도체막에 혼입되는 것으로 인하여 산화물 반도체막이 저저항화되고 시간에 따른 변화나 스트레스 시험에 따라 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대되는 문제가 있다.
그래서, 본 실시형태에서는 산화물 반도체막을 갖는 트랜지스터를 구비한 반도체 장치의, 채널 영역을 갖는 산화물 반도체막 내의 산소 결손, 및 산화물 반도체막의 불순물 농도를 저감시키는 것을 과제로 한다.
도 1의 (A) 내지 (C)는 반도체 장치가 갖는 트랜지스터(50)의 상면도 및 단면도이다. 도 1의 (A)는 트랜지스터(50)의 상면도이고, 도 1의 (B)는 도 1의 (A)를 일점 쇄선 A-B에서 절단한 단면도이고, 도 1의 (C)는 도 1의 (A)를 일점 쇄선 C-D에서 절단한 단면도이다. 또한, 명료화를 위하여 도 1의 (A)에서는 기판(11), 게이트 절연막(17), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하여 도시하였다.
도 1의 (B) 및 (C)에 도시된 트랜지스터(50)는 기판(11) 위에 제공된 게이트 전극(15)을 갖는다. 또한, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)이 형성되고, 게이트 절연막(17)을 개재하여 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하는 한 쌍의 전극(21, 22)을 갖는다. 또한, 게이트 절연막(17), 다층막(20), 및 한 쌍의 전극(21, 22) 위에는 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시형태에 기재된 트랜지스터(50)에서 다층막(20)은 산화물 반도체막(18), In 또는 Ga를 포함한 산화물막(19)을 갖는다. 또한, 산화물 반도체막(18)의 일부는 채널 영역으로서 기능한다. 또한, 다층막(20)에 접하여 산화물 절연막(23)이 형성되고, 산화물 절연막(23)에 접하여 산화물 절연막(24)이 형성된다. 즉, 산화물 반도체막(18)과 산화물 절연막(23) 사이에 In 또는 Ga를 포함한 산화물막(19)이 제공된다.
산화물 반도체막(18)은 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막이다.
또한, 산화물 반도체막(18)이 In-M-Zn 산화물막인 경우 In과 M의 원자수비율은 바람직하게는 In을 25atomic% 이상, M을 75atomic% 미만, 더 바람직하게는 In을 34atomic% 이상, M을 66atomic% 미만으로 한다.
산화물 반도체막(18)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터(50)의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(18)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
In 또는 Ga를 포함한 산화물막(19)은 대표적으로 In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막이고, 산화물 반도체막(18)보다 전도대 하단의 에너지가 진공 준위에 가깝고 대표적으로는 In 또는 Ga를 포함한 산화물막(19)의 전도대 하단의 에너지와 산화물 반도체막(18)의 전도대 하단의 에너지 사이의 차가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, In 또는 Ga를 포함한 산화물막(19)의 전자 친화력과 산화물 반도체막(18)의 전자 친화력 사이의 차가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
In 또는 Ga를 포함한 산화물막(19)이 In-M-Zn 산화물막인 경우 In과 M의 원자수비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다.
또한, 산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막인 경우 산화물 반도체막(18)과 비교하여 In 또는 Ga를 포함한 산화물막(19)에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 원자의 비율이 크고, 대표적으로는 산화물 반도체막(18)에 포함되는 상기 원자와 비교하여 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 크다.
또한, 산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막인 경우 In 또는 Ga를 포함한 산화물막(19)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(18)을 In:M:Zn=x2:y2:z2[원자수비]로 하면 y1/x1은 y2/x2보다 크고 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상 크다. 더 바람직하게는 y1/x1은 y2/x2보다 2배 이상 크고 더욱 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이 때 산화물 반도체막에서 y2가 x2 이상이면 상기 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성이 부여되기 때문에 바람직하다. 다만, y2가 x2보다 3배 이상이 되면 상기 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체막(18)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막인 경우 In-M-Zn 산화물막을 형성하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=3:1:2가 바람직하다. 또한, In 또는 Ga를 포함한 산화물막(19)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막인 경우 In-M-Zn 산화물막을 형성하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 바람직하게는 M>In, Zn>0.5×M, 더 바람직하게는 Zn>M을 만족시킨다. 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:5, In:Ga:Zn=1:3:6, In:Ga:Zn=1:3:7, In:Ga:Zn=1:3:8, In:Ga:Zn=1:3:9, In:Ga:Zn=1:3:10, In:Ga:Zn=1:6:4, In:Ga:Zn=1:6:5, In:Ga:Zn=1:6:6, In:Ga:Zn=1:6:7, In:Ga:Zn=1:6:8, In:Ga:Zn=1:6:9, In:Ga:Zn=1:6:10이 바람직하다. 또한, 이 스퍼터링 타깃을 사용하여 형성되는 산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)에 포함되는 금속 원소의 원자수비는 각각 오차로서 이 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±20%의 변동을 포함한다.
산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)에는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)에 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하인 산화물 반도체막을 사용한다.
또한, 이에 한정되지 않고 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 산화물 반도체막(18)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
In 또는 Ga를 포함한 산화물막(19)은 나중에 산화물 절연막(24)을 형성할 때 산화물 반도체막(18)에 대한 대미지를 완화시키는 막으로서도 기능한다.
In 또는 Ga를 포함한 산화물막(19)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(18)에 제 14족 원소의 하나인 실리콘이나 탄소가 포함되면 산화물 반도체막(18)에서 산소 결손이 증가되어 n형화된다. 그러므로, 산화물 반도체막(18)의 실리콘이나 탄소의 농도, 또는 In 또는 Ga를 포함한 산화물막(19)과 산화물 반도체막(18)의 계면 근방에서의 실리콘이나 탄소의 농도를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)의 결정 구조는 각각 비정질 구조, 단결정 구조, 다결정 구조, 또는 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)이어도 좋다. 또한, 적어도 산화물 반도체막(18)의 결정 구조를 CAAC-OS로 함으로써 가시광이나 자외광의 조사로 인한 전기 특성의 변동량을 더 저감시킬 수 있다.
또한, 본 실시형태에 기재된 트랜지스터(50)는 다층막(20)에 접하여 산화물 절연막(23)이 형성되고, 산화물 절연막(23)에 접하여 산화물 절연막(24)이 형성된다.
산화물 절연막(23)은 산소를 투과시키는 산화물 절연막이다. 또한, 산화물 절연막(23)은 나중에 산화물 절연막(24)을 형성할 때 다층막(20)에 대한 대미지를 완화시키는 막으로서도 기능한다.
산화물 절연막(23)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 사용할 수 있다. 또한, 본 명세서에서 산화 질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리키고 질화 산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연막(23)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정을 실시하였을 때 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은 산화물 절연막(23)에 포함되는 결함 밀도가 많으면 결함에 산소가 결합되어, 산화물 절연막(23)이 투과시키는 산소의 양이 감소되기 때문이다.
또한, 산화물 절연막(23)과 다층막(20)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정을 실시하였을 때 다층막(20)의 결함에서 유래하는 g=1.93에서 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 더 바람직하게는 검출 하한 이하이다.
또한, 외부로부터 산화물 절연막(23)에 들어간 산소는 모두 산화물 절연막(23) 외부로 이동하지는 않고 산화물 절연막(23)에 머무르는 산소도 있다. 또한, 산화물 절연막(23)에 산소가 들어감과 함께 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23) 외부로 이동함으로써 산화물 절연막(23)에서 산소의 이동이 일어날 수도 있다.
산화물 절연막(23)으로서 산소를 투과시키는 산화물 절연막을 형성하면, 산화물 절연막(23) 위에 제공되는 산화물 절연막(24)으로부터 탈리되는 산소를 산화물 절연막(23)을 통하여 산화물 반도체막(18)으로 이동시킬 수 있다.
산화물 절연막(23)에 접하여 산화물 절연막(24)이 형성된다. 산화물 절연막(24)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막은 가열에 의하여 산소의 일부가 탈리된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막은 TDS 분석을 실시하였을 때 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다.
산화물 절연막(24)으로서는 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 사용할 수 있다.
또한, 산화물 절연막(24)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정을 실시하였을 때 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 이하이다. 또한, 산화물 절연막(24)은 산화물 절연막(23)과 비교하여 다층막(20)에서 떨어져 있어 산화물 절연막(23)보다 결함 밀도가 많아도 된다.
여기서, 도 1의 (B)에 도시된 다층막(20) 근방인 일점 쇄선 E-F에서의 띠구조에 대하여 도 2의 (A)를 사용하여 설명하고, 트랜지스터(50)에서의 캐리어의 흐름에 대하여 도 2의 (B) 및 (C)를 사용하여 설명한다.
도 2의 (A)에 도시된 띠구조에서 예를 들어, 산화물 반도체막(18)에 에너지 갭이 3.15eV인 In-Ga-Zn 산화물(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:1:1)을 사용하고, In 또는 Ga를 포함한 산화물막(19)에 에너지 갭이 3.5eV인 In-Ga-Zn 산화물(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:3:2)을 사용한다. 또한, 에너지 갭은 분광 타원 해석기(spectroscopic ellipsometer)로 측정할 수 있다.
산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)의 진공 준위와 가전자대 상단 사이의 에너지 차(이온화 포텐셜이라고도 함)는 각각 7.9eV, 및 8.0eV이다. 또한, 진공 준위와 가전자대 상단 사이의 에너지 차는 자외광 전자 분광(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)로 측정할 수 있다.
산화물 반도체막(18), 및 In 또는 Ga를 포함한 산화물막(19)의 진공 준위와 전도대 하단 사이의 에너지 차(전자 친화력이라고도 함)는 각각 4.7eV, 및 4.5eV이다.
또한, 산화물 반도체막(18)의 전도대 하단을 Ec_18로 나타내고 In 또는 Ga를 포함한 산화물막(19)의 전도대 하단을 Ec_19로 나타낸다. 또한, 게이트 절연막(17)의 전도대 하단을 Ec_17로 나타내고 산화물 절연막(23)의 전도대 하단을 Ec_23으로 나타낸다.
도 2의 (A)에 도시된 바와 같이, 다층막(20)에 있어서 산화물 반도체막(18)과 In 또는 Ga를 포함한 산화물막(19)의 계면 근방에서의 전도대 하단은 연속적으로 변화된다. 즉, 산화물 반도체막(18)과 In 또는 Ga를 포함한 산화물막(19)의 계면 근방에는 장벽이 없어 전도대 하단은 매끄럽게 변화된다. 산화물 반도체막(18)과 In 또는 Ga를 포함한 산화물막(19) 사이에서 산소가 상호적으로 이동함으로써 이와 같은 형상이 된다. 또한, 다층막(20)에서 산화물 반도체막(18)의 전도대 하단의 에너지가 가장 낮고 이 영역이 채널 영역이 된다.
여기서, 트랜지스터에서 캐리어인 전자가 흐르는 모양을 도 2의 (B) 및 (C)를 사용하여 설명한다. 또한, 도 2의 (B) 및 (C)에서 산화물 반도체막(18)을 흐르는 전자의 양을 파선 화살표의 크기로 나타낸다.
In 또는 Ga를 포함한 산화물막(19)과 산화물 절연막(23)의 계면 근방에서는 불순물 및 결함으로 인하여 포획 준위(27)가 형성된다. 그러므로, 예를 들어 도 2의 (B)에 도시된 바와 같이 트랜지스터의 채널 영역이 단층 구조의 산화물 반도체막(18)으로 형성되는 경우 산화물 반도체막(18)에서 캐리어인 전자는 주로 게이트 절연막(17) 측에서 흐르지만 산화물 절연막(23) 측에서도 약간의 전자가 흐른다. 이 결과 산화물 반도체막(18)을 흐르는 전자의 일부는 포획 준위(27)에 포획된다.
한편, 본 실시형태에 기재된 트랜지스터(50)는 도 2의 (C)에 도시된 바와 같이 산화물 반도체막(18)과 산화물 절연막(23) 사이에 In 또는 Ga를 포함한 산화물막(19)이 제공되기 때문에 산화물 반도체막(18)과 포획 준위(27) 사이에 간격이 있다. 이로써 산화물 반도체막(18)을 흐르는 전자는 포획 준위(27)에 포획되기 어렵다. 포획 준위에 전자가 포획되면 이 전자는 음의 고정 전하가 된다. 이 결과 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(18)과 포획 준위(27) 사이에 간격이 있음으로써 포획 준위(27)에 전자가 포획되는 것을 저감시킬 수 있어 문턱 전압의 변동이 저감될 수 있다.
또한, 산화물 반도체막(18)과 In 또는 Ga를 포함한 산화물막(19)의 계면 근방에서의 전도대 하단의 에너지 차 ΔE1이 작으면 산화물 반도체막(18)을 흐르는 캐리어가 In 또는 Ga를 포함한 산화물막(19)의 전도대 하단을 넘어 포획 준위(27)에 포획된다. 그러므로, 산화물 반도체막(18)의 전도대 하단 Ec_18과 In 또는 Ga를 포함한 산화물막(19)의 전도대 하단 Ec_19 사이의 에너지 차 ΔE1을 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하는 것이 바람직하다.
또한, 다층막(20)의 백 채널 측(다층막(20)에서 게이트 전극(15)과 대향하는 면과는 반대 측의 면)에, 산소를 투과시키는 산화물 절연막(23)을 개재하여 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)(도 1의 (B) 참조)이 제공된다. 그러므로, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)에 포함되는 산소를 다층막(20)에 포함된 산화물 반도체막(18)으로 이동시킴으로써 산화물 반도체막(18)의 산소 결손을 저감시킬 수 있다.
상술한 바와 같이, 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 갖는 다층막(20)과, 다층막(20) 위에 산소를 투과시키는 산화물 절연막(23)을 개재하여 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)을 가짐으로써 다층막(20)의 산소 결손을 저감시킬 수 있다. 또한, 산화물 반도체막(18)과 산화물 절연막(23) 사이에 In 또는 Ga를 포함한 산화물막(19)을 제공함으로써 산화물 반도체막(18), 또는 In 또는 Ga를 포함한 산화물막(19)과 산화물 반도체막(18)과의 계면 근방의 실리콘이나 탄소의 농도를 저감시킬 수 있다. 이로써 일정 광전류법으로 도출되는 다층막(20)의 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만이 된다. 흡수 계수는 산소 결손, 및 불순물의 혼입에서 유래하는 국재 준위(局在準位)에 따른 에너지(파장으로부터 계산)와 양의 상관이 있어 다층막(20)의 국재 준위 밀도는 매우 낮다.
또한, CPM 측정으로 얻어진 흡수 계수의 곡선으로부터 띠 꼬리(band tail)에 기인하는 우바흐 테일(urbach tail)이라고 불리는 흡수 계수분을 뺌으로써, 국재 준위에 기인하는 흡수 계수를 이하의 식으로 산출할 수 있다. 또한, 우바흐 테일이란, CPM 측정으로 얻어진 흡수 계수의 곡선에서 일정한 기울기를 갖는 영역을 말하며 이 기울기를 우바흐 에너지라고 한다.
[수학식 1]
Figure 112021134257830-pat00001
여기서, α(E)는 각 에너지에서의 흡수 계수를 나타내고, αu는 우바흐 테일에 기인하는 흡수 계수를 나타낸다.
이와 같은 구조를 갖는 트랜지스터(50)는 산화물 반도체막(18)을 포함한 다층막(20)의 결함이 매우 적기 때문에 전기 특성이 향상될 수 있다. 또한, 스트레스 시험의 일종인 BT 스트레스 시험 및 광 BT 스트레스 시험으로 문턱 전압이 변동되지 않거나, 또는 음 방향 또는 양 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하이고 신뢰성이 높다.
여기서, BT 스트레스 시험 및 광 BT 스트레스 시험에 따른 문턱 전압의 변동량이 적은 트랜지스터의 전기 특성에 대하여 도 1의 (D)를 사용하여 설명한다.
BT 스트레스 시험은 가속 시험의 일종으로 장기간 사용으로 인한 트랜지스터의 특성 변화(즉 시간에 따른 변화)를 짧은 시간에 평가할 수 있다. 특히 BT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압 변동량은 신뢰성을 조사함에 있어서 중요한 지표이다. 트랜지스터는 BT 스트레스 시험 전후에서 문턱 전압 변동량이 적을수록 신뢰성이 높다고 할 수 있다.
다음에, BT 스트레스 시험 방법에 대하여 구체적으로 설명한다. 우선, 트랜지스터의 초기 특성을 측정한다. 다음에, 트랜지스터가 형성된 기판의 온도(기판 온도)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인으로서 기능하는 한 쌍의 전극의 전위를 동일하게 하고, 소스 및 드레인으로서 기능하는 한 쌍의 전극과는 다른 전위를 게이트 전극에 일정 시간 동안 인가한다. 기판 온도는 시험의 목적에 따라 적절히 설정하면 좋다. 다음에, 기판의 온도를 초기 특성 측정 시와 같은 온도로 하여 트랜지스터의 전기 특성을 측정한다. 이로써 초기 특성에서의 문턱 전압과 BT 스트레스 시험 후의 문턱 전압과의 차를 문턱 전압 변동량으로서 얻을 수 있다.
또한, 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 플러스 BT 스트레스 시험이라고 하고, 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 마이너스 BT 스트레스 시험이라고 한다. 또한, 빛을 조사하면서 BT 스트레스 시험을 수행하는 것을 광 BT 스트레스 시험이라고 한다. 또한, 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 높고 빛을 조사하면서 수행하는 경우를 광 플러스 BT 스트레스 시험이라고 하고, 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 낮고 빛을 조사하면서 수행하는 경우를 광 마이너스 BT 스트레스 시험이라고 한다.
BT 스트레스 시험의 시험 강도는 기판 온도, 게이트 절연막에 가해지는 전계 강도, 및 전계 인가 시간에 따라 결정할 수 있다. 게이트 절연막에 가해지는 전계 강도는 게이트와 소스 및 드레인과의 전위차를 게이트 절연막의 두께로 나눔으로써 결정된다. 예를 들어, 두께 100nm의 게이트 절연막에 인가하는 전계 강도를 3MV/cm로 하고자 하는 경우에는 게이트와 소스 및 드레인과의 전위차를 30V로 하면 좋다.
도 1의 (D)는 트랜지스터의 전기 특성을 나타낸 도면이며 가로 축이 게이트 전압(Vg), 세로 축이 드레인 전류(Id)를 나타낸다. 트랜지스터의 초기 특성을 파선(41)으로 나타내고 BT 스트레스 시험 후의 전기 특성을 실선(43)으로 나타내었다. 본 실시형태에 기재된 트랜지스터는 파선(41) 및 실선(43)으로 나타낸 문턱 전압 변동량이 0V, 또는 음 방향 또는 양 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하이다. 그러므로, 본 실시형태에 기재된 트랜지스터는 BT 스트레스 시험 후에서의 문턱 전압의 변동이 작다. 이에 의하여 본 실시형태에 기재된 트랜지스터(50)는 신뢰성이 높은 것을 알 수 있다.
또한, 산화물 반도체막을 갖는 트랜지스터는 n채널형 트랜지스터이고, 본 명세서에서는 게이트 전압이 0V인 경우에 드레인 전류가 흐르지 않는 것으로 간주할 수 있는 트랜지스터를 노멀리 오프 특성을 갖는 트랜지스터라고 정의한다. 또한, 게이트 전압이 0V인 경우에 드레인 전류가 흐르는 것으로 간주할 수 있는 트랜지스터를 노멀리 온 특성을 갖는 트랜지스터라고 정의한다.
또한, 본 명세서에서 가로 축을 게이트 전압(Vg[V]), 세로 축을 드레인 전류의 평방근(Id1 / 2[A])으로 하여 플롯한 곡선(도시되어 있지 않음)에 최대 기울기인 Id1/2의 접선을 외삽(外揷)한 경우의 접선과 Vg축의 교점에서의 게이트 전압을 문턱 전압(Vth)이라고 정의한다.
이하에서는 트랜지스터(50)의 다른 구성을 자세히 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만 적어도 나중에 행해지는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(11)으로서 사용하여도 좋다.
또한, 기판(11)으로서 가요성 기판을 사용하고, 가요성 기판 위에 트랜지스터(50)를 직접 형성하여도 좋다. 또는 기판(11)과 트랜지스터(50) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(11)으로부터 분리하고 다른 기판에 전재(轉載)하는 데 사용할 수 있다. 이 때, 트랜지스터(50)는 내열성이 떨어지는 기판이나 가요성 기판에도 전재될 수 있다.
게이트 전극(15)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중 어느 한쪽 또는 양쪽의 금속 원소를 사용하여도 좋다. 또한, 게이트 전극(15)은 단층 구조이어도 좋고 2층 이상의 적층 구조이어도 좋다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 티타늄막 위에 알루미늄막이 적층되고 그 위에 티타늄막이 형성된 3층 구조 등이 있다. 또한, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수의 원소와 알루미늄을 조합한 합금막 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(15)에는 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(15)과 게이트 절연막(17) 사이에 In-Ga-Zn계 산화 질화물 반도체막, In-Sn계 산화 질화물 반도체막, In-Ga계 산화 질화물 반도체막, In-Zn계 산화 질화물 반도체막, Sn계 산화 질화물 반도체막, In계 산화 질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공하여도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고 이것은 산화물 반도체의 전자 친화력보다 큰 값이기 때문에 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 양으로 시프트시킬 수 있고, 소위 노멀리 오프 특성을 갖는 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산화 질화물 반도체막을 사용하는 경우, 적어도 산화물 반도체막(18)보다 질소 농도가 높은, 구체적으로는 7atomic％ 이상인 In-Ga-Zn계 산화 질화물 반도체막을 사용한다.
게이트 절연막(17)은 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 제공한다. 또한, 도 3에 도시된 바와 같이 게이트 절연막(17)을 게이트 절연막(17a)과 게이트 절연막(17b)의 적층 구조로 하고, 다층막(20)에 접하는 게이트 절연막(17b)으로서 가열에 의하여 산소가 탈리되는 산화 절연막을 사용하여도 좋다. 게이트 절연막(17b)에 가열에 의하여 산소가 탈리되는 막을 사용함으로써 산화물 반도체막(18) 및 게이트 절연막(17)의 계면에서의 계면 준위 밀도를 낮게 할 수 있고, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또한, 게이트 절연막(17a)으로서 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 제공함으로써 산화물 반도체막(18)으로부터 산소가 외부로 확산되거나 외부로부터 산화물 반도체막(18)으로 수소, 물 등이 침입되는 것을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
또한, 게이트 절연막(17)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감시킬 수 있다.
게이트 절연막(17)의 두께는 5nm 이상 400nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
한 쌍의 전극(21, 22)에는 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐 중에서 선택된 금속, 또는 이를 주성분으로 하는 합금을 도전 재료로서 사용하여 단층 구조 또는 적층 구조로 형성한다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 텅스텐막 위에 티타늄막이 적층된 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층된 2층 구조, 티타늄막 또는 질화 티타늄막 위에 중첩하도록 알루미늄막 또는 구리막이 적층되고 그 위에 티타늄막 또는 질화 티타늄막이 형성된 3층 구조, 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하도록 알루미늄막 또는 구리막이 적층되고 그 위에 몰리브덴막 또는 질화 몰리브덴막이 형성된 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함한 투명 도전 재료를 사용하여도 좋다.
또한, 산화물 절연막(24) 위에 산소, 수소, 물 등의 블로킹 효과를 갖는 질화물 절연막(25)을 제공함으로써, 다층막(20)으로부터 산소가 외부로 확산되거나 외부로부터 다층막(20)으로 수소, 물 등이 침입되는 것을 방지할 수 있다. 질화물 절연막으로서는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 산소, 수소, 물 등의 블로킹 효과를 갖는 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
다음에, 도 1에 도시된 트랜지스터(50)의 제작 방법에 대하여 도 4를 사용하여 설명한다.
도 4의 (A)에 도시된 바와 같이 기판(11) 위에 게이트 전극(15)을 형성하고 게이트 전극(15) 위에 게이트 절연막(17)을 형성한다.
여기서는 기판(11)으로서 유리 기판을 사용한다.
게이트 전극(15)의 형성 방법은 이하와 같다. 우선, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성하고 도전막 위에 포토리소그래피 공정으로 마스크를 형성한다. 다음에, 이 마스크를 사용하여 도전막의 일부를 에칭하여 게이트 전극(15)을 형성한다. 이 후 마스크를 제거한다.
또한, 게이트 전극(15)은 상술한 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
여기서는 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다. 다음에, 포토리소그래피 공정으로 마스크를 형성하고 이 마스크를 사용하여 텅스텐막을 드라이 에칭하여 게이트 전극(15)을 형성한다.
게이트 절연막(17)은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
게이트 절연막(17)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화이질소, 이산화 질소 등이 있다.
또한, 게이트 절연막(17)으로서 질화 실리콘막을 형성하는 경우, 2단계의 형성 방법을 채용하는 것이 바람직하다. 먼저, 실레인, 질소, 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법으로 결함이 적은 제 1 질화 실리콘막을 형성한다. 다음에, 원료 가스를 실레인 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고 수소를 블로킹할 수 있는 제 2 질화 실리콘막을 형성한다. 이와 같은 형성 방법에 의하여, 게이트 절연막(17)으로서 결함이 적고 수소 블로킹성을 갖는 질화 실리콘막을 형성할 수 있다.
또한, 게이트 절연막(17)으로서 산화 갈륨막을 형성하는 경우에는 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
다음에, 도 4의 (B)에 도시된 바와 같이 게이트 절연막(17) 위에 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 형성한다.
이하에서 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)의 형성 방법에 대하여 설명한다. 게이트 절연막(17) 위에, 산화물 반도체막(18)이 되는 산화물 반도체막과, In 또는 Ga를 포함한 산화물막(19)이 되는 In 또는 Ga를 포함한 산화물막을 연속적으로 형성한다. 다음에, In 또는 Ga를 포함한 산화물막 위에 포토리소그래피 공정으로 마스크를 형성한 후 이 마스크를 사용하여 산화물 반도체막의 일부와 In 또는 Ga를 포함한 산화물막의 일부를 에칭함으로써, 도 4의 (B)에 도시된 바와 같이 게이트 절연막(17) 위에 있고 게이트 전극(15)의 일부와 중첩되도록 다른 소자와 분리된 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 갖는 다층막(20)을 형성한다. 이 후 마스크를 제거한다.
산화물 반도체막(18)이 되는 산화물 반도체막, 및 In 또는 Ga를 포함한 산화물막(19)이 되는 In 또는 Ga를 포함한 산화물막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등으로 형성할 수 있다.
산화물 반도체막 및 In 또는 Ga를 포함한 산화물막을 스퍼터링법으로 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치로서 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 가스 비율을 높게 하는 것이 바람직하다.
또한, 타깃은 형성하고자 하는 산화물 반도체막, 및 In 또는 Ga를 포함한 산화물막의 조성에 따라 적절히 선택하면 좋다.
또한, 산화물 반도체막, 및 In 또는 Ga를 포함한 산화물막을 형성할 때 예를 들어, 스퍼터링법을 사용하는 경우 기판 온도를 150℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하로 하고 가열하면서 산화물 반도체막, 및 In 또는 Ga를 포함한 산화물막을 형성함으로써 후술하는 CAAC-OS막을 형성할 수 있다.
산화물 반도체막, 및 In 또는 Ga를 포함한 산화물막은 각 막을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히, 전도대 하단의 에너지가 각 막간에서 연속적으로 변화되는 구조를 말함)이 형성되도록 제작한다. 즉, 각 막끼리의 계면에서 포획 중심이나 재결합 중심과 같은 결함 준위 또는 캐리어의 흐름을 저해하는 배리어를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약에 적층된 산화물 반도체막과 In 또는 Ga를 포함한 산화물막 사이에 불순물이 혼재하고 있으면 에너지 띠의 연속성이 저하되어 계면에서 캐리어가 포획되거나 또는 재결합하여 소멸된다.
연속 접합을 형성하기 위해서는 로드 록(load lock)실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다. 산화물 반도체막에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 스퍼터링 장치의 각 챔버를 크라이오 펌프와 같은 흡착식 진공 배기 펌프로 고진공 배기(1×10-4Pa 내지 5×10-7Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 사용함으로써 배기계로부터 가스, 특히 탄소 또는 수소를 포함하는 가스가 챔버 내로 역류되지 않도록 하는 것이 바람직하다.
고순도 진성의 산화물 반도체막을 얻기 위해서는 챔버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스를 고순도화할 필요도 있다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스로서 고순도화되어 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하인 가스를 사용함으로써 산화물 반도체막에 수분 등이 혼입되는 것을 가능한 한 방지할 수 있다.
여기서는 산화물 반도체막으로서 두께 35nm의 In-Ga-Zn 산화물막(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:1:1)을 스퍼터링법으로 형성한 후에, In 또는 Ga를 포함한 산화물막으로서 두께 20nm의 In-Ga-Zn 산화물막(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:3:2)을 스퍼터링법으로 형성한다. 다음에, In 또는 Ga를 포함한 산화물막 위에 마스크를 형성하고 산화물 반도체막의 일부와 In 또는 Ga를 포함한 산화물막의 일부를 선택적으로 에칭함으로써 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 갖는 다층막(20)을 형성한다.
이 후에 가열 처리를 수행하여도 좋다.
다음에, 도 4의 (C)에 도시된 바와 같이 한 쌍의 전극(21, 22)을 형성한다.
한 쌍의 전극(21, 22)의 형성 방법은 이하와 같다. 먼저, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한다. 이어서, 이 도전막 위에 포토리소그래피 공정으로 마스크를 형성한다. 다음에, 이 마스크를 사용하여 도전막을 에칭하여 한 쌍의 전극(21, 22)을 형성한다. 이 후 마스크를 제거한다.
여기서는 스퍼터링법에 의하여 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 티타늄막을 차례로 적층한다. 다음에, 티타늄막 위에 포토리소그래피 공정으로 마스크를 형성하고 이 마스크를 사용하여 텅스텐막, 알루미늄막, 및 티타늄막을 드라이 에칭하여 한 쌍의 전극(21, 22)을 형성한다.
이어서, 도 4의 (D)에 도시된 바와 같이 다층막(20) 및 한 쌍의 전극(21, 22) 위에 산화물 절연막(23)을 형성한다. 다음에, 산화물 절연막(23) 위에 산화물 절연막(24)을 형성한다.
또한, 산화물 절연막(23)을 형성한 후, 대기에 노출시키지 않고 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(23)을 형성한 후, 대기에 개방시키지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(23)과 산화물 절연막(24)의 계면의 대기 성분에서 유래하는 불순물의 농도를 저감시킬 수 있음과 함께, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(18)으로 이동시킬 수 있어 산화물 반도체막(18)의 산소 결손의 양을 저감시킬 수 있다.
산화물 절연막(23)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 20Pa 이상 100Pa 미만 또는 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 조건으로, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(23)의 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화이질소, 이산화 질소 등이 있다.
상술한 조건을 채용함으로써 산화물 절연막(23)으로서 산소를 투과시키는 산화물 절연막을 형성할 수 있다. 또한, In 또는 Ga를 포함한 산화물막(19) 및 산화물 절연막(23)을 제공하는 것에 의하여, 나중에 산화물 절연막(24)을 형성하는 공정에서 산화물 반도체막(18)이 받는 대미지를 저감시킬 수 있다. 또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써 산화물 절연막(23)의 물 함유량이 적게 되기 때문에 트랜지스터(50)의 전기 특성 편차를 저감시킴과 함께 문턱 전압의 변동을 억제할 수 있다. 또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 산화물 절연막(23)을 형성할 때 산화물 반도체막(18)을 포함하는 다층막(20)에 주는 대미지를 저감시킬 수 있고 산화물 반도체막(18)에 포함되는 산소 결손의 양을 저감시킬 수 있다. 특히, 산화물 절연막(23) 또는 나중에 형성되는 산화물 절연막(24)의 성막 온도를 높게, 대표적으로는 220℃보다 높게 하면 산화물 반도체막(18)에 포함되는 산소의 일부가 탈리되어 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 높이는 것을 목적으로 나중에 형성하는 산화물 절연막(24)의 결함량을 저감시키기 위한 형성 조건을 채용하는 경우, 산소 탈리량이 줄어들기 쉽다. 그러므로 산화물 반도체막(18)의 산소 결손을 저감시키기 어려워질 수 있다. 그러나, 처리실의 압력을 100Pa 이상 250Pa 이하로 하여 산화물 절연막(23) 형성 시에 산화물 반도체막(18)에 주는 대미지를 저감시킴으로써, 산화물 절연막(24)으로부터의 산소 탈리량이 적더라도 산화물 반도체막(18) 내의 산소 결손을 저감시킬 수 있다.
또한, 실리콘을 포함한 퇴적성 가스에 대한 산화성 가스의 양을 100배 이상으로 함으로써 산화물 절연막(23)의 수소 함유량을 저감시킬 수 있다. 이 결과 산화물 반도체막(18)에 혼입되는 수소의 양을 저감시킬 수 있어 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
또한, 산화물 절연막(23)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 조건으로, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
상술한 형성 조건에서 기판 온도를 상기 온도로 함으로써 실리콘과 산소의 결합력이 강해진다. 이 결과, 산화물 절연막(23)으로서, 산소를 투과시키고 치밀하며 단단한 산화물 절연막, 대표적으로는, 25℃에서 0.5wt％의 불산을 사용한 경우의 에칭 속도가 10nm/min 이하, 바람직하게는 8nm/min 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
여기서는, 산화물 절연막(23)으로서 유량 30sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용하여 150W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법으로 두께 50nm의 산화 질화 실리콘막을 형성한다. 상술한 조건에 의하여 산소를 투과시키는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(24)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하, 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건으로 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화이질소, 이산화 질소 등이 있다.
산화물 절연막(24)의 형성 조건으로서 상술한 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고 산소 라디칼이 증가되고 원료 가스의 산화가 진행되기 때문에 산화물 절연막(24) 내의 산소 함유량이 화학량론적 조성보다 많게 된다. 그러나, 기판 온도가 상술한 온도인 경우 실리콘과 산소의 결합력이 약하기 때문에 가열에 의하여 산소의 일부가 탈리된다. 이로써 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다. 또한, 다층막(20) 위에 산화물 절연막(23)이 제공된다. 그러므로, 산화물 절연막(24)의 형성 공정에서 산화물 절연막(23)이 다층막(20)의 보호막으로서 기능한다. 또한, In 또는 Ga를 포함한 산화물막(19)이 산화물 반도체막(18)의 보호막으로서 기능한다. 이 결과, 산화물 반도체막(18)에 대한 대미지를 저감시키면서 파워 밀도가 높은 고주파 전력을 사용하여 산화물 절연막(24)을 형성할 수 있다.
또한, 산화물 절연막(24)의 형성 조건에 있어서 산화성 가스에 대한 실리콘을 포함한 퇴적성 가스의 유량을 늘림으로써 산화물 절연막(24)의 결함량을 저감시킬 수 있다. 대표적으로는 ESR 측정을 실시하였을 때 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이로써 트랜지스터의 신뢰성을 높일 수 있다.
여기서는, 산화물 절연막(24)으로서 유량 200sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법으로 두께 400nm의 산화 질화 실리콘막을 형성한다. 또한, 상기 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형 플라즈마 CVD 장치이고 공급하는 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25W/cm2이다.
다음에, 가열 처리를 수행한다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
이 가열 처리에는 전기로(電氣爐), RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 짧은 시간에 한하여 기판의 변형점 이상의 온도라도 가열 처리를 할 수 있다. 그러므로 가열 처리 시간의 단축이 가능하다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에는 수소, 물 등이 포함되지 않은 것이 바람직하다.
이 가열 처리에 의하여 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)으로 이동시켜 산화물 반도체막(18)에 포함되는 산소 결손의 양을 저감시킬 수 있다.
또한, 산화물 절연막(23) 및 산화물 절연막(24)에 물, 수소 등이 포함되는 경우, 나중에 물, 수소 등을 블로킹하는 기능을 갖는 질화물 절연막(25)을 형성하고 가열 처리를 수행하면 산화물 절연막(23) 및 산화물 절연막(24)에 포함되는 물, 수소 등이 산화물 반도체막(18)으로 이동함으로써 산화물 반도체막(18)에 결함이 생긴다. 그러나, 이 가열에 의하여 산화물 절연막(23) 및 산화물 절연막(24)에 포함되는 물, 수소 등을 탈리시킬 수 있기 때문에 트랜지스터(50)의 전기 특성의 편차를 저감시킴과 함께 문턱 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을 산화물 절연막(23) 위에 형성함으로써 산소를 산화물 반도체막(18)으로 이동시켜 산화물 반도체막(18)에 포함되는 산소 결손을 저감시킬 수 있기 때문에, 상술한 가열 처리는 수행하지 않아도 된다.
여기서는 질소 및 산소 분위기에서 350℃로 1시간 동안의 가열 처리를 수행한다.
또한, 한 쌍의 전극(21, 22) 형성 시에 도전막을 에칭할 때 다층막(20)은 대미지를 받아 다층막(20)의 백 채널 측에 산소 결손이 생긴다. 그러나, 산화물 절연막(24)에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막을 적용함으로써 가열 처리로 인하여 상기 백 채널 측에 생긴 산소 결손을 수복(修復)시킬 수 있다. 이로써 다층막(20)에 포함되는 결함을 저감시킬 수 있기 때문에 트랜지스터(50)의 신뢰성을 향상시킬 수 있다.
다음에, 스퍼터링법, CVD법 등에 의하여 질화물 절연막(25)을 형성한다.
또한, 질화물 절연막(25)을 플라즈마 CVD법으로 형성하는 경우 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하로 함으로써 치밀한 질화물 절연막을 형성할 수 있어 바람직하다.
질화물 절연막(25)으로서 플라즈마 CVD법으로 질화 실리콘막을 형성하는 경우 실리콘을 포함한 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 원료 가스에서 질소에 대한 암모니아의 양을 적게 함으로써 플라즈마 중에서 암모니아가 해리되어 활성종이 발생된다. 이 활성종은 실리콘을 포함한 퇴적성 가스에 포함되는 실리콘과 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과 실리콘과 질소의 결합이 촉진되어 실리콘과 수소의 결합이 적고 결함이 적으며 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서 질소에 대한 암모니아의 양이 많으면 실리콘을 포함한 퇴적성 가스와 질소 각각의 분해가 진행되지 않기 때문에 실리콘과 수소의 결합이 잔존하여 결함이 증대된 성긴 질화 실리콘막이 형성된다. 상술한 이유로 원료 가스에 있어서 암모니아에 대한 질소의 유량비는 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
여기서는 플라즈마 CVD 장치의 처리실에 유량 50sccm의 실레인, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1000W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법으로 두께 50nm의 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형 플라즈마 CVD 장치이고 공급하는 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
상술한 공정으로 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)을 형성할 수 있다.
다음에 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
상술한 공정으로 트랜지스터(50)를 제작할 수 있다.
채널 영역으로서 기능하는 산화물 반도체막과 중첩하도록 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막을 형성함으로써 이 산화물 절연막의 산소를 산화물 반도체막으로 이동시킬 수 있다. 이 결과 산화물 반도체막에 포함되는 산소 결손의 양을 저감시킬 수 있다.
특히 채널 영역으로서 기능하는 산화물 반도체막과 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막과의 사이에 산소를 투과시키는 산화물 절연막을 형성함으로써, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막을 형성할 때 상기 산화물 반도체막에 대미지를 주는 것을 억제할 수 있다. 이 결과 산화물 반도체막에 포함되는 산소 결손의 양을 저감시킬 수 있다.
그리고, 산화물 반도체막 위에 In 또는 Ga를 포함한 산화물막을 형성함으로써 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막을 형성할 때 상기 산화물 반도체막에 대미지를 주는 것을 더 억제할 수 있다. 또한, In 또는 Ga를 포함한 산화물막을 형성함으로써 상기 산화물 반도체막 위에 형성되는 절연막, 예를 들어 산화물 절연막의 구성 원소가 상기 산화물 반도체막에 혼입되는 것을 억제할 수 있다.
상술한 바와 같이 하여 결함량이 저감된 산화물 반도체막을 사용한 반도체 장치를 얻을 수 있다. 또한, 산화물 반도체막을 사용한, 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
<변형예 1>
본 실시형태에 기재된 트랜지스터(50)에는 필요에 따라 기판(11)과 게이트 전극(15) 사이에 하지 절연막을 제공하여도 좋다. 하지 절연막의 재료로서는 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 또한, 하지 절연막의 재료로서 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써 기판(11)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등이 다층막(20)으로 확산되는 것을 억제할 수 있다.
하지 절연막은 스퍼터링법, CVD법 등으로 형성할 수 있다.
<변형예 2>
본 실시형태에 기재된 트랜지스터(50)에 제공되는 산화물 반도체막(18)으로서 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 전기 특성이 더 우수한 트랜지스터를 제작할 수 있어 바람직하다. 여기서는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성', 또는 '실질적으로 고순도 진성'이라고 부른다. 고순도 진성인 산화물 반도체 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서 산화물 반도체를 채널 영역에 사용한 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)을 가질 경우가 적다. 또한, 고순도 진성인 산화물 반도체 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 포획 준위 밀도도 낮게 된다. 따라서 이와 같은 산화물 반도체를 채널 영역에 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체의 포획 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하와 같이 행동하는 경우가 있다. 그러므로, 포획 준위 밀도가 높은 산화물 반도체를 채널 영역에 사용한 트랜지스터는 전기 특성이 불안정할 수 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체에 포함되는 수소는, 금속 원자와 결합되는 산소와 반응하여 물이 됨과 동시에 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써 캐리어인 전자를 생성할 수 있다. 따라서, 수소가 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다.
그래서, 산화물 반도체막(18)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 얻어지는 산화물 반도체막(18)의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체막(18)의 수소 농도를 저감시키는 방법으로서는 도 4의 (B)에서 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 갖는 다층막(20)을 형성한 후에 가열 처리를 수행하는 방법이 있다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 산화물 반도체막(18)은 이차 이온 질량 분석법으로 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합된 경우에 캐리어를 생성할 수 있고 이로 인하여 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 산화물 반도체막(18)의 알칼리 금속 또는 알칼리 토금속의 농도는 저감시키는 것이 바람직하다.
게이트 절연막(17)의 일부에 질화물 절연막을 제공함으로써 산화물 반도체막(18)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시킬 수 있다.
또한, 산화물 반도체막(18)에 질소가 포함되어 있으면 캐리어인 전자가 발생되고 캐리어 밀도가 증가됨으로써 n형화되기 쉽다. 그래서, 질소가 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 상기 산화물 반도체막에서 질소는 가능한 한 저감되어 있는 것이 바람직하고 예를 들어 농도를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
상술한 바와 같이 불순물(수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등)을 가능한 한 저감시켜 고순도화된 산화물 반도체막(18)을 가짐으로써, 트랜지스터가 노멀리 온 특성이 되는 것을 억제할 수 있고 트랜지스터의 오프 전류를 매우 낮게 할 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 제작할 수 있다. 또한, 신뢰성이 향상된 반도체 장치를 제작할 수 있다.
또한, 고순도화된 산화물 반도체막을 사용한 트랜지스터의 오프 전류가 낮은 것은 여러 가지 실험으로 증명할 수 있다. 예를 들어, 채널 폭이 1×106μm이고 채널 길이 L이 10μm인 소자의 경우에도 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V인 범위에서의 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속시켜, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하가 상기 트랜지스터에 의하여 제어되는 회로를 사용하여, 오프 전류를 측정하였다. 이 측정에서는 상기 트랜지스터에 고순도화된 산화물 반도체막의 일부를 채널 영역에 사용하여, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V일 때 수십yA/μm라는 더 낮은 오프 전류가 얻어지는 것을 알았다. 따라서, 고순도화된 산화물 반도체막을 사용한 트랜지스터는 오프 전류가 매우 낮다.
<변형예 3>
본 실시형태에 기재된 트랜지스터(50)에 제공되는 한 쌍의 전극(21, 22)에는 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈, 또는 이들의 합금 등, 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 바람직하다. 이로써 다층막(20)에 포함되는 산소와 한 쌍의 전극(21, 22)에 포함되는 도전 재료가 결합되어 다층막(20)에 산소 결손 영역이 형성된다. 또한, 다층막(20)에 한 쌍의 전극(21, 22)을 형성하는 도전 재료의 일부가 혼입되는 경우도 있다. 이 결과 다층막(20)에서 한 쌍의 전극(21, 22)에 접하는 영역 근방에 저저항 영역이 형성된다. 도 5는 도 1의 (B)에 도시된 트랜지스터(50)의 다층막(20)의 확대 단면도이다.
도 5의 (A)에 도시된 바와 같이 In 또는 Ga를 포함한 산화물막(19)에 저저항 영역(28a, 29a)의 대부분이 형성되는 경우가 있다. 또는, 도 5의 (B)에 도시된 바와 같이 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)에 저저항 영역(28b, 29b)이 형성되는 경우가 있다. 또는, 도 5의 (C)에 도시된 바와 같이 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)에, 게이트 절연막(17)에 접하여 저저항 영역(28c, 29c)이 형성되는 경우가 있다. 이 저저항 영역(28a 내지 28c), 저저항 영역(29a 내지 29c)은 도전성이 높기 때문에 다층막(20)과 한 쌍의 전극(21, 22)의 접촉 저항을 저감시킬 수 있고 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 한 쌍의 전극(21, 22)을 상술한 산소와 결합되기 쉬운 도전 재료와, 질화 티타늄, 질화 탄탈, 루테늄 등 산소와 결합되기 어려운 도전 재료와의 적층 구조로 하여도 좋다. 이와 같은 적층 구조로 함으로써 한 쌍의 전극(21, 22)과 산화물 절연막(23)의 계면에서 한 쌍의 전극(21, 22)이 산화되는 것을 방지할 수 있고 한 쌍의 전극(21, 22)의 고저항화를 억제할 수 있다.
<변형예 4>
본 실시형태에 기재된 트랜지스터(50)의 제작 방법에서 한 쌍의 전극(21, 22)을 형성한 후에 에칭 잔사(殘渣)를 제거하기 위하여 세정 처리를 수행하여도 좋다. 이 세정 처리를 수행함으로써 한 쌍의 전극(21, 22) 사이에 흐르는 누설 전류의 발생을 억제할 수 있다. 이 세정 처리는 TMAH(tetramethylammonium hydroxide) 용액 등의 알칼리성 용액이나, 희석된 불산, 옥살산, 인산 등의 산성 용액을 사용하여 수행할 수 있다.
<변형예 5>
본 실시형태에 기재된 트랜지스터(50)의 제작 방법에서 한 쌍의 전극(21, 22)을 형성한 후에 다층막(20)을 산소 분위기에서 발생시킨 플라즈마에 노출시킴으로써 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)에 산소를 공급하여도 좋다. 산소 분위기로서는 산소, 오존, 일산화이질소, 이산화 질소 등의 분위기가 있다. 또한, 이 플라즈마 처리에 있어서, 기판(11) 측에 바이어스가 인가되지 않는 상태에서 발생된 플라즈마에 다층막(20)을 노출시키는 것이 바람직하다. 이로써 다층막(20)에 대미지를 주지 않고, 또한 산소를 공급할 수 있고, 다층막(20)에 포함되는 산소 결손의 양을 저감시킬 수 있다. 또한, 에칭 처리에 의하여 다층막(20)의 표면에 잔존하는 불순물, 예를 들어 불소, 염소 등의 할로겐 등을 제거할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1보다 산화물 반도체막의 결함량을 더 저감시키는 것이 가능한 트랜지스터를 갖는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에서 설명하는 트랜지스터는 게이트 절연막과 산화물 반도체막 사이에 In 또는 Ga를 포함한 산화물막을 가진다는 점에서 실시형태 1과 다르다.
도 6은 반도체 장치가 갖는 트랜지스터(60)의 상면도 및 단면도이다. 도 6의 (A)는 트랜지스터(60)의 상면도이고, 도 6의 (B)는 도 6의 (A)를 일점 쇄선 A-B에서 절단한 단면도이고, 도 6의 (C)는 도 6의 (A)를 일점 쇄선 C-D에서 절단한 단면도이다. 또한, 명료화를 위하여 도 6의 (A)에서는 기판(11), 게이트 절연막(17), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하여 도시하였다.
도 6에 도시된 트랜지스터(60)는 기판(11) 위에 제공된 게이트 전극(15)을 갖는다. 또한, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)이 형성되고, 게이트 절연막(17)을 개재하여 게이트 전극(15)과 중첩되는 다층막(34)과, 다층막(34)에 접하는 한 쌍의 전극(21, 22)을 갖는다. 또한, 게이트 절연막(17), 다층막(34), 및 한 쌍의 전극(21, 22) 위에는 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시형태에 기재된 트랜지스터(60)에서 다층막(34)은 In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)을 갖는다. 또한, 산화물 반도체막(32)의 일부는 채널 영역으로서 기능한다.
또한, 게이트 절연막(17)과 In 또는 Ga를 포함한 산화물막(31)은 서로 접한다. 즉, 게이트 절연막(17)과 산화물 반도체막(32) 사이에 In 또는 Ga를 포함한 산화물막(31)이 제공된다.
또한, In 또는 Ga를 포함한 산화물막(33)과 산화물 절연막(23)은 서로 접한다. 즉, 산화물 반도체막(32)과 산화물 절연막(23) 사이에 In 또는 Ga를 포함한 산화물막(33)이 제공된다.
In 또는 Ga를 포함한 산화물막(31) 및 In 또는 Ga를 포함한 산화물막(33)은 실시형태 1에 기재된 In 또는 Ga를 포함한 산화물막(19)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다.
또한, In 또는 Ga를 포함한 산화물막(31)이 In-M-Zn 산화물막인 경우 In과 M의 원자수비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다.
또한, In 또는 Ga를 포함한 산화물막(33)이 In-M-Zn 산화물막인 경우 In과 M의 원자수비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다.
산화물 반도체막(32)은 실시형태 1에 기재된 산화물 반도체막(18)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다.
여기서는 In 또는 Ga를 포함한 산화물막(31)으로서 스퍼터링법으로 두께 30nm의 In-Ga-Zn 산화물막(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:6:4)을 형성한다. 또한, 산화물 반도체막(32)으로서 두께 10nm의 In-Ga-Zn 산화물막(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:1:1)을 형성한다. 또한, In 또는 Ga를 포함한 산화물막(33)으로서 두께 10nm의 In-Ga-Zn 산화물막(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:3:2)을 형성한다.
여기서, 도 6에 도시된 트랜지스터(60)의 다층막(34) 근방의 일점 쇄선 G-H에서의 띠구조에 대하여 도 7의 (A)를 사용하여 설명하고, 트랜지스터(60)에서의 캐리어의 흐름에 대하여 도 7의 (B)를 사용하여 설명한다.
도 7의 (A)에 도시된 띠구조에서 예를 들어, In 또는 Ga를 포함한 산화물막(31)에 에너지 갭이 3.8eV인 In-Ga-Zn 산화물(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:6:4)을 사용한다. 산화물 반도체막(32)에 에너지 갭이 3.2eV인 In-Ga-Zn 산화물(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:1:1)을 사용한다. In 또는 Ga를 포함한 산화물막(33)에 에너지 갭이 3.5eV인 In-Ga-Zn 산화물(막 형성에 사용하는 스퍼터링 타깃의 원자수비는 In:Ga:Zn=1:3:2)을 사용한다.
In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)의 진공 준위와 가전자대 상단 사이의 에너지 차(이온화 포텐셜이라고도 함)는 각각 7.8eV, 7.9eV, 및 8.0eV이다.
In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)의 진공 준위와 전도대 하단 사이의 에너지 차(전자 친화력이라고도 함)는 각각 4.0eV, 4.7eV, 및 4.5eV이다.
또한, In 또는 Ga를 포함한 산화물막(31)의 전도대 하단을 Ec_31로 나타내고, 산화물 반도체막(32)의 전도대 하단을 Ec_32로 나타내고, In 또는 Ga를 포함한 산화물막(33)의 전도대 하단을 Ec_33으로 나타낸다. 또한, 게이트 절연막(17)의 전도대 하단을 Ec_17로 나타내고 산화물 절연막(23)의 전도대 하단을 Ec_23으로 나타낸다.
도 7의 (A)에 도시된 바와 같이 다층막(34)에서 In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32)의 계면 근방에서의 전도대 하단, 및 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에서의 전도대 하단이 연속적으로 변화된다. 즉, In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32)의 계면 근방, 및 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에 장벽이 없어 전도대 하단은 매끄럽게 변화된다. 이와 같은 전도대 하단을 갖는 구조를 U자형 우물(U Shape Well) 구조라고 부를 수도 있다. In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32) 사이, 및 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33) 사이에서 산소가 상호적으로 이동함으로써 이와 같은 형상이 된다. 또한, 다층막(34)에서 산화물 반도체막(32)의 전도대 하단 Ec_32의 에너지가 가장 낮고 이 영역이 채널 영역이 된다.
여기서, 트랜지스터(60)에서 캐리어인 전자가 흐르는 모양을 도 7의 (B)를 사용하여 설명한다. 또한, 도 7의 (B)에서는 산화물 반도체막(32)에서의 전자의 흐름을 파선 화살표로 나타내었다.
게이트 절연막(17)과 In 또는 Ga를 포함한 산화물막(31)의 계면 근방에서 불순물 및 결함으로 인하여 포획 준위(36)가 형성된다. 또한, In 또는 Ga를 포함한 산화물막(33)과 산화물 절연막(23)의 계면 근방에서 마찬가지로 포획 준위(37)가 형성된다. 본 실시형태에 기재된 트랜지스터(60)는 도 7의 (B)에 도시된 바와 같이 게이트 절연막(17)과 산화물 반도체막(32) 사이에 In 또는 Ga를 포함한 산화물막(31)이 제공되기 때문에 산화물 반도체막(32)과 포획 준위(36) 사이에는 간격이 있다. 또한, 산화물 반도체막(32)과 산화물 절연막(23) 사이에 In 또는 Ga를 포함한 산화물막(33)이 제공되기 때문에 산화물 반도체막(32)과 포획 준위(37) 사이에 간격이 있다.
이 결과, 산화물 반도체막(32)을 흐르는 전자가 포획 준위(36, 37)에 포획되기 어렵고 트랜지스터의 온 전류를 증대시킬 수 있음과 함께 전계 효과 이동도를 높일 수 있다. 또한, 포획 준위(36, 37)에 전자가 포획되면 이 전자는 음의 고정 전하가 된다. 이 결과 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(32)과 포획 준위(36) 사이, 산화물 반도체막(32)과 포획 준위(37) 사이에 간격이 있음으로써 포획 준위(36, 37)에 전자가 포획되는 것을 저감시킬 수 있어 문턱 전압의 변동이 저감될 수 있다.
또한, In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32)의 계면 근방에서의 전도대 하단의 에너지 차 ΔE2, 및 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 전도대 하단의 에너지 차 ΔE3이 각각 작으면 산화물 반도체막(32)을 흐르는 캐리어가 In 또는 Ga를 포함한 산화물막(31)의 전도대 하단, 및 In 또는 Ga를 포함한 산화물막(33)의 전도대 하단 각각을 넘어 포획 준위(36, 37)에 포획된다. 그러므로, In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32)의 전도대 하단의 에너지 차 ΔE2, 및 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 전도대 하단의 에너지 차 ΔE3을 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하는 것이 바람직하다.
또한, In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32)의 계면 근방에서의 에너지 차 ΔE2와 비교하여 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에서의 에너지 차 ΔE3을 작게 함으로써 산화물 반도체막(32)과 한 쌍의 전극(21, 22) 사이의 저항을 저감시킬 수 있음과 함께 포획 준위(36)에서의 전자 포획량을 저감시킬 수 있어 트랜지스터의 온 전류를 더 증대시키고 전계 효과 이동도를 더 높일 수 있다.
또한, 여기서는 에너지 차 ΔE2보다 에너지 차 ΔE3이 작지만 트랜지스터의 전기 특성에 따라 에너지 차 ΔE2와 에너지 차 ΔE3이 같거나 또는 에너지 차 ΔE2보다 에너지 차 ΔE3이 크게 되도록, In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)의 구성 원소 및 조성을 적절히 선택할 수 있다.
또한, 다층막(34)의 백 채널 측(다층막(34)에서 게이트 전극(15)과 대향하는 면과는 반대 측의 면)에 산소를 투과시키는 산화물 절연막(23)을 개재하여 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)(도 6 참조)이 제공된다. 이로써, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)에 포함되는 산소를 다층막(34)에 포함된 산화물 반도체막(32)으로 이동시킴으로써 산화물 반도체막(32)의 산소 결손을 저감시킬 수 있다.
또한, 한 쌍의 전극(21, 22)을 형성하기 위한 에칭에 의하여 다층막(34)이 대미지를 받아 다층막(34)의 백 채널 측에 산소 결손이 생기지만 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)에 포함되는 산소에 의하여 이 산소 결손을 수복시킬 수 있다. 이로써 트랜지스터(60)의 신뢰성을 향상시킬 수 있다.
상술한 것으로부터 In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)을 갖는 다층막(34)과, 다층막(34) 위에 제공된 산소를 투과시키는 산화물 절연막(23)을 개재하여 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)을 가짐으로써 다층막(34)의 산소 결손을 저감시킬 수 있다. 또한, 게이트 절연막(17)과 산화물 반도체막(32) 사이에 In 또는 Ga를 포함한 산화물막(31)이 제공되고 산화물 반도체막(32)과 산화물 절연막(23) 사이에 In 또는 Ga를 포함한 산화물막(33)이 제공되기 때문에 In 또는 Ga를 포함한 산화물막(31)과 산화물 반도체막(32)의 계면 근방의 실리콘이나 탄소의 농도, 산화물 반도체막(32)의 실리콘이나 탄소의 농도, 또는 In 또는 Ga를 포함한 산화물막(33)과 산화물 반도체막(32)의 계면 근방의 실리콘이나 탄소의 농도를 저감시킬 수 있다. 이 결과 다층막(34)에서 일정 광전류법으로 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만이 되고 국재 준위 밀도가 매우 낮다.
이와 같은 구조를 갖는 트랜지스터(60)는 산화물 반도체막(32)을 포함하는 다층막(34)의 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시킬 수 있고 대표적으로는 온 전류의 증대와 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 시험의 일종인 BT 스트레스 시험 및 광 BT 스트레스 시험으로 문턱 전압이 변동되지 않거나, 또는 음 방향 또는 양 방향으로의 변동량이 1.0V 이하, 바람직하게는 0.5V 이하이고 신뢰성이 높다.
<변형예 1>
본 실시형태에 기재된 도 6의 (A) 내지 (C)의 다층막(34) 대신에 도 6의 (D) 및 (E)에 도시된 바와 같이 In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), In 또는 Ga를 포함한 산화물막(33), 및 In 또는 Ga를 포함한 산화물막(35)을 갖는 다층막(34a)을 사용할 수 있다. 또한, 도 6의 (D)는 도 6의 (B)에 도시된 다층막(34) 근방의 확대도에 상당하고 도 6의 (E)는 도 6의 (C)에 도시된 다층막(34) 근방의 확대도에 상당한다.
In 또는 Ga를 포함한 산화물막(35)은 In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), In 또는 Ga를 포함한 산화물막(33) 각각의 측면에 제공된다. 즉, 산화물 반도체막(32)이 In 또는 Ga를 포함한 산화물막으로 둘러싸인다.
In 또는 Ga를 포함한 산화물막(35)은 In 또는 Ga를 포함한 산화물막(31, 33)과 같은 금속 산화물로 형성된다. 즉, 산화물 반도체막(32)과 비교하여 In 또는 Ga를 포함한 산화물막(35)의 띠간격이 크기 때문에 다층막(34a)과 게이트 절연막(17)의 계면 근방의 포획 준위, 또는 다층막(34a)과 산화물 절연막(23)의 계면 근방의 포획 준위에서의 전자의 포획을 저감시킬 수 있다. 이 결과 트랜지스터의 신뢰성이 향상된다.
또한, In 또는 Ga를 포함한 산화물막(35)은, In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)을 형성하기 위한 드라이 에칭 공정에서 발생되는 반응 생성물이 In 또는 Ga를 포함한 산화물막(31) 측면, 산화물 반도체막(32) 측면 및 In 또는 Ga를 포함한 산화물막(33) 측면에 부착됨으로써 형성된다. 드라이 에칭은 예를 들어, 에칭 가스로서 삼염화 붕소 가스 및 염소 가스를 사용하고 유도 결합 플라즈마(ICP: Inductively Coupled Plasma) 전력 및 기판 바이어스 전력을 인가하는 조건으로 수행하면 좋다.
<변형예 2>
본 실시형태에 기재된 트랜지스터(60)의 다층막(34) 및 한 쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들어, 변형예로서 도 8에 도시된 바와 같은 트랜지스터(65)로 할 수 있다.
도 8의 (A)는 트랜지스터(65)의 상면도이다. 도 8의 (B)는 도 8의 (A)를 일점 쇄선 A-B에서 절단한 단면도이고, 도 8의 (C)는 도 8의 (A)를 일점 쇄선 C-D에서 절단한 단면도이다. 또한, 도 8의 (A)에서는 명료화를 위하여 기판(11), 게이트 절연막(17), In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 보호막(26) 등을 생략하여 도시하였다.
트랜지스터(65)는 한 쌍의 전극(21, 22)의 일부가 산화물 반도체막(32) 및 In 또는 Ga를 포함한 산화물막(33)으로 둘러싸여 있는 점에서 트랜지스터(60)와 다르다. 구체적으로, 트랜지스터(65)는 In 또는 Ga를 포함한 산화물막(31) 위에 산화물 반도체막(32)이 제공되고, 산화물 반도체막(32) 위에 한 쌍의 전극(21, 22)이 제공되고, 산화물 반도체막(32) 및 한 쌍의 전극(21, 22)에 접하여 In 또는 Ga를 포함한 산화물막(33)이 제공되어 있다. 또한, 트랜지스터(65)의 다른 구성 요소의 적층 구조는 트랜지스터(60)의 그것과 마찬가지이다.
트랜지스터(65)는 한 쌍의 전극(21, 22)이 산화물 반도체막(32)에 접하기 때문에 트랜지스터(60)에 비하여 다층막(34)과 한 쌍의 전극(21, 22)의 접촉 저항이 낮고 트랜지스터(60)보다 온 전류가 향상된 트랜지스터이다.
또한, 트랜지스터(65)는 한 쌍의 전극(21, 22)이 산화물 반도체막(32)에 접하기 때문에 다층막(34)과 한 쌍의 전극(21, 22)의 접촉 저항을 증대시키지 않고 In 또는 Ga를 포함한 산화물막(33)을 두껍게 할 수 있다. 이로써, 보호막(26)을 형성할 때의 플라즈마 대미지, 또는 보호막(26)의 구성 원소가 혼입되는 것 등으로 인하여 생기는 포획 준위가 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에서 형성되는 것을 억제할 수 있다. 즉, 트랜지스터(65)는 온 전류 향상과 문턱 전압의 변동 저감의 양쪽 모두를 달성할 수 있다.
트랜지스터(65)의 제작 방법에 대하여 도 9를 사용하여 설명한다. 우선, 도 4의 (A)와 마찬가지로 기판(11) 위에 게이트 전극(15) 및 게이트 절연막(17)을 형성한다(도 9의 (A) 참조).
다음에, In 또는 Ga를 포함한 산화물막(31)이 되는 In 또는 Ga를 포함한 산화물막(44), 및 산화물 반도체막(32)이 되는 산화물 반도체막(45)을 연속적으로 형성한 후에 한 쌍의 전극(21, 22)을 형성한다(도 9의 (B) 참조). 상기 In 또는 Ga를 포함한 산화물막(44)은 실시형태 1에 기재된 In 또는 Ga를 포함한 산화물막(19)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다. 상기 산화물 반도체막(45)은 실시형태 1에 기재된 산화물 반도체막(18)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다. 또한, 한 쌍의 전극(21, 22)은 도 4의 (C)에 도시된 바와 같이 형성할 수 있다. 또한, 한 쌍의 전극(21, 22)은 상기 산화물 반도체막(45) 위에 형성된다.
다음에, 산화물 반도체막(32)이 되는 산화물 반도체막(45), 및 한 쌍의 전극(21, 22)을 덮도록 In 또는 Ga를 포함한 산화물막(33)이 되는 In 또는 Ga를 포함한 산화물막을 형성한다. 상기 In 또는 Ga를 포함한 산화물막은 실시형태 1에 기재된 In 또는 Ga를 포함한 산화물막(19)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다.
그 후, In 또는 Ga를 포함한 산화물막(31)이 되는 In 또는 Ga를 포함한 산화물막(44)의 일부, 산화물 반도체막(32)이 되는 산화물 반도체막(45)의 일부, 및 In 또는 Ga를 포함한 산화물막(33)이 되는 In 또는 Ga를 포함한 산화물막의 일부를 각각 에칭하여 In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 In 또는 Ga를 포함한 산화물막(33)을 갖는 다층막(34)을 형성한다(도 9의 (C) 참조). 또한, 이 에칭은 In 또는 Ga를 포함한 산화물막(33)이 되는 In 또는 Ga를 포함한 산화물막 위에 포토리소그래피 공정으로 마스크를 형성한 후에 이 마스크를 사용함으로써 실시할 수 있다.
다음에, 게이트 절연막(17), 다층막(34), 및 한 쌍의 전극(21, 22)을 덮도록 보호막(26)을 형성한다. 보호막(26)은 실시형태 1에 기재된 바와 같이 형성할 수 있다(도 9의 (D) 참조). 또한, 트랜지스터(65)의 제작 방법에서 실시형태 1을 적절히 참조하여 가열 처리를 수행할 수 있다.
또한, 한 쌍의 전극(21, 22)을 형성하기 위한 에칭에 의하여, 산화물 반도체막(32)이 되는 산화물 반도체막에 산소 결손 등의 결함이 생겨 캐리어 밀도가 증대되는 경우가 있기 때문에 In 또는 Ga를 포함한 산화물막(33)이 되는 In 또는 Ga를 포함한 산화물막을 형성하기 전에 상기 산화물 반도체막을 산소 분위기에서 발생시킨 플라즈마에 노출시켜 상기 산화물 반도체막에 산소를 공급하는 것이 바람직하다. 이와 같이 하여 트랜지스터(65)의 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에 포획 준위가 형성되는 것을 억제할 수 있고 문턱 전압의 변동을 저감시킬 수 있다. 또는, 트랜지스터(65)의 다층막(34)에 있어서 산화물 반도체막(32) 측면 근방에 흐르는 누설 전류를 저감시킬 수 있고 오프 전류의 증대를 억제할 수 있다.
또한, 한 쌍의 전극(21, 22)을 형성하기 위한 에칭에 의하여 다층막(34)이 대미지를 받아 다층막(34)의 백 채널 측에 산소 결손이 생기지만 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)에 포함되는 산소에 의하여 이 산소 결손을 수복시킬 수 있다. 이로써 트랜지스터(65)의 신뢰성을 향상시킬 수 있다.
<변형예 3>
본 실시형태에 기재된 트랜지스터(60)의 다층막(34) 및 한 쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들어, 변형예로서 도 10에 도시된 바와 같은 트랜지스터(66)로 할 수 있다.
도 10의 (A)는 트랜지스터(66)의 상면도이다. 도 10의 (B)는 도 10의 (A)를 일점 쇄선 A-B에서 절단한 단면도이고, 도 10의 (C)는 도 10의 (A)를 일점 쇄선 C-D에서 절단한 단면도이다. 또한, 도 10의 (A)에서는 명료화를 위하여 기판(11), 게이트 절연막(17), 보호막(26) 등을 생략하여 도시하였다.
트랜지스터(66)는 In 또는 Ga를 포함한 산화물막(33)이 게이트 절연막(17), 한 쌍의 전극(21, 22), 및 산화물 반도체막(32) 위에 형성되는 점에서 트랜지스터(60)와 다르다. 구체적으로, 트랜지스터(66)는 In 또는 Ga를 포함한 산화물막(31) 위에 산화물 반도체막(32)이 제공되고, In 또는 Ga를 포함한 산화물막(31) 및 산화물 반도체막(32)을 덮도록 한 쌍의 전극(21, 22)이 제공되고, In 또는 Ga를 포함한 산화물막(31), 산화물 반도체막(32), 및 한 쌍의 전극(21, 22)을 덮도록 In 또는 Ga를 포함한 산화물막(33)이 제공되어 있다. 또한, 트랜지스터(66)의 다른 구성 요소의 적층 구조는 트랜지스터(60)의 그것과 마찬가지이다.
트랜지스터(66)는 트랜지스터(60)에 비하여 한 쌍의 전극(21, 22)이 산화물 반도체막(32)에 접하는 면적이 넓기 때문에 다층막(34)과 한 쌍의 전극(21, 22)의 접촉 저항이 낮고 트랜지스터(60)보다 온 전류가 향상된 트랜지스터이다.
또한, 트랜지스터(66)는 한 쌍의 전극(21, 22)이 산화물 반도체막(32)에 접하는 면적이 넓기 때문에 다층막(34)과 한 쌍의 전극(21, 22)의 접촉 저항을 증대시키지 않고 In 또는 Ga를 포함한 산화물막(33)을 두껍게 할 수 있다. 이로써, 보호막(26)을 형성할 때의 플라즈마 대미지, 또는 보호막(26)의 구성 원소가 혼입되는 것 등으로 인하여 생기는 포획 준위가 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에서 형성되는 것을 억제할 수 있다. 즉, 트랜지스터(66)는 온 전류 향상과 문턱 전압의 변동 저감의 양쪽 모두를 달성할 수 있다.
트랜지스터(66)의 제작 방법에 대하여 도 11을 사용하여 설명한다. 우선, 도 4의 (A)와 마찬가지로 기판(11) 위에 게이트 전극 및 게이트 절연막(17)을 형성한다(도 11의 (A) 참조).
다음에, In 또는 Ga를 포함한 산화물막(31)이 되는 In 또는 Ga를 포함한 산화물막, 및 산화물 반도체막(32)이 되는 산화물 반도체막을 연속적으로 형성하고, 상기 산화물 반도체막 위에 포토리소그래피 공정으로 마스크를 제공하고 이 마스크를 사용하여 에칭함으로써 In 또는 Ga를 포함한 산화물막(31) 및 산화물 반도체막(32)을 형성한다. 그 후, In 또는 Ga를 포함한 산화물막(31)의 단부 및 산화물 반도체막(32)의 단부를 덮도록 한 쌍의 전극(21, 22)을 형성한다(도 11의 (B) 참조). 또한, 상기 In 또는 Ga를 포함한 산화물막은 실시형태 1에 기재된 In 또는 Ga를 포함한 산화물막(19)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다. 상기 산화물 반도체막은 실시형태 1에 기재된 산화물 반도체막(18)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다. 또한, 한 쌍의 전극(21, 22)은 도 4의 (C)에 도시된 바와 같이 형성할 수 있다.
다음에, 산화물 반도체막(32) 및 한 쌍의 전극(21, 22)을 덮도록 In 또는 Ga를 포함한 산화물막(33)을 형성하여 다층막(34)을 형성한다(도 11의 (C) 참조). 상기 In 또는 Ga를 포함한 산화물막은 실시형태 1에 기재된 In 또는 Ga를 포함한 산화물막(19)과 같은 재료 및 형성 방법으로 적절히 형성될 수 있다. 또한, 도 8의 (B)에 도시된 바와 같이 In 또는 Ga를 포함한 산화물막(33)은 포토리소그래피 공정 등으로 형성한 마스크를 사용하는 에칭 등에 의하여 가공하여도 좋고 형성한 막을 형성한 상태 그대로 하여도 좋다.
다음에, 게이트 절연막(17), In 또는 Ga를 포함한 산화물막(33) 위에 보호막(26)을 형성한다. 보호막(26)은 실시형태 1에 기재된 바와 같이 형성할 수 있다(도 11의 (D) 참조). 또한, 트랜지스터(66)의 제작 방법에서 실시형태 1을 적절히 참조하여 가열 처리를 수행할 수 있다.
또한, In 또는 Ga를 포함한 산화물막(31) 및 산화물 반도체막(32)을 형성하기 위한 에칭에 의하여, 산화물 반도체막(32) 측면에 산소 결손 등의 결함이 생겨 캐리어 밀도가 증대되는 경우가 있다. 그리고, 한 쌍의 전극(21, 22)을 형성하기 위한 에칭에 의하여 산화물 반도체막(32) 표면에 산소 결손 등의 결함이 생겨 캐리어 밀도가 증대되는 경우가 있다. 그러므로, In 또는 Ga를 포함한 산화물막(31) 및 산화물 반도체막(32)을 형성한 후 및/또는 한 쌍의 전극(21, 22)을 형성한 후에 산화물 반도체막(32)을 산소 분위기에서 발생시킨 플라즈마에 노출시켜 산화물 반도체막(32)에 산소를 공급하는 것이 바람직하다.
또한, 한 쌍의 전극(21, 22)을 형성하기 위한 에칭에 의하여 다층막(34)이 대미지를 받아 다층막(34)의 백 채널 측에 산소 결손이 생기지만 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함한 산화물 절연막(24)에 포함되는 산소에 의하여 이 산소 결손을 수복시킬 수 있다. 이로써 트랜지스터(66)의 신뢰성을 향상시킬 수 있다.
이와 같이 하여 트랜지스터(66)의 산화물 반도체막(32)의 측면, 및 산화물 반도체막(32)과 In 또는 Ga를 포함한 산화물막(33)의 계면 근방에 포획 준위가 형성되는 것을 억제할 수 있고 문턱 전압의 변동을 저감시킬 수 있다.
또한, 트랜지스터(66)는 In 또는 Ga를 포함한 산화물막(33)이 In 또는 Ga를 포함한 산화물막(31) 측면 및 산화물 반도체막(32) 측면(채널 길이 방향의 측면)을 덮어 제공된다(도 10의 (C) 참조). 그래서, 산화물 반도체막(32) 측면을 흐르는 누설 전류를 저감시킬 수 있고 오프 전류의 증대를 억제할 수 있다.
또한, In 또는 Ga를 포함한 산화물막(31) 및 산화물 반도체막(32)을 형성할 때(도 10의 (B) 참조) 산화물 반도체막(32)을 형성한 후, In 또는 Ga를 포함한 산화물막(31)을 형성하기 위한 에칭 공정에서 In 또는 Ga를 포함한 산화물막(31) 측면 및 산화물 반도체막(32) 측면에 반응 생성물이 부착되어 In 또는 Ga를 포함한 산화물막(도 6의 (D)에 도시된 In 또는 Ga를 포함한 산화물막(35)에 상당함)이 형성되는 경우가 있다. 이 경우 In 또는 Ga를 포함한 산화물막(33)은 산화물 반도체막(32) 측면을 덮는 In 또는 Ga를 포함한 산화물막을 더 덮도록 형성된다.
<변형예 4>
본 실시형태에 기재된 트랜지스터(60)의 다층막(34) 및 한 쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들어, 변형예로서 도 12에 도시된 바와 같은 트랜지스터(67)로 할 수 있다.
도 12의 (A)는 트랜지스터(67)의 상면도이다. 도 12의 (B)는 도 12의 (A)를 일점 쇄선 A-B에서 절단한 단면도이고, 도 12의 (C)는 도 12의 (A)를 일점 쇄선 C-D에서 절단한 단면도이다. 또한, 도 12의 (A)에서는 명료화를 위하여 기판(11), 게이트 절연막(17), 보호막(26) 등을 생략하여 도시하였다.
트랜지스터(67)는, 도 10의 (B)에 도시된 트랜지스터(66)에서 In 또는 Ga를 포함한 산화물막(33)이 한 쌍의 전극(21, 22)을 덮도록 제공되고, In 또는 Ga를 포함한 산화물막(33)의 단부가 한 쌍의 전극(21, 22) 위에 위치하는 구성을 갖는다. 또한, 트랜지스터(67)의 다른 구성 요소의 적층 구조는 트랜지스터(66)의 그것과 마찬가지이다.
트랜지스터(67)에서는 도 12의 (C)에 도시된 바와 같이 In 또는 Ga를 포함한 산화물막(33)이 In 또는 Ga를 포함한 산화물막(31) 및 산화물 반도체막(32)의 채널 폭 방향과 교차되는 측면을 덮도록 제공된다. 그래서, 산화물 반도체막(32) 측면을 흐르는 누설 전류를 저감시킬 수 있고 오프 전류의 증대를 억제할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와는 다른 구조를 갖는 트랜지스터에 대하여 도 13을 사용하여 설명한다. 본 실시형태에 기재된 트랜지스터(70)는 산화물 반도체막을 개재하여 대향하는 복수의 게이트 전극을 갖는 것을 특징으로 한다.
도 13에 도시된 트랜지스터(70)는 기판(11) 위에 제공된 게이트 전극(15)을 갖는다. 또한, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)이 형성되고, 게이트 절연막(17)을 개재하여 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하는 한 쌍의 전극(21, 22)을 갖는다. 또한, 다층막(20)은 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 갖는다. 또한, 게이트 절연막(17), 다층막(20), 및 한 쌍의 전극(21, 22) 위에는 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다. 또한, 보호막(26)을 개재하여 다층막(20)과 중첩되는 게이트 전극(61)을 갖는다.
게이트 전극(61)은 실시형태 1에 기재된 게이트 전극(15)과 마찬가지로 형성할 수 있다.
본 실시형태에 기재된 트랜지스터(70)는 다층막(20)을 개재하여 대향하는 게이트 전극(15)과 게이트 전극(61)을 갖는다. 게이트 전극(15)과 게이트 전극(61)에 다른 전위를 인가함으로써 트랜지스터(70)의 문턱 전압의 제어가 가능하다.
또한, 산소 결손의 양이 저감된 산화물 반도체막(18)을 갖는 다층막(20)을 제공함으로써 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 문턱 전압의 변동량이 적고 신뢰성이 높은 트랜지스터로 할 수 있다.
상술한 실시형태에 기재된 산화물 반도체막은 스퍼터링법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어, 열 CVD법에 의하여 형성하여도 좋다. 예를 들어, 열 CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열 CVD법에 의한 성막은, 챔버 내를 대기압하 또는 감압하로 하고, 원료 가스와 산화제를 챔버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 챔버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 챔버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 막을 형성하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 챔버에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공배기에 의하여 제 1 원료 가스를 배출한 후에 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 형성되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 스텝 커버리지가 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의하여 상술한 실시형태에 기재된 산화물 반도체막을 형성할 수 있고, 예를 들어, MOCVD법에 의하여 InGaZnOx(X>0)막을 형성하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이에틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 (CH3)3In이다. 또한 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 또한 다이에틸아연의 화학식은 (CH3)2Zn이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 (C2H5)3Ga)을 사용할 수도 있고, 다이에틸아연 대신에 다이메틸아연(화학식 (C2H5)2Zn)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어, InGaZnOx(X>0)막을 형성하는 경우에는 In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2 가스와 O3 가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 충의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한 Zn(CH3)2 가스를 사용하여도 좋다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치에 포함되는 트랜지스터의 산화물 반도체막에 적용될 수 있는 일 형태에 대하여 설명한다.
산화물 반도체막은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체 중 어느 것을 사용하여 형성할 수 있다. 또한, 산화물 반도체막은 결정 부분을 갖는 산화물 반도체(CAAC-OS)로 구성되어도 좋다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막 중 하나이며 대부분의 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮은 특징을 갖는다. 이하에서는 CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰한 경우 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료 면에 대략 평행한 방향으로부터 TEM으로 관찰(단면 TEM 관찰)한 경우 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철이 반영된 형상을 가지며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료 면에 대략 수직인 방향으로부터 TEM으로 관찰(평면 TEM 관찰)한 경우 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부들간에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터 CAAC-OS막의 결정부가 배향성을 가짐을 알 수 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조를 해석하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법으로 해석한 경우 회절각(2θ) 31° 근방에서 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
한편, CAAC-OS막을 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법으로 해석한 경우 2θ 56° 근방에서 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정시키고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면, (110)면과 등가인 결정 면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우, 2θ를 56° 근방에 고정시키고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는 다른 결정부들간에서 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 가열 처리 등의 결정화 처리를 수행하였을 때 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터 결정을 성장시킴으로써 형성되는 경우에는 상면 근방의 영역에서의 결정화도가 피형성면 근방의 영역보다 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법으로 해석한 경우 2θ 31° 근방에서 나타나는 피크 외에 2θ 36° 근방에서도 피크가 나타날 수 있다. 2θ 36° 근방에서 나타나는 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되어 있는 것을 뜻한다. CAAC-OS막은 2θ 31° 근방에서 피크가 나타나고, 2θ 36° 근방에서 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막의 형성 방법으로서는 세 가지 방법을 들 수 있다.
첫 번째 방법은 성막 온도를 150℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 형성함으로써 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 산화물 반도체막에 형성하는 방법이다.
두 번째 방법은 산화물 반도체막을 얇게 형성한 후에 200℃ 이상 700℃ 이하로 가열 처리를 수행함으로써 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 산화물 반도체막에 형성하는 방법이다.
세 번째 방법은 1층째 산화물 반도체막을 얇게 형성한 후에 200℃ 이상 700℃ 이하로 가열 처리를 수행하고 2층째 산화물 반도체막을 형성함으로써 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 산화물 반도체막에 형성하는 방법이다.
산화물 반도체막에 CAAC-OS를 적용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 산화물 반도체막에 CAAC-OS를 적용한 트랜지스터는 양호한 신뢰성을 갖는다.
또한, CAAC-OS는 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌되면 스퍼터링용 타깃에 포함된 결정 영역이 ab면으로부터 벽개(劈開)하여 ab면에 평행한 면을 갖는 평판상 또는 펠릿상 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판상 또는 펠릿상 스퍼터링 입자가 결정 상태를 유지한 채 피형성면에 도달함으로써 CAAC-OS를 형성할 수 있다.
또한, CAAC-OS를 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
형성 시의 불순물 혼입을 저감시킴으로써 불순물로 인하여 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 형성 시의 피형성면의 가열 온도(예를 들어, 기판 가열 온도)를 높임으로써 피형성면 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 피형성면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 형성한다. 형성 시의 피형성면의 온도를 높임으로써 평판상 또는 펠릿상의 스퍼터링 입자가 피형성면에 도달한 경우에 상기 피형성면 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 피형성면에 부착된다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써 형성 시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn계 화합물 타깃에 대하여 이하에 기재한다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고 가압 처리를 수행한 후에 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정의 In-Ga-Zn계 화합물 타깃을 제작한다. 또한, 상기 가압 처리는 냉각(또는 방랭)하면서 수행하여도 좋고 가열하면서 수행하여도 좋다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 3:1:2, 1:3:2, 1:6:4, 또는 1:9:6이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하고자 하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
상술한 실시형태에서 일례를 기재한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를 화소부와 동일한 기판 위에 일체로 형성하여 시스템 온 패널을 형성할 수 있다. 본 실시형태에서는 상술한 실시형태에서 일례를 기재한 트랜지스터를 사용한 표시 장치의 예에 대하여 도 14 및 도 15를 사용하여 설명한다. 또한, 도 15의 (A) 및 도 15의 (B)는 도 14의 (B)를 일점 쇄선 M-N에서 절단한 단면의 구성을 도시한 것이다.
도 14의 (A)에 있어서 제 1 기판(901) 위에 제공된 화소부(902)를 둘러싸도록 실재(905)가 제공되고 제 2 기판(906)에 의하여 밀봉되어 있다. 도 14의 (A)에서는 제 1 기판(901) 위의 실재(905)로 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903) 및 주사선 구동 회로(904)가 실장되어 있다. 또한, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 공급되는 각종 신호 및 전위는 FPC(flexible printed circuit)(918)로부터 공급된다.
도 14의 (B) 및 (C)에 있어서 제 1 기판(901) 위에 제공된 화소부(902)와 주사선 구동 회로(904)를 둘러싸도록 실재(905)가 제공되어 있다. 또한, 화소부(902)와 주사선 구동 회로(904) 위에 제 2 기판(906)이 제공되어 있다. 따라서, 화소부(902)와 주사선 구동 회로(904)는 제 1 기판(901)과 실재(905)와 제 2 기판(906)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 14의 (B) 및 (C)에서는 제 1 기판(901) 위의 실재(905)로 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903)가 실장되어 있다. 도 14의 (B) 및 (C)에 있어서, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 공급되는 각종 신호 및 전위는 FPC(918)로부터 공급된다.
또한, 도 14의 (B) 및 (C)는 신호선 구동 회로(903)를 별도로 형성하고 제 1 기판(901)에 실장하는 예를 도시한 것이지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 채용할 수 있다. 도 14의 (A)는 COG 방법으로 신호선 구동 회로(903), 주사선 구동 회로(904)를 실장하는 예를 도시한 것이고, 도 14의 (B)는 COG 방법으로 신호선 구동 회로(903)를 실장하는 예를 도시한 것이고, 도 14의 (C)는 TAB 방법으로 신호선 구동 회로(903)를 실장하는 예를 도시한 것이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등이 실장된 상태의 모듈을 그 범주에 포함한다.
또한, 본 명세서에서 표시 장치란, 화상 표시 디바이스, 또는 광원(조명 장치를 포함함)을 말한다. 또한, 커넥터, 예를 들어 FPC 또는 TCP가 장착된 모듈, TCP 끝에 인쇄 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치의 범주에 포함되는 것으로 한다.
또한, 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 갖고, 상기 복수의 트랜지스터로서 상술한 실시형태에 기재된 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescence) 소자, 유기 EL 소자 등이 그 범주에 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체를 적용할 수도 있다. 도 15의 (A)는 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한 것이고, 도 15의 (B)는 표시 소자로서 발광 소자를 사용한 발광 표시 장치의 예를 도시한 것이다.
도 15의 (A) 및 (B)에 도시된 바와 같이, 표시 장치는 접속 단자 전극(915) 및 단자 전극(916)을 갖고, 접속 단자 전극(915)과 단자 전극(916)은 이방성 도전제(919)를 통하여 FPC(918)가 갖는 단자와 전기적으로 접속되어 있다.
접속 단자 전극(915)은 제 1 전극(930)과 동일한 도전막으로 형성되고, 단자 전극(916)은 트랜지스터(910), 트랜지스터(911)의 한 쌍의 전극과 동일한 도전막으로 형성되어 있다.
또한 제 1 기판(901) 위에 제공된 화소부(902)와 주사선 구동 회로(904)는 복수의 트랜지스터를 갖고 있으며, 도 15의 (A) 및 (B)에는 화소부(902)에 포함된 트랜지스터(910)와, 주사선 구동 회로(904)에 포함된 트랜지스터(911)를 예로서 도시하였다. 도 15의 (A)에서 트랜지스터(910) 및 트랜지스터(911) 위에는 절연막(924)이 제공되고, 도 15의 (B)에서는 절연막(924) 위에 평탄화막(921)이 더 제공되어 있다. 또한, 트랜지스터(910) 및 트랜지스터(911)에서 산화물 반도체막을 갖는 다층막(926)으로서는 실시형태 1에 기재된 산화물 반도체막을 갖는 다층막(20), 또는 실시형태 2에 기재된 산화물 반도체막을 갖는 다층막(34)을 적절히 사용할 수 있다. 절연막(924)으로서는 실시형태 1에 기재된 보호막(26)을 적절히 사용할 수 있다. 절연막(923)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는 트랜지스터(910), 트랜지스터(911)로서 상술한 실시형태에 기재된 트랜지스터를 적절히 적용할 수 있다. 트랜지스터(910) 및 트랜지스터(911)로서 실시형태 1 내지 실시형태 3 중 어느 하나에 기재된 트랜지스터를 사용함으로써 고화질 표시 장치를 제작할 수 있다.
또한, 도 15의 (B)는 평탄화막(921) 위에 있어서 구동 회로용 트랜지스터(911)의 다층막(926)의 채널 영역과 중첩되는 위치에 도전막(917)이 제공되는 예를 도시한 것이다. 본 실시형태에서는 도전막(917)을 제 1 전극(930)과 동일한 도전막으로 형성한다. 도전막(917)을 다층막(926)의 채널 영역과 중첩되는 위치에 제공함으로써, BT 스트레스 시험 전후에서의 트랜지스터(911)의 문턱 전압 변동량을 더 저감시킬 수 있다. 또한, 도전막(917)의 전위는 트랜지스터(911)의 게이트 전극과 같아도 좋고 달라도 좋다. 도전막을 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전막(917)의 전위는 GND, 0V, 부유 상태, 또는 구동 회로의 최저 전위(Vss, 예를 들어 소스 전극의 전위를 기준으로 한 경우에는 소스 전극의 전위)와 동일한 전위, 또는 이와 비슷한 전위이어도 좋다.
또한, 도전막(917)은 외부의 전기장을 차폐하는 기능도 갖는다. 즉, 외부의 전기장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전막(917)이 갖는 차폐 기능에 의하여, 정전기 등 외부의 전기장의 영향으로 인하여 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다. 도전막(917)은 상술한 실시형태에 기재된 어느 트랜지스터에도 적용될 수 있다.
화소부(902)에 제공된 트랜지스터(910)는 표시 소자에 전기적으로 접속되어 표시 패널을 구성한다. 표시 소자는 표시가 가능하면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 15의 (A)에서 표시 소자인 액정 소자(913)는 제 1 전극(930), 제 2 전극(931), 및 액정층(908)을 포함한다. 또한, 액정층(908)을 협지(挾持)하도록 배향막으로서 기능하는 절연막(932), 절연막(933)이 제공되어 있다. 또한, 제 2 전극(931)은 제 2 기판(906) 측에 제공되고, 제 1 전극(930)과 제 2 전극(931)은 액정층(908)을 개재하여 중첩되는 구성이다.
또한, 스페이서(935)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상 스페이서이며, 제 1 전극(930)과 제 2 전극(931)의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한, 구 형상 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(cubic)상, 키랄 네마틱(chiral nematic)상, 등방상 등을 나타낸다.
또한, 배향막을 필요로 하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속적으로 승온한 경우에 콜레스테릭상에서 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위하여 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 가지므로 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하게 되어, 러빙 처리로 인한 정전 파괴를 방지할 수 있고 제작 공정중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다.
제 1 기판(901) 및 제 2 기판(906)은 실재(925)로 고정되어 있다. 실재(925)로서는 열 경화 수지, 광 경화 수지 등의 유기 수지를 사용할 수 있다.
또한, 상술한 실시형태에 기재된 산화물 반도체막을 사용한 트랜지스터는 스위칭 특성이 우수하다. 또한, 전계 효과 이동도가 비교적 높기 때문에 고속 구동이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치의 화소부에 상기 트랜지스터를 사용함으로써, 고화질 화상을 제공할 수 있다. 또한, 동일한 기판 위에 구동 회로부 또는 화소부를 각각 제작할 수 있게 되어 반도체 장치의 부품 수를 삭감시킬 수 있다.
액정 표시 장치에 제공되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 동안 전하가 유지될 수 있도록 설정한다. 고순도의 산화물 반도체막을 갖는 트랜지스터를 사용하는 경우 각 화소의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 제공하면 충분하다. 그러므로 화소의 개구율을 높일 수 있다.
또한, 표시 장치에 블랙 매트릭스(차광막), 편광부재, 위상차부재, 반사 방지부재 등 광학 부재(광학 기판) 등을 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 이용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시하는 데 화소에서 제어하는 색 요소는 RGB(R은 적색, G는 녹색, B는 청색임)의 세 가지 색에 한정되지 않는다. 예를 들어, RGBW(W는 백색임), 또는 RGB에 옐로(yellow), 시안(cyan), 마젠타(magenta) 등을 하나 이상 추가한 것을 들 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 본 발명의 일 형태는 컬러 표시의 표시 장치에 한정되지 않고 흑백 표시의 표시 장치에 적용될 수도 있다.
도 15의 (B)에서 표시 소자인 발광 소자(963)는 화소부(902)에 제공된 트랜지스터(910)와 전기적으로 접속되어 있다. 또한, 발광 소자(963)의 구성은 제 1 전극(930)과 발광층(961)과 제 2 전극(931)이 적층된 구조이지만, 이 구성에 한정되지 않는다. 발광 소자(963)로부터 추출되는 빛의 방향 등에 따라 발광 소자(963)의 구성을 적절히 변경할 수 있다.
격벽(960)은 유기 절연 재료 또는 무기 절연 재료로 형성한다. 특히 감광성 수지 재료를 사용하는 것이 바람직하고, 제 1 전극(930) 위에 개구부를 형성하고 이 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
발광층(961)은 단층 구조이어도 좋고 복수의 층이 적층된 구조이어도 좋다.
발광 소자(963)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극(931) 및 격벽(960) 위에 보호층을 형성하여도 좋다. 보호층으로서는 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(901), 제 2 기판(906), 및 실재(936)로 밀봉된 공간에는 충전재(964)가 제공되어 밀봉된다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 발광 소자를 패키징(봉입)하는 것이 바람직하다.
실재(936)는 열 경화 수지, 광 경화 수지 등의 유기 수지나, 저융점 유리를 포함한 프릿 글라스(fritted glass) 등을 사용할 수 있다. 프릿 글라스는 물이나 산소 등 불순물에 대한 배리어성이 높아 바람직하다. 또한, 실재(936)로서 프릿 글라스를 사용하는 경우 도 15의 (B)에 도시된 바와 같이 절연막(924) 위에 프릿 글라스를 제공하면 밀착성을 높일 수 있어 바람직하다.
충전재(964)로서는 질소나 아르곤 등의 불활성 가스 이외에 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한 필요하다면 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철로 반사광을 확산시켜 반사를 저감시킬 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)은 빛이 추출되는 방향, 전극이 제공되는 장소, 및 전극의 패턴 구조에 따라 그 투광성, 반사성을 선택하면 좋다.
제 1 전극(930) 및 제 2 전극(931)은 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 기재함), 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
또한, 제 1 전극(930) 및 제 2 전극(931)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 그 합금, 또는 그 질화물 중에서 하나 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극(930) 및 제 2 전극(931)은 도전성 고분자(도전성 중합체라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등으로 파괴되기 쉽기 때문에 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이, 상술한 실시형태에 기재된 트랜지스터를 적용함으로써 표시 기능을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 터치 센서(접촉 검출 장치)를 제공한 표시 장치(터치 패널이라고도 함)에 대하여 설명한다.
도 16은 표시 장치(900)의 화소부의 구성예를 도시한 상면도이다. 도 17은 도 16을 일점 쇄선 O-P에서 절단한 단면도이다. 또한, 명료화를 위하여 도 16에서는 구성 요소의 일부를 생략하여 도시하였다. 또한, 본 실시형태에서는 실시형태 5에서 사용한 부호를 적절히 사용하여 설명한다.
화소부는 적어도 트랜지스터(910), 게이트 전극(972)을 포함한 주사선, 한 쌍의 전극(974, 975) 중 한쪽 전극(974)을 포함한 신호선, 제 1 전극(930), 제 2 전극(931), 스페이서(935)를 갖는다(도 16 참조).
트랜지스터(910)는 게이트 전극(972), 게이트 절연막(976), 다층막(926), 한 쌍의 전극(974, 975), 및 절연막(924)을 갖는다. 게이트 전극(972)은 제 1 기판(901) 위의 하지막으로서 기능하는 절연막(923) 위에 제공된다. 게이트 절연막(976)은 게이트 전극(972) 위에 제공되고, 다층막(926)은 게이트 전극(972)과 중첩하여 게이트 절연막(976) 위에 제공되고, 한 쌍의 전극(974, 975)은 다층막(926) 위에 제공되고, 절연막(924)은 다층막(926) 및 한 쌍의 전극(974, 975) 위에 제공된다(도 17 참조).
또한, 절연막(924) 위에 유기 수지막(945)이 제공된다. 유기 수지막(945) 위에는 공통 전극으로서 기능하는 제 2 전극(931)이 제공된다. 유기 수지막(945) 및 제 2 전극(931) 위에는 절연막(937)이 제공된다. 절연막(924), 절연막(937), 유기 수지막(945)에는 전극(975)에 도달하는 개구가 제공되고 이 개구 내 및 절연막(937) 위에는 화소 전극으로서 기능하는 제 1 전극(930)이 제공된다(도 17 참조). 즉, 화소 전극으로서 기능하는 제 1 전극(930)은 한 쌍의 전극(974, 975)의 한쪽과 전기적으로 접속된다.
또한, 절연막(937) 및 화소 전극으로서 기능하는 제 1 전극(930) 위에는 배향막으로서 기능하는 절연막(932)이 제공된다. 제 2 기판(906)의 제 1 기판(901)과 대향하는 면에는 배향막으로서 기능하는 절연막(933)이 제공되고, 배향막으로서 기능하는 절연막(932)과 절연막(933) 사이에는 액정층(908)이 제공된다. 또한, 이들 구성 요소에 추가하여 광학 부재를 적절히 제공하여도 좋다. 예를 들어, 제 1 기판(901) 및 제 2 기판(906) 외측에는 편광판을 제공할 수 있다.
또한, 표시 장치(900)는 터치 센서로서 정전 용량식 센서를 갖는다. 제 2 기판(906) 외측에 전극(941)이 제공된다. 또한, 제 2 기판(906) 외측에 제공되는 편광판은 전극(941)과 제 2 기판(906) 사이에 제공한다.
제 1 기판(901) 측의 공통 전극으로서 기능하는 제 2 전극(931)은 화소의 공통 전극, 및 터치 센서의 용량 소자의 한쪽 전극으로서 기능한다. 전극(941)은 터치 센서의 용량 소자의 다른 쪽 전극으로서 기능한다. 또한, 표시 장치(900)의 화소부는 FFS 모드의 화소 구조를 채용하여 제 2 기판(906) 측에 도전막이 형성되어 있지 않기 때문에, 전극(941)이 제 2 기판(906)의 대전을 방지하기 위한 도전체로서 기능한다.
트랜지스터(910)는 실시형태 1에 기재된 트랜지스터(50)와 같은 재료 및 방법으로 형성할 수 있다. 즉, 게이트 전극(972), 게이트 절연막(976), 다층막(926), 한 쌍의 전극(974, 975), 및 절연막(924)은 각각 실시형태 1에 기재된 트랜지스터(50)의 게이트 전극(15), 게이트 절연막(17), 다층막(20), 한 쌍의 전극(21, 22), 보호막(26)과 같은 재료 및 방법으로 형성할 수 있다.
또한, 트랜지스터(910)의 제작 공정을 이용하여 표시 장치(900)의 신호선 구동 회로 및 주사선 구동 회로의 한쪽 또는 양쪽 모두를 제작할 수 있다. 예를 들어, 신호선 구동 회로 및 주사선 구동 회로의 한쪽 또는 양쪽 모두에 포함되는 트랜지스터 및 다이오드와, FPC 등에 접속되는 단자부에 제공되는 리드(lead) 배선을 제작할 수 있다.
유기 수지막(945)은 실시형태 5에 기재된 평탄화막(921) 또는 격벽(960)에 적용될 수 있는 재료 및 제작 방법으로 형성할 수 있다. 절연막(937)은 트랜지스터(910)에 포함되는 절연막(게이트 절연막(976) 또는 절연막(924) 등)에 적용될 수 있는 재료 및 제작 방법으로 형성할 수 있다.
또한, 한 쌍의 전극(974, 975) 중 한쪽 전극(975)과 화소 전극으로서 기능하는 제 1 전극(930)은, 절연막(924), 절연막(937), 및 유기 수지막(945)에 제공된 개구에서 접한다. 이 개구는 포토리소그래피 공정 등으로 레지스트마스크를 형성하고 이 레지스트마스크를 사용하여 에칭함으로써 형성할 수 있다. 구체적으로는 절연막(924) 및 유기 수지막(945)의 일부를 에칭하는 공정과, 절연막(937)의 일부를 에칭하는 공정에 의하여 형성된다.
도 18의 (A)는 한 쌍의 전극(974, 975)에 전기적으로 접속된 배선(977)과, 공통 전극으로서 기능하는 제 2 전극(931)이 접속되는 접속 구조의 일례를 도시한 단면도이다. 배선(977)과 공통 전극으로서 기능하는 제 2 전극(931)은 절연막(924) 및 유기 수지막(945)에 제공된 개구에서 접한다. 이와 같은 구조로 함으로써, 배선(977)에 전위를 공급함으로써 공통 전극으로서 기능하는 제 2 전극(931)에 전위를 공급할 수 있다. 또한, 배선(977)은 한 쌍의 전극(974, 975)의 제작 공정을 이용하여 형성할 수 있다.
또한, 도 18의 (B)는 FPC 등에 접속되는 단자부에서의 배선의 접속 구조의 일례를 도시한 단면도이다. 전극(979)은 절연막(924) 및 유기 수지막(945)에 제공된 개구에서 배선(977)에 접하고, 게이트 절연막(976), 절연막(924), 및 유기 수지막(945)에 제공된 개구에서 배선(978)에 접한다. 이와 같은 구조로 함으로써, 배선(978)에 전위를 공급함으로써 배선(977)에 전위를 공급할 수 있다. 또한, 배선(978)은 게이트 전극(972)의 제작 공정을 이용하여 형성할 수 있다.
도 18의 (B)에 도시된 바와 같이 배선(977)과 배선(978)을 전극(979)을 통하여 접속함으로써 배선(977)과 배선(978)이 직접 접하는 접속부를 제작하는 경우와 비교하여 포토마스크를 한 장 줄일 수 있다. 이것은 배선(977)과 배선(978)이 직접 접하는 접속 구조로 하기 위해서는 한 쌍의 전극(974, 975)을 형성하기 전에 게이트 절연막(976)에 콘택트 홀을 형성하기 위한 포토마스크를 형성할 필요가 있는데 도 18의 (B)의 접속 구조에는 이 포토마스크가 불필요하기 때문이다.
또한, 도 17에 도시된 트랜지스터(910) 대신에, 다계조 마스크를 사용하여 도 19에 도시된 트랜지스터(912)를 제작함으로써 포토마스크의 개수를 삭감시킬 수 있다. 다계조 마스크란, 여러 단계의 광량으로 노광하는 것이 가능한 마스크로, 대표적으로는 노광 영역, 반노광 영역, 및 미노광 영역을 형성하는 3단계의 광량으로 노광이 가능하다. 다계조 마스크를 사용함으로써 한 번의 노광 및 현상 공정으로 복수(대표적으로는 2종류)의 두께를 갖는 레지스트마스크를 형성할 수 있다. 그러므로, 다계조 마스크를 사용하면 포토마스크의 개수를 삭감시킬 수 있다. 구체적으로는 다층막(927) 및 한 쌍의 전극(928, 929)의 형성 공정에서 다계조 마스크를 사용하면 포토마스크 한 장을 삭감시킬 수 있다. 또한, 다계조 마스크를 사용하는 경우 한 쌍의 전극(928, 929) 단부의 외측에 다층막(927) 단부가 위치한다.
도 20은 표시 장치(900)의 공통 전극으로서 기능하는 제 2 전극(931), 및 전극(941)의 구성예를 도시한 평면도이다. 도 20에 도시된 바와 같이 공통 전극으로서 기능하는 제 2 전극(931), 및 전극(941)은 스트라이프 형상으로, 평면에서 직교하도록 배치된다. 공통 전극으로서 기능하는 제 2 전극(931)은 각각 리드 배선(951)을 통하여 기판(901)에 장착된 FPC(954)에 접속되고, 각 전극(941)은 리드 배선(952)을 통하여 기판(906)에 장착된 FPC(955)에 접속된다.
도 21의 (A)는 도 20을 일점 쇄선 Q-R에서 절단한 단면도이고, 도 21의 (B)는 도 20의 영역(953)의 평면도이다. 도 21의 (A)에 도시된 바와 같이 공통 전극으로서 기능하는 제 2 전극(931)은 복수의 화소에 공통적으로 제공되고, 화소 전극으로서 기능하는 제 1 전극(930)은 화소마다 제공되어 트랜지스터(910)에 접속된다. 공통 전극으로서 기능하는 제 2 전극(931)과 전극(941)이 교차되는 영역에 터치 센서의 정전 용량 소자가 형성된다. 정전 용량 소자는 공통 전극으로서 기능하는 제 2 전극(931), 전극(941), 및 공통 전극으로서 기능하는 제 2 전극(931)과 전극(941) 사이에 제공되는 유전체로 구성된다. 공통 전극으로서 기능하는 제 2 전극(931)은 정전 용량 소자에 전위를 공급하기 위한 전극이다. 전극(941)은 용량 소자를 흐르는 전류를 추출하기 위한 전극이다.
표시 장치(900)의 동작은 화소에 영상 신호를 입력하는 표시 동작과 접촉을 검출하는 센싱 동작으로 대별된다. 표시 동작 시에는 공통 전극으로서 기능하는 제 2 전극(931)의 전위는 로 레벨로 고정된다. 센싱 기간에는 공통 전극으로서 기능하는 제 2 전극(931) 각각에 펄스 신호가 순차적으로 인가되어 제 2 전극(931)의 전위가 하이 레벨이 된다. 이 때 손가락이 표시 장치(900)에 접촉하고 있으면 손가락의 접촉에 의하여 형성된 용량이 터치 센서의 정전 용량 소자에 부가되기 때문에 용량 소자를 흐르는 전류가 변화되어 전극(941)의 전위가 변화된다. 전극(941)을 순차적으로 주사하여 전극(941)의 전위 변화를 검출함으로써 손가락의 접촉 위치가 검출된다.
상술한 바와 같이 FFS 모드 액정 표시 장치에 원래 제공되어 있는 대전을 방지하기 위한 도전체와 화소의 공통 전극을 표시 장치(900)의 정전 용량을 구성하는 전극으로서 사용할 수 있어 경량, 박형이고 표시 품위가 높은 터치 패널을 제공할 수 있다.
또한, 여기서는 공통 전극으로서 기능하는 제 2 전극(931)이 화소 전극으로서 기능하는 제 1 전극(930) 하측(제 1 기판(901) 측)에 제공되는 예를 기재하였지만 공통 전극으로서 기능하는 제 2 전극(931)을 화소 전극으로서 기능하는 제 1 전극(930) 상측에 제공할 수도 있다.
또한, 표시 장치의 구조는 본 실시형태에 기재된 표시 장치(900) 이외의 구조를 채용하여도 좋다. 예를 들어, 정전 용량을 형성하여 터치 패널 기판을 액정 표시 장치 또는 발광 표시 장치의 제 1 기판(901) 또는 제 2 기판(906) 측에 장착하는 외장형 터치 패널로 할 수도 있다. 또한, 제 1 기판(901) 또는 제 2 기판(906) 외측에 제공되는 대전을 방지하기 위한 도전막을 사용하여 표면 용량(surface capacitive)형 터치 센서를 구성할 수도 있다. 이하에서는 도 22 및 도 23을 사용하여 외장형 터치 패널에 적용되는 터치 센서의 구성예를 설명한다.
도 22의 (A)는 터치 센서의 구성예를 도시한 분해 사시도이고, 도 22의 (B)는 터치 센서의 전극(981)의 구성예를 도시한 평면도이고, 도 22의 (C)는 터치 센서의 전극(982)의 구성예를 도시한 평면도이다.
도 22의 (A) 내지 (C)에 도시된 바와 같이 터치 센서(980)는 기판(986) 위에 형성된 X축 방향으로 배열된 복수의 전극(981)과, X축 방향과 교차되는 Y축 방향으로 배열된 복수의 전극(982)을 갖는다.
전극(981) 및 전극(982)은 각각 복수의 사변형상 도전막이 접속된 구조를 갖는다. 복수의 전극(981) 및 복수의 전극(982)은 도전막의 사변형상 부분의 위치가 중첩되지 않도록 배치된다. 전극(981)과 전극(982)이 교차되는 부분에는 전극(981)과 전극(982)이 접촉되지 않도록 사이에 절연막이 제공된다.
도 23의 (A)는 전극(981) 및 전극(982) 각각의 접속 구조의 일례를 설명하는 단면도이고 전극(981)과 전극(982)이 교차되는 부분의 단면도를 일례로서 도시한 것이다. 도 23의 (B)는 전극(981)과 전극(982)의 교차 부분의 등가 회로도이다. 도 23의 (B)에 도시된 바와 같이 전극(981)과 전극(982)이 교차되는 부분에는 용량(983)이 형성된다.
도 23의 (A)에 도시된 바와 같이 센서부(989)에서 전극(981)은 1층째 도전막(981a) 및 도전막(981b)과, 절연막(985) 위의 2층째 도전막(981c)으로 구성된다. 도전막(981a)과 도전막(981b)은 도전막(981c)을 통하여 접속된다. 전극(982)은 1층째 도전막으로 형성된다. 전극(981), 전극(982), 전극(984), 절연막(985)을 덮어 절연막(991)이 형성된다. 절연막(985) 및 절연막(991)으로서 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등을 형성하면 좋다. 또한, 기판(986)과 전극(981) 및 전극(984)과의 사이에 하지 절연막을 형성하여도 좋다. 하지 절연막으로서는 예를 들어 산화 실리콘막, 산화 질화 실리콘막 등을 형성할 수 있다.
전극(981) 및 전극(982)은 가시광에 대한 투광성을 갖는 도전 재료로 형성된다. 예를 들어, 투광성을 갖는 도전 재료로서 산화 실리콘을 포함한 산화 인듐 주석, 산화 인듐 주석, 산화 아연, 산화 인듐 아연, 갈륨이 첨가된 산화 아연 등이 있다.
도전막(981a)은 단자부(990)에서 전극(984)에 접속된다. FPC와의 접속용 단자는 전극(984)으로 구성한다. 전극(982)도 또한 전극(981)과 마찬가지로 다른 전극(984)에 접속된다. 전극(984)은 예를 들어 텅스텐막으로 형성할 수 있다.
전극(984) 위의 절연막(985) 및 절연막(991)에는 전극(984)과 FPC를 전기적으로 접속하기 위한 개구가 형성된다. 절연막(991) 위에는 접착제 또는 접착 필름 등으로 기판(987)이 접합된다. 접착제 또는 접착 필름으로 기판(986)을 표시 장치의 제 1 기판(901) 또는 제 2 기판(906)에 접합함으로써 터치 패널이 구성된다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 표시 장치의 소비 전력을 저감시키기 위한 구동 방법에 대하여 설명한다. 본 실시형태에 기재된 구동 방법에 의하여 화소에 산화물 반도체 트랜지스터를 적용한 표시 장치를 더 저소비 전력화할 수 있다. 이하에서는 도 24 및 도 25를 사용하여 표시 장치의 일례인 액정 표시 장치의 저소비 전력화에 대하여 설명한다.
도 24는 본 실시형태의 액정 표시 장치의 구성예를 도시한 블록도이다. 도 24에 도시된 바와 같이 액정 표시 장치(500)는 표시 모듈로서 액정 패널(501)을 갖고, 제어 회로(510) 및 카운터 회로를 갖는다.
액정 표시 장치(500)에는 디지털 데이터인 화상 신호(Video), 및 액정 패널(501)의 화면 재기록을 제어하기 위한 동기 신호(SYNC)가 입력된다. 동기 신호로서는 예를 들어, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 기준 클럭 신호(CLK) 등이 있다.
액정 패널(501)은 표시부(530), 주사선 구동 회로(540), 및 데이터선 구동 회로(550)를 갖는다. 표시부(530)는 복수의 화소(531)를 갖는다. 같은 행에 있는 화소(531)는 공통의 주사선(541)으로 주사선 구동 회로(540)에 접속되고, 같은 열에 있는 화소(531)는 공통의 데이터선(551)으로 데이터선 구동 회로(550)에 접속된다.
액정 패널(501)에는 공통 전압(이하, Vcom이라고 부름)과, 전원 전압으로서 고전원 전압(VDD) 및 저전원 전압(VSS)이 공급된다. 공통 전압(Vcom)은 표시부(530)의 각 화소(531)에 공급된다.
데이터선 구동 회로(550)는 입력된 화상 신호를 처리하여 데이터 신호를 생성하고 데이터선(551)에 데이터 신호를 출력한다. 주사선 구동 회로(540)는 데이터 신호가 기록되는 화소(531)를 선택하는 주사 신호를 주사선(541)에 출력한다.
화소(531)는 주사 신호에 의하여 데이터선(551)과의 전기적 접속이 제어되는 스위칭 소자를 갖는다. 스위칭 소자가 온 상태가 되면 데이터선(551)으로부터 화소(531)에 데이터 신호가 기록된다.
Vcom이 인가되는 전극이 공통 전극에 상당한다.
제어 회로(510)는 액정 표시 장치(500) 전체를 제어하는 회로이며 액정 표시 장치(500)를 구성하는 회로의 제어 신호를 생성하는 회로를 구비한다.
제어 회로(510)는 동기 신호(SYNC)에 기초하여 주사선 구동 회로(540) 및 데이터선 구동 회로(550)의 제어 신호를 생성하는 제어 신호 생성 회로를 갖는다. 주사선 구동 회로(540)의 제어 신호로서는 스타트 펄스(GSP), 클럭 신호(GCLK) 등이 있고, 데이터선 구동 회로(550)의 제어 신호로서는 스타트 펄스(SSP), 클럭 신호(SCLK) 등이 있다. 예를 들어, 제어 회로(510)는 클럭 신호(GCLK, SCLK)로서 주기가 같고 위상이 시프트된 복수의 클럭 신호를 생성한다.
또한, 제어 회로(510)는 액정 표시 장치(500) 외부로부터 입력되는 화상 신호(Video)의 데이터선 구동 회로(550)로의 출력을 제어한다.
데이터선 구동 회로(550)는 디지털/아날로그 변환 회로(이하, D-A 변환 회로(552)라고 함)를 갖는다. D-A 변환 회로(552)는 화상 신호를 아날로그로 변환하여 데이터 신호를 생성한다.
또한, 액정 표시 장치(500)에 입력되는 화상 신호가 아날로그 신호인 경우에는 제어 회로(510)에서 디지털 신호로 변환하고 액정 패널(501)에 출력한다.
화상 신호는 각 프레임의 화상 데이터이다. 제어 회로(510)는 화상 신호를 화상 처리하고 이 처리로 얻어진 정보에 기초하여 데이터선 구동 회로(550)로의 화상 신호의 출력을 제어하는 기능을 갖는다. 이 기능을 위하여, 제어 회로(510)는 각 프레임의 화상 데이터로부터 움직임을 검출하는 움직임 검출부(511)를 구비한다. 움직임 검출부(511)에서 움직임이 없는 것으로 판정되면 제어 회로(510)는 데이터선 구동 회로(550)로의 화상 신호의 출력을 정지하고, 움직임이 있는 것으로 판정되면 화상 신호의 출력을 다시 시작한다.
움직임 검출부(511)에서 수행되는 움직임을 검출하기 위한 화상 처리에 특별히 제약은 없다. 움직임을 검출하는 방법으로서는 예를 들어, 연속된 2개의 프레임의 화상 데이터로부터 차분(差分) 데이터를 얻는 방법이 있다. 얻어진 차분 데이터로부터 움직임 유무를 판단할 수 있다. 또한, 움직임 벡터를 검출하는 방법 등도 있다.
또한, 액정 표시 장치(500)에는 입력된 화상 신호를 보정하는 화상 신호 보정 회로를 제공할 수 있다. 예를 들어, 화상 신호의 계조에 대응하는 전압보다 높은 전압이 화소(531)에 기록되도록 화상 신호를 보정한다. 이와 같이 보정함으로써 액정 소자의 응답 시간을 짧게 할 수 있다. 이와 같이 화상 신호를 보정 처리하여 제어 회로(510)를 구동시키는 방법은 오버 드라이브 구동이라고 불린다. 또한, 화상 신호의 프레임 주파수의 정수배로 액정 표시 장치(500)를 구동시키는 배속 구동을 수행하는 경우에는 제어 회로(510)에서 2개의 프레임 사이를 보간(補間)하는 화상 데이터를 작성하거나, 또는 2개의 프레임 사이에서 흑색 표시를 수행하기 위한 화상 데이터를 생성하면 좋다.
이하에서 도 25의 타이밍 차트를 사용하여 동영상과 같이 움직이는 화상과, 정지 화상과 같이 움직이지 않는 화상을 표시하기 위한 액정 표시 장치(500)의 동작을 설명한다. 도 25는 수직 동기 신호(Vsync), 및 데이터선 구동 회로(550)로부터 데이터선(551)에 출력되는 데이터 신호(Vdata)의 신호 파형을 나타내고 있다.
도 25는 3m 프레임 기간의 액정 표시 장치(500)의 타이밍 차트이다. 여기서는 처음의 k 프레임 기간과 마지막의 j 프레임 기간의 화상 데이터에는 움직임이 있고 이들 외의 프레임 기간의 화상 데이터에는 움직임이 없는 것으로 한다. 또한, k, j는 각각 1 이상 m-2 이하의 정수이다.
처음의 k 프레임 기간에는 움직임 검출부(511)에서 각 프레임의 화상 데이터에 움직임이 있는 것으로 판정된다. 제어 회로(510)는 움직임 검출부(511)의 판정 결과에 따라 데이터 신호(Vdata)를 데이터선(551)에 출력한다.
그리고, 움직임 검출부(511)에서는 움직임을 검출하기 위한 화상 처리를 수행하고 제 k+1 프레임의 화상 데이터에 움직임이 없는 것으로 판정되면 제어 회로(510)에서는 움직임 검출부(511)의 판정 결과에 따라 제 k+1 프레임 기간에 데이터선 구동 회로(550)로의 화상 신호(Video) 출력을 정지한다. 이에 의하여 데이터선 구동 회로(550)로부터 데이터선(551)으로의 데이터 신호(Vdata) 출력이 정지된다. 또한, 표시부(530)의 재기록을 정지하기 위하여 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로의 제어 신호(스타트 펄스 신호, 클럭 신호 등)의 공급을 정지한다. 그리고, 제어 회로(510)는 움직임 검출부(511)에서 화상 데이터에 움직임이 있는 것으로 판정될 때까지 데이터선 구동 회로(550)로의 화상 신호 출력과, 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로의 제어 신호 출력을 정지하여 표시부(530)의 재기록을 정지한다.
또한, 본 명세서에서 액정 패널에 신호를 공급하지 않는다는 것은 상기 신호를 공급하는 배선에 회로를 동작시키기 위한 소정의 전압과는 다른 전압을 인가하는 것, 또는 상기 배선을 전기적으로 부유 상태로 하는 것을 말하는 것으로 한다.
표시부(530)의 재기록을 정지하면 액정 소자에 같은 방향의 전계가 계속적으로 인가되어 액정 소자의 액정이 열화될 우려가 있다. 이와 같은 문제가 나타나는 경우, 움직임 검출부(511)의 판정 결과에 상관없이 소정의 타이밍으로 제어 회로(510)로부터 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로 신호를 공급하고 극성을 반전시킨 데이터 신호를 데이터선(551)에 기록하여 액정 소자에 인가되는 전계의 방향을 반전시키면 좋다.
또한, 데이터선(551)에 입력되는 데이터 신호의 극성은 Vcom을 기준으로 하여 결정된다. 데이터 신호의 전압이 Vcom보다 높은 경우에는 양의 극성이고 낮은 경우에는 음의 극성이다.
구체적으로는 도 25에 나타낸 바와 같이 제 m+1 프레임 기간에는 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 제어 신호를 출력하고 데이터선 구동 회로(550)에 화상 신호(Video)를 출력한다. 데이터선 구동 회로(550)는 제 k 프레임 기간에 데이터선(551)에 출력된 데이터 신호(Vdata)의 극성과 반대의 극성을 갖는 데이터 신호(Vdata)를 데이터선(551)에 출력한다. 따라서, 화상 데이터에 움직임이 검출되지 않는 기간인 제 m+1 프레임 기간 및 제 2m+1 프레임 기간에 극성이 반전된 데이터 신호(Vdata)가 데이터선(551)에 기록된다. 화상 데이터에 변화가 없는 기간에는 표시부(530)의 재기록이 간헐적으로 수행되므로 재기록에 따른 전력 소비를 삭감시키면서 액정 소자의 열화를 방지할 수 있다.
그리고, 움직임 검출부(511)에서 제 2m+1 프레임 이후의 화상 데이터에 움직임이 있는 것으로 판정되면 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)를 제어하여 표시부(530)의 재기록을 수행한다.
상술한 바와 같이, 도 25에 나타낸 구동 방법에서는 화상 데이터(Video)에 움직임이 있는지 여부와 상관없이 데이터 신호(Vdata)의 극성이 m 프레임 기간마다 반전된다. 한편, 표시부(530)의 재기록에 관해서는, 움직임을 포함하는 화상의 표시 기간에는 1 프레임마다 표시부(530)가 재기록되고, 움직임이 없는 화상의 표시 기간에는 m 프레임마다 표시부(530)가 재기록된다. 이 결과 표시부의 재기록에 따른 전력 소비를 삭감시킬 수 있다. 따라서, 구동 주파수 및 화소수의 증가로 인한 전력 소비의 증가를 억제할 수 있다.
상술한 바와 같이, 액정 표시 장치(500)에 있어서 동영상을 표시하는 모드와 정지 화상을 표시하는 모드에서 액정 표시 장치의 구동 방법을 다르게 함으로써 액정의 열화를 억제하고 표시 품위를 유지하면서 소비 전력을 삭감시킨 액정 표시 장치를 제공할 수 있다.
또한, 사람의 눈은 화소의 재기록을 깜박임으로서 느낄 수 있어, 정지 화상을 표시할 때 1 프레임마다 화소를 재기록하면 눈의 피로의 원인이 될 수 있다. 본 실시형태의 액정 표시 장치는 정지 화상 표시 기간에서의 화소의 재기록 빈도가 적기 때문에 눈의 피로를 경감시키는 데 유효하다.
그러므로, 산화물 반도체 트랜지스터로 뒤판(backplane)을 형성한 액정 패널을 사용함으로써 휴대용 전자 기기에 매우 적합한 고정세, 저소비 전력인 중소형 액정 표시 장치를 제공할 수 있다.
또한, 액정의 열화를 방지하기 위하여, 데이터 신호의 극성을 반전시키는 간격(여기서는 m 프레임 기간)은 2초 이하, 바람직하게는 1초 이하로 하는 것이 좋다.
또한, 여기서는 제어 회로(510)의 움직임 검출부(511)에서 화상 데이터의 움직임을 검출하지만 이것을 움직임 검출부(511)에서만 수행할 필요는 없다. 움직임 유무의 데이터를 액정 표시 장치(500) 외부로부터 제어 회로(510)에 입력하여도 좋다.
또한, 화상 데이터에 움직임이 없는 것으로 판정하는 조건은 연속된 2개의 프레임 사이의 화상 데이터에 기초하는 것이 아니며 판정에 필요한 프레임 수는 액정 표시 장치(500)의 사용 형태에 따라 적절히 결정할 수 있다. 예를 들어, 연속된 m 프레임의 화상 데이터에 움직임이 없는 경우에 표시부(530)의 재기록을 정지시켜도 좋다.
또한, 본 실시형태에서는 표시 장치로서 액정 표시 장치를 예로 들어 설명하였지만 본 실시형태의 구동 방법은 다른 표시 장치, 예를 들어 발광 표시 장치 등에 사용할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 발명의 일 형태인 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용될 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 액자, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 게임기(파친코(pachinko)기, 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 이들 전자 기기의 일례를 도 26에 도시하였다.
도 26의 (A)는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 제공되어 있고 표시부(9003)에 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)로 하우징(9001)을 지지한 구성을 갖는다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
표시부(9003)에는 상술한 실시형태 중 어느 하나에 기재된 반도체 장치를 사용할 수 있다. 그러므로 표시부(9003)의 표시 품위를 높일 수 있다.
표시부(9003)는 터치 입력 기능을 갖는다. 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면 조작이나 정보 입력이 가능하다. 또한, 다른 가전 제품과의 통신이나 그 제어를 가능하게 함으로써 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한 하우징(9001)에 제공된 힌지에 의하여 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있어 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 26의 (B)는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 제공되어 있고 표시부(9103)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)로 하우징(9101)을 지지한 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비한 조작 스위치나, 별체의 리모트 컨트롤러(9110)로 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여 채널이나 음량을 조작할 수 있고 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 리모트 컨트롤러(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 제공하여도 좋다.
도 26의 (B)에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자들끼리 등)의 정보 통신을 할 수도 있다.
표시부(9103) 및 표시부(9107)에는 상술한 실시형태 중 어느 하나에 기재된 반도체 장치를 사용할 수 있다. 그러므로 텔레비전 장치의 표시 품위를 높일 수 있다.
도 26의 (C)에 도시된 컴퓨터(9200)는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
표시부(9203)에는 상술한 실시형태 중 어느 하나에 기재된 반도체 장치를 사용할 수 있다. 그러므로, 컴퓨터(9200)의 표시 품위를 높일 수 있다.
표시부(9203)는 터치 입력 기능을 갖는다. 컴퓨터(9200)의 표시부(9203)에 표시된 표시 버튼을 손가락 등으로 터치함으로써 화면 조작이나 정보 입력이 가능하다. 또한, 다른 가전 제품과의 통신이나 그 제어를 가능하게 함으로써 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다.
도 27의 (A) 및 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 27의 (A)는 펼친 상태를 도시한 것이고 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 여밈부(9033), 조작 스위치(9038)를 갖는다.
표시부(9631a) 및 표시부(9631b)에는 상술한 실시형태 중 어느 하나에 기재된 반도체 장치를 사용할 수 있다. 그러므로, 태블릿형 단말의 표시 품위를 높일 수 있다.
표시부(9631a)는 그 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 도면에서는 일례로서 표시부(9631a)의 절반 영역이 표시만 하는 기능을 갖고 나머지 절반 영역이 터치 패널 기능을 갖는 구성을 도시하였지만, 이에 한정되지 않는다. 표시부(9631a)의 전체 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)도 표시부(9631a)와 마찬가지로 그 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시된 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시시킬 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 동시에 터치 입력할 수도 있다.
또한 표시 모드 전환 스위치(9034)로 세로 표시 또는 가로 표시 등 표시의 방향을 전환할 수 있고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)에 의한 조작으로 태블릿형 단말에 내장된 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적화하도록 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라 자이로, 가속도 센서 등 기울기를 검출하는 센서 등의 다른 검출 장치를 내장하여도 좋다.
또한, 도 27의 (A)에는 표시부(9631a)와 표시부(9631b)의 표시 면적이 같은 예를 도시하였지만 특별히 한정되지 않고, 한쪽 표시부의 크기와 다른 쪽 표시부의 크기가 달라도 좋고 표시의 품질이 달라도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세의 표시가 가능한 표시 패널로 하여도 좋다.
도 27의 (B)는 접은 상태를 도시한 것이고 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 갖는다. 또한, 도 27의 (B)에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿형 단말은 반으로 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있어 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 27의 (A) 및 (B)에 도시된 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 터치 입력에 의하여 조작 또는 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양쪽 면에 제공할 수 있고 이로써 배터리(9635)의 충전을 효율적으로 수행하는 구성으로 할 수 있어 바람직하다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 등 이점이 있다.
또한 도 27의 (C)의 블록도를 참조하여, 도 27의 (B)의 충방전 제어 회로(9634)의 구성 및 동작에 대하여 설명한다. 도 27의 (C)는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가 도 27의 (B)에 도시된 충방전 제어 회로(9634)에 대응하는 개소이다.
우선, 외광을 이용하여 태양 전지(9633)로 발전되는 경우의 동작의 예에 대하여 설명한다. 태양 전지로 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)에 의하여 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력을 사용할 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시를 행하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 기재하였지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성으로 하여도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 충전하는 구성으로 하여도 좋다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 트랜지스터의 Vg-Id 특성, 및 광 BT 스트레스 시험의 측정 결과에 대하여 설명한다.
먼저, 시료 1에 포함된 트랜지스터의 제작 공정에 대하여 설명한다. 본 실시예에서는 도 4를 참조하여 설명한다.
우선, 도 4의 (A)에 도시된 바와 같이 기판(11)으로서 유리 기판을 사용하고 기판(11) 위에 게이트 전극(15)을 형성하였다.
게이트 전극(15)은, 두께 100nm의 텅스텐막을 스퍼터링법으로 형성하고 이 텅스텐막 위에 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 상기 텅스텐막의 일부를 에칭함으로써 형성하였다.
다음에, 게이트 전극(15) 위에 게이트 절연막(17)을 형성하였다.
게이트 절연막(17)은 두께 50nm의 제 1 질화 실리콘막, 두께 300nm의 제 2 질화 실리콘막, 두께 50nm의 제 3 질화 실리콘막, 및 두께 50nm의 산화 질화 실리콘막을 적층시켜 형성하였다.
제 1 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원으로 2000W의 전력을 공급하여 형성하였다.
다음에, 제 1 질화 실리콘막의 원료 가스 조건에서 암모니아의 유량을 2000sccm으로 변경하여 제 2 질화 실리콘막을 형성하였다.
다음에, 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원으로 2000W의 전력을 공급하여 제 3 질화 실리콘막을 형성하였다.
다음에, 유량 20sccm의 실레인 및 유량 3000sccm의 일산화이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40Pa로 제어하고, 27.12MHz의 고주파 전원으로 100W의 전력을 공급하여 산화 질화 실리콘막을 형성하였다.
또한, 제 1 질화 실리콘막 내지 제 3 질화 실리콘막과 산화 질화 실리콘막의 성막 공정에서 기판 온도는 350℃로 하였다.
다음에, 게이트 절연막(17)을 개재하여 게이트 전극(15)과 중첩되는 다층막(20)을 형성하였다.
여기서는 게이트 절연막(17) 위에 두께 35nm의 산화물 반도체막을 스퍼터링법으로 형성한 후에 산화물 반도체막 위에 두께 20nm의 In 또는 Ga를 포함한 산화물막을 형성하였다. 다음에, In 또는 Ga를 포함한 산화물막 위에 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체막의 일부 및 In 또는 Ga를 포함한 산화물막의 일부를 에칭하여 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 형성한 후에 가열 처리를 수행함으로써 다층막(20)을 형성하였다.
산화물 반도체막은 In:Ga:Zn=1:1:1(원자수비)의 스퍼터링 타깃을 사용하여, 유량 50sccm의 아르곤 및 유량 50sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성하였다. 또한, 산화물 반도체막을 형성할 때의 기판 온도는 170℃로 하였다.
In 또는 Ga를 포함한 산화물막은 In:Ga:Zn=1:3:2(원자수비)의 스퍼터링 타깃을 사용하여, 스퍼터링 가스로서 유량 90sccm의 Ar 및 유량 10sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.3Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성하였다. 또한, In 또는 Ga를 포함한 산화물막을 형성할 때의 기판 온도는 25℃로 하였다.
가열 처리로서는 질소 분위기에서 450℃로 1시간의 가열 처리를 수행한 후에 질소 및 산소 분위기에서 450℃로 1시간의 가열 처리를 수행하였다.
여기까지의 공정으로 얻어지는 구성은 도 4의 (B)와 같다.
다음에, 게이트 절연막(17)의 일부를 에칭하여 게이트 전극을 노출시킨 후(도시되어 있지 않음), 도 4의 (C)에 도시된 바와 같이 다층막(20)에 접하는 한 쌍의 전극(21, 22)을 형성하였다.
여기서는 게이트 절연막(17) 및 다층막(20) 위에 도전막을 형성하였다. 이 도전막으로서 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 형성하고 이 알루미늄막 위에 두께 100nm의 티타늄막을 형성하였다. 다음에, 상기 도전막 위에 포토리소그래피 공정으로 마스크를 형성하고 이 마스크를 이용하여 상기 도전막의 일부를 에칭하여 한 쌍의 전극(21, 22)을 형성하였다.
다음에, 감압된 처리실에 기판을 옮기고 220℃로 가열한 후, 일산화이질소가 충전된 처리실로 기판을 옮겼다. 다음에, 처리실에 제공된 상부 전극에 27.12MHz의 고주파 전원으로 150W의 고주파 전력을 공급하여, 다층막(20)을 일산화이질소의 분해에 의하여 발생된 산소 플라즈마에 노출시켰다.
다음에, 다층막(20) 및 한 쌍의 전극(21, 22) 위에 보호막(26)을 형성하였다(도 4의 (D) 참조). 여기서는 보호막(26)으로서 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)을 형성하였다.
우선, 상기 플라즈마 처리 후에 대기에 노출시키지 않고 연속적으로 산화물 절연막(23) 및 산화물 절연막(24)을 형성하였다. 산화물 절연막(23)으로서 두께 50nm의 산화 질화 실리콘막, 산화물 절연막(24)으로서 두께 400nm의 산화 질화 실리콘막을 형성하였다.
산화물 절연막(23)은, 유량 30sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 150W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법으로 형성하였다.
산화물 절연막(24)은, 유량 200sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법으로 형성하였다. 이 조건으로 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화 질화 실리콘막을 형성할 수 있다.
다음에 가열 처리를 수행하여 산화물 절연막(23) 및 산화물 절연막(24)으로부터 물, 질소, 수소 등을 탈리시켰다. 여기서는 질소 및 산소 분위기에서 350℃로 1시간 동안의 가열 처리를 수행하였다.
다음에 감압된 처리실에 기판을 옮기고 350℃로 가열한 후, 산화물 절연막(24) 위에 질화물 절연막(25)을 형성하였다. 여기서는 질화물 절연막(25)으로서 두께 100nm의 질화 실리콘막을 형성하였다.
질화물 절연막(25)은, 유량 50sccm의 실레인, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 1000W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법으로 형성하였다.
다음에, 도시되어 있지 않지만 보호막(26)의 일부를 에칭하여 한 쌍의 전극(21, 22)의 일부를 노출시키는 개구부를 형성하였다.
다음에, 질화물 절연막(25) 위에 평탄화막을 형성하였다(도시되어 있지 않음). 여기서는 조성물을 질화물 절연막(25) 위에 도포한 후에 노광 및 현상을 수행하여 한 쌍의 전극의 일부를 노출시키는 개구부를 갖는 평탄화막을 형성하였다. 또한, 평탄화막으로서 두께 1.5μm의 아크릴 수지를 형성하였다. 이 후에 가열 처리를 수행하였다. 이 가열 처리는 온도를 250℃로 하고 질소를 포함한 분위기에서 1시간 동안 수행하였다.
다음에, 한 쌍의 전극의 일부에 접속되는 도전막을 형성하였다(도시되어 있지 않음). 여기서는 두께 100nm의 산화 실리콘을 포함한 ITO막을 스퍼터링법으로 형성하였다. 이 후, 질소 분위기에서 250℃로 1시간 동안의 가열 처리를 수행하였다.
상술한 공정으로 트랜지스터를 갖는 시료 1을 제작하였다.
또한, 시료 2로서, 시료 1의 트랜지스터에서 게이트 절연막(17)의 제 3 질화 실리콘막을 제 1 질화 실리콘막과 같은 조건으로 형성하고, 산화물 반도체막(18) 및 In 또는 Ga를 포함한 산화물막(19)을 기판 온도를 200℃로 하여 형성한 트랜지스터를 갖는 시료를 제작하였다.
또한, 시료 3으로서, 시료 1의 트랜지스터에서 In 또는 Ga를 포함한 산화물막(19)을 형성하지 않은 트랜지스터를 갖는 시료를 제작하였다. 또한, 한 쌍의 전극(21, 22)을 형성한 후, 85%의 인산을 100배로 희석한 인산 수용액으로 산화물 반도체막(18) 표면에 세정 처리를 수행하였다.
또한, 시료 4로서, 시료 3의 트랜지스터에서 산화물 절연막(23)을 형성하지 않은 트랜지스터를 갖는 시료를 제작하였다.
다음에, 시료 1 내지 시료 4에 포함된 트랜지스터의 초기 Vg-Id 특성을 측정하였다. 여기서는, 기판 온도를 25℃로 하고, 소스-드레인간 전위차(이하, 드레인 전압이라고 함)을 1V, 10V로 하고, 소스-게이트간 전위차(이하, 게이트 전압이라고 함)을 -20V 내지 +15V까지 변화시켰을 때 소스-드레인간에 흐르는 전류(이하, 드레인 전류라고 함)의 변화 특성, 즉 Vg-Id 특성을 측정하였다.
도 28의 (A) 내지 (D)는 각 시료에 포함된 트랜지스터의 Vg-Id 특성을 나타낸 것이다. 도 28에서 가로 축은 게이트 전압 Vg, 세로 축은 드레인 전류 Id를 나타낸다. 또한, 실선은 드레인 전압 Vd가 1V, 10V일 때의 Vg-Id 특성을 각각 나타내고, 파선은 드레인 전압 Vd를 10V로 하였을 때의 게이트 전압에 대한 전계 효과 이동도를 나타낸다. 또한, 상기 전계 효과 이동도는 각 시료의 포화 영역에서의 결과이다.
또한, 각 트랜지스터는 채널 길이(L)가 6μm, 채널 폭(W)이 50μm이다. 또한, 각 시료의 기판에 같은 구조의 트랜지스터를 20개 제작하였다.
도 28의 (D)를 보면 알 수 있듯이, 시료 4에 포함된 트랜지스터의 Vg-Id 특성에 있어서 온 전류가 흐르기 시작하는 게이트 전압(상승 게이트 전압이라고도 함(Vg))은 드레인 전압 Vd가 1V일 때와 10V일 때에서 다르다. 또한, 시료 4에 포함된 각 트랜지스터간의 Vg-Id 특성 편차도 크다. 한편, 도 28의 (A) 내지 (C)에 나타낸 바와 같이, 시료 1 내지 시료 3에 포함된 트랜지스터의 Vg-Id 특성에서는 온 전류의 상승 게이트 전압(Vg)은 드레인 전압 Vd가 1V일 때와 10V일 때에서 대략 동일하다. 또한, 시료 1 내지 시료 3에 포함된 각 트랜지스터간의 Vg-Id 특성의 편차는 작다. 상술한 것으로부터 다층막(20)과 산화물 절연막(24) 사이에 적어도 산화물 절연막(23)을 제공하면 트랜지스터의 초기 특성이 향상되는 것을 알 수 있다.
다음에, 시료 1 내지 시료 4의 BT 스트레스 시험 및 광 BT 스트레스 시험을 수행하였다. 여기서는, BT 스트레스 시험으로서, 기판 온도 80℃, 게이트 절연막에 인가하는 전계 강도를 0.66MV/cm, 인가 시간 2000초로 하여, 게이트 전극에 소정의 전압을 인가하는 BT 스트레스 시험을 수행하였다. 또한, BT 스트레스 시험은 이슬점 온도가 12℃인 대기 분위기에서 수행하였다.
또한, 상술한 BT 스트레스 시험과 같은 조건으로 3000lx의 백색 LED 광을 트랜지스터에 조사하면서 게이트 전극에 소정의 전압을 인가하는 광 BT 스트레스 시험을 수행하였다. 또한, 광 BT 스트레스 시험은 이슬점 온도가 -30℃인 건조 공기 분위기에서 수행하였다.
여기서, BT 스트레스 시험의 측정 방법에 대하여 설명한다. 먼저, 상술한 바와 같이 트랜지스터의 초기 Vg-Id 특성을 측정하였다.
다음에, 기판 온도를 80℃까지 상승시킨 후 트랜지스터의 소스 전극 및 드레인 전극의 전위를 0V로 하였다. 이어서, 게이트 절연막에 인가되는 전계 강도가 0.66MV/cm가 되도록 게이트 전극에 전압을 인가하여 2000초 동안 유지하였다.
또한, 마이너스 BT 스트레스 시험(Dark -GBT)에서는 게이트 전극에 -30V를 인가하였다. 또한, 플러스 BT 스트레스 시험(Dark +GBT)에서는 게이트 전극에 30V를 인가하였다. 또한, 광 마이너스 BT 스트레스 시험(Photo -GBT)에서는 3000lx의 백색 LED 광을 조사하면서 게이트 전극에 -30V를 인가하였다. 또한, 광 플러스 BT 스트레스 시험(Photo +GBT)에서는 3000lx의 백색 LED 광을 조사하면서 게이트 전극에 30V를 인가하였다.
다음에, 게이트 전극, 소스 전극, 및 드레인 전극에 전압을 인가하고 있는 상태로 기판 온도를 25℃까지 낮췄다. 기판 온도가 25℃가 된 후, 게이트 전극, 소스 전극, 및 드레인 전극에 대한 전압 인가를 종료시켰다.
도 29는 시료 1 내지 시료 4에 포함된 트랜지스터의 초기 특성에서의 문턱 전압과 BT 스트레스 시험 후의 문턱 전압의 차(즉, 문턱 전압의 변동량(ΔVth))를 나타낸 것이다. 도 29는 플러스 BT 스트레스 시험(Dark +GBT), 마이너스 BT 스트레스 시험(Dark -GBT), 광 플러스 BT 스트레스 시험(Photo +GBT), 광 마이너스 BT 스트레스 시험(Photo -GBT) 각각에 따른 문턱 전압 변동량 ΔVth를 나타낸 것이다.
또한, 본 명세서에서는 드레인 전압 Vd를 10V로 하여 문턱 전압을 산출한다. 또한, 본 명세서에서 문턱 전압(Vth)이란, 각 시료에 포함된 20개의 트랜지스터 각각의 Vth의 평균치다.
또한, 도 29로부터, 시료 1 및 시료 2에 포함된 트랜지스터의 문턱 전압 변동량의 절대값은 시료 3 및 시료 4에 포함된 트랜지스터의 문턱 전압 변동량(ΔVth)의 절대값에 비하여 감소되는 것을 알 수 있다. 특히, 시료 1의 플러스 BT 스트레스 시험(Dark +GBT)에 따른 문턱 전압 변동량(ΔVth)은 현저히 감소되었다. 산화물 반도체막(18)과 산화물 절연막(24) 사이에 적어도 In 또는 Ga를 포함한 산화물막(19)을 제공함으로써 트랜지스터의 신뢰성이 향상되는 것을 알 수 있다.
상술한 바와 같이, 산화물 반도체막(18)과 산화물 절연막(24) 사이에 In 또는 Ga를 포함한 산화물막(19) 및 산화물 절연막(23)을 제공함으로써 트랜지스터의 전기 특성을 향상시킬 수 있다. 구체적으로는 초기 특성을 향상시키면서 신뢰성을 향상시킬 수도 있다. 또한, In 또는 Ga를 포함한 산화물막(19) 및 산화물 절연막(23)을 제공함으로써 채널 영역인 산화물 반도체막(18)에 산화물 절연막(24)에 포함된 원소(예를 들어 실리콘, 질소 등)가 혼입되는 것을 억제할 수 있다. 또는, In 또는 Ga를 포함한 산화물막(19) 및 산화물 절연막(23)을 제공함으로써, 비교적 높은 전력을 사용한 플라즈마 CVD법으로 산화물 절연막(24)을 형성할 때 채널 영역인 산화물 반도체막(18)에 생기는 플라즈마 대미지를 저감시킬 수 있다.
(실시예 2)
본 실시예에서는 실시예 1의 시료 1에 포함된 트랜지스터의 BT 스트레스 시험에서의 온도 의존성에 대하여 설명한다.
실시예 1에 기재된 BT 스트레스 시험의 온도를 60℃ 또는 80℃로 하고 스트레스를 가하는 시간을 3600초로 하여 실시예 1의 시료 1에 대하여 BT 스트레스 시험을 수행하였다.
구체적으로는 먼저, 실시예 1과 마찬가지로 트랜지스터의 초기 Vg-Id 특성을 측정한 후에 기판 온도를 60℃ 또는 80℃까지 상승시키고, 트랜지스터의 소스 전극 및 드레인 전극의 전위를 0V로 하였다. 이어서, 게이트 절연막에 인가되는 전계 강도가 0.66MV/cm가 되도록 게이트 전극에 전압을 인가하여 3600초 동안 유지하였다. 또한, 마이너스 BT 스트레스 시험(Dark -GBT)에서는 게이트 전극에 -30V를 인가하였다. 또한, 플러스 BT 스트레스 시험(Dark +GBT)에서는 게이트 전극에 30V를 인가하였다.
다음에, 게이트 전극, 소스 전극, 및 드레인 전극에 전압을 인가하고 있는 상태로 기판 온도를 25℃까지 낮췄다. 기판 온도가 25℃가 된 후, 게이트 전극, 소스 전극, 및 드레인 전극에 대한 전압 인가를 종료시켰다.
도 30의 (A) 내지 (D)는 시료 1에 포함된 트랜지스터의, 각 온도에서의 BT 스트레스 시험 후의 Vg-Id 특성을 나타낸 것이다. 도 30의 (A)는 기판 온도를 60℃로 하여 수행한 플러스 BT 스트레스 시험의 결과이고, 도 30의 (B)는 기판 온도를 60℃로 하여 수행한 마이너스 BT 스트레스 시험의 결과이고, 도 30의 (C)는 기판 온도를 80℃로 하여 수행한 플러스 BT 스트레스 시험의 결과이고, 도 30의 (D)는 기판 온도를 80℃로 하여 수행한 마이너스 BT 스트레스 시험의 결과이다. 도 30의 (A) 내지 (D)에서 도면 내의 굵은 선은 BT 스트레스 시험 전의 Vg-Id 특성(초기 특성)을 나타내고 가는 선은 BT 스트레스 시험 후의 Vg-Id 특성을 나타낸다. 또한, 굵은 파선은 BT 스트레스 시험 전의 전계 효과 이동도를 나타내고, 가는 파선은 BT 스트레스 시험 후의 전계 효과 이동도를 나타낸다. 또한, 초기 Vg-Id 특성 및 각 온도에서의 BT 스트레스 시험 후의 Vg-Id 특성은 드레인 전압을 10V로 한 측정으로 얻어진 것이다.
또한, 도 31은 시료 1에 포함된 트랜지스터의 초기 특성에서의 문턱 전압과 BT 스트레스 시험 후의 문턱 전압의 차(즉, 문턱 전압의 변동량(ΔVth))를 나타낸 것이다.
도 31로부터 60℃와 80℃ 각 온도에서 적어도 플러스 BT 스트레스 시험 후의 문턱 전압의 변동량이 1.0V 이하인 것을 확인할 수 있다.
(실시예 3)
본 실시예에서는 본 발명의 일 형태인 트랜지스터의 시간에 따른 문턱 전압의 변화에 대하여 설명한다. 여기서는 본 발명의 일 형태인 트랜지스터에 BT 스트레스 시험을 수행하여 스트레스 시간에 대한 문턱 전압의 변동량(ΔVth)을 평가한 결과에 대하여 설명한다.
BT 스트레스 시험을 수행한 시료에 대하여 설명한다. BT 스트레스 시험을 수행한 시료는, 실시예 1에서 설명한 시료 1에서 다층막(20)의 In 또는 Ga를 포함한 산화물막(19)으로 가공되는 In-Ga-Zn 산화물막을 기판 온도 100℃로 형성한 시료이다. 이 시료를 시료 5로 한다.
또한, 실시예 1의 시료 3과 마찬가지로 제작한 시료 6을 시료 5의 비교예로서 사용하였다.
본 실시예에서는 실시예 1에 기재된 BT 스트레스 시험과 같은 방법으로 기판 온도를 60℃ 또는 125℃로 하고 가열 유지 시간을 3600초로 하였다. 시료 5는 가열 유지 시간 중 100초, 500초, 1500초, 2000초, 및 3600초 경과 시의 문턱 전압의 변동량을 평가하였다. 시료 6은 가열 유지 시간 중 100초, 600초, 및 3600초 경과 시의 문턱 전압의 변동량을 평가하였다.
도 32는 시료 5 및 시료 6의, 각 시간 경과 후의 문턱 전압의 변동량을 나타낸 것이다. 도 32에서 동그라미는 시료 5의 측정 결과이고 삼각형은 시료 6의 측정 결과이다. 또한, 도 32의 (A)는 기판 온도 60℃의 경우의 문턱 전압의 변동량을 나타낸 것이고 도 32의 (B)는 기판 온도 125℃의 경우의 문턱 전압의 변동량을 나타낸 것이다.
또한, 도 32의 (A) 및 (B)는 문턱 전압의 변동량의 변화에 기초하여 10000초까지의 근사선을 외삽한 도면이다. 도 32의 (A)에서 시료 5의 근사선의 식은 y=0.0138x0.424이고, 결정 계수 R2값은 0.990이었다. 시료 6의 근사선의 식은 y=0.0492x0.427이고, 결정 계수 R2값은 0.992이었다. 도 32의 (B)에서 시료 5의 근사선의 식은 y=0.0206x0.506이고, 결정 계수 R2값은 0.999이었다. 시료 6의 근사선의 식은 y=0.1304x0.428이고, 결정 계수 R2값은 0.997이었다.
도 32로부터 기판 온도 60℃와 기판 온도 125℃의 어느 쪽 경우에도, 시료 5와 같이 다층막(20)을 갖는 트랜지스터의 각 시간 경과 후의 문턱 전압의 변동량은 시료 6의 그것보다 작은 것을 확인할 수 있다.
기판 온도 60℃의 경우, 시료 6은 1000초 정도에서 문턱 전압의 변동량이 1V에 달한 한편, 시료 5는 10000초 후에도 문턱 전압의 변동량이 1V 이하를 유지한 것을 확인하였다.
또한, 기판 온도 125℃의 경우, 시료 6에 비하여 시료 5는 문턱 전압의 변동량이 1V에 달하는 데 걸리는 시간이 20배 이상(30배 이하 정도)으로 연장되는 것을 확인하였다.
따라서, 본 발명의 일 형태인 트랜지스터와 같이 산화물 반도체막과 In 또는 Ga를 포함한 산화물막을 포함하는 다층막을 사용함으로써 신뢰성이 향상된 트랜지스터를 제작할 수 있다.
(실시예 4)
본 실시예에서는 상술한 실시예의 산화물 절연막(23) 및 산화물 절연막(24)의 형성 조건과, 산화물 절연막(23)에 포함되는 물 분자의 탈리량과, 산화물 절연막(24)에 포함되는 산소 분자의 탈리량과, 산화물 절연막(23) 또는 산화물 절연막(24)을 형성할 때 산화물 반도체막에 생기는 결함의 양과의 관계에 대하여 설명한다.
우선, 플라즈마 CVD법에 의하여 실리콘 웨이퍼 위에 산화물 절연막(23) 또는 산화물 절연막(24)으로서 두께 400nm의 산화 질화 실리콘막을 각 형성 조건으로 형성한 시료를 제작하고 이 시료를 TDS 측정하여 평가하였다.
먼저, 평가한 시료의 구조에 대하여 설명한다. 시료 7은, 원료 가스인 실레인의 유량을 30sccm, 일산화이질소의 유량을 4000sccm, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고 평행 평판 전극에 공급하는 고주파 전력을 150W로 하는 조건으로 산화 질화 실리콘막을 형성한 시료이다. 또한, 시료 7은 실시예 1의 시료 1에 사용한 산화물 절연막(23)의 형성 조건으로 형성한 산화 질화 실리콘막이다.
다음에, 시료 8은 시료 7의 조건에서 처리실의 압력을 120Pa로 변경하여 상술한 실시예의 산화물 절연막(23)에 상당하는 산화 질화 실리콘막을 형성한 시료이다.
시료 9는 시료 7의 조건에서 처리실의 압력을 40Pa로 변경하여 상술한 실시예의 산화물 절연막(23)에 상당하는 산화 질화 실리콘막을 형성한 시료이다.
시료 7 내지 9의 TDS 측정 결과를 도 33의 (A) 내지 (C)에 나타내었다. 도 33의 (A)는 시료 7의 물 분자의 탈리량을 나타내는 측정 결과이고, 도 33의 (B)는 시료 8의 물 분자의 탈리량을 나타내는 측정 결과이고, 도 33의 (C)는 시료 9의 물 분자의 탈리량을 나타내는 측정 결과이다. 도 33의 (A) 내지 (C)로부터 시료 9는 기판 온도가 120℃ 부근일 때의 피크가 시료 7 및 시료 8의 피크보다 큰 것을 알 수 있다. 즉, 시료 7 및 시료 8은 시료 9와 비교하여 기판 온도가 300℃ 이하일 때의 물 분자 탈리량이 적은 것을 알 수 있다.
또한, 가열에 의하여 탈리되는 물 분자의 총량은 TDS 분석의 결과를 나타내는 곡선의 적분값에 상당한다. 시료 7에서, 55℃에서 600℃까지의 가열에 의한 방출량은 5.6×1016molecules/cm2이었다. 시료 8에서, 50℃에서 600℃까지의 가열에 의한 방출량은 5.4×1016molecules/cm2이었다. 시료 9에서, 50℃에서 580℃까지의 가열에 의한 방출량은 6.5×1016molecules/cm2이었다. 또한, 시료 7의 탈리되는 물 분자의 양을 단위 체적당으로 환산한 값은 1.4×1021molecules/cm3이고, 시료 8의 탈리되는 물 분자의 양을 단위 체적당으로 환산한 값은 1.3×1021molecules/cm3이고, 시료 9의 탈리되는 물 분자의 양을 단위 체적당으로 환산한 값은 1.6×1021molecules/cm3이었다.
산화물 절연막(23)인 산화 질화 실리콘막은 형성할 때의 압력을 높게 함으로써, 기판 온도가 300℃ 이하인 경우의 물 분자의 탈리량을 저감시킬 수 있는 것을 알 수 있다.
다음에, 상술한 실시예에서 설명한 트랜지스터의 산화물 절연막(24)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화 질화 실리콘막에 대하여 설명한다.
화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 것을 평가하기 위하여, TDS 측정을 수행하여 산소의 탈가스량을 측정하였다.
우선, 측정한 시료의 구조에 대하여 설명한다. 참고 시료 1로서 실리콘 웨이퍼 위에 두께 400nm의 산화 질화 실리콘막을, 유량 160sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa로 하고, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극에 공급하는 조건으로 플라즈마 CVD법에 의하여 형성하였다.
참고 시료 2는 참고 시료 1의 조건에서 실레인의 유량을 200sccm으로 변경한 조건으로 실리콘 웨이퍼 위에 두께 400nm의 산화 질화 실리콘막을 형성한 참고 시료이다. 그 외의 조건은 참고 시료 1과 같다.
도 34의 (A) 및 (B)는 참고 시료 1 및 참고 시료 2의 TDS 측정 결과를 도시한 것이다. 도 34의 (A) 및 (B)를 보면 알 수 있듯이 참고 시료 1과 참고 시료 2는 모두 산소 분자의 질량수에 상당하는 M/z=32에서 피크가 관찰되었다. 따라서, 참고 시료 1 및 참고 시료 2의 산화 질화 실리콘막은 가열에 의하여 막 내에 포함된 산소 분자의 일부가 탈리된다고 할 수 있다.
또한, 가열에 의하여 탈리되는 산소 분자의 총량은 TDS 분석의 결과를 나타내는 곡선의 적분값에 상당한다. 참고 시료 1에서, 60℃에서 575℃까지의 가열에 의한 방출량은 3.2×1014molecules/cm2이었다. 참고 시료 2에서, 60℃에서 600℃까지의 가열에 의한 방출량은 1.9×1014molecules/cm2이었다. 또한, 참고 시료 1의 탈리되는 산소의 양을 산소 원자로 환산한 값(단위 체적당)은 1.6×1019atoms/cm3이고, 참고 시료 2의 탈리되는 산소의 양을 산소 원자로 환산한 값(단위 체적당)은 9.5×1018atoms/cm3이었다.
상술한 것으로부터, 일산화이질소에 대한 실레인의 유량을 증가시키면 형성되는 산화 질화 실리콘막 내의 결함을 저감시킬 수 있는 한편 산소 분자의 탈리량이 저감되고, 일산화이질소에 대한 실레인의 유량을 저감시키면 산소 분자의 탈리량이 증가되는 것을 알았다.
다음에, 시료 7 내지 9에 사용한 산화물 절연막(23), 또는 참고 시료 1 및 참고 시료 2에 사용한 산화물 절연막(24)을 산화물 반도체막 위에 형성할 때 산화물 반도체막에 생기는 결함에 대하여 설명한다. 본 실시예에서는 산화물 반도체막의 결함량에 대하여 ESR(전자 스핀 공명) 측정의 결과를 사용하여 설명한다.
먼저, 평가한 시료의 구조에 대하여 설명한다.
시료 10 내지 12, 참고 시료 3 및 4는 석영 기판 위에 형성된 두께 100nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 400nm의 산화물 절연막을 갖는다.
산화물 반도체막은 In:Ga:Zn=1:1:1(원자수비)의 스퍼터링 타깃을 사용하여, 유량 50sccm의 아르곤 및 유량 50sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성하였다. 또한, 산화물 반도체막을 형성할 때의 기판 온도는 170℃로 하였다.
시료 7의 산화 질화 실리콘막과 같은 조건으로 산화물 반도체막 위의 산화물 절연막을 형성한 시료를 시료 10으로 한다.
시료 8의 산화 질화 실리콘막과 같은 조건으로 산화물 반도체막 위의 산화물 절연막을 형성한 시료를 시료 11로 한다.
시료 9의 산화 질화 실리콘막과 같은 조건으로 산화물 반도체막 위의 산화물 절연막을 형성한 시료를 시료 12로 한다.
참고 시료 1의 산화 질화 실리콘막과 같은 조건으로 산화물 반도체막 위의 산화물 절연막을 형성한 시료를 참고 시료 3으로 한다.
참고 시료 2의 산화 질화 실리콘막과 같은 조건으로 산화물 반도체막 위의 산화물 절연막을 형성한 시료를 참고 시료 4로 한다.
즉, 시료 10 내지 시료 12에, 산화물 절연막(23)에 상당하는 산화 질화 실리콘막을 형성하였다. 또한, 참고 시료 3 및 참고 시료 4에, 산화물 절연막(24)에 상당하는 산화 질화 실리콘막을 형성하였다.
다음에, 시료 10 내지 12, 참고 시료 3 및 4의 ESR 측정을 수행하였다. ESR 측정은 소정의 온도로, 마이크로파 흡수가 일어나는 자기장의 값(H0)으로부터 식 g=hν/βH0을 사용하여 g값이라는 파라미터를 얻는다. 또한, ν는 마이크로파의 주파수이다. h는 플랑크 상수이고 β는 보어 자자(Bohr magneton)이며 둘 다 상수이다.
여기서는 측정 온도를 실온(25℃)으로 하고, 9.06GHz의 고주파 전력(마이크로파 파워)을 20mW로 하고, 자기장의 방향을 제작한 시료의 막 표면에 평행하게 하는 조건으로 ESR 측정을 수행하였다.
도 35는 g(g값)=1.93에서 나타나는 신호의 스핀 수를 나타낸 것이다.
도면을 보면 알 수 있듯이 시료 10 및 시료 11의 스핀 수는 시료 12보다 적다. 즉, 산화물 절연막(23)의 형성 조건에서 압력을 100Pa 이상 250Pa 이하로 함으로써 산화물 반도체막에 대한 대미지가 완화되는 것을 알 수 있다.
도 34에 도시된 참고 시료 2와 같이, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막(24)의 형성 조건에서 일산화이질소에 대한 실레인의 유량을 증가시키면 산화물 절연막(24)에 포함되는 결함을 저감시킬 수 있지만, 이로 인하여 산소 분자의 탈리량이 저감된다. 하지만, 시료 10 및 11과 같이 산화물 절연막(23)의 형성 조건에서 압력을 100Pa 이상 250Pa 이하로 함으로써 산화물 반도체막에 대한 대미지가 완화되기 때문에, 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막(24)으로부터의 과잉 산소 이동량이 적더라도 산화물 반도체막의 결함이 충분히 저감된다.
본 실시예의 TDS 및 ESR 측정 결과로부터, 트랜지스터 위에 형성되는 산화물 절연막(23)의 형성 조건에서 압력을 100Pa 이상 250Pa 이하로 함으로써 산화물 절연막(23)으로부터의 물 분자 탈리량을 저감시킬 수 있음과 함께 산화물 반도체막에 대한 대미지를 저감시킬 수 있어 산소 결손의 양을 저감시킬 수 있다. 이 결과 산화물 절연막(23)으로부터 산화물 반도체막으로 물이 이동되는 것을 저감시킬 수 있다. 또한, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막으로부터의 산소 분자의 탈리량이 적더라도 산화물 반도체막의 산소 결손을 충분히 저감시킬 수 있다. 따라서, 산화물 절연막(23)의 형성 조건에서 압력을 100Pa 이상 250Pa 이하로 함으로써 트랜지스터의 전기 특성을 향상시킬 수 있다.
(실시예 5)
본 실시예에서는 실시예 4의 참고 시료 1 및 2에 사용한 산화물 절연막(24)의 결함 밀도에 대하여 설명한다. 본 실시예에서는 산화물 절연막(24)의 결함량에 대하여 ESR(전자 스핀 공명) 측정의 결과를 사용하여 설명한다.
먼저, 평가한 시료의 구조에 대하여 설명한다.
참고 시료 5 및 6은 석영 기판 위에 형성된 두께 100nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 400nm의 산화물 절연막을 갖는다.
참고 시료 3 및 4와 마찬가지로, 산화물 반도체막은 In:Ga:Zn=1:1:1(원자수비)의 스퍼터링 타깃을 사용하여, 유량 50sccm의 아르곤 및 유량 50sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성하였다. 또한, 산화물 반도체막을 형성할 때의 기판 온도는 170℃로 하였다.
다음에, 질소 분위기에서 450℃로 1시간의 가열 처리를 수행한 후에 질소 및 산소 분위기에서 450℃로 1시간의 가열 처리를 수행하였다.
다음에, 산화물 반도체막 위에 산화물 절연막을 형성하였다. 이 산화물 절연막을 참고 시료 1의 산화 질화 실리콘막과 같은 조건으로 형성한 시료를 참고 시료 5로 한다.
참고 시료 2의 산화 질화 실리콘막과 같은 조건으로 산화물 반도체막 위의 산화물 절연막을 형성한 시료를 참고 시료 6으로 한다.
다음에, 참고 시료 5 및 6의 ESR 측정을 수행하였다. 여기서는 측정 온도를 -170℃로 하고, 9.1GHz의 고주파 전력(마이크로파 파워)을 1mW로 하고, 자기장의 방향을 제작한 시료의 막 표면에 평행하게 하는 조건으로 ESR 측정을 수행하였다.
도 36은 실리콘의 댕글링 본드에서 유래하는 g(g값)=2.001에서 나타나는 신호의 스핀 수를 나타낸 것이다.
참고 시료의 6의 스핀 수는 참고 시료 5의 그것보다 적은 것을 알 수 있다. 즉, 산화물 절연막(24)의 형성 조건에서 실레인의 유량을 200sccm, 일산화이질소의 유량을 4000sccm으로 함으로써 결함이 적은 산화 질화 실리콘막, 대표적으로는 ESR 측정에서 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화 질화 실리콘막을 형성할 수 있다.
(실시예 6)
본 실시예에서는 본 발명의 일 형태인 트랜지스터에 포함되는 다층막의 국재 준위에 대하여 설명한다. 여기서는 다층막을 CPM 측정으로 평가한 결과에 대하여 설명한다.
우선, CPM 측정한 시료에 대하여 설명한다.
유리 기판 위에 두께 30nm의 In 또는 Ga를 포함한 제 1 산화물막을 형성하고, In 또는 Ga를 포함한 제 1 산화물막 위에 두께 100nm의 산화물 반도체막을 형성하고, 산화물 반도체막 위에 두께 30nm의 In 또는 Ga를 포함한 제 2 산화물막을 형성하여 다층막을 형성하였다.
본 실시예에서 In 또는 Ga를 포함한 제 1 산화물막, 및 In 또는 Ga를 포함한 제 2 산화물막은 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비]) 타깃을 사용하여 스퍼터링법으로 형성한 산화물막이다. 또한, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가하여 형성하였다.
또한, 산화물 반도체막은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비]) 타깃을 사용하여 스퍼터링법으로 형성한 산화물 반도체막이다. 또한, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가하여 형성하였다.
상술한 바와 같이 하여 제작한 시료를 시료 13으로 한다.
다음에, 시료 13의 CPM 측정을 수행하였다. 구체적으로는 다층막에 접하여 제공된 제 1 전극과 제 2 전극 사이에 전압을 인가한 상태에서 광 전류값이 일정하게 되도록 단자 사이의 시료 13의 표면에 조사하는 광량을 조정하고, 원하는 파장의 범위에서 조사 광량으로부터 흡수 계수를 도출하였다.
도 37은 분광 광도계로 측정한 흡수 계수(굵은 점선)와, CPM 측정으로 도출한 흡수 계수(굵은 실선)를 다층막에 포함된 각 층의 에너지 갭 이상의 에너지 범위에서 피팅한 결과를 나타낸 것이다. 또한, CPM 측정으로 얻어진 흡수 계수의 곡선에서 우바흐 테일(가는 점선)의 기울기인 우바흐 에너지는 78.7meV이었다. 도 37의 (A)의 파선 동그라미로 둘러싸인 에너지 범위에서 CPM 측정으로 도출한 흡수 계수로부터 우바흐 테일(가는 점선)의 흡수 계수분을 뺌으로써 상기 에너지 범위에서의 흡수 계수의 적분값을 도출하였다(도 37의 (B) 참조). 이 결과 본 시료의 흡수 계수는 2.02×10-4cm-1인 것을 알았다.
상술한 것으로부터 시료 13의 다층막의 국재 준위는 불순물이나 결함에 기인한 준위인 것으로 고찰할 수 있다. 따라서, 다층막은 불순물이나 결함에 기인하는 준위 밀도가 매우 낮은 것을 알았다. 즉, 다층막을 사용한 트랜지스터는 안정된 전기 특성을 가짐을 알 수 있다.
(실시예 7)
본 실시예에서는 본 발명의 일 형태인 트랜지스터에 포함되는 다층막의 실리콘 농도에 대하여 설명한다. 여기서는 다층막을 SIMS 측정으로 평가한 결과에 대하여 설명한다.
우선, SIMS 측정한 시료에 대하여 설명한다.
실리콘 웨이퍼 Si 위에 두께 10nm의 In 또는 Ga를 포함한 산화물막(81)을 형성하고, In 또는 Ga를 포함한 산화물막(81) 위에 두께 10nm의 산화물 반도체막(82)을 형성하고, 산화물 반도체막(82) 위에 두께 10nm의 In 또는 Ga를 포함한 산화물막(83)을 형성하여 다층막을 형성하였다.
본 실시예에서 In 또는 Ga를 포함한 산화물막(81)은 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비]) 타깃을 사용하여 스퍼터링법으로 형성한 산화물막이다. 또한, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가하여 형성하였다.
또한, 산화물 반도체막(82)은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비]) 타깃을 사용하여 스퍼터링법으로 형성한 산화물 반도체막이다. 또한, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5kW 인가하여 형성하였다.
또한, In 또는 Ga를 포함한 산화물막(83)은 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비]) 타깃을 사용하여 스퍼터링법으로 형성한 산화물막이다. 또한, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가하여 형성하였다.
다층막을 형성한 후에 가열 처리를 수행하지 않은 시료와 450℃로 2시간의 가열 처리를 수행한 시료를 준비하였다. 가열 처리를 수행하지 않은 시료를 시료 14로 하고 가열 처리를 수행한 시료를 시료 15로 하였다.
시료 14 및 15에 비행 시간 이차 이온 질량 분석(ToF-SIMS: time-of-flight secondary ion mass spectrometry)을 수행하여 깊이 방향의 Si 농도[atoms/cm3]를 측정하였다. 도 38의 (A)는 시료 14에서의 다층막의 깊이 방향의 SiO3의 이차 이온 강도로부터 환산한 Si 농도[atoms/cm3]를 나타낸 것이고, 도 38의 (B)는 시료 15에서의 다층막의 깊이 방향의 SiO3의 이차 이온 강도로부터 환산한 Si 농도[atoms/cm3]를 나타낸 것이다.
도 38의 (A) 및 (B)로부터, 실리콘 웨이퍼와 In 또는 Ga를 포함한 산화물막(81)의 계면과, In 또는 Ga를 포함한 산화물막(83)의 상면에서 Si 농도가 높은 것을 알 수 있다. 또한, 산화물 반도체막(82)의 Si 농도가 ToF-SIMS의 검출 하한인 1×1018atoms/cm3 정도인 것을 알 수 있다. 이것은, In 또는 Ga를 포함한 산화물막(81) 및 In 또는 Ga를 포함한 산화물막(83)이 제공됨으로써 실리콘 웨이퍼나 표면의 오염 등에서 유래하는 실리콘이 산화물 반도체막(82)까지 영향을 미치지 않게 되기 때문으로 고찰할 수 있다.
또한, 도 38의 (A) 및 (B)에 나타낸 결과로부터, 실리콘의 확산은 가열 처리로는 일어나기 어렵고, 주로 막 형성 시의 혼합에 기인하는 것을 알 수 있다.
상술한 바와 같이, 본 실시예에 기재된 것과 같은 다층막을 사용함으로써 안정된 전기 특성을 갖는 트랜지스터를 제작할 수 있다.
(참고예)
여기서는 산화물 반도체를 사용한 트랜지스터의 소스와 드레인 사이의 에너지 장벽에 대하여 설명한다.
채널 영역이 되는 산화물 반도체막으로서 진성 또는 실질적으로 진성인 산화물 반도체막을 사용한 경우, 이 산화물 반도체막을 갖는 트랜지스터에서 산화물 반도체막의 에너지 갭의 절반 정도의 장벽이 소스 전극 및 드레인 전극인 한 쌍의 전극과 산화물 반도체막 사이에 형성되는 것으로 생각된다. 그러나, 실제적으로는 산화물 반도체막을 사용한 트랜지스터는 Vg-Id 특성에서 게이트 전압 0V 부근에서 드레인 전류가 흐르기 시작하기 때문에, 이와 같은 생각에는 문제가 있는 것으로 시사된다.
그래서, 도 39의 (A)에 도시된 바와 같이 게이트 절연막(GI)과, 게이트 절연막(GI) 위의 산화물 반도체막(OS)과, 산화물 반도체막(OS) 위에 제공된 소스 전극(S) 및 드레인 전극(D)을 갖는 구조의 트랜지스터를 가정하여, 이 트랜지스터의 채널 길이(L)를 변경한 경우의 일점 쇄선 H1-H2에서의 띠구조를 계산으로 도출하였다. 또한, 도 39의 (A)에서 소스 전극(S) 및 드레인 전극(D)에 접하는 산화물 반도체막(OS)의 영역에는 n형화된 저저항 영역(n)이 제공되어 있다. 즉, 상기 산화물 반도체막(OS)에는 저저항 영역(n)과, 진성 또는 실질적으로 진성인 영역(i)이 포함된다. 또한, 이 계산에서 산화물 반도체막(OS)은 두께 35nm, 게이트 절연막(GI)은 두께 400nm인 것으로 하였다.
푸아송 방정식을 풂으로써 만곡된 띠의 폭을 어림잡으면 만곡된 띠의 폭은 디바이 차폐 길이 λD로 특징지어지는 길이인 것을 알았다. 또한, 이하의 식 중 kB는 볼츠만 상수이다.
[수학식 2]
Figure 112021134257830-pat00002
위의 식에서 산화물 반도체막(OS)의 진성 캐리어 밀도 ni를 6.6×10-9cm-3으로 하고, 산화물 반도체막(OS)의 비유전율 ε을 15로 하고, 온도를 300K로 한 경우 디바이 차폐 길이 λD는 5.7×1010μm으로 매우 큰 값인 것을 알았다. 따라서, 채널 길이가 디바이 차폐 길이 λD의 2배인 1.14×1011μm보다 큰 경우, 저저항 영역 n과 진성 또는 실질적으로 진성인 영역(i) 사이의 에너지 장벽은 산화물 반도체막(OS)의 에너지 갭의 절반이 되는 것을 알 수 있다.
도 40은 채널 길이가 0.03μm, 0.3μm, 1μm, 10μm, 100μm, 및 1×1012μm인 경우의 띠구조의 계산 결과를 각각 나타낸 것이다. 다만, 소스 전극 및 드레인 전극의 전위는 GND(0V)로 고정한다. 또한, 도 40에서 n은 저저항 영역을 나타내고, i는 저저항 영역들에 끼워진 진성 또는 실질적으로 진성인 영역을 나타내고, 일점 쇄선은 산화물 반도체막의 페르미 에너지를 나타내고, 파선은 산화물 반도체막의 중간 갭(mid gap)을 나타낸다.
도 40으로부터 채널 길이가 1×1012μm으로 충분히 큰 경우, 저저항 영역과 진성 또는 실질적으로 진성인 영역 사이의 전자 에너지 차가 산화물 반도체막의 에너지 갭의 절반인 것을 알 수 있다. 그러나, 채널 길이를 줄일수록 저저항 영역과 진성 또는 실질적으로 진성인 영역 사이의 전자 에너지 차는 서서히 작아져, 채널 길이 1μm 이하의 경우에는 에너지 장벽이 거의 없는 것을 알았다. 또한, 저저항 영역의 전자 에너지는 소스 전극 및 드레인 전극인 한 쌍의 전극에 의하여 고정된다.
상술한 바와 같이, 채널 길이가 작을 때 저저항 영역과 진성 또는 실질적으로 진성인 영역 사이의 에너지 장벽은 충분히 작게 된다.
여기서, 채널 길이가 작을 때 저저항 영역과 진성 또는 실질적으로 진성인 영역 사이의 에너지 장벽이 충분히 작게 되는 이유에 대하여 고찰하기로 한다.
도 41을 사용하여, 산화물 반도체막의 모식도와 산화물 반도체막의 띠구조에 대하여 설명한다. 도 41의 (A)에 진성 또는 실질적으로 진성인 영역(601)과, 저저항 영역(602, 603)을 갖는 산화물 반도체막(600)의 전도대 하단 Ec_0을 나타내었다. 또한, 산화물 반도체막(600)의 채널 길이는 L_0으로 한다. 도 41의 (A)에서 L_0>2λD이다.
도 41의 (B)는 도 41의 (A)보다 채널 길이가 작은 산화물 반도체막과 그 띠구조를 나타낸 것이다. 도 41의 (B)에 진성 또는 실질적으로 진성인 영역(611)과, 저저항 영역(612, 613)을 갖는 산화물 반도체막(610)의 전도대 하단 Ec_1을 나타내었다. 또한, 산화물 반도체막(610)의 채널 길이는 L_1로 한다. 도 41의 (B)에서 L_1<L_0이며 L_1<2λD이다.
도 41의 (C)는 도 41의 (A) 및 (B)에 도시된 산화물 반도체막보다 채널 길이가 작은 산화물 반도체막과 그 띠구조를 나타낸 것이다. 도 41의 (C)에 진성 또는 실질적으로 진성인 영역(621)과, 저저항 영역(622, 623)을 갖는 산화물 반도체막(620)의 전도대 하단 Ec_2를 나타내었다. 또한, 산화물 반도체막(620)의 채널 길이는 L_2로 한다. 또한, L_2<L_1이며 L_2<<2λD이다.
도 41의 (A)에서 페르미 준위 Ef와 전도대 하단 Ec_0 사이의 에너지 차를 에너지 장벽 ΔH_0으로 나타내고, 도 41의 (B)에서 페르미 준위 Ef와 전도대 하단 Ec_1 사이의 에너지 차를 에너지 장벽 ΔH_1로 나타내고, 도 41의 (C)에서 페르미 준위 Ef와 전도대 하단 Ec_2 사이의 에너지 차를 에너지 장벽 ΔH_2로 나타낸다.
산화물 반도체막에서 한 쌍의 전극에 접하는 영역은 저저항 영역으로서 기능한다. 그러므로, 진성 또는 실질적으로 진성인 영역과 저저항 영역의 접합부들이 가까워질수록 전도대 하단의 에너지가 저하되어 만곡된다. 도 41의 (A)에 도시된 바와 같이 채널 길이 L_0이 충분히 큰 경우, 에너지 장벽 ΔH_0은 Eg(띠간격)/2에 상당한다.
한편, 도 41의 (B) 및 (C)에 도시된 바와 같이 채널 길이가 작으면 전도대 하단 Ec_1, Ec_2의 만곡된 부분들이 겹치기 때문에 에너지 장벽 ΔH_1, ΔH_2는 Eg/2보다 낮게 되는 것으로 생각된다. 이와 같이 채널 길이가 작음으로써 진성 또는 실질적으로 진성인 영역에서 전도대 하단이 저하되는 것을 본 명세서에서는 CBL 효과(Conduction Band Lowering Effect)라고 부른다.
다음에, 도 39의 (A)에 도시된 구조에 추가적으로 게이트 절연막(GI) 아래에 게이트 전극(GE)을 제공한 보텀 게이트 구조의 트랜지스터를 가정하여, 이 트랜지스터의 채널 길이(L)를 변경한 경우의 일점 쇄선 H1-H2에서의 띠구조를 계산으로 도출하였다. 도 39의 (B)는 이 계산에 사용한 트랜지스터의 구조를 도시한 것이다. 또한, 이 계산에서 산화물 반도체막(OS)은 두께 35nm, 게이트 절연막(GI)은 두께 400nm인 것으로 하였다.
도 42는 상술한 구조를 갖는 트랜지스터의 채널 길이가 1μm, 10μm, 50μm, 100μm, 1×105μm, 및 1×1012μm인 경우의 띠구조의 계산 결과를 각각 나타낸 것이다. 다만, 소스 전극 및 드레인 전극의 전위는 GND(0V)로 고정한다. 또한, 도 42에서 n은 저저항 영역을 나타내고, i는 산화물 반도체막에서 저저항 영역들에 끼워진 진성 또는 실질적으로 진성인 영역을 나타내고, 일점 쇄선은 산화물 반도체막의 페르미 에너지를 나타내고, 파선은 산화물 반도체막의 중간 갭을 나타낸다.
도 42에 나타낸 띠구조는 도 39의 (A)에 도시된 구조에 대하여 수행한 것과 같은 계산으로 얻어진 결과이다. 그러나, 도 39의 (B)의 구조와 같이 게이트 전극을 제공한 경우, 채널 길이(L)가 1μm보다 큰 경우에도 저저항 영역과 진성 또는 실질적으로 진성인 영역 사이의 에너지 장벽은 채널 길이(L)에 의존하지 않고 거의 일정한 값이 되는 것을 알았다.
도 43은 도 39의 (A) 및 (B)의 각 구조에서의 채널 길이(L 길이)에 대한 에너지 장벽의 높이를 나타낸 것이다.
도 43으로부터 게이트 전극을 제공하지 않은 도 39의 (A)의 구조에서는 채널 길이가 커질수록 에너지 장벽의 높이는 단조롭게 증가되고, 채널 길이가 1×1012μm인 경우에는 산화물 반도체막의 에너지 갭의 절반(1.6eV)이 되는 것을 알 수 있다. 한편, 게이트 전극을 제공한 도 39의 (B)의 구조에서는 채널 길이가 1μm보다 큰 경우에도 에너지 장벽이 높이는 채널 길이에 의존하지 않는 것을 알 수 있다.
상술한 것으로부터 진성 또는 실질적으로 진성인 산화물 반도체막을 사용한 트랜지스터는 CBL 효과에 의하여 에너지 장벽이 산화물 반도체막의 에너지 갭의 절반 값보다 낮게 되기 때문에 Vg-Id 특성에서 게이트 전압 0V 부근에서 드레인 전류가 흐르기 시작하는 것으로 고찰된다. 또한, 어느 정도의 채널 길이(1μm)보다 큰 채널 길이를 갖는 트랜지스터의 에너지 장벽은 채널 길이에 의존하지 않고 일정한 값이 되기 때문에, 진성 또는 실질적으로 진성인 산화물 반도체막을 사용한 트랜지스터는 Vg-Id 특성에서 게이트 전압 0V 부근에서 드레인 전류가 흐르기 시작하는 것으로 고찰된다.
본 발명의 일 형태에 따른 트랜지스터에 포함되는 다층막은 진성 또는 실질적으로 진성인 산화물 반도체막을 갖기 때문에 상기 다층막을 갖는 트랜지스터는 Vg-Id 특성에서 게이트 전압 0V 부근에서 드레인 전류가 흐르기 시작하는 것으로 고찰된다.
(실시예 8)
본 실시예에서는 유기 EL 소자와, 이 유기 EL 소자의 구동용 트랜지스터를 갖는 표시 장치를 제작하고 평가한 결과에 대하여 설명한다.
본 실시예에서 제작한 표시 장치는 유기 EL 소자의 구동용 트랜지스터로서 본 발명의 일 형태에 따른 트랜지스터를 사용한 시료 a(시료 16, 시료 17, 시료 18, 시료 19의 4종류)와, 비교예인 비교 시료 b(비교 시료 1, 비교 시료 2, 비교 시료 3, 비교 시료 4의 4종류)이다.
우선, 시료 a의 제작 공정에 대하여 설명한다. 본 실시예에서는 도 4를 참조하여 설명한다.
우선, 도 4의 (A)에 도시된 바와 같이 기판(11)으로서 유리 기판을 사용하고 기판(11) 위에 게이트 전극(15)을 형성하였다.
게이트 전극(15)은, 두께 200nm의 텅스텐막을 스퍼터링법으로 형성하고 이 텅스텐막 위에 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 상기 텅스텐막의 일부를 에칭함으로써 형성하였다.
다음에, 게이트 전극(15) 위에 게이트 절연막(17)을 형성하였다. 게이트 절연막(17)의 구성 및 제작 방법은 실시예 1과 마찬가지이므로 여기서는 생략한다.
다음에, 게이트 절연막(17)을 개재하여 게이트 전극(15)과 중첩되는 다층막(20)을 형성하였다. 다층막(20)의 구성 및 제작 방법은 In 또는 Ga를 포함한 산화물막을 형성할 때의 기판 온도를 100℃로 한 점을 제외하고는 실시예 1과 마찬가지이기 때문에 여기서는 생략한다. 여기까지의 공정으로 얻어지는 구성은 도 4의 (B)와 같다. 또한, 유기 EL 소자의 구동용 트랜지스터의 채널 길이는 11μm, 채널 폭은 4μm로 하였다.
다음에, 게이트 절연막(17)의 일부를 에칭하여 게이트 전극을 노출시킨 후(도시되어 있지 않음), 도 4의 (C)에 도시된 바와 같이 다층막(20)에 접하는 한 쌍의 전극(21, 22)을 형성하였다. 한 쌍의 전극(21, 22)의 구성 및 제작 방법은 실시예 1과 마찬가지이므로 여기서는 생략한다.
다음에, 85%의 인산을 100배로 희석한 인산 수용액을 사용하여 다층막(20) 표면의 세정 처리를 수행하였다.
다음에, 다층막(20) 및 한 쌍의 전극(21, 22) 위에 보호막(26)을 형성하였다(도 4의 (D) 참조). 보호막(26)의 구성 및 제작 방법은 실시예 1과 마찬가지이므로 여기서는 생략한다.
다음에, 도시되어 있지 않지만 보호막(26)의 일부를 에칭하여 한 쌍의 전극(21, 22)의 일부를 노출시키는 개구부를 형성하였다.
다음에, 보호막(26) 위에 평탄화막을 형성하였다(이후의 구성은 도시되어 있지 않음). 여기서는 조성물을 보호막(26) 위에 도포한 후에 노광 및 현상을 수행하여 한 쌍의 전극의 일부를 노출시키는 개구부를 갖는 평탄화막을 형성하였다. 또한, 평탄화막으로서 두께 2.0μm의 아크릴 수지를 형성하였다. 이 후에 가열 처리를 수행하였다. 이 가열 처리는 온도를 250℃로 하고 질소를 포함한 분위기에서 1시간 동안 수행하였다.
다음에, 한 쌍의 전극의 일부에 접속되는 도전막을 형성하였다. 여기서는 발광 소자의 하부 전극으로서 두께 50nm의 티타늄막, 두께 200nm의 알루미늄막, 및 두께 8nm의 티타늄막을 스퍼터링법으로 형성하고, 마이크로 캐비티 구조로서 산화 실리콘을 포함한 인듐 주석 산화물(ITSO)막을 형성하였다. ITSO막의 두께는 적색의 화소에 포함되는 발광 소자에서 82nm, 녹색의 화소에 포함되는 발광 소자에서 45nm, 청색의 화소에 포함되는 발광 소자에서 5nm로 하였다.
다음에, 도전막의 단부를 덮는 격벽을 형성하였다. 여기서는 격벽으로서 두께 1.0μm의 폴리이미드 수지를 형성하였다. 이 후에 가열 처리를 수행하였다. 이 가열 처리는 온도를 250℃로 하고 질소를 포함한 분위기에서 1시간 동안 수행하였다.
다음에, 격벽 위에 역 테이퍼 형상을 갖는 스페이서를 형성하였다. 여기서는, 두께 1.0μm의 스페이서를 네거티브형 감광성 수지를 사용하여 형성하였다. 이 후에 가열 처리를 수행하였다. 이 가열 처리는 온도를 250℃로 하고 질소를 포함한 분위기에서 1시간 동안 수행하였다.
또한, 가열 처리를 질소를 포함한 분위기에서 230℃로 1시간 동안 수행하였다.
다음에, 도전막 위에 EL층 및 상부 전극을 형성하였다. 각 색의 화소의 발광 소자에서 EL층 및 상부 전극의 구성은 다 같다. 본 실시예의 발광 소자는 EL층이 청색의 발광층을 갖는 형광 발광 유닛과, 녹색 발광층 및 적색 발광층을 갖는 인광 발광 유닛을 갖는 탠덤형 발광 소자이다. 상부 전극으로서는 마그네슘과 은을 공증착(co-evaporation)하여 두께 15nm로 형성하였다.
여기서 시료 16, 시료 17, 및 시료 18에는 대향 기판으로서 컬러 필터 및 블랙 매트릭스를 갖는 유리 기판을 사용하였다. 또한, 시료 19에는 대향 기판으로서 오목부에 산화 칼슘을 포함한 건조제를 갖는 유리 기판을 사용하였다.
그리고, 대향 기판에 실재로서 자외광 경화 수지(XNR5516Z, Nagase ChemteX Co., Ltd. 제조)를 도포하였다.
다음에, 압력을 가하면서 기판(11)과 대향 기판을 접합하였다.
그 후 자외광을 조사하여 실재를 경화시켰다. 또한, 클린 오븐 내에서 80℃로 1시간의 가열 처리를 수행하였다.
상술한 공정으로 시료 a를 제작하였다.
또한, 비교 시료 b로서, 시료 a에서 In 또는 Ga를 포함한 산화물막(19)을 형성하지 않은 시료를 제작하였다. 또한, 비교 시료 1, 비교 시료 2, 및 비교 시료 3에는 대향 기판으로서 컬러 필터 및 블랙 매트릭스를 갖는 유리 기판을 사용하였다. 비교 시료 4에는 대향 기판으로서 오목부에 산화 칼슘을 포함한 건조제를 갖는 유리 기판을 사용하였다.
본 실시예에서 제작한 시료 a 및 비교 시료 b는 도 44에 도시된 바와 같이 게이트 드라이버의 단수가 960단, 소스 드라이버의 단수가 1620(RGB×540)단이다.
시료 a 및 비교 시료 b를 전면(全面) 백색으로 발광시켰을 때 각 화소의 구동용 트랜지스터에 흐르는 전류를 측정하였다. 도 44에 도시된 바와 같이 소스 드라이버의 한 단의 전류 모니터링 측에서 표시 신호 측으로 전류를 측정하였다.
측정 조건은 양극 10V, 음극 -4V로 하였다. 또한, 시료 16 및 시료 17, 비교 시료 1 및 비교 시료 2에서는 휘도가 300cd/m2 상당, 150cd/m2 상당, 또는 90cd/m2 상당이 되도록 데이터 전압을 설정하고, 시료 18 및 비교 시료 3에서는 휘도가 300cd/m2 상당 또는 50cd/m2 상당이 되도록 데이터 전압을 설정하였다. 시료 19 및 비교 시료 4에서는 다른 시료와 대향 기판이 같은 경우에 휘도가 300cd/m2 상당 또는 50cd/m2 상당이 되도록 데이터 전압을 설정하였다. 구체적으로는 우선, 휘도가 300cd/m2 상당 또는 50cd/m2 상당이 되도록 데이터 전압을 설정한 다른 시료에서 발광 소자에 흐르는 전류를 측정하였다. 그리고, 시료 19 및 비교 시료 4에서 발광 소자에 흐르는 전류가 같은 값이 되도록 데이터 전압을 설정하였다.
구체적으로는 시료 16에는 3.99V, 2.85V, 2.41V의 3개, 시료 17에는 3.57V, 2.68V, 2.03V의 3개, 시료 18에는 3.78V, 1.91V의 2개, 시료 19에는 3.78V, 1.98V의 2개의 값을 사용하였다. 또한, 비교 시료 1에는 3.67V, 2.74V, 2.20V의 3개, 비교 시료 2에는 3.46V, 2.57V, 2.10V의 3개, 비교 시료 3에는 3.78V, 1.98V의 2개, 비교 시료 4에는 3.99V, 2.41V의 2개의 값을 사용하였다.
도 45는 시료 17 및 비교 시료 2의 전류 측정 결과를 나타낸 것이다. 도 45에서 가로 축은 게이트 드라이버의 단수를 나타내고 세로 축은 전류를 나타낸다. 여기서는 소스 드라이버의 1번째 단, 270번째 단, 540번째 단, 810번째 단, 811번째 단, 1080번째 단, 1350번째 단, 및 1620번째 단의 각 화소의 구동용 트랜지스터의 전류를 측정한 결과를 하나의 그래프에 나타낸다.
또한, 도 46은 각 시료의 인접한 화소들 사이의 전류 차의 편차를 나타낸 것이다. 도 46에서 세로 축은 ±3σ(row)/ave를 나타낸다. 여기서 σ(row)는 게이트 드라이버(row) 방향의 인접한 화소들 사이의 전류 차의 표준 편차치를 나타내고, ave는 화소 전류의 전체 평균치를 나타낸다.
도 45 및 도 46으로부터 시료 a 및 비교 시료 b는 모두 화소들간의 전류 편차가 작음을 알 수 있다. 특히 본 발명의 일 형태인 트랜지스터를 사용한 시료 a는 비교 시료 b에 비하여 화소들간의 전류 편차가 작다. 상술한 것으로부터 본 발명의 일 형태에 의하여 트랜지스터의 전기 특성을 향상시킬 수 있는 것이 나타났다. 또한, 본 발명의 일 형태에 의하여 표시 장치의 초기 표시 품위를 향상시킬 수 있는 것이 나타났다.
또한, 시료 19 및 비교 시료 4에서 흑백 체크 무늬의 화상을 전체 면에 72시간 동안 표시시켰다. 이 때 상술한 것과 같은 설정 방법으로 휘도가 300cd/m2 상당이 되도록 데이터 전압을 설정하였다.
그리고, 시료 19 및 비교 시료 4에서 백색 화상을 전체 면에 표시시켰을 때 각 화소의 구동용 트랜지스터에 흐르는 전류를 측정하였다. 도 47은 시료 19 및 비교 시료 4의 표시 결과를 나타낸 것이다. 도 48 내지 도 51은 시료 19 및 비교 시료 4의 전류 측정 결과를 나타낸 것이다.
이 때 상술한 것과 같은 설정 방법으로 휘도가 50cd/m2 상당 또는 300cd/m2 상당이 되도록 데이터 전압을 설정하였다. 휘도가 50cd/m2 상당인 경우의 시료 19의 전류 측정 결과를 도 48에, 비교 시료 4의 전류 측정 결과를 도 49에 나타내고, 휘도가 300cd/m2 상당인 경우의 시료 19의 전류 측정 결과를 도 50에, 비교 시료 4의 전류 측정 결과를 도 51에 나타내었다.
도 48 내지 도 51에서 가로 축은 게이트 드라이버의 단수를 나타내고 세로 축은 전류를 나타낸다. 여기서는 소스 드라이버의 1번째 단, 810번째 단, 및 1620번째 단의 각 화소의 구동용 트랜지스터의 전류를 측정한 결과를 각각 나타낸다.
시료 19 및 비교 시료 4에서는 모두, 백색 화상을 전체 면에 표시시켰을 때 그 전에 표시시킨 체크 무늬 흑백 표시가 반전된 화상이 확인되었다. 이것은 체크 무늬 화상을 표시하고 있는 사이에 체크 무늬의 백색 부분의 화소의 구동용 트랜지스터의 특성이 양으로 시프트되어 전류가 저하된 것으로 인하여 휘도가 저하되었기 때문으로 생각된다. 따라서 그 후 전면 백색으로 발광시킬 때 체크 무늬의 흑색 부분이었던 화소에 대하여 체크 무늬의 백색 부분이었던 화소의 휘도가 저하됨으로써 체크 무늬 화상의 번인(burn-in)(또는 잔상: image retention)이 생긴 것으로 생각된다.
본 발명의 일 형태인 트랜지스터를 사용한 시료 19는 비교 시료 4에 비하여 상술한 번인(전류 저하)이 억제된다. 상술한 것으로부터 본 발명의 일 형태에 의하여 트랜지스터의 전기 특성을 향상시킬 수 있는 것이 나타났다.
또한, 시료 a에 사용한 본 발명의 일 형태인 트랜지스터(이하 트랜지스터 a라고 기재함)와 비교 시료 b에 사용한 트랜지스터(이하 트랜지스터 b라고 기재함)에 정전류 스트레스 시험을 수행하였다. 정전류 스트레스 시험은 대기 분위기하에서 암(dark) 상태에서 수행하였다.
또한, Vg-Id 특성 측정은 드레인 전압을 0.1V 또는 10V로 하고 게이트 전압을 -15V 내지 15V의 범위에서 스위핑하였을 때의 드레인 전류를 측정함으로써 수행하였다.
정전류 스트레스 시험에서는 먼저 기판의 온도를 실온(20℃ 내지 25℃)으로 하여 1번째 Vg-Id 특성 측정을 수행하였다. 그 후, 트랜지스터 a는 기판 온도를 60℃로 하고 소스 전위를 접지 전위(GND), 드레인 전위를 10V, 게이트 전위를 6.11V로 하여 11시간 동안 그 상태를 유지하였다. 또한, 트랜지스터 b는 기판 온도를 60℃로 하고 소스 전위를 접지 전위(GND), 드레인 전위를 10V, 게이트 전위를 5.63V로 하여 13시간 동안 그 상태를 유지하였다. 또한, 정전류 스트레스 시험의 개시부터 100초 후, 300초 후, 600초 후, 1000초 후, 1800초 후, 3600초 후, 7200초 후, 10000초 후, 18000초 후, 21600초 후, 25200초 후, 28800초 후, 32400초 후, 36000초 후, 및 39600초 후(트랜지스터 a는 추가적으로 43200초 후 및 46800초 후도)에 스트레스 인가를 정지하고, 각 스트레스 시간에서의 Vg-Id 특성을 실온에서 측정하였다.
도 52는 트랜지스터 a 및 트랜지스터 b의 정전류 스트레스 시험의 결과를 나타낸 것이다. 도 52에서 세로 축은 드레인 전류의 변화율을 나타내고 가로 축은 스트레스 시간을 나타낸다. 도 52로부터 트랜지스터 b에 비하여 트랜지스터 a는 드레인 전류의 변화가 작음을 알 수 있다. 상술한 것으로부터도 본 발명의 일 형태에 의하여 트랜지스터의 전기 특성을 향상시킬 수 있는 것이 나타났다.
(실시예 9)
본 실시예에서는 산화물 반도체막 위에 형성되는 산화물 절연막의 불순물 농도의 측정 결과에 대하여 설명한다.
먼저, 시료 20 내지 시료 22에 포함된 트랜지스터의 제작 공정에 대하여 설명한다. 본 실시예에서는 도 4를 참조하여 설명한다.
우선, 기판(11)으로서 유리 기판을 사용하고 기판(11) 위에 게이트 전극(15)을 형성하였다.
게이트 전극(15)은, 두께 100nm의 텅스텐막을 스퍼터링법으로 형성하고 이 텅스텐막 위에 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 상기 텅스텐막의 일부를 에칭함으로써 형성하였다.
다음에, 게이트 전극(15) 위에 게이트 절연막(17)을 형성하였다.
두께 50nm의 질화 실리콘막과 두께 200nm의 산화 질화 실리콘막을 적층하여 게이트 절연막(17)을 형성하였다.
상기 질화 실리콘막은 실레인 50sccm, 질소 5000sccm을 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 60Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 150W의 전력을 공급하여 형성하였다.
상기 산화 질화 실리콘막은 실레인 20sccm, 일산화이질소 3000sccm을 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 100W의 전력을 공급하여 형성하였다.
또한, 상기 질화 실리콘막 및 상기 산화 질화 실리콘막은 기판 온도를 350℃로 하여 형성하였다.
다음에, 게이트 절연막(17)을 개재하여 게이트 전극(15)과 중첩되는 산화물 반도체막을 형성하였다. 또한, 본 실시예에서는 도 4의 (B)에 도시된 다층막(20) 대신에 단층 구조의 산화물 반도체막(18)을 형성하였다.
여기서는, 게이트 절연막(17) 위에 CAAC-OS막인 IGZO막을 스퍼터링법으로 형성하고, 포토리소그래피 공정으로 이 IGZO막 위에 마스크를 형성하고, 이 마스크를 이용하여 IGZO막의 일부를 에칭하였다. 그 후, 에칭된 IGZO막에 가열 처리를 수행하여 산화물 반도체막(18)을 형성하였다. 또한, 본 실시예에서는 두께 35nm의 IGZO막을 형성하였다.
IGZO막은 In:Ga:Zn=1:1:1(원자수비)의 스퍼터링 타깃을 사용하고, 스퍼터링 가스로서 50sccm의 아르곤과 50sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6Pa로 제어하고, 5kW의 직류 전력을 공급하여 형성하였다. 또한, IGZO막을 형성할 때의 기판 온도는 170℃로 하였다.
가열 처리로서는 질소 분위기에서 450℃로 1시간의 가열 처리를 수행한 후에 질소 및 산소 분위기에서 450℃로 1시간의 가열 처리를 수행하였다.
다음에, 게이트 절연막(17)의 일부를 에칭하여 게이트 전극을 노출시킨 후 (도시되어 있지 않음), 도 4의 (C)에 도시된 바와 같이 산화물 반도체막(18)에 접하는 한 쌍의 전극(21, 22)을 형성하였다.
여기서는 게이트 절연막(17) 및 산화물 반도체막(18) 위에 도전막을 형성하고 이 도전막 위에 포토리소그래피 공정으로 마스크를 형성하고 이 마스크를 이용하여 상기 도전막의 일부를 에칭하여 한 쌍의 전극(21, 22)을 형성하였다. 또한, 이 도전막으로서 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 형성하고 이 알루미늄막 위에 두께 100nm의 티타늄막을 형성하였다.
다음에, 산화물 반도체막(18) 및 한 쌍의 전극(21, 22) 위에 산화물 절연막(23)을 형성하였다.
산화물 절연막(23)으로서는 유량 30sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 40Pa, 기판 온도를 220℃로 하고, 150W의 고주파 전력을 평행 평판 전극의 상부 전극에 공급하는 플라즈마 CVD법으로 산화 질화 실리콘막을 형성하였다.
다음에, 산화물 절연막(23) 위에 산화물 절연막(24)을 연속적으로 형성하였다. 여기서 연속적이란, 산화물 절연막(23)을 형성한 후에 대기에 노출시키지 않고 같은 플라즈마 CVD 장치 내에서 산화물 절연막(24)을 형성하는 것을 말한다.
산화물 절연막(24)으로서는 유량 160sccm의 실레인 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 1500W의 고주파 전력을 평행 평판 전극의 상부 전극에 공급하는 플라즈마 CVD법으로 두께 400nm의 산화 질화 실리콘막을 형성하였다. 이 조건으로 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 질화 실리콘막을 형성할 수 있다. 즉, 가열에 의하여 산소의 일부가 탈리되는 산화 질화 실리콘막을 형성할 수 있다.
다음에, 가열 처리를 수행하였다. 이 가열 처리는 온도를 350℃로 하고 산소 및 질소를 포함한 분위기에서 1시간 동안 수행하였다.
상술한 공정으로 트랜지스터를 갖는 시료 20을 제작하였다.
또한, 시료 20의 제작 공정에서 산화물 절연막(23)을 형성하지 않는 조건으로 시료 21을 제작하였다.
또한, 시료 20의 제작 공정에서 산화물 절연막(24)의 성막 온도를 350℃로 하고 산화물 절연막(23)과 산화물 절연막(24)을 각각 다른 플라즈마 CVD 장치에서 형성한 시료를 시료 22로 한다. 즉, 시료 22는 산화물 절연막(23)을 형성한 후에 대기에 노출되었다.
다음에, 시료 20 내지 시료 22의 SIMS 측정을 수행하였다. 시료 20의 산화물 절연막(23) 및 산화물 절연막(24)의 수소, 질소, 및 불소의 농도를 각각 도 53의 (A), (B), 및 (C)에 나타내었다. 또한, 시료 21의 산화물 절연막(24)의 수소, 질소, 및 불소의 농도를 각각 도 53의 (D), (E), 및 (F)에 나타내었다. 또한, 시료 22의 산화물 절연막(23) 및 산화물 절연막(24)의 붕소 농도를 도 54의 (A)에 나타내고, 시료 21의 산화물 절연막(24)의 붕소 농도를 도 54의 (B)에 나타내었다. 도 53 및 도 54에서 가로 축은 각 시료의 표면에서의 깊이를 나타내고, 세로 축은 각 원소의 농도를 나타낸다.
시료 20의 산화물 절연막(23)과 산화물 절연막(24)의 계면에서의 수소 농도 및 질소 농도는 변화되지 않았다. 한편, 불소 농도는 산화물 절연막(23)과 산화물 절연막(24)의 계면에서 피크 농도를 갖는다. 아래와 같이 한 결과, 불소 농도는 상기 계면에 있어서 피크를 가졌다. 산화물 절연막(23)을 형성한 후, 플라즈마 CVD 장치의 전력을 끊었다. 다음에, 처리실 내에 도입하는 원료 가스의 유량 및 처리실 내의 압력을 변경한 후, 플라즈마 CVD 장치에 전력을 다시 공급하여 산화물 절연막(24)을 형성하였다. 산화물 절연막(23)을 형성한 후에서 산화물 절연막(24)을 형성하기 전까지 사이에, 산화물 절연막(23)의 표면은 처리실 내의 분위기에 노출되었다.
처리실 내벽에는 처리실 내를 클리닝하였을 때 사용한 불소 또는 NF3이 부착되어 있고, 처리실 내벽으로부터 탈리된 이 불소 또는 NF3이 산화물 절연막(23)을 형성한 후에서 산화물 절연막(24)을 형성하기 전까지 사이에 산화물 절연막(23)의 표면에 부착된다. 그러므로, 산화물 절연막(23)과 산화물 절연막(24)의 계면에서 불소 농도가 높아져, 피크 농도를 갖게 된다.
또한, 시료 21은 산화물 반도체막(18) 위에 단층 구조의 산화물 절연막(24)만이 제공되어 있기 때문에 도 53의 (F)에 도시된 바와 같이 산화물 절연막(24)에서 피크 농도를 갖지 않는다.
또한, 도 54에 도시된 바와 같이 시료 22에서 붕소 농도는 산화물 반도체막(18)과 산화물 절연막(23)의 계면, 및 산화물 절연막(23)과 산화물 절연막(24)의 계면에서 피크 농도를 갖는다. 한편, 시료 21에서 붕소 농도는 산화물 반도체막(18)과 산화물 절연막(24)의 계면에서 피크 농도를 갖는다. 시료를 대기 분위기에 노출시켰을 때 공조기에 제공된 HEPA 필터로부터 방출된 붕소가 시료에 흡착되어 이와 같은 피크 농도가 얻어진 것으로 생각된다. 따라서, 산화물 반도체막 및 산화물 절연막에서 복수의 붕소 농도의 피크를 갖는 것으로부터 다른 처리실에서 복수의 절연막이 적층된 것을 알 수 있다.
상술한 것으로부터 산화물 반도체막 위의 산화물 절연막의 불순물 농도를 SIMS에 의하여 측정함으로써 산화물 절연막의 적층 상태를 조사할 수 있다.
11: 기판
15: 게이트 전극
17: 게이트 절연막
17a: 게이트 절연막
17b: 게이트 절연막
18: 산화물 반도체막
19: 산화물막
20: 다층막
21: 전극
22: 전극
23: 산화물 절연막
24: 산화물 절연막
25: 질화물 절연막
26: 보호막
27: 포획 준위
28a: 저저항 영역
28b: 저저항 영역
28c: 저저항 영역
29a: 저저항 영역
29b: 저저항 영역
29c: 저저항 영역
31: 산화물막
32: 산화물 반도체막
33: 산화물막
34: 다층막
34a: 다층막
35: 산화물막
36: 포획 준위
37: 포획 준위
41: 파선
43: 실선
44: 산화물막
45: 산화물 반도체막
50: 트랜지스터
60: 트랜지스터
61: 게이트 전극
65: 트랜지스터
66: 트랜지스터
67: 트랜지스터
70: 트랜지스터
81: 산화물막
82: 산화물 반도체막
83: 산화물막
115: 공통 전극
500: 액정 표시 장치
501: 액정 패널
510: 제어 회로
511: 검출부
530: 표시부
531: 화소
540: 주사선 구동 회로
541: 주사선
550: 데이터선 구동 회로
551: 데이터선
552: D-A 변환 회로
600: 산화물 반도체막
601: 영역
602: 저저항 영역
603: 저저항 영역
610: 산화물 반도체막
611: 영역
612: 저저항 영역
613: 저저항 영역
620: 산화물 반도체막
621: 영역
622: 저저항 영역
623: 저저항 영역
900: 표시 장치
901: 기판
902: 화소부
903: 신호선 구동 회로
904: 주사선 구동 회로
905: 실재
906: 기판
908: 액정층
910: 트랜지스터
911: 트랜지스터
912: 트랜지스터
913: 액정 소자
915: 접속 단자 전극
916: 단자 전극
917: 도전막
918: FPC
919: 이방성 도전제
921: 평탄화막
923: 절연막
924: 절연막
925: 실재
926: 다층막
927: 다층막
928: 전극
929: 전극
930: 전극
931: 전극
932: 절연막
933: 절연막
935: 스페이서
936: 실재
937: 절연막
941: 전극
943: 전극
945: 유기 수지막
951: 배선
952: 배선
953: 영역
954: FPC
955: FPC
960: 격벽
961: 발광층
963: 발광 소자
964: 충전재
972: 게이트 전극
973: 다층막
974: 전극
975: 전극
976: 게이트 절연막
977: 배선
978: 배선
979: 전극
980: 터치 센서
981: 전극
981a: 도전막
981b: 도전막
981c: 도전막
982: 전극
983: 용량
984: 전극
985: 절연막
986: 기판
987: 기판
989: 센서부
990: 단자부
991: 절연막
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 여밈부
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9200: 컴퓨터
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (9)

  1. 반도체 장치에 있어서,
    트랜지스터로서,
    게이트 전극;
    상기 게이트 전극과 중첩하는 산화물 반도체막;
    상기 산화물 반도체막과 접촉하는 산화물막; 및
    상기 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하는, 상기 트랜지스터;
    상기 소스 전극 및 상기 드레인 전극 위의 유기 수지막;
    상기 유기 수지막에 제공된 개구에서 상기 소스 전극 및 상기 드레인 전극 중 한쪽과 접촉하는 화소 전극; 및
    절연막을 사이에 두고 상기 화소 전극과 중첩되는 영역을 포함하는 공통 전극을 포함하고,
    상기 산화물 반도체막 및 상기 산화물막 각각은 인듐, 갈륨, 및 아연을 포함하고,
    단면도에서, 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽은 상기 유기 수지막에 제공된 상기 개구를 넘어 연장되고,
    상기 단면도에서, 상기 소스 전극 및 상기 드레인 전극은 상기 산화물막 및 상기 산화물 반도체막의 측면들과 접촉하고,
    상기 화소 전극 및 상기 공통 전극은 인듐, 아연, 및 산소를 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    트랜지스터로서,
    게이트 전극;
    상기 게이트 전극과 중첩하는 산화물 반도체막;
    상기 산화물 반도체막과 접촉하는 산화물막; 및
    상기 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하는, 상기 트랜지스터;
    상기 소스 전극 및 상기 드레인 전극 위의 보호막;
    상기 소스 전극, 상기 드레인 전극, 및 상기 보호막 위의 유기 수지막;
    상기 유기 수지막에 제공된 개구에서 상기 소스 전극 및 상기 드레인 전극 중 한쪽과 접촉하는 화소 전극; 및
    절연막을 사이에 두고 상기 화소 전극과 중첩되는 영역을 포함하는 공통 전극을 포함하고,
    상기 산화물 반도체막 및 상기 산화물막 각각은 인듐, 갈륨, 및 아연을 포함하고,
    단면도에서, 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽은 상기 유기 수지막에 제공된 상기 개구를 넘어 연장되고,
    상기 단면도에서, 상기 소스 전극 및 상기 드레인 전극은 상기 산화물막 및 상기 산화물 반도체막의 측면들과 접촉하고,
    상기 화소 전극 및 상기 공통 전극은 인듐, 아연, 및 산소를 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 보호막은 산화물 절연막 및 상기 산화물 절연막 위의 질화물 절연막을 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막의 인듐의 원자수비율은 상기 산화물막의 인듐의 원자수비율과 상이한, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물막의 인듐에 대한 갈륨의 원자수비율은 상기 산화물 반도체막의 인듐에 대한 갈륨의 원자수비율보다 높은, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐 중 적어도 둘을 포함하는 적층 구조를 가지는, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 각각은 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 및 텅스텐 중 적어도 둘을 포함하는 적층 구조를 가지는, 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 트랜지스터의 문턱 전압은 음 방향 또는 양 방향으로 변동되고, 변동량이 1.0V 이하인, 반도체 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 장치는 휴대 전화기, 텔레비전 장치, 컴퓨터, 및 태블릿형 단말로 이루어진 군에서 선택된 하나인, 반도체 장치.
KR1020210161134A 2012-10-24 2021-11-22 반도체 장치와 그 제작 방법 KR102497122B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JPJP-P-2012-234602 2012-10-24
JP2012234602 2012-10-24
JP2012234606 2012-10-24
JPJP-P-2012-234606 2012-10-24
JP2012286826 2012-12-28
JPJP-P-2012-286826 2012-12-28
JPJP-P-2013-051659 2013-03-14
JP2013051659 2013-03-14
KR1020130126214A KR102331671B1 (ko) 2012-10-24 2013-10-22 반도체 장치와 그 제작 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020130126214A Division KR102331671B1 (ko) 2012-10-24 2013-10-22 반도체 장치와 그 제작 방법

Publications (2)

Publication Number Publication Date
KR20210145107A KR20210145107A (ko) 2021-12-01
KR102497122B1 true KR102497122B1 (ko) 2023-02-06

Family

ID=50437252

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020130126214A KR102331671B1 (ko) 2012-10-24 2013-10-22 반도체 장치와 그 제작 방법
KR1020210161134A KR102497122B1 (ko) 2012-10-24 2021-11-22 반도체 장치와 그 제작 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020130126214A KR102331671B1 (ko) 2012-10-24 2013-10-22 반도체 장치와 그 제작 방법

Country Status (6)

Country Link
US (6) US9349869B2 (ko)
JP (5) JP6305720B2 (ko)
KR (2) KR102331671B1 (ko)
CN (2) CN108649066A (ko)
DE (1) DE102013221370A1 (ko)
TW (3) TWI637517B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI637517B (zh) * 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9287411B2 (en) * 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9263531B2 (en) 2012-11-28 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, film formation method thereof, and semiconductor device
TWI624949B (zh) 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102267237B1 (ko) * 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6722980B2 (ja) * 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20220069118A (ko) * 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN104157611B (zh) * 2014-08-21 2017-04-05 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
KR102337370B1 (ko) 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN104410840B (zh) * 2014-12-19 2018-03-16 中国石油大学(华东) 包裹体测温系统及其检测方法
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US9851839B2 (en) * 2015-03-03 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Display system
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10372274B2 (en) * 2015-04-13 2019-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and touch panel
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
FR3050338B1 (fr) * 2016-04-15 2023-01-06 Enerbee Generateur d'electricite comprenant un convertisseur magneto-electrique et procede de fabrication associe
US20180122833A1 (en) * 2016-10-31 2018-05-03 LG Display Co. , Ltd. Thin film transistor substrate having bi-layer oxide semiconductor
US10223194B2 (en) * 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
IT201700006845A1 (it) * 2017-01-23 2018-07-23 B810 Soc A Responsabilita Limitata Sensore di pressione
MX2019014905A (es) * 2017-08-01 2021-12-13 Illumina Inc Sensores de efecto de campo.
US11316051B2 (en) 2018-03-07 2022-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20200006570A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Contact structures for thin film transistor devices
CN111592228B (zh) * 2020-06-01 2021-09-14 常州聚和新材料股份有限公司 含镓高铅玻璃料、银铝浆料、其制备方法及应用
KR102509588B1 (ko) * 2021-04-23 2023-03-10 한양대학교 산학협력단 이종접합 igzo 채널층을 구비하는 박막트랜지스터

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR20060031479A (ko) * 2004-10-08 2006-04-12 삼성전자주식회사 표시장치
US7265003B2 (en) * 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a transistor having a dual layer dielectric
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5121221B2 (ja) * 2005-12-26 2013-01-16 株式会社半導体エネルギー研究所 半導体装置
US8212953B2 (en) 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
KR20080016282A (ko) * 2006-08-18 2008-02-21 삼성전자주식회사 표시장치와 그 제조방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5138261B2 (ja) * 2007-03-30 2013-02-06 東京エレクトロン株式会社 シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5286691B2 (ja) * 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101058461B1 (ko) * 2007-10-17 2011-08-24 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009237558A (ja) 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5123788B2 (ja) * 2008-08-21 2013-01-23 パナソニック液晶ディスプレイ株式会社 液晶表示装置
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
KR101218090B1 (ko) 2009-05-27 2013-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR102503687B1 (ko) 2009-07-03 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8671967B2 (en) * 2009-08-07 2014-03-18 Autoliv Asp, Inc. Relief valve
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
TWI559501B (zh) 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011033911A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170024130A (ko) * 2009-10-21 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101800852B1 (ko) * 2009-11-20 2017-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2011158704A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101995851B1 (ko) 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI615920B (zh) * 2010-08-06 2018-02-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5624628B2 (ja) * 2010-11-10 2014-11-12 株式会社日立製作所 半導体装置
KR101680768B1 (ko) 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
CN103270601B (zh) 2010-12-20 2016-02-24 夏普株式会社 半导体装置和显示装置
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP2012234602A (ja) 2011-05-09 2012-11-29 Hitachi Ltd 磁気ヘッド及びそれを用いた磁気記録再生装置
JP2012234606A (ja) 2011-05-09 2012-11-29 Hitachi Ltd 垂直磁気記録方式磁気ヘッドの記録素子検査用磁界センサ、それを用いた記録素子検査装置および記録素子検査方法
JP2013051659A (ja) 2011-08-31 2013-03-14 Dempanomori Co Ltd 位置情報制御システム、位置情報制御方法、位置情報制御サーバ及びプログラム
TWI621185B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
DE112013002407B4 (de) 2012-05-10 2024-05-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI637517B (zh) * 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
TWI637517B (zh) 2018-10-01
US11152494B2 (en) 2021-10-19
JP2024037773A (ja) 2024-03-19
JP6305720B2 (ja) 2018-04-04
TW201840000A (zh) 2018-11-01
US20160254371A1 (en) 2016-09-01
TWI782259B (zh) 2022-11-01
JP2020053687A (ja) 2020-04-02
US20140110705A1 (en) 2014-04-24
JP2018137450A (ja) 2018-08-30
CN103779423A (zh) 2014-05-07
US9349869B2 (en) 2016-05-24
CN108649066A (zh) 2018-10-12
US20210234025A1 (en) 2021-07-29
KR20140052869A (ko) 2014-05-07
US10749015B2 (en) 2020-08-18
US20240079479A1 (en) 2024-03-07
TWI691084B (zh) 2020-04-11
TW202040825A (zh) 2020-11-01
JP2022002311A (ja) 2022-01-06
US11824105B2 (en) 2023-11-21
US20200287026A1 (en) 2020-09-10
US10361291B2 (en) 2019-07-23
CN103779423B (zh) 2018-08-24
TW201423997A (zh) 2014-06-16
JP2014199907A (ja) 2014-10-23
KR20210145107A (ko) 2021-12-01
US20190288093A1 (en) 2019-09-19
KR102331671B1 (ko) 2021-11-29
DE102013221370A1 (de) 2014-04-24

Similar Documents

Publication Publication Date Title
KR102497122B1 (ko) 반도체 장치와 그 제작 방법
KR102427228B1 (ko) 반도체 장치 및 그 제작 방법
JP6300489B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant