CN108649066A - 半导体装置及其制造方法 - Google Patents

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Abstract

减少包括氧化物半导体膜的半导体装置的氧化物半导体膜中的缺陷。另外，提高包括氧化物半导体膜的半导体装置的电特性。另外，提高包括氧化物半导体膜的半导体装置的可靠性。在本发明的半导体装置中，该半导体装置包括晶体管、覆盖该晶体管的第一氧化物绝缘膜以及该第一氧化物绝缘膜上的第二氧化物绝缘膜，上述晶体管包括形成在衬底上的栅电极、覆盖栅电极的栅极绝缘膜、隔着栅极绝缘膜与栅电极重叠的多层膜、以及与多层膜相接的一对电极，多层膜包括氧化物半导体膜、以及含有In或Ga的氧化物膜，第一氧化物绝缘膜为使氧透过的氧化物绝缘膜，第二氧化物绝缘膜为包含超过化学计量组成的氧的氧化物绝缘膜。

Description

半导体装置及其制造方法
本申请是申请日为2013年10月24日、申请号为“201310511688.5”、题为“半导体装置及其制造方法”的分案申请。
技术领域
本发明涉及一种物品、方法或者制造方法。另外，本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者物质组成(composition of matter)。例如，本发明尤其涉及一种半导体装置、显示装置、发光装置、蓄电装置、上述装置的驱动方法或者上述装置的制造方法。例如，本发明尤其涉及一种包括氧化物半导体的半导体装置、显示装置或者发光装置。例如，本发明尤其涉及一种包括晶体管的半导体装置及其制造方法。
背景技术
用在以液晶显示装置或发光显示装置为代表的大部分的平板显示器中的晶体管由形成于玻璃衬底上的非晶硅、单晶硅或多晶硅等硅半导体来构成。此外，使用了该硅半导体的晶体管也用在集成电路(IC)等中。
近年来，在晶体管中使用呈现半导体特性的金属氧化物以代替硅半导体的技术受到瞩目。另外，在本说明书中，将呈现半导体特性的金属氧化物称为“氧化物半导体”。
例如，已公开了如下技术，即作为氧化物半导体，使用氧化锌或In-Ga-Zn类氧化物来制造晶体管，并将该晶体管用作显示装置的像素的开关元件等的技术(参照专利文献1及专利文献2)。
[专利文献1]日本专利申请公开2007-123861号公报
[专利文献2]日本专利申请公开2007-96055号公报
在包括氧化物半导体膜的晶体管中，当氧化物半导体膜中所含的氧缺损量较多时，不仅导致晶体管的电特性不良，而且由此在随时间的变化或当进行应力测试(例如，偏压温度(BT：Bias-Temperature)应力测试)中导致晶体管的电特性，典型的阈值电压的变动量增大。
发明内容
鉴于上述问题，本发明的一个实施方式的目的之一是减少包括氧化物半导体膜的半导体装置等的氧化物半导体膜中的缺陷。另外，本发明的一个实施方式的目的之一是提高包括氧化物半导体膜的半导体装置等的电特性。另外，本发明的一个实施方式的目的之一是提高包括氧化物半导体膜的半导体装置等的可靠性。另外，本发明的一个实施方式的目的之一是提供一种截止电流(off-state current)较小的半导体装置等。另外，本发明的一个实施方式的目的之一是提供一种耗电量低的半导体装置等。另外，本发明的一个实施方式的目的之一是提供一种能够减轻眼睛疲劳的显示装置等。另外，本发明的一个实施方式的目的之一是提供一种包括透明半导体膜的半导体装置等。另外，本发明的一个实施方式的目的之一是提供一种新颖的半导体装置等。另外，本发明的一个实施方式的目的之一是提供一种具有优良特性的半导体装置等。另外，这些目的的记载不妨碍其他目的的存在。此外，本发明的一个实施方式并不需要实现上述所有目的。另外，从说明书、附图、权利要求书等的记载得知并可以取得上述以外的目的。
本发明的一个实施方式是一种半导体装置，该半导体装置包括晶体管、覆盖该晶体管的第一氧化物绝缘膜以及形成在该第一氧化物绝缘膜上的第二氧化物绝缘膜，其中，上述晶体管包括形成在衬底上的栅电极、覆盖栅电极的栅极绝缘膜、隔着栅极绝缘膜与栅电极重叠的多层膜、以及与多层膜相接的一对电极，多层膜包括氧化物半导体膜、以及含有In或Ga的氧化物膜，第一氧化物绝缘膜为使氧透过的氧化物绝缘膜，第二氧化物绝缘膜为包含超过化学计量组成的氧的氧化物绝缘膜，晶体管在进行偏压温度应力测试时其阈值电压不发生变动、或者向正方向或负方向的变动量为1.0V以下，优选为0.5V以下。
另外，氧化物半导体膜优选含有In或Ga。
另外，与氧化物半导体膜的传导带底的能量相比，含有In或Ga的氧化物膜的传导带底的能量近于真空能级。进而，含有In或Ga的氧化物膜的传导带底与氧化物半导体膜的传导带底之间的能量差优选为0.05eV以上且2eV以下。由于真空能级与传导带底之间的能量差被称为电子亲和势，所以优选的是含有In或Ga的氧化物膜的电子亲和势小于氧化物半导体膜的电子亲和势，其差异为0.05eV以上且2eV以下。
另外，氧化物半导体膜及含有In或Ga的氧化物膜优选为In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，优选含有In或Ga的氧化物膜中的M原子的比率大于氧化物半导体膜中的M原子的比率。
另外，在多层膜中，优选利用恒定光电流法(CPM:Constant PhotocurrentMethod)所得到的吸收系数低于1×10-3/cm。
另外，优选氧化物半导体膜与含有In或Ga的氧化物膜之间的硅浓度及碳浓度低于2×1018atoms/cm3。
另外，本发明的一个实施方式是一种半导体装置的制造方法，该制造方法包括如下步骤：形成栅电极及栅极绝缘膜；在栅极绝缘膜上形成包括氧化物半导体膜、以及含有In或Ga的氧化物膜的多层膜；形成与多层膜的相接一对电极；在多层膜及一对电极上形成第一氧化物绝缘膜；以及在第一氧化物绝缘膜上形成第二氧化物绝缘膜。在上述方法中，在180℃以上且400℃以下的温度下，保持设置在抽成真空的处理室中的衬底，对处理室导入源气体，将处理室中的压力设定为20Pa以上且250Pa以下，并对设置在处理室中的电极供应高频功率，由此形成第一氧化物绝缘膜。另外，在180℃以上且260℃以下的温度下，保持设置在抽成真空的处理室中的衬底，对处理室导入源气体，将处理室中的压力设定为100Pa以上且250Pa以下，并对设置在处理室中的电极供应0.17W/cm2以上且0.5W/cm2以下的高频功率，由此形成第二氧化物绝缘膜。
根据本发明的一个实施方式，能够减少包括氧化物半导体膜的半导体装置的氧化物半导体膜中的缺陷。另外，通过本发明的一个实施方式，能够提高包括氧化物半导体膜的半导体装置的电特性。另外，通过本发明的一个实施方式，能够提高包括氧化物半导体膜的半导体装置的可靠性。另外，通过本发明的一个实施方式，能够提供一种截止电流较小的半导体装置等。另外，通过本发明的一个实施方式，能够提供一种耗电量较低的半导体装置等。另外，通过本发明的一个实施方式，能够提供一种能够减轻眼睛疲劳的显示装置等。另外，通过本发明的一个实施方式，能够提供一种包括透明半导体膜的半导体装置等。另外，通过本发明的一个实施方式，能够提供一种新颖的半导体装置等。另外，通过本发明的一个实施方式，能够提供一种具有优良特性的半导体装置等。
附图说明
图1是说明晶体管的一个实施方式的俯视图、截面图以及说明Vg-Id特性的图；
图2是说明晶体管的能带结构的图；
图3是说明晶体管的一个实施方式的截面图；
图4是说明晶体管的制造方法的一个实施方式的截面图；
图5是说明晶体管的一个实施方式的截面图；
图6是说明晶体管的一个实施方式的俯视图及截面图；
图7是说明晶体管的能带结构的图；
图8是说明晶体管的一个实施方式的俯视图及截面图；
图9是说明晶体管的制造方法的一个实施方式的截面图；
图10是说明晶体管的一个实施方式的俯视图及截面图；
图11是说明晶体管的制造方法的一个实施方式的截面图；
图12是说明晶体管的一个实施方式的俯视图及截面图；
图13是说明晶体管的一个实施方式的截面图；
图14是说明半导体装置的一个实施方式的俯视图；
图15是说明半导体装置的一个实施方式的截面图；
图16是说明半导体装置的一个实施方式的俯视图；
图17是说明半导体装置的一个实施方式的截面图；
图18是示出显示装置的公共电极的连接结构的一个例子的图、以及示出显示装置的布线的连接结构的一个例子的图；
图19是说明半导体装置的一个实施方式的截面图；
图20是说明半导体装置的一个实施方式的俯视图；
图21是说明半导体装置的一个实施方式的俯视图及截面图；
图22是示出触摸传感器的结构实例的分解透视图及俯视图；
图23是示出触摸传感器的结构实例的截面图及电路图；
图24是示出液晶显示装置的结构实例的方框图；
图25是说明液晶显示装置的驱动方法的一个例子的时序图；
图26是说明包括本发明的一个实施方式的半导体装置的电子设备的图；
图27是说明包括本发明的一个实施方式的半导体装置的电子设备的图；
图28是示出晶体管的Vg-Id特性的图；
图29是示出光BT应力测试后的晶体管的阈值电压的变动量的图；
图30是示出BT应力测试前后的Vg-Id特性的图；
图31是示出阈值电压的变动量(ΔVth)的图；
图32是阈值电压的变动量(ΔVth)的图；
图33是示出TDS测量结果的图；
图34是示出TDS测量结果的图；
图35是示出ESR测量结果的图；
图36是示出ESR测量结果的图；
图37是示出包括在晶体管中的多层膜的CPM测量结果的图；
图38是示出包括在晶体管中的多层膜的ToF-SIMS的结果的图；
图39是说明用在能带结构的计算中的结构的图；
图40是示出能带结构的计算结果的图；
图41是氧化物半导体膜的示意图及示出氧化物半导体膜中的能带结构的图；
图42是示出能带结构的计算结果的图；
图43是示出相对于沟道长度的变化的势垒的变化的图；
图44是显示装置的示意图；
图45是示出流过晶体管的电流的测量结果的图；
图46是示出流过晶体管的电流的测量结果的图；
图47是示出显示装置的显示结果的照片；
图48是示出流过晶体管的电流的测量结果的图；
图49是示出流过晶体管的电流的测量结果的图；
图50是示出流过晶体管的电流的测量结果的图；
图51是示出流过晶体管的电流的测量结果的图；
图52是示出晶体管的电流应力测试的结果的图；
图53是示出样品中的SIMS测量结果的图；
图54是示出样品中的SIMS测量结果的图。
具体实施方式
下面，将参照附图详细说明本发明的实施方式。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其实施方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种形式。因此，本发明不应该被解释为仅限定在下面的实施方式及实施例所记载的内容。另外，在下面所说明的实施方式及实施例中，在不同的附图中使用相同的附图标记或相同的阴影线来表示相同部分或具有相同功能的部分，而省略反复说明。
注意，在本说明书所说明的每一个附图中，有时为了明确起见，夸大地表示各构成要素的大小、膜厚度、区域。因此，实际上的尺度并不一定限定于该尺度。
另外，在本说明书中使用的“第一”、“第二”、“第三”等的用语是为了方便识别构成要素而附加的，而不是为了在数目方面上进行限定。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。
另外，“源极”和“漏极”的功能在电路工作中当电流方向变化等情况下，有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，电压是指两个点之间的电位差，电位是指某一点的静电场中的某单位电荷所具有的静电能(电位能量)。但是，一般来说，将某一点的电位与标准的电位(例如接地电位)之间的电位差简单地称为电位或电压，通常，电位和电压是同义词。因此，在本说明书中，除了特别指定的情况以外，既可将“电位”称为“电压”，又可将“电压”称为“电位”。
在本说明书中，当在进行光刻工序之后进行蚀刻工序时，去除在光刻工序中所形成的掩模。
实施方式1
在本实施方式中，参照附图对本发明的一个实施方式的半导体装置及其制造方法进行说明。
在包括氧化物半导体膜的晶体管中，引起晶体管的电特性不良的缺陷的一个示例是氧缺陷。例如，在具有膜中存在氧缺陷的氧化物半导体膜的晶体管中，阈值电压容易向负方向变动，而容易具有常导通(normally-on)特性。这是因为由于氧化物半导体膜所包含的氧缺陷而产生电荷、以导致低电阻化的缘故。当晶体管具有常导通特性时，产生各种问题，诸如在工作时容易产生工作故障或者在非工作时耗电量增大等。另外，存在以下问题：即由于随时间的变化或当进行应力测试时，导致晶体管的电特性，典型的阈值电压的变动量的增大。
氧缺陷的产生原因之一为在晶体管的制造工序中所产生的损伤。例如，当在氧化物半导体膜上利用等离子体CVD法来形成绝缘膜等时，根据其形成条件，有时该氧化物半导体膜会受到损伤。
另外，除了氧缺陷以外，作为绝缘膜的构成元素的硅或碳等杂质也会导致晶体管的电特性不良。因此，当该杂质混入氧化物半导体膜时，该氧化物半导体膜会低电阻化，因此，存在以下问题：即由于随时间的变化或当进行应力测试时，导致晶体管的电特性，典型的为阈值电压的变动量的增大。
鉴于上述问题，本实施方式的目的在于，在具有包括氧化物半导体膜的晶体管的半导体装置中，减少具有沟道区的氧化物半导体膜中的氧缺陷，并降低氧化物半导体膜中的杂质浓度。
图1A至图1C示出了半导体装置所具有的晶体管50的俯视图及截面图。图1A为晶体管50的俯视图，图1B为图1A的点划线A-B之间的截面图，图1C为图1A的点划线C-D之间的截面图。另外，在图1A中，为了方便起见，省略衬底11、栅极绝缘膜17、氧化物绝缘膜23、氧化物绝缘膜24以及氮化物绝缘膜25等。
图1B和图1C所示的晶体管50包括设置在衬底11上的栅电极15。另外，在衬底11及栅电极15上形成有栅极绝缘膜17，还形成有隔着栅极绝缘膜17与栅电极15重叠的多层膜20、以及与多层膜20相接的一对电极21、22。另外，在栅极绝缘膜17、多层膜20以及一对电极21、22上形成有由氧化物绝缘膜23、氧化物绝缘膜24及氮化物绝缘膜25所构成的保护膜26。
在本实施方式所示的晶体管50中，多层膜20包括氧化物半导体膜18及含有In或Ga的氧化物膜19。另外，氧化物半导体膜18的一部分用作沟道区。另外，以与多层膜20接触的方式形成有氧化物绝缘膜23，并且以与氧化物绝缘膜23相接的方式形成有氧化物绝缘膜24。换而言之，在氧化物半导体膜18与氧化物绝缘膜23之间设置有含有In或Ga的氧化物膜19。
氧化物半导体膜18的典型为In-Ga氧化物膜、In-Zn氧化物膜、In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。
另外，当氧化物半导体膜18为In-M-Zn氧化物膜时，In与M的原子数比优选如下：In原子的比率为25atomic％以上且M原子的比率低于75atomic％，更优选如下：In原子的比率为34atomic％以上且M原子的比率低于66atomic％。
氧化物半导体膜18的能隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。如此，通过使用能隙较宽的氧化物半导体，能够降低晶体管50的截止电流。
氧化物半导体膜18的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。
含有In或Ga的氧化物膜19的典型为In-Ga氧化物、In-Zn氧化物膜、In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，并且与氧化物半导体膜18相比，导带底的能量近于真空能级，典型的是，含有In或Ga的氧化物膜19的导带底的能量与氧化物半导体膜18的导带底的能量之间的能量差为0.05eV以上、0.07eV以上、0.1eV以上或者0.15eV以上，且在2eV以下、1eV以下、0.5eV以下或者0.4eV以下。换而言之，含有In或Ga的氧化物膜19的电子亲和势与氧化物半导体膜18的电子亲和势之差为0.05eV以上、0.07eV以上、0.1eV以上或者0.15eV以上，且在2eV以下、1eV以下、0.5eV以下或者0.4eV以下。
当含有In或Ga的氧化物膜19为In-M-Zn氧化物膜时，In与M的原子数比优选如下：In原子的比率低于50atomic％且M原子的比率为50atomic％以上，更优选关系：In原子的比率低于25atomic％且M原子的比率为75atomic％以上。
另外，当氧化物半导体膜18及含有In或Ga的氧化物膜19为In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)时，含有In或Ga的氧化物膜19中所含的M(Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)的原子比率大于氧化物半导体膜18中的M的原子比率，典型的是，含有In或Ga的氧化物膜19中所含的M的原子比率为氧化物半导体膜18中所含的M的原子比率的1.5倍以上，优选为2倍以上，更优选为3倍以上。
另外，当氧化物半导体膜18及含有In或Ga的氧化物膜19为In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)时，并且在含有In或Ga的氧化物膜19的原子数比为In:M:Zn＝x1:y1:z1，且氧化物半导体膜18的原子数比为In:M:Zn＝x2:y2:z2的情况下，y1/x1大于y2/x2，优选y1/x1为y2/x2的1.5倍以上。更优选的是，y1/x1为y2/x2的2倍以上，进一步优选的是y1/x1为y2/x2的3倍以上。此时，在氧化物半导体膜中，在y2为x2以上的情况下，使用该氧化物半导体膜的晶体管具有稳定的电特性，因此是优选的。但是，在y2为x2的3倍以上的情况下，使用该氧化物半导体膜的晶体管的场效应迁移率降低，因此，优选y2低于x2的3倍。
当氧化物半导体膜18为In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)时，优选使用来对In-M-Zn氧化物膜进行成膜的溅射靶材的金属元素的原子数比满足In≥M及Zn≥M。这种溅射靶材的金属元素的原子数比优选为In:M:Zn＝1:1:1、In:M:Zn＝3:1:2。另外，当含有In或Ga的氧化物膜19为In-M-Zn氧化物膜(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)时，优选使用来对In-M-Zn氧化物膜进行成膜的溅射靶材的金属元素的原子数比满足M>In、Zn>0.5×M，更优选的是Zn还满足Zn>M。这种溅射靶材的金属元素的原子数比优选为In:Ga:Zn＝1:3:2、In:Ga:Zn＝1:3:4、In:Ga:Zn＝1:3:5、In:Ga:Zn＝1:3:6、In:Ga:Zn＝1:3:7、In:Ga:Zn＝1:3:8、In:Ga:Zn＝1:3:9、In:Ga:Zn＝1:3:10、In:Ga:Zn＝1:6:4、In:Ga:Zn＝1:6:5、In:Ga:Zn＝1:6:6、In:Ga:Zn＝1:6:7、In:Ga:Zn＝1:6:8、In:Ga:Zn＝1:6:9、In:Ga:Zn＝1:6:10。另外，使用上述溅射靶材而成膜得到的氧化物半导体膜18及含有In或Ga的氧化物膜19中的金属元素的原子数比中，分别包含上述溅射靶材中的金属元素的原子数比的±20％的范围内的误差。
氧化物半导体膜18及含有In或Ga的氧化物膜19使用载流子密度较低的氧化物半导体膜。例如，氧化物半导体膜18及含有In或Ga的氧化物膜19使用载流子密度为1×1017/cm3以下，优选为1×1015/cm3以下，更优选为1×1013/cm3以下，进一步优选为1×1011/cm3以下的氧化物半导体膜。
注意，不局限于上述记载，可以根据所需的晶体管的半导体特性及电特性(场效应迁移率、阈值电压等)来使用具有适当的组成的材料。另外，优选适当地设定氧化物半导体膜18的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离、密度等，以得到所需的晶体管的半导体特性。
当在后面形成氧化物绝缘膜24时，含有In或Ga的氧化物膜19用作缓和对氧化物半导体膜18所造成的损伤的膜。
含有In或Ga的氧化物膜19的厚度为3nm以上且100nm以下，优选为3nm以上且50nm以下。
当氧化物半导体膜18包含第14族元素之一的硅或碳时，氧化物半导体膜18中氧缺陷增加，导致氧化物半导体膜18会n型化。因此，氧化物半导体膜18中的硅或碳的浓度、或者含有In或Ga的氧化物膜19与氧化物半导体膜18之间的界面附近的硅或碳的浓度为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，氧化物半导体膜18及含有In或Ga的氧化物膜19的晶体结构可以为非晶结构、单晶结构、多晶结构或者后述的CAAC-OS(C-Axis Aligned Crystalline OxideSemiconductor：c轴对齐的结晶氧化物半导体)。另外，当至少氧化物半导体膜18的晶体结构为CAAC-OS时，能够进一步降低由可见光或紫外线的照射而引起的电特性的变动量。
另外，在本实施方式所示的晶体管50中，以与多层膜20相接的方式形成有氧化物绝缘膜23，并且以与氧化物绝缘膜23相接的方式形成有氧化物绝缘膜24。
氧化物绝缘膜23为使氧透过的氧化物绝缘膜。另外，当在后面形成氧化物绝缘膜24时，氧化物绝缘膜23用作缓和对多层膜20所造成的损伤的膜。
作为氧化物绝缘膜23，可以使用厚度为5nm以上且150nm以下，优选为5nm以上且50nm以下的氧化硅膜、氧氮化硅膜等。另外，在本说明书中，“氧氮化硅膜”是指在其组成中含氧量多于含氮量的膜，而“氮氧化硅膜”是指在其组成中含氮量多于含氧量的膜。
此外，优选使氧化物绝缘膜23中的缺陷量较少，典型的是，通过ESR测量，优选使在起因于硅的悬空键的g＝2.001处呈现的信号的自旋密度为3×1017spins/cm3以下。这是因为若氧化物绝缘膜23中所含的缺陷密度较高，则氧则与该缺陷键合，有可能使透过氧化物绝缘膜23的氧减少。
此外，优选使在氧化物绝缘膜23与多层膜20之间的界面的缺陷量较少，典型的是，通过ESR测量，使在起因于多层膜20中的缺陷的g＝1.93处呈现的信号的自旋密度为1×1017spins/cm3以下，更优选为检测下限以下。
此外，在氧化物绝缘膜23中，从外部进入氧化物绝缘膜23的氧并非全部移动到氧化物绝缘膜23的外部，而有一部分的氧残留在氧化物绝缘膜23中。此外，在氧进入氧化物绝缘膜23的同时，氧化物绝缘膜23中所含的氧移动到氧化物绝缘膜23的外部，由此有时会发生氧化物绝缘膜23中氧的移动。
当形成使氧透过的氧化物绝缘膜以作为氧化物绝缘膜23时，可以使从设置在氧化物绝缘膜23上的氧化物绝缘膜24脱离的氧经由氧化物绝缘膜23移动到氧化物半导体膜18中。
氧化物绝缘膜24以与氧化物绝缘膜23相接的方式来形成。氧化物绝缘膜24为包含超过化学计量组成的氧的氧化物绝缘膜。包含超过化学计量组成的氧的氧化物绝缘膜被加热时，释放一部分的氧。包含超过化学计量组成的氧的氧化物绝缘膜通过TDS分析，换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上。
作为氧化物绝缘膜24可以使用厚度为30nm以上且500nm以下，优选为50nm以上且400nm以下的氧化硅膜、氧氮化硅膜等。
此外，优选使氧化物绝缘膜24中的缺陷量较少，典型的是，通过ESR测量，使在起因于硅的悬空键的g＝2.001处呈现的信号的自旋密度低于1.5×1018spins/cm3，更优选为1×1018spins/cm3以下。另外，由于氧化物绝缘膜24比氧化物绝缘膜23离多层膜20更远，因此，氧化物绝缘膜24的缺陷密度可以高于氧化物绝缘膜23。
在此，参照图2A对图1B所示的多层膜20附近的沿着点划线E-F的能带结构进行说明，并且参照图2B和图2C对晶体管50中的载流子的移动进行说明。
在图2A所示的能带结构中，例如，作为氧化物半导体膜18，使用能隙为3.15eV的In-Ga-Zn氧化物(成膜时使用的溅射靶材的原子数比为In:Ga:Zn＝1:1:1)，并且作为含有In或Ga的氧化物膜19，使用能隙为3.5eV的In-Ga-Zn氧化物(成膜时使用的溅射靶材的原子数比为In:Ga:Zn＝1:3:2)。另外，能隙可利用光谱椭偏仪来测量。
氧化物半导体膜18及含有In或Ga的氧化物膜19的真空能级与价电子带顶之间的能量差(也称为电离电位)分别为7.9eV、8.0eV。另外，真空能级与价电子带顶之间的能量差可以利用紫外线光电子能谱(UPS:Ultraviolet Photoelectron Spectroscopy)装置(PHI公司制造的VersaProbe)来测量。
氧化物半导体膜18及含有In或Ga的氧化物膜19的真空能级与传导带底之间的能量差(也称为电子亲和势)分别为4.7eV、4.5eV。
在此，氧化物半导体膜18的传导带底为Ec_18，含有In或Ga的氧化物膜19的传导带底为Ec_19。另外，栅极绝缘膜17的传导带底为Ec_17，氧化物绝缘膜23的传导带底为Ec_23。
如图2A所示，多层膜20中，氧化物半导体膜18与含有In或Ga的氧化物膜19之间的界面附近的传导带底连续地变化。换而言之，在氧化物半导体膜18与含有In或Ga的氧化物膜19之间的界面附近没有势垒，传导带底的变化平缓。由于氧在氧化物半导体膜18与含有In或Ga的氧化物膜19之间相互，因此，形成这种形状。另外，在多层膜20中，氧化物半导体膜18的传导带底的能量最低，因此，该区域用作为沟道区。
在此，参照图2B和图2C说明在晶体管中作为载流子的电子如何移动。在图2B及图2C中，虚线箭头的尺寸示出在氧化物半导体膜18中移动的电子量。
由于杂质及缺陷，陷阱能级27形成在含有In或Ga的氧化物膜19与氧化物绝缘膜23之间的界面附近。因此，例如，如图2B所示，在晶体管的沟道区形成在单层的氧化物半导体膜18中的情况下，在氧化物半导体膜18中，作为载流子的电子主要在栅极绝缘膜17一侧移动，但是少量的电子也在氧化物绝缘膜23一侧移动。其结果，在氧化物半导体膜18中移动的电子的一部分被陷阱能级27俘获。
另一方面，如图2C所示，在本实施方式所示的晶体管50中，氧化物半导体膜18与氧化物绝缘膜23之间设置有含有In或Ga的氧化物膜19，因此氧化物半导体膜18和陷阱能级27相隔。因而，在氧化物半导体膜18中移动的电子不容易被陷阱能级27俘获。当电子被陷阱能级俘获时，该电子成为固定负电荷。其结果，导致晶体管的阈值电压的变动。然而，当氧化物半导体膜18和陷阱能级27相隔时，能够抑制电子被陷阱能级27俘获，从而能够抑制阈值电压的变动。
另外，当氧化物半导体膜18与含有In或Ga的氧化物膜19之间的界面附近的传导带底的能量差ΔE1小时，在氧化物半导体膜18中移动的载流子会越过含有In或Ga的氧化物膜19的传导带底而被陷阱能级27俘获。因此，将氧化物半导体膜18的传导带底Ec_18与含有In或Ga的氧化物膜19的传导带底Ec_19之间的能量差ΔE1设定为0.1eV以上，优选为0.15eV以上。
另外，在多层膜20的背沟道(多层膜20中，与和栅电极15相对的表面相反的表面)一侧，隔着使氧透过的氧化物绝缘膜23设置有包含超过化学计量组成的氧的氧化物绝缘膜24(参照图1B)。因此，通过使包含超过化学计量组成的氧的氧化物绝缘膜24中所含的氧移动到多层膜20所包括的氧化物半导体膜18中，由此能够减少该氧化物半导体膜18中的氧缺陷。
如上所述，通过设置包括氧化物半导体膜18及含有In或Ga的氧化物膜19的多层膜20，并且在该多层膜20上隔着使氧透过的氧化物绝缘膜23来设置包含超过化学计量组成的氧的氧化物绝缘膜24，能够减少多层膜20中的氧缺陷。另外，通过在氧化物半导体膜18与氧化物绝缘膜23之间设置含有In或Ga的氧化物膜19，可以降低氧化物半导体膜18中或者含有In或Ga的氧化物膜19、与氧化物半导体膜18之间的界面附近的硅或碳的浓度。其结果是，在多层膜20中，利用恒定光电流法所得到的吸收系数低于1×10-3/cm，优选低于1×10-4/cm。吸收系数和与起因于氧缺陷及杂质的混入的定域能级相对应的能量(根据波长换算)有正相关，因此，多层膜20中的定域能级密度极低。
另外，通过从利用CPM测量所得到的吸收系数的曲线来去除起因于带尾的被称为乌尔巴赫带尾(Urbach tail)的吸收系数，可以根据下述算式来算出因定域能级所产生的吸收系数。注意，乌尔巴赫带尾是指利用CPM测量所得到的吸收系数的曲线上的具有一定倾斜的区域，该倾斜被称为乌尔巴赫能量(Urbach energy)。
[算式1]
在此，α(E)表示各能量的吸收系数，αu表示因乌尔巴赫带尾而引起的吸收系数。
在具有这种结构的晶体管50中，在包括氧化物半导体膜18的多层膜20中缺陷极少，因此，能够提高晶体管的电特性。另外，当进行应力测试的一个示例、即BT应力测试及光BT应力测试时，阈值电压不发生变动，或者向负方向或正方向的变动量为1.0V以下，优选为0.5V以下，因此，可靠性高。
在此，参照图1D来说明进行BT应力测试及光BT应力测试时的阈值电压的变动量较少的晶体管的电特性。
BT应力测试是加速试验的一种，它可以在短时间内评估由于使用很长时间而发生的晶体管的特性变化(随时间的变化)。尤其是，在BT应力测试前后、晶体管的阈值电压的变动量是检查可靠性时的重要指标。在BT应力测试前后，阈值电压的变动量越少，晶体管的可靠性越高。
接着，对BT应力测试的具体方法进行说明。首先，对晶体管的初始特性进行测量。接着，固定形成有晶体管的衬底的温度(衬底温度)，对用作晶体管的源极及漏极的一对电极施加同一电位，并在一定的时间内对栅电极施加与用作源极及漏极的一对电极不同的电位。衬底温度根据试验目的适当地设定即可。接着，将衬底温度设定为测量初始特性时的温度，测量晶体管的电特性。其结果是，能够获得初始特性的阈值电压与BT应力测试后的阈值电压之间的差异、即阈值电压的变动量。
另外，施加到栅电极的电位比源极及漏极的电位高的试验被称为正BT应力试验，而施加到栅电极的电位比源极及漏极的电位低的试验被称为负BT应力试验。另外，在照射光的同时进行BT应力测试的试验被称为光BT应力测试。照射光、且施加到栅电极的电位比源极及漏极的电位高的试验被称为光正BT应力试验，而照射光、且施加到栅电极的电位比源极及漏极的电位低的试验被称为光负BT应力试验。
BT试验的试验强度可以根据衬底温度、施加到栅极绝缘膜的电场强度、电场施加时间来决定。施加到栅极绝缘膜的电场强度通过将栅极与源极及漏极之间的电位差除以栅极绝缘膜的厚度来决定。例如，在想要将施加到厚度为100nm的栅极绝缘膜的电场强度设定为3MV/cm的情况下，将栅极与源极及漏极之间的电位差设定为30V即可。
图1D是示出了晶体管的电特性的图，横轴表示栅电压(Vg)，纵轴表示漏电流(Id)。晶体管的初始特性用虚线41来表示，BT应力测试后的电特性用实线43来表示。在本实施方式所示的晶体管中，虚线41与实线43中的阈值电压的变动量为0V或者向负方向或正方向的变动量为1.0V以下，优选为0.5V以下。因此，本实施方式所示的晶体管在进行BT应力测试后的阈值电压变动少。由此可知，本实施方式所示的晶体管50的可靠性较高。
另外，由于具有氧化物半导体膜的晶体管为n沟道晶体管，所以在本说明书中，将可认为在栅电压为0V的情况下没有流过漏电流的晶体管定义为具有常闭(normally-off)特性的晶体管。另外，将可认为在栅电压为0V的情况下流过漏电流的晶体管定义为具有常导通特性的晶体管。
另外，在本说明书中，阈值电压(Vth)的定义是如下：在横轴表示栅电压(Vg[V])且纵轴表示漏电流的平方根(Id1/2[A])的曲线(未图示)中，将具有最大倾斜度的Id1/2的接线外推时的接线与Vg轴的交叉点的栅电压。
以下对晶体管50的其他构成要素的详细内容进行说明。
虽然对衬底11的材料等没有特别的限制，但是至少需要具有能够承受后续的加热处理的耐热性。例如，作为衬底11，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。此外，也可以利用以硅或碳化硅等为材料的单晶半导体衬底、多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI(Silicon On Insulator：绝缘体上硅)衬底等，并且也可以将在这些衬底上设置有半导体元件的衬底用作衬底11。
另外，作为衬底11，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管50。或者，也可以在衬底11与晶体管50之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上制造半导体装置的一部分或全部，然后将其从衬底11分离并转置到其他衬底上的情况。此时，也可以将晶体管50转置到耐热性低的衬底或柔性衬底上。
栅电极15可以使用选自铝、铬、铜、钽、钛、钼、钨中的金属元素、或者以上述金属元素为成分的合金或组合上述金属元素的合金等来形成。另外，也可以使用选自锰和锆中的一个或多个的金属元素。此外，栅电极15可以具有单层结构或两层以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构、以及依次层叠钛膜、铝膜及钛膜的三层结构等。此外，也可以使用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种而形成的合金膜或氮化膜。
另外，栅电极15也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料。此外，也可以采用具有上述透光性的导电材料与上述金属元素的叠层结构。
另外，也可以在栅电极15与栅极绝缘膜17之间设置In-Ga-Zn类氧氮化物半导体膜、In-Sn类氧氮化物半导体膜、In-Ga类氧氮化物半导体膜、In-Zn类氧氮化物半导体膜、Sn类氧氮化物半导体膜、In类氧氮化物半导体膜、金属氮化膜(InN、ZnN等)等。由于上述膜具有5eV以上，优选为5.5eV以上的功函数，且大于氧化物半导体的电子亲和势，所以可使包括氧化物半导体的晶体管的阈值电压向正方向漂移，从而可以实现所谓的常闭特性的开关元件。例如，在使用In-Ga-Zn类氧氮化物半导体膜的情况下，使用氮浓度至少高于氧化物半导体膜18的In-Ga-Zn类氧氮化物半导体膜，具体而言，氮浓度为7atoms％以上的In-Ga-Zn类氧氮化物半导体膜。
栅极绝缘膜17例如使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓、或者Ga-Zn类金属氧化物或氮化硅等即可，并且以叠层结构或单层结构来设置。另外，如图3所示，也可层叠栅极绝缘膜17a与栅极绝缘膜17b来作为栅极绝缘膜17，且作为与多层膜20相接的栅极绝缘膜17b，可使用加热时释放氧的氧化绝缘膜。通过作为栅极绝缘膜17b使用加热时释放氧的膜，能够降低氧化物半导体膜18与栅极绝缘膜17之间的界面的界面能级密度，从而能够获得电特性劣化少的晶体管。另外，作为栅极绝缘膜17a，通过设置对氧、氢、水等具有阻挡效果的绝缘膜，能够防止氧从氧化物半导体膜18扩散到外部，并能够防止氢、水等从外部侵入氧化物半导体膜18。作为对氧、氢、水等具有阻挡效果的绝缘膜，可举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
此外，通过使用硅酸铪(HfSiOx)、添加有氮的硅酸铪(HfSixOyNz)、添加有氮的铝酸铪(HfAlxOyNz)、氧化铪、氧化钇等high-k材料来形成栅极绝缘膜17，可减少晶体管的栅极漏电流。
优选将栅极绝缘膜17的厚度设定为5nm以上且400nm以下，优选为10nm以上且300nm以下，更优选为50nm以上且250nm以下。
一对电极21、22作为导电材料使用选自铝、钛、铬、镍、铜、钇、锆、钼、银、钽和钨中的单体金属或以这些元素为主要成分的合金的单层结构或叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在钨膜上层叠钛膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、依次层叠钛膜或氮化钛膜、铝膜或铜膜以及钛膜或氮化钛膜的三层结构、以及依次层叠钼膜或氮化钼膜、铝膜或铜膜以及钼膜或氮化钼膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
另外，通过在氧化物绝缘膜24上设置对氧、氢、水等具有阻挡效果的氮化物绝缘膜25，能够防止氧从多层膜20扩散到外部，并能够防止氢、水等从外部侵入多层膜20。氮化物绝缘膜可以使用氮化硅、氮氧化硅、氮化铝、氮氧化铝等形成。另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替对氧、氢、水等具有阻挡效果的氮化物绝缘膜。作为对氧、氢、水等具有阻挡效果的氧化物绝缘膜，可以举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
接着，参照图4对图1所示的晶体管50的制造方法进行说明。
如图4A所示，在衬底11上形成栅电极15，并且在栅电极15上形成栅极绝缘膜17。
在此，衬底11使用玻璃衬底。
以下示出栅电极15的形成方法。首先，通过溅射法、CVD法、蒸镀法等形成导电膜，并且通过光刻工序在导电膜上形成掩模。接着，用该掩模对导电膜的一部分进行蚀刻来形成栅电极15。然后，去除掩模。
另外，对于栅电极15，也可以利用电镀法、印刷法、喷墨法等来代替上述形成方法。
在此，通过溅射法形成厚度为100nm的钨膜。接着，通过光刻工序形成掩模，用该掩模对钨膜进行干蚀刻，由此形成栅电极15。
栅极绝缘膜17通过溅射法、CVD法、蒸镀法等来形成。
当作为栅极绝缘膜17形成氧化硅膜、氧氮化硅膜或氮氧化硅膜时，作为源气体，优选使用包含硅的沉积气体及氧化性气体。包含硅的沉积气体的典型例子为硅烷、乙硅烷、丙硅烷、氟化硅烷等。氧化性气体的例子为氧、臭氧、一氧化二氮、二氧化氮等。
此外，当作为栅极绝缘膜17形成氮化硅膜时，优选使用具有两个步骤的形成方法。首先，利用作为源气体使用硅烷、氮及氨的混合气体的等离子体CVD法，形成缺陷较少的第一氮化硅膜。接着，将源气体切换为硅烷和氮的混合气体，以形成氢浓度较低且能够阻挡氢的第二氮化硅膜。通过采用上述形成方法，作为栅极绝缘膜17可形成缺陷较少且具有氢阻挡性的氮化硅膜。
此外，当作为栅极绝缘膜17形成氧化镓膜时，可以利用MOCVD(Metal OrganicChemical Vapor Deposition：有机金属气相沉积)法来形成。
接着，如图4B所示，在栅极绝缘膜17上形成氧化物半导体膜18及含有In或Ga的氧化物膜19。
下面，说明氧化物半导体膜18及含有In或Ga的氧化物膜19的形成方法。在栅极绝缘膜17上连续地形成成为氧化物半导体膜18的氧化物半导体膜、以及成为含有In或Ga的氧化物膜19的含有In或Ga的氧化物膜。接着，利用光刻工序在含有In或Ga的氧化物膜上形成掩模，然后使用该掩模对氧化物半导体膜及含有In或Ga的氧化物膜分别进行部分蚀刻，如图4B所示那样，形成位于栅极绝缘膜17上、且以与栅电极15的一部分重叠的方式与元件分离的多层膜20，该多层膜20包括氧化物半导体膜18及含有In或Ga的氧化物膜19。此后去除掩模。
成为氧化物半导体膜18的氧化物半导体膜、及成为含有In或Ga的氧化物膜19的含有In或Ga的氧化物膜可以利用溅射法、涂敷法、脉冲激光沉积法、激光烧蚀法等来形成。
在利用溅射法形成上述氧化物半导体膜及含有In或Ga的氧化物膜的情况下，作为用来生成等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。
作为溅射气体，适当地使用稀有气体(典型的是氩)、氧气体、稀有气体和氧的混合气体。此外，当采用稀有气体和氧的混合气体时，优选提高氧对稀有气体的比例。
另外，根据所形成的氧化物半导体膜及含有In或Ga的氧化物膜的组成而适当地选择靶材即可。
另外，例如当利用溅射法形成氧化物半导体膜及含有In或Ga的氧化物膜时，通过将衬底温度设定为150℃以上且500℃以下，优选设定为150℃以上且450℃以下，更优选设定为200℃以上且350℃以下，并在进行加热的同时形成氧化物半导体膜及含有In或Ga的氧化物膜，可以形成后述的CAAC-OS膜。
氧化物半导体膜及含有In或Ga的氧化物膜不以简单地层叠各膜的方式来形成，而是以形成连续接合(在此，特指在各膜之间传导带底的能量连续地变化的结构)的方式来形成。换而言之，采用在各膜之间的界面不存在杂质的叠层结构，该杂质会形成缺陷中心或再结合中心等缺陷能级或阻挡载流子的移动的势垒。如果杂质混入被层叠的氧化物半导体膜与含有In或Ga的氧化物膜之间，则能带则失去连续性，因此，载流子在界面被俘获或者因再结合而消失。
为了形成连续接合，需要使用具备装载闭锁室的多室成膜装置(溅射装置)以使各膜不暴露于大气中的方式连续地进行层叠。在溅射装置的各处理室中，优选使用低温泵等吸附式真空泵进行高真空抽气(抽空到1×10-4Pa至5×10-7Pa左右)以尽可能地去除对氧化物半导体膜来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止将气体、尤其是包含碳或氢的气体从抽气系统倒流到处理室内。
为了获得高纯度本证的氧化物半导体膜，不仅需要对处理室进行高真空抽气，而且需要使溅射气体变得高纯度。用作为溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此能够尽可能地防止水分等混入氧化物半导体膜。
在此，利用溅射法形成厚度为35nm的In-Ga-Zn氧化物膜(成膜时所用的溅射靶材的原子数比为In:Ga:Zn＝1:1:1)以作为氧化物半导体膜，然后利用溅射法形成厚度为20nm的In-Ga-Zn氧化物膜(成膜时所用的溅射靶材的原子数比为In:Ga:Zn＝1:3:2)以作为含有In或Ga的氧化物膜。接着，在含有In或Ga的氧化物膜上形成掩模，并选择性地分别对氧化物半导体膜及含有In或Ga的氧化物膜进行局部蚀刻，由此形成包括氧化物半导体膜18及含有In或Ga的氧化物膜19的多层膜20。
此后，也可以进行加热处理。
接着，如图4C所示，形成一对电极21、22。
以下示出了一对电极21、22的形成方法。首先，通过溅射法、CVD法、蒸镀法等来形成导电膜。接着，通过光刻工序在该导电膜上形成掩模。接着，用该掩模对导电膜进行蚀刻以形成一对电极21、22。然后，去除掩模。
在此，通过溅射法依次层叠厚度为50nm的钨膜、厚度为400nm的铝膜及厚度为100nm的钛膜。接着，通过光刻工序在钛膜上形成掩模，用该掩模对钨膜、铝膜及钛膜进行干蚀刻，由此形成一对电极21、22。
接着，如图4D所示，在多层膜20及一对电极21、22上形成氧化物绝缘膜23。接着，在氧化物绝缘膜23上形成氧化物绝缘膜24。
优选的是，在形成氧化物绝缘膜23之后，在不暴露于大气中的状态下连续地形成氧化物绝缘膜24。在形成氧化物绝缘膜23之后，在不暴露于大气中的状态下，调节源气体的流量、压力、高频功率和衬底温度中的一个以上以连续地形成氧化物绝缘膜24，由此能够在减少氧化物绝缘膜23与氧化物绝缘膜24之间的界面的大气成分的杂质浓度的同时，能够使包含于氧化物绝缘膜24中的氧移动到氧化物半导体膜18中，由此能够减少氧化物半导体膜18的氧缺损量。
利用以下述条件可以形成氧化硅膜或氧氮化硅膜以作为氧化物绝缘膜23：在180℃以上且400℃以下，优选为200℃以上且370℃以下的温度下保持设置在等离子体CVD装置的抽成真空的处理室内的衬底，将源气体导入处理室，将处理室内的压力设定为20Pa以上且250Pa以下，优选设定为20Pa以上且低于100Pa，或优选为100Pa以上且250Pa以下，并对设置在处理室内的电极供应高频功率。
作为氧化物绝缘膜23的源气体，优选使用含有硅的沉积气体及氧化性气体。含有硅的沉积气体的典型例子为硅烷、乙硅烷、丙硅烷、氟化硅烷等。氧化性气体的例子为氧、臭氧、一氧化二氮、二氧化氮等。
通过采用上述条件，可以形成使氧透过的氧化物绝缘膜作为氧化物绝缘膜23。另外，通过设置含有In或Ga的氧化物膜19及氧化物绝缘膜23，在后续形成氧化物绝缘膜24的形成工序中，能够降低对氧化物半导体膜18所造成的损伤。另外，通过将处理室的压力设定为100Pa以上且250Pa以下，氧化物绝缘膜23中的含水量下降，因此能够在降低晶体管50的电特性偏差的同时，能够抑制阈值电压的变动。另外，通过将处理室的压力设定为100Pa以上且250Pa以下，当对氧化物绝缘膜23进行成膜时，能够降低对包括氧化物半导体膜18的多层膜20所造成的损伤，因此能够降低氧化物半导体膜18中的氧缺损量。尤其是，当提高氧化物绝缘膜23或者在后续形成的氧化物绝缘膜24的成膜温度，典型的为高于220℃的温度，此时，氧化物半导体膜18所包含的氧的一部分脱离，容易形成氧缺陷。另外，当为了提高晶体管的可靠性而采用用来降低在后面形成的氧化物绝缘膜24中的缺陷量的成膜条件时，氧的脱离量容易降低。其结果是，有时难以减少氧化物半导体膜18中的氧缺陷。然而，通过将处理室的压力设定为100Pa以上且250Pa以下，并降低在形成氧化物绝缘膜23时对氧化物半导体膜18所造成的损伤，即使从氧化物绝缘膜24脱离的氧量较低，也能够减少氧化物半导体膜18中的氧缺陷。
另外，通过将氧化性气体量设定为包含硅的沉积气体量的100倍以上，能够减少氧化物绝缘膜23中的含氢量。其结果是，能够减少混入氧化物半导体膜18的含氢量，因此，能够抑制晶体管的阈值电压的负向漂移。
而且，通过以下述条件能够形成氧化硅膜或氧氮化硅膜作为氧化物绝缘膜23：在300℃以上且400℃以下，优选为320℃以上且370℃以下的温度下来保持设置在等离子体CVD装置的抽成真空的处理室内的衬底，将源气体导入处理室，将处理室内的压力设定为20Pa以上且250Pa以下，并对设置在处理室内的电极供应高频功率。
在该成膜条件下，通过将衬底温度设定为上述温度，硅与氧的结合力变强。因此，作为氧化物绝缘膜23，可以形成使氧透过、致密且硬的氧化物绝缘膜，典型的是，在25℃下使用0.5wt％氟酸时使蚀刻速度为10nm/分以下，优选为8nm/分以下的氧化硅膜或氧氮化硅膜。
在此，作为氧化物绝缘膜23，在如下条件下利用等离子体CVD法来形成厚度为50nm的氧氮化硅膜：将流量为30sccm的硅烷及流量为4000sccm的一氧化二氮用作源气体，处理室的压力为200Pa，衬底温度为220℃，使用27.12MHz的高频电源将150W的高频功率供应到平行平板电极。通过采用上述条件，能够形成使氧透过的氧氮化硅膜。
通过以下述条件形成氧化硅膜或氧氮化硅膜以作为氧化物绝缘膜24：在180℃以上且260℃以下，优选为200℃以上且240℃以下的温度下来保持设置在等离子体CVD装置的抽成真空的处理室内的衬底，将源气体导入处理室，将处理室内的压力设定为100Pa以上且250Pa以下，优选设定为100Pa以上且200Pa以下，并对设置在处理室内的电极供应0.17W/cm2以上且0.5W/cm2以下，优选为0.25W/cm2以上且0.35W/cm2以下的高频功率。
作为氧化物绝缘膜24的源气体，优选使用包含硅的沉积气体及氧化性气体。包含硅的沉积气体的典型例子为硅烷、乙硅烷、丙硅烷、氟化硅烷等。氧化性气体的例子为氧、臭氧、一氧化二氮、二氧化氮等。
作为氧化物绝缘膜24的成膜条件，在上述压力的处理室中供应具有上述功率密度的高频功率，由此在等离子体中源气体的分解效率得到提高，氧自由基增加，且源气体的氧化进展，所以氧化物绝缘膜24中的含氧量多于化学计量组成。然而，在衬底温度是上述温度的情况下，由于硅与氧的结合力较低，因此，因加热而使氧的一部分脱离。其结果是，能够形成包含超过化学计量组成的氧、且因加热而释放氧的一部分的氧化物绝缘膜。此外，在多层膜20上设置有氧化物绝缘膜23。从而，在氧化物绝缘膜24的形成工序中，氧化物绝缘膜23用作多层膜20的保护膜。此外，含有In或Ga的氧化物膜19也用作氧化物半导体膜18的保护膜。其结果是，能够在减少对氧化物半导体膜18所造成的损伤的同时，使用功率密度高的高频功率来形成氧化物绝缘膜24。
另外，在氧化物绝缘膜24的成膜条件中，通过增加包含硅的沉积气体对氧化性气体的流量，可以降低氧化物绝缘膜24中的缺陷量。典型的是，能够形成缺陷量较低的氧化物绝缘膜，其中通过ESR测量，在起因于硅的悬空键的g＝2.001处呈现的信号的自旋密度低于6×1017spins/cm3，优选为3×1017spins/cm3以下，更优选为1.5×1017spins/cm3以下。由此能够提高晶体管的可靠性。
在此，作为氧化物绝缘膜24，在如下条件下利用等离子体CVD法形成厚度为400nm的氧氮化硅膜：将流量为200sccm的硅烷及流量为4000sccm的一氧化二氮用作源气体，处理室的压力为200Pa，衬底温度为220℃，使用27.12MHz的高频电源将1500W的高频功率供应到平行平板电极。另外，等离子体CVD装置是电极面积为6000cm2的平行平板型等离子体CVD装置，将所供应的功率的换算为每单位面积的功率(功率密度)为0.25W/cm2。
接着，进行加热处理。将该加热处理的温度典型地设定为150℃以上且低于衬底的应变点，优选为200℃以上且450℃以下，更优选为300℃以上且450℃以下。
该加热处理可以使用电炉、RTA装置等来进行。通过使用RTA装置，可限定于短时间内以在衬底的应变点以上的温度下进行加热处理。由此，可以缩短加热处理时间。
加热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)、或稀有气体(氩、氦等)的气氛下进行。另外，上述氮、氧、超干燥空气或稀有气体优选不含有氢、水等。
通过该加热处理，能够将氧化物绝缘膜24中所含的氧的一部分移动到氧化物半导体膜18中以降低氧化物半导体膜18中的氧缺损量。
另外，当氧化物绝缘膜23及氧化物绝缘膜24包含水、氢等时，若在后续形成具有阻挡水、氢等的功能的氮化物绝缘膜25并进行加热处理，则氧化物绝缘膜23及氧化物绝缘膜24所包含的水、氢等会移动到氧化物半导体膜18中，因此，在氧化物半导体膜18中产生缺陷。然而，通过进行上述加热处理，能够使氧化物绝缘膜23及氧化物绝缘膜24中所包含的水、氢等发生脱离，由此在能够降低晶体管50的电特性偏差的同时，能够抑制阈值电压的变动。
另外，当在进行加热的同时，在氧化物绝缘膜23上形成氧化物绝缘膜24时，可以将氧移动到氧化物半导体膜18中以减少氧化物半导体膜18中的氧缺陷，因此，不需要进行上述加热处理。
在此，在氮及氧气氛下，以350℃进行1小时的加热处理。
另外，当形成一对电极21、22时，由于导电膜的蚀刻，多层膜20会受到损伤而在多层膜20的背沟道一侧产生氧缺陷。然而，当在氧化物绝缘膜24中使用包含超过化学计量组成的氧的氧化物绝缘膜时，通过加热处理能够填补产生在该背沟道一侧的氧缺陷。由此，能够减少多层膜20中的缺陷，因此，能够提高晶体管50的可靠性。
接着，利用溅射法、CVD法等来形成氮化物绝缘膜25。
当利用等离子体CVD法来形成氮化物绝缘膜25时，通过在300℃以上且400℃以下，优选为320℃以上且370℃以下的温度下来保持设置在等离子体CVD装置的抽成真空的处理室中的衬底，能够形成致密的氮化物绝缘膜，所以是优选的。
当作为氮化物绝缘膜25利用等离子体CVD法来形成氮化硅膜时，优选使用包含硅的沉积气体、氮及氨作为源气体。通过在源气体中使用少于氮的氨，在等离子体中氨发生解离而产生活性种。该活性种切断包含硅的沉积气体中所含的硅与氢的键合及氮的三键。其结果是，能够促进硅与氮的键合，能够形成硅与氢的键合较少、缺陷较少且致密的氮化硅膜。另一方面，通过在源气体中使用多于氮的氨，包含硅的沉积气体及氮各自的分解不进展，硅与氢的键合残留，导致形成缺陷较多且不致密的氮化硅膜。由此，在源气体中，优选氮对氨的流量比设定为5以上且50以下，优选为10以上且50以下。
在此，在如下条件下利用等离子体CVD法来形成厚度为50nm的氮化硅膜：在等离子体CVD装置的处理室中，将流量为50sccm的硅烷、流量为5000sccm的氧以及流量为100sccm的氨用作为源气体，将处理室的压力设定为100Pa，将衬底温度设定为350℃，用27.12MHz的高频电源对平行平板电极供应1000W的高频功率。另外，等离子体CVD装置是电极面积为6000cm2的平行平板型等离子体CVD装置，所供应的功率的换算为每单位面积的功率(功率密度)为1.7×10-1W/cm2。
通过上述工序，能够形成由氧化物绝缘膜23、氧化物绝缘膜24及氮化物绝缘膜25构成的保护膜26。
接着，也可以进行加热处理。将该加热处理的温度典型地设定为150℃以上且低于衬底的应变点，优选为200℃以上且450℃以下，更优选为300℃以上且450℃以下。
通过上述工序，能够制造晶体管50。
通过以与用作为沟道区的氧化物半导体膜重叠的方式来形成包含超过化学计量组成的氧的氧化物绝缘膜，能够使该氧化物绝缘膜中的氧移动到氧化物半导体膜中。由此，能够减少氧化物半导体膜中的氧缺损量。
尤其是，通过将在用作为沟道区的氧化物半导体膜与包含超过化学计量组成的氧的氧化物绝缘膜之间形成使氧透过的氧化物绝缘膜，当形成包含超过化学计量组成的氧的氧化物绝缘膜时，能够抑制对该氧化物半导体膜造成损伤。由此，能够减少氧化物半导体膜中的氧缺损量。
另外，通过在氧化物半导体膜上形成含有In或Ga的氧化物膜，当形成包含超过化学计量组成的氧的氧化物绝缘膜时，进一步能够抑制对氧化物半导体膜造成损伤。而且，通过形成含有In或Ga的氧化物膜，能够抑制形成在氧化物半导体膜上的绝缘膜，例如氧化物绝缘膜的构成元素混入氧化物半导体膜。
通过上述步骤，能够获得将使用了氧化物半导体膜的半导体装置中的缺陷量降低的半导体装置。另外，能够获得将使用了氧化物半导体膜的半导体装置的电特性提高的半导体装置。
<变形例1>
在本实施方式所示的晶体管50中，可以根据需要在衬底11与栅电极15之间设置基底绝缘膜。作为基底绝缘膜的材料，可以举出氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化镓、氧化铪、氧化钇、氧化铝、氧氮化铝等。另外，作为基底绝缘膜的材料，通过使用氮化硅、氧化镓、氧化铪、氧化钇、氧化铝等，可以抑制杂质、典型的为碱金属、水、氢等从衬底11扩散到多层膜20中。
基底绝缘膜可以利用溅射法、CVD法等来形成。
<变形例2>
作为设置在本实施方式所示的晶体管50中的氧化物半导体膜18，通过使用杂质浓度较低且缺陷能级度较低的氧化物半导体膜，能够制造电特性更优良的晶体管，所以是优选的。在此，将杂质浓度较低且缺陷能级密度较低(氧缺陷少)的状态称为高纯度本征或实质上高纯度本征。高纯度本征或实质上高纯度本征的氧化物半导体的载流子发生源较少，因此，有时可以具有较低的载流子密度。因此，将该氧化物半导体用于沟道区的晶体管很少具有阈值电压为负的电特性(也称为常导通特性)。此外，高纯度本征或实质上高纯度本征的氧化物半导体具有较低的缺陷能级密度，因此，具有较低的陷阱能级密度。因此，将该氧化物半导体用于沟道区的晶体管的电特性变动小，所以该晶体管具有较高的可靠性。此外，被氧化物半导体的陷阱能级所俘获的电荷到被释放为止所需的时间较长，有时会像固定电荷那样动作。因此，将陷阱能级密度较高的氧化物半导体用于沟道区的晶体管的电特性有时会变得不稳定。杂质的例子为氢、氮、碱金属或碱土金属等。
氧化物半导体中所含的氢和与金属原子键合的氧发生反应生成水，同时氧缺陷形成在发生氧脱离的晶格(或氧脱离的部分)。当氢进入该氧缺陷时，有时会生成作为载流子的电子。另外，当氢的一部分和与金属原子键合的氧发生键合时，有时会生成作为载流子的电子。因此，使用了包含氢的氧化物半导体的晶体管容易具有常导通特性。
因此，优选尽量减少氧化物半导体膜18中的氢。具体而言，将利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)而得到的氧化物半导体膜18中的氢浓度设为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下，进一步优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下，再进一步优选为1×1016atoms/cm3以下。
作为降低氧化物半导体膜18的氢浓度的方法，通过如图4B所示那样在形成具有氧化物半导体膜18及含有In或Ga的氧化物膜19的多层膜20之后，进行加热处理，由此能够降低氧化物半导体膜18的氢浓度。将该加热处理的温度典型地设定为150℃以上且低于衬底的应变点，优选为200℃以上且450℃以下，更优选为300℃以上且450℃以下。
另外，将通过二次离子质谱分析法而得到的氧化物半导体膜18中的碱金属或者碱土金属的浓度设定为1×1018atoms/cm3以下，优选设定为2×1016atoms/cm3以下。碱金属和碱土金属有时会与氧化物半导体结合而生成载流子，导致晶体管的截止电流的增大。因此，优选降低氧化物半导体膜18中的碱金属或者碱土金属的浓度。
在栅极绝缘膜17的一部分设置氮化物绝缘膜，能够降低氧化物半导体膜18中的碱金属或者碱土金属的浓度。
另外，当氧化物半导体膜18中包含氮时，生成作为载流子的电子，载流子密度增加而容易使氧化物半导体膜18被n型化。因此，使用了包含氮的氧化物半导体的晶体管容易具有常导通特性。因此，优选尽量减少该氧化物半导体膜中的氮。例如，氮浓度优选为5×1018atoms/cm3以下。
如此，通过尽量减少杂质(氢、氮、碱金属或碱土金属等)来使氧化物半导体膜18高纯度化，能够抑制晶体管具有常导通特性，由此能够使晶体管的截止电流极小。因此，能够制造电特性良好的半导体装置。此外，能够制造可靠性较高的半导体装置。
另外，根据各种实验可以证明使用了被高纯度化后的氧化物半导体膜的晶体管的截止电流较小。例如，即便是沟道宽度为1×106μm且沟道长度L为10μm的元器件，源电极和漏电极之间的电压(漏电压)在1V至10V的范围内，也可以使截止电流为半导体参数分析仪的测量界限以下，即1×10-13A以下。在此情况下，可知：用截止电流除以晶体管的沟道宽度所得到的数值为100zA/μm以下。此外，通过使用如下电路来进行截止电流的测量，在该电路中，使电容元件和晶体管连接，并由该晶体管来控制流入到电容元件的电荷或从电容元件流出的电荷。在该测量中，将被高纯度化后的氧化物半导体膜的一部分用于上述晶体管的沟道区，并根据电容元件的每单位时间的电荷量的推移来测量该晶体管的截止电流。其结果是，当晶体管的源电极与漏电极之间的电压为3V时，可以获得更小的截止电流，即几十yA/μm。由此，使用了被高纯度化后的氧化物半导体膜的晶体管的截止电流很小。
<变形例3>
作为设置在本实施方式所示的晶体管50中的一对电极21、22，优选使用钨、钛、铝、铜、钼、铬或钽单体、或者其合金等容易与氧键合的导电材料。其结果是，多层膜20中所含的氧与一对电极21、22中的导电材料键合，氧缺陷区形成在多层膜20中。此外，也有形成一对电极21、22的导电材料的构成元素的一部分混入多层膜20的情况。其结果是，低电阻区形成在多层膜20中的与一对电极21、22相接的区域附近。图5为图1B所示的晶体管50的多层膜20的放大截面图。
如图5A所示，有时低电阻区28a、29a的大部分形成在含有In或Ga的氧化物膜19中。或者，如图5B所示，有时低电阻区28b、29b形成在氧化物半导体膜18及含有In或Ga的氧化物膜19中。或者，如图5C所示，有时低电阻区28c、29c以与栅极绝缘膜17相接的方式形成在氧化物半导体膜18及含有In或Ga的氧化物膜19中。该低电阻区28a至28c、29a至29c的导电性较高，因此，能够降低多层膜20与一对电极21、22之间的接触电阻，由此能够增大晶体管的导通电流。
另外，一对电极21、22也可具有上述容易与氧键合的导电材料和氮化钛、氮化钽、钌等不容易与氧键合的导电材料的叠层结构。采用上述叠层结构，能够防止在一对电极21、22与氧化物绝缘膜23之间的界面处产生一对电极21、22的氧化，由此能够抑制一对电极21、22被高电阻化。
<变形例4>
在本实施方式所示的晶体管50的制造方法中，也可在形成一对电极21、22之后，进行洗涤处理来去除蚀刻残渣。通过进行该洗涤处理，能够抑制流过一对电极21与22之间的泄漏电流。该洗涤处理可以通过使用TMAH(Tetramethylammonium Hydroxide：四甲基氢氧化铵)溶液等碱性溶液、稀氢氟酸、草酸、磷酸等酸性的溶液进行。
<变形例5>
此外，在本实施方式所示的晶体管50的制造方法中，也可在形成一对电极21、22之后，将多层膜20暴露于产生在氧气氛中的等离子体，来对氧化物半导体膜18及含有In或Ga的氧化物膜19供应氧。氧气氛的例子为氧、臭氧、一氧化二氮、二氧化氮等的气氛。而且，在该等离子体处理中，优选将多层膜20暴露于在对衬底11一侧不施加偏压的状态下产生的等离子体中。其结果是，能够不使多层膜20受损伤，且能供应氧，可减少多层膜20中的氧缺损量。此外，通过蚀刻处理可以去除残留在多层膜20的表面上的杂质，诸如氟、氯等卤素等。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合并实施。
实施方式2
在本实施方式中，参照附图对包括与实施方式1相比能够进一步降低氧化物半导体膜中的缺陷量的晶体管的半导体装置进行说明。本实施方式所说明的晶体管与实施方式1之间的不同点在于，本实施方式所示的晶体管在栅极绝缘膜与氧化物半导体膜之间包括含有In或Ga的氧化物膜。
图6示出了半导体装置所包括的晶体管60的俯视图及截面图。图6A为晶体管60的俯视图，图6B为图6A的点划线A-B之间的截面图，图6C为图6A的点划线C-D之间的截面图。另外，在图6A中，为了方便起见，省略衬底11、栅极绝缘膜17、氧化物绝缘膜23、氧化物绝缘膜24以及氮化物绝缘膜25等。
图6所示的晶体管60包括设置在衬底11上的栅电极15。另外，在衬底11及栅电极15上形成有栅极绝缘膜17，还形成有隔着栅极绝缘膜17与栅电极15重叠的多层膜34、以及与多层膜34相接的一对电极21、22。另外，在栅极绝缘膜17、多层膜34及一对电极21、22上形成有由氧化物绝缘膜23、氧化物绝缘膜24及氮化物绝缘膜25构成的保护膜26。
在本实施方式所示的晶体管60中，多层膜34包括含有In或Ga的氧化物膜31、氧化物半导体膜32及含有In或Ga的氧化物膜33。另外，氧化物半导体膜32的一部分用作为沟道区。
另外，栅极绝缘膜17与含有In或Ga的氧化物膜31相接。换而言之，在栅极绝缘膜17与氧化物半导体膜32之间设置有含有In或Ga的氧化物膜31。
另外，含有In或Ga的氧化物膜33与氧化物绝缘膜23相接。换而言之，在氧化物半导体膜32与氧化物绝缘膜23之间设置有含有In或Ga的氧化物膜33。
含有In或Ga的氧化物膜31及含有In或Ga的氧化物膜33可适当地使用与实施方式1所示的含有In或Ga的氧化物膜19同样的材料及方法来形成。
当含有In或Ga的氧化物膜31为In-M-Zn氧化物膜时，In与M的原子数比优选如下：In原子的比率低于50atomic％且M原子的比率为50atomic％以上，更优选如下：In原子的比率低于25atomic％且M原子的比率为75atomic％以上。
当含有In或Ga的氧化物膜33为In-M-Zn氧化物膜时，In与M的原子数比优选如下：In原子的比率低于50atomic％且M原子的比率为50atomic％以上，更优选如下：In原子的比率低于25atomic％且M原子的比率为75atomic％以上。
氧化物半导体膜32可适当地使用与实施方式1所示的氧化物半导体膜18同样的材料及方法来形成。
在此，作为含有In或Ga的氧化物膜31，利用溅射法来形成厚度为30nm的In-Ga-Zn氧化物膜(成膜时所使用的溅射靶材的原子数比为In:Ga:Zn＝1:6:4)。另外，作为氧化物半导体膜32，形成厚度为10nm的In-Ga-Zn氧化物膜(成膜时所使用的溅射靶材的原子数比为In:Ga:Zn＝1:1:1)。另外，作为含有In或Ga的氧化物膜33，形成厚度为10nm的In-Ga-Zn氧化物膜(成膜时所使用的溅射靶材的原子数比为In:Ga:Zn＝1:3:2)。
在此，参照图7A，对图6所示的晶体管60的多层膜34附近的沿着点划线G-H的能带结构进行说明，并且参照图7B对晶体管60中的载流子的移动进行说明。
在图7A所示的能带结构中，例如，作为含有In或Ga的氧化物膜31，使用能隙为3.8eV的In-Ga-Zn氧化物(成膜时所使用的溅射靶材的原子数比为In:Ga:Zn＝1:6:4)。作为氧化物半导体膜32，使用能隙为3.2eV的In-Ga-Zn氧化物(成膜时所使用的溅射靶材的原子数比为In:Ga:Zn＝1:1:1)。作为含有In或Ga的氧化物膜33，使用能隙为3.5eV的In-Ga-Zn氧化物(成膜时所使用的溅射靶材的原子数比为In:Ga:Zn＝1:3:2)。
含有In或Ga的氧化物膜31、氧化物半导体膜32及含有In或Ga的氧化物膜33的真空能级与价电子带顶之间的能量差(也称为电离电位)分别为7.8eV、7.9eV、8.0eV。
含有In或Ga的氧化物膜31、氧化物半导体膜32及含有In或Ga的氧化物膜33的真空能级与传导带底之间的能量差(也称为电子亲和势)分别为4.0eV、4.7eV、4.5eV。
另外，将含有In或Ga的氧化物膜31的传导带底设为Ec_31，将氧化物半导体膜32的传导带底设为Ec_32，将含有In或Ga的氧化物膜33的传导带底设为Ec_33。另外，将栅极绝缘膜17的传导带底设为Ec_17，将氧化物绝缘膜23的传导带底设为Ec_23。
如图7A所示，在多层膜34中，在含有In或Ga的氧化物膜31与氧化物半导体膜32之间的界面附近的传导带底、以及氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近的传导带底连续地发生变化。换而言之，在含有In或Ga的氧化物膜31与氧化物半导体膜32之间的界面附近、以及氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近没有势垒，变化平缓。具有这种传导带底的结构可以被称为U型井(U shaped well)结构。由于含有In或Ga的氧化物膜31与氧化物半导体膜32之间、以及氧化物半导体膜32与含有In或Ga的氧化物膜33之间相互氧相互移动，因此形成为这种形状。另外，在多层膜34中，氧化物半导体膜32的传导带底Ec_32的能量最低，因此该区域用作为沟道区。
在此，参照图7B说明在晶体管60中作为载流子的电子如何移动。在图7B中，虚线箭头示出了氧化物半导体膜32中的电子的移动。
由于杂质及缺陷，陷阱能级36形成在栅极绝缘膜17与含有In或Ga的氧化物膜31之间的界面附近。同样地，陷阱能级37形成在含有In或Ga的氧化物膜33与氧化物绝缘膜23之间的界面附近。如图7B所示，在本实施方式所示的晶体管60中，在栅极绝缘膜17与氧化物半导体膜32之间设置有含有In或Ga的氧化物膜31，因此，氧化物半导体膜32和陷阱能级36之间有间隔。此外，在氧化物半导体膜32与氧化物绝缘膜23之间设置有含有In或Ga的氧化物膜33，因此，氧化物半导体膜32和陷阱能级37之间有间隔。
其结果是，在氧化物半导体膜32中移动的电子不容易被陷阱能级36、37俘获，所以不仅能够增大晶体管的导通电流，而且能够提高场效应迁移率。另外，当电子被陷阱能级36、37俘获时，该电子成为固定负电荷。其结果是，导致晶体管的阈值电压发生变动。然而，当氧化物半导体膜32和陷阱能级36、37分别有间隔时，能够抑制电子被陷阱能级36、37俘获，从而能够抑制阈值电压的变动。
另外，当含有In或Ga的氧化物膜31与氧化物半导体膜32之间的界面附近的传导带底的能量差ΔE2、以及氧化物半导体膜32与含有In或Ga的氧化物膜33之间的传导带底能量差ΔE3分别较小时，在氧化物半导体膜32中移动的载流子会越过含有In或Ga的氧化物膜31的传导带底而被陷阱能级36俘获，或者越过含有In或Ga的氧化物膜33的传导带底而被陷阱能级37俘获。因此，将含有In或Ga的氧化物膜31的传导带底与氧化物半导体膜32的传导带底之间的能量差ΔE2、以及氧化物半导体膜32的传导带底与含有In或Ga的氧化物膜33的传导带底之间的能量差ΔE3都设定为0.1eV以上，优选为0.15eV以上。
另外，通过使氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近的能量差ΔE3小于含有In或Ga的氧化物膜31与氧化物半导体膜32之间的界面附近的能量差ΔE2，能够降低氧化物半导体膜32与一对电极21、22之间的电阻，并且能够降低被陷阱能级36俘获的电子量，因此，不仅能够增大晶体管的导通电流，而且能够提高场效应迁移率。
此处，虽然能量差ΔE3小于能量差ΔE2，但是也可根据晶体管的电特性来适当地选择含有In或Ga的氧化物膜31、氧化物半导体膜32、以及含有In或Ga的氧化物膜33的构成元素及组成，以使能量差ΔE3等于或大于能量差ΔE2。
另外，在多层膜34的背沟道一侧(多层膜34中与相对于栅电极15的表面相反的表面)，隔着使氧透过的氧化物绝缘膜23来设置有包含超过化学计量组成的氧的氧化物绝缘膜24(参照图6)。因此，通过使包含超过化学计量组成的氧的氧化物绝缘膜24中所含的氧移动到多层膜34所包括的氧化物半导体膜32中，能够减少该氧化物半导体膜32中的氧缺损。
另外，虽然当进行用来形成一对电极21、22的蚀刻时，多层膜34受到损伤，氧缺损形成在多层膜34的背沟道一侧，但是通过使用包含超过化学计量组成的氧的氧化物绝缘膜24中所含的氧，能够填补该氧缺损。由此能够提高晶体管60的可靠性。
如上所述，通过设置包括含有In或Ga的氧化物膜31、氧化物半导体膜32及含有In或Ga的氧化物膜33的多层膜34，并且在该多层膜34上隔着使氧透过的氧化物绝缘膜23来设置包含超过化学计量组成的氧的氧化物绝缘膜24，由此能够减少多层膜34中的氧缺陷。另外，由于在栅极绝缘膜17与氧化物半导体膜32之间设置有含有In或Ga的氧化物膜31，并且在氧化物半导体膜32与氧化物绝缘膜23之间设置有含有In或Ga的氧化物膜33，因此，能够降低含有In或Ga的氧化物膜31与氧化物半导体膜32之间的界面附近的硅或碳的浓度、氧化物半导体膜32中的硅或碳的浓度、或者含有In或Ga的氧化物膜33与氧化物半导体膜32之间的界面附近的硅或碳的浓度。其结果是，在多层膜34中，利用恒定光电流法所得到的吸收系数低于1×10-3/cm，优选低于1×10-4/cm，定域能级密度极低。
在具有这种结构的晶体管60中，因为包括氧化物半导体膜32的多层膜34中的缺陷极少，因此，能够提高晶体管的电特性，典型的是能够实现导通电流的增大及场效应迁移率的提高。另外，当进行应力测试的一个示例、即BT应力测试及光BT应力测试时，阈值电压不发生变动、或者向负方向或向正方向的变动量为1.0V以下，优选为0.5V以下，因此，其可靠性较高。
<变形例1>
如图6D及图6E所示，也可使用包括含有In或Ga的氧化物膜31、氧化物半导体膜32、含有In或Ga的氧化物膜33以及含有In或Ga的氧化物膜35的多层膜34a，来代替本实施方式所示的图6A至图6C所示的多层膜34。另外，图6D为图6B所示的多层膜34附近的放大图，图6E为图6C所示的多层膜34附近的放大图。
含有In或Ga的氧化物膜35分别设置在含有In或Ga的氧化物膜31、氧化物半导体膜32及含有In或Ga的氧化物膜33的侧面。换而言之，氧化物半导体膜32被含有In或Ga的氧化物膜所包围。
含有In或Ga的氧化物膜35由与含有In或Ga的氧化物膜31、33同样的金属氧化物来形成。也就是说，由于含有In或Ga的氧化物膜35的带隙大于氧化物半导体膜32，所以能够抑制电子被多层膜34a与栅极绝缘膜17之间的界面附近的陷阱能级、或者多层膜34a与氧化物绝缘膜23之间的界面附近的陷阱能级所俘获。由此，晶体管的可靠性得到提高。
另外，在用来形成含有In或Ga的氧化物膜31、氧化物半导体膜32以及含有In或Ga的氧化物膜33的干蚀刻工序中产生反应生成物，并该反应生成物附着于含有In或Ga的氧化物膜31、氧化物半导体膜32及含有In或Ga的氧化物膜33的侧面，由此形成含有In或Ga的氧化物膜35。干蚀刻的条件例如为使用三氯化硼气体和氯气体来作为蚀刻气体，并施加电感耦合等离子体(ICP：Inductively Coupled Plasma)功率及衬底偏压功率即可。
<变形例2>
在本实施方式所示的晶体管60中，可适当地改变多层膜34及一对电极21、22的叠层结构。例如，作为变形例可采用图8所示的晶体管65。
图8A示出了晶体管65的俯视图。图8B示出了图8A中的点划线A-B之间的截面图，图8C示出了点划线C-D之间的截面图。另外，在图8A中，为了方便起见，省略衬底11、栅极绝缘膜17、含有In或Ga的氧化物膜31、氧化物半导体膜32、保护膜26等。
晶体管65与晶体管60之间的不同点在于，在晶体管65中，一对电极21、22的一部分被氧化物半导体膜32以及含有In或Ga的氧化物膜33所包围。具体而言，在晶体管65中，在含有In或Ga的氧化物膜31上设置有氧化物半导体膜32，在氧化物半导体膜32上设置有一对电极21、22，以与氧化物半导体膜32及一对电极21、22相接的方式设置有含有In或Ga的氧化物膜33。另外，晶体管65的其他构成要素的叠层结构与晶体管60相同。
由于晶体管65中的一对电极21、22与氧化物半导体膜32相接，因此，多层膜34与一对电极21、22之间的接触电阻低于晶体管60，并且其导通电流高于晶体管60。
另外，由于晶体管65中的一对电极21、22与氧化物半导体膜32相接，因此，能够使含有In或Ga的氧化物膜33变厚，而不增大多层膜34与一对电极21、22之间的接触电阻。由此，能够抑制因在形成保护膜26时等离子体损伤或者保护膜26的构成元素混入等产生的陷阱能级形成在氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近。换而言之，晶体管65能够实现导通电流的增大及阈值电压变动的抑制。
参照图9对晶体管65的制造方法进行说明。首先，与图4A同样地，在衬底11上形成栅电极15及栅极绝缘膜17(参照图9A)。
接着，连续地形成成为含有In或Ga的氧化物膜31的含有In或Ga的氧化物膜44、以及成为氧化物半导体膜32的氧化物半导体膜45，然后，形成一对电极21、22(参照图9B)。含有In或Ga的氧化物膜44可适当地使用与实施方式1所示的含有In或Ga的氧化物膜19同样的材料及方法来形成。氧化物半导体膜45可适当地使用与实施方式1所示的氧化物半导体膜18同样的材料及方法来形成。另外，一对电极21、22可以利用与图4C相同的方法来形成。一对电极21、22形成在氧化物半导体膜45上。
接着，以覆盖成为氧化物半导体膜32的氧化物半导体膜45及一对电极21、22的方式来形成成为含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜。含有In或Ga的该氧化物膜可适当地使用与实施方式1所示的含有In或Ga的氧化物膜19同样的材料及方法来形成。
然后，分别对成为含有In或Ga的氧化物膜31的含有In或Ga的氧化物膜44、成为氧化物半导体膜32的氧化物半导体膜45、以及成为含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜进行部分蚀刻，来形成多层膜34，该多层膜34包括含有In或Ga的氧化物膜31、氧化物半导体膜32以及含有In或Ga的氧化物膜33(参照图9C)。另外，关于上述蚀刻，可通过在成为含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜上利用光刻工序来形成掩模，然后利用该掩模来实施。
接着，以覆盖栅极绝缘膜17、多层膜34及一对电极21、22的方式来形成保护膜26。保护膜26可与实施方式1同样地形成(参照图9D)。另外，在晶体管65的制造方法中，适当地参照实施方式1进行加热处理。
另外，当进行用来形成一对电极21、22的蚀刻时，有时氧缺损等缺陷形成在成为氧化物半导体膜32的氧化物半导体膜中，由此导致载流子密度增大，所以优选在形成成为含有In或Ga的氧化物膜33的含有In或Ga的氧化物膜之前，将该氧化物半导体膜暴露于在氧气氛下产生的等离子体中，来对该氧化物半导体膜供应氧。由此，在晶体管65中，能够抑制陷阱能级形成氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近，从而能够降低阈值电压的变动。或者，在晶体管65中，能够减少流过多层膜34中的氧化物半导体膜32的侧面附近的泄漏电流，由此能够抑制截止电流的增大。
另外，虽然当进行用来形成一对电极21、22的蚀刻时，多层膜34受到损伤，氧缺损形成在多层膜34的背沟道一侧，但是通过使用包含超过化学计量组成的氧的氧化物绝缘膜24中所含的氧，能够填补该氧缺损。由此能够提高晶体管65的可靠性。
<变形例3>
在本实施方式所示的晶体管60中，可适当地改变多层膜34及一对电极21、22的叠层结构。例如，作为变形例可以采用图10所示的晶体管66。
图10A示出了晶体管66的俯视图。图10B示出了图10A中的点划线A-B之间的截面图，图10C示出了点划线C-D之间的截面图。另外，在图10A中，为了方便起见，省略衬底11、栅极绝缘膜17、保护膜26等。
晶体管66与晶体管60之间的不同点在于，在晶体管66中，含有In或Ga的氧化物膜33设置在栅极绝缘膜17、一对电极21、22以及氧化物半导体膜32上。具体而言，在晶体管66中，在含有In或Ga的氧化物膜31上设置有氧化物半导体膜32，以覆盖含有In或Ga的氧化物膜31及氧化物半导体膜32的方式设置有一对电极21、22，以覆盖含有In或Ga的氧化物膜31、氧化物半导体膜32以及一对电极21、22的方式设置有含有In或Ga的氧化物膜33。另外，晶体管66的其他构成要素的叠层结构与晶体管60相同。
由于晶体管66中的一对电极21、22与氧化物半导体膜32相接的面积大于晶体管60，因此，多层膜34与一对电极21、22之间的接触电阻较低，并且其导通电流大于晶体管60。
另外，由于晶体管66中的一对电极21、22与氧化物半导体膜32接触的面积较大，因此，能够使含有In或Ga的氧化物膜33增大，而不增大多层膜34与一对电极21、22之间的接触电阻。由此，能够抑制由形成保护膜26时的等离子体损伤或者保护膜26的构成元素的混入等而产生的陷阱能级形成在氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近。换而言之，晶体管66能够实现导通电流的增大及阈值电压变动的抑制。
参照图11对晶体管66的制造方法进行说明。首先，与图4A同样地，在衬底11上形成栅电极及栅极绝缘膜17(参照图11A)。
接着，连续地形成成为含有In或Ga的氧化物膜31的含有In或Ga的氧化物膜、以及成为氧化物半导体膜32的氧化物半导体膜，然后，在该氧化物半导体膜上利用光刻工序设置掩模，用该掩模进行蚀刻来形成含有In或Ga的氧化物膜31以及氧化物半导体膜32。之后，以覆盖含有In或Ga的氧化物膜31以及氧化物半导体膜32的端部的方式来形成一对电极21、22(参照图11B)。含有In或Ga的氧化物膜可适当地使用与实施方式1所示的含有In或Ga的氧化物膜19同样的材料及方法来形成。氧化物半导体膜可适当地使用与实施方式1所示的氧化物半导体膜18同样的材料及方法来形成。另外，一对电极21、22可利用与图4C同样的方法来形成。
接着，以覆盖氧化物半导体膜32及一对电极21、22的方式来形成含有In或Ga的氧化物膜33，由此形成多层膜34(参照图11C)。含有In或Ga的氧化物膜可适当地使用与实施方式1所示的含有In或Ga的氧化物膜19同样的材料及方法来形成。另外，如图8B所示，既可以使用利用光刻工序等形成的掩模对含有In或Ga的氧化物膜33进行蚀刻，又可以不进行加工。
接着，在栅极绝缘膜17以及含有In或Ga的氧化物膜33上形成保护膜26。保护膜26可与实施方式1同样地形成(参照图11D)。另外，在晶体管66的制造方法中，适当地参照实施方式1进行加热处理。
另外，当进行用来形成含有In或Ga的氧化物膜31以及氧化物半导体膜32的蚀刻时，有时氧缺损等缺陷形成在氧化物半导体膜32的侧面，由此载流子密度增大。此外，当进行用来形成一对电极21、22的蚀刻时，有时氧缺损等缺陷形成在氧化物半导体膜32的表面，由此载流子密度增大。因此，优选在形成含有In或Ga的氧化物膜31以及氧化物半导体膜32之后和/或在形成一对电极21、22之后，将氧化物半导体膜32暴露于在氧气氛下产生的等离子体中，来对氧化物半导体膜32供应氧。
另外，虽然当进行用来形成一对电极21、22的蚀刻时，多层膜34受到损伤，氧缺损形成在多层膜34的背沟道一侧，但是通过使用包含超过化学计量组成的氧的氧化物绝缘膜24中所含的氧，能够填补该氧缺损。由此能够提高晶体管66的可靠性。
由此，在晶体管66中，能够抑制陷阱能级形成氧化物半导体膜32的侧面、以及氧化物半导体膜32与含有In或Ga的氧化物膜33之间的界面附近，由此能够抑制阈值电压的变动。
另外，在晶体管66中，含有In或Ga的氧化物膜33以覆盖含有In或Ga的氧化物膜31以及氧化物半导体膜32的侧面(沟道长度方向的侧面)的方式来进行设置(参照图10C)。因此，能够减少流过氧化物半导体膜32的侧面的泄漏电流，能够抑制截止电流的增大。
另外，当形成含有In或Ga的氧化物膜31以及氧化物半导体膜32(参照图10B)时，在形成氧化物半导体膜32之后的用来形成含有In或Ga的氧化物膜31的蚀刻工序中，有时反应生成物附着于含有In或Ga的氧化物膜31以及氧化物半导体膜32的侧面，由此形成含有In或Ga的氧化物膜(相当于图6D所示的含有In或Ga的氧化物膜35)。在该情况下，并且含有In或Ga的氧化物膜33还覆盖该含有In或Ga的氧化物膜，含有In或Ga的该氧化物膜覆盖氧化物半导体膜32的侧面。
<变形例4>
在本实施方式所示的晶体管60中，可适当地改变多层膜34以及一对电极21、22的叠层结构。例如，作为变形例可以采用图12所示的晶体管67。
图12A示出了晶体管67的俯视图。图12B示出了图12A中的点划线A-B之间的截面图，图12C示出了点划线C-D之间的截面图。另外，在图12A中，为了方便起见，省略衬底11、栅极绝缘膜17、保护膜26等。
在晶体管67中，图10B所示的晶体管66的含有In或Ga的氧化物膜33以覆盖一对电极21、22的方式进行设置，并且含有In或Ga的氧化物膜33的端部位于一对电极21、22上。另外，晶体管67的其他构成要素的叠层结构与晶体管66相同。
如图12C所示，在晶体管67中，含有In或Ga的氧化物膜33以覆盖含有In或Ga的氧化物膜31以及氧化物半导体膜32侧面的方式，设置在与沟道宽度方向交叉的侧面。因此，能够减少流过氧化物半导体膜32的侧面的泄漏电流，能够抑制截止电流的增大。
另外，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而实施。
实施方式3
在本实施方式中，参照图13对具有与实施方式1及实施方式2不同结构的晶体管进行说明。本实施方式所示的晶体管70包括隔着氧化物半导体膜而对置的多个栅电极。
图13所示的晶体管70包括设置在衬底11上的栅电极15。另外，在衬底11及栅电极15上形成有栅极绝缘膜17，还形成有隔着栅极绝缘膜17与栅电极15重叠的多层膜20、以及与多层膜20相接的一对电极21、22。另外，多层膜20包括氧化物半导体膜18以及含有In或Ga的氧化物膜19。另外，在栅极绝缘膜17、多层膜20以及一对电极21、22上形成有由氧化物绝缘膜23、氧化物绝缘膜24以及氮化物绝缘膜25所构成的保护膜26。另外，还设置有隔着保护膜26与多层膜20重叠的栅电极61。
栅电极61可与实施方式1所示的栅电极15同样地形成。
本实施方式所示的晶体管70包括隔着多层膜20而对置的栅电极15及栅电极61。通过对栅电极15及栅电极61施加彼此不同的电位，能够控制晶体管70的阈值电压。
另外，通过设置包括降低氧缺损量后的氧化物半导体膜18的多层膜20，能够提高晶体管的电特性。另外，能够制造阈值电压的变动量较少且可靠性较高的晶体管。
虽然上述实施方式所公开的氧化物半导体膜可利用溅射法来形成，但是也可利用热CVD法等其他方法来形成。作为热CVD法的例子，可以举出MOCVD(Metal OrganicChemical Vapor Deposition：有机金属化学气相沉积)法或ALD(Atomic LayerDeposition：原子层沉积)法。
由于热CVD法是不使用等离子体的成膜方法，因此，具有不产生因等离子体损伤所引起的缺陷的优点。
可以以如下方法进行利用热CVD法的成膜：将处理室内的压力设定为大气压或减压，将源气体及氧化剂同时供应到处理室内，使其在衬底附近或在衬底上发生反应。
另外，可以以如下方法进行利用ALD法的成膜：将处理室内设定为大气压或减压，将用于反应的源气体依次导入处理室，并且按气体的导入顺序反复地进行导入。例如，通过切换各个开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内。为了防止多种源气体混合，例如，在导入第一源气体的同时或之后导入惰性气体(氩或氮等)等，然后导入第二源气体。注意，当同时导入惰性气体时，惰性气体用作为载流子气体，另外，可以在导入第二源气体的同时也导入惰性气体。另外，也可利用真空抽气来排出第一源气体，以代替惰性气体的导入，然后导入第二源气体。第一源气体附着到衬底表面以形成第一单原子层，之后导入的第二源气体与该第一单原子层起反应，由此第二单原子层层叠在第一单原子层上以形成薄膜。控制该气体的导入顺序，同时反复多次地导入气体直到获得所希望的厚度为止，由此可形成台阶覆盖性良好的薄膜。由于薄膜的厚度可根据按气体导入顺序反复导入气体的次数来进行调节，因此，ALD法可以准确地调节厚度以适用于形成微型FET。
利用MOCVD法或ALD法等热CVD法可以形成以上所记载的实施方式所公开的氧化物半导体膜，例如，当利用MOCVD法形成InGaZnOX(X＞0)膜时，使用三甲基铟、三甲基镓、以及二乙基锌。另外，三甲基铟的化学式为(CH3)3In。另外，三甲基镓的化学式为(CH3)3Ga。另外，二乙基锌的化学式为(CH3)2Zn。另外，不局限于上述组合，也可以使用三乙基镓(化学式为(C2H5)3Ga)来代替三甲基镓，使用二甲基锌(化学式为(C2H5)2Zn)来代替二乙基锌。
例如，在使用利用ALD的成膜装置来形成氧化物半导体膜如InGaZnOX(X＞0)膜时，依次反复导入In(CH3)3气体和O3气体以形成InO2层，然后同时导入Ga(CH3)3气体和O3气体以形成GaO层，之后同时导入Zn(CH3)2气体和O3气体以形成ZnO层。另外，这些层的顺序不局限于上述例子。此外，也可以混合这些气体来形成混合化合物层如InGaO2层、InZnO2层、GaInO层、ZnInO层、GaZnO层等。再者，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体来代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In(C2H5)3气体来代替In(CH3)3气体。此外，也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。还可以使用In(C2H5)3气体代替In(CH3)3气体。另外，也可以使用Zn(CH3)2气体。
另外，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而实施。
实施方式4
在本实施方式中，对能够用于包含在上述实施方式所示的半导体装置中的晶体管的氧化物半导体膜的一个方式进行说明。
氧化物半导体膜可以使用非晶氧化物半导体、单晶氧化物半导体、以及多晶氧化物半导体。另外，氧化物半导体膜也可以由包括结晶部的氧化物半导体(CAAC-OS：C AxisAligned Crystalline Oxide Semiconductor：C轴对齐的结晶氧化物半导体)构成。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，大部分的结晶部的尺寸为能够容纳于一边短于100nm的立方体内的尺寸。因此，有时包括在CAAC-OS膜中的结晶部的尺寸为能够容纳于一边短于10nm、短于5nm或短于3nm的立方体内的尺寸。CAAC-OS膜的缺陷能级密度低于微晶氧化物半导体膜。下面，对CAAC-OS膜进行详细的说明。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)来观察CAAC-OS膜时，观察不到结晶部与结晶部之间的明确的边界、即晶界(也称为grain boundary)。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
在利用TEM从大致平行于样品面的方向观察CAAC-OS膜(截面TEM图像)时，可知在结晶部中金属原子排列为层状。金属原子的各层具有反映形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状，并以平行于CAAC-OS膜的被形成面或顶面的方式进行排列。
另一方面，在利用TEM从大致垂直于样品面的方向观察CAAC-OS膜(平面TEM图像)时，可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间，金属原子的排列没有规律性。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane法来分析包括InGaZnO4结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时常出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
另一方面，当利用从大致垂直于c轴的方向使X线入射到样品的in-plane法来分析CAAC-OS膜时，在2θ为56°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(110)面。当该样品是InGaZnO4的单晶氧化物半导体膜时，将2θ固定在56°附近，并在以样品面的法线向量作为轴(轴)以旋转样品，在此条件下进行分析(扫描)，观察到六个峰值，该六个峰值来源于与(110)面等价的结晶面。与此相对地，当该样品是CAAC-OS膜时，即使在将2θ固定在56°附近的状态下来进行扫描，也不能观察到明确的峰值。
由上述结果可知，在CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是该CAAC-OS膜具有c轴取向，且c轴都朝向平行于被形成面或顶面的法线向量的方向。因此，在上述对截面TEM的观察中，观察到的排列为层状的金属原子的各层相当于与结晶的ab面平行的面。
另外，在形成CAAC-OS膜或进行加热处理等晶化处理时，形成结晶部。如上所述，结晶的c轴朝向平行于CAAC-OS膜的被形成面或顶面的法线向量的方向。由此，例如，当CAAC-OS膜的形状因蚀刻等而发生改变时，可能会使结晶的c轴不平行于CAAC-OS膜的被形成面或顶面的法线向量。
此外，CAAC-OS膜中的晶化度不一定是均匀的。例如，当CAAC-OS膜的结晶部由CAAC-OS膜的顶面近旁的结晶成长而形成时，有时顶面附近区域的晶化度高于被形成面附近区域的晶化度。另外，当对CAAC-OS膜添加杂质时，被添加了杂质的区域的晶化度发生改变，所以有时会在局部形成晶化度不同的区域。
另外，当利用out-of-plane法来分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近也观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向的结晶。优选的是，在CAAC-OS膜中，在2θ为31°附近时出现峰值，而在2θ为36°附近时不出现峰值。
作为CAAC-OS膜的形成方法，可以举出如下三个方法。
第一个方法是：将成膜温度设定在150℃以上且500℃以下，优选为150℃以上且450℃以下，更优选为200℃以上且350℃以下，形成氧化物半导体膜，由此包括在氧化物半导体膜中的结晶部的c轴在平行于被形成面的法线向量或表面的法线向量的方向上一致。
第二个方法是：在以薄厚度形成氧化物半导体膜之后，进行200℃以上且700℃以下的加热处理，由此包括在氧化物半导体膜中的结晶部的c轴在平行于被形成面的法线向量或表面的法线向量的方向上一致。
第三个方法是：在以薄厚度形成第一层氧化物半导体膜之后，进行200℃以上且700℃以下的加热处理，再形成第二层氧化物半导体膜，由此包括在氧化物半导体膜中的结晶部的c轴在平行于被形成面的法线向量或表面的法线向量的方向上一致。
在CAAC-OS用于氧化物半导体膜的晶体管中，因照射可见光或紫外光而产生的电特性变动较小。因此，CAAC-OS用于氧化物半导体膜的晶体管具有较高的可靠性。
另外，例如使用多晶的氧化物半导体溅射靶材，利用溅射法来形成CAAC-OS。当离子碰撞到该溅射靶材时，有时包含在溅射靶材中的结晶区域沿着a-b面劈开，具有平行于a-b面的面的平板状或颗粒状的溅射粒子有时会剥离。此时，通过使该平板状或颗粒状的溅射粒子在保持为结晶状态的情况下达到被形成面，可形成CAAC-OS。
另外，为了形成CAAC-OS，优选应用如下条件。
通过抑制成膜时的杂质混入，可以抑制因杂质导致的结晶状态的损坏。例如，降低存在于成膜室内的杂质(氢、水、二氧化碳以及氮等)的浓度即可。另外，降低成膜气体中的杂质浓度即可。具体而言，使用露点为-80℃以下，优选为-100℃以下的成膜气体。
另外，通过提高成膜时的被形成面的加热温度(例如，衬底加热温度)，在溅射粒子到达被形成面之后，发生溅射粒子的迁移。具体而言，在将被形成面的温度设定为100℃以上且740℃以下，优选为200℃以上且500℃以下的状态下进行成膜。通过提高成膜时的被形成面的温度，当平板状或颗粒状的溅射粒子到达被形成面时，在被形成面上发生迁移，溅射粒子的平坦的面附着到被形成面。
另外，优选通过提高成膜气体中的氧比例，并对电力进行最优化，由此减轻成膜时的等离子体损伤。将成膜气体中的氧比例设定为30vol.％以上，优选设定为100vol.％。
以下，作为溅射靶材的一个例子，示出了In-Ga-Zn类化合物靶材。
将InOX粉末、GaOY粉末及ZnOZ粉末以规定的摩尔数比进行混合，在进行加压处理之后，在1000℃以上且1500℃以下的温度下进行加热处理，由此得到作为多晶的In-Ga-Zn类化合物靶材。另外，上述加压处理可以在冷却(或放冷)的同时、或在加热的同时进行。另外，X、Y及Z为任意正数。在此，InOX粉末、GaOY粉末及ZnOZ粉末的规定的摩尔数比例如为2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、3:1:2、1:3:2、1:6:4或1:9:6。另外，粉末的种类、以及混合时的摩尔数比可根据所制造的溅射靶材而适当地进行改变。
另外，本实施方式所示的结构、方法等可以与其他实施方式及实施例所示的结构、方法等适当地组合而实施。
实施方式5
通过使用在上述实施方式中示出一个例子的晶体管可以制造具有显示功能的半导体装置(也称为显示装置)。此外，通过将包括晶体管的驱动电路的一部分或整个部分形成在与像素部相同的衬底上，可以形成系统整合型面板(system-on-panel)。在本实施方式中，参照图14至图15来说明使用了在上述实施方式中示出一个例子的晶体管的显示装置的例子。注意，图15A和图15B是示出沿着图14B中的M-N的点划线的截面结构的截面图。
在图14A中，以围绕设置在第一衬底901上的像素部902的方式设置有密封剂905，并且，使用第二衬底906进行密封。在图14A中，在第一衬底901上的与被密封剂905围绕的区域不同的区域中，安装有使用单晶半导体或多晶半导体形成在另行准备的衬底上的信号线驱动电路903和扫描线驱动电路904。此外，供应给信号线驱动电路903、扫描线驱动电路904或者像素部902的各种信号及电位由FPC(Flexible printed circuit：柔性印刷电路)918来供应。
在图14B和图14C中，以围绕设置在第一衬底901上的像素部902和扫描线驱动电路904的方式设置有密封剂905。此外，在像素部902和扫描线驱动电路904上设置有第二衬底906。因此，像素部902和扫描线驱动电路904与显示元件一起被第一衬底901、密封剂905以及第二衬底906密封。在图14B和图14C中，在第一衬底901上的与被密封剂905围绕的区域不同的区域中，安装有使用单晶半导体或多晶半导体形成在另行准备的衬底上的信号线驱动电路903。在图14B和图14C中，供应给信号线驱动电路903、扫描线驱动电路904或者像素部902的各种信号及电位由FPC918来供应。
此外，图14B和图14C示出了另行形成信号线驱动电路903并将其安装到第一衬底901的示例，但是并不局限于该结构。既可以另行形成扫描线驱动电路并进行安装，又可以仅另行形成信号线驱动电路的一部分或者扫描线驱动电路的一部分并进行安装。
另外，对另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG(ChipOn Glass，玻璃覆晶封装)方法、引线键合方法、或者TAB(Tape Automated Bonding，卷带式自动接合)方法等。图14A是利用COG方法来安装信号线驱动电路903和扫描线驱动电路904的示例，图14B是利用COG方法来安装信号线驱动电路903的示例，图14C是利用TAB方法来安装信号线驱动电路903的示例。
此外，显示装置包括密封有显示元件的面板和在该面板中安装有包括控制器的IC等的模块。
另外，本说明书中的显示装置是指图像显示装置或光源(包括照明装置)。另外，显示装置还包括：安装有连接器诸如FPC或TCP的模块；在TCP的端部上设置有印刷布线板的模块；利用COG方式将IC(集成电路)直接安装到显示元件的模块。
此外，设置在第一衬底上的像素部及扫描线驱动电路包括多个晶体管，可应用上述实施方式所示的晶体管。
作为设置在显示装置中的显示元件，可使用液晶元件(也称为液晶显示元件)、发光元件(也称为发光显示元件)。对于发光元件，将由电流或电压来控制亮度的元件包括在其范畴内，具体而言，包括无机EL(Electro Luminescence；电致发光)元件、有机EL元件等。此外，也可应用电子墨水等因电作用而改变对比度的显示媒介。图15A示出了使用液晶元件来作为显示元件的液晶显示装置的示例，图15B示出了使用发光元件来作为显示元件的发光显示装置的示例。
如图15A和图15B所示，显示装置包括连接端子电极915及端子电极916，并且，连接端子电极915及端子电极916通过各向异性导电剂919而电连接到FPC918所包括的端子。
连接端子电极915由与第一电极930相同的导电膜来形成，并且，端子电极916由与晶体管910及晶体管911的一对电极相同的导电膜来形成。
此外，设置在第一衬底901上的像素部902和扫描线驱动电路904包括多个晶体管，在图15A和图15B中示出了像素部902所包括的晶体管910和扫描线驱动电路904所包括的晶体管911。在图15A中，在晶体管910及晶体管911上设置有绝缘膜924，在图15B中，在绝缘膜924上还设置有平坦化膜921。另外，在晶体管910及晶体管911中，包含氧化物半导体膜的多层膜926可适当地使用实施方式1所示的包含氧化物半导体膜的多层膜20、或实施方式2所示的包含氧化物半导体膜的多层膜34。绝缘膜924可适当地使用实施方式1所示的保护膜26。绝缘膜923是用作基底膜的绝缘膜。
在本实施方式中，作为晶体管910及晶体管911可使用上述实施方式所示的晶体管。通过将实施方式1至实施方式3中的任一个所示的晶体管用作晶体管910及晶体管911，可制造高显示品质的显示装置。
此外，图15B示出了在平坦化膜921上的与驱动电路用晶体管911的多层膜926的沟道区重叠的位置设置有导电膜917的示例。在本实施方式中，由与第一电极930相同的导电膜来形成导电膜917。通过将导电膜917设置在与多层膜926的沟道区重叠的位置，可进一步减少BT应力测试前后的晶体管911的阈值电压的变动量。此外，导电膜917的电位既可以与晶体管911的栅电极的电位相同，也可以不同，并且，还可以将导电膜用作第二栅电极。此外，导电膜917的电位也可以为GND、0V、浮动状态、或与驱动电路的最低电位(Vss，例如以源电极的电位为标准时的源电极的电位)相同的电位或与其相等的电位。
此外，导电膜917还具有遮蔽外部的电场的功能。就是说，导电膜917还具有不使外部的电场作用到内部(包括晶体管的电路部)的功能(尤其是遮蔽静电的静电遮蔽功能)。利用导电膜917的遮蔽功能，可以防止由于静电等外部电场的影响而使晶体管的电特性发生变动。导电膜917可以用于上述实施方式所示的任何晶体管。
设置在像素部902中的晶体管910电连接到显示元件以构成显示面板。只要可以进行显示就对显示元件没有特别的限制，可以使用各种各样的显示元件。
在图15A中，作为显示元件的液晶元件913包括第一电极930、第二电极931以及液晶层908。另外，以夹持液晶层908的方式设置有用作取向膜的绝缘膜932及绝缘膜933。此外，第二电极931设置在第二衬底906一侧，并且第一电极930隔着液晶层908与第二电极931重叠。
此外，间隔物935是通过对绝缘膜选择性地进行蚀刻而得到的柱状间隔物，且是为了控制第一电极930与第二电极931之间的间隔(单元间隙)而设置的。另外，也可以使用球状间隔物。
当使用液晶元件来作为显示元件时，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手向列相、各向同性相等。
另外，也可以采用不使用取向膜的呈现蓝相的液晶。蓝相是液晶相中之一种，当使胆甾相液晶的温度升高时，在即将由胆甾相转变成各向同性相之前呈现为蓝相。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合手性试剂的液晶组成物用于液晶层。由于包括呈现蓝相的液晶和手性试剂的液晶组成物的响应时间较短，为1msec以下，并且因为它具有光学各向同性，所以不需要取向处理且视角依赖性较低。另外，因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。因此，可以提高液晶显示装置的生产率。
第一衬底901和第二衬底906被密封剂925固定。作为密封剂925，可以使用热固化树脂、光固化树脂等有机树脂。
另外，上述实施方式中使用的包含氧化物半导体膜的晶体管具有优良的开关特性。另外，由于能够得到较高的场效应迁移率，因此能够进行高速驱动。由此，通过在具有显示功能的半导体装置的像素部中使用上述晶体管，可提供高品质的图像。另外，因为该晶体管可在同一衬底上独立地制造驱动电路及像素部，所以可缩减半导体装置的部件数量。
考虑到配置在像素部中的晶体管的泄漏电流等，将设置在液晶显示装置中的存储电容器的大小设定为能够在指定期间中保存电荷。通过使用包括高纯度的氧化物半导体膜的晶体管，由于设置具有各像素中的液晶电容的1/3以下、优选为1/5以下的电容的存储电容器就已足够，所以可提高像素的开口率。
此外，在显示装置中，适当地设置黑矩阵(遮光膜)、偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可使用利用偏振衬底以及相位差衬底的圆偏振。此外，作为光源，也可使用背光灯、侧光灯等。
此外，作为像素部中的显示方式，可以采用逐行扫描方式或隔行扫描方式等。此外，作为当进行彩色显示时在像素中控制的颜色因素，不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，也可以采用RGBW(W表示白色)或对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。另外，也可以按每个颜色因素的点使其显示区的大小不同。但是，本发明的一个实施方式不局限于彩色显示的显示装置，而也可以应用于单色显示的显示装置。
在图15B中，作为显示元件的发光元件963与设置在像素部902中的晶体管910电连接。另外，发光元件963的结构是第一电极930、发光层961以及第二电极931的叠层结构，但是，不局限于所示的结构。根据从发光元件963取出光的方向等，可适当地改变发光元件963的结构。
隔壁960使用有机绝缘材料或无机绝缘材料来形成。尤其优选通过如下方法来形成隔壁960：即，使用感光树脂材料并在第一电极930上形成开口部，且将该开口部的侧壁形成为具有连续曲率的倾斜面。
发光层961可以由单层来构成，也可以由包含多个层的叠层来构成。
为了防止氧、氢、水分、二氧化碳等侵入发光元件963，也可在第二电极931及隔壁960上形成保护层。作为保护层，可以形成氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氮氧化铝膜、DLC膜等。此外，在由第一衬底901、第二衬底906以及密封剂936所密封的空间中设置有填充材料964并被密封。如此，为了不暴露于外部气体中，优选使用气密性高且脱气少的保护薄膜(粘合薄膜、紫外线固化树脂薄膜等)、覆盖材料来进行封装(封入)。
作为密封剂936，可以使用热固化树脂或光固化树脂等有机树脂或者包括低熔点玻璃的玻璃粉等。上述玻璃粉对水或氧等杂质具有高阻挡性，所以是优选的。此外，当使用玻璃粉来作为密封剂936时，如图15B所示，通过在绝缘膜924上设置玻璃粉，可以提高附着性。
作为填充材料964，除了氮或氩等惰性气体以外，也可以使用紫外线固化树脂或热固化树脂，例如可以使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯-醋酸乙烯酯)。例如，作为填充材料使用氮即可。
另外，如果需要，也可在发光元件的射出面上适当地设置诸如偏振片或者圆偏振片(包括椭圆偏振片)、相位差板(λ/4板，λ/2板)、滤色片等光学薄膜。此外，也可在偏振片或者圆偏振片上设置防反射膜。例如，可以进行抗眩光处理，该处理是利用表面的凹凸来扩散反射光以降低眩光的处理。
关于对显示元件施加电压的第一电极及第二电极(也称为像素电极、公共电极、对置电极等)，根据所取出的光的方向、设置电极的地方、以及电极的图案结构来选择其透光性、反射性即可。
作为第一电极930、第二电极931，可以使用包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(以下，表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等具有透光性的导电材料。
此外，第一电极930和第二电极931可以使用钨(W)、钼(Mo)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钴(Co)、镍(Ni)、钛(Ti)、铂(Pt)、铝(Al)、铜(Cu)、银(Ag)等金属、其合金或者其金属氮化物中的一种或多种来形成。
此外，作为第一电极930和第二电极931，可以使用包含导电高分子(也称为导电聚合体)的导电组成物来形成。作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物，聚吡咯或其衍生物，聚噻吩或其衍生物，或者由苯胺、吡咯及噻吩中的两种以上构成的共聚物或者其衍生物等。
此外，由于晶体管容易因静电等而损坏，所以优选设置用来保护驱动电路的保护电路。保护电路优选使用非线性元件来构成。
如上所述，通过应用上述实施方式所示的晶体管，可以提供具有显示功能的可靠性高的半导体装置。
另外，本实施方式所示的结构、方法等可以与其他实施方式及实施例所示的结构、方法等适当地组合而实施。
实施方式6
在本实施方式中，对设置有触摸传感器(触摸检测装置)的显示装置(也称为触摸屏)进行说明。
图16为示出了显示装置900的像素部的结构实例的俯视图。图17为图16的点划线OP之间的截面图。另外，在图16中，为了简化起见，省略构成要素的一部分。另外，在本实施方式中，适当地使用在实施方式5中使用的附图标记来进行说明。
上述像素部至少包括晶体管910、包含栅电极972的扫描线、包含一对电极974和975中的一个电极974的信号线、第一电极930、第二电极931、以及间隔物935(参照图16)。
晶体管910包括栅电极972、栅极绝缘膜976、多层膜926、一对电极974和975、绝缘膜924。栅电极972设置在第一衬底901上的用作为基底膜的绝缘膜923上。栅极绝缘膜976设置在栅电极972上，多层膜926以与栅电极972重叠的方式设置在栅极绝缘膜976上，一对电极974和975设置在多层膜926上，绝缘膜924设置在多层膜926及一对电极974和975上(参照图17)。
另外，在绝缘膜924上设置有有机树脂膜945。在有机树脂膜945上设置有用作为公共电极的第二电极931。在有机树脂膜945及第二电极931上设置有绝缘膜937。在绝缘膜924、绝缘膜937及有机树脂膜945中设置有到达电极975的开口，并且在该开口及绝缘膜937上设置有用作为像素电极的第一电极930(参照图17)。换而言之，用作为像素电极的第一电极930与一对电极974和975中的一个电连接。
另外，在绝缘膜937及用作为像素电极的第一电极930上设置有用作为取向膜的绝缘膜932。在第二衬底906的与第一衬底901对置的表面设置有用作为取向膜的绝缘膜933，在用作为取向膜的绝缘膜932与绝缘膜933之间设置有液晶层908。另外，除了上述构成要素之外，还可以适当地设置光学构件。例如，可以在第一衬底901及第二衬底906的外侧设置偏振片。
另外，显示装置900具备静电电容式传感器作为触摸传感器。在第二衬底906的外侧设置有电极941。另外，在将偏振片设置在第二衬底906的外侧的情况下，将该偏振片设置在电极941与第二衬底906之间。
第一衬底901一侧的用作为公共电极的第二电极931用作为像素的公共电极及触摸传感器的电容元件的一个电极。电极941用作为触摸传感器的电容元件的另一个电极。另外，由于显示装置900的像素部采用FFS模式的像素结构，所以在第二衬底906一侧不形成导电膜，因此，将电极941用作为用来防止第二衬底906的带电的导电体。
晶体管910可以使用与实施方式1所示的晶体管50相同的材料及方法来形成。换而言之，栅电极972、栅极绝缘膜976、多层膜926、一对电极974和975以及绝缘膜924可分别使用与实施方式1所示的晶体管50的栅电极15、栅极绝缘膜17、多层膜20、一对电极21和22、保护膜26相同的材料及方法来形成。
另外，可利用晶体管910的制造工序来制造显示装置900的信号线驱动电路及/或扫描线驱动电路。例如，可以制造信号线驱动电路及/或扫描线驱动电路中的晶体管、二极管以及设置在与FPC等连接的端子部中的引线。
有机树脂膜945能够使用可用于实施方式5所示的平坦化膜921或隔壁960的材料及制造方法来形成。绝缘膜937能够使用可用于晶体管910中的绝缘膜(栅极绝缘膜976和绝缘膜924等)的材料及制造方法来形成。
另外，一对电极974和975中的一个电极、即电极975通过设置于绝缘膜924、绝缘膜937及有机树脂膜945中的开口与用作为像素电极的第一电极930相接。该开口通过利用光刻工序等来形成抗蚀剂掩模，能够使用该抗蚀剂掩模进行蚀刻来形成。具体而言，该开口通过对绝缘膜924及有机树脂膜945的一部分进行蚀刻的工序、以及对绝缘膜937的一部分进行蚀刻的工序来形成。
图18A示出了截面图，其中示出了将与一对电极974和975电连接的布线977和用作为公共电极的第二电极931连接的连接结构的一个示例。布线977和用作为公共电极的第二电极931通过设置于绝缘膜924及有机树脂膜945中的开口来相接。由此，通过对布线977供应电位，可对用作为公共电极的第二电极931供应电位。另外，布线977可利用一对电极974、975的制造工序来形成。
另外，图18B示出了与FPC等连接的端子部中的布线的连接结构的一个示例的截面图。电极979在设置于绝缘膜924及有机树脂膜945中的开口与布线977相接，并通过设置于栅极绝缘膜976、绝缘膜924及有机树脂膜945中的开口与布线978相接。由此，通过对布线978供应电位，可以对布线977供应电位。另外，布线978可使用栅电极972的制造工序来形成。
如图18B所示，与利用电极979来连接布线977和布线978以与制造将布线977与布线978直接相接的连接部的情况相比，能够减少一个光掩模。这是因为，为了采用将布线977与布线978直接相接的连接结构，在形成一对电极974和975之前，需要先用来在栅极绝缘膜976中形成接触孔的光掩模，但是当采用图18B的连接结构时，不需要使用该光掩模。
另外，通过利用多色调光掩模来制造图19所示的晶体管912，以代替图17所示的晶体管910，可减少光掩模的数量。多色调光掩模是指能够用多个级别的光量进行曝光的掩模，典型的是，用三个级别的光量进行曝光以设置曝光区、半曝光区以及非曝光区。通过使用多色调光掩模，可通过一次曝光及显影工序来形成包括多种厚度(典型的是两种厚度)的抗蚀剂掩模。因此，通过使用多色调光掩模，可减少光掩模的数量。具体而言，在多层膜927及一对电极928和929的形成工序中，通过使用多色调光掩模，可减少一个光掩模。另外，当使用多色调光掩模时，多层膜927的端部位于一对电极928和929的端部的外侧。
图20是示出了显示装置900的用作为公共电极的第二电极931及电极941的结构示例的平面图。如图20所示，用作为公共电极的第二电极931及电极941具有条状形状，用作为公共电极的第二电极931与电极941在平面上配置成正交。用作为各公共电极的第二电极931通过引线951与安装到衬底901的FPC954连接，各电极941通过引线952与安装到衬底906的FPC955连接。
图21A是图20的点划线Q-R之间的截面图，图21B是图20的区域953中的平面图。如图21A所示，用作为公共电极的第二电极931设置在多个像素中，用作为像素电极的第一电极930设置在每个像素中，并与晶体管910连接。在用作为公共电极的第二电极931与电极941交叉的区域中形成有触摸传感器的静电电容元件。静电电容元件由用作为公共电极的第二电极931、电极941以及设置在用作为公共电极的第二电极931与电极941之间的电介质来构成。用作为公共电极的第二电极931是用来对静电电容元件供应电位的电极。电极941是用来取出流过电容元件的电流的电极。
显示装置900的工作大致分为对像素输入图像信号的显示工作以及检测触摸动作的检测工作。在显示工作中，用作为公共电极的第二电极931的电位被固定为低电平。在检测工作中，脉冲信号依次供应到用作为各公共电极的第二电极931，第二电极931的电位为高电平。此时，如果用手指触摸显示装置900，则由手指的触摸所形成的电容被施加到触摸传感器的静电电容元件，由此流过电容元件的电流发生变化，从而改变电极941的电位。通过依次扫描电极941并检测电极941的电位变化，能够检测出手指的触摸位置。
如上所述，在包含液晶元件的显示装置中，作为构成显示装置900的静电电容的电极，可以使用原本设置在FFS模式的液晶显示装置中的用来防止带电的导电体、以及像素的公共电极，因此，可以提供轻量、薄型且高显示品质的触摸屏。
另外，在此示出了将用作为公共电极的第二电极931设置在用作为像素电极的第一电极930的下侧(第一衬底901一侧)的示例，但是用作为公共电极的第二电极931也可设置在用作像素电极的第一电极930的上侧。
另外，显示装置的结构可以使用本实施方式所示的显示装置900之外的结构。例如，也可以采用外置式触摸屏，在该外置式触摸屏中，将形成静电电容并将触摸屏衬底安装到液晶显示装置或发光显示装置的第一衬底901或第二衬底906一侧。另外，也可以通过使用安装到第一衬底901或第二衬底906的外侧的用来防止带电的导电膜来构成表面电容(surface capacitive)式触摸传感器。下面，参照图22至图23，对应用于外置式触摸屏的触摸传感器的结构示例进行说明。
图22A是示出了触摸传感器的结构示例的分解透视图，图22B是示出了触摸传感器的电极981的结构示例的平面图，图22C是示出了触摸传感器的电极982的结构实例的平面图。
如图22A至图22C所示，在触摸传感器980中，在衬底986上形成有排列在X轴方向上的多个电极981、以及排列在与X轴交叉的Y轴方向上的多个电极982。
电极981及电极982分别具有多个四边形状的导电膜彼此连接的结构。多个电极981和多个电极982以导电膜的四边形状的部分的位置不重叠的方式进行配置。在电极981与电极982交叉的部分设置有绝缘膜，以不使电极981与电极982相接触。
图23A是说明电极981及电极982各自的连接结构的一个示例的截面图，示出了电极981与电极982交叉的部分的截面图的一个示例。图23B是电极981与电极982交叉的部分的等效电路图。如图23B所示，电容器983形成在电极981与电极982交叉的部分中。
如图23A所示，在传感器部989中，电极981由第一层的导电膜981a和导电膜981b以及绝缘膜985上的第二层的导电膜981c来构成。导电膜981a及导电膜981b通过导电膜981c而彼此连接。电极982由第一层的导电膜来形成。以覆盖电极981、电极982、电极984以及绝缘膜985的方式来形成绝缘膜991。作为绝缘膜985及绝缘膜991，例如可使用氧化硅膜、氧氮化硅膜等来形成即可。另外，也可在衬底986与电极981及电极984之间形成基底绝缘膜。基底绝缘膜，例如可使用氧化硅膜、氧氮化硅膜等来形成。
电极981及电极982例如使用对可见光具有透光性的导电材料来形成。作为具有透光性的导电材料，例如为含有氧化硅的氧化铟锡、氧化铟锡、氧化锌、氧化铟锌、添加有镓的氧化锌等。
导电膜981a在端子部990中与电极984连接。由电极984来形成与FPC连接的连接端子。电极982也与电极981同样地，被连接到电极984等其他的电极。电极984例如可使用钨膜来形成。
为了将电极984与FPC电连接，在电极984上的绝缘膜985及绝缘膜991中形成开口。用粘结剂或粘结薄膜等将衬底987粘合到绝缘膜991上。通过用粘结剂或粘结薄膜将衬底986粘合到显示装置的第一衬底901或第二衬底906，以构成触摸屏。
另外，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而实施。
实施方式7
在本实施方式中，对用于降低显示装置的耗电量的驱动方法进行说明。通过采用本实施方式的驱动方法，可以进一步降低在像素中使用氧化物半导体晶体管的显示装置的耗电量。下面，参照图24及图25对显示装置的一个示例的液晶显示装置的低耗电量化进行说明。
图24是示出了本实施方式的液晶显示装置的结构示例的方框图。如图24所示，液晶显示装置500包括作为显示模块的液晶面板501、控制电路510以及计算电路。
向液晶显示装置500中输入作为数字数据的图像信号(Video)及用来控制液晶面板501的屏面的改写的同步信号(SYNC)。作为同步信号，例如包括水平同步信号(Hsync)、垂直同步信号(Vsync)以及参考时钟信号(CLK)等。
液晶面板501包括显示部530、扫描线驱动电路540及数据线驱动电路550。显示部530包括多个像素531。相同行中的像素531都通过共同的扫描线541而连接到扫描线驱动电路540，相同列中的像素531都通过共同的数据线551而连接到数据线驱动电路550。
向液晶面板501中供应公共电压(以下称为Vcom)、以及作为电源电压的高电源电压(VDD)和低电源电压(VSS)。公共电压(Vcom)被供应给显示部530中的每个像素531。
数据线驱动电路550对被输入的图像信号进行处理，生成数据信号，并对数据线551输出数据信号。扫描线驱动电路540对扫描线541输出扫描信号，该扫描信号用于选择被写入数据信号的像素531。
像素531包括开关元件，该开关元件与数据线551之间的电连接被扫描信号控制。当开关元件处于导通状态时，数据信号从数据线551被写入到像素531。
被施加了Vcom的电极相当于公共电极。
控制电路510为控制液晶显示装置500整体的电路，且具有生成构成液晶显示装置500的电路的控制信号的电路。
控制电路510包括控制信号生成电路，该控制信号生成电路由同步信号(SYNC)生成扫描线驱动电路540及数据线驱动电路550的控制信号。作为扫描线驱动电路540的控制信号，包括起始脉冲信号(GSP)、时钟信号(GCLK)等，作为数据线驱动电路550的控制信号，包括起始脉冲信号(SSP)、时钟信号(SCLK)等。例如，控制电路510生成周期相同但相位发生了偏移的多个时钟信号来作为时钟信号(GCLK、SCLK)。
另外，控制电路510对从液晶显示装置500的外部输入的图像信号(Video)向数据线驱动电路550的输出进行控制。
数据线驱动电路550包括数字-模拟转换电路(以下称为D-A转换电路552)。D-A转换电路552将图像信号转换为模拟信号，以生成数据信号。
另外，在输入到液晶显示装置500的图像信号为模拟信号的情况下，在控制电路510中将其转换为数字信号并输出到液晶面板501。
图像信号由每个帧的图像数据所构成。控制电路510具有如下功能：对图像信号进行图像处理，并根据通过该处理所得到的数据来控制对数据线驱动电路550输出图像信号。因此，控制电路510包括运动检测部511，该运动检测部511从每个帧的图像数据来检测出运动。在运动检测部511中，在判定为未检测到运动的情况下，控制电路510停止对数据线驱动电路550输出图像信号，而在判定为检测到运动的情况下，再次开始输出图像信号。
对于由运动检测部511进行的用来检测运动的图像处理，没有特别的限制。作为检测运动的方法，例如有从连续的两个帧之间的图像数据来得到差分数据的方法。根据所得到的差分数据能够判断有无运动。另外，还有检测运动矢量的方法等。
另外，液晶显示装置500可设置有对所输入的图像信号的图像信号进行校正的校正电路。例如，通过校正图像信号，将比与图像信号的灰度相对应的电压高的电压施加到像素531。通过进行这样的校正，可以缩短液晶元件的响应时间。这种通过对图像信号进行校正处理来驱动控制电路510的方法被称为过驱动。另外，在进行以图像信号的帧频率的整数倍来驱动液晶显示装置500的倍速驱动的情况下，由控制电路510生成补偿两个帧之间的图像数据，或者生成用来在两个帧之间进行黑色显示的图像数据即可。
下面，参照图25所示的时序图，说明用来显示如动态图像那样有运动的图像、以及如静态图像那样没有运动的图像的液晶显示装置500的工作。图25示出了垂直同步信号(Vsync)、以及从数据线驱动电路550输出到数据线551的数据信号(Vdata)的信号波形。
图25为3m帧期间的液晶显示装置500的时序图。在此，最初的k帧期间及最后的j帧期间的图像数据有运动，而其他的帧期间的图像数据没有运动。注意，k和j都是1以上且m-2以下的整数。
在最初的k帧期间中，运动检测部511判定为各帧的图像数据有运动。控制电路510根据运动检测部511的判定结果，将数据信号(Vdata)输出到数据线551。
另外，在运动检测部511中，进行用来检测运动的图像处理，在判定为第k+1帧的图像数据没有运动的情况下，在控制电路510中，根据运动检测部511的检测结果，在第k+1帧期间中停止对数据线驱动电路550输出图像信号(Video)。因此，停止从数据线驱动电路550向数据线551输出的数据信号(Vdata)。另外，为了停止显示部530的改写，停止对扫描线驱动电路540及数据线驱动电路550供应控制信号(起始脉冲信号、时钟信号等)。另外，控制电路510直到在运动检测部511得到图像数据具有运动这样的判定结果为止，停止对数据线驱动电路550输出图像信号，并停止对扫描线驱动电路540及数据线驱动电路550输出控制信号，停止显示部530的改写。
另外，在本说明书中，对液晶面板“不供应”信号是指对供应该信号的布线施加与用来使电路工作的指定电压不同的电压，或者使该布线在电性上处于浮动状态。
当停止对显示部530进行改写时，相同方向的电场持续施加到液晶元件，因此，有可能导致液晶元件的液晶的劣化。在产生这种问题的情况下，无论运动检测部511的判定结果如何，在指定的时刻从控制电路510向扫描线驱动电路540及数据线驱动电路550供应信号，以对数据线551写入使极性反转的数据信号，由此使施加到液晶元件的电场的方向反转即可。
另外，以Vcom为标准来决定输入到数据线551的数据信号的极性。在数据信号的电压高于Vcom的情况下，数据信号的极性为正极性，在数据信号的电压低于Vcom的情况下，数据信号的极性为负极性。
具体而言，如图25所示，在第m+1帧期间，控制电路510对扫描线驱动电路540及数据线驱动电路550输出控制信号，对数据线驱动电路550输出图像信号Video。数据线驱动电路550对数据线551输出其极性与在第k帧期间输出到数据线551的数据信号(Vdata)反转后的数据信号(Vdata)。因此，在检测不到图像数据的运动的期间、即第m+1帧期间及第2m+1帧期间，极性反转后的数据信号(Vdata)被写入到数据线551。在图像数据没有变化的期间，显示部530的改写间歇地进行，因此，在降低因改写所需的耗电量的同时，能够防止液晶元件的劣化。
另外，在运动检测部511中，当判定为第2m+1帧以后的图像数据有运动时，控制电路510控制扫描线驱动电路540及数据线驱动电路550来进行显示部530的改写。
如上所述，当采用图25所示的驱动方法时，不管图像数据(Video)有没有运动，数据信号(Vdata)的极性在每个m帧期间反转。另一方面，在动态图像的显示期间，在每个帧进行显示部530的改写，在静态图像的显示期间，在每m帧进行显示部530的改写。其结果是，能够降低伴随着显示部的改写所需的耗电量。从而，能够抑制由驱动频率及像素数目的增加所引起的耗电量的增加。
如上所述，在液晶显示装置500中，用显示动态图像的模式和显示静态图像的模式使液晶显示装置的驱动方法不同，由此能够提供在抑制液晶劣化且维持显示品质的同时，能够使耗电量低的液晶显示装置。
另外，当显示静态图像的情况下，在每个帧对像素进行改写，人的眼睛会看到闪烁而感到像素的改写，这导致眼睛疲劳。本实施方式的液晶显示装置中，因为在静态图像的显示期间对像素改写的频率低，因此能够减轻眼睛疲劳。
因此，通过利用使用氧化物半导体晶体管来形成底板的液晶面板，能够提供适用于便携式移动电话、高精细且低耗电量的中小型液晶显示装置。
另外，为了防止液晶劣化，数据信号的极性反转的间隔(在此，m帧期间)为2秒以下，优选为1秒以下。
另外，图像数据的运动检测由控制电路510的运动检测部511来进行，但是不局限于此。也可以从液晶显示装置500的外部对控制电路510输入有无运动的数据。
另外，判定图像数据没有运动的条件不局限于连续的两个帧之间的图像数据，而也可以根据液晶显示装置500的使用方式而适当地决定该判定时所需要的帧的个数。例如，当连续的m帧图像数据没有运动时，可以停止显示部530的改写。
另外，在本实施方式中，使用液晶显示装置以作为显示装置来进行说明，但是可以将本实施方式的驱动方法应用到其他的显示装置，例如发光显示装置等。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
实施方式8
本发明的一个实施方式的半导体装置可以应用到各种电子设备(包括游戏机)。作为电子设备，可以举出电视装置(也称为电视或电视接收机)、用于计算机等的显示器、数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置、游戏机(弹珠机(pachinko machine)或投币机(slot machine)等)、框体游戏机。图26示出了上述电子设备的一个示例。
图26A示出了具有显示部的桌子9000。在桌子9000中，框体9001组装有显示部9003，能够利用显示部9003来显示视频。另外，示出了利用四个桌腿9002来支撑框体9001的结构。另外，框体9001具有用于供应电力的电源供应线9005。
可以将上述实施方式中任一个所示的半导体装置用于显示部9003。因此，可以提高显示部9003的显示品质。
显示部9003具有触屏输入功能，通过用手指等按触显示于桌子9000的显示部9003中的显示按钮9004，可以进行画面操作或信息输入，并且显示部9003也可以用作如下控制装置，即通过使其具有能够与其他家电产品进行通信的功能、或能够控制其他家电产品的功能，从而通过画面操作来控制其他家电产品。例如，通过使用具有图像传感器功能的半导体装置，可以使显示部9003具有触屏输入功能。
另外，利用设置于框体9001的铰链也可以将显示部9003的画面以垂直于地板的方式立起来，从而也可以用作为电视装置。虽然当在小房间里设置大画面的电视装置时，自由使用的空间变小，但是若在桌子内安装有显示部则可以有效地利用房间的空间。
图26B示出了电视装置9100。在电视装置9100中，框体9101组装有显示部9103，并且能够利用显示部9103来显示视频。此外，在此示出了利用支架9105来支撑框体9101的结构。
通过利用框体9101所具备的操作开关、另外提供的遥控操作机9110，能够进行电视装置9100的操作。通过利用遥控操作机9110所具备的操作键9109，能够进行频道及音量的操作，并可以对在显示部9103上显示的视频进行操作。此外，也可以采用在遥控操作机9110中设置对从该遥控操作机9110输出的信息进行显示的显示部9107的结构。
图26B所示的电视装置9100具备接收机及调制解调器等。电视装置9100可以利用接收机来接收一般的电视广播，而且，电视装置9100通过调制解调器连接到有线或无线方式的通信网络，也可以进行单向(从发送者到接收者)或双向(发送者和接收者之间、或接收者彼此之间等)的信息通信。
可以将上述实施方式中任一个所示的半导体装置用于显示部9103、显示部9107。因此，可以提高电视装置的显示品质。
图26C示出了计算机9200，该计算机包括主体9201、框体9202、显示部9203、键盘9204、外部连接端口9205、指向装置9206等。
可以将上述实施方式中任一个所示的半导体装置用于显示部9203。因此，可以提高计算机9200的显示品质。
显示部9203具有触屏输入功能，通过用手指等按触显示于计算机9200的显示部9203中的显示按钮，由此可以进行画面操作或信息输入，并且显示部9203也可以用作为如下的控制装置，即通过使其具有能够与其他家电产品进行通信的功能、或能够控制其他家电产品的功能，从而通过画面操作来控制其他家电产品。
图27A和图27B是能够折叠的平板终端。图27A是打开的状态，并且平板终端包括框体9630、显示部9631a、显示部9631b、显示模式切换开关9034、电源开关9035、省电模式切换开关9036、止动件9033以及操作开关9038。
可以将上述实施方式中任一个所示的半导体装置用于显示部9631a、显示部9631b。因此，可以提高平板终端的显示品质。
在显示部9631a中，可以将其一部分用作触摸屏的区域9632a，并且可以通过按触所显示的操作键9638来输入数据。此外，作为一个示例在此示出：显示部9631a的一半区域只具有显示的功能，并且另一半区域具有触摸屏的功能，但是并不局限于该结构。也可以采用显示部9631a的全部区域具有触摸屏的功能的结构。例如，可以使显示部9631a的整个面显示为键盘按钮来将其用作为触摸屏，并且将显示部9631b用作为显示画面。
此外，显示部9631b也与显示部9631a同样，可以将其一部分用作为触摸屏的区域9632b。此外，通过使用手指或触屏笔等按触触摸屏的显示有键盘显示切换按钮9639的位置，可以在显示部9631b显示键盘按钮。
此外，也可以对触摸屏的区域9632a和触摸屏的区域9632b同时进行按触输入。
另外，显示模式切换开关9034能够进行竖屏显示和横屏显示等显示的方向的切换、以及黑白显示或彩色显示等的切换等。根据内置于平板终端中的光传感器所检测的使用时的外光的光量，省电模式切换开关9036可以将显示的亮度设定为最适合的亮度。平板终端除了光传感器以外，还可以内置陀螺仪和加速度传感器等检测倾斜度的传感器等的其他检测装置。
此外，图27A示出了显示部9631b的显示面积与显示部9631a的显示面积相同的示例，但是并不局限于此，一个的尺寸和另一个的尺寸可以不同，并且它们的显示品质也可以不同。例如可以设定为显示面板的其中一个具有比另一个具有更高精细的显示。
图27B是合上的状态，并且平板终端包括框体9630、太阳能电池9633、充放电控制电路9634。此外，在图27B中，作为充放电控制电路9634的一个示例示出了具有电池9635和DCDC转换器9636的结构。
此外，平板终端可以折叠，因此不使用时可以合上框体9630。因此，可以保护显示部9631a和显示部9631b，因而，可以提供一种具有良好的耐久性且从长期使用的观点来看具有高可靠性的平板终端。
此外，图27A和图27B所示的平板终端还可以具有如下功能：显示各种各样的信息(静态图像、动态图像、文字图像等)的功能；将日历、日期或时刻等显示在显示部上的功能；对显示在显示部上的信息进行操作或编辑的触摸输入功能；通过各种各样的软件(程序)来控制处理的功能等。
通过利用安装在平板终端的表面上的太阳能电池9633，可以将电力供应到触摸屏、显示部或视频信号处理部等。另外，太阳能电池9633可以设置在框体9630的单面或两面，因此可以进行高效的电池9635的充电。另外，当使用锂离子电池以作为电池9635时，有可以实现小型化等的优点。
另外，参照图27C所示的方框图，对图27B所示的充放电控制电路9634的结构和工作进行说明。图27C示出了太阳能电池9633、电池9635、DCDC转换器9636、转换器9637、开关SW1至SW3以及显示部9631，电池9635、DCDC转换器9636、转换器9637、开关SW1至SW3对应于图27B所示的充放电控制电路9634的各位置。
首先，说明在利用外光使太阳能电池9633进行发电时的工作的示例。使用DCDC转换器9636对太阳能电池所产生的电力进行升压或降压以使它成为用来对电池9635进行充电的电压。并且，当利用来自太阳能电池9633的电力使显示部9631工作时，使开关SW1导通，并且，利用转换器9637将其升压或降压到显示部9631所需要的电压。另外，当不进行显示部9631中的显示时，可以采用使开关SW1截止且使开关SW2导通以对电池9635进行充电的结构。
注意，作为发电单元的一个示例，示出了太阳能电池9633，但是并不局限于此，也可以使用压电元件(piezoelectric element)或热电转换元件(珀耳帖元件(Peltierelement))等其他发电单元来对电池9635进行充电。例如，也可以使用以无线(不接触)的方式能够收发电力来进行充电的无线电力传输模块、或组合其他充电方法来进行充电。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
实施例1
在本实施例中，对晶体管的Vg-Id特性以及光BT应力测试的测量结果进行说明。
首先，对包含于样品1中的晶体管的制造工序进行说明。在本实施例中，参照图4进行说明。
首先，如图4A所示，作为衬底11使用玻璃衬底，在衬底11上形成栅电极15。
利用溅射法形成厚度为100nm的钨膜，利用光刻工序在该钨膜上形成掩模，使用该掩模对钨膜的一部分进行蚀刻，由此形成栅电极15。
接着，在栅电极15上形成有栅极绝缘膜17。
层叠厚度为50nm的第一氮化硅膜、厚度为300nm的第二氮化硅膜、厚度为50nm的第三氮化硅膜、以及厚度为50nm的氧氮化硅膜来形成栅极绝缘膜17。
在如下条件下形成第一氮化硅膜：作为源气体使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为100sccm的氨，向等离子体CVD装置的处理室内供应该源气体，将处理室内的压力控制为100Pa，使用27.12MHz的高频电源以供应2000W的功率。
接着，在如下条件下形成第二氮化硅膜，即在第一氮化硅膜的源气体的条件中将氨的流量设定为2000sccm。
接着，在如下条件下形成第三氮化硅膜，即作为源气体使用流量为200sccm的硅烷以及流量为5000sccm的氮，向等离子体CVD装置的处理室内供应该源气体，将处理室内的压力控制为100Pa，使用27.12MHz的高频电源来供应2000W的功率。
接着，在如下条件下形成氧氮化硅膜，即作为源气体使用流量为20sccm的硅烷以及流量为3000sccm的一氧化二氮，向等离子体CVD装置的处理室内供应该源气体，将处理室内的压力控制为40Pa，使用27.12MHz的高频电源来供应100W的功率。
另外，在第一氮化硅膜至第三氮化硅膜以及氧氮化硅膜的成膜工序中，将衬底温度设定为350℃。
接着，形成隔着栅极绝缘膜17与栅电极15重叠的多层膜20。
在此，在通过溅射法在栅极绝缘膜17上形成厚度为35nm的氧化物半导体膜之后，在该氧化物半导体膜上形成厚度为20nm的含有In或Ga的氧化物膜。接着，通过光刻工序在该含有In或Ga的氧化物膜上形成掩模，使用该掩模对氧化物半导体膜以及含有In或Ga的氧化物膜的一部分进行蚀刻，并在形成氧化物半导体膜18及含有In或Ga的氧化物膜19之后进行加热处理，由此形成多层膜20。
在如下条件下形成氧化物半导体膜：作为溅射靶材使用In:Ga:Zn＝1:1:1(原子数比)的靶材，向溅射装置的处理室内供应流量为50sccm的氩以及流量为50sccm的氧以作为溅射气体，将处理室内的压力控制为0.6Pa，并供应5kW的直流功率。另外，将形成氧化物半导体膜时的衬底温度设定为170℃。
在如下条件下形成含有In或Ga的氧化物膜：作为溅射靶材使用In:Ga:Zn＝1:3:2(原子数比)的靶材，向溅射装置的处理室内供应流量为90sccm的氩以及流量为10sccm的氧以作为溅射气体，将处理室内的压力控制为0.3Pa，并供应5kW的直流功率。另外，将形成含有In或Ga的氧化物膜时的衬底温度设定为25℃。
作为加热处理，当在氮气氛下以450℃进行1小时的加热处理之后，在氮及氧的气氛下以450℃进行1小时的加热处理。
通过上述工序所得到的结构可以参照图4B。
接着，在对栅极绝缘膜17的一部分进行蚀刻而使栅电极露出之后(未图示)，如图4C所示，形成与多层膜20相接的一对电极21、22。
在此，在栅极绝缘膜17以及多层膜20上形成导电膜。作为该导电膜，在厚度为50nm的钨膜上形成厚度为400nm的铝膜，并在该铝膜上形成厚度为100nm的钛膜。接着，通过光刻工序在该导电膜上形成掩模，使用该掩模对该导电膜的一部分进行蚀刻，由此形成一对电极21、22。
接着，将衬底移动到被减压后的处理室中，在以220℃加热之后，将衬底移动到填充有一氧化二氮的处理室中。接着，使用27.12MHz的高频电源向设置于处理室中的上部电极供应150W的高频功率，并将多层膜20暴露于因一氧化二氮的分解而产生的氧等离子体中。
接着，在多层膜20以及一对电极21、22上形成保护膜26(参照图4D)。在此，作为保护膜26，形成氧化物绝缘膜23、氧化物绝缘膜24以及氮化物绝缘膜25。
首先，在进行上述等离子体处理之后，以不暴露于大气的方式连续地形成氧化物绝缘膜23以及氧化物绝缘膜24。作为氧化物绝缘膜23形成厚度为50nm的氧氮化硅膜，作为氧化物绝缘膜24形成厚度为400nm的氧氮化硅膜。
氧化物绝缘膜23利用等离子体CVD法在如下条件下形成：使用流量为30sccm的硅烷及流量为4000sccm的一氧化二氮来作为源气体，将处理室的压力设定为200Pa，将衬底温度设定为220℃，并向平行平板电极供应150W的高频功率。
氧化物绝缘膜24利用等离子体CVD法在如下条件下形成：使用流量为200sccm的硅烷及流量为4000sccm的一氧化二氮来作为源气体，将处理室的压力设定为200Pa，将衬底温度设定为220℃，并向平行平板电极供应1500W的高频功率。利用上述条件可以形成包含超过化学计量组成的氧且被加热时释放出一部分氧的氧氮化硅膜。
接着，进行加热处理以从氧化物绝缘膜23及氧化物绝缘膜24中使水、氮、氢等脱离。在此，在氮及氧的气氛下以350℃进行1小时的加热处理。
接着，将衬底移动到被减压后的处理室中，在以350℃加热之后，在氧化物绝缘膜24上形成氮化物绝缘膜25。在此，作为氮化物绝缘膜25，形成厚度为100nm的氮化硅膜。
氮化物绝缘膜25利用等离子体CVD法在如下条件下形成：使用流量为50sccm的硅烷、流量为5000sccm的氮以及流量为100sccm的氨来作为源气体，将处理室的压力设定为100Pa，将衬底温度设定为350℃，并向平行平板电极供应1000W的高频功率。
接着，虽然未图示，但是对保护膜26的一部分进行蚀刻来形成使一对电极21、22的一部分露出的开口部。
接着，在氮化物绝缘膜25上形成平坦化膜(未图示)。在此，将组成物涂敷于氮化物绝缘膜25上，然后进行曝光及显影，来形成具有使一对电极的一部分露出的开口部的平坦化膜。另外，作为平坦化膜，形成厚度为1.5μm的丙烯酸树脂。然后，进行加热处理。该加热处理以250℃的温度在含有氮的气氛下进行1小时。
接着，形成与一对电极的一部分连接的导电膜(未图示)。在此，利用溅射法形成厚度为100nm的含有氧化硅的ITO膜。然后，在氮气氛下以250℃进行1小时的加热处理。
通过上述工序制造包括晶体管的样品1。
另外，制造样品2，该样品2包括在如下条件下在样品1中形成的晶体管：以与第一氮化硅膜同样的条件来形成栅极绝缘膜17中的第三氮化硅膜，将衬底温度设定为200℃以形成氧化物半导体膜18以及含有In或Ga的氧化物膜19。
另外，制造样品3，该样品3包括在样品1中没有形成含有In或Ga的氧化物膜19的晶体管。此外，在形成一对电极21、22之后，使用将85％的磷酸稀释成100倍的磷酸水溶液对氧化物半导体膜18的表面进行洗涤处理。
另外，制造样品4，该样品4包括在样品3中没有形成氧化物绝缘膜23的晶体管。
接着，测量包含于样品1至样品4中的晶体管的Vg-Id特性的初期特性。在此，在如下条件下测量流过源极-漏极之间的电流(以下，称为漏电流)的变化特性，即Vg-Id特性：将衬底温度设定为25℃，将源极-漏极之间的电位差(以下，称为漏电压)设定为1V、10V，并使源极-栅极之间的电位差(以下，称为栅电压)在-20V至+15V的范围内变化。
图28A至图28D示出了包含于各样品中的晶体管的Vg-Id特性。在图28中，横轴表示栅电压Vg，纵轴表示漏电流Id。此外，实线分别表示漏电压Vd为1V、10V时的Vg-Id特性，而虚线表示漏电压Vd为10V时的与栅电压相对应的场效应迁移率。另外，该场效应迁移率为各样品的饱和区域中的结果。
另外，各晶体管的沟道长度(L)为6μm、沟道宽度(W)为50μm。另外，在各样品中，在衬底上制造具有相同结构的20个晶体管。
由图28D可知，在包含于样品4中的晶体管的Vg-Id特性中，漏电压Vd为1V时的导通电流开始流过的栅电压(也称为上升栅电压(Vg))与漏电压Vd为10V时的导通电流的上升栅电压不同。另外，包含于样品4中的各晶体管之间的Vg-Id特性的偏差较大。另一方面，由图28A至图28C可知，在包含于样品1至样品3中的晶体管的Vg-Id特性中，漏电压Vd为1V、10V时的导通电流的上升栅电压(Vg)大致相同。并且，包含于样品1至样品3中的各晶体管之间的Vg-Id特性的偏差较小。由此可知，通过在多层膜20与氧化物绝缘膜24之间至少设置氧化物绝缘膜23，晶体管的初期特性得到提高。
接着，对样品1至样品4进行BT应力测试及光BT应力测试。在此，BT应力测试在如下条件下进行：将衬底温度设定为80℃，将施加到栅极绝缘膜的电场强度设定为0.66MV/cm，将施加时间设定为2000秒，将指定的电压施加到栅电极。另外，该BT应力测试在露点温度为12℃的大气气氛下进行。
此外，利用与上述BT应力测试相同的条件下，，将3000lx的白色LED光照射到晶体管，并将指定的电压施加到栅电极的情况下，进行光BT应力测试。另外，该光BT应力测试在露点温度为-30℃的干燥空气气氛下进行。
在此，对BT应力测试的测量方法进行说明。首先，如上所述的那样测量晶体管的Vg-Id特性的初期特性。
接下来，在将衬底温度上升到80℃之后，将晶体管的源电极及漏电极的电位设定为0V。接着，以使施加到栅极绝缘膜的电场强度为0.66MV/cm的方式对栅电极施加电压，并保持该状态2000秒。
在负BT应力测试(Dark-GBT)中，对栅电极施加-30V。另外，在正BT应力测试(Dark+GBT)中，对栅电极施加30V。此外，在光负BT应力测试(Photo-GBT)中，在照射3000lx的白色LED光的同时对栅电极施加-30V。另外，在光正BT应力测试(Photo+GBT)中，在照射3000lx的白色LED光的同时对栅电极施加30V。
接着，在对栅电极、源电极及漏电极施加电压的状态下，将衬底温度降低到25℃。在衬底温度成为25℃之后，结束对栅电极、源电极及漏电极施加电压。
图29示出了包含于样品1至样品4中的晶体管的初期特性的阈值电压与BT应力测试后的阈值电压之差(即，阈值电压的变动量(ΔVth))。图29示出了正BT应力测试(Dark+GBT)、负BT应力测试(Dark-GBT)、光正BT应力测试(Photo+GBT)、光负BT应力测试(Photo-GBT)各自的阈值电压的变动量ΔVth。
另外，在本说明书中，将漏电压Vd设定为10V，算出阈值电压。另外，在本说明书中，阈值电压(Vth)是指包含于各样品中的20个晶体管的Vth的平均值。
此外，由图29可知，包含于样品1及样品2中的晶体管的阈值电压的变动量的绝对值小于包含于样品3及样品4中的晶体管的阈值电压的变动量(ΔVth)的绝对值。尤其是，在样品1中，进行正BT应力测试(Dark+GBT)时的阈值电压的变动量(ΔVth)明显较小。由此可知，通过在氧化物半导体膜18与氧化物绝缘膜24之间至少设置含有In或Ga的氧化物膜19，晶体管的可靠性得到提高。
如上所述，通过在氧化物半导体膜18与氧化物绝缘膜24之间设置含有In或Ga的氧化物膜19及氧化物绝缘膜23，可以提高晶体管的电特性。具体而言，在提高初期特性的同时，还可以提高可靠性。另外，通过设置含有In或Ga的氧化物膜19及氧化物绝缘膜23，可以抑制氧化物绝缘膜24中所含的元素(例如，硅、氮等)混入到用作为沟道区的氧化物半导体膜18中。或者，通过设置含有In或Ga的氧化物膜19及氧化物绝缘膜23，当通过使用较高的功率的等离子体CVD法来形成氧化物绝缘膜24时，可以减轻用作为沟道区的氧化物半导体膜18所受到的等离子体损伤。
实施例2
在本实施例中，对包含于实施例1的样品1中的晶体管的BT应力测试的温度依赖性进行说明。
使用实施例1的样品1，将在实施例1中进行的BT应力测试的温度设定为60℃或80℃，并将施加应力的时间设定为3600秒。
具体而言，首先，与实施例1同样地测量晶体管的Vg-Id特性的初期特性。然后，在将衬底温度上升到60℃或80℃之后，将晶体管的源电极及漏电极的电位设定为0V。接着，以使施加到栅极绝缘膜的电场强度为0.66MV/cm的方式对栅电极施加电压，并保持该状态3600秒。此外，在负BT应力测试(Dark-GBT)中，对栅电极施加-30V。另外，在正BT应力测试(Dark+GBT)中，对栅电极施加30V。
接着，在对栅电极、源电极及漏电极施加电压的状态下，将衬底温度降低到25℃。在衬底温度成为25℃之后，结束对栅电极、源电极及漏电极施加电压。
图30A至图30D示出了包含于样品1中的晶体管的各温度下的BT应力测试后的Vg-Id特性。图30A示出了衬底温度为60℃时的正BT应力测试的结果，图30B示出了衬底温度为60℃时的负BT应力测试的结果，图30C示出了衬底温度为80℃时的正BT应力测试的结果，图30D示出了衬底温度为80℃时的负BT应力测试的结果。在图30A至图30D中，粗线表示BT应力测试之前的Vg-Id特性(初期特性)，细线表示BT应力测试之后的Vg-Id特性。此外，粗线的虚线表示BT应力测试之前的场效应迁移率，细线的虚线表示BT应力测试之后的场效应迁移率。另外，将漏电压设定为10V以测量Vg-Id特性的初期特性及各温度下的BT应力测试之后的Vg-Id特性。
图31示出了包含于样品1中的晶体管的初期特性的阈值电压与BT应力测试后的阈值电压之差(即，阈值电压的变动量(ΔVth))。
由图31可确认在60℃及80℃的各温度下，至少正BT应力测试之后的阈值电压的变动量为1.0V以下。
实施例3
在本实施例中，对在本发明的一个方式的晶体管的阈值电压的随时间变化进行说明。在此，说明对本发明的一个实施方式的晶体管进行BT应力测试，并对与应力时间相应的阈值电压的变动量(ΔVth)进行评估的结果。
说明进行BT应力测试的样品。进行该BT应力测试的样品为在如下条件下形成的样品：在实施例1所说明的样品1中，将衬底温度设定为100℃，由此形成加工为多层膜20中的含有In或Ga的氧化物膜19的In-Ga-Zn氧化物膜。该样品为样品5。
此外，作为样品5的比较示例，使用与实施例1的样品3同样的方法制造的样品6。
在本实施例的BT应力测试中，将衬底温度设定为60℃或125℃，将加热时间设定为3600秒，其他条件与实施例1同样。样品5中，对经过100秒、500秒、1500秒、2000秒以及3600秒时的阈值电压的变动量进行评估。样品6中，对经过100秒、600秒以及3600秒时的阈值电压的变动量进行评估。
图32示出了样品5及样品6在经过各时间后的阈值电压的变动量。在图32中，圆圈表示样品5的测量结果，三角表示样品6的测量结果。另外，图32A示出了衬底温度为60℃时的阈值电压的变动量，图32B示出了衬底温度为125℃时的阈值电压的变动量。
此外，图32A及图32B为根据阈值电压的变动量的变化而外推到10000秒为止的近似线的图。在图32A中，样品5的近似线的算式为y＝0.0138x0.424，决定系数R2值为0.990。样品6的近似线的算式为y＝0.0492x0.427，决定系数R2值为0.992。在图32B中，样品5的近似线的算式为y＝0.0206x0.506，决定系数R2值为0.999。样品6的近似线的算式为y＝0.1304x0.428，决定系数R2值为0.997。
由图32可确认在衬底温度为60℃和衬底温度为125℃的两种温度下，如样品5那样具有多层膜20的晶体管的经过各时间后的阈值电压的变动量都比样品6小。
可确认当衬底温度为60℃时，在样品6中，阈值电压的变动量在过1000秒左右时就到达1V，而在样品5中，阈值电压的变动量在过10000秒之后也为1V以下。
此外，可确认当衬底温度为125℃时，在样品5中，阈值电压的变动量到达1V的时间为样品6的20倍以上(30倍以下左右)。
因此，如本发明的一个实施方式的晶体管那样，通过使用包括氧化物半导体膜以及含有In或Ga的氧化物膜的多层膜，可以制造可靠性得到提高的晶体管。
实施例4
在本实施例中，说明上述实施例的氧化物绝缘膜23及氧化物绝缘膜24的形成条件分别与氧化物绝缘膜23所包含的水分子的脱离量、氧化物绝缘膜24所包含的氧分子的脱离量、在形成氧化物绝缘膜23或氧化物绝缘膜24时在氧化物半导体膜中产生的缺陷量之间的关系。
首先，作为各形成条件下的氧化物绝缘膜23或氧化物绝缘膜24，在硅晶片上利用等离子体CVD法形成厚度为400nm的氧氮化硅膜以制造样品，并通过TDS测量对该样品进行评估。
首先，对评估的样品的结构进行说明。样品7包括在以下条件下形成的氧氮化硅膜：作为源气体，使用流量为30sccm的硅烷，流量为4000sccm的一氧化二氮，处理室的压力为200Pa，衬底温度为220℃，供应到平行平板电极的高频功率为150W。另外，样品7包括利用实施例1的样品1中的氧化物绝缘膜23的形成条件所形成的氧氮化硅膜。
接着，样品8包括在以下条件下形成的相当于上述实施例的氧化物绝缘膜23的氧氮化硅膜：在样品7的条件下，将处理室的压力设定为120Pa。
样品9包括在以下条件下形成的相当于上述实施例的氧化物绝缘膜23的氧氮化硅膜：在样品7的条件下，将处理室的压力设定为40Pa。
图33A至图33C示出了样品7至样品9的TDS测量结果。图33A示出了表示样品7的水分子的脱离量的测量结果，图33B示出了表示样品8的水分子的脱离量的测量结果，图33C示出了表示样品9的水分子的脱离量的测量结果。如图33A至图33C所示，样品9的衬底温度为120℃左右时的峰值高于样品7及样品8的峰值。换而言之，样品7及样品8的衬底温度为300℃以下时的水分子的脱离量少于样品9。
另外，因被加热而脱离的水分子的总量相当于表示TDS分析结果的曲线的积分值。样品7在55℃至600℃的加热中的释放量为5.6×1016分子/cm2。样品8在50℃至600℃的加热中的释放量为5.4×1016分子/cm2。样品9在50℃至580℃的加热中的释放量为6.5×1016分子/cm2。另外，将样品7所脱离的水分子量换算为单位体积的值为1.4×1021分子/cm3，将样品8所脱离的水分子量换算为单位体积的值为1.3×1021分子/cm3，将样品9所脱离的水分子量换算为单位体积的值为1.6×1021分子/cm3。
通过提高形成作为氧化物绝缘膜23的氧氮化硅膜时的压力，能够降低衬底温度为300℃以下时的水分子的脱离量。
接着，作为上述实施例所示的晶体管的氧化物绝缘膜24，说明包含超过化学计量组成的氧且被加热时释放一部分氧的氧氮化硅膜。
为了对包含超过化学计量组成的氧且被加热时释放一部分氧的情况进行评估，进行TDS测量来对氧的脱离量进行测量。
首先，对测量的样品的结构进行说明。在参考样品1中，在硅晶片上以以下条件利用等离子体CVD法来形成厚度为400nm的氧氮化硅膜：作为源气体，使用流量为160sccm的硅烷及流量为4000sccm的一氧化二氮，处理室的压力为200Pa，衬底温度为220℃，对平行平板电极供应1500W的高频功率。
参考样品2包括在硅晶片上以以下条件形成厚度为400nm的氧氮化硅膜：在参考样品1的条件下，将硅烷的流量设定为200sccm，其他条件与参考样品1相同。
图34A和图34B示出了参考样品1及参考样品2的TDS测量结果。如图34A和图34B所示，在参考样品1及参考样品2中都观察到相当于氧分子的质量数的M/z＝32的峰值。因此，可知参考样品1及参考样品2的氧氮化硅膜被加热时释放膜中所含的一部分氧分子。
另外，因被加热而脱离的氧分子的总量相当于示出TDS分析结果的曲线的积分值。参考样品1在60℃至575℃的加热中的释放量为3.2×1014分子/cm2。参考样品2在60℃至600℃的加热中的释放量为1.9×1014分子/cm2。另外，将参考样品1的氧的脱离量换算为氧原子的值(单位体积)所得到的为1.6×1019原子/cm3，将参考样品2的氧的脱离量换算为氧原子的值(单位体积)所得到的为9.5×1018原子/cm3。
如上所述，虽然通过增加硅烷对一氧化二氮的流量，能够降低形成的氧氮化硅膜中的缺陷，但是另一方面，氧分子的脱离量却会下降。另外，通过降低硅烷对一氧化二氮的流量，氧分子的脱离量会增加。
接着，说明当在氧化物半导体膜上形成用于样品7至样品9的氧化物绝缘膜23、或者用于参考样品1及参考样品2的氧化物绝缘膜24时，产生在氧化物半导体膜中的缺陷。在本实施例中，参照ESR(Electron Spin Resonance：电子自旋共振)的测量结果对氧化物半导体膜中的缺陷量进行说明。
首先，对进行评估的样品的结构进行说明。
样品10至样品12、参考样品3及参考样品4包括形成在石英衬底上的厚度为100nm的氧化物半导体膜、以及形成在氧化物半导体膜上的厚度为400nm的氧化物绝缘膜。
氧化物半导体膜在如下条件下形成：作为溅射靶材使用In:Ga:Zn＝1:1:1(原子数比)的靶材，向溅射装置的处理室内供应流量为50sccm的氩以及流量为50sccm的氧以作为溅射气体，将处理室内的压力控制为0.6Pa，并供应5kW的直流功率。另外，将形成氧化物半导体膜时的衬底温度设定为170℃。
在氧化物半导体膜上以与样品7的氧氮化硅膜相同的条件形成氧化物绝缘膜，以得到样品10。
在氧化物半导体膜上以与样品8的氧氮化硅膜相同的条件形成氧化物绝缘膜，以得到样品11。
在氧化物半导体膜上以与样品9的氧氮化硅膜相同的条件形成氧化物绝缘膜，以得到样品12。
在氧化物半导体膜上以与参考样品1的氧氮化硅膜相同的条件形成氧化物绝缘膜，以得到参考样品3。
在氧化物半导体膜上以与参考样品2的氧氮化硅膜相同的条件形成氧化物绝缘膜，以得到参考样品4。
换而言之，在样品10至样品12中，形成与氧化物绝缘膜23相当的氧氮化硅膜。另外，在参考样品3及参考样品4中，形成与氧化物绝缘膜24相当的氧氮化硅膜。
接着，对样品10至样品12、参考样品3及参考样品4进行ESR测量。ESR测量在指定的温度下进行，根据产生微波的吸收的磁场的值(H0)并用算式g＝hν/βH0来获得参数g值。另外，ν表示微波的频率。h表示普朗克常数，β表示玻尔磁子，都是常数。
在此，在以下条件下进行ESR测量：测量温度为室温(25℃)，9.06GHz的高频功率(微波功率)为20mW，磁场的方向平行于所制造的样品的膜表面。
图35示出了在g(g值)＝1.93处呈现的信号的自旋数。
可知样品10及样品11的自旋数低于样品12。换而言之，在氧化物绝缘膜23的成膜条件中，通过将压力设定为100Pa以上且250Pa以下，能够减轻对氧化物半导体膜所造成的损伤。
在图34中，如参考样品2所示，在包含超过化学计量组成的氧且被加热时释放一部分氧的氧化物绝缘膜24的成膜条件中，通过增加硅烷对一氧化二氮的流量，能够减少氧化物绝缘膜24中的缺陷，但是另一方面，氧分子的脱离量会下降。然而，如样品10及样品11所示，在氧化物绝缘膜23的成膜条件中，通过将压力设定为100Pa以上且250Pa以下，能够减轻对氧化物半导体膜所造成的损伤，因此，即使来自被加热时释放一部分氧的氧化物绝缘膜24的过剩氧的移动量较少，也能够充分地减少氧化物半导体膜中的缺陷。
由本实施例中的TDS测量结果及ESR测量结果可知，在形成于晶体管中的氧化物绝缘膜23的成膜条件中，通过将压力设定为100Pa以上且250Pa以下，不仅能够降低水分子从氧化物绝缘膜23的脱离量，而且能够减轻对氧化物半导体膜所造成的损伤，由此能够降低氧缺损量。其结果是，能够抑制水从氧化物绝缘膜23移动到氧化物半导体膜。此外，即使来自包含超过化学计量组成的氧且被加热时释放一部分氧的氧化物绝缘膜的氧分子的脱离量较少，也能够充分地减少氧化物半导体膜中的氧缺损。因此，在氧化物绝缘膜23的成膜条件中，通过将压力设定为100Pa以上且250Pa以下，能够提高晶体管的电特性。
实施例5
在本实施例中，对用于实施例4的参考样品1及参考样品2的氧化物绝缘膜24的缺陷密度进行说明。在本实施例中，参照ESR(电子自旋共振)测量结果对氧化物绝缘膜24中的缺陷量进行说明。
首先，对进行评估的样品的结构进行说明。
样品5及参考样品6包括形成在石英衬底上的厚度为100nm的氧化物半导体膜、以及形成在氧化物半导体膜上的厚度为400nm的氧化物绝缘膜。
与参考样品3及参考样品4相同，氧化物半导体膜在如下条件下形成：作为溅射靶材使用In:Ga:Zn＝1:1:1(原子数比)的靶材，向溅射装置的处理室内供应流量为50sccm的氩以及流量为50sccm的氧以作为溅射气体，将处理室内的压力控制为0.6Pa，并供应5kW的直流功率。另外，将形成氧化物半导体膜时的衬底温度设定为170℃。
接着，在氮气氛下以450℃进行1小时的加热处理，然后在氮及氧气氛下以450℃进行1小时的加热处理。
接着，在氧化物半导体膜上形成氧化物绝缘膜。以与样品1的氧氮化硅膜相同的条件形成上述氧化物绝缘膜，以得到参考样品5。
在氧化物半导体膜上以与参考样品2的氧氮化硅膜相同的条件形成上述氧化物绝缘膜，以得到参考样品6。
接着，对参考样品5及参考样品6进行ESR测量。在此，在以下条件下进行ESR测量：测量温度为-170℃，9.1GHz的高频功率(微波功率)为1mW，磁场的方向平行于所制造的样品的膜表面。
图36示出了在起因于硅的悬空键的g(g值)＝2.001处呈现的信号的自旋密度。
由此可知，参考样品6的自旋数低于参考样品5。换而言之，在氧化物绝缘膜24的成膜条件中，通过将硅烷的流量设定为200sccm并将一氧化二氮的流量设定为4000sccm，能够形成缺陷少的氧氮化硅膜，典型的是，通过ESR测量，形成在g＝2.001处呈现的信号的自旋密度低于6×1017spins/cm3，优选为3×1017spins/cm3以下，更优选为1.5×1017spins/cm3以下的氧氮化硅膜。
实施例6
在本实施例中，对本发明的一个实施方式的晶体管所包括的多层膜的定域能级进行说明。在此，说明利用CPM测量对该多层膜进行评估的结果。
首先，对进行CPM测量的样品进行说明。
在玻璃衬底上形成厚度为30nm的含有In或Ga的第一氧化物膜，在含有In或Ga的第一氧化物膜上形成厚度为100nm的氧化物半导体膜，在氧化物半导体膜上形成厚度为30nm的含有In或Ga的第二氧化物膜，由此形成多层膜。
在本实施例中，含有In或Ga的第一氧化物膜﹑以及含有In或Ga的第二氧化物膜使用In-Ga-Zn氧化物(In:Ga:Zn＝1:3:2[原子数比])的靶材，并利用溅射法来形成。另外，在以下条件下进行成膜：作为成膜气体使用30sccm的氩气体及15sccm的氧气体，将压力设定为0.4Pa，将衬底温度设定为200℃，并且施加0.5kW的DC功率。
另外，氧化物半导体膜使用In-Ga-Zn氧化物(In:Ga:Zn＝1:1:1[原子数比])的靶材，并利用溅射法形成。另外，在以下条件下进行成膜：作为成膜气体使用30sccm的氩气体及15sccm的氧气体，将压力设定为0.4Pa，将衬底温度设定为200℃，并且施加0.5kW的DC功率。
通过上述步骤所形成的样品为样品13。
接着，对样品13进行CPM测量。具体而言，在对与样品13的多层膜相接地设置的第一电极与第二电极之间施加电压的状态下，以使光电流值固定的方式调整照射到样品表面的光量，且在所希望的波长范围内根据照射光量来得到吸收系数。
图37A示出了：在多层膜所包括的各层的能隙以上的能量范围中，将利用分光光度计所测量的吸收系数(粗虚线)与通过CPM测量所得到的吸收系数(粗实线)拟合的结果。另外，在通过CPM测量所得到的吸收系数的曲线中，乌尔巴赫带尾(细虚线)的倾斜即乌尔巴赫能量为78.7meV。在图37A中的用虚线圆所包围的能量范围中，用通过CPM测定所得到的吸收系数去除乌尔巴赫带尾(细虚线)的吸收系数，来算出该能量范围中的吸收系数的积分值(参照图37B)。从该结果可知，本样品的吸收系数为2.02×10-4cm-1。
由上述结果可知：样品13的多层膜的定域能级起因于杂质或缺陷。由此可知，多层膜中的起因于杂质或缺陷的能级密度极低。也就是说，包括多层膜的晶体管具有稳定的电特性。
实施例7
在本实施例中，对本发明的一个实施方式的晶体管所包括的多层膜的硅浓度进行说明。在此，对利用SIMS测量来评估该多层膜的结果进行说明。
首先，对进行SIMS测量的样品进行说明。
在硅晶片Si上形成厚度为10nm的含有In或Ga的氧化物膜81，在含有In或Ga的氧化物膜81上形成厚度为10nm的氧化物半导体膜82，在氧化物半导体膜82上形成厚度为10nm的含有In或Ga的氧化物膜83，由此形成多层膜。
在本实施例中，含有In或Ga的氧化物膜81使用In-Ga-Zn氧化物(In:Ga:Zn＝1:3:2[原子数比])的靶材，并利用溅射法来形成。另外，在以下条件下进行成膜：作为成膜气体使用30sccm的氩气体及15sccm的氧气体，将压力设定为0.4Pa，将衬底温度设定为200℃，并且施加0.5kW的DC功率。
另外，氧化物半导体膜82使用In-Ga-Zn氧化物(In:Ga:Zn＝1:1:1[原子数比])的靶材，并利用溅射法来形成。另外，在以下条件下进行成膜：作为成膜气体使用30sccm的氩气体及15sccm的氧气体，将压力设定为0.4Pa，将衬底温度设定为300℃，并且施加0.5kW的DC功率。
另外，含有In或Ga的氧化物膜83使用In-Ga-Zn氧化物(In:Ga:Zn＝1:3:2[原子数比])的靶材，并利用溅射法来形成。另外，在以下条件下进行成膜：作为成膜气体使用30sccm的氩气体及15sccm的氧气体，将压力设定为0.4Pa，将衬底温度设定为200℃，并且施加0.5kW的DC功率。
准备两个样品，即在形成多层膜之后没有进行加热处理的样品和以450℃进行了2小时的加热处理的样品。没有进行加热处理的样品为样品14，进行加热处理的样品为样品15。
对样品14及样品15进行飞行时间二次离子质谱分析(TOF-SIMS:Time-of-flightsecondary ion mass spectrometry)，以测定深度方向的Si浓度[atoms/cm3]。图38A示出了根据样品14的多层膜的深度方向的SiO3的二次离子强度而换算出的Si浓度[atoms/cm3]，图38B示出了根据样品15的多层膜的深度方向的SiO3的二次离子强度而换算出的Si浓度[atoms/cm3]。
从图38A和图38B可知，在硅晶片与含有In或Ga的氧化物膜81之间的界面﹑以及含有In或Ga的氧化物层83的顶面，Si浓度较高。另外，还可知氧化物半导体膜82的Si浓度为TOF-SIMS的检测下限即1×1018/cm3左右。这可以认为是因为如下缘故：由于设置有含有In或Ga的氧化物层81和含有In或Ga的氧化物层83，起因于硅晶片或表面污染等的硅不会影响到氧化物半导体膜82。
另外，由图38A和图38B所示的结果可知，加热处理不容易引起硅的扩散，而成膜时的混合是主要原因。
通过上述结果可知，通过使用本实施例所示的多层膜，能够制造具有稳定电特性的晶体管。
(参考实例)
在此，对包括氧化物半导体的晶体管的源极与漏极之间的势垒进行说明。
当使用本征或实质上本征的氧化物半导体膜以作为用作沟道区的氧化物半导体膜时，可认为在包括该氧化物半导体膜的晶体管中，氧化物半导体膜的能隙的一半左右的势垒形成在用作为源电极及漏电极的一对电极与氧化物半导体膜之间。但是，实际上，在包括氧化物半导体膜的晶体管的Vg-Id特性中，从栅电压为0V左右时开始流过漏电流，所以上述认识有问题。
因此，如图39A所示，假设包括栅极绝缘膜GI、栅极绝缘膜GI上的氧化物半导体膜OS、设置在氧化物半导体膜OS上的源电极S及漏电极D的晶体管，并且通过计算来获得对该晶体管的沟道长度(L)进行变更后的沿着点划线H1-H2的能带结构。另外，在图39A中，在氧化物半导体膜OS的与源电极S或漏电极D相接的区域，设置被n型化后的低电阻区n。换而言之，该氧化物半导体膜OS包括低电阻区n及本征或实质上本征的区域i。另外，假设氧化物半导体膜OS的厚度为35nm，栅极绝缘膜GI的厚度为400nm，在此情况下进行计算。
通过求解泊松方程(Poisson's equation)来评估能带的弯曲宽度，由此可知能带的弯曲宽度为与德拜屏蔽长度(Debye shielding length)λD有关的长度。另外，在以下算式中，kB表示玻尔兹曼常数(Boltzmann constant)。
[算式2]
在上述算式中，将氧化物半导体膜OS的本征载流子密度ni设为6.6×10-9cm-3，将氧化物半导体膜OS的相对介电常数ε设为15，将温度设为300K，在此情况下，德拜屏蔽长度λD的值非常大，即为5.7×1010μm。由此可知，当沟道长度大于德拜屏蔽长度λD的两倍﹑即1.14×1011μm时，低电阻区n与本征或实质上本征的区域i之间的势垒为氧化物半导体膜OS的能隙的一半。
图40示出了沟道长度为0.03μm、0.3μm、1μm、10μm、100μm及1×1012μm时的能带结构的计算结果。另外，源电极及漏电极的电位被固定为GND(0V)。另外，图40中的n表示低电阻区，i表示夹在低电阻区的本征或实质上本征的区域，点划线表示氧化物半导体膜的费米能，虚线表示氧化物半导体层的禁带中央(midgap)。
由图40可知，在沟道长度足够大﹑即为1×1012μm的情况下，低电阻区与本征或实质上本征的区域的电子能量差为氧化物半导体膜的能隙的一半。然而，随着沟道长度的下降，低电阻区与本征或实质上本征的区域的电子能量差变小，在沟道长度为1μm以下的情况下，几乎没有势垒。另外，低电阻区的电子能量被作为源电极及漏电极的一对电极所固定。
如上所述，当沟道长度小时，低电阻区与本征或实质上本征的区域之间的势垒足够小。
在此，考虑当沟道长度小时，低电阻区与本征或实质上本征的区域之间的势垒足够小的原因。
图41示出了氧化物半导体膜的示意图及氧化物半导体膜的能带结构。图41A示出了包括本征或实质上本征的区域601﹑以及低电阻区602、603的氧化物半导体膜600的传导带底Ec_0。另外，氧化物半导体膜600的沟道长度为L_0。在图41A中，L_0>2λD。
图41B示出了其沟道长度小于图41A的氧化物半导体膜及其能带结构。图41B示出了包括本征或实质上本征的区域611﹑以及低电阻区612、613的氧化物半导体膜610的传导带底Ec_1。另外，氧化物半导体膜610的沟道长度为L_1。在图41B中，沟道长度L_1<L_0且L_1<2λD。
图41C示出了其沟道长度小于图41A及图41B所示的氧化物半导体膜及其能带结构。图41C示出了包括本征或实质上本征的区域621﹑以及低电阻区622、623的氧化物半导体膜620的传导带底Ec_2。另外，氧化物半导体膜620的沟道长度为L_2。沟道长度L_2<L_1且L_2<<2λD。
在图41A中，势垒ΔH_0表示费米能级Ef与传导带底Ec_0之间的能量差，在图41B中，势垒ΔH_1表示费米能级Ef与传导带底Ec_1之间的能量差，在图41C中，势垒ΔH_2表示费米能级Ef与传导带底Ec_2之间的能量差。
在氧化物半导体膜中，与一对电极相接的区域为低电阻区。因此，本征或实质上本征的区域与低电阻区之间的结合部越近，则传导带底的能量越低且弯曲。如图41A所示，在沟道长度L_0足够大的情况下，势垒ΔH_0相当于Eg(带隙)/2。
另一方面，如图41B及图41C所示，可认为当沟道长度小时，传导带底Ec_1、Ec_2的弯曲部分重叠，因此，势垒ΔH_1、ΔH_2低于Eg/2。如此，在本说明书中，将在沟道长度小时本征或实质上本征的区域的传导带底发生下降的现象称为CBL效应(Conduction BandLowering Effect：传导带降低影响)。
接着，假设在图39A所示的结构中，假定在栅极绝缘膜GI的下方设置有栅电极GE的底栅结构的晶体管，并且通过计算来获得对该晶体管的沟道长度(L)进行变更后的沿着点划线H1-H2的能带结构。图39B示出了用于计算的晶体管结构。另外，假设氧化物半导体膜OS的厚度为35nm，栅极绝缘膜GI的厚度为400nm在此情况下进行计算。
图42示出了在上述结构的晶体管中﹑沟道长度为1μm、10μm、50μm、100μm、1×105μm及1×1012μm时的能带结构的计算结果。另外，源电极及漏电极的电位被固定为GND(0V)。另外，图42中的n表示低电阻区，i表示氧化物半导体膜中的夹在低电阻区的本征或实质上本征的区域，点划线表示氧化物半导体膜的费米能，虚线表示氧化物半导体层的禁带中央。
图42所示的能带结构是通过与对图39A所示的结构进行的计算同样的计算而得到的。但是，在如图39B的结构那样设置栅电极的情况下，即使在沟道长度(L)大于1μm的情况下，低电阻区与本征或实质上本征的区域之间的势垒也不依赖于沟道长度(L)，具有大致固定的值。
图43示出了图39A和及图39B的各结构的沟道长度(L)与势垒高度。
由图43可知，在不设置栅电极的图39A的结构中，随着沟道长度的增加，势垒的高度会单调递增，在沟道长度为1×1012μm时，势垒的高度为氧化物半导体膜的能隙的一半(1.6eV)。另一方面，在设置有栅电极的图39B的结构中，即使在沟道长度大于1μm的情况下，势垒的高度也不依赖于沟道长度。
如上所述，可认为在包括本征或实质上本征的氧化物半导体膜的晶体管中，由于CBL效应，势垒低于氧化物半导体膜的能隙的一半，因此，在Vg-Id特性中，从栅电压为0V左右时开始流过漏电流。另外，沟道长度大于一定值(1μm)的晶体管的势垒不依赖于沟道长度而具有固定的值，由此可知，在包括本征或实质上本征的氧化物半导体膜的晶体管的Vg-Id特性中，从栅电压为0V左右时开始流过漏电流。
本发明的一个实施方式的晶体管所包括的多层膜具有本征或实质上本征的氧化物半导体膜，因此，在包括该多层膜的晶体管的Vg-Id特性中，从栅电压为0V左右时开始流过漏电流。
实施例8
在本实施例中，说明制造包括有机EL元件及用来驱动该有机EL元件的驱动晶体管的显示装置并进行评估的结果。
在本实施例中制造的显示装置中，作为有机EL元件驱动晶体管，使用本发明的一个实施方式的晶体管的样品a(样品16、样品17、样品18、样品19的四种样品)﹑以及比较示例的比较样品b(比较样品1、比较样品2、比较样品3、比较样品4的四种样品)。
首先，对样品a的制造工序进行说明。在本实施例中，参照图4来进行说明。
首先，如图4A所示，作为衬底11使用玻璃衬底，在衬底11上形成栅电极15。
利用溅射法形成厚度为200nm的钨膜，利用光刻工序在该钨膜上形成掩模，使用掩模对钨膜的一部分进行蚀刻，由此形成栅电极15。
接着，在栅电极15上形成栅极绝缘膜17。栅极绝缘膜17的结构及制造方法与实施例1同样，因此在此省略。
接着，隔着栅极绝缘膜17形成与栅电极15重叠的多层膜20。除了将形成含有In或Ga的氧化物膜时的衬底温度设定为100℃以外，多层膜20的其他结构及制造方法与实施例1同样，因此在此省略。通过上述工序得到的结构可以参照图4B。另外，有机EL元件驱动晶体管的沟道长度为11μm，沟道宽度为4μm。
接着，在对栅极绝缘膜17的一部分进行蚀刻以使栅电极露出之后(未图示)，如图4C所示，形成与于多层膜20相接的一对电极21、22。一对电极21、22的结构及制造方法与实施例1同样，因此在此省略。
接着，使用对85％的磷酸稀释100倍后的磷酸水溶液，对多层膜20的表面进行洗涤处理。
接着，在多层膜20以及一对电极21、22上形成保护膜26(参照图4D)。保护膜26的结构及制造方法与实施例1同样，因此在此省略。
接着，虽然未图示，对保护膜26的一部分进行蚀刻来形成使一对电极21、22的一部分露出的开口部。
接着，在保护膜26上形成平坦化膜(未图示此后的结构)。在此，将组成物涂敷于保护膜26上，然后进行曝光及显影，以形成具有使一对电极的一部分露出的开口部的平坦化膜。另外，作为平坦化膜，形成厚度为2.0μm的丙烯酸树脂。然后，进行加热处理。该加热处理以250℃的温度在含有氮的气氛下进行1小时。
接着，形成与一对电极的一部分连接的导电膜。在此，作为发光元件的下部电极，利用溅射法来形成厚度为50nm的钛膜、厚度为200nm的铝膜、以及厚度为8nm的钛膜，而且，作为微腔结构，形成包含氧化硅的铟锡氧化物(ITSO)膜。在红色像素所包括的发光元件中ITSO膜的厚度为82nm，在绿色像素所包括的发光元件中ITSO膜的厚度为45nm，在蓝色像素所包括的发光元件中ITSO膜的厚度为5nm。
接着，形成覆盖导电膜的端部的隔壁。在此，作为隔壁，形成厚度为1.0μm的聚酰亚胺树脂。然后，进行加热处理。该加热处理以250℃的温度在含有氮的气氛下进行1小时。
接着，在隔壁上形成反锥形状的隔离物。在此，使用负型感光树脂来形成厚度为1.0μm的隔离物。然后，进行加热处理。该加热处理以250℃的温度在含有氮的气氛下进行1小时。
再者，将温度设定为230℃，在含有氮的气氛下进行1小时的加热处理。
接着，在导电膜上形成EL层及上部电极。在各颜色的像素的发光元件中，EL层及上部电极是共通的结构。本实施例的发光元件为串联式发光元件，其中，EL层包括：具有蓝色发光层的荧光发光单元；以及具有绿光发光层及红色发光层的磷光发光单元。作为上部电极，通过进行镁和银的共蒸镀以形成厚度为15nm的膜。
在此，在样品16、样品17及样品18中，对置衬底使用包括滤色片及黑矩阵的玻璃衬底。另外，在样品19中，对置衬底使用玻璃衬底，该玻璃衬底的凹部包括含有氧化钙的干燥剂。
另外，向对置衬底涂敷紫外线固化树脂(Nagase chemteX公司制造，XNR5516Z)，以作为密封材料。
接着，在施加压力的同时，贴合衬底11与对置衬底。
然后，通过照射紫外线来使密封材料固化。再者，在洁净烘箱内以80℃的温度进行1小时的加热处理。
通过上述工序来制造样品a。
另外，制造没有形成样品a中的含有In或Ga的氧化物膜19，以作为比较样品b。另外，在比较样品1、比较样品2及比较样品3中，对置衬底使用包括滤色片及黑矩阵的玻璃衬底。另外，在比较样品4中，对置衬底使用玻璃衬底，该玻璃衬底的凹部包括含有氧化钙的干燥剂。
如图44所示，在本实施例所制造的样品a及比较样品b中，栅极驱动器的级数为960，源极驱动器的级数为1620(RGB×540)。
当对样品a及比较样品b进行整体白色发光时，测量流过各像素的驱动晶体管的电流。如图44所示，在源极驱动器的某一级中，从电流测定一侧向显示信号一侧来测量电流。
测量条件为如下：对阳极施加10V，对阴极施加-4V。另外，在样品16、样品17、比较样品1及比较样品2中，以获得相当于300cd/m2、150cd/m2或90cd/m2的亮度的方式设定数据电压。在样品18及比较样品3中，以获得相当于300cd/m2或50cd/m2的亮度的方式设定数据电压。在样品19及比较样品4中，以当该样品的对置衬底与其他样品同样时获得相当于300cd/m2或50cd/m2的亮度的方式设定数据电压。具体而言，首先，以获得相当于300cd/m2或50cd/m2的亮度的方式设定其他样品的数据电压，并且测量流过发光元件的电流。然后，在样品19及比较样品4中，以使流过发光元件的电流具有相同的值的方式设定数据电压。
具体而言，在样品16中，采用三种值，即3.99V、2.85V、2.41V，在样品17中，采用三种值，即3.57V、2.68V、2.03V，在样品18中采用两种值，即3.78V、1.91V，在样品19中，采用两种值，即3.78V、1.98V。另外，在比较样品1中，采用三种值，即3.67V、2.74V、2.20V，在比较样品2中，采用三种值，即3.46V、2.57V、2.10V，在比较样品3中，采用两种值，即3.78V、1.98V，在比较样品4中，采用两种值，即3.99V、2.41V。
图45示出了样品17及比较样品2的电流的测量结果。在图45中，横轴表示栅极驱动器的级数，纵轴表示电流。在此，在一个图表中综合地示出了源极驱动器的第1级、第270级、第540级、第810级、第811级、第1080级、第1350级以及第1620级中的各像素的驱动晶体管的电流的测量结果。
另外，图46示出了各样品中的相邻像素之间的电流的偏差。在图46中，纵轴表示±3σ(row)/ave。这里，σ(row)表示栅极驱动器(row)方向的相邻像素之间的电流差的标准偏差值，ave表示所有像素的电流平均值。
由图45和图46可知，样品a及比较样品b中的像素之间的电流的偏差小。尤其是，与比较样品b相比，在包括本发明的一个实施方式的晶体管的样品a中，像素之间的电流的偏差小。通过上述结果可知，通过本发明的一个实施方式，能够提高晶体管的电特性。此外，可知通过本发明的一个实施方式，能够提高显示装置的初始显示品质。
另外，在样品19及比较样品4中，在整体上显示黑白方格花纹的图像72小时。此时，利用与上述相同的设定方法，以获得相当于300cd/m2的亮度的方式来设定此时的数据电压。
另外，当在样品19及比较样品4中在整体上显示白色图像时，测量流过各像素的驱动晶体管的电流。图47示出了样品19及比较样品4的显示结果。图48至图51示出了样品19及比较样品4的电流的测量结果。
此时，利用与上述相同的设定方法，以获得相当于50cd/m2或300cd/m2的亮度的方式设定数据电压。图48示出了获得相当于50cd/m2的亮度时的样品19的电流的测量结果，图49示出了获得相当于50cd/m2的亮度时的比较样品4的电流的测量结果，图50示出了获得相当于300cd/m2的亮度时的样品19的电流的测量结果，图51示出了获得相当于300cd/m2的亮度时的比较样品4的电流的测量结果。
在图48至图51中，横轴表示栅极驱动器的级数，纵轴表示电流。在此，分别示出了源极驱动器的第1级、第810级及第1620级的各像素的驱动晶体管的电流的测量结果。
在样品19及比较样品4中，当在整体上显示白色图像时，观察到在前面显示的方格花纹的黑白显示发生反转的图像。这是因为当显示方格花纹的图像时，方格花纹的白色部分的像素的驱动晶体管的特性向正漂移，电流降低，从而导致亮度下降。因此，当在后面在整体上进行白色发光时，与方格花纹的黑色部分的像素相比，方格花纹的白色部分的像素的亮度下降，导致观察到方格花纹的图像的余象。
与比较样品4相比，包括本发明的一个实施方式的晶体管的样品19的上述余象(电流下降)得到抑制。由此可知，通过本发明的一个实施方式，能够提高晶体管的电特性。
另外，对用于样品a的本发明的一个实施方式的晶体管(以下记作晶体管a)及用于比较样品b的晶体管(以下记作晶体管b)进行恒流应力测试。恒流应力测试在大气气氛下且在暗状态(dark)下进行。
另外，对Vg-Id特性的测量是指在如下条件下对扫描时的漏电流进行测量：即，将漏电位设定为0.1V或10V，并将栅电压设定在-15V至15V的范围内。
在恒流应力测试中，首先，将衬底温度设定为室温(20℃至25℃)进行第一次的Vg-Id特性的测量。然后，在晶体管a中，将衬底温度设定为60℃，将源电位设定为接地电位(GND)，将漏电压设定为10V，将栅电位设定为6.11V，保持该状态11小时。另外，在晶体管b中，将衬底温度设定为60℃，将源电位设定为接地电位(GND)，将漏电压设定为10V，将栅电位设定为5.63V，保持该状态13小时。另外，在开始恒流应力测试之后，经过100秒后、300秒后、600秒后、1000秒后、1800秒后、3600秒后、7200秒后、10000秒后、18000秒后、21600秒后、25200秒后、28800秒后、32400秒后、36000秒后及39600秒后(在晶体管a中，在43200秒后及46800秒后也)停止应力，在室温下测量各个应力时间的Vg-Id特性。
图52示出了晶体管a及晶体管b的恒流应力测试的结果。在图52中，纵轴表示漏电流的变化率，横轴表示应力时间。由图52可知，晶体管a的漏电流的变化小于晶体管b。由此可知，通过本发明的一个实施方式，能够提高晶体管的电特性。
实施例9
在本实施例中，对形成于氧化物半导体膜上的氧化物绝缘膜的杂质浓度的测量结果进行说明。
首先，对包含于样品20至样品22中的晶体管的制造工序进行说明。本实施例中，参照图4进行说明。
首先，作为衬底11使用玻璃衬底，在衬底11上形成栅电极15。
利用溅射法形成厚度为100nm的钨膜，利用光刻工序在该钨膜上形成掩模，使用该掩模对钨膜的一部分进行蚀刻，由此形成栅电极15。
接着，在栅电极15上形成栅极绝缘膜17。
层叠厚度为50nm的氮化硅膜与厚度为200nm的氧氮化硅膜以形成栅极绝缘膜17。
在如下条件下形成上述氮化硅膜：作为源气体使用50sccm的硅烷以及5000sccm的氮，向等离子体CVD装置的处理室内供应该源气体，将处理室内的压力控制为60Pa，使用27.12MHz的高频电源来供应150W的功率。
在如下条件下形成上述氧氮化硅膜：作为源气体使用20sccm的硅烷以及3000sccm的一氧化二氮，向等离子体CVD装置的处理室内供应该源气体，将处理室内的压力控制为40Pa，使用27.12MHz的高频电源来供应100W的功率。
另外，将衬底温度设定为350℃，以形成上述氮化硅膜及上述氧氮化硅膜。
接着，形成隔着栅极绝缘膜17与栅电极15重叠的氧化物半导体膜。另外，在本实施例中，形成单层的氧化物半导体膜18来代替图4B所示的多层膜20。
在此，通过溅射法在栅极绝缘膜17上形成作为CAAC-OS膜的IGZO膜，通过光刻工序在该IGZO膜上形成掩模，并使用该掩模对该IGZO膜的一部分进行蚀刻。然后，对被蚀刻的IGZO膜进行加热处理，由此形成氧化物半导体膜18。另外，在本实施例中，形成厚度为35nm的IGZO膜。
在如下条件下形成IGZO膜：作为溅射靶材使用In:Ga:Zn＝1:1:1(原子数比)的靶材，向溅射装置的处理室内供应50sccm的氩以及50sccm的氧以作为溅射气体，将处理室内的压力控制为0.6Pa，并供应5kW的直流功率。另外，将形成IGZO膜时的衬底温度设定为170℃。
作为加热处理，当在氮气氛下以450℃进行1小时的加热处理之后，在氮及氧的气氛下以450℃进行1小时的加热处理。
接着，在对栅极绝缘膜17的一部分进行蚀刻以使栅电极露出之后(未图示)，如图4C所示，形成与氧化物半导体膜18相接的一对电极21、22。
在此，在栅极绝缘膜17以及氧化物半导体膜18上形成导电膜，通过光刻工序在该导电膜上形成掩模，并使用该掩模对该导电膜的一部分进行蚀刻，由此形成一对电极21、22。另外，作为该导电膜，在厚度为50nm的钨膜上形成厚度为400nm的铝膜，并在该铝膜上形成厚度为100nm的钛膜。
接着，在氧化物半导体膜18及一对电极21、22上形成氧化物绝缘膜23。
作为氧化物绝缘膜23，利用等离子体CVD法在如下条件下形成氧氮化硅膜：作为源气体使用流量为30sccm的硅烷及流量为4000sccm的一氧化二氮，将处理室的压力设定为40Pa，将衬底温度设定为220℃，并向平行平板电极的上部电极供应150W的高频功率。
接着，在氧化物绝缘膜23上连续地形成氧化物绝缘膜24。在此，连续地形成是指在形成氧化物绝缘膜23之后、以不暴露于大气的方式在相同等离子体CVD装置中形成氧化物绝缘膜24。
作为氧化物绝缘膜24，利用等离子体CVD法在如下条件下形成厚度为400nm的氧氮化硅膜：作为源气体使用流量为160sccm的硅烷及流量为4000sccm的一氧化二氮，将处理室的压力设定为200Pa，将衬底温度设定为220℃，并向平行平板电极的上部电极供应1500W的高频功率。利用该条件，能够形成包含超过化学计量组成的氧的氧氮化硅膜。即，能够形成被加热时释放一部分氧的氧氮化硅膜。
接着，进行加热处理。该加热处理以350℃的温度在含有氧及氮的气氛下进行1小时。
通过上述工序，制造包括晶体管的样品20。
另外，使用在样品20的制造工序中没有形成氧化物绝缘膜23的条件，来制造样品21。
另外，在如下条件下制造样品22：在样品20的制造工序中，将氧化物绝缘膜24的成膜温度设定为350℃，氧化物绝缘膜23及氧化物绝缘膜24分别形成在不同的等离子体CVD装置中。即，样品22在形成氧化物绝缘膜23之后被暴露于大气中。
接着，对样品20至样品22进行SIMS测量。图53A、图53B、图53C分别示出了样品20中的氧化物绝缘膜23及氧化物绝缘膜24的氢、氮及氟的浓度。此外，图53D、图53E、图53F分别示出了样品21中的氧化物绝缘膜24的氢、氮及氟的浓度。另外，图54A示出了样品22中的氧化物绝缘膜23及氧化物绝缘膜24的硼的浓度，图54B示出了样品21中的氧化物绝缘膜24的硼的浓度。在图53及图54中，横轴表示距离各样品表面的深度，纵轴表示各元素的浓度。
在样品20中，氢浓度及氮浓度在氧化物绝缘膜23与氧化物绝缘膜24之间的界面没有变化。另一方面，氟浓度在氧化物绝缘膜23与氧化物绝缘膜24之间的界面具有峰值浓度。氟浓度在上述界面具有峰值，这是因为如下缘故：在形成氧化物绝缘膜23之后，关闭等离子体CVD装置的电源。接着，在改变导入到处理室内的源气体的流量以及处理室内的压力之后，再启动等离子体CVD装置的电源以形成氧化物绝缘膜24。在形成该氧化物绝缘膜23之后到形成氧化物绝缘膜24之前的期间内，氧化物绝缘膜23的表面被暴露于处理室内的气氛中。
当对处理室内进行清洗时所使用的氟或NF3附着于处理室内壁，在形成氧化物绝缘膜23之后到形成氧化物绝缘膜24之前的期间内，从处理室内壁脱离的该氟或NF3附着于氧化物绝缘膜23的表面。因此，在氧化物绝缘膜23与氧化物绝缘膜24之间的界面，氟浓度增高且具有峰值浓度。
另外，在样品21中，在氧化物半导体膜18上仅设置有单层的氧化物绝缘膜24，所以如图53F所示，在氧化物绝缘膜24中不具有峰值浓度。
此外，如图54所示，在样品22中，硼浓度在氧化物半导体膜18与氧化物绝缘膜23之间的界面、以及氧化物绝缘膜23与氧化物绝缘膜24之间的界面具有峰值浓度。另一方面，在样品21中，硼浓度在氧化物半导体膜18与氧化物绝缘膜24之间的界面具有峰值浓度。由于在将样品暴露于大气气氛中时，从设置于空调器中的HEPA过滤器释放出的硼附着于样品，因此得到如上所述的峰值浓度。由此可知，在氧化物半导体膜及氧化物绝缘膜中具有多个硼的峰值浓度，从而在不同的处理室内层叠多个绝缘膜。
如上所述，通过利用SIMS对氧化物半导体膜上的氧化物绝缘膜的杂质浓度进行测量，可以检查氧化物绝缘膜的叠层状态。[标号说明]
11 衬底
15 栅电极
17 栅极绝缘膜
17a 栅极绝缘膜
17b 栅极绝缘膜
18 氧化物半导体膜
19 氧化物膜
20 多层膜
21 电极
22 电极
23 氧化物绝缘膜
24 氧化物绝缘膜
25 氮化物绝缘膜
26 保护膜
27 陷阱能级
28a 低电阻区
28b 低电阻区
28c 低电阻区
29a 低电阻区
29b 低电阻区
29c 低电阻区
31 氧化物膜
32 氧化物半导体膜
33 氧化物膜
34 多层膜
34a 多层膜
35 氧化物膜
36 陷阱能级
37 陷阱能级
41 虚线
43 实线
44 氧化物膜
45 氧化物半导体膜
50 晶体管
60 晶体管
61 栅电极
65 晶体管
66 晶体管
67 晶体管
70 晶体管
81 氧化物膜
82 氧化物半导体膜
83 氧化物膜
115 公共电极
500 液晶显示装置
501 液晶面板
510 控制电路
511 运动检测部
530 显示部
540 扫描线驱动电路
541 扫描线
550 数据线驱动电路
551 数据线
552 D-A转换电路
600 氧化物半导体膜
601 区域
602 低电阻区
603 低电阻区
610 氧化物半导体膜
611 区域
612 低电阻区
613 低电阻区
620 氧化物半导体膜
621 区域
622 低电阻区
623 低电阻区
900 显示装置
901 衬底
902 像素部
903 信号线驱动电路
904 扫描线驱动电路
905 密封剂
906 衬底
908 液晶层
910 晶体管
911 晶体管
912 晶体管
913 液晶元件
915 连接端子电极
916 端子电极
917 导电膜
918 FPC
919 各向异性导电剂
921 平坦化膜
923 绝缘膜
924 绝缘膜
925 密封剂
926 多层膜
927 多层膜
928 电极
929 电极
930 电极
931 电极
932 绝缘膜
933 绝缘膜
935 间隔物
936 密封剂
937 绝缘膜
941 电极
943 电极
945 有机树脂膜
951 布线
952 布线
953 区域
954 FPC
955 FPC
960 隔壁
961 发光层
963 发光元件
964 填充材料
972 栅电极
973 多层膜
974 电极
975 电极
976 栅极绝缘膜
977 布线
978 布线
979 电极
980 触摸传感器
981 电极
981a 导电膜
981b 导电膜
981c 导电膜
982 电极
983 电容
984 电极
985 绝缘膜
986 基板
987 基板
989 传感器部
990 端子部
991 绝缘膜
9000 桌子
9001 绝缘膜
9002 桌腿
9003 显示部
9004 显示按钮
9005 电源供应线
9033 止动件
9034 开关
9035 电源开关
9036 开关
9038 操作开关
9100 电视装置
9101 框体
9103 显示部
9105 支架
9107 显示部
9109 操作键
9110 遥控操作机
9200 计算机
9201 主体
9202 框体
9203 显示部
9204 键盘
9205 外部连接端口
9206 指向装置
9630 框体
9631 显示部
9631a 显示部
9631b 显示部
9632a 区域
9632b 区域
9633 太阳能电池
9634 充放电控制电路
9635 电池
9636 DCDC转换器
9637 转换
9638 操作键
9639 按钮

Claims (8)

1.一种包括晶体管的半导体装置，所述半导体装置包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘膜；
所述栅极绝缘膜上的氧化物半导体膜；
在所述氧化物半导体膜上且与所述氧化物半导体膜接触的氧化物膜；
在所述氧化物膜上且与所述氧化物膜接触的一对电极；
所述一对电极上的第一氧化物绝缘膜；以及
所述第一氧化物绝缘膜上的第二氧化物绝缘膜，
其中，所述氧化物半导体膜和所述氧化物膜各自包括In、Ga和Zn，
其中，所述氧化物半导体膜具有In:Ga:Zn＝x2:y2:z2的原子比率，
其中，所述氧化物膜具有In:Ga:Zn＝x1:y1:z1的原子比率，
其中，y1/x1大于y2/x2，且
其中，所述晶体管的阈值电压在负方向或正方形上发生变动，且变动量小于或等于1.0V。
2.一种包括晶体管的半导体装置，所述半导体装置包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘膜；
所述栅极绝缘膜上的氧化物半导体膜；
在所述氧化物半导体膜上且与所述氧化物半导体膜接触的氧化物膜；
在所述氧化物膜上且与所述氧化物膜接触的一对电极；
所述一对电极上的第一氧化物绝缘膜；以及
所述第一氧化物绝缘膜上的第二氧化物绝缘膜，
其中，所述氧化物半导体膜和所述氧化物膜各自包括In、Ga和Zn，
其中，所述氧化物半导体膜具有In:Ga:Zn＝x2:y2:z2的原子比率，
其中，所述氧化物膜具有In:Ga:Zn＝x1:y1:z1的原子比率，
其中，y1/x1大于y2/x2。
3.如权利要求1或2所述的半导体装置，其特征在于，所述第一氧化物绝缘膜是氧透过的氧化物绝缘膜。
4.如权利要求1或2所述的半导体装置，其特征在于，所述第二氧化物绝缘膜是包含超过化学计量组成的氧的氧化物绝缘膜。
5.如权利要求1或2所述的半导体装置，其特征在于，y1/x1是y2/x2的三倍以上。
6.如权利要求1或2所述的半导体装置，其特征在于，所述氧化物膜的导带底比所述氧化物半导体膜的导带底更靠近真空能级。
7.如权利要求6所述的半导体装置，其特征在于，所述氧化物膜的导带底与所述氧化物半导体膜的导带底之间的能量差大于或等于0.05eV且小于或等于2eV。
8.如权利要求1或2所述的半导体装置，其特征在于，所述氧化物半导体膜和所述氧化物膜之间的硅浓度低于2×1018原子/cm3。
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