KR102337370B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102337370B1
KR102337370B1 KR1020140143178A KR20140143178A KR102337370B1 KR 102337370 B1 KR102337370 B1 KR 102337370B1 KR 1020140143178 A KR1020140143178 A KR 1020140143178A KR 20140143178 A KR20140143178 A KR 20140143178A KR 102337370 B1 KR102337370 B1 KR 102337370B1
Authority
KR
South Korea
Prior art keywords
metal oxide
layer
oxide layer
oxygen content
insulating layer
Prior art date
Application number
KR1020140143178A
Other languages
English (en)
Other versions
KR20160047619A (ko
Inventor
이제훈
김은현
신상원
이은영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140143178A priority Critical patent/KR102337370B1/ko
Priority to US14/842,540 priority patent/US10461192B2/en
Priority to CN201510679471.4A priority patent/CN105552128B/zh
Priority to EP15190765.6A priority patent/EP3012867B1/en
Publication of KR20160047619A publication Critical patent/KR20160047619A/ko
Application granted granted Critical
Publication of KR102337370B1 publication Critical patent/KR102337370B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

산화물 반도체 소자는 기판, 기판 상에 배치되는 게이트 전극, 게이트 전극을 덮으며, 기판 상에 배치되는 게이트 절연층, 게이트 절연층 상에 배치되며, 산화물 반도체를 포함하는 액티브층, 액티브층을 덮으며, 게이트 절연층 상에 배치되는 층간 절연막, 층간 절연막 상에 배치되며, 복수의 금속 산화물층들을 포함하는 보호 구조 및 보호 구조 상에 배치되며, 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 구비한다.

Description

반도체 소자 및 반도체 소자의 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자들 및 반도체 소자의 제조 방법들에 관한 것으로서, 보다 상세하게는 보호 구조를 구비하는 산화물 반도체 소자들 및 이러한 산화물 반도체 소자들의 제조 방법들에 관한 것이다.
종래의 바텀 게이트(bottom gate) 구조를 갖는 박막 트랜지스터(TFT)는, 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연층, 상기 게이트 절연층 상에 배치되는 소스 전극과 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극에 사이의 게이트 절연층과 상기 소스 및 드레인 전극에 접촉되는 액티브층(active layer)을 포함한다.
종래의 바텀 게이트 구조를 갖는 트랜지스터의 제조 방법에 있어서, 반도체 소자의 구조물들로 수분 및/또는 수소가 침투할 수 있기 때문에, 반도체 소자의 전기적 특성이 열화되는 문제점이 발생한다. 반도체 소자의 문턱 전압(Vth)이 침투한 수분 및/또는 수소에 의해 변화될 수 있으므로, 반도체 소자의 문턱 전압 산포의 증가, 구동 전류의 감소 등과 같은 다양한 전기적인 특성들이 열화되는 문제점이 나타난다. 특히, 액티브층이 반도체 산화물로 이루어진 산화물 반도체 소자의 경우에는 전기적인 특성 변화에 매우 민감하기 때문에, 전술한 바와 같이 전기적인 특성이 열화된 산화물 반도체 소자를 액정 표시(LCD) 장치, 유기 발광 표시(OLED) 장치 등의 표시 장치에 적용하기는 어렵다.
본 발명의 일 목적은 수분 및/또는 수소에 의해 전기적인 특성들이 열화되지 않는 산화물 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 수분 및/또는 수소에 의해 전기적인 특성들이 열화되지 않는 산화물 반도체 소자의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 산화물 반도체 소자는 기판, 상기 기판 상에 배치되는 게이트 전극, 상기 게이트 전극을 덮으며, 상기 기판 상에 배치되는 게이트 절연층, 상기 게이트 절연층 상에 배치되며, 산화물 반도체를 포함하는 액티브층, 상기 액티브층을 덮으며, 상기 게이트 절연층 상에 배치되는 층간 절연막, 상기 층간 절연막 상에 배치되며, 복수의 금속 산화물층들을 포함하는 보호 구조 및 상기 보호 구조 상에 배치되며, 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 구비한다.
일 실시예에 의하면, 상기 보호 구조는, 층간 절연막 상에 배치되는 제1 금속 산화물층 및 상기 제1 금속 산화물층 상에 배치되는 제2 금속 산화물층을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 각기 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 지르코늄 산화물을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층의 제1 산소 함량과 상기 제2 금속 산화물층의 제2 산소 함량이 다를 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층의 제1 산소 함량과 상기 제2 금속 산화물층의 제2 산소 함량의 차이는 3at% 이상일 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 계면에서 상기 제1 산소함량으로부터 상기 제2 산소 함량으로 급격하게 변화할 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층의 제1 산소 함량은 제2 금속 산화물층의 제2 산소 함량 보다 클 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층의 제1 산소 함량은 제2 금속 산화물층의 제2 산소 함량 보다 작을 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 산화물 반도체 소자는 기판, 상기 기판 상에 배치되는 게이트 전극, 상기 게이트 전극을 덮으며, 상기 기판 상에 배치되는 게이트 절연층, 상기 게이트 절연층 상에 배치되며, 산화물 반도체를 포함하는 액티브층, 상기 액티브층을 덮으며, 상기 게이트 절연층 상에 배치되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되며, 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극, 상기 제1 층간 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제2 층간 절연막 및 상기 제2 층간 절연막 상에 배치되며, 복수의 금속 산화물층들을 포함하는 보호 구조를 구비한다.
일 실시예에 의하면, 상기 보호 구조는 상기 제2 층간 절연막 상에 배치되는 제1 금속 산화물층 및 상기 제1 금속 산화물 상에 배치되는 제2 금속 산화물을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 금속 산화물층들은 각기 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 지르코늄 산화물을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층의 제1 산소 함량과 상기 제2 금속 산화물층의 제2 산소 함량은 다를 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층의 제1 산소 함량과 상기 제2 금속 산화물층의 제2 산소 함량의 차이는 3at% 이상일 수 있다.
일 실시예에 의하면, 상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 변화할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 산화물 반도체 소자의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 산화물 반도체를 포함하는 액티브층을 형성하는 단계, 상기 게이트 절연층 상에 상기 액티브층을 덮는 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 복수의 금속 산화물층들을 포함하는 보호 구조를 형성하는 단계 및 상기 보호 구조 상에 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
일 실시예에 의하면, 상기 보호 구조를 형성하는 단계는 상기 층간 절연막 상에 제1 금속 산화물층을 형성하는 단계 및 상기 제1 금속 산화물층 상에 제2 금속 산화물층을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 금속 산화물층을 형성하는 단계는 상기 제1 금속 산화물층 상에 금속층을 형성하는 단계 및 상기 금속층에 산화 처리를 수행하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 금속층을 형성하는 단계는 스퍼터링 공정을 포함할 수 있다.
일 실시예에 의하면, 상기 산화 처리는 열 산화 공정을 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 산화물반도체 소자의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 산화물 반도체를 포함하는 액티브층을 형성하는 단계, 상기 게이트 절연층 상에 상기 액티브층을 덮는 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 상에 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 제1 층간 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 제2 층간 절연막을 형성하는 단계 및 상기 제2 층간 절연막 상에 복수의 금속 산화물층들을 구비하는 보호 구조를 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 산화물 반도체 소자는 복수의 금속 산화물층들을 포함하는 보호 구조가 외부로부터 하부 구조물들로 수분 및/또는 수소가 침투하는 것을 방지하므로 수분 및/또는 수소에 의해 전기적인 특성들이 열화되지 않을 수 있다.
본 발명의 실시예들에 따른 산화물 반도체 소자의 제조 방법은 복수의 금속 산화물층들을 포함하는 보호 구조를 배치하여 외부로부터 하부 구조물들로 수분 및/또는 수소가 침투하는 것이 방지되므로 수분 및/또는 수소에 의해 전기적인 특성들이 열화되지 않을 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 산화물 반도체 소자의 단면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 3 내지 도 6은 본 발명의 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 산화물 반도체 소자의 단면도이다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 9 내지 도 12는 본 발명의 다른 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 반도체 소자들 및 반도체 소자의 제조 방법들을 보다 상세하게 설명한다. 첨부 도면들에 있어서, 실질적으로 동일한 구성 요소들에 대해서는 동일한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 산화물 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 산화물 반도체 소자는, 기판(10) 상에 순차적으로 배치될 수 있는 게이트 전극(15), 게이트 절연층(20), 액티브층(25), 층간 절연막(30), 보호구조(35), 소스 전극(50), 드레인 전극(55) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 보호 구조(35)는 복수의 금속 산화물층을 포함할 수 있다. 예를 들면, 보호 구조(35)는 제1 금속 산화물층(40)과 제2 금속 산화물층(45)을 포함할 수 있다. 이 경우, 제1 및 제2 금속 산화물층들(40, 45)은 각기 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZrOx) 등으로 이루어질 수 있다.
기판(10)은 절연 물질로 구성될 수 있다. 예를 들면, 기판(10)은 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 포함할 수 있다. 예시하지는 않았지만, 기판(10) 상에는 적어도 하나의 버퍼층이 제공될 수 있다. 예를 들면, 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
게이트 전극(15)은 기판(10) 상에 배치될 수 있다. 도 1에 예시한 상기 산화물 반도체 소자는 바텀 게이트(bottom gate) 구성을 가지지만, 다른 예시적인 실시예들에 따르면 산화물 반도체 소자가 탑 게이트(top gate) 구성 또는 이중 게이트(dual gate) 구성을 가질 수도 있다.
게이트 전극(15)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 게이트 전극(15)은 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
게이트 절연층(20)은 게이트 전극(15)을 덮으며 기판(10) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 게이트 절연층(20)은 게이트 전극(15)을 충분히 덮을 수 있으며, 게이트 전극(15)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 게이트 절연층(20)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도 1에 예시한 바와 같이, 액티브층(25)은 게이트 절연층(20) 상에 위치할 수 있다. 액티브층(25)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 예를 들면, 액티브층(25)은 인듐-갈륨-아연 산화물(IGZO), 갈륨 아연 산화물(GaZnxOy), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 마그네슘 산화물(ZnMgxOy), 아연 주석 산화물(ZnSnxOy), 아연 지르코늄 산화물(ZnZrxOy), 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO), 인듐-갈륨-주석 산화물(IGSO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
층간 절연막(30)은 액티브층(25)을 덮으며 게이트 절연층(20) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 층간 절연막(30)은 액티브층(25)을 충분히 덮을 수 있으며, 액티브층(25)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 층간 절연막(30)은 실리콘 화합물을 포함할 수 있다. 예를 들면, 층간 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
보호 구조(35)는 층간 절연막(30) 상에 위치할 수 있다. 보호 구조(35)는 층간 절연막(30) 상에 위치하는 제1 금속 산화물층(40)과 제1 금속 산화물 패턴(40) 상에 배치되는 제2 금속 산화물층(45)을 포함할 수 있다. 제1 금속 산화물층(40)과 제2 금속 산화물층(45)은 실질적으로 동일한 금속 산화물을 포함할 수 있다. 예를 들면, 제1 및 제2 금속 산화물층들(40, 45)은 각기 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 금속 산화물층들(40, 45)은 서로 다른 산소 함량을 가질 수 있다. 제1 금속 산화물층(40)은 제1 산소 함량을 갖는 금속 산화물을 포함하는 제1 조성(MOx1)(여기서, M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄이고, O는 산소이며, x는 양의 실수이다)을 가질 수 있으며, 제2 금속 산화물층(45)은 제2 산소 함량을 갖는 금속 산화물을 포함하는 제2 조성(MOx2)을 가질 수 있다. 예를 들어, 제1 및 제2 금속 산화물층들(40, 45)이 알루미늄 산화물을 포함할 경우, 제1 금속 산화물층(40)은 제1 산소 함량을 갖는 알루미늄 산화물을 포함하는 제1 조성(AlOx1)을 가질 수 있고, 제2 금속 산화물층(45)은 제2 산소 함량을 갖는 알루미늄 산화물을 포함하는 제2 조성(AlOx2)을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 금속 산화물층(40)의 제1 산소 함량이 제2 금속 산화물층(45)의 제2 산소 함량 보다 실질적으로 클 수 있다. 예를 들면, 상기 제1 금속 산화물층(40)의 산소 함량과 상기 제2 금속 산화물층(45)의 산소 함량의 차이는 약 3at% 이상이 될 수 있다. 여기서, 제1 금속 산화물층(40)의 두께는 약 50 내지 약 1,000 정도의 범위가 될 수 있고, 제2 금속 산화물층(45)의 두께는 약 30 내지 약 300 정도의 범위가 될 수 있다. 즉, 제1 금속 산화물층(40)과 제2 금속 산화물층(45) 사이의 두께 비는 약 1.0: 0.03 내지 약 1.0: 0.6의 범위에 있을 수 있다.
다른 예시적인 실시예들에 따르면, 제2 금속 산화물층(45)의 제2 산소 함량이 제1 금속 산화물층(40)의 제1 산소 함량 보다 실질적으로 클 수 있다. 예를 들면, 제2 금속 산화물층(45)의 제2 산소 함량은 제1 금속 산화물층(40)의 제1 산소 함량 보다 약 3at% 이상 클 수 있다. 여기서, 제1 금속 산화물층(40)의 두께는 약 30 내지 약 300 정도가 될 수 있고, 제2 금속 산화물층(45)의 두께는 약 50 내지 약 1,000 정도가 될 수 있다.
전술한 바와 같은 제1 및 제2 금속 산화물층들(40, 45)에 있어서, 제1 금속 산화물층(40)과 제2 금속 산화물층(45)의 계면에서 상기 제1 산소함량으로부터 상기 제2 산소 함량이 연속적이지 않고 급격하게 변화될 수 있다. 예를 들면, 제1 금속 산화물층(40)과 제2 금속 산화물층(45)의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 감소되거나 증가될 수 있다.
제1 및 제2 금속 산화물층(40, 45)을 포함하는 보호 구조(35)는 외부로부터 하부 구조물들로 수분 및/또는 수소가 침투하는 것을 방지할 수 있다. 상기 산화물 반도체 소자의 하부 구조물들로 수분 및/또는 수소가 침투할 경우, 액티브층(25) 내의 전하 캐리어의 농도가 증가할 수 있으며, 이에 따라 상기 산화물 반도체 소자의 문턱 전압(Vth)이 음의 방향의 이동되어 상기 산화물 반도체 소자의 전기적인 특성이 저하될 수 있다. 보호 구조(35)가 전술한 수분 및/또는 수소의 침투를 방지할 수 있으므로, 상기 반도체 산화물 소자의 문턱 전압의 변화를 방지하여 전기적인 특성을 향상시킬 수 있다.
소스 전극(50) 및 드레인 전극(55)은 보호 구조(35)의 제2 금속 산화물층(45) 상에 배치될 수 있다. 소스 전극(50) 및 드레인 전극(55)은 각기 보호 구조(35) 및 층간 절연막(30)에 제공되는 소스 콘택 및 드레인 콘택 홀을 통해 액티브층(25)에 접촉될 수 있다. 즉, 상기 소스 콘택 홀 및 드레인 콘택 홀은 액티브층(25)의 소스 영역 및 드레인 영역을 각기 노출시킬 수 있으며, 소스 전극(50) 및 드레인 전극(55)은 상기 소스 콘택 홀 및 상기 드레인 콘택 홀을 채우면서 상기 소스 영역 및 상기 드레인 영역에 각기 접속될 수 있다. 소스 및 드레인 전극들(50, 55)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 소스 및 드레인 전극들(50, 55)은 알루미늄(Al), 구리(Cu), 몰리브데늄(Mo), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc), 이들의 합금, 이들의 질화물, 스트론튬 루테늄 산화물(SrRuxOy), 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 주석 산화물, 탄소 나노 튜브 등을 포함할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이며, 도 3 내지 도 6은 본 발명의 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면, 유리, 투명 플라스틱, 투명 세라믹 등과 같은 투명 절연 물질로 구성될 수 있는 기판(110) 상에 게이트 전극(115)을 형성할 수 있다(단계 S110). 게이트 전극(115)은 스퍼터링(sputtering) 공정, 스프레이(spray) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 진공 증착(vacuum evaporation) 공정, 프린팅(printing) 공정 등을 통해 형성될 수 있다. 게이트 전극(115)은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브데늄, 티타늄, 백금, 탄탈륨, 루테늄 등과 같은 금속, 이들 금속들을 포함하는 합금들, 이들 금속들의 질화물들, 도전성 금속 산화물 등을 사용하여 형성될 수 있다.
기판(110) 상에는 게이트 전극(115)을 커버하는 게이트 절연층(120)이 형성될 수 있다(단계 S120). 게이트 절연층(120)은 화학 기상 증착 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다. 또한, 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 게이트 절연층(120)은 게이트 전극(115)를 충분히 커버하도록 상대적으로 두꺼운 두께로 기판(110) 상에 형성될 수 있다.
도 2 및 도 4를 참조하면, 게이트 절연층(120) 상에 액티브층(125)을 형성할 수 있다(단계 S130). 액티브층(125)은 스퍼터링 공정, 화학 기상 증착 공정, 프린팅 공정, 스프레이 공정, 진공 증착 공정, 원자층 적층 공정, 졸-겔 공정, 플라즈마 증대 화학 기상 증착 공정 들을 이용하여 형성될 수 있다. 액티브층(125)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물을 사용하여 형성될 수 있다. 액티브층(125)은 게이트 절연층(120) 중에서 아래에 게이트 전극(115)이 위치하는 부분 상에 형성될 수 있다.
게이트 절연층(120) 상에는 액티브층(125)을 덮는 층간 절연막(130)이을 형성될 수 있다(단계 S140). 층간 절연막(130)은 액티브층(125)을 충분히 커버하도록 상대적으로 두꺼운 두께로 형성될 수 있다. 이 경우, 층간 절연막(130)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 층간 절연막(130)의 평탄한 상면을 구현하기 위하여 층간 절연막(130)에 대해 평탄화 공정이 추가적으로 수행될 수 있다.
도 2 및 도 5를 참조하면, 층간 절연막(130) 상에 제1 금속 산화물층(140)을 형성한다(단계 S150). 제1 금속 산화물층(140)은 스퍼터링 공정, 플라즈마 증대 화학 기상 증착 공정, 화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다. 또한, 제1 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따른 제1 금속 산화물층(140)을 형성하는 과정에 있어서, 실질적으로 진공 압력을 갖는 챔버 내에 불활성 기체(예를 들어, 아르곤(Ar) 기체, 네온(Ne) 기체)와 산소 기체를 포함하는 혼합 기체를 도입하고, 상가 혼합 기체를 플라즈마화하여 상기 챔버 내에 산소를 함유하는 분위기를 제공할 수 있다. 이러한 산소를 포함하는 분위기 하에서 알루미늄, 티타늄, 탄탈륨 또는 지르코늄을 함유하는 타겟을 이용하는 스퍼터링 공정을 수행함으로써, 층간 절연막(130) 상에 제1 금속 산화물층(140)을 형성할 수 있다.
제1 금속 산화물층(140) 상에 금속층(도시되지 않음)을 형성할 수 있다. 상기 금속층은 산소를 포함하지 않는 분위기 하에서 알루미늄, 티타늄, 탄탈륨 또는 지르코늄을 함유하는 타겟을 이용하는 스퍼터링 공정을 통해 제1 금속 산화물층(140) 상에 형성될 수 있다. 상기 금속층에 대해 산화 처리를 수행하여 제1 금속 산화물층(140) 상에 제2 금속 산화물층(145)을 형성할 수 있다(단계 160). 이에 따라, 층간 절연막(130) 상에는 제1 및 제2 금속 산화물층들(140, 145)과 같이 복수의 금속 산화물층을 포함하는 보호 구조(135)가 형성될 수 있다. 보호 구조(135)는 외부로부터의 수분 및/또는 수소의 침투를 방지할 수 있으며, 이에 따라 상기 반도체 산화물 소자의 문턱 전압의 변화가 실질적으로 방지되어 상기 산화물 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 나아가, 산화물 반도체 소자가 산소 함량의 차이를 갖는 복수의 금속 산화물층들(140, 145)을 보호 구조(135)로서 포함하므로 대면적 산화 알루미늄 증착이 가능할 수 있다.
예시적인 실시예들에 있어서, 제2 금속 산화물층(145)은 산소를 포함하지 않는 분위기 하에서 상기 금속층을 제1 금속 산화물층(140) 상에 형성한 다음, 산소를 포함하는 분위기 하에서 열처리 공정을 수행하여 수득될 수 있다. 예를 들면, 제2 금속 산화물층(145)은 약 200℃ 내지 약 500℃에서 수행될 수 있는 어닐링(annealing) 공정을 통해 얻어질 수 있다.
예시적인 실시예들에 따르면, 제2 금속 산화물층(145)은 제1 금속 산화물층(140)과 알루미늄 산화물을 포함할 수 있다. 이 경우, 제1 금속 산화물층(140)과 제2 금속 산화물층(145)은 서로 다른 산소 함량들을 가질 수 있다. 예를 들면, 제1 금속 산화물층(140)은 제1 산소 함량을 갖는 금속 산화물을 포함하는 제1 조성(MOx1)을 가질 수 있으며, 제2 금속 산화물층(145)은 제2 산소 함량을 갖는 금속 산화물을 포함하는 제2 조성(MOx2)을 가질 수 있다. 여기서, 제1 금속 산화물층(140)의 제1 산소 함량이 제2 금속 산화물층(145)의 제2 산소 함량 보다 약 3at% 이상 클 수 있다. 이 경우, 제1 금속 산화물층(140)과 제2 금속 산화물층(145)의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량이 연속적이지 않고 급격하게 변화될 수 있다. 예를 들면, 제1 금속 산화물층(140)과 제2 금속 산화물층(145)의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 감소될 수 있다. 이러한 제1 및 제2 금속 산화물층들(140, 145)의 산소 농도 차이는 제1 금속 산화물층(140)을 형성하기 위한 공정 또는 제2 금속 산화물층(145)을 형성하기 위한 열처리 공정에서의 산소 농도, 공정 온도 등의 공정 조건들을 조절하여 구현될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 금속 산화물층(145)의 제2 산소 함량이 제1 금속 산화물층(140)의 제1 산소 함량 보다 실질적으로 약 3at% 이상으로 클 수 있다. 예를 들면, 제1 금속 산화물층(140)과 제2 금속 산화물층(145)의 계면에서 상기 제1 산소함량으로부터 상기 제2 산소함량으로 급격하게 증가할 수 있다.
도 2 및 도 6을 참조하면, 층간 절연막(130), 제1 금속 산화물층(140) 및 제2 금속 산화물층(145)을 부분적으로 식각하여, 액티브층(125)의 소스 영역 및 드레인 영역을 각기 노출시키는 소스 콘택 홀(131) 및 드레인 콘택 홀(133)을 형성할 수 있다(단계 S170),
다음에, 소스 콘택 홀(131) 및 드레인 콘택 홀(133)을 각기 채우면서 보호 구조(135)의 제2 금속 산화물층(147) 상에 소스 전극(도시되지 않음) 및 드레인 전극(도시되지 않음)을 형성할 수 있다(단계 S180). 이에 따라, 도 1에 예시한 산화물 반도체 소자와 실질적으로 동일한 구성을 가지는 산화물 반도체 소자가 제조될 수 있다. 상기 소스 및 드레인 전극들은 각기 화학 기상 증착 공정, 진공 증착 공정, 스퍼터링 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층공정 등을 이용하여 형성될 수 있다. 또한, 상기 소스 및 드레인 전극들은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 얻어질 수 있다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 산화물 반도체 소자를 설명하기 위한 단면도이다.
도 7을 참조하면, 다른 예시적인 실시예들에 따른 산화물 반도체 소자는, 게이트 전극(215), 게이트 절연층(220), 액티브층(225), 제1 층간 절연막(230), 소스 전극(250), 드레인 전극(255), 제2 층간 절연막(260), 보호 구조(265) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 보호 구조(265)는 제1 금속 산화물층(270) 및 제2 금속 산화물층(275)과 같이 복수의 금속 산화물층들을 포함할 수 있다. 여기서, 제1 및 제2 금속 산화물층들(270, 275)은 각기 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 탄탈륨 산화물 등으로 구성될 수 있다.
게이트 전극(215)은 기판(210) 상에 위치할 수 있다. 게이트 전극(215)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 게이트 절연층(220)은 게이트 전극(215)을 커버하며, 기판(210) 상에 배치될 수 있다. 게이트 절연층(220)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 또한, 액티브층(225)은 게이트 절연층(220) 상에 배치될 수 있다. 액티브층(225)은 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다.
제1 층간 절연막(230)은 액티브층(225)을 커버하며, 게이트 절연층(220) 상에 배치될 수 있다. 제1 층간 절연막(230)은 실리콘 화합물로 구성될 수 있다. 소스 전극(250) 및 드레인 전극(255)은 제1 층간 절연막(230) 상에 위치할 수 있다. 소스 전극(250) 및 드레인 전극(255)은 각기 제1 층간 절연막(230)에 형성되는 소스 콘택 홀 및 드레인 콘택 홀을 채우며, 액티브층(225)의 소스 영역 및 드레인 영역에 각기 접속될 수 있다. 소스 및 드레인 전극들(250, 255)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.예를 들면, 소스 및 드레인 전극들(250, 255)은 알루미늄(Al), 구리(Cu), 몰리브데늄(Mo), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc), 이들의 합금, 이들의 질화물, 스트론튬 루테늄 산화물(SrRuxOy), 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 주석 산화물, 탄소 나노 튜브 등을 포함할 수 있다.
도 7에 예시한 바와 같이, 제2 층간 절연막(260)은 소스전극(250)과 드레인 전극(255)을 덮으며, 제1 층간 절연막(230) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(260)은 소스 및 드레인 전극들(250, 255)을 충분히 덮을 수 있고, 실질적으로 평탄한 상면을 가질 수 있다.
보호 구조(265)는 제2 층간 절연막(260) 상에 배치될 수 있다. 보호 구조(265)는, 제2 층간 절연막(260) 상에 순차적으로 배치되는 제1 금속 산화물층 패턴(270)과 제2 금속 산화물층 패턴(275)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 금속 산화물층 패턴(270) 및 제2 금속 산화물층 패턴(275)은 실질적으로 동일한 금속 산화물을 포함할 수 있지만, 제1 금속 산화물층 패턴(270)의 제1 산소 함량과 제2 금속 산화물층 패턴(275)의 제2 산소 함량은 상이할 수 있다. 제1 금속 산화물층 패턴(270)은 제1 산소 함량을 갖는 금속 산화물을 포함하는 제1 조성(MOx1)(여기서, M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄이고, O는 산소이며, x는 양의 실수이다)을 가질 수 있으며, 제2 금속 산화물층 패턴(275)은 제2 산소 함량을 갖는 금속 산화물을 포함하는 제2 조성(MOx2)을 가질 수 있다. 예를 들어, 제1 및 제2 금속 산화물층 패턴들(270, 275)이 알루미늄 산화물을 포함할 경우, 제1 금속 산화물층 패턴(270)은 제1 산소 함량을 갖는 알루미늄 산화물을 포함하는 제1 조성(AlOx1)을 가질 수 있고, 제2 금속 산화물층 패턴(275)은 제2 산소 함량을 갖는 알루미늄 산화물을 포함하는 제2 조성(AlOx2)을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 금속 산화물층 패턴(270)의 제1 산소 함량이 제2 금속 산화물층(275)의 제2 산소 함량 보다 실질적으로 클 수 있다. 예를 들면, 상기 제1 금속 산화물층 패턴(270)의 산소 함량과 상기 제2 금속 산화물층 패턴(275)의 산소 함량의 차이는 약 3at% 이상이 될 수 있다. 여기서, 제1 금속 산화물층 패턴(270)의 두께는 약 50 내지 약 1,000 정도의 범위가 될 수 있고, 제2 금속 산화물층 패턴(275)의 두께는 약 30 내지 약 300 정도의 범위가 될 수 있다. 즉, 제1 금속 산화물층 패턴(270)과 제2 금속 산화물층 패턴(275) 사이의 두께 비는 약 1.0: 0.03 내지 약 1.0: 0.6의 범위에 있을 수 있다.
다른 예시적인 실시예들에 따르면, 제2 금속 산화물층 패턴(275)의 제2 산소 함량이 제1 금속 산화물층 패턴(270)의 제1 산소 함량 보다 실질적으로 클 수 있다. 예를 들면, 제2 금속 산화물층 패턴(275)의 제2 산소 함량은 제1 금속 산화물층 패턴(270)의 제1 산소 함량 보다 약 3at% 이상 클 수 있다. 여기서, 제1 금속 산화물층 패턴(270)의 두께는 약 30 내지 약 300 정도가 될 수 있고, 제2 금속 산화물층 패턴(275)의 두께는 약 50 내지 약 1,000 정도가 될 수 있다. 즉, 제1 금속 산화물층 패턴(270)의 제1 산소 함량은 제2 금속 산화물층 패턴(275)의 제2 산소 함량 보다 실질적으로 크거나 실질적으로 작을 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 금속 산화물층 패턴들(270, 275)에 있어서, 제1 금속 산화물층 패턴(270)과 제2 금속 산화물층 패턴(275)의 계면에서 상기 제1 산소함량으로부터 상기 제2 산소 함량이 연속적이지 않고 급격하게 변화될 수 있다. 예를 들면, 제1 금속 산화물층 패턴(270)과 제2 금속 산화물층 패턴(275)의 계면에서 상기 제1 산소함량으로부터 상기 제2 산소 함량으로 급격하게 감소되거나 증가될 수 있다.
제1 및 제2 금속 산화물층 패턴(270, 275)을 포함하는 보호 구조(265)는 수분 및/또는 수소의 침투를 방지하여, 상기 반도체 산화물 소자의 문턱 전압의 변화를 실질적으로 차단할 수 있다. 구체적으로, 제1 및 제2 금속 산화물층 패턴(270, 275)을 포함하는 보호 구조(265)는 외부로부터 하부 구조물들로 수분 및/또는 수소가 침투하는 것을 방지할 수 있다. 상기 산화물 반도체 소자의 하부 구조물들로 수분 및/또는 수소가 침투할 경우, 액티브층(225) 내의 전하 캐리어의 농도가 증가할 수 있으며, 이에 따라 상기 산화물 반도체 소자의 문턱 전압(Vth)이 음의 방향의 이동되어 상기 산화물 반도체 소자의 전기적인 특성이 저하될 수 있다. 보호 구조(265)가 전술한 수분 및/또는 수소의 침투를 방지할 수 있으므로, 상기 반도체 산화물 소자의 문턱 전압의 변화를 방지하여 전기적인 특성을 향상시킬 수 있다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이며, 도 9 내지 도 12는 본 발명의 다른 예시적인 실시예들에 따른 산화물 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8 및 도 9를 참조하면, 절연 물질로 구성될 수 있는 기판(310) 상에 게이트 전극(315)을 형성할 수 있다(단계S210). 게이트 전극(315)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅(printing) 공정 등을 통해 형성될 수 있다. 또한, 게이트 전극(315)은 금속, 합금, 금속 질화물, 도전성 금속 산화물 등을 사용하여 형성될 수 있다.
기판(310) 상에 게이트 전극(315)을 덮는 게이트 절연층(320)을 형성할 수 있다(단계 S220). 게이트 절연층(320)은 화학 기상 증착 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 게이트 절연층(320)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
도 8 및 도 10을 참조하면, 게이트 절연층(320) 상에 액티브층(325)을 형성할 수 있다(단계 S230). 액티브층(325)은 스퍼터링 공정, 화학 기상 증착 공정, 프린팅 공정, 스프레이 공정, 진공 증착 공정, 원자층 적층 공정, 졸-겔 공정, 플라즈마 증대 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 액티브층(325)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄, 지르코늄, 마그네슘 등을 함유하는 반도체 산화물을 사용하여 형성될 수 있다.
게이트 절연층(320) 상에 액티브층(325)을 덮는 제1 층간 절연막(330)을 형성할 수 있다(단계 S240). 제1 층간 절연막(330)은 액티브층(325)을 충분히 커버할 수 있고, 실질적으로 평탄한 상면을 가질 수 있다. 제1 층간 절연막(330)은 실리콘 화합물을 사용하는 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
도 8 및 도 11을 참조하면, 제1 층간 절연막(330)을 부분적으로 제거하여, 액티브층(325)의 일부들을 노출시키는 소스 콘택 홀 및 드레인 콘택 홀을 형성할 수 있다(단계 S250). 상기 소스 및 드레인 콘택 홀들은 액티브층(325)의 소스 및 드레인 영역들을 각기 노출시킬 수 있다.
상기 소스 콘택 홀 및 상기 드레인 콘택 홀을 각기 채우면서, 액티브층(325)과 제1 층간 절연막(330) 상에 소스 전극(350) 및 드레인 전극(355)을 형성할 수 있다(단계 S260). 소스 전극(350) 및 드레인 전극(355)은 각기 액티브층(325)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
도 8 및 도 12를 참조하면, 제1 층간 절연막(330) 상에 제2 층간 절연막(360)을 형성할 수 있다(단계 S270). 제2 층간 절연막(360)은 소스 및 드레인 전극들(350, 355)을 충분히 커버할 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 제2 층간 절연막(360)은 제1 층간 절연막(330)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 선택적으로는, 제2 층간 절연막(360)은 유기 물질을 사용하여 형성될 수도 있다.
보호 구조(375)는 제2 층간 절연막(360) 상에 형성될 수 있다. 예시적인 실시예들에 따른 보호 구조(375)를 형성하는 과정에 있어서, 제2 층간 절연막(360) 상에 제1 금속 산화물층(365)을 형성할 수 있다(단계 S280). 제1 금속 산화물층(365)은 스퍼터링 공정, 진공 증착 공정, 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 또한, 제1 금속 산화물층(365)은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 사용하여 형성될 수 있다. 이 경우, 제1 금속 산화물층(365)은 제1 산소 함량을 갖는 제1 조성(MOx1)으로 형성될 수 있다. 다음에, 제1 금속 산화물층(365) 상에 제2 금속 산화물층(370)을 형성할 수 있다(단계 S290).
제2 금속 산화물층(370)을 형성하는 과정에 있어서, 제1 금속 산화물층(365) 상에 금속층(도시되지 않음)을 형성한 후, 이러한 금속층에 대해 산화 처리를 수행하여 제2 금속 산화물층(370)을 수득할 수 있다. 상기 금속층은 알루미늄, 티타늄, 탄탈륨, 지르코늄 등을 사용하여 형성될 수 있다. 또한, 제2 금속 산화물층(370)을 형성하기 위한 상기 산화 처리는 산소를 함유하는 분위기 하에서 수행될 수 있는 어닐링 공정과 같은 열 처리 공정을 포함할 수 있다. 여기서, 제2 금속 산화물층(370)은 상기 제1 산소함량 보다 실질적으로 크거나 실질적으로 작을 수 있는 제2 산소 함량을 갖는 제2 조성(MOx2)으로 형성될 수 있다.
보호 구조(375)는 외부로부터의 수분 및/또는 수소의 침투를 방지할 수 있으며, 이에 따라 상기 반도체 산화물 소자의 문턱 전압의 변화가 실질적으로 방지되어 상기 산화물 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 나아가, 산화물 반도체 소자가 산소 함량의 차이를 갖는 복수의 금속 산화물층들(270, 275)을 보호 구조(375)로서 포함하므로 대면적 산화 알루미늄 증착이 가능할 수 있다.
전술한 구성을 갖는 산화물 반도체 소자가 유기 발광 표시 장치나 액정 표시 장치와 같은 표시 장치에 적용되는 경우, 보호 구조(375)에 제공되는 콘택 홀을 통해 상기 표시 장치의 화소 전극이 상기 산화물 반도체 소자의 드레인 전극(355)과 전기적으로 연결될 수 있다.
이상, 본 발명의 실시예들에 따른 산화물 반도체 소자 및 산화물 반도체 소자의 제조방법에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 바텀 게이트 구성을 갖는 산화물 반도체 소자 및 바텀 게이트 구성을 갖는 산화물 반도체 소자의 제조 방법을 설명하였으나, 산화물 반도체 소자의 구성은 바텀 게이트 구성을 갖는 산화물 반도체 소자로 한정되는 것이 아니다.
본 발명은 산화물 반도체 소자를 구비한 전자 기기에 다양하게 적용될 수 있다. 복수의 금속 산화물층들을 포함하는 보호 구조를 구비하여 다양한 전기적인 특성들이 향상된 산화물 반도체를 표시 장치에 적용할 경우, 상기 표시 장치가 나타내는 영상의 품질과 화면의 구동 속도을 향상시킬 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 차량용 네비게이션, 비디오폰, 감시 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10, 110, 210, 310: 기판
15, 115, 215, 315: 게이트 전극
20, 120, 220, 320: 게이트 절연층
25, 125, 225, 325: 액티브층
30, 130: 층간 절연막
35, 135, 265, 375: 보호 구조
40, 140, 270, 365: 제1 금속 산화물층
45, 145, 275, 370: 제2 금속 산화물층
50, 250, 350: 소스 전극
55, 255, 355: 드레인 전극
230, 330: 제1 층간 절연막
260, 360: 제2 층간 절연막

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극을 덮으며, 상기 기판 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 산화물 반도체를 포함하는 액티브층;
    상기 액티브층을 덮으며, 상기 게이트 절연층 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되며, 복수의 금속 산화물층들을 포함하는 보호 구조; 및
    상기 보호 구조 상에 배치되며, 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 구비하고,
    상기 보호 구조는, 층간 절연막 상에 배치되는 제1 금속 산화물층 및 상기 제1 금속 산화물층 상에 배치되는 제2 금속 산화물층을 포함하고,
    상기 제1 금속 산화물층은 제1 산소 함량을 가지는 제1 조성(MOx1)(M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄, O는 산소, x는 양의 실수)을 가지고, 상기 제2 금속 산화물층은 제2 산소 함량을 가지는 제2 조성(MOx2)을 가지며,
    상기 제1 금속 산화물층의 상기 제1 산소 함량과 상기 제2 금속 산화물층의 상기 제2 산소 함량이 다르며,
    상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 변화하는 산화물 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 각기 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 지르코늄 산화물을 포함하는 것을 특징으로 하는 산화물 반도체 소자.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 금속 산화물층의 제1 산소 함량과 상기 제2 금속 산화물층의 제2 산소 함량의 차이는 3at% 이상인 것을 특징으로 하는 산화물 반도체 소자.
  6. 삭제
  7. 제1항에 있어서, 상기 제1 금속 산화물층의 제1 산소 함량은 제2 금속 산화물층의 제2 산소 함량 보다 큰 것을 특징으로 하는 산화물 반도체 소자.
  8. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극을 덮으며, 상기 기판 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 산화물 반도체를 포함하는 액티브층;
    상기 액티브층을 덮으며, 상기 게이트 절연층 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되며, 복수의 금속 산화물층들을 포함하는 보호 구조; 및
    상기 보호 구조 상에 배치되며, 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 구비하고,
    상기 보호 구조는, 층간 절연막 상에 배치되는 제1 금속 산화물층 및 상기 제1 금속 산화물층 상에 배치되는 제2 금속 산화물층을 포함하고,
    상기 제1 금속 산화물층은 제1 산소 함량을 가지는 제1 조성(MOx1)(M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄, O는 산소, x는 양의 실수)을 가지고, 상기 제2 금속 산화물층은 제2 산소 함량을 가지는 제2 조성(MOx2)을 가지며,
    상기 제1 금속 산화물층의 상기 제1 산소 함량과 상기 제2 금속 산화물층의 상기 제2 산소 함량이 다르며,
    상기 제1 금속 산화물층의 제1 산소 함량은 제2 금속 산화물층의 제2 산소 함량 보다 작은 것을 특징으로 하는 산화물 반도체 소자.
  9. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극을 덮으며, 상기 기판 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 산화물 반도체를 포함하는 액티브층;
    상기 액티브층을 덮으며, 상기 게이트 절연층 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되며, 상기 액티브층의 소스 영역및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극;
    상기 제1 층간 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되며, 복수의 금속 산화물층들을 포함하는 보호 구조를 구비하고,
    상기 보호 구조는, 층간 절연막 상에 배치되는 제1 금속 산화물층 및 상기 제1 금속 산화물층 상에 배치되는 제2 금속 산화물층을 포함하고,
    상기 제1 금속 산화물층은 제1 산소 함량을 가지는 제1 조성(MOx1)(M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄, O는 산소, x는 양의 실수)을 가지고, 상기 제2 금속 산화물층은 제2 산소 함량을 가지는 제2 조성(MOx2)을 가지며,
    상기 제1 금속 산화물층의 상기 제1 산소 함량과 상기 제2 금속 산화물층의 상기 제2 산소 함량이 다르며,
    상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 변화하는 산화물 반도체 소자.
  10. 삭제
  11. 제9항에 있어서, 상기 제1 및 제2 금속 산화물층들은 각기 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 지르코늄 산화물을 포함하는 것을 특징으로 하는 산화물 반도체 소자.
  12. 삭제
  13. 제9항에 있어서, 상기 제1 금속 산화물층의 제1 산소 함량과 상기 제2 금속 산화물층의 제2 산소 함량의 차이는 3at% 이상인 것을 특징으로 하는 산화물 반도체 소자.
  14. 삭제
  15. 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체를 포함하는 액티브층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 액티브층을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 복수의 금속 산화물층들을 포함하는 보호 구조를 형성하는 단계; 및
    상기 보호 구조 상에 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 보호 구조를 형성하는 단계는,
    상기 층간 절연막 상에 제1 금속 산화물층을 형성하는 단계; 및
    상기 제1 금속 산화물층 상에 제2 금속 산화물층을 형성하는 단계를 포함하고,
    상기 제1 금속 산화물층은 제1 산소 함량을 가지는 제1 조성(MOx1)(M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄, O는 산소, x는 양의 실수)을 가지고, 상기 제2 금속 산화물층은 제2 산소 함량을 가지는 제2 조성(MOx2)을 가지며,
    상기 제1 금속 산화물층의 상기 제1 산소 함량과 상기 제2 금속 산화물층의 상기 제2 산소 함량이 다르며,
    상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 변화하는 산화물 반도체 소자의 제조 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 제2 금속 산화물층을 형성하는 단계는,
    상기 제1 금속 산화물층 상에 금속층을 형성하는 단계; 및
    상기 금속층에 산화 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 산화물 반도체 소자의 제조 방법.
  18. 제17항에 있어서, 상기 금속층을 형성하는 단계는 스퍼터링 공정을 포함하는 것을 특징으로 하는 산화물 반도체 소자의 제조 방법.
  19. 제17항에 있어서, 상기 산화 처리는 열 산화 공정을 포함하는 것을 특징으로 하는 산화물 반도체 소자의 제조 방법.
  20. 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체를 포함하는 액티브층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 액티브층을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 액티브층의 소스 영역 및 드레인 영역에 각기 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제1 층간 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 상에 복수의 금속 산화물층들을 구비하는 보호 구조를 형성하는 단계를 포함하고,
    상기 보호 구조를 형성하는 단계는,
    상기 층간 절연막 상에 제1 금속 산화물층을 형성하는 단계; 및
    상기 제1 금속 산화물층 상에 제2 금속 산화물층을 형성하는 단계를 포함하고,
    상기 제1 금속 산화물층은 제1 산소 함량을 가지는 제1 조성(MOx1)(M은 알루미늄, 티타늄, 탄탈륨 또는 지르코늄, O는 산소, x는 양의 실수)을 가지고, 상기 제2 금속 산화물층은 제2 산소 함량을 가지는 제2 조성(MOx2)을 가지며,
    상기 제1 금속 산화물층의 상기 제1 산소 함량과 상기 제2 금속 산화물층의 상기 제2 산소 함량이 다르며,
    상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 계면에서 상기 제1 산소 함량으로부터 상기 제2 산소 함량으로 급격하게 변화하는 산화물 반도체 소자의 제조 방법.
KR1020140143178A 2014-10-22 2014-10-22 반도체 소자 및 반도체 소자의 제조 방법 KR102337370B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140143178A KR102337370B1 (ko) 2014-10-22 2014-10-22 반도체 소자 및 반도체 소자의 제조 방법
US14/842,540 US10461192B2 (en) 2014-10-22 2015-09-01 Metal oxide protection structure of a semiconductor device
CN201510679471.4A CN105552128B (zh) 2014-10-22 2015-10-19 半导体器件和制造半导体器件的方法
EP15190765.6A EP3012867B1 (en) 2014-10-22 2015-10-21 Semiconductor devices and methods of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140143178A KR102337370B1 (ko) 2014-10-22 2014-10-22 반도체 소자 및 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160047619A KR20160047619A (ko) 2016-05-03
KR102337370B1 true KR102337370B1 (ko) 2021-12-09

Family

ID=54337682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140143178A KR102337370B1 (ko) 2014-10-22 2014-10-22 반도체 소자 및 반도체 소자의 제조 방법

Country Status (4)

Country Link
US (1) US10461192B2 (ko)
EP (1) EP3012867B1 (ko)
KR (1) KR102337370B1 (ko)
CN (1) CN105552128B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6834062B2 (ja) * 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
KR102563859B1 (ko) * 2021-04-06 2023-08-03 연세대학교 산학협력단 원자층 증착 기반의 박막 내 인위적 조성 조절을 통한 고효율 수소 차단 제어막 형성 방법
CN114141881A (zh) * 2021-11-24 2022-03-04 深圳市华星光电半导体显示技术有限公司 一种驱动基板和显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857455B1 (ko) 2007-04-17 2008-09-08 한국전자통신연구원 산화물 반도체막상에 보호막을 형성하여 패터닝하는 박막트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR101084173B1 (ko) * 2009-10-27 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 표시장치 및 그 제조 방법
CN106057907B (zh) * 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
KR101877377B1 (ko) * 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8467601B2 (en) * 2010-09-15 2013-06-18 Kyran Daisy Systems, methods, and media for creating multiple layers from an image
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102100425B1 (ko) * 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20130113972A (ko) * 2012-04-06 2013-10-16 한국전자통신연구원 산화물 박막 트랜지스터의 제조 방법
KR102042483B1 (ko) 2012-09-24 2019-11-12 한국전자통신연구원 박막 트랜지스터 및 그 제조 방법
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20220145922A (ko) 2012-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TW202339281A (zh) * 2013-10-10 2023-10-01 日商半導體能源研究所股份有限公司 液晶顯示裝置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer

Also Published As

Publication number Publication date
CN105552128B (zh) 2020-07-03
EP3012867B1 (en) 2021-02-17
KR20160047619A (ko) 2016-05-03
US10461192B2 (en) 2019-10-29
US20160118503A1 (en) 2016-04-28
CN105552128A (zh) 2016-05-04
EP3012867A1 (en) 2016-04-27

Similar Documents

Publication Publication Date Title
KR102356813B1 (ko) 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치
JP5668917B2 (ja) 薄膜トランジスタおよびその製造方法
KR102386458B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US9312279B2 (en) Thin film transistor array substrate, method of manufacturing the same, and display apparatus including the same
KR101319200B1 (ko) 박막 트랜지스터
US9748276B2 (en) Thin film transistor and method of manufacturing the same, array substrate and display device
US8633479B2 (en) Display device with metal oxidel layer and method for manufacturing the same
JP2010205987A (ja) 薄膜トランジスタおよびその製造方法並びに表示装置
US9466655B2 (en) Display unit and electronic apparatus
US10847594B2 (en) Organic light emitting display device
US9224831B2 (en) Method of manufacturing an oxide semiconductor device and method of manufacturing a display device having the same
KR20180035954A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
JP2015149467A (ja) 薄膜トランジスタ基板の製造方法
KR102337370B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
TWI535000B (zh) 有機發光顯示裝置及製造其之方法
JP2015198223A (ja) 表示装置およびその製造方法
US20140353614A1 (en) Organic light emitting display device and method of manufacturing the same
US9691832B2 (en) Organic light emitting display device and method of manufacturing organic light emitting display device
US9627515B2 (en) Method of manufacturing thin-film transistor substrate
US20210202569A1 (en) Display Apparatus Having a Substrate Hole and Method for Forming the Same
KR102283812B1 (ko) 반도체 소자 및 반도체 소자를 포함하는 유기 발광 표시 장치
KR20210004356A (ko) 산화물 반도체 패턴을 포함하는 디스플레이 장치
JP6500203B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR20150080674A (ko) 표시 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant