KR102386458B1 - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 실시예들에 따른 유기 발광 표시 장치는 기판, 제1 게이트 전극, 제1 층간절연막, 제1 드레인 전극, 제1 소스 전극, 평탄화막 및 제1 전극을 포함한다. 상기 기판은 각각의 화소에 대응하는, 화소영역과 투명영역을 각기 포함한다. 상기 제1 게이트 전극은 상기 기판의 상기 화소영역 내에 배치된다. 상기 제1 층간절연막은 상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장한다. 상기 제1 드레인 전극 및 상기 제1 소스 전극은 상기 제1 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성한다. 상기 평탄화막은 상기 제1 드레인 전극 및 상기 제1 소스 전극을 덮으며, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시킨다. 상기 제1 전극은 상기 평탄화막 상에 배치된다.
Description
본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 향상된 선명도를 갖는 투명 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 화소가 출력하는 광에 기초하여 영상을 표시할 수 있고, 유기 발광 표시 장치는 유기 발광 다이오드를 갖는 화소를 포함할 수 있다. 유기 발광 다이오드는 유기 발광 다이오드가 포함하는 유기 물질에 상응하는 파장을 갖는 광을 출력할 수 있다. 예를 들어, 유기 발광 다이오드는 적색광, 녹색광, 및 청색광에 상응하는 유기 물질을 포함할 수 있고, 유기 발광 표시 장치는 상기 유기 물질에 의해 출력되는 광을 조합하여 영상을 표시할 수 있다.
이러한 유기 발광 표시 장치에 대해, 장치 내부의 박막 트랜지스터나 유기 발광 소자를 투명한 형태로 만드는 투명 유기 발광 표시 장치에 대한 연구가 진행되고 있다.
본 발명의 일 목적은 향상된 선명도를 갖는 유기 발광 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 향상된 선명도를 갖는 유기 발광 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 따른 유기 발광 표시 장치는 기판, 제1 게이트 전극, 제1 층간절연막, 제1 드레인 전극, 제1 소스 전극, 평탄화막 및 제1 전극을 포함한다. 상기 기판은 각각의 화소에 대응하는, 화소영역과 투명영역을 각기 포함한다. 상기 제1 게이트 전극은 상기 기판의 상기 화소영역 내에 배치된다. 상기 제1 층간절연막은 상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장한다. 상기 제1 드레인 전극 및 상기 제1 소스 전극은 상기 제1 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성한다. 상기 평탄화막은 상기 제1 드레인 전극 및 상기 제1 소스 전극을 덮으며, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시킨다. 상기 제1 전극은 상기 평탄화막 상에 배치된다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 평탄화막 상에 배치되며, 상기 제1 전극을 부분적으로 덮는 화소정의막을 더 포함할 수 있다. 상기 화소정의막은 상기 화소영역 내에 배치되고, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시킬 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 드레인 전극과 상기 제1 층간절연막 사이, 그리고 상기 제1 소스 전극과 상기 제1 층간절연막 사이에 배치되며, 상기 제1 층간절연막과 다른 절연 물질을 포함하는 제2 층간절연막 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 층간절연막 아래에 배치되며, 상기 제1 게이트 전극과 동일한 물질을 포함하는 제1 도전 패턴, 상기 제1 층간절연막 상에 배치되는 제2 도전 패턴 및 상기 제2 도전 패턴보다 위에 배치되며, 상기 제1 드레인 전극과 동일한 물질을 포함하는 제3 도전 패턴을 더 포함할 수 있다. 상기 제2 층간절연막 패턴은 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 제2 층간절연막 패턴은 상기 제1 층간절연막보다 높은 유전율을 갖는 물질을 포함할 수 있다. 상기 제2 층간절연막 패턴은 상기 제1 층간절연막보다 작은 두께를 가질 수 있다.
일 실시예에 의하면, 상기 제2 층간절연막 패턴은 실리콘 질화물을 포함할 수 있다. 상기 제1 층간절연막은 실리콘 산화물을 포함하는 단일층으로 형성될 수 있다.
일 실시예에 의하면, 상기 제2 층간절연막 패턴은 상기 화소영역 내에 배치되고, 상기 투명영역 내에 배치되지 않을 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴, 상기 제2 도전 패턴 및 이들 사이에 배치되는 상기 제1 층간절연막은 제1 커패시터를 구성할 수 있다. 상기 제2 도전 패턴, 상기 제3 도전 패턴 및 이들 사이에 배치되는 상기 제2 층간절연막 패턴은 제2 커패시터를 구성할 수 있다. 상기 제1 커패시터와 상기 제2 커패시터는 상기 기판의 상면에 수직한 방향에서 볼 때, 서로 중첩될 수 있다.
일 실시예에 의하면, 상기 제1 커패시터는 C-홀드 커패시터일 수 있고, 상기 제2 커패시터는 스토리지 커패시터일 수 있다.
본 발명의 실시예들에 따른 유기 발광 표시 장치는 기판, 제1 게이트 전극, 제1 층간절연막, 제2 게이트 전극, 제2 층간절연막, 제1 드레인 전극, 제1 소스 전극, 제2 드레인 전극, 제2 소스 전극, 평탄화막 및 제1 전극을 포함한다. 상기 기판은 각각의 화소에 대응하는, 화소영역과 투명영역을 각기 포함한다. 상기 제1 게이트 전극은 상기 기판의 상기 화소영역 내에 배치된다. 상기 제1 층간절연막은 상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장한다. 상기 제2 게이트 전극은 상기 제1 층간절연막 상에 위치하며, 상기 기판의 상기 화소영역 내에 배치된다. 상기 제2 층간절연막은 상기 제1 층간절연막 상에 배치되어, 상기 제2 게이트 전극을 덮는다. 상기 제1 드레인 전극 및 상기 제1 소스 전극은 상기 제2 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성한다. 상기 제2 드레인 전극 및 상기 제2 소스 전극은 상기 제2 층간절연막보다 위에 배치되며, 상기 제2 게이트 전극과 함께 제2 박막 트랜지스터를 구성한다. 상기 평탄화막은 상기 제1 드레인 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극 및 상기 제2 소스 전극을 덮으며, 상기 투명영역에서 상기 제2 층간절연막의 상면을 노출시킨다. 상기 제1 전극은 상기 평탄화막 상에 배치된다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 드레인 전극과 상기 제2 층간절연막 사이에, 그리고 상기 제2 드레인 전극과 상기 제2 층간절연막 사이에 배치되며, 상기 제2 층간절연막과 다른 절연 물질을 포함하는 제3 층간절연막 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제3 층간절연막 패턴은 실리콘 질화물을 포함할 수 있고, 상기 제1 층간절연막 및 상기 제2 층간절연막은 실리콘 산화물을 포함할 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 층간절연막 아래에 배치되며, 상기 제1 게이트 전극과 동일한 물질을 포함하는 제1 도전 패턴, 상기 제1 층간절연막 상에 배치되며, 상기 제2 게이트 전극과 동일한 물질을 포함하는 제2 도전 패턴, 및 상기 제3 층간절연막 패턴 상에 배치되며, 상기 제1 드레인 전극과 동일한 물질을 포함하는 제3 도전 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴, 상기 제2 도전 패턴 및 이들 사이에 배치되는 상기 제1 층간절연막은 제1 커패시터를 구성할 수 있다. 상기 제2 도전 패턴, 상기 제3 도전 패턴 및 이들 사이에 배치되는 상기 제2 층간절연막은 제2 커패시터를 구성할 수 있다. 상기 제1 커패시터와 상기 제2 커패시터는 상기 기판의 상면에 수직한 방향에서 볼 때, 서로 중첩될 수 있다.
본 발명의 실시예들에 따른 유기 발광 표시 장치의 제조 방법에 있어서, 각각의 화소에 대응하는, 화소영역과 투명영역을 각기 포함하는 기판을 준비한다. 상기 기판 상에 제1 반도체 패턴을 형성한다. 상기 제1 반도체 패턴을 덮는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 제1 반도체 패턴과 부분적으로 중첩되는 제1 게이트 전극을 형성한다. 상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장하는 제1 층간절연막을 형성한다. 상기 제1 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성하는 제1 드레인 전극 및 제1 소스 전극을 형성한다. 상기 제1 드레인 전극 및 상기 제1 소스 전극을 덮으며, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시키는 평탄화막을 형성한다. 상기 평탄화막 상에 배치되는 제1 전극을 형성한다.
상기 제1 게이트 전극을 형성하는 단계는 상기 게이트 절연막 상에 배치되는 제1 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 발광 표시 장치의 제조 방법.
일 실시예에 의하면, 상기 제1 드레인 전극 및 상기 제1 소스 전극을 형성하는 단계는 상기 제1 도전 패턴과 중첩되도록 배치되는 제3 도전 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 드레인 전극 및 상기 제1 소스 전극을 형성하기 전에, 상기 제1 층간절연막 상에 위치하며, 상기 제1 도전 패턴과 중첩되도록 배치되는 제2 도전 패턴을 형성하는 단계 및 상기 제2 도전 패턴을 덮는 제2 층간절연막 패턴을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 층간절연막 패턴을 형성하는 단계는, 실리콘 질화물을 사용하여, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계 및 상기 투과 영역 내에 배치된 상기 제2 층간절연막 부분을 제거하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 평탄화막을 형성하는 단계는, 상기 제1 드레인 전극 및 상기 제1 소스 전극을 덮으며, 상기 화소영역 및 상기 투명영역에 배치되는 유기막을 형성하는 단계 및 상기 유기막을 부분적으로 제거하여, 상기 투명영역에서 상기 제1 층간절연막의 상면 및 상기 유기막의 측벽에 의해서 정의되는 제1 개구를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 유기 발광 표시 장치에서, 게이트 절연막 및 제1 층간절연막은 화소영역으로부터 투명영역으로 연장되므로, 상기 투명영역에는 상기 게이트 절연막 및 상기 제1 층간절연막의 단차들이 형성되지 않는다. 또한, 화소정의막은 상기 화소영역 내에만 배치되므로, 상기 화소정의막의 단차도 상기 투명영역 내에 배치되지 않는다. 이에 따라, 상기 유기 발광 표시 장치의 선명도가 향상될 수 있다. 또한, 제1 도전 패턴, 제2 도전 패턴, 제5 도전 패턴 및 제6 도전 패턴은 서로 중첩되도록 배치될 수 있으며, 이에 따라, 이들에 의해서 구성되는 제1 및 제2 커패시터들도 중첩되도록 배치될 수 있다. 결과적으로, 상기 유기 발광 표시 장치의 개구율이 향상될 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 회로도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 부분적인 평면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 4는 유기 발광 표시 장치의 선명도를 측정하는 시험을 설명하기 위한 개략도이다.
도 5는 비교 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 6은 다른 비교 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 8 내지 도 14는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 부분적인 평면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 4는 유기 발광 표시 장치의 선명도를 측정하는 시험을 설명하기 위한 개략도이다.
도 5는 비교 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 6은 다른 비교 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 유기 발광 표시 장치의 단면도이다.
도 8 내지 도 14는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 예시적인 실시예들을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이고, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며, 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2, 제3. 제4 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2, 제3 또는 제4 구성 요소 등으로 명명될 수 있으며, 유사하게 제2, 제3 또는 제4 구성 요소도 교호적으로 명명될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 회로도이다.
도 1을 참조하면, 스캔 라인(SCAN), 데이터 라인(VData)및 구동전원인 Vdd 라인(ELVDD)이 픽셀 회로부에 전기적으로 연결된다. 도면에 도시하지는 않았지만 상기 픽셀 회로부(C)의 구성에 따라 상기 스캔 라인(SCAN), 데이터 라인(VData)및 Vdd 라인(ELVDD) 외에도 더 다양한 도전 라인들이 구비되어 있을 수 있다.
상기 픽셀 회로부는, 스캔 라인(SCAN)과 데이터 라인(VData)에 연결된 제1 박막 트랜지스터(T1), 제1 박막 트랜지스터(T1)와 Vdd 라인(ELVDD)에 연결된 스토리지 커패시터(CS),제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2) 사이에 배치된 C-홀드 커패시터 (CCH)및 제3 박막 트랜지스터(T3), 그리고 유기발광 다이오드(OLED)를 포함한다.
예시적인 실시예들에 있어서, 제1 박막 트랜지스터(T1)는 스위칭 트랜지스터가 되고, 제2 박막 트랜지스터(T2)는 구동 트랜지스터가 된다. 도 1은 상기 유기 발광 표시 장치의 예시적인 픽셀 회로부를 도시한 것에 불과하며, 상기 픽셀 회로부는 이에 의해서 제한되지 않는다. 즉, 상기 픽셀 회로부는 추가적인 박막 트랜지스터들 및 커패시터들을 포함할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 부분적인 평면도이다.
도시한 바와 같이, 본 발명의 예시적인 실시예에 따른 투명 유기 발광 표시 장치는(100)는 제 1 방향으로 연장하여 복수의 게이트배선(GL), 상기 제 1 방향과 교차되는 제 2 방향으로 연장하는 복수의 데이터배선(DL) 및 전원배선(미도시)을 포함한다. 복수의 게이트배선(GL)과 복수의 데이터배선(DL)은 서로 교차하면서, 복수의 서브화소영역(SP1, SP2, SP3)을 정의할 수 있다.
본 발명의 복수의 서브화소영역(SP1, SP2, SP3)이 하나의 화소영역(P)을 이루는데, 특히, 본 발명의 투명 OLED(100)는 각 서브화소영역(SP1, SP2, SP3)이 화상을 구현하는 불투명영역(B1, B2, B3)과 투명영역(T)으로 이루어지는 것을 특징으로 한다.
여기서, 투명영역(T)은 복수의 서브화소영역(SP1, SP2, SP3)을 포함하는 불투명영역(B1, B2, B3)의 전체 면적 즉, 화소영역(P)의 면적 대비 투명영역(T)의 면적의 비율이 25 ~ 85%의 범위에 속하도록 형성된다.
예시적인 실시예들에 있어서, 본 발명의 투명 유기 발광 표시 장치(10)는 투명영역(T)을 통해 스위치 오프(off) 상태일 때 반대편에 위치하는 사물 또는 이미지가 투과되고, 스위치 온(on) 상태일 때는 복수의 불투명영역(B1, B2, B3)을 통해 화상을 구현할 수 있다.
다른 예시적인 실시예들에 있어서, 화상을 투과하여 반대편에 위치하는 사물 또는 이미지를 투과하여 보여질 수도 있다.
이때, 투명영역(T)이 25% 이하의 면적을 가질 경우, 투명도가 저하될 수 있고, 투명영역(T)의 면적이 85%이상일 경우 화상을 구현하는 불투명영역(B1, B2, B3)들의 면적이 줄어들어 정상적인 화상이 표시되도록 구현하는데 어려움이 있다. 따라서, 본 발명의 실시예에 따른 투명 유기 발광 표시 장치(10)는 화소영역(P)의 면적에 대해 투명영역(T)이 25 ~ 85%의 면적을 갖도록 구현함으로써, 투명하게 구현될 수도 있으면서도 정상적인 화상이 표시되도록 구현할 수도 있다.
한편, 각각의 서브화소영역(SP1, SP2, SP3)의 불투명영역(B1, B2, B3)들마다, 게이트배선(GL)과 데이터배선(DL)이 교차하는 부분에 이들 두 배선과 연결되는 구동 회로가 배치될 수 있다. 예를 들어, 상기 구동 회로는 도 1을 참조로 설명한 구동 회로와 실질적으로 동일하거나 유사할 수 있다.
여기서, 불투명영역(B1, B2, B3)들은 제1 서브화소영역(SP1)의 제 1 불투명영역(B1), 제2 서브화소영역(SP2)의 제 2 불투명영역(B2) 및 제3 서브화소영역(SP3)의 제 3 불투명영역(B3)을 포함할 수 있는데, 이에 한정되는 것은 아니며, 하나의 화소영역(P)이 2개 또는 4개 이상의 서브화소영역들(SP1, SP2, SP3)을 포함할 수도 있다.
예를 들어, 제1 서브화소영역(SP1)의 제 1 불투명영역(B1)에 형성된 유기전계발광 다이오드는 적색(R) 계열의 빛을 방출하고, 제2 서브화소영역(SP2)의 제 2 불투명영역(B2)에 형성된 유기전계발광 다이오드는 녹색(G) 계열의 빛을 방출하며, 제3 서브화소영역(SP3)의 제 3 불투명영역(B3)에 형성된 유기전계발광 다이오드는 청색(B) 계열의 빛을 방출한다.
도 3은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 단면도이다. 도 3은 도 2의 I-I' 라인을 따라 자른 단면도이다.
도 3을 참조하면, 상기 유기 발광 표시 장치는 기판(100)의 화소 영역(P)에 배치된 박막 트랜지스터들, 커패시터들, 제1 전극(170), 유기막 구조물(190) 및 제2 전극(195)을 포함한다.
기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들어, 기판(100)은 유리 기판, 석영 기판, 투명 플라스틱 기판 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 기판(100)은 연성을 갖는 기판(flexible substrate)으로 구성될 수도 있다.
예시적인 실시예들에 있어서, 기판(100)은 도 2에서 도시된 바와 같이, 투명영역(T)과 화소영역(P)으로 구분될 수 있으며, 각각의 화소 영역(P)은 복수의 서브화소영역들로 구분될 수 있다. 이때, 투명영역(T)은 화소영역(P)의 면적 대부 투명영역(T)의 면적의 비율이 약 25% 내지 약 85% 범위에 속하도록 형성될 수 있다.
배리어막(105)은 기판(100) 상에 형성될 수 있다. 배리어막(105)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 수행할 수 있는 다양한 물질을 사용하여 형성될 수 있다. 예를 들어, 배리어막(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 티타늄 산화물 또는 티타늄 질화물 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물로 형성될 수 있다.
다른 예시적인 실시예들에 있어서, 배리어막(105)은 하나 이상의 무기막과 하나 이상의 유기막을 포함하는 적층구조를 가질 수 있다. 이와 달리, 배리어막(105)은 필요에 따라서 구비되지 않을 수도 있다.
제1 및 제2 반도체 패턴들(110, 115)은 배리어막(105) 상에 배치될 수 있다. 반도체 패턴들(110, 115)은 기판(100)의 화소영역(P) 내에 배치될 수 있으며, 기판(100)의 투명영역(T) 내에 배치되지 않는다.
반도체 패턴들(110, 115)은 단결정 실리콘, 다결정 실리콘 또는 산화물 반도체로 형성될 수 있다. 예시적인 실시예에서, 상기 산화물 반도체는 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들어, 상기 산화물 반도체는 예를 들면 G-I-Z-O층[(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(110)은 제1 소스 영역(113), 제2 드레인 영역(112) 그리고 이들 사이에 배치되는 제1 채널 영역(111)을 포함할 수 있고, 제2 반도체 패턴(115)은 제2 소스 영역(118), 제2 드레인 영역(117), 그리고 이들 사이에 배치되는 제2 채널 영역(116)을 포함할 수 있다.
게이트 절연막(120)은 배리어막(105) 상에 반도체 패턴들(110, 115)을 덮도록 형성될 수 있다. 예를 들어, 게이트 절연막(120)은 실리콘 산화물을 포함할 수 있다. 예시적인 일 실시예에 있어서, 게이트 절연막(120)은 실리콘 산화물을 포함하는 단일층을 가질 수 있으며, 약 800Å 내지 약 1200Å 사이의 두께를 가질 수 있다.
게이트 전극들(122, 124) 및 제1 도전 패턴(126)은 게이트 절연막(120) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(122)은 제1 반도체 패턴(110)의 제1 채널 영역(111)과 중첩되도록 배치될 수 있고, 제2 게이트 전극(124)은 제2 반도체 패턴(115)의 제1 채널 영역(116)과 중첩되도록 배치될 수 있다. 한편, 제1 도전 패턴(126)도 기판(100)의 화소영역(P) 내에 배치되며, 투명영역(T) 내에 배치되지 않는다.
제1 층간절연막(130)은 게이트 절연막(120) 상에서 게이트 전극들(122, 124) 및 제1 도전 패턴(126)을 덮도록 배치될 수 있다. 예를 들어, 제1 층간절연막(130)은 실리콘 산화물을 포함할 수 있다.
다시 도 3을 참조하면, 제2 도전 패턴(132)은 제1 층간절연막(130) 상에 제1 도전 패턴(126)과 중첩되도록 배치될 수 있다. 예를 들어, 제2 도전 패턴(132)은 금속 또는 인듐주석산화물(ITO)와 같은 도전성 금속 산화물을 포함할 수 있다. 예시적인 일 실시예들에 있어서, 제2 도전 패턴(132)은 게이트 전극들(122, 124)보다 작은 두께를 가질 수 있다.
이에 따라, 제1 도전 패턴(126), 제2 도전 패턴(132) 및 이들 사이에 배치되는 제1 층간절연막(130)은 제1 커패시터를 구성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 커패시터는 도 2에 도시된 스토리지 커패시터 또는 C-홀드 커패시터일 수 있다.
제2 층간절연막 패턴(135)은 제1 층간절연막(130) 상에 배치될 수 있다. 제2 층간절연막 패턴(135)은 반도체 패턴들(110, 115) 및 제2 도전 패턴(132)에 대응하여 배치될 수 있다. 예시적인 일 실시예에 있어서, 제2 층간절연막 패턴(135)은 제1 층간절연막(130)보다 작은 두께를 가질 수 있다.
제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154), 제2 드레인 전극(143, 153) 및 도전 패턴들(146, 148, 156, 158)은 제2 층간절연막 패턴(135)에 대응하여 배치될 수 있다.
제1 소스 전극(142, 152)과 제1 드레인 전극(141, 151)은 제1 반도체 패턴(110) 및 제1 게이트 전극(122)과 함께, 제1 박막 트랜지스터를 구성하며, 제2 소스 전극(144, 154)과 제2 드레인 전극(143, 153)은 제2 반도체 패턴(115) 및 제2 게이트 전극(124)과 함께, 제2 박막 트랜지스터를 구성한다. 예를 들어, 상기 제1 박막 트랜지스터는 도 2에 도시된 구동 트랜지스터일 수 있으며, 상기 제2 박막 트랜지스터는 도 2에 도시된 상기 구동 트랜지스터를 제외한 다른 트랜지스터일 수 있다.
한편, 반도체 패턴(110, 115)의 상부에 게이트 전극들(122, 124)이 배치되는 탑-게이트(top-gate) 구조의 박막 트랜지스터가 예시적으로 도시되어 있으나, 상기 스위칭 소자의 구성이 여기에 한정되는 것은 아니다. 예를 들면, 액티브 패턴 아래에 게이트 전극이 위치하는 바텀-게이트(bottom-gate) 구조를 가질 수도 있다.
제3 도전 패턴(146) 및 제4 도전 패턴(156)은 제2 층간절연막 패턴(135) 상에서 제2 도전 패턴(132)과 중첩되도록 형성될 수 있다. 이에 따라, 제3, 4 도전 패턴들(146, 156), 제2 도전 패턴(132) 및 이들 사이에 배치되는 제2 층간절연막 패턴(135)은 제2 커패시터를 구성할 수 있다. 제2 층간절연막 패턴(135)이 실리콘 질화물을 포함하는 경우, 실리콘 산화물을 포함하는 경우와 비교하여, 상기 제2 커패시터는 보다 높은 정전 용량을 가질 수 있다. 또한, 제2 층간절연막 패턴(135)은 제1 층간절연막(130)보다 작은 두께를 가지므로, 결과적은 상기 제2 커패시터는 상기 제1 커패시터보다 큰 정전 용량을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 커패시터는 도 2에 도시된 스토리지 커패시터 또는 C-홀드 커패시터일 수 있다. 예를 들어, 상기 제1 커패시터가 도 2에 도시된 스토리지 커패시터인 경우에, 상기 제2 커패시터는 C-홀드 커패시터일 수 있다. 이와 달리, 상기 제1 커패시터가 도 2에 도시된 C-홀드 커패시터인 경우에, 상기 제2 커패시터는 스토리지 커패시터일 수도 있다.
제5 도전 패턴(148)과 제6 도전 패턴(158)도 제2 층간절연막 패턴(135) 상에 배치될 수 있다. 제5 도전 패턴(148) 및 제6 도전 패턴(158)은 도 2에서 설명된 데이터배선(DL), 게이트배선(GL) 또는 전원배선(미도시)과 연결되는 접속 패드로 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 층간절연막 패턴(135)은 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154), 제2 드레인 전극(143, 153) 및 도전 패턴들(146, 148, 156, 158)이 배치되는 부분에만 배치될 수 있으며, 이들이 배치되지 않는 부분에서는 형성되지 않을 수 있다. 결과적으로, 제2 층간절연막 패턴(135)이 부분적으로 배치되지 않으므로 인해서, 상기 표시 장치의 투과율이 약 3% 내지 약 5% 향상될 수 있다.
다시 도 3을 참조하면, 평탄화막(160)은 기판(100)의 화소영역(P) 내에서 박막 트랜지스터들 및 커패시터들을 덮도록 배치될 수 있다. 즉, 평탄화막(160)은 투명영역(T) 내에 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 개구(162)는 기판(100)의 투명영역(T) 내에서 평탄화막(160)을 관통하도록 배치될 수 있으며, 제2 개구(164)는 제6 도전 패턴(158)을 노출시키도록 배치될 수 있다.
제1 개구(162)는 제1 층간절연막(130)의 상면 및 평탄화막(160)의 노출된 측벽에 의해서 정의될 수 있다. 즉, 제1 층간절연막(130), 게이트 절연막(120)은 화소영역(P)으로부터 투명영역(T)으로 연장된다. 결과적으로, 투명영역(T) 내에는 제1 층간절연막(130), 게이트 절연막(120)의 단차(step)가 형성되지 않을 수 있으며, 이는 아래에서 도 4 내지 도 7을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
제1 전극(170)은 평탄화막(160) 상에 배치될 수 있다. 제1 전극(170)은 평탄화막(160)을 관통하여, 제1 드레인 전극(141, 151)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(170)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 등과 같은 투명 도전성 물질을 포함할 수 있다.
화소정의막(180)은 평탄화막(160) 상에서 제1 전극(170)을 부분적으로 덮도록 배치될 수 있다. 예를 들어, 화소정의막(180)은 폴리이미드와 같은 유기물을 포함할 수 있다.
예시적인 실시예들에 있어서, 화소정의막(180)은 기판(100)의 화소영역(P) 내에만 배치되며, 투명영역(T) 내에 배치되지 않을 수 있다. 즉, 화소정의막(180)은 제1 개구(162)의 측벽 또는 저면 상에 배치되지 않을 수 있다. 결과적으로, 투명영역(T) 내에는 화소정의막(180)의 단차(step)가 형성되지 않을 수 있으며, 이는 아래에서 도 4 내지 도 7을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
유기막 구조물(190)은 적어도 유기 발광막을 포함할 수 있다. 유기막 구조물(190)은 정공주입층, 정공수송층, 전자주입층, 전자수송층을 선택적으로 포함할 수 있다.
제2 전극(195)은 유기막 구조물(190) 및 화소정의막(200) 상에 배치될 수 있다. 예를 들어, 제2 전극(195)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti), 이들의 합금 등과 같은 도전성 금속을 포함할 수 있다. 다만, 제2 전극(195)은 비교적 얇은 두께를 가질 수 있으며 이에 따라, 비교적 높은 투명도를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 전극(195)은 도 3에서 도시된 바와 같이, 화소영역(P) 내에만 배치될 수 있다. 이와 달리, 제2 전극(195)은 화소영역(P) 및 투명영역(T)에 전체적으로 배치될 수도 있다.
예시적인 실시예들에 있어서, 게이트 절연막(120) 및 제1 층간절연막(130)은 화소영역(P)으로부터 투명영역(T)으로 연장되므로, 투명영역(T)에는 게이트 절연막(120) 및 제1 층간절연막(130)의 단차들이 배치되지 않는다. 또한, 화소정의막(180)은 화소영역(P) 내에만 배치되므로, 화소정의막(180)의 단차도 투명영역(T) 내에 배치되지 않는다. 이에 따라, 상기 유기 발광 표시 장치의 선명도가 향상될 수 있다. 또한, 제1 도전 패턴(126), 제2 도전 패턴(132), 제5 도전 패턴(146) 및 제6 도전 패턴(156)은 서로 중첩되도록 배치될 수 있으며, 이에 따라 상기 제1 및 제2 커패시터들도 중첩되도록 배치될 수 있다. 결과적으로, 상기 유기 발광 표시 장치의 개구율이 향상될 수 있다.
도 4는 유기 발광 표시 패널의 선명도를 측정하는 시험을 설명하기 위한 개략도이다. 도 4(a)는 유기 발광 표시 패널의 선명도를 측정하는 시험의 개략도이고, 도 4(b)는 광원의 원본 이미지이며, 도 4(c)는 유기 발광 표시 패널을 통과한 예시적인 투과 이미지를 나타낸다.
도 4(a)를 참조하면, 광원(10)으로부터 원본 이미지 모양을 빛을 유기 발광 표시 패널(20)을 향해서 조사한다. 유기 발광 표시 패널(20)을 통과한 빛은 타겟(30)에 투과 이미지를 형성한다. 이때, 광원(10)과 유기 발광 표시 패널(20) 사이의 제1 거리(d1)는 약 0.5m이고, 유기 발광 표시 패널(20)과 타겟(30) 사이의 제2 거리(d2)는 약 1m이다.
도 4(b)를 참조하면, 광원(10)의 원본 이미지는 광이 조사되는 부분과 조사되지 않은 부분의 경계가 뚜렷한 8각형 형상을 가진다. 반면에, 도 4(c)를 참조하면, 타겟(30)에 형성된 투과 이미지는 광이 조사되는 부분과 조사되지 않은 부분의 경계가 뚜렷하지 않다. 특히, 상기 투과 이미지의 경계가 불분명할수록, 유기 발광 표시 패널(20)의 선명도가 저하되는 것을 의미한다.
상기 선명도는 수치적으로 표현될 수 있다. 즉, 광원(10)의 원본 이미지는 선명도 = 0으로 표현될 수 있고, 투과 이미지의 선명도가 0에 가까울 수록, 유기 발광 표시 패널(20)이 더 선명하다는 것을 의미한다. 아래, 표 1은 도 4에 따라, 측정된 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 패널의 선명도와 비교 실시예들에 따른 유기 발광 표시 패널의 선명도를 시험한 결과이다.
| 선명도 | |
| 광원의 선명도 | 0 |
| 실시예 1 | 1.2 |
| 비교 실시예 1 | 1.6 |
| 비교 실시예 2 | 1.6 |
표 1의 실시예 1은 도 3에 도시된 유기 발광 표시 장치에 대한 실험 결과이고, 비교 실시예 1은 도 5에 도시된 유기 발광 표시 장치에 대한 실험 결과이며, 비교 실시예 2는 도 6에 도시된 유기 발광 표시 장치에 대한 실험 결과이다.
도 5는 비교 실시예들에 따른 유기 발광 표시 장치의 단면도이다. 상기 유기 발광 표시 장치는 제1 개구(161), 배리어막(106), 게이트 절연막(121) 및 제1 층간절연막(131)을 제외하면, 도 3을 참조로 설명한 유기 발광 표시 장치와 실질적으로 동일하거나 유사하다.
제1 개구(161)는 평탄화막(160) 뿐만 아니라, 배리어막(106), 게이트 절연막(121) 및 제1 층간절연막(131)을 관통하도록 형성될 수 있다. 이에 따라, 제1 개구(161)는 기판(100)의 상면, 평탄화막(160), 배리어막(106), 게이트 절연막(121) 및 제1 층간절연막(131)의 측벽에 의해서 정의될 수 있다. 이에 따라, 투명영역(T)은 배리어막(106), 게이트 절연막(121) 및 제1 층간절연막(131)이 배치되는 영역과 배치되지 않은 영역으로 분리될 수 있으며, 배리어막(106), 게이트 절연막(121) 및 제1 층간절연막(131)의 단차(A)(즉, 무기막 패턴)가 투명영역(T) 내에 배치된다.
위의 표 1의 비교 실시예 1에서 알 수 있듯이, 배리어막(106), 게이트 절연막(121) 및 제1 층간절연막(131)의 단차(A)는 상기 표시 패널의 선명도를 저하시킨다.
도 6은 다른 비교 실시예들에 따른 유기 발광 표시 장치의 단면도이다. 상기 유기 발광 표시 장치는 화소정의막(181)을 제외하면, 도 3을 참조로 설명한 유기 발광 표시 장치와 실질적으로 동일하거나 유사하다.
화소정의막(181)은 평탄화막(160)의 상면뿐만 아니라, 제1 개구(163)의 측벽 상에도 배치될 수 있다. 이에 따라, 투명영역(T)은 화소정의막(181)이 배치되는 영역과 배치되지 않은 영역으로 분리될 수 있으며, 화소정의막(181)의 단차(B)(즉, 유기막 패턴)가 투명영역(T) 내에 배치된다.
위의 표 1의 비교 실시예 2에서 알 수 있듯이, 화소정의막(181)의 단차(B)는 상기 표시 패널의 선명도를 저하시킨다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 유기 발광 표시 장치의 단면도이다. 상기 유기 발광 표시 장치는 제2 층간절연막(140), 제3 층간절연막 패턴(138), 제2 게이트 전극(134) 및 제2 도전 패턴(136)을 제외하면, 도 3을 참조로 설명한 유기 발광 표시 장치와 실질적으로 동일하거나 유사하다.
도 7을 참조하면, 상기 유기 발광 표시 장치는 기판(100)의 화소 영역(P)에 배치된 박막 트랜지스터들, 커패시터들, 제1 전극(170), 유기막 구조물(190) 및 제2 전극(195)을 포함한다.
기판(100)은 도 2에서 도시된 바와 같이, 투명영역(T)과 화소영역(P)으로 구분될 수 있다. 배리어막(105)은 기판(100) 상에 형성될 수 있다. 배리어막(105)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 수행할 수 있다.
제1 및 제2 반도체 패턴들(110, 115)은 배리어막(105) 상에 배치될 수 있으며, 각기 소스 영역들(113, 118), 채널 영역들(111, 116) 및 드레인 영역들(112, 117)을 포함할 수 있다.
게이트 절연막(120)은 배리어막(105) 상에 반도체 패턴들(110, 115)을 덮도록 형성될 수 있으며, 제1 게이트 전극(122) 및 제1 도전 패턴(126)은 게이트 절연막(120) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극들(122) 및 제1 도전 패턴(126)은 동일한 물질을 포함하여, 동일한 두께를 가질 수 있다.
제1 층간절연막(130)은 게이트 절연막(120) 상에 제1 게이트 전극들(122) 및 제1 도전 패턴(126)을 덮도록 형성될 수 있으며, 제2 게이트 전극(134) 및 제2 도전 패턴(136)은 제1 층간절연막(130) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 전극(134) 및 제2 도전 패턴(136)은 동일한 물질을 포함하여, 동일한 두께를 가질 수 있다. 이에 따라, 제1 도전 패턴(126), 제2 도전 패턴(136) 및 이들 사이에 배치되는 제1 층간절연막(130)은 제1 커패시터를 구성할 수 있다.
다시 도 7을 참조하면, 평탄화막(160)은 기판(100)의 화소영역(P) 내에서 박막 트랜지스터들 및 커패시터들을 덮도록 배치될 수 있다. 즉, 평탄화막(160)은 투명영역(T) 내에 배치되지 않을 수 있다.
제1 개구(162)는 제1 층간절연막(130)의 상면 및 평탄화막(160)의 노출된 측벽에 의해서 정의될 수 있다. 즉, 제1 층간절연막(130), 게이트 절연막(120)은 화소영역(P)으로부터 투명영역(T)으로 연장된다. 결과적으로, 투명영역(T) 내에는 제1 층간절연막(130), 게이트 절연막(120)의 단차(step)가 형성되지 않을 수 있으며, 이는 아래에서 도 4 내지 도 6을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
제1 전극(170)은 평탄화막(160) 상에 배치될 수 있다. 제1 전극(170)은 평탄화막(160)을 관통하여, 제1 드레인 전극(141, 151)에 전기적으로 연결될 수 있다.
화소정의막(180)은 평탄화막(160) 상에서 제1 전극(170)을 부분적으로 덮도록 배치될 수 있다. 예를 들어, 화소정의막(180)은 폴리이미드와 같은 유기물을 포함할 수 있다.
예시적인 실시예들에 있어서, 화소정의막(180)은 기판(100)의 화소영역(P) 내에만 배치되며, 투명영역(T) 내에 배치되지 않을 수 있다. 즉, 화소정의막(180)은 제1 개구(162)의 측벽 또는 저면 상에 배치되지 않을 수 있다. 결과적으로, 투명영역(T) 내에는 화소정의막(180)의 단차(step)가 형성되지 않을 수 있으며, 이는 아래에서 도 4 내지 도 6을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
도 8 내지 도 14는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 9 내지 도 15는 도 2의 I-I' 라인을 따라 자른 단면도들이다.
도 8을 참조하면, 기판(100) 상에 배리어막(105), 반도체 패턴들(110, 115) 및 게이트 절연막(120)을 형성한다.
기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들어, 기판(100)은 유리 기판, 석영 기판, 투명 플라스틱 기판, 또는 연성을 갖는 기판(flexible substrate) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)은 도 2에서 도시된 바와 같이, 투명영역(T)과 화소영역(P)으로 구분될 수 있다.
배리어막(105)은 기판(100) 상에 형성될 수 있다. 배리어막(105)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 수행할 수 있는 다양한 물질을 사용하여 형성될 수 있다. 예를 들어, 배리어막(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 티타늄 산화물 또는 티타늄 질화물 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물로 형성될 수 있다.
다른 예시적인 실시예들에 있어서, 배리어막(105)은 하나 이상의 무기막과 하나 이상의 유기막을 포함하는 적층구조를 가질 수 있다. 이와 달리, 배리어막(105)은 필요에 따라서 구비되지 않을 수도 있다.
제1 및 제2 반도체 패턴들(110, 115)은 배리어막(105) 상에 형성될 수 있다. 구체적으로, 배리어막(105) 상에 반도체막을 형성하고, 이를 부분적으로 제거하여 반도체 패턴들(110, 115)을 형성할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴들(110, 115)은 기판(100)의 화소영역(P) 내에 배치될 수 있으며, 기판(100)의 투명영역(T) 내에 배치되지 않는다.
반도체 패턴들(110, 115)은 단결정 실리콘, 다결정 실리콘 또는 산화물 반도체로 형성될 수 있다. 특히, 단결정 실리콘 또는 다결정 실리콘은 비정질 실리콘막을 형성하는 공정과 이를 결정화하는 공정을 통해서 형성될 수 있다. 또한, 산화물 반도체는 스퍼터링 공정 또는 화학기상증착(CVD) 공정을 통해서 형성될 수 있다.
게이트 절연막(120)은 배리어막(105) 상에 반도체 패턴들(110, 115)을 덮도록 형성될 수 있다. 게이트 절연막(120)은 실리콘 산화물, 실리콘 질화물 또는 고유전 금속 산화물을 사용하여 형성할 수 있다. 예를 들어, 게이트 절연막(120)이 실리콘 산화물을 포함하는 경우, 반도체 패턴들(110, 115)과 안정적인 계면을 형성할 수 있다.
도 9를 참조하면, 게이트 절연막(120) 상에 게이트 전극들(122, 124) 및 제1 도전 패턴(126)을 형성한다.
구체적으로, 게이트 절연막(120) 상에 제1 도전막을 형성하고, 상기 제1 도전막을 부분적으로 제거하여, 제1 게이트 전극(122), 제2 게이트 전극(124) 및 제1 도전 패턴(126)을 동시에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(122)은 제1 반도체 패턴(110)과 부분적으로 중첩되도록 형성될 수 있고, 제2 게이트 전극(124)은 제2 반도체 패턴(115)과 부분적으로 중첩되도록 형성될 수 있다.
이후, 제1 층간절연막(130)은 게이트 절연막(120) 상에서 게이트 전극들(122, 124) 및 제1 도전 패턴(126)을 덮도록, CVD 공정을 통해서 형성될 수 있다. 예를 들어, 제1 층간절연막(130)은 실리콘 산화물을 사용하여 형성될 수 있다. 즉, 제1 층간절연막(130)은 게이트 절연막(120)과 동일한 물질을 사용하여 형성될 수 있다.
마지막으로, 게이트 전극들(122, 124)을 이온주입 마스크로 사용하여, 반도체 패턴들(110, 115)에 불순물을 주입할 수 있다. 이에 따라, 제1 반도체 패턴(110)은 제1 채널 영역(111), 제1 소스 영역(113) 및 제2 드레인 영역(112)을 포함할 수 있고, 제2 반도체 패턴(115)은 제2 채널 영역(116), 제2 소스 영역(118) 및 제2 드레인 영역(117)을 포함할 수 있다.
도 10을 참조하면, 제1 층간절연막(130) 상에 제1 도전 패턴(126)과 중첩되도록 제2 도전 패턴(132)을 형성한다.
제2 도전 패턴(132)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr) 등과 같은 금속 또는 인듐주석산화물(ITO)와 같은 도전성 금속 산화물을 사용하여 형성할 수 있다. 특히, 제2 도전 패턴(132)이 ITO를 포함하는 경우, 제2 도전 패턴(132)은 비교적 작은 두께를 가지는 경우에도, 비교적 낮은 전기 저항을 가지며, 우수한 기계적 특성을 가질 수 있다.
제1 도전 패턴(126), 제2 도전 패턴(132) 및 이들 사이에 배치되는 제1 층간절연막(130)은 제1 커패시터를 구성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 커패시터는 도 2에 도시된 스토리지 커패시터 또는 C-홀드 커패시터일 수 있다.
도 11을 참조하면, 제1 층간절연막(130) 상에 제2 층간절연막 패턴들(135), 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154), 제2 드레인 전극(143, 153), 도전 패턴들(146, 148, 156, 158)을 형성한다.
구체적으로, 제1 층간절연막(130) 상에 제2 층간절연막을 형성하고, 게이트 절연막(120), 제1 층간절연막(130)을 부분적으로 제거하여, 소스 영역들(113, 118) 및 드레인 영역들(112, 117)을 노출하는 콘택 홀들을 형성하고, 제2 층간절연막 상에 상기 콘택 홀들을 매립하는 제2 도전막 및 제3 도전막을 순차적으로 형성한다. 이후, 상기 제2 층간절연막, 상기 제2 도전막 및 상기 제3 도전막을 부분적으로 제거하여, 제2 층간절연막 패턴들(135), 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154), 제2 드레인 전극(143, 153) 및 도전 패턴들(146, 148, 156, 158)을 동시에 형성할 수 있다. 즉, 상기 제2 도전막 및 상기 제3 도전막을 식각하는 과정에서, 상기 제2 층간절연막도 함께 식각될 수 있다.
예시적인 실시예들에 있어서, 제2 층간절연막 패턴(135)은 실리콘 질화물을 사용하여 형성될 수 있다. 상기 실리콘 질화물을 증착하는 공정에서, 수소 원자들이 발생할 수 있다. 상기 수소 원자들은 확산을 통해서, 반도체 패턴들(110, 115)로 이동하여, 반도체 패턴들(110, 115)의 손상된 부분을 완화(curing)시킬 수 있다.
예시적인 실시예들에 있어서, 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154) 및 제2 드레인 전극(143, 153)은 서로 다른 도전 물질이 순차적으로 적층된 다층 구조를 가질 수 있다.
다시 도 11을 참조하면, 제3 도전 패턴(146) 및 제4 도전 패턴(156)은 제2 층간절연막 패턴(135) 상에서 제2 도전 패턴(132)과 중첩되도록 형성될 수 있다. 이에 따라, 제3, 4 도전 패턴들(146, 156), 제2 도전 패턴(132) 및 이들 사이에 배치되는 제2 층간절연막 패턴(135)은 제2 커패시터를 구성할 수 있다. 제2 층간절연막 패턴(135)이 실리콘 질화물을 포함하는 경우, 실리콘 산화물을 포함하는 경우와 비교하여, 상기 제2 커패시터는 보다 높은 정전 용량을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 커패시터는 도 2에 도시된 스토리지 커패시터 또는 C-홀드 커패시터일 수 있다.
본 발명의 예시적인 실시예들에 있어서, 상기 제1 커패시터와 상기 제2 커패시터는 기판(100)의 상면에 수직한 방향에서 볼 때, 서로 중첩되도록 배치될 수 있다. 이에 따라, 상기 커패시터들이 중첩되지 않을 때와 비교하여, 상기 표시 장치의 개구율이 향상될 수 있다.
제5 도전 패턴(148)과 제6 도전 패턴(158)도 제2 층간절연막 패턴(135) 상에 배치될 수 있다. 제5 도전 패턴(148) 및 제6 도전 패턴(158)은 도 2에서 설명된 데이터배선(DL), 게이트배선(GL) 또는 전원배선(미도시)과 연결되는 접속 패드로 역할을 수행할 수 있다.
도 12를 참조하면, 제1 층간절연막(130) 상에 박막 트랜지스터들 및 커패시터들을 덮는 평탄화막(160)을 형성한다.
평탄화막(160)은 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 사용하여, 스핀 코팅 공정과 같은 코팅 공정을 통해서 형성할 수 있다. 에에 따라, 평탄화막(160)의 상면은 실질적으로 평평할 수 있다. 예를 들어, 평탄화막(160)은 폴리이미드를 사용하여 형성할 수 있다.
이후, 평탄화막(160)을 부분적으로 제거하여 제1 개구(162)와 제2 개구(164)를 형성할 수 있다. 제1 개구(162)는 투과 영역(T)에 배치될 수 있으며, 제2 개구(164)는 화소 영역(P)에서 제6 도전 패턴(158)을 노출하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(162)는 투과 영역(T)에서 제1 층간절연막(130)의 상면을 전체적으로 노출시키도록 형성될 수 있다. 즉, 제1 개구(162)의 저면은 제1 층간절연막(130)의 상면에 의해서 정의되며, 제1 개구(162)의 측벽은 평탄화막(160)의 노출된 측벽에 의해서 정의될 수 있다.
다시 말해서, 제1 개구(162)를 형성하는 과정에서, 제1 층간절연막(130), 게이트 절연막(120)이 제거되지 않을 수 있다. 즉, 제1 층간절연막(130), 게이트 절연막(120)은 화소영역(P)으로부터 투명영역(T)으로 연장된다. 결과적으로, 투명영역(T) 내에는 제1 층간절연막(130), 게이트 절연막(120)의 단차(step)가 형성되지 않을 수 있으며, 이는 도 3 내지 도 6을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
도 13을 참조하면, 평탄화막(160) 상에 제1 전극(170)을 형성한다.
구체적으로, 평탄화막(160)을 부분적으로 제거하여, 제1 드레인 전극(141, 151)을 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀을 매립하는 제4 도전막을 적층한 후, 상기 제4 도전막을 부분적으로 제거하여 제1 전극(170)을 형성한다.
예를 들어, 제1 전극(170)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 등과 같은 투명 도전성 물질을 사용하여 형성할 수 있다.
도 14를 참조하면, 평탄화막(160) 상에 제1 전극(170)을 부분적으로 덮는 화소정의막(180)을 형성한다.
예시적인 실시예들에 있어서, 화소정의막(180)은 기판(100)의 화소영역(P) 내에만 배치되며, 투명영역(T) 내에 배치되지 않을 수 있다. 즉, 화소정의막(180)은 제1 개구(162)의 측벽 또는 저면 상에 배치되지 않을 수 있다.
결과적으로, 투명영역(T) 내에는 화소정의막(180)의 단차(step)가 형성되지 않을 수 있으며, 이는 도 3 내지 도 6을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
이후, 발광층을 포함하는 유기막 구조물 및 제2 전극을 형성하여, 상기 투명 유기 발광 표시 장치를 제조할 수 있다.
도 15 내지 도 20은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 기판(100) 상에 배리어막(105), 반도체 패턴들(110, 115) 및 게이트 절연막(120)을 형성한다. 상기 공정은 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 16을 참조하면, 게이트 절연막(120) 상에 제1 게이트 전극(122) 및 제1 도전 패턴(126)을 형성한다.
구체적으로, 게이트 절연막(120) 상에 제1 도전막을 형성하고, 상기 제1 도전막을 부분적으로 제거하여, 제1 게이트 전극(122) 및 제1 도전 패턴(126)을 동시에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(122)은 제1 반도체 패턴(110)과 부분적으로 중첩되도록 형성될 수 있고, 제1 도전 패턴(126)은 반도체 패턴들(110, 115)과 중첩되지 않도록 형성될 수 있다.
이후, 제1 층간절연막(130)은 게이트 절연막(120) 상에서 제1 게이트 전극들(122) 및 제1 도전 패턴(126)을 덮도록 형성될 수 있다. 예를 들어, 제1 층간절연막(130)은 실리콘 산화물을 사용하여 형성될 수 있다.
마지막으로, 제1 게이트 전극(122)을 이온주입 마스크로 사용하여, 제1 반도체 패턴(110)에 불순물을 주입할 수 있다. 이에 따라, 제1 반도체 패턴(110)은 제1 채널 영역(111), 제1 소스 영역(113) 및 제2 드레인 영역(112)을 포함할 수 있다.
도 17을 참조하면, 제1 층간절연막(130) 상에 제2 게이트 전극(134) 및 제2 도전 패턴(136)을 형성한다.
구체적으로, 제1 층간절연막(130) 상에 제2 도전막을 형성하고, 상기 제2 도전막을 부분적으로 제거하여, 제2 게이트 전극(134) 및 제2 도전 패턴(136)을 동시에 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 전극(134)은 제2 반도체 패턴(115)과 부분적으로 중첩되도록 형성될 수 있고, 제2 도전 패턴(136)은 제1 도전 패턴(126)과 중첩되도록 형성될 수 있다.
이후, 제2 층간절연막(140)은 제1 층간절연막(130) 상에서 제2 게이트 전극(134) 및 제2 도전 패턴(136)을 덮도록 형성될 수 있다. 예를 들어, 제2 층간절연막(140)은 실리콘 산화물을 사용하여 형성될 수 있다.
마지막으로, 제2 게이트 전극(134)을 이온주입 마스크로 사용하여, 제2 반도체 패턴(115)에 불순물을 주입할 수 있다. 이에 따라, 제2 반도체 패턴(115)은 제2 채널 영역(116), 제2 소스 영역(118) 및 제2 드레인 영역(117)을 포함할 수 있다.
제1 도전 패턴(126), 제2 도전 패턴(136) 및 이들 사이에 배치되는 제1 층간절연막(130)은 제1 커패시터를 구성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 커패시터는 도 2에 도시된 스토리지 커패시터 또는 C-홀드 커패시터일 수 있다.
도 18을 참조하면, 제2 층간절연막(140) 상에 제3 층간절연막 패턴들(138), 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154), 제2 드레인 전극(143, 153), 도전 패턴들(146, 148, 156, 158)을 형성한다. 상기 공정은 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제3 층간절연막 패턴(138)은 실리콘 질화물을 사용하여 형성될 수 있다. 상기 실리콘 질화물을 증착하는 공정에서 발생하는 수소 원자들은 확산을 통해서, 반도체 패턴들(110, 115)로 이동한다. 상기 수소 원자들은 반도체 패턴들(110, 115)의 손상된 부분을 완화(curing)시킬 수 있다.
또한, 제3 층간절연막 패턴(138)은 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154), 제2 드레인 전극(143, 153) 및 도전 패턴들(146, 148, 156, 158)이 배치되는 부분에만 배치될 수 있으며, 이들이 배치되지 않는 부분에서는 형성되지 않을 수 있다. 결과적으로, 제2 층간절연막 패턴(138)이 부분적으로 배치되지 않으므로 인해서, 상기 표시 장치의 투과율이 약 3% 내지 약 5% 향상될 수 있다.
한편, 제1 소스 전극(142, 152)과 제1 드레인 전극(141, 151)은 제1 반도체 패턴(110) 및 제1 게이트 전극(122)과 함께, 제1 박막 트랜지스터를 구성하며, 제2 소스 전극(144, 154)과 제2 드레인 전극(143, 153)은 제2 반도체 패턴(115) 및 제2 게이트 전극(134)과 함께, 제2 박막 트랜지스터를 구성한다. 이에 따라, 상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터와 비교하여, 게이트 전극(134)과 반도체 패턴(115)사이의 거리가 더 증가하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 소스 전극(142, 152), 제1 드레인 전극(141, 151), 제2 소스 전극(144, 154) 및 제2 드레인 전극(143, 153)은 서로 다른 도전 물질이 순차적으로 적층된 다층 구조를 가질 수 있다.
다시 도 18을 참조하면, 제3 도전 패턴(146) 및 제4 도전 패턴(156)은 제3 층간절연막 패턴(138) 상에서 제2 도전 패턴(136)과 중첩되도록 형성될 수 있다. 이에 따라, 제3, 4 도전 패턴들(146, 156), 제2 도전 패턴(136) 및 이들 사이에 배치되는 제3 층간절연막 패턴(138)은 제2 커패시터를 구성할 수 있다.
본 발명의 예시적인 실시예들에 있어서, 상기 제1 커패시터와 상기 제2 커패시터는 기판(100)의 상면에 수직한 방향에서 볼 때, 서로 중첩되도록 배치될 수 있다. 이에 따라, 상기 커패시터들이 중첩되지 않을 때와 비교하여, 상기 표시 장치의 개구율이 향상될 수 있다.
도 19를 참조하면, 제1 층간절연막(130) 상에 박막 트랜지스터들 및 커패시터들을 덮는 평탄화막(160)을 형성하고, 평탄화막(160) 상에 제1 전극(170)을 형성한다. 상기 공정들은 도 12 및 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사하다.
이에 따라, 제1 개구(162)의 저면은 제1 층간절연막(130)의 상면에 의해서 정의되며, 제1 개구(162)의 측벽은 평탄화막(160)의 노출된 측벽에 의해서 정의될 수 있다. 결과적으로, 투명영역(T) 내에는 제1 층간절연막(130), 게이트 절연막(120)의 단차(step)가 형성되지 않을 수 있으며, 이는 도 3 내지 도 6을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
도 20을 참조하면, 평탄화막(160) 상에 제1 전극(170)을 부분적으로 덮는 화소정의막(180)을 형성한다. 화소정의막(180)을 형성하는 공정은 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 화소정의막(180)은 기판(100)의 화소영역(P) 내에만 배치되며, 투명영역(T) 내에 배치되지 않을 수 있다. 즉, 화소정의막(180)은 제1 개구(162)의 측벽 또는 저면 상에 배치되지 않을 수 있다.
결과적으로, 투명영역(T) 내에는 화소정의막(180)의 단차(step)가 형성되지 않을 수 있으며, 이는 도 3 내지 도 6을 참조로 설명한 바와 같이 상기 표시 장치의 선명도를 향상시킬 수 있다.
이후, 발광층을 포함하는 유기막 구조물 및 제2 전극을 형성하여, 상기 투명 유기 발광 표시 장치를 제조할 수 있다.
이상, 본 발명의 실시예들에 따른 화소 및 이를 포함하는 유기 발광 표시 장치용 기판에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
본 발명은 유기 발광 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 차량용 네비게이션, 비디오폰, 감시 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 기판 105: 배리어막
110, 115: 액티브 패턴 111, 116: 채널 영역
112, 117: 드레인 영역 113, 118: 소스 영역
120: 게이트 절연막 122, 124, 134: 게이트 전극
126: 제1 도전 패턴 130: 제1 층간절연막
132: 제2 도전 패턴 135: 제2 층간절연막 패턴
141, 151: 제1 드레인 전극 142, 152: 제1 소스 전극
143, 153: 제2 드레인 전극 144, 154: 제2 소스 전극
146: 제3 도전 패턴 156: 제4 도전 패턴
148: 제5 도전 패턴 158: 제6 도전 패턴
160: 평탄화막 162: 제1 개구
164: 제2 개구 170: 제1 전극
180: 화소정의막 190: 유기막 구조물
195: 제2 전극
110, 115: 액티브 패턴 111, 116: 채널 영역
112, 117: 드레인 영역 113, 118: 소스 영역
120: 게이트 절연막 122, 124, 134: 게이트 전극
126: 제1 도전 패턴 130: 제1 층간절연막
132: 제2 도전 패턴 135: 제2 층간절연막 패턴
141, 151: 제1 드레인 전극 142, 152: 제1 소스 전극
143, 153: 제2 드레인 전극 144, 154: 제2 소스 전극
146: 제3 도전 패턴 156: 제4 도전 패턴
148: 제5 도전 패턴 158: 제6 도전 패턴
160: 평탄화막 162: 제1 개구
164: 제2 개구 170: 제1 전극
180: 화소정의막 190: 유기막 구조물
195: 제2 전극
Claims (20)
- 각각의 화소에 대응하여, 화소영역과 투명영역을 각기 포함하는 기판;
상기 기판의 상기 화소영역 내에 배치되는 제1 게이트 전극;
상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장하는 제1 층간절연막;
상기 제1 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성하는 제1 드레인 전극;
상기 제1 드레인 전극을 덮으며, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시키는 평탄화막;
상기 평탄화막 상에 배치되는 제1 전극; 및
상기 제1 드레인 전극과 상기 제1 층간절연막 사이에 배치되며, 상기 제1 드레인 전극과 중첩하고, 상기 제1 층간절연막의 일부와 중첩하며, 상기 제1 층간절연막과 다른 절연 물질을 포함하는 제2 층간절연막 패턴을 포함하는 유기 발광 표시 장치. - 제1항에 있어서,
상기 평탄화막 상에 배치되며, 상기 제1 전극을 부분적으로 덮는 화소정의막을 더 포함하고,
상기 화소정의막은 상기 화소영역 내에 배치되고, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시키는 것을 특징으로 하는 유기 발광 표시 장치. - 삭제
- 제1항에 있어서,
상기 제1 층간절연막 아래에 배치되며, 상기 제1 게이트 전극과 동일한 물질을 포함하는 제1 도전 패턴;
상기 제1 층간절연막 상에 배치되는 제2 도전 패턴; 및
상기 제2 도전 패턴보다 위에 배치되며, 상기 제1 드레인 전극과 동일한 물질을 포함하는 제3 도전 패턴을 더 포함하고,
상기 제2 층간절연막 패턴은 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 배치되는 것을 특징으로 하는 유기 발광 표시 장치. - 제4항에 있어서,
상기 제2 층간절연막 패턴은 상기 제1 층간절연막보다 높은 유전율을 갖는 물질을 포함하고,
상기 제2 층간절연막 패턴은 상기 제1 층간절연막보다 작은 두께를 가지는 것을 특징으로 하는 유기 발광 표시 장치. - 제5항에 있어서,
상기 제2 층간절연막 패턴은 실리콘 질화물을 포함하고,
상기 제1 층간절연막은 실리콘 산화물을 포함하는 단일층으로 형성되는 것을 특징으로 하는 유기 발광 표시 장치. - 제5항에 있어서,
상기 제2 층간절연막 패턴은 상기 화소영역 내에 배치되고, 상기 투명영역 내에 배치되지 않는 것을 특징으로 하는 유기 발광 표시 장치. - 제4항에 있어서,
상기 제1 도전 패턴, 상기 제2 도전 패턴 및 이들 사이에 배치되는 상기 제1 층간절연막은 제1 커패시터를 구성하고,
상기 제2 도전 패턴, 상기 제3 도전 패턴 및 이들 사이에 배치되는 상기 제2 층간절연막 패턴은 제2 커패시터를 구성하며,
상기 제1 커패시터와 상기 제2 커패시터는 상기 기판의 상면에 수직한 방향에서 볼 때, 서로 중첩되는 것을 특징으로 하는 유기 발광 표시 장치. - 제8항에 있어서, 상기 제1 커패시터는 C-홀드 커패시터이고, 상기 제2 커패시터는 스토리지 커패시터인 것을 특징으로 하는 유기 발광 표시 장치.
- 각각의 화소에 대응하여, 화소영역과 투명영역을 각기 포함하는 기판;
상기 기판 상에 배치되며 상기 화소영역으로부터 상기 투명영역으로 연장하는 게이트 절연막;
상기 게이트 절연막 상에 배치되며, 상기 기판의 상기 화소영역 내에 배치되는 제1 게이트 전극;
상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장하는 제1 층간절연막;
상기 제1 층간절연막 상에 배치되며, 상기 기판의 상기 화소영역 내에 배치되는 제2 게이트 전극;
상기 제1 층간절연막 상에 배치되어, 상기 제2 게이트 전극을 덮는 제2 층간절연막;
상기 제2 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성하는 제1 드레인 전극;
상기 제2 층간절연막보다 위에 배치되며, 상기 제2 게이트 전극과 함께 제2 박막 트랜지스터를 구성하는 제2 드레인 전극;
상기 제1 드레인 전극 및 상기 제2 드레인 전극을 덮으며, 상기 투명영역에서 상기 제2 층간절연막의 상면을 노출시키는 평탄화막; 및
상기 평탄화막 상에 배치되는 제1 전극을 포함하는 유기 발광 표시 장치. - 제10항에 있어서,
상기 제1 드레인 전극과 상기 제2 층간절연막 사이에, 그리고 상기 제2 드레인 전극과 상기 제2 층간절연막 사이에 배치되며, 상기 제2 층간절연막과 다른 절연 물질을 포함하는 제3 층간절연막 패턴을 더 포함하는 유기 발광 표시 장치. - 제11항에 있어서,
상기 제3 층간절연막 패턴은 실리콘 질화물을 포함하고,
상기 제1 층간절연막 및 상기 제2 층간절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 유기 발광 표시 장치. - 각각의 화소에 대응하여, 화소영역과 투명영역을 각기 포함하는 기판;
상기 기판의 상기 화소영역 내에 배치되는 제1 게이트 전극;
상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장하는 제1 층간절연막;
상기 제1 층간절연막 상에 배치되며, 상기 기판의 상기 화소영역 내에 배치되는 제2 게이트 전극;
상기 제1 층간절연막 상에 배치되어, 상기 제2 게이트 전극을 덮는 제2 층간절연막;
상기 제2 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성하는 제1 드레인 전극;
상기 제2 층간절연막보다 위에 배치되며, 상기 제2 게이트 전극과 함께 제2 박막 트랜지스터를 구성하는 제2 드레인 전극;
상기 제1 드레인 전극 및 상기 제2 드레인 전극을 덮으며, 상기 투명영역에서 상기 제2 층간절연막의 상면을 노출시키는 평탄화막;
상기 평탄화막 상에 배치되는 제1 전극;
상기 제1 드레인 전극과 상기 제2 층간절연막 사이에, 그리고 상기 제2 드레인 전극과 상기 제2 층간절연막 사이에 배치되며, 상기 제2 층간절연막과 다른 절연 물질을 포함하는 제3 층간절연막 패턴;
상기 제1 층간절연막 아래에 배치되며, 상기 제1 게이트 전극과 동일한 물질을 포함하는 제1 도전 패턴;
상기 제1 층간절연막 상에 배치되며, 상기 제2 게이트 전극과 동일한 물질을 포함하는 제2 도전 패턴; 및
상기 제3 층간절연막 패턴 상에 배치되며, 상기 제1 드레인 전극과 동일한 물질을 포함하는 제3 도전 패턴을 포함하는 유기 발광 표시 장치. - 제13항에 있어서,
상기 제1 도전 패턴, 상기 제2 도전 패턴 및 이들 사이에 배치되는 상기 제1 층간절연막은 제1 커패시터를 구성하고,
상기 제2 도전 패턴, 상기 제3 도전 패턴 및 이들 사이에 배치되는 상기 제2 층간절연막은 제2 커패시터를 구성하며,
상기 제1 커패시터와 상기 제2 커패시터는 상기 기판의 상면에 수직한 방향에서 볼 때, 서로 중첩되는 것을 특징으로 하는 유기 발광 표시 장치. - 각각의 화소에 대응하여, 화소영역과 투명영역을 각기 포함하는 기판을 준비하는 단계;
상기 기판 상에 제1 반도체 패턴을 형성하는 단계;
상기 제1 반도체 패턴을 덮는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 상기 제1 반도체 패턴과 부분적으로 중첩되는 제1 게이트 전극을 형성하는 단계;
상기 제1 게이트 전극을 덮으며, 상기 화소영역으로부터 상기 투명영역으로 연장하는 제1 층간절연막을 형성하는 단계;
상기 제1 층간절연막보다 위에 배치되며, 상기 제1 게이트 전극과 함께 제1 박막 트랜지스터를 구성하는 제1 드레인 전극 및 제1 소스 전극을 형성하는 단계;
상기 제1 드레인 전극 및 상기 제1 소스 전극을 덮으며, 상기 투명영역에서 상기 제1 층간절연막의 상면을 노출시키는 평탄화막을 형성하는 단계;
상기 평탄화막 상에 배치되는 제1 전극을 형성하는 단계;
상기 제1 게이트 전극을 형성하는 단계는 상기 게이트 절연막 상에 배치되는 제1 도전 패턴을 형성하는 단계;
상기 제1 드레인 전극 및 상기 제1 소스 전극을 형성하는 단계는 상기 제1 도전 패턴과 중첩되도록 배치되는 제3 도전 패턴을 형성하는 단계;
상기 제1 드레인 전극 및 상기 제1 소스 전극을 형성하기 전에, 상기 제1 층간절연막 상에 위치하며, 상기 제1 도전 패턴과 중첩되도록 배치되는 제2 도전 패턴을 형성하는 단계; 및
상기 제2 도전 패턴을 덮는 제2 층간절연막 패턴을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법. - 삭제
- 삭제
- 삭제
- 제15항에 있어서, 상기 제2 층간절연막 패턴을 형성하는 단계는,
실리콘 질화물을 사용하여, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 및
상기 투명영역 내에 배치된 상기 제2 층간절연막 부분을 제거하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법. - 제19항에 있어서, 상기 평탄화막을 형성하는 단계는,
상기 제1 드레인 전극 및 상기 제1 소스 전극을 덮으며, 상기 화소영역 및 상기 투명영역에 배치되는 유기막을 형성하는 단계; 및
상기 유기막을 부분적으로 제거하여, 상기 투명영역에서 상기 제1 층간절연막의 상면 및 상기 유기막의 측벽에 의해서 정의되는 제1 개구를 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
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